CN110189694B - 移位寄存器单元及其驱动方法以及栅极驱动电路 - Google Patents

Abstract

本公开提供了一种移位寄存器单元及其驱动方法以及一种栅极驱动电路。所述一种移位寄存器单元包括：输入电路，被配置为从所述输入信号端接收输入信号并将输入信号输出至所述稳压节点；稳压电路，被配置为将所述稳压节点的电位输入至所述上拉节点并在所述上拉节点的电位的控制下控制所述稳压节点的电位；输出电路，被配置为从所述时钟信号端接收时钟信号，并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；以及控制电路，被配置为在所述上拉节点的电位的控制下控制所述输出信号端的电位。

Description

移位寄存器单元及其驱动方法以及栅极驱动电路

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元及其驱动方法以及一种栅极驱动电路。

背景技术

在显示领域，例如在OLED显示装置的栅极驱动电路中，通常采用移位寄存器单元来产生用于对显示面板上相应的像素单元行进行扫描的扫描信号。移位寄存器单元的输出信号产生依赖于移位寄存器中的上拉节点的电位。然而，实际应用中出于各种原因会导致上拉节点的电位不稳定，从而影响输出信号，进而影响显示。

发明内容

本公开提供了一种移位寄存器单元及其驱动方法以及一种栅极驱动电路。

根据本公开的一方面，提供了一种移位寄存器单元，包括：

输入电路，连接至所述移位寄存器单元的稳压节点和输入信号端，并且被配置为从所述输入信号端接收输入信号并将输入信号输出至所述稳压节点；

稳压电路，连接至所述稳压节点和所述移位寄存器单元的上拉节点，并且被配置为将所述稳压节点的电位输入至所述上拉节点并在所述上拉节点的电位的控制下控制所述稳压节点的电位；

输出电路，连接至所述上拉节点以及所述移位寄存器单元的时钟信号端和输出信号端，并且被配置为从所述时钟信号端接收时钟信号，并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；以及

控制电路，连接至所述上拉节点和所述输出信号端，并且被配置为在所述上拉节点的电位的控制下控制所述输出信号端的电位。

例如，所述稳压电路包括：

第一晶体管，所述第一晶体管的栅极和第一极连接至所述稳压节点，所述第一晶体管的第二极连接至所述上拉节点；以及

第二晶体管，所述第二晶体管的栅极连接至所述上拉节点，所述第二晶体管的第一极连接至第一电源信号端，所述第二晶体管的第二极连接至所述稳压节点。

例如，所述移位寄存器单元还包括：感测电路，连接至第一控制信号端、第二控制信号端、所述输入信号端和所述稳压节点，并且被配置为在所述第一控制信号端和所述输入信号端的电位的控制下存储电压，以及利用所存储的电压将所述第二控制信号端的电位输入至所述稳压节点。

例如，所述感测电路包括第三晶体管、第四晶体管、第五晶体管和电容，其中，

所述第三晶体管的栅极连接至所述第一控制信号端，所述第三晶体管的第一极连接至所述输入信号端，所述第三晶体管的第二极连接至所述第四晶体管的栅极；

所述第四晶体管的栅极连接至所述第三晶体管的第二极，所述第四晶体管的第一极连接至所述第二控制信号端，所述第四晶体管的第二极连接至所述第五晶体管的第一极；

所述第五晶体管的栅极连接至所述第二控制信号端，所述第五晶体管的第一极连接至所述第四晶体管的第二极，所述第五晶体管的第二极连接至所述稳压节点；并且

所述电容的第一极连接至所述第四晶体管的栅极，所述电容的第二极连接至所述第四晶体管的第二极。

例如，所述感测电路还包括：

第六晶体管，所述第三晶体管的第二极经由所述第六晶体管连接至所述第四晶体管的栅极，其中所述第六晶体管的栅极连接至所述第一控制信号端，所述第六晶体管的第一极连接至所述第三晶体管的第二极，所述第六晶体管的第二极连接至所述第四晶体管的栅极；以及

第七晶体管，所述第七晶体管的栅极连接至所述第四晶体管的栅极，所述第七晶体管的第一极连接至第一电源信号端，所述第七晶体管的第二极连接至所述第三晶体管的第二极。

例如，所述输入电路包括第八晶体管，所述第八晶体管的栅极和第一极连接至所述输入信号端，所述第八晶体管的第二极连接至所述稳压节点。

例如，所述控制电路包括：

下拉子电路，连接至所述输出信号端和所述移位寄存器单元的下拉节点，并且被配置为在所述下拉节点的电位的控制下控制所述输出信号端的电位；以及

下拉控制子电路，连接至所述上拉节点、所述下拉节点和第二电源信号端，并且被配置为在所述上拉节点和所述第二电源信号端的电位的控制下控制所述下拉节点的电位。

例如，所述下拉控制子电路包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，

所述第九晶体管的栅极和第一极连接至所述第二电源信号端，所述第九晶体管的第二极连接至所述下拉节点；

所述第十晶体管的栅极连接至所述上拉节点，所述第十晶体管的第一极连接至参考信号端，所述第十晶体管的第二极连接至所述下拉节点；

所述第十一晶体管的栅极连接至所述下拉节点，所述第十一晶体管的第一极连接至所述稳压节点，所述第十一晶体管的第二极连接至所述上拉节点；

所述第十二晶体管的栅极连接至所述下拉节点，所述第十二晶体管的第一极连接至所述参考信号端，所述第十二晶体管的第二极连接至所述稳压节点。

例如，所述移位寄存器单元还包括：复位电路，连接至所述上拉节点和所述移位寄存器单元的复位信号端，并且被配置为在所述复位信号端的电位的控制下将所述上拉节点复位。

例如，所述复位电路包括：

第十三晶体管，所述第十三晶体管的栅极连接至所述复位信号端，所述第十三晶体管的第一极连接至所述稳压节点，所述第十三晶体管的第二极连接至所述上拉节点；以及

第十四晶体管，所述第十四晶体管的栅极连接至所述复位信号端，所述第十四晶体管的第一极连接至参考信号端，所述第十四晶体管的第二极连接至所述稳压节点。

例如，所述复位信号端包括第一复位信号端和第二复位信号端，与所述第十三晶体管和所述第十四晶体管相连的是第一复位信号端，并且所述复位电路还包括：

第十五晶体管，所述第十五晶体管的栅极连接至所述第二复位信号端，所述第十五晶体管的第一极连接至所述稳压节点，所述第十五晶体管的第二极连接至所述上拉节点；以及

第十六晶体管，所述第十六晶体管的栅极连接至所述第二复位信号端，所述第十六晶体管的第一极连接至所述参考信号端，所述第十六晶体管的第二极连接至所述稳压节点。

根据本公开的另一方面，提供了一种栅极驱动电路，包括N级级联的上述移位寄存器单元。

根据本公开的另一方面，提供了一种上述移位寄存器单元的驱动方法，包括：

在第一时段，向输入信号端施加第一电平的输入信号，输入电路将第一电平的输入信号输出至稳压节点，稳压电路将所述稳压节点的电位输入至上拉节点；

在第二时段，输入信号为第二电平，上拉节点的电位使输出电路将时钟信号端的时钟信号提供至输出信号端；

在第三时段，向所述移位寄存器单元的复位信号端施加第一电平的复位信号以将所述上拉节点复位，上拉节点的电位使控制电路将输出信号端下拉至第二电平，

其中在第一时段和第二时段，上拉节点的电位使所述稳压电路将所述稳压节点的电位控制在预设范围内。

附图说明

图1示出了根据本公开实施例的移位寄存器单元的示意框图。

图2示出了根据本公开一实施例的移位寄存器单元的电路图。

图3示出了根据本公开另一实施例的移位寄存器单元的电路图。

图4示出了根据本公开实施例的栅极驱动电路的示意图。

图5示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。

图6示出了根据本公开实施例的移位寄存器单元的操作时序图。

图7示出了根据本公开实施例的栅极驱动电路的操作时序图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。

图1示出了根据本公开实施例的移位寄存器单元100的示意框图。如图1所示，移位寄存器单元100包括输入电路110、稳压电路120、输出电路130和控制电路140。

输入电路110连接至移位寄存器单元100的稳压节点OFF和输入信号端IN。输入电路110可以从输入信号端IN接收输入信号并将输入信号输出至稳压节点OFF。

稳压电路120连接至稳压节点OFF和移位寄存器单元100的上拉节点PU。稳压电路120可以将稳压节点OFF的电位输入至上拉节点PU并在上拉节点PU的电位的控制下控制稳压节点OFF的电位。

输出电路130连接至上拉节点PU以及移位寄存器单元100的时钟信号端CLK和输出信号端OUT。输出电路130可以从时钟信号端CLK接收时钟信号，并在上拉节点PU的电位的控制下基于所接收的时钟信号向输出信号端OUT提供输出信号。

控制电路140连接至上拉节点PU和输出信号端OUT。控制电路140可以在上拉节点PU的电位的控制下控制输出信号端OUT的电位。

本公开的实施例通过在移位寄存器单元100中设置稳压电路120，可以根据上拉节点PU的电位来控制稳压节点OFF的电位，例如可以在上拉节点为高电平时将稳压节点控制在期望的高电平，从而使上拉节点PU的电位稳定。

图2示出了根据本公开一实施例的移位寄存器200电路图。如图2所示，移位寄存器单元200包括输入电路210、稳压电路220、输出电路230和控制电路。

输入电路210包括第八晶体管M8，第八晶体管M8的栅极和第一极连接至输入信号端IN，第八晶体管M8的第二极连接至稳压节点OFF。

稳压电路220包括第一晶体管M1和第二晶体管M2。第一晶体管M1的栅极和第一极连接至稳压节点OFF，第一晶体管M1的第二极连接至上拉节点PU。第二晶体管M2的栅极连接至上拉节点PU，第二晶体管M2的第一极连接至第一电源信号端VDD1，第二晶体管M2的第二极连接至稳压节点OFF。

输出电路230可以包括用于提供控制输出信号的输出子电路和用于提供第一输出信号的第一输出子电路。在图2中，控制输出子电路包括第十七晶体管M17和电容C2，第一输出子电路包括第十八晶体管M18。第十七晶体管M17的栅极连接至上拉节点PU，第十七晶体管M17的第一极连接至用于提供第一时钟信号的第一时钟信号端CLKD，第十七晶体管M17的第二极连接至控制输出信号端CR以在控制输出信号端CR输出控制输出信号。电容C2的第一极连接至第十七晶体管M17的栅极，电容C2的第二极连接至第十七晶体管M17的第二极。第十八晶体管M18的栅极连接至上拉节点PU，第十八晶体管M18的第一极连接至用于提供第二时钟信号的第二时钟信号端CLKE，第十八晶体管M18的第二极连接至第一输出信号端OUT1以在第一输出信号端OUT1输出第一输出信号。

控制电路可以包括下拉控制子电路2401和下拉子电路2402。下拉控制子电路2401连接至上拉节点PU、下拉节点PD和第二电源信号端VDD2。下拉控制子电路2401可以在上拉节点PU和第二电源信号端VDD2的电位的控制下控制下拉节点PD的电位。下拉子电路2402连接至输出信号端OUT和下拉节点PD。下拉子电路2402可以在下拉节点的电位的控制下控制输出信号端OUT的电位。

在图2中，下拉控制子电路2401包括第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。第九晶体管M9的栅极和第一极连接至第二电源信号端VDD2，第九晶体管M9的第二极连接至下拉节点PD。第十晶体管M10的栅极连接至上拉节点PU，第十晶体管M10的第一极连接至参考信号端VGL1，第十晶体管M10的第二极连接至下拉节点PD。第十一晶体管M11的栅极连接至下拉节点PD，第十一晶体管M11的第一极连接至稳压节点OFF，第十一晶体管M11的第二极连接至上拉节点PU。第十二晶体管M12的栅极连接至下拉节点PD，第十二晶体管M12的第一极连接至参考信号端VGL1，第十二晶体管M12的第二极连接至稳压节点OFF。

在图2中，下拉子电路2402可以包括第十九晶体管M19和第二十晶体管M20。第十九晶体管M19的栅极连接至下拉节点PD，第一极连接至参考信号端VGL2，第二极连接至控制输出信号端CR。第十二晶体管M20的栅极连接至下拉节点PD，第一极连接至参考信号端VGL2，第二极连接至第一输出信号端OUT1。参考信号端VGL1和VGL2可以提供相同的参考电平，也可以提供不同的参考电平。例如参考信号端VGL1可以提供第一参考电平，而参考信号端VGL2可以提供第二参考电平，其中第二参考电平可以与第一参考电平相同，也可以与第一参考电平不同。第十九晶体管M19可以在下拉节点PD的电位的控制下将控制输出信号端CR下拉至第一参考电平。第二十晶体管M20可以在下拉节点PD的电位的控制下将第一输出信号端OUT1下拉至第二参考电平

在一些实施例中，移位寄存器单元200还可以包括感测电路250。感测电路连接至第一控制信号端Ctr1、第二控制信号端Ctr2、输入信号端IN和稳压节点OFF。感测电路250可以在第一控制信号端Ctr1和输入信号端IN的电位的控制下存储电压，以及利用所存储的电压将第二控制信号端Ctr2的电位输入至稳压节点OFF。在图2中，感测电路包括第三晶体管M3、第四晶体管M4、第五晶体管M5和电容C1。第三晶体管M3的栅极连接至第一控制信号端Ctr1，第三晶体管M3的第一极连接至输入信号端IN，第三晶体管M3的第二极与第四晶体管M4的栅极连接于节点H。第四晶体管M4的第一极连接至第二控制信号端Ctr2，第四晶体管M4的第二极与第五晶体管M5的第一极连接于节点N。第五晶体管M5的栅极连接至第二控制信号端Ctr2，第五晶体管M5的第二极连接至稳压节点OFF。电容C1的第一极连接至第四晶体管M4的栅极(即节点H)，电容C1的第二极连接至第四晶体管M4的第二极(即节点N)。通过设置感测电路250，移位寄存器单元200如果在显示阶段被选定(即，感测电路250的节点H处存储了电压)，在消隐阶段就可以产生输出信号作为感测控制信号。移位寄存器单元200如果在显示阶段没有被选定(即，感测电路250的节点H处未存储电压)，在消隐阶段不产生输出信号，即不产生感测控制信号。移位寄存器单元200产生的感测控制信号可以使与移位寄存器单元200的相连的像素单元发光，从而可以从所述像素单元采集感测数据。下文将对此进一步详细描述。

在一些实施例中，移位寄存器单元200还可以包括复位电路260。复位电路260连接至上拉节点PU和复位信号端。复位电路260可以复位信号端的电位的控制下将上拉节点PU复位。例如，复位电路260包括用于在第一复位信号端RST1的控制下将上拉节点PU复位的第一复位子电路。在图2中，第一复位子电路包括第十三晶体管M13和第十四晶体管M14。在一些实施例中，复位电路260还可以包括用于在第二复位信号端RST2的控制下将上拉节点PU复位的第二复位子电路。在图2中，第二复位子电路包括第十五晶体管M15和第十六晶体管M16。第一复位信号端RST1可以提供使该移位寄存器单元200自身复位的第一复位信号，第二复位信号端RST2可以提供用于使栅极驱动电路中的全部移位寄存器单元复位的第二复位信号，也称作总复位信号。

如图2所示，第十三晶体管M13的栅极连接至第一复位信号端RST1，第十三晶体管M13的第一极连接至稳压节点OFF，第十三晶体管M13的第二极连接至上拉节点PU。第十四晶体管M14的栅极连接至第一复位信号端RST1，第十四晶体管M14的第一极连接至参考信号端VGL1，第十四晶体管M14的第二极连接至稳压节点OFF。第十五晶体管M15的栅极连接至第二复位信号端RST2，第十五晶体管M15的第一极连接至稳压节点OFF，第十五晶体管M15的第二极连接至上拉节点PU。第十六晶体管M16的栅极连接至第二复位信号端RST2，第十六晶体管M16的第一极连接至参考信号端VGL1，第十六晶体管M16的第二极连接至稳压节点OFF。

当输入信号端IN为高电平时，第八晶体管M8和第一晶体管M1导通，上拉节点PU为高电平，使第十七晶体管M17和第十八晶体管M18导通，从而将第一时钟信号端CLKD的时钟信号在控制输出信号端CR输出，并将第二时钟信号端CLKE的时钟信号在第一输出信号端OUT1输出。

当复位信号端(例如第一复位信号端RST1)为高电平时，第十三晶体管M13和第十四晶体管M14导通，从而将上拉节点PU复位至低电平。上拉节点PU的低电平使第十晶体管M10关断，此时由于第九晶体管M9处于导通状态，第二电源信号端VDD2的高电平被输入至下拉节点PD。下拉节点PD的高电平使第十九晶体管M19和第二十晶体管M20导通，从而将控制输出信号端CR和第一输出信号端OUT1分别下拉至低电平。下拉节点PD的高电平还使第十一晶体管M11和第十二晶体管M12导通，使上拉节点PU保持低电平。

从图2可以看出，当上拉节点PU为高电平时，稳压电路220中的第二晶体管M2导通，从而将第一电源信号端VDD1的高电平(例如电压Voff)提供至稳压节点OFF。与上拉节点PU相连的晶体管可以通过稳压节点OFF接地，而不是直接接地，例如第十一晶体管M11的第一极连接至稳压节点OFF，而不是直接连接至参考信号端VGL1。在上拉节点PU为高电平并且第十一晶体管M11关断的状态下，由于稳压节点OFF为高电平，可以避免第十一晶体管M11的第一极和第二极之间的电压差过大而产生流过第十一晶体管M11的漏电流，从而防止上拉节点PU的电位由于该漏电流的产生而不稳定。第十三晶体管M13和第十五晶体管M15也以类似的方式连接至稳压节点，从而防止上拉节点PU的漏电。另一方面，上拉节点PU为高电平时第二晶体管M2导通，使得稳压节点OFF为高电平(例如第一电源信号端VDD1的电压Voff)，而稳压节点OFF的高电平使第一晶体管M1导通，从而该电压Voff被提供至上拉节点PU，进一步稳定了上拉节点PU的电位。

以上实施例中虽然采用了两个电源信号端VDD1和VDD2，然而本公开的实施例不限于此，第一电源信号端VDD1和第二电源信号端VDD2可以由同一个电源信号端来实现，也可以实现为不同的电源信号端，只要第一电源信号端VDD1能够将稳压节点OFF控制在期望的高电平。

图3示出了根据本公开一实施例的移位寄存器单元300的电路图。图3的移位寄存器单元300与图2的移位寄存器单元200类似，区别至少在于感测电路350、输出电路330和下拉子电路3402。为了简明起见，下面将主要对区别部分进行详细描述。

如图3所示，移位寄存器单元300包括输入电路310、稳压电路320、输出电路330、控制电路、感测电路350和复位电路360，其中控制电路包括下拉控制子电路3401和下拉子电路3402。如图3所示，输入电路310、稳压电路320和复位电路360可以分别与上述输入电路210、稳压电路220和复位电路260以相同的方式来实现，在此不再赘述。

感测电路350与上述感测电路250的区别至少在于还包括第六晶体管M6和第七晶体管M7。如图3所示，第三晶体管M3和第六晶体管M6串联在输入信号端IN与节点H之间，使得第三晶体管M3的第二极经由第六晶体管M7连接至节点H。第三晶体管M3和第六晶体管M6的栅极均连接至第一控制信号端Ctr1，第三晶体管M3的第一极连接至输入信号端IN，第三晶体管M3的第二极连接至第六晶体管M6的第一极，第六晶体管M6的第二极连接至节点H。第七晶体管M7的栅极连接至节点H，第七晶体管M7的第一极连接至第一电源信号端VCC1，第七晶体管M7的第二极连接至第三晶体管M2的第二极。

输出电路330与上述输出电路230的区别至少在于还包括第二输出子电路，用于在第二输出信号端OUT2提供第二输出信号。如图3所示，第二输出子电路包括第二十一晶体管M21，第二十一晶体管M21的控制极连接至上拉节点PU，第一极连接至第三时钟信号端CLKF，第二极连接至第二输出信号端OUT2。相应地，下拉子电路3402还包括用于下拉第二输出信号端OUT2的第二十二晶体管M22，第二十二晶体管M22的栅极连接至下拉节点PD，第一极连接至第二参考信号端VGL2，第二极连接至第二输出信号端OUT2。

在图3中，移位寄存器单元300还可以包括第二十三晶体管M23，第二十三晶体管M23的栅极连接至输入信号端IN，第一极连接至第一参考信号端VGL1，第二极连接至下拉节点PD。第二十三晶体管M23可以起到进一步稳定下拉节点PD的电位的作用，例如当输入信号端IN为高电平时，第二十三晶体管M23导通，从而使下拉节点PD稳定在低电平。

图4示出了根据本公开实施例的栅极驱动电路的示意图。如图4所示，栅极驱动电路包括N级级联的移位寄存器单元。为了简明起见，在图4中仅示出了前四级移位寄存器单元A1、A2、A3和A4。然而本领域技术人员应清楚，本公开实施例的栅极驱动电路中移位寄存器单元的数目不限于此，可以根据需要来进行改变。栅极驱动电路中的每个移位寄存器单元可以由上述任意实施例的移位寄存器单元来实现，例如上述移位寄存器单元100、200和300中的任何一个。在图4的实施例中，每个移位寄存器单元由上述移位寄存器单元300实现。在一些实施例中，栅极驱动电路可以根据需要包括不同结构的移位寄存器单元，例如可以将奇数级移位寄存器单元和偶数级移位寄存器单元实现为不同的结构。在一些实施例中，可以例如通过控制第二电源信号端的电压使奇数级移位寄存器单元和偶数级移位寄存器单元交替工作。

参考图4，第n级移位寄存器单元的输入信号端IN连接至第(n-2)级移位寄存器单元的控制输出信号端CR，第n级移位寄存器单元的复位信号端RST1连接第(n+3)级移位寄存器单元的控制输出信号端CR，第n级移位寄存器单元的第一控制信号端Ctr1连接为接收第一控制信号OE，第n级移位寄存器单元的第二控制信号端Ctr2连接为接收第二控制信号CLKA，第n级移位寄存器单元的第一输出信号端OUT1和第二输出信号端OUT2分别输出第n级的第一输出信号OUT1<n>和第二输出信号OUT2<n>，其中n为整数，3≤n≤N-3。在图4中，移位寄存器单元可以分为多组，每组包括级联的四个移位寄存器单元，下面以前四级移位寄存器单元A1至A4为一组为例进行描述。第一级移位寄存器单元A1的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD1和CLKE1，第二级移位寄存器单元A2的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD2和CLKE2，第三级移位寄存器单元A3的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD3和CLKE3，第四级移位寄存器单元A4的第一时钟信号端CLKD和第二时钟信号端CLKE连接为分别接收时钟信号CLKD4和CLKE4。各级移位寄存器单元的第三时钟信号端CLKF可以根据需要采用类似第二时钟信号端CLKE的方式连接，在此不再赘述。

以上仅给出了栅极驱动电路的示例，本公开的实施例不限于此，栅极驱动电路中移位寄存器单元的结构、数量和级联方式可以根据需要来设置。例如，每个移位寄存器单元可以具有更多或更少的输出信号端，并且可以为栅极驱动电路提供更多或更少的时钟信号，并通过相应的级联方式来得到期望的输出信号波形。

下面参考图5和图6来描述根据本公开实施例的移位寄存器单元的驱动方法。

图5示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。该驱动方法适用于上述任意实施例的移位寄存器单元。

在步骤S110，在第一时段，向输入信号端施加第一电平的输入信号，输入电路将第一电平的输入信号输出至稳压节点，稳压电路将所述稳压节点的电位输入至上拉节点。

在步骤S120，在第二时段，输入信号为第二电平，上拉节点的电位使输出电路将时钟信号端的时钟信号提供至输出信号端。

在步骤S130，在第三时段，向移位寄存器单元的复位信号端施加第一电平的复位信号以将上拉节点复位，上拉节点的电位使控制电路将输出信号端下拉至第二电平。

在第一时段和第二时段，上拉节点的电位使所述稳压电路将所述稳压节点的电位控制在预没范围内。

图6示出了根据本公开实施例的移位寄存器单元的操作时序图。该驱动方法适用于上述任意实施例的移位寄存器单元，下面将结合图2的移位寄存器单元200的结构来进行描述。

在时段p1，输入信号端IN为高电平，第八晶体管M8导通，使得输入信号端IN的高电平被输入至稳压节点OFF。稳压节点OFF的高电平使第一晶体管M1导通，从而使上拉节点PU为高电平。上拉节点PU的高电平使第十七晶体管M17和第十八晶体管M18均导通。此时由于第一时钟信号端CLKD和第二时钟信号端CLKE均为低电平，使得控制输出信号端CR和第一输出信号端OUT1也均为低电平。

在时段p2，输入信号端为低电平，第一时钟信号端CLKD和第二时钟信号端CLKE的高电平到来，此时由于第十七晶体管M17和第十八晶体管M18仍然处于导通状态，使得控制输出信号端CR和第一输出信号端OUT1也均为高电平。此时由于电容C2的自举作用，使上拉节点PU的电位进一步升高。

在时段p3，第一时钟信号端CLKD和第二时钟信号端CLKE为低电平，此时由于第十七晶体管M17和第十八晶体管M18仍然处于导通状态，使得控制输出信号端CR和第一输出信号端OUT1也均为低电平。

在时段p4，第一复位信号端RST1为高电平，第十三晶体管M13和第十四晶体管M14导通，使得上拉节点PU被复位至低电平(即，第一参考信号端VGL1的电位)。上拉节点PU的低电平使第十晶体管M10关断，此时由于第九晶体管M9处于导通状态，使得第二电源信号端VDD2的高电平被提供至下拉节点PD。下拉节点PD的高电平使第十九晶体管M19和第二十晶体管M20均导通，从而分别将控制输出信号端CR和第一输出信号端OUT1均下拉至低电平。

在上述第一时段(p1)和第二时段(p2和p3)期间，上拉节点PU的高电平使得第二晶体管M2导通，从而将第一电源信号端VDD1的高电平(例如电压Voff)提供至稳压节点OFF。电压Voff的大小可以根据需要来选择，从而可以将稳压节点OFF的电位控制在期望的范围内。如以上分析的，稳压节点OFF的电压Voff使得在上拉节点PU为高电平期间，与之相连的其他晶体管不会由于第一极和第二极之间的压差过大而产生漏电流。另一方面，第一晶体管M1的存在使得稳压节点OFF的高电平能够被传递至上拉节点PU，从而进一步稳定上拉节点PU的电位。

图7示出了根据本公开实施例的栅极驱动电路的操作时序图。下面参考图4的栅极驱动电路结构以及图3的移位寄存器单元结构来进行描述。为例便于理解，图7主要以第7级移位寄存器单元为例来说明本公开实施例的栅极驱动电路的操作时序，本领域技术人员应清楚，该操作时序也适用于其他移位寄存器单元。

如图7所示，一帧包括显示阶段和消隐阶段。

在显示阶段，各级移位寄存器单元根据其输入信号和时钟信号来产生输出信号。例如，在图7的示例中，第七级移位寄存器单元根据其接收的时钟信号产生第一输出信号OUT1<7>和第二输出信号OUT2<7>，第八移位寄存器单元根据其接收的时钟信号产生第一输出信号OUT1<8>和第二输出信号OUT2<8>。其中在显示阶段中的时段T1，由于第七级移位寄存器单元的第一控制信号OE和输入信号CR<5>同时为高电平，使得如图3所示的第三晶体管M3和第六晶体管M6导通，将输入信号端IN的高电平提供至节点H。由于电容C1的存在，使得节点H的电压被存储，如图7中由H<7>所示。而对于其他移位寄存器单元，例如第6级移位寄存器单元，第一控制信号OE和其输入信号并未同时为高电平，使得其节点H处未存储高电平电压。

在消隐阶段，节点H存储了电压的移位寄存器单元(即，被选择的移位寄存器单元)产生感测控制信号，而其他移位寄存器单元不产生感测控制信号。例如在图7的示例中，在消隐阶段的时段T2，第二控制信号CLKA为高电平，对于被选择的第七级移位寄存器单元来说，由于其节点H为高电平，使得第四晶体管M4导通，从而将第二控制信号端Ctr2处的高电平(即第二控制信号CLKA的高电平)提供至节点N。由于电容C2的自举作用，使节点H的电位进一步升高。第二控制信号端Ctr2的高电平还使第五晶体管T5导通，从而将第二控制信号CLKA的高电平提供至稳压节点OFF，进而通过第一晶体管M1被提供至上拉节点PU。在消隐阶段中的时段T3，对于第七级移位寄存器单元来说，由于其上拉节点的电位PU<7>为高，使得晶体管M17、M18和M21均导通，从而使输出电路根据其接收的时钟信号产生第一输出信号OUT1<7>和第二输出信号OUT<7>作为感测控制信号。而对于其他移位寄存器单元来说，例如第6级移位寄存器单元，由于其节点H处未存储高电平电压，当在时段T2第二控制信号CLKA为高电平时，其晶体管M4处于关断状态，因此其输出信号仍然为低电平。

通过这种方式，实现了对栅极驱动电路中移位寄存器单元的随机选择，例如在本实施例中选择了第七级移位寄存器单元作为要产生感测控制信号的移位寄存器单元，而其他未被选择的移位寄存器单元不产生感测控制信号。

本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。

在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (12)

1.一种移位寄存器单元，包括：

输入电路，连接至所述移位寄存器单元的稳压节点和输入信号端，并且被配置为从所述输入信号端接收输入信号并将输入信号输出至所述稳压节点；

稳压电路，连接至所述稳压节点和所述移位寄存器单元的上拉节点，并且被配置为将所述稳压节点的电位输入至所述上拉节点并在所述上拉节点的电位的控制下控制所述稳压节点的电位；

输出电路，连接至所述上拉节点以及所述移位寄存器单元的时钟信号端和输出信号端，并且被配置为从所述时钟信号端接收时钟信号，并在所述上拉节点的电位的控制下基于所接收的时钟信号向所述输出信号端提供输出信号；

控制电路，连接至所述上拉节点和所述输出信号端，并且被配置为在所述上拉节点的电位的控制下控制所述输出信号端的电位；以及

感测电路，连接至第一控制信号端、第二控制信号端、所述输入信号端和所述稳压节点，并且被配置为在所述第一控制信号端和所述输入信号端的电位的控制下存储电压，以及利用所存储的电压将所述第二控制信号端的电位输入至所述稳压节点。

2.根据权利要求1所述的移位寄存器单元，其中，所述稳压电路包括：

第一晶体管，所述第一晶体管的栅极和第一极连接至所述稳压节点，所述第一晶体管的第二极连接至所述上拉节点；以及

第二晶体管，所述第二晶体管的栅极连接至所述上拉节点，所述第二晶体管的第一极连接至第一电源信号端，所述第二晶体管的第二极连接至所述稳压节点。

3.根据权利要求1所述的移位寄存器单元，其中，所述感测电路包括第三晶体管、第四晶体管、第五晶体管和电容，其中，

所述第三晶体管的栅极连接至所述第一控制信号端，所述第三晶体管的第一极连接至所述输入信号端，所述第三晶体管的第二极连接至所述第四晶体管的栅极；

所述第四晶体管的栅极连接至所述第三晶体管的第二极，所述第四晶体管的第一极连接至所述第二控制信号端，所述第四晶体管的第二极连接至所述第五晶体管的第一极；

所述第五晶体管的栅极连接至所述第二控制信号端，所述第五晶体管的第一极连接至所述第四晶体管的第二极，所述第五晶体管的第二极连接至所述稳压节点；并且

所述电容的第一极连接至所述第四晶体管的栅极，所述电容的第二极连接至所述第四晶体管的第二极。

4.根据权利要求3所述的移位寄存器单元，其中，所述感测电路还包括：

第六晶体管，所述第三晶体管的第二极经由所述第六晶体管连接至所述第四晶体管的栅极，其中所述第六晶体管的栅极连接至所述第一控制信号端，所述第六晶体管的第一极连接至所述第三晶体管的第二极，所述第六晶体管的第二极连接至所述第四晶体管的栅极；以及

第七晶体管，所述第七晶体管的栅极连接至所述第四晶体管的栅极，所述第七晶体管的第一极连接至第一电源信号端，所述第七晶体管的第二极连接至所述第三晶体管的第二极。

5.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括第八晶体管，所述第八晶体管的栅极和第一极连接至所述输入信号端，所述第八晶体管的第二极连接至所述稳压节点。

6.根据权利要求1所述的移位寄存器单元，其中，所述控制电路包括：

下拉子电路，连接至所述输出信号端和所述移位寄存器单元的下拉节点，并且被配置为在所述下拉节点的电位的控制下控制所述输出信号端的电位；以及

下拉控制子电路，连接至所述上拉节点、所述下拉节点和第二电源信号端，并且被配置为在所述上拉节点和所述第二电源信号端的电位的控制下控制所述下拉节点的电位。

7.根据权利要求6所述的移位寄存器单元，其中，所述下拉控制子电路包括第九晶体管、第十晶体管、第十一晶体管和第十二晶体管，其中，

所述第九晶体管的栅极和第一极连接至所述第二电源信号端，所述第九晶体管的第二极连接至所述下拉节点；

所述第十晶体管的栅极连接至所述上拉节点，所述第十晶体管的第一极连接至参考信号端，所述第十晶体管的第二极连接至所述下拉节点；

所述第十一晶体管的栅极连接至所述下拉节点，所述第十一晶体管的第一极连接至所述稳压节点，所述第十一晶体管的第二极连接至所述上拉节点；

所述第十二晶体管的栅极连接至所述下拉节点，所述第十二晶体管的第一极连接至所述参考信号端，所述第十二晶体管的第二极连接至所述稳压节点。

8.根据权利要求1所述的移位寄存器单元，还包括：复位电路，连接至所述上拉节点和所述移位寄存器单元的复位信号端，并且被配置为在所述复位信号端的电位的控制下将所述上拉节点复位。

9.根据权利要求8所述的移位寄存器单元，其中，所述复位电路包括：

第十三晶体管，所述第十三晶体管的栅极连接至所述复位信号端，所述第十三晶体管的第一极连接至所述稳压节点，所述第十三晶体管的第二极连接至所述上拉节点；以及

第十四晶体管，所述第十四晶体管的栅极连接至所述复位信号端，所述第十四晶体管的第一极连接至参考信号端，所述第十四晶体管的第二极连接至所述稳压节点。

10.根据权利要求9所述的移位寄存器单元，其中，所述复位信号端包括第一复位信号端和第二复位信号端，与所述第十三晶体管和所述第十四晶体管相连的是第一复位信号端，并且所述复位电路还包括：

第十五晶体管，所述第十五晶体管的栅极连接至所述第二复位信号端，所述第十五晶体管的第一极连接至所述稳压节点，所述第十五晶体管的第二极连接至所述上拉节点；以及

第十六晶体管，所述第十六晶体管的栅极连接至所述第二复位信号端，所述第十六晶体管的第一极连接至所述参考信号端，所述第十六晶体管的第二极连接至所述稳压节点。

11.一种栅极驱动电路，包括N级级联的根据权利要求1至10中任一项权利要求所述的移位寄存器单元。

12.一种根据权利要求1至10中任一项权利要求所述的移位寄存器单元的驱动方法，包括：

在第一时段，向输入信号端施加第一电平的输入信号，输入电路将第一电平的输入信号输出至稳压节点，稳压电路将所述稳压节点的电位输入至上拉节点；

在第二时段，输入信号为第二电平，上拉节点的电位使输出电路将时钟信号端的时钟信号提供至输出信号端；

在第三时段，向所述移位寄存器单元的复位信号端施加第一电平的复位信号以将所述上拉节点复位，上拉节点的电位使控制电路将输出信号端下拉至第二电平，

其中在第一时段和第二时段，上拉节点的电位使所述稳压电路将所述稳压节点的电位控制在预设范围内。

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