CN108399906B - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明实施例提供一种移位寄存器单元、栅极驱动电路和显示装置，涉及显示技术领域，用于通过减小时钟信号线上的电容来降低栅极驱动电路的功耗。该移位寄存器单元包括降低功耗子电路和输出子电路；降低功耗子电路连接时钟信号端、控制端和输出子电路，降低功耗子电路用于在控制端的控制下，将时钟信号端的信号输出至输出子电路；输出子电路通过降低功耗子电路连接时钟信号端，输出子电路还连接输出端和上拉节点，输出子电路用于在上拉节点的控制下，将降低功耗子电路的输出信号输出至输出端。

Description

移位寄存器单元、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
现有的栅极驱动器常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域构成栅极驱动电路，由于该技术具有降低成本、提升模组工艺产量、利于实现窄边框等优点，现在越来越多的显示器，例如液晶显示器(Liquid Crystal Display，LCD)的开发采用该技术。
现有栅极驱动电路中，时钟信号线直接连接输出晶体管的源极连接，上拉节点与输出晶体管的栅极，输出端与输出晶体管的漏极连接，即输出晶体管的漏极直接连接显示屏的栅线。由于栅线上一般负载(loading)比较大，因此输出晶体管一般为尺寸(宽长比)较大的晶体管，其宽度(W)基本为几千微米甚至上万微米，则输出晶体管的栅源电容Cgs 2也很大。以栅极驱动电路的时钟信号为4CLK、显示器的分辨率为2m*2n为例，则每根时钟信号线因输出晶体管而连接的电容为2n×Cgs 2/4。此外，时钟信号为4CLK时，时钟信号的周期是4H，则时钟信号的频率是1/4H。由于时钟信号线的动态功耗可以表示为P＝fck×Cck×Vck 2，即时钟信号线的动态功耗P与时钟信号的频率fck和时钟信号线上的电容Cck成正比，因此现有栅极驱动电路的功耗较大。
发明内容
本发明的实施例提供一种移位寄存器单元、栅极驱动电路和显示装置，用于通过减小时钟信号线上的电容来降低栅极驱动电路的功耗。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的第一方面，提供一种移位寄存器单元，包括降低功耗子电路和输出子电路；所述降低功耗子电路连接时钟信号端、控制端和所述输出子电路，所述降低功耗子电路用于在所述控制端的控制下，将所述时钟信号端的信号输出至所述输出子电路；所述输出子电路通过所述降低功耗子电路连接所述时钟信号端，所述输出子电路还连接输出端和上拉节点，所述输出子电路用于在所述上拉节点的控制下，将所述降低功耗子电路的输出信号输出至所述输出端。
可选的，所述移位寄存器单元还包括输入子电路、下拉控制子电路、下拉子电路和复位子电路；所述输入子电路连接输入端和所述上拉节点，所述输入子电路用于在所述输入端的控制下，将所述输入端的电压输出至所述上拉节点；所述下拉控制子电路连接第一电压端、第二电压端、所述上拉节点和下拉节点，所述下拉控制子电路用于在所述第一电压端的控制下，将所述第一电压端的电压输出至所述下拉节点；或者用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述下拉节点；所述下拉子电路连接所述上拉节点、所述下拉节点、所述输出端和所述第二电压端，所述下拉子电路用于在所述下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点和所述输出端；所述复位子电路连接复位信号端、所述第二电压端和所述上拉节点，所述复位子电路用于在所述复位信号端的控制下，将所述第二电压端的电压输出至所述上拉节点。
可选的，所述复位子电路还连接所述输出端，所述复位子电路还用于在所述复位信号端的控制下，将所述第二电压端的电压输出至所述输出端。
可选的，所述降低功耗子电路包括第一晶体管，所述第一晶体管的栅极连接所述控制端，所述第一晶体管的第一极连接所述时钟信号端，所述第一晶体管的第二极连接所述输出子电路。
可选的，所述输出子电路包括第二晶体管，所述第二晶体管的栅极连接所述上拉节点，所述第二晶体管的第一极连接所述降低功耗子电路，所述第二晶体管的第二极连接所述输出端。
可选的，所述输入子电路包括第三晶体管，所述第三晶体管的栅极和第一极连接所述输入端，所述第三晶体管的第二极连接所述上拉节点；和/或，所述下拉控制子电路包括第四晶体管、第五晶体管、第六晶体管、第七晶体管；所述第四晶体管的栅极和第一极连接所述第一电压端，所述第四晶体管的第二极连接所述第五晶体管的栅极和所述第六晶体管的第一极；所述第五晶体管的第一极连接所述第一电压端，所述第五晶体管的第二极连接所述下拉节点和所述第七晶体管的第一极；所述第六晶体管的栅极连接所述上拉节点，所述第六晶体管的第二极连接所述第二电压端；所述第七晶体管的栅极连接所述上拉节点，所述第七晶体管的第二极连接所述第二电压端；和/或，所述下拉子电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的第一极连接所述上拉节点，所述第八晶体管的第二极连接所述第二电压端；所述第九晶体管的栅极连接所述下拉节点，所述第九晶体管的第一极连接所述输出端，所述第九晶体管的第二极连接所述第二电压端；和/或，所述复位子电路包括第十晶体管，所述第十晶体管的栅极连接所述复位信号端，所述第十晶体管的第一极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端。
可选的，所述复位子电路包括第十一晶体管，所述第十一晶体管的栅极连接所述复位信号端，所述第十一晶体管的第一极连接所述输出端，所述第十一晶体管的第二极连接所述第二电压端。
本发明实施例的第二方面，提供一种移位寄存器单元，包括第一晶体管和第二晶体管和稳压电容；所述第一晶体管的栅极连接控制端，所述第一晶体管的第一极连接时钟信号端，所述第一晶体管的第二极连接所述第二晶体管的第一极；所述第二晶体管的栅极连接所述上拉节点，所述第二晶体管的第二极连接所述输出端；所述稳压电容的一端连接所述上拉节点，所述稳压电容的另一端连接所述输出端。
可选的，所述移位寄存器单元还包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；所述第三晶体管的栅极和第一极连接所述输入端，所述第三晶体管的第二极连接所述上拉节点；所述第四晶体管的栅极和第一极连接所述第一电压端，所述第四晶体管的第二极连接所述第五晶体管的栅极和所述第六晶体管的第一极；所述第五晶体管的第一极连接所述第一电压端，所述第五晶体管的第二极连接所述下拉节点和所述第七晶体管的第一极；所述第六晶体管的栅极连接所述上拉节点，所述第六晶体管的第二极连接所述第二电压端；所述第七晶体管的栅极连接所述上拉节点，所述第七晶体管的第二极连接所述第二电压端；所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的上拉节点，所述第八晶体管的第二极连接所述第二电压端；所述第九晶体管的栅极连接所述下拉节点，所述第九晶体管的第一极连接所述输出端，所述第九晶体管的第二极连接所述第二电压端；所述第十晶体管的栅极连接所述复位信号端，所述第十晶体管的第一极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元还包括第十一晶体管，所述第十一晶体管的栅极连接所述复位信号端，所述第十一晶体管的第一极连接所述输出端，所述第十一晶体管的第二极连接所述第二电压端。
本发明实施例的第三方面，提供一种栅极驱动电路，包括多个级联的如第一方面或第二方面所述的移位寄存器单元；至少一级所述移位寄存器单元的控制端连接第一控制信号端；至少一级所述移位寄存器单元的控制端连接第二控制信号端。
可选的，在所述移位寄存器单元包括输入子电路、下拉控制子电路、下拉子电路和复位子电路的情况下，第1～N/2级移位寄存器单元的输入端连接第一信号端，除了所述第1～N/2级移位寄存器单元以外，第M级移位寄存器单元的输入端连接第(M-N/2)级移位寄存器单元的输出端；陈了最后N/2级移位寄存器单元以外，第M级移位寄存器单元的复位信号端连接第(M+N/2)级移位寄存器单元的输出端，最后N/2级移位寄存器单元的复位信号端连接第二信号端，其中，N表示一时钟周期内时钟信号的个数，所述时钟信号为向所述GOA电路输入的时钟信号，N为正偶数，M为正整数。
可选的，所述栅极驱动电路中的上半部分的各级移位寄存器单元的控制端连接所述第一控制信号端，下半部分的各级移位寄存器单元的控制端连接所述第二控制信号端。
本发明实施例的第四方面，提供一种显示装置，其特征在于，包括第三方面所述的栅极驱动电路。
本发明实施例提供一种移位寄存器单元、栅极驱动电路和显示装置，该移位寄存器单元包括降低功耗子电路和输出子电路；降低功耗子电路连接时钟信号端、控制端和输出子电路，降低功耗子电路用于在控制端的控制下，将时钟信号端的信号输出至输出子电路；输出子电路通过降低功耗子电路连接时钟信号端，输出子电路还连接输出端和上拉节点，输出子电路用于在上拉节点的控制下，将降低功耗子电路的输出信号输出至输出端。该移位寄存器单元中，输出子电路通过降低功耗子电路连接时钟信号端，且降低功耗子电路不与输出端相连接，因此构成降低功耗子电路的晶体管的尺寸相比于构成输出子电路的晶体管的尺寸可以较小，则构成降低功耗子电路的晶体管对应的栅源电容可以较小，这样一来，减小了时钟信号线上的电容Cck；且根据时钟信号线的动态功耗P＝fck×Cck×Vck 2可知，由于减小了时钟信号线上的电容Cck，因此可以减小时钟信号线的动态功耗，进而当利用该移位寄存器单元级联形成栅极驱动电路时，可以降低栅极驱动电路的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有移位寄存器单元的结构图；
图2为由多个图1所示的移位寄存器单元级联形成的栅极驱动电路的结构图；
图3为图1所示的移位寄存器单元的时序控制图；
图4为本发明实施例提供的一种移位寄存器单元的结构图；
图5为图4所示的移位寄存器单元包括输入子电路、下拉控制子电路、下拉子电路、复位子电路时的结构图；
图6为图4所示的移位寄存器单元的一种电路结构图；
图7为图5所示的移位寄存器单元的一种电路结构图；
图8为一种图5所示的移位寄存器单元的时序控制图；
图9为由多个图4所示的移位寄存器单元级联形成的栅极驱动电路的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为一种现有移位寄存器单元的结构图，图2为由多个图1所示的移位寄存器单元级联形成的栅极驱动电路的结构图，图3为图1所示的移位寄存器单元的时序控制图。其中，晶体管M3为输出晶体管。可以看到，时钟信号线CLK直接与晶体管M3的源极相连，上拉节点PU与晶体管M3的栅极连接，输出端与晶体管M3的漏极连接。结合背景技术，图2所示的栅极驱动电路的功耗较大。
为了解决该问题，本发明实施例提供了以下实施例：
实施例一
本发明实施例提供了一种移位寄存器单元，如图4所示，该移位寄存器单元包括降低功耗子电路10和输出子电路20。
其中，降低功耗子电路10连接时钟信号端CLK、控制端Ctr和输出子电路20，降低功耗子电路10用于在控制端Ctr的控制下，将时钟信号端CLK的信号输出至输出子电路20。
输出子电路20通过降低功耗子电路10连接时钟信号端CLK，输出子电路20还连接输出端OUTPUT和上拉节点PU，输出子电路20用于在上拉节点PU的控制下，将降低功耗子电路10的输出信号输出至输出端OUTPUT。
在此基础上，由于本发明实施例提供的移位寄存器单元中，输出子电路20通过降低功耗子电路10连接时钟信号端CLK，且降低功耗子电路10不与输出端OUTPUT相连接，因此构成降低功耗子电路10的晶体管的尺寸相比于构成输出子电路20的晶体管的尺寸可以较小，则构成降低功耗子电路10的晶体管对应的栅源电容Cgs可以较小，这样一来，减小了时钟信号线上的电容Cck；且根据时钟信号线的动态功耗P＝fck×Cck×Vck 2可知，由于减小了时钟信号线上的电容Cck，因此可以减小时钟信号线的动态功耗P，进而当利用该移位寄存器单元级联形成栅极驱动电路时，可以降低栅极驱动电路的功耗。
需要说明的是，以栅极驱动电路的时钟信号为4CLK、显示器的分辨率为2m*2n为例，则本发明实施例中，每根时钟信号线的电容为X×Cgs1/4+Y×Cgs2/4。Cgs1为构成降低功耗子电路10的晶体管的栅源电容，Cgs2为构成输出子电路20的晶体管的栅源电容，X为时钟信号可通过降低功耗子电路10输出至输出子电路20中的移位寄存器单元的个数，Y为时钟信号不能通过降低功耗子电路10输出至输出子电路20中的移位寄存器单元的个数，结合前述，Cgs1远小于Cgs2，则利用该移位寄存器单元级联形成栅极驱动电路的时钟信号线的动态功耗P远小于现有栅极驱动电路。同时传递时钟信号时，由于时钟信号线的负载引起的信号延时也会大大减小。
本发明实施例中可以通过选择控制端Ctr的控制信号来控制是否将时钟信号线的时钟信号通过降低功耗子电路10输出至输出子电路20中。由于控制端Ctr的输入信号的频率远小于时钟信号CLK的频率，因此可以进一步降低时钟信号线的动态功耗P。
在此基础上，可选的，如图5所示，本发明实施例提供的移位寄存器单元还可以包括输入子电路30、下拉控制子电路40、下拉子电路50和复位子电路60。具体的：
输入子电路30连接输入端INPUT和上拉节点PU，输入子电路30用于在输入端INPUT的控制下，将输入端INPUT的电压输出至上拉节点PU。
下拉控制子电路40连接第一电压端VDD、第二电压端VSS、上拉节点PU和下拉节点PD，下拉控制子电路40用于在第一电压端VDD的控制下，将第一电压端VDD的电压输出至下拉节点PD；或者用于在上拉节点PU的控制下，将第二电压端VSS的电压输出至下拉节点PD。
下拉子电路50连接上拉节点PU、下拉节点PD、输出端OUTPUT和第二电压端VSS，下拉子电路50用于在下拉节点PD的控制下，将第二电压端VSS的电压输出至上拉节点PU和输出端OUTPUT。
复位子电路60连接复位信号端RESET、第二电压端VSS和上拉节点PU，复位子电路60用于在复位信号端RESET的控制下，将第二电压端VSS的电压输出至上拉节点PU。
可选的，复位子电路60还连接输出端OUTPUT，复位子电路60还用于在复位信号端RESET的控制下，将第二电压端VSS的电压输出至输出端OUTPUT。
以下结合图6和图7对图5所示的移位寄存器单元的电路结构进行具体的举例说明。
降低功耗子电路10包括第一晶体管M1，第一晶体管M1的栅极连接控制端Ctr，第一晶体管M1的第一极连接时钟信号端CLK，第一晶体管M1的第二极连接输出子电路20。
输出子电路20包括第二晶体管M2和稳压电容C，第二晶体管M2的栅极连接上拉节点PU，第二晶体管M2的第一极连接降低功耗子电路10，第二晶体管M2的第二极连接输出端OUTPUT。稳压电容C的一端连接上拉节点PU，另一端连接输出端OUTPUT。
需要说明的是，第二晶体管M2的第二极连接输出端OUTPUT，即直接连接栅线，由于栅线的负载一般较大，因此第二晶体管M2一般为尺寸最大的晶体管，其宽度为几千微米甚至是上万微米。第一晶体管M1的尺寸远小于第二晶体管M2，可选的，第一晶体管M1的宽度可以为100微米左右。
输入子电路30包括第三晶体管M3，第三晶体管M3的栅极和第一极连接输入端INPUT，第三晶体管M3的第二极连接上拉节点PU。
下拉控制子电路40包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7；第四晶体管M4的栅极和第一极连接第一电压端VDD，第四晶体管M4的第二极连接第五晶体管M5的栅极和第六晶体管M6的第一极；第五晶体管M5的第一极连接第一电压端VDD，第五晶体管M5的第二极连接下拉节点PD和第七晶体管M7的第一极；第六晶体管M6的栅极连接上拉节点PU，第六晶体管M6的第二极连接第二电压端VSS；第七晶体管M7的栅极连接上拉节点PU，第七晶体管M7的第二极连接第二电压端VSS。
下拉子电路50包括第八晶体管M8和第九晶体管M9，第八晶体管M8的栅极连接下拉节点PD，第八晶体管M8的第一极连接上拉节点PU，第八晶体管M8的第二极连接第二电压端VSS；第九晶体管M9的栅极连接下拉节点PD，第九晶体管M9的第一极连接输出端OUTPUT，第九晶体管M9的第二极连接第二电压端VSS。
复位子电路60包括第十晶体管M10，第十晶体管M10的栅极连接复位信号端RESET，第十晶体管M10的第一极连接上拉节点PU，第十晶体管M10的第二极连接第二电压端VSS。
可选的，复位子电路60还包括第十一晶体管M11，第十一晶体管M11的栅极连接复位信号端RESET，第十一晶体管M11的第一极连接输出端OUTPUT，第十一晶体管M11的第二极连接第二电压端VSS。
需要说明的是，本发明实施例中各晶体管可以均为N型晶体管，在此情况下，当该级移位寄存器单元用于输出栅极扫描信号时，向该级移位寄存器单元的控制端Ctr输入高电平；当然各晶体管也可以为P型晶体管，在此情况下，当该级移位寄存器单元用于输出栅极扫描信号时，向该级移位寄存器单元的控制端Ctr输入低电平，以使得第一晶体管M1导通，时钟信号端CLK的信号可以作为栅极扫描信号通过第三晶体管M3输出至输出端OUTPUT。本发明实施例中以各晶体管均为N型晶体管为例进行说明；则第一电压端VDD输出恒定的高电平，第二电压端VSS输出恒定的低电平。
以下结合图8所示的时序控制图对图7所示的移位寄存器单元的工作过程进行说明，包括：输入阶段P1、输出阶段P2、复位阶段P3。
需要说明的是，当某级移位寄存器单元用于输出栅极扫描信号时，在上述各个阶段，该级移位寄存器单元的控制端Ctr的电位均为高电平，第一晶体管M1一直处于导通状态，则时钟信号端CLK的信号可以通过第一晶体管M1输出至第二晶体管M2。
输入阶段P1：Ctr＝1，INPUT＝1，CLK＝0，PU＝1，PD＝0，RESET＝0，OUT＝0。具体的，在输入端INPUT的控制下，输入子电路30将输入端INPUT的电压输出至上拉节点PU。在上拉节点PU的控制下，下拉控制子电路40将第二电压端VSS的电压输出至下拉节点PD。
在此情况下，在输入端INPUT的控制下，第三晶体管M3导通，输入端INPUT的电压通过第三晶体管M3输出至上拉节点PU。在上拉节点PU的控制下，第二晶体管M2导通，时钟信号端CLK的信号通过第一晶体管M1和第二晶体管M2输出至输出端OUTPUT。由于该阶段中时钟信号端CLK的信号为低电平，因此输出端OUTPUT不输出栅极扫描信号。
在第一电压端VDD的控制下，第四晶体管M4导通，第一电压端VDD的电压通过第四晶体管M4输出至节点PDCN，在节点PDCN的控制下，第五晶体管M5导通，第一电压端VDD的电压通过第五晶体管M5输出至下拉节点PD；在上拉节点PU的控制下，第六晶体管M6和第七晶体管M7导通，第二电压端VSS的电压通过第七晶体管M7输出至下拉节点PD；通过设置第五晶体管M5和第七晶体管M7的尺寸，使得下拉节点PD的电位为第二电压端的低电平。在下拉节点PD的控制下，第八晶体管M8和第九晶体管M9截止。此外在复位信号端RESET的控制下，第十晶体管M10和第十一晶体管M11截止。
输出阶段P2：Ctr＝1，INPUT＝0，CLK＝1，PU＝1，PD＝0，RESET＝0，OUT＝1。具体的，在上拉节点PU的控制下，输出子电路20将降低功耗子电路10的输出信号输出至输出端OUTPUT。
在此情况下，在输入端INPUT的控制下，第三晶体管M3截止；由于稳压电容C的自举作用，上拉节点PU保持高电平，在上拉节点PU的控制下，第二晶体管M2维持导通状态，时钟信号端CLK的高电平作为栅极扫描信号输出至输出端OUTPUT。该阶段中其他晶体管的状态与输出阶段P2相同。
复位阶段P3：Ctr＝1，INPUT＝0，CLK＝0，PU＝0，PD＝1，RESET＝1，OUT＝0。在复位信号端RESET的控制下，复位子电路60将第二电压端VSS的电压输出至上拉节点PU。在第一电压端VDD的控制下，下拉控制子电路40将第一电压端VDD的电压输出至下拉节点PD。在下拉节点PD的控制下，下拉子电路50将第二电压端VSS的电压输出至上拉节点PU和输出端OUTPUT。
在此情况下，在复位信号端RESET的控制下，第十晶体管M10导通，第二电压端VSS的电压通过第十晶体管M10输出至上拉节点PU。在上拉节点PU的控制下，第三晶体管M3、第六晶体管M6、第七晶体管M7截止。此时第一电压端VDD的高电平通过第五晶体管M5输出至下拉节点PD。在下拉节点PD的控制下，第八晶体管M8和第九晶体管M9导通，第二电压端VSS的低电平通过第八晶体管M8输出至上拉节点PU，且通过第九晶体管M9输出至输出端OUTPUT，以实现对上拉节点PU和输出端OUTPUT的复位。
可选的，在复位阶段P3，第二电压端VSS的低电平还通过第十一晶体管M11输出至输出端OUTPUT，以实现对输出端OUTPUT的进一步复位。
接下来，在下一帧图像开始之前，当复位信号端RESET的电位为低电平时，在下拉节点PD的控制下，输出端OUTPUT通过第九晶体管M9维持低电平，上拉节点PU通过第八晶体管M8维持低电平。
实施例二
本发明实施例提供一种移位寄存器单元，如图6所示，包括第一晶体管M1、第二晶体管M2和稳压电容C；其中：
第一晶体管M1的栅极连接控制端Ctr，第一晶体管M1的第一极连接时钟信号端CLK，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的栅极连接上拉节点PU，第二晶体管M2的第二极连接输出端OUTPUT。稳压电容C的一端连接上拉节点PU，另一端连接输出端OUTPUT。
需要说明的是，实施例一已经对图6所示的移位寄存器单元的工作过程和有益效果进行了详细的说明，此处不再赘述。
在此基础上，如图7所示，上述移位寄存器单元还可以包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10。其中：
第三晶体管M3的栅极和第一极连接输入端INPUT，第三晶体管M3的第二极连接上拉节点PU。
第四晶体管M4的栅极和第一极连接第一电压端VDD，第四晶体管M4的第二极连接第五晶体管M5的栅极和第六晶体管M6的第一极；第五晶体管M5的第一极连接第一电压端VDD，第五晶体管M5的第二极连接下拉节点PD和第七晶体管M7的第一极；第六晶体管M6的栅极连接上拉节点PU，第六晶体管M6的第二极连接第二电压端VSS；第七晶体管M7的栅极连接上拉节点PU，第七晶体管M7的第二极连接第二电压端VSS。
第八晶体管M8的栅极连接下拉节点PD，第八晶体管M8的第一极连接上拉节点PU，第八晶体管M8的第二极连接第二电压端VSS；第九晶体管M9的栅极连接下拉节点PD，第九晶体管M9的第一极连接输出端OUTPUT，第九晶体管M9的第二极连接第二电压端VSS。
第十晶体管M10的第一极连接上拉节点PU，第十晶体管M10的第二极连接第二电压端VSS。
需要说明的是，前述实施例已对图7所示的移位寄存器单元的工作过程进行了详细的说明，此处不再赘述。
可选的，本发明实施例提供的移位寄存器单元如图7所示还包括第十一晶体管M11，第十一晶体管M11的第一极连接输出端OUTPUT，第十一晶体管M11的第二极连接第二电压端VSS，以在复位阶段P3实现对输出端OUTPUT的进一步复位。
实施例三
本发明实施例提供一种栅极驱动电路，包括多个级联的如实施例一或实施二所述的移位寄存器单元。如图9所示，至少一级移位寄存器单元的控制端连接第一控制信号端ctra；至少一级所述移位寄存器单元的控制端Ctr连接第二控制信号端ctrb。
基于此，该栅极驱动电路中，可以通过选择控制端Ctr的控制信号，控制是否将时钟信号线的时钟信号通过降低功耗子电路10输出至输出子电路20中。各级移位寄存器单元中，输出子电路20通过降低功耗子电路10连接时钟信号端CLK，且降低功耗子电路10不与输出端OUTPUT相连接，因此构成降低功耗子电路10的晶体管的尺寸相比与构成输出子电路20的晶体管可以较小，则构成降低功耗子电路10的晶体管对应的栅源电容Cgs 1可以较小，这样一来，减小了时钟信号线上的电容Cck；且根据时钟信号线的动态功耗P现＝fck*Cck*Vck 2可知，由于减小了时钟信号线上的电容Cck，因此可以减小时钟信号线的动态功耗P，进而可以降低栅极驱动电路的功耗。以栅极驱动电路的时钟信号为4CLK、显示器的分辨率为2m*2n为例，则本发明实施例中，每根时钟信号线的电容为n×Cgs 1/4+n×Cgs 2/4，远小于现有栅极驱动电路的时钟信号线的电容2n×Cgs 2/4，则现有栅极驱动电路的时钟信号线P现远小于P原＝fck×Cck×Vck 2。同时由于控制端Ctr的输入信号的频率远小于时钟信号CLK的频率，因此可以进一步降低时钟信号线的动态功耗P。
在此基础上，在移位寄存器单元包括输入子电路30、下拉控制子电路40、下拉子电路50和复位子电路60的情况下：
第1～N/2级移位寄存器单元的输入端INPUT连接第一信号端，除了第1～N/2级移位寄存器单元以外，第M级移位寄存器单元的输入端INPUT连接第(M-N/2)级移位寄存器单元的输出端OUTPUT。
陈了最后N/2级移位寄存器单元以外，第M级移位寄存器单元的复位信号端RESET连接第(M+N/2)级移位寄存器单元的输出端OUTPUT，最后N/2级移位寄存器单元的复位信号端RESET连接第二信号端，其中，N表示一时钟周期内时钟信号的个数，所述时钟信号为向所述GOA电路输入的时钟信号，N为正偶数，M为正整数。
以N＝4为例，如图9所示，第一级和第二级移位寄存器单元的输入端INPUT连接第一信号端，除了第一级和第二级移位寄存器单元以外，第M级移位寄存器单元的输入端INPUT连接第M-2级移位寄存器单元的输出端OUTPUT。陈了最后两级移位寄存器单元以外，第M级移位寄存器单元的复位信号端RESET连接第M+2级移位寄存器单元的输出端OUTPUT，最后两级移位寄存器单元的复位信号端RESET连接第二信号端。
本发明实施例中，每根时钟信号线的电容为X×Cgs1/4+Y×Cgs2/4。当移位移位寄存器单元不用于输出栅极扫描信号时，可以选择控制端Ctr的控制电压使得上述第一晶体管M1截止。为了进一步降低栅极驱动电路的功耗，可以使得除了对应输出栅极扫描信号的移位寄存器单元外，其他级移位寄存器单元中的时钟信号无法通过降低功耗子电路10输出至输出子电路20中，则减小了上述Y，从而减小了每根时钟信号线的电容，进而可以降低栅极驱动电路的功耗。
本领域技术人员可以理解，当与上述栅极驱动电路连接的控制信号端越多时，需要的走线就越多，这样会增加栅极驱动电路的制作成本。为了解决该问题，可选的，栅极驱动电路中的上半部分的各级移位寄存器单元的控制端Ctr连接第一控制信号端ctra，下半部分的各级移位寄存器单元的控制端Ctr连接第二控制信号端ctrb。在此情况下，第一控制信号端ctra和第二控制信号端ctrb的信号为互反信号，其周期为一帧。
需要说明的是，栅极驱动电路通常包括偶数级移位寄存器单元，因此上半部分的各级移位寄存器单元与下半部分的各级移位寄存器单元的数量相等。示例的，栅极驱动电路包括4级移位寄存器单元时，上半部分的各级移位寄存器单元可以指第1和第2级移位寄存器单元，下半部分的各级移位寄存器单元可以指第3和第4级移位寄存器单元。
实施例四
本发明实施例还提供一种显示装置，包括如上所述的任一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果，由于前述实施例已经对该栅极驱动电路的结构和有益效果进行了详细的说明，此处不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种移位寄存器单元，其特征在于，包括降低功耗子电路和输出子电路；
所述降低功耗子电路连接时钟信号端、控制端和所述输出子电路，所述降低功耗子电路用于在所述控制端的控制下，将所述时钟信号端的信号输出至所述输出子电路；所述降低功耗子电路包括第一晶体管，所述第一晶体管的栅极连接所述控制端，所述第一晶体管的第一极连接所述时钟信号端，所述第一晶体管的第二极连接所述输出子电路；
所述输出子电路通过所述降低功耗子电路连接所述时钟信号端，所述输出子电路还连接输出端和上拉节点，所述输出子电路用于在所述上拉节点的控制下，将所述降低功耗子电路的输出信号输出至所述输出端；所述输出子电路包括第二晶体管，所述第二晶体管的栅极连接所述上拉节点，所述第二晶体管的第一极连接所述降低功耗子电路，所述第二晶体管的第二极连接所述输出端；
所述第一晶体管的尺寸小于所述第二晶体管的尺寸；
在输入阶段，所述控制端为高电平，所述时钟信号端为低电平；所述上拉节点为高电平；
在输出阶段，所述控制端为高电平，所述时钟信号端为高电平；所述上拉节点为高电平；
在复位阶段，所述控制端为高电平，所述时钟信号端为低电平；所述上拉节点为低电平；
所述移位寄存器单元还包括输入子电路、下拉控制子电路、下拉子电路和复位子电路；
所述输入子电路连接输入端和所述上拉节点，所述输入子电路用于在所述输入端的控制下，将所述输入端的电压输出至所述上拉节点；
所述下拉控制子电路连接第一电压端、第二电压端、所述上拉节点和下拉节点，所述下拉控制子电路用于在所述第一电压端的控制下，将所述第一电压端的电压输出至所述下拉节点；或者用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述下拉节点；
所述下拉子电路连接所述上拉节点、所述下拉节点、所述输出端和所述第二电压端，所述下拉子电路用于在所述下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点和所述输出端；
所述复位子电路连接复位信号端、所述第二电压端和所述上拉节点，所述复位子电路用于在所述复位信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；
所述输入子电路包括第三晶体管，所述第三晶体管的栅极和第一极连接所述输入端，所述第三晶体管的第二极连接所述上拉节点；
和/或，所述下拉控制子电路包括第四晶体管、第五晶体管、第六晶体管、第七晶体管；所述第四晶体管的栅极和第一极连接所述第一电压端，所述第四晶体管的第二极连接所述第五晶体管的栅极和所述第六晶体管的第一极；所述第五晶体管的第一极连接所述第一电压端，所述第五晶体管的第二极连接所述下拉节点和所述第七晶体管的第一极；所述第六晶体管的栅极连接所述上拉节点，所述第六晶体管的第二极连接所述第二电压端；所述第七晶体管的栅极连接所述上拉节点，所述第七晶体管的第二极连接所述第二电压端；
和/或，所述下拉子电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的第一极连接所述上拉节点，所述第八晶体管的第二极连接所述第二电压端；所述第九晶体管的栅极连接所述下拉节点，所述第九晶体管的第一极连接所述输出端，所述第九晶体管的第二极连接所述第二电压端；
和/或，所述复位子电路包括第十晶体管，所述第十晶体管的栅极连接所述复位信号端，所述第十晶体管的第一极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位子电路还连接所述输出端，所述复位子电路还用于在所述复位信号端的控制下，将所述第二电压端的电压输出至所述输出端。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述复位子电路还包括第十一晶体管，所述第十一晶体管的栅极连接所述复位信号端，所述第十一晶体管的第一极连接所述输出端，所述第十一晶体管的第二极连接所述第二电压端。
4.一种移位寄存器单元，其特征在于，包括第一晶体管和第二晶体管和稳压电容；
所述第一晶体管的栅极连接控制端，所述第一晶体管的第一极连接时钟信号端，所述第一晶体管的第二极连接所述第二晶体管的第一极；所述第二晶体管的栅极连接上拉节点，所述第二晶体管的第二极连接输出端；所述稳压电容的一端连接所述上拉节点，所述稳压电容的另一端连接所述输出端；
所述第一晶体管的尺寸小于所述第二晶体管的尺寸；
在输入阶段，所述控制端为高电平，所述时钟信号端为低电平；所述上拉节点为高电平；
在输出阶段，所述控制端为高电平，所述时钟信号端为高电平；所述上拉节点为高电平；
在复位阶段，所述控制端为高电平，所述时钟信号端为低电平；所述上拉节点为低电平；
所述移位寄存器单元还包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管；
所述第三晶体管的栅极和第一极连接所述输入端，所述第三晶体管的第二极连接所述上拉节点；
所述第四晶体管的栅极和第一极连接第一电压端，所述第四晶体管的第二极连接所述第五晶体管的栅极和所述第六晶体管的第一极；所述第五晶体管的第一极连接所述第一电压端，所述第五晶体管的第二极连接下拉节点和所述第七晶体管的第一极；所述第六晶体管的栅极连接所述上拉节点，所述第六晶体管的第二极连接第二电压端；所述第七晶体管的栅极连接所述上拉节点，所述第七晶体管的第二极连接所述第二电压端；
所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的第一极连接所述上拉节点，所述第八晶体管的第二极连接所述第二电压端；所述第九晶体管的栅极连接所述下拉节点，所述第九晶体管的第一极连接所述输出端，所述第九晶体管的第二极连接所述第二电压端；
所述第十晶体管的栅极连接所述复位信号端，所述第十晶体管的第一极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第十一晶体管，所述第十一晶体管的栅极连接所述复位信号端，所述第十一晶体管的第一极连接所述输出端，所述第十一晶体管的第二极连接所述第二电压端。
6.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-3任一项所述的移位寄存器单元，或者包括如权利要求4-5任一项所述的移位寄存器单元；
至少一级所述移位寄存器单元的控制端连接第一控制信号端；至少一级所述移位寄存器单元的控制端连接第二控制信号端。
7.根据权利要求6所述的栅极驱动电路，其特征在于，在所述移位寄存器单元包括输入子电路、下拉控制子电路、下拉子电路和复位子电路的情况下，
第1～N/2级移位寄存器单元的输入端连接第一信号端，除了所述第1～N/2级移位寄存器单元以外，第M级移位寄存器单元的输入端连接第(M-N/2)级移位寄存器单元的输出端；
除了最后N/2级移位寄存器单元以外，第M级移位寄存器单元的复位信号端连接第(M+N/2)级移位寄存器单元的输出端，最后N/2级移位寄存器单元的复位信号端连接第二信号端，其中，N表示一时钟周期内时钟信号的个数，所述时钟信号为向所述栅极驱动电路输入的时钟信号，N为正偶数，M为正整数。
8.根据权利要求6或7所述的栅极驱动电路，其特征在于，
所述栅极驱动电路中的上半部分的各级移位寄存器单元的控制端连接所述第一控制信号端，下半部分的各级移位寄存器单元的控制端连接所述第二控制信号端。
9.一种显示装置，其特征在于，包括如权利要求6-8任一项所述的栅极驱动电路。
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