CN105469738A - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一复位模块、第一控制模块、第二控制模块、节点电压控制模块、输出模块；通过上述六个模块的相互配合，以及通过设置节点电压控制模块，并使其与第一控制模块形成自举电路，使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同，从而使第一控制模块在第二节点控制下可以及时有效的工作，使移位寄存器的驱动信号输出端在输出完成后，可以及时输出与输入信号端的有效脉冲信号的电位相反的扫描信号，从而提高了移位寄存器的输出稳定性，进而降低了驱动信号输出端输出的扫描信号的噪声，使扫描信号的输出更加稳定。

Description

一种移位寄存器、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(GateDriveronArray，GOA)技术将薄膜晶体管(ThinFilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IntegratedCircuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。现有的移位寄存器中，当扫描信号输出完成后，一般通过开关晶体管将时钟信号端的信号提供给下拉节点，为下拉节点充电，下拉节点再控制开关晶体管为上拉节点放电。然而，在移位寄存器实际工作中，由于与下拉节点相连的其他开关晶体管的漏电流的作用，导致下拉节点的电压通常会降低，导致为上拉节点放电的开关晶体管的放电能力偏弱，从而造成输出的扫描信号噪声较大。
发明内容
本发明实施例提供了一种移位寄存器、栅极驱动电路及显示装置，通过改善第二节点的电位的电压可以降低输出的扫描信号的噪声。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、第一复位模块、第一控制模块、第二控制模块、节点电压控制模块、输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与参考信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述第一控制模块的第一端与所述第一节点相连，第二端与第二节点相连，第三端与第三节点相连，第四端与所述参考信号端相连；所述第一控制模块用于在所述第一节点的控制下将所述参考信号端的信号分别提供给所述第二节点和所述第三节点，在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二控制模块的第一端与第一时钟信号端相连，第二端与控制信号端相连，第三端与所述第二节点相连，第四端与所述第三节点相连；所述第二控制模块用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第三节点，在所述第三节点的控制下将所述控制信号端的信号提供给所述第二节点；
所述节点电压控制模块的第一端与所述第二节点相连，第二端与所述第三节点相连；所述节点电压控制模块用于与所述第二控制模块形成自举电路，以在所述第三节点的控制下使所述第二节点的电压与所述第一时钟信号端的有效脉冲信号的电压相同；
所述输出模块的第一端与第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与所述移位寄存器的驱动信号输出端相连；所述输出模块用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点电压控制模块具体包括：第一电容；其中，
所述第一电容的一端与所述第二节点相连，另一端与所述第三节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与源极均与所述输入信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一复位模块具体包括：第二开关晶体管；其中，
所述第二开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制模块具体包括：第三开关晶体管、第四开关晶体管和第五开关晶体管；其中，
所述第三开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第三节点相连；
所述第五开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制模块具体包括：第六开关晶体管和第七开关晶体管；其中，
所述第六开关晶体管的栅极与源极均与所述第一时钟信号端相连，漏极与所述第三节点相连；
所述第七开关晶体管的栅极与所述第三节点相连，源极与所述控制信号端相连，漏极与所述第二节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块具体包括：第八开关晶体管、第九开关晶体管和第二电容；其中，
所述第八开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极与所述驱动信号输出端相连；
所述第九开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连；
所述第二电容的一端与所述第一节点相连，另一端与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二复位模块具体包括：第十开关晶体管；其中，
所述第十开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，还包括：节点稳定模块；其中，
所述节点稳定模块的第一端与所述输入信号端相连，第二端与所述第一时钟信号端相连，第三端与所述第一节点相连；所述节点稳定模块用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点稳定模块具体包括：第十一开关晶体管；其中，
所述第十一开关晶体管的栅极与所述第一时钟信号端相连，源极与所述输入信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述控制信号端的电位与所述参考信号端的电位相反；
或，所述控制信号端与所述第一时钟信号端为同一信号端。
相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的驱动信号输出端相连；
除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器单元的驱动信号输出端相连。
相应地，本发明实施例还提供了一种显示装置，包括本发明提供的上述栅极驱动电路。
本发明实施例提供的移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一复位模块、第一控制模块、第二控制模块、节点电压控制模块、输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；第一控制模块用于在第一节点的控制下将参考信号端的信号分别提供给第二节点和第三节点，在第二节点的控制下将参考信号端的信号提供给第一节点；第二控制模块用于在第一时钟信号端的控制下将第一时钟信号端的信号提供给第三节点，在第三节点的控制下将控制信号端的信号提供给第二节点；节点电压控制模块用于与第二控制模块形成自举电路，以在第三节点的控制下使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同；输出模块用于在第一节点的控制下将第二时钟信号端的信号提供给驱动信号输出端，在第二节点的控制下将参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定。该移位寄存器通过上述六个模块的相互配合，以及通过设置节点电压控制模块，并使其与第一控制模块形成自举电路，使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同，从而使第一控制模块在第二节点控制下可以及时有效的工作，使移位寄存器的驱动信号输出端在输出完成后，可以及时输出与输入信号端的有效脉冲信号的电位相反的扫描信号，从而提高了移位寄存器的输出稳定性，进而降低了驱动信号输出端输出的扫描信号的噪声，使扫描信号的输出更加稳定。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图之一；
图2为本发明实施例提供的移位寄存器的结构示意图之二；
图3a为图1所示的移位寄存器的具体结构示意图之一；
图3b为图2所示的移位寄存器的具体结构示意图之一；
图4a为图1所示的移位寄存器的具体结构示意图之二；
图4b为图2所示的移位寄存器的具体结构示意图之二；
图5a为图1所示的移位寄存器的具体结构示意图之三；
图5b为图2所示的移位寄存器的具体结构示意图之三；
图6a为图1所示的移位寄存器的具体结构示意图之四；
图6b为图2所示的移位寄存器的具体结构示意图之四；
图7a为图5b所示的移位寄存器的电路时序图；
图7b为图6b所示的移位寄存器的电路时序图；
图8为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细的说明。
本实施例提供的一种移位寄存器，如图1所示，包括：输入模块1、第一复位模块2、第一控制模块3、第二控制模块4、节点电压控制模块5、输出模块6；其中，
输入模块1的第一端与输入信号端Input相连，第二端与第一节点A相连；输入模块1用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点A；
第一复位模块2的第一端与复位信号端Reset相连，第二端与参考信号端VSS相连，第三端与第一节点A相连；第一复位模块2用于在复位信号端Reset的控制下将参考信号端Reset的信号提供给第一节点A；
第一控制模块3的第一端与第一节点A相连，第二端与第二节点B相连，第三端与第三节点C相连，第四端与参考信号端VSS相连；第一控制模块3用于在第一节点A的控制下将参考信号端VSS的信号分别提供给第二节点B和第三节点C，在第二节点B的控制下将参考信号端VSS的信号提供给第一节点A；
第二控制模块4的第一端与第一时钟信号端CK1相连，第二端与控制信号端CN相连，第三端与第二节点B相连，第四端与第三节点C相连；第二控制模块4用于在第一时钟信号端CK1的控制下将第一时钟信号端CK1的信号提供给第三节点C，在第三节点C的控制下将控制信号端CN的信号提供给第二节点B；
节点电压控制模块5的第一端与第二节点B相连，第二端与第三节点C相连；节点电压控制模块5用于与第二控制模块4形成自举电路，以在第三节点C的控制下使第二节点B的电压与第一时钟信号端CK1的有效脉冲信号的电压相同；
输出模块6的第一端与第二时钟信号端CK2相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连，第五端与移位寄存器的驱动信号输出端Output相连；输出模块6用于在第一节点A的控制下将第二时钟信号端CK2的信号提供给驱动信号输出端Output，在第二节点B的控制下将参考信号端VSS的信号提供给驱动信号输出端Output，以及在第一节点A处于浮接状态时，保持第一节点A与驱动信号输出端Output之间的电压差稳定。
本发明实施例提供的上述移位寄存器，包括：输入模块、第一复位模块、第一控制模块、第二控制模块、节点电压控制模块、输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；第一控制模块用于在第一节点的控制下将参考信号端的信号分别提供给第二节点和第三节点，在第二节点的控制下将参考信号端的信号提供给第一节点；第二控制模块用于在第一时钟信号端的控制下将第一时钟信号端的信号提供给第三节点，在第三节点的控制下将控制信号端的信号提供给第二节点；节点电压控制模块用于与第二控制模块形成自举电路，以在第三节点的控制下使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同；输出模块用于在第一节点的控制下将第二时钟信号端的信号提供给驱动信号输出端，在第二节点的控制下将参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定。该移位寄存器通过上述六个模块的相互配合，以及通过设置节点电压控制模块，并使其与第一控制模块形成自举电路，使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同，从而使第一控制模块在第二节点控制下可以及时有效的工作，使移位寄存器的驱动信号输出端在输出完成后，可以及时输出与输入信号端的有效脉冲信号的电位相反的扫描信号，从而提高了移位寄存器的输出稳定性，进而降低了驱动信号输出端输出的扫描信号的噪声，使扫描信号的输出更加稳定。
需要说明的是，在本发明实施例提供的上述移位寄存器中，当输入信号端的有效脉冲信号为高电位时，参考信号端为低电位；或者，当输入信号端的有效脉冲信号为低电位时，参考信号端为高电位。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图4b所示，控制信号端CN的信号可以与第一时钟信号端CK1的信号周期相同且相位相同。较佳地，在具体实施时，为了减少信号线的数量，在本发明实施例提供的上述移位寄存器中，如图5a至图6b所示，控制信号端可以与第一时钟信号端CK1为同一信号端。
在具体实施时，由于第一时钟信号端在下一级移位寄存器中与输出模块相连，导致第一时钟信号端带载较大，并且存在频繁的高低电位转换，当将第一时钟信号端的有效脉冲信号提供给第二节点时可能会对第二节点电位的电压产生干扰，因此较佳地，在本发明实施例提供的上述移位寄存器中，控制信号端的电位与参考信号端的电位相反。具体地，当输入信号端的有效脉冲信号为高电位时，控制信号端为高电位；或者，当输入信号端的有效脉冲信号为低电位时，控制信号端为低电位。这样将控制信号端的恒压信号输入第二节点，可以避免由于时钟信号高低电位的转换，对第二节点电位的干扰，从而可以提高第二节点电位的稳定性。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图6b所示，输入模块1具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1的栅极与源极均与输入信号端Input相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a、图3b、图5a和图5b所示，第一开关晶体管M1可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a、图4b、图6a和图6b所示，第一开关晶体管M1也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第一开关晶体管在输入信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图6b所示，第一复位模块2具体可以包括：第二开关晶体管M2；其中，
第二开关晶体管M2的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图6b所示，第二开关晶体管M2可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。如图3a、图3b、图5a和图5b所示，当第二开关晶体管M2为N型开关晶体管时，复位信号端Reset为高电位时，第二开关晶体管M2处于导通状态，并将参考信号端VSS的信号提供给第一节点A；如图4a、图4b、图6a和图6b所示，当第二开关晶体管M2为P型开关晶体管时，复位信号端Reset为低电位时，第二开关晶体管M2处于导通状态，并将参考信号端VSS的信号提供给第一节点A。
以上仅是举例说明移位寄存器中第一复位模块的具体结构，在具体实施时，第一复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图6b所示，第一控制模块3具体可以包括：第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5；其中，
第三开关晶体管M3的栅极与第一节点A相连，源极与参考信号端VSS相连，漏极与第二节点B相连；
第四开关晶体管M4的栅极与第一节点A相连，源极与参考信号端VSS相连，漏极与第三节点C相连；
第五开关晶体管M5的栅极与第二节点B相连，源极与参考信号端VSS相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a、图3b、图5a和图5b所示，第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a、图4b、图6a和图6b所示，第三开关晶体管M3、第四开关晶体管M4和第五开关晶体管M5也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第三开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第二节点；第四开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第三节点；第五开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图6b所示，第二控制模块4具体可以包括：第六开关晶体管M6和第七开关晶体管M7；其中，
第六开关晶体管M6的栅极与源极均与第一时钟信号端CK1相连，漏极与第三节点C相连；
第七开关晶体管M7的栅极与第三节点C相连，源极与控制信号端CN相连，漏极与第二节点B相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时如图3a、图3b、图5a和图5b所示，第六开关晶体管M6和第七开关晶体管M7可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a、图4b、图6a和图6b所示，第六开关晶体管M6和第七开关晶体管M7也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第六开关晶体管在第一时钟信号端的控制下处于导通状态时，将第一时钟信号端的信号提供给第三节点；第七开关晶体管在第三节点的控制下处于导通状态时，将控制信号端的信号提供给第二节点。
以上仅是举例说明移位寄存器中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，一般在工艺制备时第四开关晶体管的尺寸设置的比第六开关晶体管的尺寸大，这样设置使得当输入信号端为有效脉冲信号时，第四开关晶体管在第一节点的控制下将参考信号端的信号提供给第三节点的速率大于第六开关晶体管在第一时钟信号端的控制下将第一时钟信号提供给第三节点的速率，从而保证第七开关晶体管处于截止状态，进而保证导致第二节点的电位处于无效电位状态。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图6b所示，输出模块6具体可以包括：第八开关晶体管M8、第九开关晶体管M9和第二电容C2；其中，
第八开关晶体管M8的栅极与第一节点A相连，源极与第二时钟信号端CK2相连，漏极与驱动信号输出端Output相连；
第九开关晶体管M9的栅极与第二节点B相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output相连；
第二电容C2的一端与第一节点A相连，另一端与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3a、图3b、图5a和图5b所示，第八开关晶体管M8和第九开关晶体管M9可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4a、图4b、图6a和图6b所示，第八开关晶体管M8和第九开关晶体管M9也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当第八开关晶体管在第一节点的控制下处于导通状态时，将第二时钟信号端的信号提供给驱动信号输出端；当第九开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给驱动信号输出端；以及在第一节点处于浮接状态时，由于第二电容的自举作用可以保持第二电容两端的电压差稳定，即保持第一节点与驱动信号输出端之间的电压差稳定。
以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a至图6b所示，节点电压控制模块5具体可以包括：第一电容C1；其中，
第一电容C1的一端与第二节点B相连，另一端与第三节点C相连。
一般现有的移位寄存器在扫描信号输出完成后，当第六开关晶体管在第一时钟信号端的控制下导通并将第一时钟信号端的信号的电压提供给第三节点，第七开关晶体管在第三节点的控制下导通并将控制信号端的信号提供给第二节点，然后第二节点控制第五开关晶体管导通才能将参考信号端的信号提供给第一节点，以保证在第一节点的控制下使第三开关晶体管和第四开关晶体管截止，但是实际上在扫描信号输出完成时，第一节点在第二电容的作用下可以使第三开关晶体管导通并将参考信号端的信号提供给第三节点，以及使第四开关晶体管导通并将参考信号端的信号提供给第二节点，进而当第六开关晶体管在第一时钟信号端的控制下导通并将第一时钟信号端的信号提供给第三节点时，使第三节点的电压比真实值低，当第七开关晶体管在不完全充电的第三节点的控制下导通并将控制信号端的信号提供给第二节点时，也会导致第二节点的电压比真实值低，从而当第五开关晶体管在不完全充电的第二节点的控制下将参考信号端的信号提供给第一节点时，不能及时的为第一节点放电，进而不能及时的控制第三开关晶体管和第四开关晶体管截止。
例如，在具体实施时，当输入信号端的有效脉冲信号的电位为高电位时，第一时钟信号端的信号处于高电位时的电压一般为22V，当将该信号提供给第二节点时，这时第二节点虽然也处于高电位状态，但实际电压只能为14V，这样会导致第五开关晶体管为第一节点的放电较弱以及导致第九开关晶体管为驱动信号输出端放电较弱，当一定时间后，第二节点处于高电位状态时的电压才能达到22V，这时移位寄存器才能正常的工作。
而在本发明实施例提供的上述移位寄存器中，由于节点电压控制模块中的第一电容可以与第二控制模块中的第六开关晶体管和第七开关晶体管组成自举电路，当第六开关晶体管在第一时钟信号端的控制下导通并将第一时钟信号端的信号提供给第三节点，第七开关晶体管在第三节点的控制下导通并将控制信号端的信号提供给第二节点，假设此时第二节点的电压为第一电压，由于第一电容的作用，可以将第三节点的电压写入到第二节点，从而使第二节点的电压为第三节点的电压与第一电压的叠加，进而使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同。因此，可以使第五开关晶体管在完全充电的第二节点控制下及时导通并将参考信号端的电压提供给第一节点，从而可以使第一节点的电压及时的处于无效状态，进而可以使第三开关晶体管和第四开关晶体管能够及时的截止。例如，当将处于高电位时的电压为22V的第一时钟信号端的信号提供给第二节点时，由于第一电容与第六开关晶体管以及第七开关晶体管可以组成自举电路，可以使第二节点处于高电位时的电压立刻转变为22V，相比现有的第二节点处于高电位时的电压一开始只有14V并且等一定时间后才能上升到22V，可以更加快速使第二节点处于高电位时的电压达到22V，使移位寄存器在扫描信号输出完成后放电能力更强。
以上仅是举例说明移位寄存器中节点电压控制模块的具体结构，在具体实施时，节点电压控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
进一步地，在具体实施时，当驱动信号输出端Output输出完成后，为了进一步保证驱动信号输出端Output的电位能够及时的输出与输入信号端Input的有效脉冲信号电位相反的扫描信号，在本发明实施例提供的上述移位寄存器中，如图2所示，还可以包括：第二复位模块7；其中，
第二复位模块7的第一端与复位信号端Reset相连，第二端与参考信号端VSS相连，第三端与驱动信号输出端Output相连；第二复位模块7用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给驱动信号输出端Output。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b、图4b、5b和图6b所示，第二复位模块7具体可以包括：第十开关晶体管M10；其中，
第十开关晶体管M10的栅极与复位信号端Reset相连，源极与参考信号端VSS相连，漏极与驱动信号输出端Output相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b、图4b、5b和图6b所示，第十开关晶体管M10可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。如图3b和图5b所示，当第十开关晶体管M10为N型开关晶体管时，复位信号端Reset为高电位时，第十开关晶体管M10处于导通状态，并将参考信号端VSS的信号提供给驱动信号输出端Output；如图4b和6b所示，当第十开关晶体管M10为P型开关晶体管时，复位信号端Reset为低电位时，第十开关晶体管M10处于导通状态，并将参考信号端VSS的信号提供给驱动信号输出端Output。
以上仅是举例说明移位寄存器中第二复位模块的具体结构，在具体实施时，第二复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
进一步地，在具体实施时，为了使第一节点A的电位处于稳定状态，在本发明实施例提供的上述移位寄存器中，如图2所示，还可以包括：节点稳定模块8；其中，
节点稳定模块8的第一端与输入信号端Input相连，第二端与第一时钟信号端CK1相连，第三端与第一节点A相连；节点稳定模块8用于在第一时钟信号端CK1的控制下将输入信号端Input的信号提供给第一节点A。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3b、图4b、5b和图6b所示，节点稳定模块具体可以包括：第十一开关晶体管M11；其中，
第十一开关晶体管M11的栅极与第一时钟信号端CK1相连，源极与输入信号端Input相连，漏极与第一节点A相连。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图3b和图5b所示，第十一开关晶体管M11可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图4b和图6b所示，第十一开关晶体管M11可以为P型开关晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，第十一开关晶体管在第一时钟信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器中节点稳定模块的具体结构，在具体实施时，节点稳定模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了降低制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a、图3b、图5a和图5b所示，所有开关晶体管均可以为N型开关晶体管；或者，如图4a、图4b、图6a和图6b所示，所有开关晶体管均可以为P型开关晶体管，在此不作限定。
进一步的，在具体实施时，在本发明实施例提供的上述移位寄存器中，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。
需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideScmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。以下均是以控制信号端与第一时钟信号端为同一信号端为例进行说明。
实施例一、
以图5b所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图5b所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；参考信号端VSS的电位为低电位，对应的输入输出时序图如图7a所示，具体地，选取如图7a所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5五个阶段。
在第一阶段T1，Input＝1，Reset＝0，CK1＝1，CK2＝0。
由于Reset＝0，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于Input＝1，因此第一开关晶体管M1导通；由于第一开关晶体管M1导通并将输入信号端Input的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位，第二电容C2开始充电；由于CK1＝1，因此第十一开关晶体管M11导通；由于第十一开关晶体管M11导通并将第一时钟信号端CK1的高电位的信号提供给第一节点A，因此进一步使第一节点A的保持高电位的稳定状态；由于第一节点A为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均导通；由于第四开关晶体管M4导通并将参考信号端VSS的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第七开关晶体管M7截止；由于第三开关晶体管M3导通并将参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5和第九开关晶体管M9均截止；由于第八开关晶体管M8导通并将第二时钟信号端CK2的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在第二阶段T2，Input＝0，Reset＝0，CK1＝0，CK2＝1。
由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于CK1＝0，因此第六开关晶体管M6和第十一开关晶体管M11均截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差稳定，因此第一节点A的电位保持为高电位，以保证第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均导通；由于第八开关晶体管M8导通并将第二时钟信号端CK2的高电位信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号；由于第二电容C2连接于第一节点A和驱动信号输出端Output之间，由于第二电容C2的自举作用，为了保持第二电容C2两端电压差的稳定，因此第一节点A的电位被进一步拉高，因此第三开关晶体管M3和第四开关晶体管M4完全导通；由于第四开关晶体管M4完全导通并将参考信号端VSS的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位因此第七开关晶体管M7截止；由于第三开关晶体管M3完全导通并将参考信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5和第九开关晶体管M9均截止；
在第三阶段T3，Input＝0，Reset＝1，CK1＝1，CK2＝0。
由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十三开关晶体管M13均导通；由于第二开关晶体管M2导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位，由于CK1＝1，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将第一时钟信号端CK1的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第七开关晶体管M7导通并将第一时钟信号端CK2的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位，假设此时第二节点B的高电位的电压为第一电压；由于第二电容C2与第六开关晶体管M6以及第七开关晶体管M7可以实现自举电路的功能，因此由于第二电容C2的作用可以使第二节点B处于高电位的电压为第一电压和第三节点C为高电位时的电压的叠加，使此时第二节点的高电位的电压与第一时钟信号端CK1的有效脉冲信号的高电位的电压相同，以保证第五开关晶体管M5和第九开关晶体管M9可以及时的完全导通；由于第五开关晶体管M5完全导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位进一步保持为低电位，使第三开关晶体管M3和第四开关晶体管M4均完全截止，以保证第三开关晶体管M3和第四开关晶体管M4不影响第二节点B和第三节点C的电位的电压；由于第九开关晶体管M9和第十三开关晶体管M13均导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在第四阶段T4，Input＝0，Reset＝0，CK1＝0，CK2＝1。
由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于CK1＝0，因此第六开关晶体管M6和第十一开关晶体管M11均截止，因此第二节点B的电位均保持为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5和第九开关晶体管M9均导通；由于第五开关晶体管M5导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均截止；由于第九开关晶体管M9导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在第五阶段T5，Input＝0，Reset＝0，CK1＝1，CK2＝0。
由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于CK1＝1，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将第一时钟信号端CK1的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第七开关晶体管M7导通；由于第七开关晶体管M7导通并将第一时钟信号端CK1的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第五开关晶体管M5和第九开关晶体管M9均导通；由于第五开关晶体管M5导通并将参考信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均截止；由于第九开关晶体管M9导通并将参考信号端VSS的低电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号。
在本发明实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，直至下一帧开始。
在本发明实施例提供的上述移位寄存器中，在扫描信号输出完成后，由于第一电容和第六开关晶体管以及第七开关晶体管可以形成自举电路，可以及时使第二节点的电压升高到与第一时钟信号端的信号的电压相同，因此可以通过降低第一时钟信号端的高电位的电压来提高移位寄存器的信赖性，从而将该移位寄存器应用于显示装置时，可以提高该显示装置的寿命和信赖性。
实施例二、
以图6b所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图6b所示的移位寄存器中，所有开关晶体管均为P型开关晶体管，各P型开关晶体管在低电位作用下导通，在高电位作用下截止；参考信号端VSS的电位为高电位，对应的输入输出时序图如图7b所示，具体地，选取如图7b所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5五个阶段。
在第一阶段T1，Input＝0，Reset＝1，CK1＝0，CK2＝1。
由于Reset＝1，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于Input＝0，因此第一开关晶体管M1导通；由于第一开关晶体管M1导通并将输入信号端Input的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位，第二电容C2开始充电；由于CK1＝0，因此第十一开关晶体管M11导通；由于第十一开关晶体管M11导通并将第一时钟信号端CK1的低电位的信号提供给第一节点A，因此进一步使第一节点A的保持低电位的稳定状态；由于第一节点A为低电位，因此第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均导通；由于第四开关晶体管M4导通并将参考信号端VSS的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位，因此第七开关晶体管M7截止；由于第三开关晶体管M3导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5和第九开关晶体管M9均截止；由于第八开关晶体管M8导通并将第二时钟信号端CK2的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在第二阶段T2，Input＝1，Reset＝1，CK1＝1，CK2＝0。
由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于CK1＝1，因此第六开关晶体管M6和第十一开关晶体管M11均截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于第二电容C2的自举作用，为了维持第二电容C2两端的电压差稳定，因此第一节点A的电位保持为低电位，以保证第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均导通；由于第八开关晶体管M8导通并将第二时钟信号端CK2的低电位信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出低电位的扫描信号；由于第二电容C2连接于第一节点A和驱动信号输出端Output之间，由于第二电容C2的自举作用，为了保持第二电容C2两端电压差的稳定，因此第一节点A的电位被进一步拉低，因此第三开关晶体管M3和第四开关晶体管M4完全导通；由于第四开关晶体管M4完全导通并将参考信号端VSS的高电位的信号提供给第三节点C，因此第三节点C的电位为高电位；由于第三节点C的电位为高电位因此第七开关晶体管M7截止；由于第三开关晶体管M3完全导通并将参考信号端VSS的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第五开关晶体管M5和第九开关晶体管M9均截止；
在第三阶段T3，Input＝1，Reset＝0，CK1＝0，CK2＝1。
由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十三开关晶体管M13均导通；由于第二开关晶体管M2导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位，由于CK1＝0，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将第一时钟信号端CK1的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第七开关晶体管M7导通并将第一时钟信号端CK2的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位，假设此时第二节点B的低电位的电压为第一电压；由于第二电容C2与第六开关晶体管M6以及第七开关晶体管M7可以实现自举电路的功能，因此由于第二电容C2的作用可以使第二节点B处于高电位的电压为第一电压和第三节点C为低电位时的电压的叠加，使此时第二节点的低电位的电压与第一时钟信号端CK1的有效脉冲信号的低电位的电压相同，以保证第五开关晶体管M5和第九开关晶体管M9可以及时的完全导通；由于第五开关晶体管M5完全导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位进一步保持为高电位，使第三开关晶体管M3和第四开关晶体管M4均完全截止，以保证第三开关晶体管M3和第四开关晶体管M4不影响第二节点B和第三节点C的电位的电压；由于第九开关晶体管M9和第十三开关晶体管M13均导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在第四阶段T4，Input＝1，Reset＝1，CK1＝1，CK2＝0。
由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于CK1＝1，因此第六开关晶体管M6和第十一开关晶体管M11均截止，因此第二节点B的电位均保持为低电位；由于第二节点B的电位为低电位，因此第五开关晶体管M5和第九开关晶体管M9均导通；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均截止；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在第五阶段T5，Input＝1，Reset＝1，CK1＝0，CK2＝1。
由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十三开关晶体管M13均截止；由于CK1＝0，因此第六开关晶体管M6导通；由于第六开关晶体管M6导通并将第一时钟信号端CK1的低电位的信号提供给第三节点C，因此第三节点C的电位为低电位；由于第三节点C的电位为低电位，因此第七开关晶体管M7导通；由于第七开关晶体管M7导通并将第一时钟信号端CK1的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第五开关晶体管M5和第九开关晶体管M9均导通；由于第五开关晶体管M5导通并将参考信号端VSS的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第四开关晶体管M4和第八开关晶体管M8均截止；由于第九开关晶体管M9导通并将参考信号端VSS的高电位的信号提供给驱动信号输出端Output，因此驱动信号输出端Output输出高电位的扫描信号。
在本发明实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，直至下一帧开始。
在本发明实施例提供的上述移位寄存器中，在扫描信号输出完成后，由于第一电容和第六开关晶体管以及第七开关晶体管可以形成自举电路，可以及时使第二节点的电压下降到与第一时钟信号端的信号的电压相同，因此可以通过升高第一时钟信号端的低电位的电压来提高移位寄存器的信赖性，从而将该移位寄存器应用于显示装置时，可以提高该显示装置的寿命和信赖性。
基于同一发明构思，本发明实施例提供了一种栅极驱动电路，如图8所示，包括：包括级联的多个本发明实施例提供的移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，第一级移位寄存器SR(1)的输入信号端Input与帧触发信号端STV相连，除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与上一级移位寄存器SR(n-1)的驱动信号输出端Output_n-1相连；除最后一级移位寄存器SR(N)之外，其余各级移位寄存器SR(n)的复位信号端Reset分别与下一级移位寄存器SR(n+1)的驱动信号输出端Output_n+1相连。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明提供的上述栅极驱动电路中，每级移位寄存器均包括：输入信号端、复位信号端、控制信号端、第一时钟信号端、第二时钟信号端、参考信号端以及驱动信号输出端。较佳地，在具体实施时，为了减少信号线的数量，每级移位寄存器中的控制信号端与第一时钟信号端为同一信号端。以下均以每级移位寄存器中的控制信号端与第一时钟信号端为同一信号端为例进行说明栅极驱动电路的信号输入方式。
在具体实施时，在本发明提供的上述栅极驱动电路中，如图8所示，第2k-1级移位寄存器的控制信号端CN与第一时钟信号端CK1和第2k级移位寄存器的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器的第二时钟信号端CK2与第2k级移位寄存器的控制信号端CN和第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为大于0的正整数。
基于同一发明构思，本发明实施例提供了一种显示装置，包括本发明提供的上述栅极驱动电路，并通过该栅极驱动电路中各级移位寄存器的驱动信号输出端为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述移位寄存器的描述，相同之处不再赘述。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的上述移位寄存器、栅极驱动电路及显示装置，包括：输入模块、第一复位模块、第一控制模块、第二控制模块、节点电压控制模块、输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点；第一复位模块用于在复位信号端的控制下将参考信号端的信号提供给第一节点；第一控制模块用于在第一节点的控制下将参考信号端的信号分别提供给第二节点和第三节点，在第二节点的控制下将参考信号端的信号提供给第一节点；第二控制模块用于在第一时钟信号端的控制下将第一时钟信号端的信号提供给第三节点，在第三节点的控制下将控制信号端的信号提供给第二节点；节点电压控制模块用于与第二控制模块形成自举电路，以在第三节点的控制下使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同；输出模块用于在第一节点的控制下将第二时钟信号端的信号提供给驱动信号输出端，在第二节点的控制下将参考信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定。该移位寄存器通过上述六个模块的相互配合，以及通过设置节点电压控制模块，并使其与第一控制模块形成自举电路，使第二节点的电压与第一时钟信号端的有效脉冲信号的电压相同，从而使第一控制模块在第二节点控制下可以及时有效的工作，使移位寄存器的驱动信号输出端在输出完成后，可以及时输出与输入信号端的有效脉冲信号的电位相反的扫描信号，从而提高了移位寄存器的输出稳定性，进而降低了驱动信号输出端输出的扫描信号的噪声，使扫描信号的输出更加稳定。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种移位寄存器，其特征在于，包括：输入模块、第一复位模块、第一控制模块、第二控制模块、节点电压控制模块、输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与参考信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述第一控制模块的第一端与所述第一节点相连，第二端与第二节点相连，第三端与第三节点相连，第四端与所述参考信号端相连；所述第一控制模块用于在所述第一节点的控制下将所述参考信号端的信号分别提供给所述第二节点和所述第三节点，在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二控制模块的第一端与第一时钟信号端相连，第二端与控制信号端相连，第三端与所述第二节点相连，第四端与所述第三节点相连；所述第二控制模块用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号提供给所述第三节点，在所述第三节点的控制下将所述控制信号端的信号提供给所述第二节点；
所述节点电压控制模块的第一端与所述第二节点相连，第二端与所述第三节点相连；所述节点电压控制模块用于与所述第二控制模块形成自举电路，以在所述第三节点的控制下使所述第二节点的电压与所述第一时钟信号端的有效脉冲信号的电压相同；
所述输出模块的第一端与第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与所述移位寄存器的驱动信号输出端相连；所述输出模块用于在所述第一节点的控制下将所述第二时钟信号端的信号提供给所述驱动信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定。
2.如权利要求1所述的移位寄存器，其特征在于，所述节点电压控制模块具体包括：第一电容；其中，
所述第一电容的一端与所述第二节点相连，另一端与所述第三节点相连。
3.如权利要求1所述的移位寄存器，其特征在于，所述输入模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的栅极与源极均与所述输入信号端相连，漏极与所述第一节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述第一复位模块具体包括：第二开关晶体管；其中，
所述第二开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
5.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块具体包括：第三开关晶体管、第四开关晶体管和第五开关晶体管；其中，
所述第三开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第二节点相连；
所述第四开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连，漏极与所述第三节点相连；
所述第五开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述第一节点相连。
6.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块具体包括：第六开关晶体管和第七开关晶体管；其中，
所述第六开关晶体管的栅极与源极均与所述第一时钟信号端相连，漏极与所述第三节点相连；
所述第七开关晶体管的栅极与所述第三节点相连，源极与所述控制信号端相连，漏极与所述第二节点相连。
7.如权利要求1所述的移位寄存器，其特征在于，所述输出模块具体包括：第八开关晶体管、第九开关晶体管和第二电容；其中，
所述第八开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极与所述驱动信号输出端相连；
所述第九开关晶体管的栅极与所述第二节点相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连；
所述第二电容的一端与所述第一节点相连，另一端与所述驱动信号输出端相连。
8.如权利要求1所述的移位寄存器，其特征在于，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述复位信号端相连，第二端与所述参考信号端相连，第三端与所述驱动信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述驱动信号输出端。
9.如权利要求8所述的移位寄存器，其特征在于，所述第二复位模块具体包括：第十开关晶体管；其中，
所述第十开关晶体管的栅极与所述复位信号端相连，源极与所述参考信号端相连，漏极与所述驱动信号输出端相连。
10.如权利要求1所述的移位寄存器，其特征在于，还包括：节点稳定模块；其中，
所述节点稳定模块的第一端与所述输入信号端相连，第二端与所述第一时钟信号端相连，第三端与所述第一节点相连；所述节点稳定模块用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点。
11.如权利要求10所述的移位寄存器，其特征在于，所述节点稳定模块具体包括：第十一开关晶体管；其中，
所述第十一开关晶体管的栅极与所述第一时钟信号端相连，源极与所述输入信号端相连，漏极与所述第一节点相连。
12.如权利要求1-11任一项所述的移位寄存器，其特征在于，所述控制信号端的电位与所述参考信号端的电位相反；
或，所述控制信号端与所述第一时钟信号端为同一信号端。
13.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-12任一项所述的移位寄存器；其中，
第一级移位寄存器的输入信号端与帧触发信号端相连；
除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的驱动信号输出端相连；
除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器单元的驱动信号输出端相连。
14.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动电路。
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