CN110827783B - 移位寄存器及其驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路及显示装置 Download PDF

Info

Publication number
CN110827783B
CN110827783B CN201911295021.XA CN201911295021A CN110827783B CN 110827783 B CN110827783 B CN 110827783B CN 201911295021 A CN201911295021 A CN 201911295021A CN 110827783 B CN110827783 B CN 110827783B
Authority
CN
China
Prior art keywords
transistor
pull
electrode
node
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911295021.XA
Other languages
English (en)
Other versions
CN110827783A (zh
Inventor
袁东旭
赵剑
毛大龙
余豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Wuhan BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Wuhan BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Wuhan BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201911295021.XA priority Critical patent/CN110827783B/zh
Publication of CN110827783A publication Critical patent/CN110827783A/zh
Application granted granted Critical
Publication of CN110827783B publication Critical patent/CN110827783B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

一种移位寄存器，包括：输入子电路、输出子电路、第一下拉子电路、第二下拉子电路、第一上拉子电路以及第二上拉子电路；输入子电路在信号输入端和第二时钟信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路在上拉节点的控制下，向信号输出端提供第一时钟信号输入端的信号；第一下拉子电路在复位信号端、第二时钟信号输入端和下拉节点的控制下，向上拉节点和信号输出端提供第一电源端的信号；第二下拉子电路在信号输入端的控制下，向第三节点和下拉节点提供第一电源端的信号；第一上拉子电路在复位信号端和第三节点的控制下，向下拉节点提供第四节点的信号；第二上拉子电路向第四节点提供第一电位的信号。

Description

移位寄存器及其驱动方法、栅极驱动电路及显示装置
技术领域
本文涉及但不限于显示技术领域，尤指一种移位寄存器及其驱动方法、栅极驱动电路及显示装置。
背景技术
随着平板显示技术的快速发展，对薄膜晶体管液晶显示器(TFT-LCD，Thin FilmTransistor Liquid Crystal Display)的画面品质的需求越来越高。阵列基板驱动(GOA，Gate Driver On Array)是一种将栅极驱动电路集成于阵列基板上的技术，采用GOA技术可以减少栅极驱动电路的使用量，从而降低产品的生产成本和功耗，且采用GOA技术还可以实现显示装置的窄边框化。
显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路用于产生像素的栅极扫描电压。每个GOA单元作为一个移位寄存器，将扫描信号依次传递给下一GOA单元，逐行导通薄膜晶体管(TFT，Thin Film Transistor)开关，完成像素单元的数据信号输入。
然而，在相关技术提供的移位寄存器中，当上拉节点PU出现噪声等其他异常高电平时，下拉节点PD有可能由于处于低电平而不能将上拉节点PU的电位拉低，导致显示面板出现异常输出、多个输出(Multi-Output)等不良情况，而且，上拉节点PU产生的噪声会拉低下拉节点PD的电位，从而影响移位寄存器的稳定性和显示面板的显示品质。
发明内容
本申请提供了一种移位寄存器及其驱动方法、栅极驱动电路及显示装置，可以提升移位寄存器的稳定性和显示装置的显示品质。
一方面，本申请提供一种移位寄存器，包括：输入子电路、输出子电路、第一下拉子电路、第二下拉子电路、第一上拉子电路以及第二上拉子电路；其中，输入子电路，分别与信号输入端、第二时钟信号输入端和上拉节点连接，用于在信号输入端和第二时钟信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路，分别与第一时钟信号输入端、信号输出端和上拉节点连接，用于在上拉节点的控制下，向信号输出端提供第一时钟信号输入端的信号；第一下拉子电路，分别与复位信号端、第二时钟信号输入端、信号输出端、第一电源端、上拉节点和下拉节点连接，用于在复位信号端、第二时钟信号输入端和下拉节点的控制下，向上拉节点和信号输出端提供第一电源端的信号；第二下拉子电路，分别与信号输入端、第一电源端、下拉节点和第三节点连接，用于在信号输入端的控制下，向第三节点和下拉节点提供第一电源端的信号；第一上拉子电路，分别与复位信号端、下拉节点、第三节点和第四节点连接，用于在复位信号端和第三节点的控制下，向下拉节点提供第四节点的信号；第二上拉子电路，与第四节点连接，用于向第四节点提供第一电位的信号。
另一方面，本申请提供一种栅极驱动电路，包括：多个级联的如上所述的移位寄存器。
另一方面，本申请提供一种显示装置，包括如上所述的栅极驱动电路。
另一方面，本申请提供一种移位寄存器的驱动方法，应用于如上所述的移位寄存器中，所述驱动方法包括：输入子电路在信号输入端和第二时钟信号输入端的控制下，向上拉节点提供信号输入端的信号，第二下拉子电路在信号输入端的控制下，向第三节点和下拉节点提供第一电源端的信号；输出子电路在上拉节点的控制下，向信号输出端提供第一时钟信号输入端的信号；第一下拉子电路在复位信号端、第二时钟信号输入端和下拉节点的控制下，向上拉节点和信号输出端提供第一电源端的信号，第一上拉子电路在复位信号端的控制下，向下拉节点提供第四节点的信号，第二上拉子电路向第四节点提供第一电位的信号；第一上拉子电路在第三节点的控制下，向下拉节点提供第四节点的信号，第二上拉子电路向第四节点提供第一电位的信号。
本申请提供的移位寄存器通过第一上拉子电路在复位信号端和第三节点的控制下，向下拉节点提供第四节点的信号，且通过第二上拉子电路向第四节点提供第一电位的信号，实现对上拉节点和信号输出端进行持续降噪；而且，通过第二下拉子电路在信号输入端的控制下，向第三节点和下拉节点提供第一电源端的信号，可以使得下拉节点的电位不受上拉节点的噪声影响，从而提高移位寄存器的稳定性和显示装置的显示品质。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为相关技术中一种移位寄存器的电路图；
图2为图1所示的移位寄存器的工作时序图；
图3为本申请实施例提供的移位寄存器的结构示意图；
图4为本申请实施例的输入子电路的等效电路图；
图5为本申请实施例的输出子电路的等效电路图；
图6为本申请实施例的第一下拉子电路的等效电路图；
图7为本申请实施例的第二下拉子电路的等效电路图；
图8为本申请实施例的第一上拉子电路的等效电路图；
图9为本申请实施例的第二上拉子电路的结构示意图一；
图10为本申请实施例的第二上拉子电路的结构示意图二；
图11为图9对应的第二上拉子电路的等效电路图；
图12为本申请实施例提供的移位寄存器的等效电路图一；
图13为图12提供的移位寄存器的工作时序图；
图14为本申请实施例提供的移位寄存器的等效电路图二；
图15为本申请实施例提供的移位寄存器的驱动方法的流程图；
图16为本申请实施例提供的栅极驱动电路的示意图一；
图17为本申请实施例提供的栅极驱动电路的示意图二。
附图标记说明：
INPUT-信号输入端；OUTPUT-信号输出端；CLKA-第一时钟信号输入端；CLKB-第二时钟信号输入端；RESET-复位信号端；VSS-第一电源端；V-第二电源端；PU-上拉节点；PD-下拉节点；PD_CN-第三节点；P-第四节点；C-电容；M1-第一晶体管；M2-第二晶体管；M3-第三晶体管；M4-第四晶体管；M5-第五晶体管；M6-第六晶体管；M7-第七晶体管；M8-第八晶体管；M9-第九晶体管；M10-第十晶体管；M11-第十一晶体管；M12-第十二晶体管；M13-第十三晶体管；M14-第十四晶体管。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。示例性地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极称为控制极。同时，薄膜晶体管或场效应管可以为N型晶体管，也可以为P型晶体管。
图1为相关技术中移位寄存器的电路图；图2为图1所示的移位寄存器的工作时序图。如图1所示，移位寄存器包括：十二个晶体管(第一晶体管M1至第十二晶体管M12)以及一个电容C。其中，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接。第二晶体管M2的控制极与第二时钟信号输入端CLKB连接，第二晶体管M2的第一极与信号输入端INPUT连接，第二晶体管M2的第二极与上拉节点PU连接。第三晶体管M3的控制极与上拉节点PU连接，第三晶体管M3的第一极与第一时钟信号输入端CLKA连接，第三晶体管M3的第二极与信号输出端OUTPUT连接。第四晶体管M4的控制极与复位信号端RESET连接，第四晶体管M4的第一极与信号输出端OUTPUT连接，第四晶体管M4的第二极与第一电源端VSS连接。第五晶体管M5的控制极与复位信号端RESET连接，第五晶体管M5的第一极与上拉节点PU连接，第五晶体管M5的第二极与第一电源端VSS连接。第六晶体管M6的控制极与上拉节点PU连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与第一电源端VSS连接。第七晶体管M7的控制极与上拉节点PU连接，第七晶体管M7的第一极与第三节点PD_CN连接，第七晶体管M7的第二极与第一电源端VSS连接。第八晶体管M8的控制极与第三节点PD_CN连接，第八晶体管M8的第一极与第二时钟信号输入端CLKB连接，第八晶体管M8的第二极与下拉节点PD连接。第九晶体管M9的控制极和第一极与第二时钟信号输入端CLKB连接，第九晶体管M9的第二极与第三节点PD_CN连接。第十晶体管M10的控制极与下拉节点PD连接，第十晶体管M10的第一极与上拉节点PU连接，第十晶体管M10的第二极与第一电源端VSS连接。第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与信号输出端OUTPUT连接，第十一晶体管M11的第二极与第一电源端VSS连接。第十二晶体管M12的控制极与第二时钟信号输入端CLKB连接，第十二晶体管M12的第一极与信号输出端OUTPUT连接，第十二晶体管M12的第二极与第一电源端VSS连接。电容C的第一电极与上拉节点PU连接，电容C的第二电极与信号输出端OUTPUT连接。
如图2所示，第一阶段S1，即输入阶段，信号输入端INPUT的输入信号为高电平，第一晶体管M1导通；第二时钟信号输入端CLKB的输入信号为高电平，第二晶体管M2、第九晶体管M9和第十二晶体管M12导通。由于第一晶体管M1和第二晶体管M2导通，上拉节点PU的电位被拉高，上拉节点PU对电容C进行充电，第三晶体管M3、第六晶体管M6和第七晶体管M7导通。由于第一时钟信号输入端CLKA的输入信号为低电平，因此，信号输出端OUTPUT输出的栅极驱动信号为低电平。第九晶体管M9导通，可以使得第八晶体管M8导通。由于第九晶体管M9、第七晶体管M7、第六晶体管M6和第八晶体管M8均导通，此时，下拉节点PD的电位无法使得第十晶体管M10和第十一晶体管M11导通，则上拉节点PU的电位不会被拉低。其中，通过设置第八晶体管M8的沟道的宽长比和第六晶体管M6的沟道的宽长比之间的比例、以及第九晶体管M9的沟道的宽长比和第七晶体管M7的沟道的宽长比之间的比例，可以使得下拉节点PD处的信号为低电平。由于第七晶体管M7导通，第三节点PD_CN的电位会被逐渐拉低。复位信号端RESET的输入信号为低电平，第四晶体管M4和第五晶体管M5截止，可以保证上拉节点PU的电位为高电平。
第二阶段S2，即输出阶段，信号输入端INPUT的输入信号为低电平，第一晶体管M1截止，第二时钟信号输入端CLKB的输入信号为低电平，第二晶体管M2、第九晶体管M9和第十二晶体管M12截止。在电容C的自举作用下，上拉节点PU继续保持高电平，上拉节点PU的高电平使第三晶体管M3、第六晶体管M6和第七晶体管M7导通。由于第三晶体管M3导通，且第一时钟信号输入端CLKA的输入信号为高电平，因此，信号输出端OUTPUT输出的栅极驱动信号为高电平。由于第六晶体管M6和第七晶体管M7导通，第三节点PD_CN和下拉节点PD的电位均被拉低，此时，下拉节点PD的电位无法导通第十晶体管M10和第十一晶体管M11，则上拉节点PU的电位不会被拉低，且信号输出端OUTPUT可以正常输出高电平信号。复位信号端RESET的输入信号为低电平，第四晶体管M4和第五晶体管M5截止，可以保证上拉节点PU的电位为高电平。
第三阶段S3，即复位阶段，复位信号端RESET的输入信号为高电平，第四晶体管M4和第五晶体管M5导通，通过第五晶体管M5对上拉节点PU放电，将上拉节点PU的电位拉低至第一电源端VSS的低电平，通过第四晶体管M4对信号输出端OUTPUT放电，将信号输出端OUTPUT的电位拉低至第一电源端VSS的低电平，以降低噪声。由于上拉节点PU为低电平，则第六晶体管M6和第七晶体管M7截止。第二时钟信号输入端CLKB为高电平，第二晶体管M2、第九晶体管M9和第十二晶体管M12导通。第十二晶体管M12导通可以进一步拉低信号输出端OUTPUT的电位。由于第七晶体管M7截止，且第九晶体管M9导通，第三节点PD_CN的电位被拉高，使得第八晶体管M8导通，将下拉节点PD的电位拉高。由于下拉节点PD的电位被拉高，使得第十晶体管M10和第十一晶体管M11导通，进一步拉低上拉节点PU和信号输出端OUTPUT的电位。
第四阶段S4，由于上拉节点PU的电位为低电平，第三晶体管M3截止，第一时钟信号输入端CLKA的高电平无法输出到信号输出端OUTPUT，信号输出端OUTPUT保持上一阶段的低电平输出。第二时钟信号输入端CLKB的输入信号为低电平，第二晶体管M2、第九晶体管M9和第十二晶体管M12截止；由于上拉节点PU的电位为低电平，第六晶体管M6和第七晶体管M7截止。由于在第三阶段中第三节点PD_CN的电位为高电平，在第四阶段中第九晶体管M9和第七晶体管M7截止，使得第三节点PD_CN的电位保持为高电平，第八晶体管M8导通，第二时钟信号输入端CLKB的低电平将下拉节点PD的电位拉低。
第五阶段S5，第二时钟信号输入端CLKB的输入信号为高电平，第九晶体管M9导通，使得第八晶体管M8导通；由于上拉节点PU的电位保持在低电平，第六晶体管M6和第七晶体管M7截止，因此，下拉节点PD的电位为第二时钟信号输入端CLKB的输入信号的高电平，第十晶体管M10导通，将上拉节点PU的电位持续拉低至第一电源端VSS，第十一晶体管M11导通，将信号输出端OUTPUT的电位持续拉低至第一电源端VSS的低电平，以避免噪声。
在第五阶段S5之后，第一时钟信号输入端CLKA和第二时钟信号输入端CLKB的输入信号依次重复一次或多次第四阶段S4和第五阶段S5，直至信号输入端INPUT的输入信号为高电平，再从第一阶段S1重新开始。换言之，在信号输入端INPUT的下一帧信号输入之前，下拉节点PD的电位随着第二时钟信号输入端CLKB信号同步变化，二者的占空比均为50％，即下拉节点PD的电位在第三阶段S3之后开始高低电平的循环。然而，当下拉节点PD的电位为低电平时无法对上拉节点PU和信号输出端OUTPUT进行降噪。因此，当上拉节点PU出现噪声等其他异常高电平时，下拉节点PD有可能由于处于低电平而不能将上拉节点PU的电位拉低，导致异常输出、多个输出(Multi-Output)等不良，从而影响移位寄存器的稳定性和显示装置的显示品质。
为了提高移位寄存器的稳定性和显示装置的显示品质，本申请实施例提供一种移位寄存器及其驱动方法、栅极驱动电路及显示装置。
第一实施例
图3为本申请实施例提供的移位寄存器的结构示意图。如图3所示，本实施例提供的移位寄存器，包括：输入子电路、输出子电路、第一下拉子电路、第二下拉子电路、第一上拉子电路以及第二上拉子电路。
其中，输入子电路，分别与信号输入端INPUT、第二时钟信号输入端CLKB和上拉节点PU连接，用于在信号输入端INPUT和第二时钟信号输入端CLKB的控制下，向上拉节点PU提供信号输入端INPUT的信号；输出子电路，分别与第一时钟信号输入端CLKA、信号输出端OUTPUT和上拉节点PU连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供第一时钟信号输入端CLKA的信号；第一下拉子电路，分别与复位信号端RESET、第二时钟信号输入端CLKB、信号输出端OUTPUT、第一电源端VSS、上拉节点PU和下拉节点PD连接，用于在复位信号端RESET、第二时钟信号输入端CLKB和下拉节点PD的控制下，向上拉节点PU和信号输出端OUTPUT提供第一电源端VSS的信号；第二下拉子电路，分别与信号输入端INPUT、第一电源端VSS、下拉节点PD和第三节点PD_CN连接，用于在信号输入端INPUT的控制下，向第三节点PD_CN和下拉节点PD提供第一电源端VSS的信号；第一上拉子电路，分别与复位信号端RESET、下拉节点PD、第三节点PD_CN和第四节点P连接，用于在复位信号端RESET和第三节点PD_CN的控制下，向下拉节点PD提供第四节点P的信号；第二上拉子电路，与第四节点P连接，用于向第四节点P提供第一电位的信号。
在一示例性实施方式中，第二上拉子电路，还分别与第一时钟信号输入端CLKA和第二时钟信号输入端CLKB连接，用于在第一时钟信号输入端CLKA和第二时钟信号输入端CLKB的控制下，向第四节点P提供第一电位的信号。
在一示例性实施方式中，第二上拉子电路包括第二电源端，第二电源端与第四节点P连接，用于向第四节点P提供第一电位的信号。
在一示例性实施方式中，第一电位可以为高电平。然而，本申请对此并不限定。
在本实施例中，第一电源端VSS可以持续提供低电平信号，第二电源端可以持续提供高电平信号。信号输入端INPUT、复位信号端RESET、第一时钟信号输入端CLKA和第二时钟信号输入端CLKB的输入信号可以为脉冲信号。
本实施例中，通过第一上拉子电路在复位信号端RESET和第三节点PD_CN的控制下，向下拉节点PD提供第四节点P的信号，且通过第二上拉子电路向第四节点P提供第一电位的信号，实现对上拉节点PU和信号输出端OUTPUT进行持续降噪；而且，通过第二下拉子电路在信号输入端INPUT的控制下，向第三节点PD_CN和下拉节点PD提供第一电源端VSS的信号，可以使得下拉节点PD的电位不受上拉节点PU的噪声影响，从而提高移位寄存器的稳定性和显示装置的显示品质。
图4为本申请实施例的输入子电路的等效电路图。如图4所示，本实施例提供的移位寄存器中的输入子电路，包括：第一晶体管M1和第二晶体管M2。其中，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与第二时钟信号输入端CLKB连接，第二晶体管M2的第一极与信号输入端INPUT连接，第二晶体管M2的第二极与上拉节点PU连接。
在本实施例中，图4中具体示出了输入子电路的一种示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。
图5为本申请实施例的输出子电路的等效电路图。如图5所示，本实施例提供的移位寄存器中的输出子电路，包括：第三晶体管M3和电容C；其中，第三晶体管M3的控制极与上拉节点PU连接，第三晶体管M3的第一极与第一时钟信号输入端CLKA连接，第三晶体管M3的第二极与信号输出端OUTPUT连接；电容C的第一电极与上拉节点PU连接，电容C的第二电极与信号输出端OUTPUT连接。
在本实施例中，图5中具体示出了输出子电路的一种示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。
图6为本申请实施例的第一下拉子电路的等效电路图。如图6所示，本实施例提供的移位寄存器中的第一下拉子电路，包括：第四晶体管M4、第五晶体管M5、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。其中，第四晶体管M4的控制极与复位信号端RESET连接，第四晶体管M4的第一极与信号输出端OUTPUT连接，第四晶体管M4的第二极与第一电源端VSS连接；第五晶体管M5的控制极与复位信号端RESET连接，第五晶体管M5的第一极与上拉节点PU连接，第五晶体管M5的第二极与第一电源端VSS连接；第十晶体管M10的控制极与下拉节点PD连接，第十晶体管M10的第一极与上拉节点PU连接，第十晶体管M10的第二极与第一电源端VSS连接；第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与信号输出端OUTPUT连接，第十一晶体管M11的第二极与第一电源端VSS连接；第十二晶体管M12的控制极与第二时钟信号输入端CLKB连接，第十二晶体管M12的第一极与信号输出端OUTPUT连接，第十二晶体管M12的第二极与第一电源端VSS连接。
在本实施例中，图6中具体示出了第一下拉子电路的一种示例性结构。本领域技术人员容易理解是，第一下拉子电路的实现方式不限于此，只要能够实现其功能即可。
图7为本申请实施例的第二下拉子电路的等效电路图。如图7所示，本实施例提供的移位寄存器中的第二下拉子电路，包括：第六晶体管M6和第七晶体管M7；其中，第六晶体管M6的控制极与信号输入端INPUT连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与第一电源端VSS连接；第七晶体管M7的控制极与信号输入端INPUT连接，第七晶体管M7的第一极与第三节点PD_CN连接，第七晶体管M7的第二极与第一电源端VSS连接。
在本实施例中，图7中具体示出了第二下拉子电路的一种示例性结构。本领域技术人员容易理解是，第二下拉子电路的实现方式不限于此，只要能够实现其功能即可。
图8为本申请实施例的第一上拉子电路的等效电路图。如图8所示，本实施例提供的移位寄存器中的第一上拉子电路，包括：第八晶体管M8和第九晶体管M9；其中，第八晶体管M8的控制极与第三节点PD_CN连接，第八晶体管M8的第一极与第四节点P连接，第八晶体管M8的第二极与下拉节点PD连接；第九晶体管M9的控制极和第一极与复位信号端RESET连接，第九晶体管M9的第二极与第三节点PD_CN连接。
在本实施例中，图8中具体示出了第一上拉子电路的一种示例性结构。本领域技术人员容易理解是，第一上拉子电路的实现方式不限于此，只要能够实现其功能即可。
图9为本申请实施例的第二上拉子电路的结构示意图一。如图9所示，本实施例提供的移位寄存器中的第二上拉子电路，分别与第一时钟信号输入端CLKA、第二时钟信号输入端CLKB和第四节点P连接，用于在第一时钟信号输入端CLKA和第二时钟信号输入端CLKB的控制下，向第四节点P提供第一电位的信号。
图10为本申请实施例的第二上拉子电路的结构示意图二。如图10所示，本实施例提供的移位寄存器中的第二上拉子电路，包括：第二电源端V，第二电源端V和第四节点P连接，用于向第四节点P提供第一电位的信号。在本示例性实施例中，第四节点P直接与第二电源端V连接。然而，本申请对此并不限定。在其他实现方式中，第二上拉子电路中可以包括一个或多个薄膜晶体管，用于控制第二电源端V向第四节点P提供第一电位的信号。
图11为图9对应的第二上拉子电路的等效电路图。如图11所示，本实施例提供的移位寄存器中的第二上拉子电路，包括：第十三晶体管M13和第十四晶体管M14；其中，第十三晶体管M13的控制极和第一极与第一时钟信号输入端CLKA连接，第十三晶体管M13的第二极与第四节点P连接；第十四晶体管M14的控制极和第一极与第二时钟信号输入端CLKB连接，第十四晶体管M14的第二极与第四节点P连接。
在本实施例中，图11中具体示出了第二上拉子电路的一种示例性结构。本领域技术人员容易理解是，第二上拉子电路的实现方式不限于此，只要能够实现其功能即可。
图12为本申请实施例提供的移位寄存器的等效电路图一。如图12所示，本申请实施例提供的移位寄存器，包括：输入子电路、输出子电路、第一下拉子电路、第二下拉子电路、第一上拉子电路以及第二上拉子电路。其中，输入子电路包括：第一晶体管M1和第二晶体管M2；输出子电路包括：第三晶体管M3和电容C；第一下拉子电路包括：第四晶体管M4、第五晶体管M5、第十晶体管M10、第十一晶体管M11和第十二晶体管M12；第二下拉子电路包括：第六晶体管M6和第七晶体管M7；第一上拉子电路包括：第八晶体管M8和第九晶体管M9；第二上拉子电路包括：第十三晶体管M13和第十四晶体管M14。
其中，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与第二时钟信号输入端CLKB连接，第二晶体管M2的第一极与信号输入端INPUT连接，第二晶体管M2的第二极与上拉节点PU连接；第三晶体管M3的控制极与上拉节点PU连接，第三晶体管M3的第一极与第一时钟信号输入端CLKA连接，第三晶体管M3的第二极与信号输出端OUTPUT连接；电容C的第一电极与上拉节点PU连接，电容C的第二电极与信号输出端OUTPUT连接；第四晶体管M4的控制极与复位信号端RESET连接，第四晶体管M4的第一极与信号输出端OUTPUT连接，第四晶体管M4的第二极与第一电源端VSS连接；第五晶体管M5的控制极与复位信号端RESET连接，第五晶体管M5的第一极与上拉节点PU连接，第五晶体管M5的第二极与第一电源端VSS连接；第十晶体管M10的控制极与下拉节点PD连接，第十晶体管M10的第一极与上拉节点PU连接，第十晶体管M10的第二极与第一电源端VSS连接；第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与信号输出端OUTPUT连接，第十一晶体管M11的第二极与第一电源端VSS连接；第十二晶体管M12的控制极与第二时钟信号输入端CLKB连接，第十二晶体管M12的第一极与信号输出端OUTPUT连接，第十二晶体管M12的第二极与第一电源端VSS连接；第六晶体管M6的控制极与信号输入端INPUT连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与第一电源端VSS连接；第七晶体管M7的控制极与信号输入端INPUT连接，第七晶体管M7的第一极与第三节点PD_CN连接，第七晶体管M7的第二极与第一电源端VSS连接；第八晶体管M8的控制极与第三节点PD_CN连接，第八晶体管M8的第一极与第四节点P连接，第八晶体管M8的第二极与下拉节点PD连接；第九晶体管M9的控制极和第一极与复位信号端RESET连接，第九晶体管M9的第二极与第三节点PD_CN连接；第十三晶体管M13的控制极和第一极与第一时钟信号输入端CLKA连接，第十三晶体管M13的第二极与第四节点P连接；第十四晶体管M14的控制极和第一极与第二时钟信号输入端CLKB连接，第十四晶体管M14的第二极与第四节点P连接。
在本实施例中，晶体管M1至M14均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
下面通过移位寄存器的工作过程进一步说明本申请实施例的技术方案。需要说明的是，下面是以第一级移位寄存器的工作过程为例进行说明的。
以本申请实施例提供的移位寄存器中的晶体管M1至M14均为N型薄膜晶体管为例进行说明。图13为图12提供的移位寄存器的工作时序图。如12图和图13所示，本申请实施例的移位寄存器包括14个晶体管单元(M1至M14)、1个电容单元(C)、4个输入端(INPUT、CLKA、CLKB、RESET)、1个输出端(OUTPUT)和1个电源端(VSS)。其中，第一电源端VSS持续提供低电平信号。
本实施例提供的移位寄存器的工作过程包括：
第一阶段S1，即输入阶段，信号输入端INPUT的输入信号为高电平，第一晶体管M1、第六晶体管M6和第七晶体管M7导通；第二时钟信号输入端CLKB的输入信号为高电平，第二晶体管M2、第十二晶体管M12和第十四晶体管M14导通。由于第一晶体管M1和第二晶体管M2导通，上拉节点PU的电位被拉高，上拉节点PU对电容C进行充电。由于上拉节点PU的电位被拉高，第三晶体管M3导通。由于第一时钟信号输入端CLKA的输入信号为低电平，因此，信号输出端OUTPUT输出的栅极驱动信号为低电平。第十三晶体管M13截止，第十四晶体管M14导通，使得第四节点P的电位为高电平。在本阶段中，复位信号端RESET的输入信号为低电平，第四晶体管M4、第五晶体管M5和第九晶体管M9截止。由于第九晶体管M9截止，第七晶体管M7导通，第三节点PD_CN的电位被拉低至第一电源端VSS的低电平，使得第八晶体管M8截止。由于第六晶体管M6导通，下拉节点PD的电位被拉低至第一电源端VSS的低电平，无法导通第十晶体管M10和第十一晶体管M11，则上拉节点PU的电位不会被拉低。
第二阶段S2，即输出阶段，信号输出端INPUT的输入信号为低电平，第一晶体管M1、第六晶体管M6和第七晶体管M7截止；第二时钟信号输入端CLKB的输入信号为低电平，第二晶体管M2、第十二晶体管M12和第十四晶体管M14截止。在电容C的自举作用下，上拉节点PU继续保持高电平，使得第三晶体管M3导通。由于第三晶体管M3导通，且第一时钟信号输入端CLKA的输入信号为高电平，因此，信号输出端OUTPUT输出的栅极驱动信号为高电平。由于第一时钟信号输入端CLKA的输入信号为高电平，第十三晶体管M13导通，使得第四节点P的电位保持为高电平。在本阶段中，复位信号端RESET的输入信号为低电平，第四晶体管M4、第五晶体管M5和第九晶体管M9截止。由于第一阶段S1中第三节点PD_CN被拉低至低电平，在第二阶段S2中第九晶体管M9和第八晶体管M8均截止，因此，第三节点PD_CN的电位在第二阶段S2保持低电平，使得第八晶体管M8截止。在第一阶段S1中下拉节点PD被拉低至低电平，在第二阶段S2中第八晶体管M8和第六晶体管M6均截止，因此，下拉节点PD的电位在第二阶段S2中保持低电平，使得第十晶体管M10和第十一晶体管M11截止，则上拉节点PU的电位不会被拉低，且信号输出端OUTPUT可以正常输出高电平信号。
第三阶段S3，即复位阶段，复位信号端RESET的输入信号为高电平，第四晶体管M4、第五晶体管M5和第九晶体管M9导通；通过第五晶体管M5对上拉节点PU放电，将上拉节点PU的电位拉低至第一电源端VSS的低电平，通过第四晶体管M4对信号输出端OUTPUT放电，将信号输出端OUTPUT的电位拉低至第一电源端VSS的低电平，以降低噪声。在本阶段中，第二时钟信号输入端CLKB的输入信号为高电平，第二晶体管M2、第十二晶体管M12和第十四晶体管M14导通。信号输入端INPUT的输入信号为低电平，且第二晶体管M2导通，可以进一步拉低上拉节点PU的电位；第十二晶体管M12导通，可以进一步拉低信号输出端OUTPUT的电位。由于第二时钟信号输入端CLKB的输入信号为高电平，第十四晶体管M14导通，使得第四节点P的电位保持为高电平。
在本阶段中，信号输入端INPUT的输入信号为低电平，第一晶体管M1、第六晶体管M6和第七晶体管M7截止。由于第九晶体管M9导通，第七晶体管M7截止，使得第三节点PD_CN的电位被拉高，第八晶体管M8导通，且第四节点P的电位保持为高电平，则下拉节点PD的电位被拉高。由于第六晶体管M6和第七晶体管M7截止，第三节点PD_CN和下拉节点PD的电位不会被拉低。由于下拉节点PD的电位被拉高，使得第十晶体管M10和第十一晶体管M11导通，进一步拉低上拉节点PU和信号输出端OUTPUT的电位。
第四阶段S4，即第一降噪阶段，复位信号端RESET的输入信号为低电平，第四晶体管M4、第五晶体管M5和第九晶体管M9截止；信号输入端INPUT的输入信号为低电平，第一晶体管M1、第六晶体管M6和第七晶体管M7截止。第一时钟信号输入端CLKA的输入信号为高电平，第十三晶体管M13导通，使得第四节点P的电位保持在高电平。在第三阶段S3中第三节点PD_CN的电位为高电平，在第四阶段S4中第九晶体管M9和第七晶体管M7均截止，由于结电容效应，第三节点PD_CN的电位保持为高电平，使得第八晶体管M8导通，将下拉节点PD的电位拉高至第四节点P的高电平。由于下拉节点PD的电位为高电平，则第十晶体管M10和第十一晶体管M11导通，以拉低上拉节点PU和信号输出端OUTPUT的电位。由于上拉节点PU的电位为低电平，第三晶体管M3截止，则第一时钟信号输入端CLKA的高电平无法输出到信号输出端OUTPUT，信号输出端OUTPUT保持上一阶段的低电平输出。
在第四阶段S4中，通过第八晶体管M8和第十三晶体管M13可以向下拉节点PD提供高电平的信号，从而导通第十晶体管M10和第十一晶体管M11，因此，即使在第四阶段S4出现上拉节点PU存在异常高电平的情况，通过导通第十晶体管M10和第十一晶体管M11，可以拉低上拉节点PU和信号输出端OUTPUT的电位，从而降低噪声。
第五阶段S5，即第二降噪阶段，复位信号端RESET的输入信号为低电平，第四晶体管M4、第五晶体管M5和第九晶体管M9截止；信号输入端INPUT的输入信号为低电平，第一晶体管M1、第六晶体管M6和第七晶体管M7截止。第二时钟信号输入端CLKB的输入信号为高电平，第二晶体管M2、第十二晶体管M12和第十四晶体管M14导通。由于信号输入端INPUT的输入信号为低电平，即使第二晶体管M2导通，上拉节点PU的电位不会被拉高。第十二晶体管M12导通，进一步拉低信号输出端的电位。第十四晶体管M14导通，使得第四节点P的电位保持在高电平。在第四阶段S4中第三节点PD_CN的电位为高电平，在第五阶段S5中第九晶体管M9和第七晶体管M7均截止，由于结电容效应，第三节点PD_CN的电位可以保持为高电平，使得第八晶体管M8导通，将下拉节点PD的电位拉高至第四节点P的高电平。由于下拉节点PD的电位为高电平，则第十晶体管M10和第十一晶体管M11导通，以拉低上拉节点PU和信号输出端OUTPUT的电位。由于上拉节点PU的电位为低电平，第三晶体管M3截止，则信号输出端OUTPUT保持上一阶段的低电平输出。
在第五阶段S5中，通过第十四晶体管M14和第八晶体管M8可以向下拉节点PD提供高电平的信号，从而导通第十晶体管M10和第十一晶体管M11，因此，即使在第五阶段S5出现上拉节点PU存在异常高电平的情况，通过导通的第十晶体管M10和第十一晶体管M11，可以拉低上拉节点PU和信号输出端OUTPUT的电位，从而降低噪声。
在本实施例中，在第一阶段S1之后，信号输入端INPUT的输入信号持续为低电平，在第二阶段S2之后，信号输出端OUTPUT的输出信号持续为低电平；在第三阶段S3之后，复位信号端RESET的输入信号持续为低电平；在所有阶段，第一电源端VSS的输入信号持续为低电平，第四节点P的电位持续为高电平。在第五阶段S5之后，第一时钟信号输入端CLKA和第二时钟信号输入端CLKB的输入信号依次重复一次或多次第四阶段S4和第五阶段S5，直至信号输入端INPUT的输入信号为高电平，再从第一阶段S1重新开始。
根据移位寄存器的工作过程可知，在第二阶段(输出阶段)S2结束之后，直至信号输入端INPUT的下一帧信号输入之前，下拉节点PD的电位可以保持为高电平，使得第十晶体管M10和第十一晶体管M11导通，为上拉节点PU和信号输出端OUTPUT进行持续降噪。在输出阶段结束之后，当上拉节点PU出现波动或异常高电平时，可以及时将上拉节点PU和信号输出端OUTPUT的电位拉低，以实现降噪，有效避免移位寄存器的错误输出和多输出的发生，从而提高了移位寄存器的稳定性和显示面板的画面品质。而且，第六晶体管M6和第七晶体管M7在信号输入端INPUT的控制下导通或截止，可以避免上拉节点PU出现噪声时，异常导通第六晶体管M6和第七晶体管M7，从而提高移位寄存器的稳定性。
图14为本申请实施例提供的移位寄存器的等效电路图二。图14所示的移位寄存器与图12所示的移位寄存器的区别在于：在图14中，第二上拉子电路包括第二电源端V，第四节点P直接与第二电源端V连接。图14提供的移位寄存器包括12个晶体管单元(M1至M12)、1个电容单元(C)、4个输入端(INPUT、CLKA、CLKB、RESET)、1个输出端(OUTPUT)和2个电源端(VSS和V)。其中，第一电源端VSS持续提供低电平信号，第二电源端V持续提供高电平信号。本实施例中，通过第二电源端V可以向第四节点P持续提供高电平信号。图14提供的移位寄存器的工作时序可以参照图13所示，故于此不再赘述。
第二实施例
基于前述实施例的发明构思，本申请实施例还提供一种移位寄存器的驱动方法。图15为本申请实施例提供的移位寄存器的驱动方法的流程图。如图15所示，本实施例提供的移位寄存器的驱动方法，应用于第一实施例提供的移位寄存器中，该方法包括以下步骤：
步骤101、输入子电路在信号输入端和第二时钟信号输入端的控制下，向上拉节点提供信号输入端的信号，第二下拉子电路在信号输入端的控制下，向第三节点和下拉节点提供第一电源端的信号；
步骤102、输出子电路在上拉节点的控制下，向信号输出端提供第一时钟信号输入端的信号；
步骤103、第一下拉子电路在复位信号端、第二时钟信号输入端和下拉节点的控制下，向上拉节点和信号输出端提供第一电源端的信号，第一上拉子电路在复位信号端的控制下，向下拉节点提供第四节点的信号，第二上拉子电路向第四节点提供第一电位的信号；
步骤104、第一上拉子电路在第三节点的控制下，向下拉节点提供第四节点的信号，第二上拉子电路向第四节点提供第一电位的信号。
在一示例性实施方式中，当应用于第一实施例提供的如图12所示的移位寄存器中，第二上拉子电路向第四节点提供第一电位的信号，可以包括：第二上拉子电路在第一时钟信号输入端和第二时钟信号输入端的控制下，向第四节点提供第一电位的信号。
本实施例移位寄存器的驱动方法，移位寄存器的结构及其工作过程，已在第一实施例中详细说明，这里不再赘述。
第三实施例
基于前述实施例的发明构思，本实施例还提供一种栅极驱动电路。本实施例提供的栅极驱动电路包括多个级联的移位寄存器，移位寄存器为上述第一实施例所提供的移位寄存器，其实现原理和实现效果类似，故在此不再赘述。
图16为本申请实施例的栅极驱动电路的示意图一。如图16所示，本实施例提供的栅极驱动电路可以包括多个级联的移位寄存器，移位寄存器可以为上述第一实施例中图12所示的移位寄存器。
图17为本申请实施例的栅极驱动电路的示意图二。如图17所示，本实施例提供的栅极驱动电路可以包括多个级联的移位寄存器，移位寄存器可以为上述第一实施例中图14所示的移位寄存器。
本实施例中，第一级移位寄存器的信号输入端INPUT与初始信号端STV连接，第N级移位寄存器的信号输出端OUTPUT与第N+1级移位寄存器的信号输入端INPUT连接，第N+1级移位寄存器的信号输出端OUTPUT与第N级的移位寄存器的复位信号端RESET连接；其中，N为大于0的整数。
第四实施例
基于前述实施例的发明构思，本申请实施例还提供了一种显示装置，该显示装置包括采用前述实施例所述的栅极驱动电路。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本申请实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种移位寄存器，其特征在于，包括：输入子电路、输出子电路、第一下拉子电路、第二下拉子电路、第一上拉子电路以及第二上拉子电路；
所述输入子电路，分别与信号输入端、第二时钟信号输入端和上拉节点连接，用于在信号输入端和第二时钟信号输入端的控制下，向上拉节点提供信号输入端的信号；所述输出子电路，分别与第一时钟信号输入端、信号输出端和上拉节点连接，用于在上拉节点的控制下，向信号输出端提供第一时钟信号输入端的信号；所述第一下拉子电路，分别与复位信号端、第二时钟信号输入端、信号输出端、第一电源端、上拉节点和下拉节点连接，用于在复位信号端、第二时钟信号输入端和下拉节点的控制下，向上拉节点和信号输出端提供第一电源端的信号；所述第二下拉子电路，分别与信号输入端、第一电源端、下拉节点和第三节点连接，用于在信号输入端的控制下，向第三节点和下拉节点提供第一电源端的信号；所述第一上拉子电路，分别与复位信号端、下拉节点、第三节点和第四节点连接，用于在复位信号端和第三节点的控制下，向下拉节点提供第四节点的信号；所述第二上拉子电路，与第四节点连接，用于向第四节点提供第一电位的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管和第二晶体管；其中，第一晶体管的控制极和第一极与信号输入端连接，第一晶体管的第二极与上拉节点连接；第二晶体管的控制极与第二时钟信号输入端连接，第二晶体管的第一极与信号输入端连接，第二晶体管的第二极与上拉节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第三晶体管和电容；其中，第三晶体管的控制极与上拉节点连接，第三晶体管的第一极与第一时钟信号输入端连接，第三晶体管的第二极与信号输出端连接；电容的第一电极与上拉节点连接，电容的第二电极与信号输出端连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一下拉子电路，包括：第四晶体管、第五晶体管、第十晶体管、第十一晶体管和第十二晶体管；
其中，第四晶体管的控制极与复位信号端连接，第四晶体管的第一极与信号输出端连接，第四晶体管的第二极与第一电源端连接；第五晶体管的控制极与复位信号端连接，第五晶体管的第一极与上拉节点连接，第五晶体管的第二极与第一电源端连接；第十晶体管的控制极与下拉节点连接，第十晶体管的第一极与上拉节点连接，第十晶体管的第二极与第一电源端连接；第十一晶体管的控制极与下拉节点连接，第十一晶体管的第一极与信号输出端连接，第十一晶体管的第二极与第一电源端连接；第十二晶体管的控制极与第二时钟信号输入端连接，第十二晶体管的第一极与信号输出端连接，第十二晶体管的第二极与第一电源端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第二下拉子电路，包括：第六晶体管和第七晶体管；其中，第六晶体管的控制极与信号输入端连接，第六晶体管的第一极与下拉节点连接，第六晶体管的第二极与第一电源端连接；第七晶体管的控制极与信号输入端连接，第七晶体管的第一极与第三节点连接，第七晶体管的第二极与第一电源端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第一上拉子电路包括：第八晶体管和第九晶体管；其中，第八晶体管的控制极与第三节点连接，第八晶体管的第一极与第四节点连接，第八晶体管的第二极与下拉节点连接；第九晶体管的控制极和第一极与复位信号端连接，第九晶体管的第二极与第三节点连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第二上拉子电路，还分别与第一时钟信号输入端和第二时钟信号输入端连接，用于在第一时钟信号输入端和第二时钟信号输入端的控制下，向第四节点提供第一电位的信号。
8.根据权利要求7所述的移位寄存器，其特征在于，所述第二上拉子电路，包括：第十三晶体管和第十四晶体管；其中，第十三晶体管的控制极和第一极与第一时钟信号输入端连接，第十三晶体管的第二极与第四节点连接；第十四晶体管的控制极和第一极与第二时钟信号输入端连接，第十四晶体管的第二极与第四节点连接。
9.根据权利要求1所述的移位寄存器，其特征在于，所述第二上拉子电路包括第二电源端，第二电源端与第四节点连接，用于向第四节点提供第一电位的信号。
10.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路，包括：第一晶体管和第二晶体管；所述输出子电路包括：第三晶体管和电容；所述第一下拉子电路包括：第四晶体管、第五晶体管、第十晶体管、第十一晶体管和第十二晶体管；所述第二下拉子电路包括：第六晶体管和第七晶体管；所述第一上拉子电路包括：第八晶体管和第九晶体管；所述第二上拉子电路包括：第十三晶体管和第十四晶体管；
其中，第一晶体管的控制极和第一极与信号输入端连接，第一晶体管的第二极与上拉节点连接；第二晶体管的控制极与第二时钟信号输入端连接，第二晶体管的第一极与信号输入端连接，第二晶体管的第二极与上拉节点连接；第三晶体管的控制极与上拉节点连接，第三晶体管的第一极与第一时钟信号输入端连接，第三晶体管的第二极与信号输出端连接；电容的第一电极与上拉节点连接，电容的第二电极与信号输出端连接；第四晶体管的控制极与复位信号端连接，第四晶体管的第一极与信号输出端连接，第四晶体管的第二极与第一电源端连接；第五晶体管的控制极与复位信号端连接，第五晶体管的第一极与上拉节点连接，第五晶体管的第二极与第一电源端连接；第十晶体管的控制极与下拉节点连接，第十晶体管的第一极与上拉节点连接，第十晶体管的第二极与第一电源端连接；第十一晶体管的控制极与下拉节点连接，第十一晶体管的第一极与信号输出端连接，第十一晶体管的第二极与第一电源端连接；第十二晶体管的控制极与第二时钟信号输入端连接，第十二晶体管的第一极与信号输出端连接，第十二晶体管的第二极与第一电源端连接；第六晶体管的控制极与信号输入端连接，第六晶体管的第一极与下拉节点连接，第六晶体管的第二极与第一电源端连接；第七晶体管的控制极与信号输入端连接，第七晶体管的第一极与第三节点连接，第七晶体管的第二极与第一电源端连接；第八晶体管的控制极与第三节点连接，第八晶体管的第一极与第四节点连接，第八晶体管的第二极与下拉节点连接；第九晶体管的控制极和第一极与复位信号端连接，第九晶体管的第二极与第三节点连接；第十三晶体管的控制极和第一极与第一时钟信号输入端连接，第十三晶体管的第二极与第四节点连接；第十四晶体管的控制极和第一极与第二时钟信号输入端连接，第十四晶体管的第二极与第四节点连接。
11.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路，包括：第一晶体管和第二晶体管；所述输出子电路包括：第三晶体管和电容；所述第一下拉子电路包括：第四晶体管、第五晶体管、第十晶体管、第十一晶体管和第十二晶体管；所述第二下拉子电路包括：第六晶体管和第七晶体管；所述第一上拉子电路包括：第八晶体管和第九晶体管；所述第二上拉子电路包括：第二电源端；
其中，第一晶体管的控制极和第一极与信号输入端连接，第一晶体管的第二极与上拉节点连接；第二晶体管的控制极与第二时钟信号输入端连接，第二晶体管的第一极与信号输入端连接，第二晶体管的第二极与上拉节点连接；第三晶体管的控制极与上拉节点连接，第三晶体管的第一极与第一时钟信号输入端连接，第三晶体管的第二极与信号输出端连接；电容的第一电极与上拉节点连接，电容的第二电极与信号输出端连接；第四晶体管的控制极与复位信号端连接，第四晶体管的第一极与信号输出端连接，第四晶体管的第二极与第一电源端连接；第五晶体管的控制极与复位信号端连接，第五晶体管的第一极与上拉节点连接，第五晶体管的第二极与第一电源端连接；第十晶体管的控制极与下拉节点连接，第十晶体管的第一极与上拉节点连接，第十晶体管的第二极与第一电源端连接；第十一晶体管的控制极与下拉节点连接，第十一晶体管的第一极与信号输出端连接，第十一晶体管的第二极与第一电源端连接；第十二晶体管的控制极与第二时钟信号输入端连接，第十二晶体管的第一极与信号输出端连接，第十二晶体管的第二极与第一电源端连接；第六晶体管的控制极与信号输入端连接，第六晶体管的第一极与下拉节点连接，第六晶体管的第二极与第一电源端连接；第七晶体管的控制极与信号输入端连接，第七晶体管的第一极与第三节点连接，第七晶体管的第二极与第一电源端连接；第八晶体管的控制极与第三节点连接，第八晶体管的第一极与第四节点连接，第八晶体管的第二极与下拉节点连接；第九晶体管的控制极和第一极与复位信号端连接，第九晶体管的第二极与第三节点连接；第二电源端与第四节点连接。
12.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1至11中任一项所述的移位寄存器。
13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。
14.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1至11中任一项所述的移位寄存器中，所述驱动方法包括：
输入子电路在信号输入端和第二时钟信号输入端的控制下，向上拉节点提供信号输入端的信号，第二下拉子电路在信号输入端的控制下，向第三节点和下拉节点提供第一电源端的信号；
输出子电路在上拉节点的控制下，向信号输出端提供第一时钟信号输入端的信号；
第一下拉子电路在复位信号端、第二时钟信号输入端和下拉节点的控制下，向上拉节点和信号输出端提供第一电源端的信号，第一上拉子电路在复位信号端的控制下，向下拉节点提供第四节点的信号，第二上拉子电路向第四节点提供第一电位的信号；
第一上拉子电路在第三节点的控制下，向下拉节点提供第四节点的信号，第二上拉子电路向第四节点提供第一电位的信号。
15.根据权利要求14所述的驱动方法，其特征在于，所述第二上拉子电路向第四节点提供第一电位的信号，包括：第二上拉子电路在第一时钟信号输入端和第二时钟信号输入端的控制下，向第四节点提供第一电位的信号。
CN201911295021.XA 2019-12-16 2019-12-16 移位寄存器及其驱动方法、栅极驱动电路及显示装置 Active CN110827783B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911295021.XA CN110827783B (zh) 2019-12-16 2019-12-16 移位寄存器及其驱动方法、栅极驱动电路及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911295021.XA CN110827783B (zh) 2019-12-16 2019-12-16 移位寄存器及其驱动方法、栅极驱动电路及显示装置

Publications (2)

Publication Number Publication Date
CN110827783A CN110827783A (zh) 2020-02-21
CN110827783B true CN110827783B (zh) 2022-03-18

Family

ID=69545880

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911295021.XA Active CN110827783B (zh) 2019-12-16 2019-12-16 移位寄存器及其驱动方法、栅极驱动电路及显示装置

Country Status (1)

Country Link
CN (1) CN110827783B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113838404B (zh) 2020-06-24 2023-01-24 京东方科技集团股份有限公司 显示基板和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105469738A (zh) * 2016-01-19 2016-04-06 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN110444179A (zh) * 2019-08-21 2019-11-12 武汉京东方光电科技有限公司 一种移位寄存器及其驱动方法、栅极驱动电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105469738A (zh) * 2016-01-19 2016-04-06 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN110444179A (zh) * 2019-08-21 2019-11-12 武汉京东方光电科技有限公司 一种移位寄存器及其驱动方法、栅极驱动电路

Also Published As

Publication number Publication date
CN110827783A (zh) 2020-02-21

Similar Documents

Publication Publication Date Title
CN106486082B (zh) 移位寄存器及其驱动方法、栅极驱动装置
US10283038B2 (en) Shift register unit and method for driving the same, gate drive circuit and display device
CN106504720B (zh) 移位寄存器单元及其驱动方法、栅极驱动装置和显示装置
US11295645B2 (en) Shift register and driving method thereof, gate driving circuit and display apparatus
US10593284B2 (en) Shift register unit and method for driving same, shift register circuit and display apparatus
US10775925B2 (en) Shift register unit and method for driving the same, gate driving circuit and display apparatus
CN107833552B (zh) 栅极驱动单元、栅极驱动电路及其驱动方法、显示装置
US7372300B2 (en) Shift register and image display apparatus containing the same
US10796654B2 (en) Switching circuit, control circuit, display device, gate driving circuit and method
EP3086312A1 (en) Shift register unit, gate drive circuit and display device
US11263940B2 (en) Shift register unit, driving method thereof, gate drive circuit and display device
WO2018126691A1 (zh) 移位寄存器单元及其驱动方法、移位寄存器以及显示装置
WO2019010952A1 (en) SHIFT REGISTER CIRCUIT, GRID EXCITATION CIRCUIT, LIQUID CRYSTAL DISPLAY, AND TOUCH PANEL
CN110379352B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路
CN107342038B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN108364622B (zh) 移位寄存器单元及其驱动方法、驱动装置和显示装置
CN110648621B (zh) 移位寄存器及其驱动方法、栅极驱动电路及显示装置
WO2019033750A1 (en) SHIFT REGISTER UNIT, ITS STEERING METHOD, GRID PILOT ON NETWORK CIRCUIT, AND DISPLAY DEVICE
CN110782940A (zh) 移位寄存单元、栅极驱动电路、阵列基板及显示装置
CN110444179B (zh) 一种移位寄存器及其驱动方法、栅极驱动电路
CN107393499B (zh) 一种方波削角电路、其驱动方法及显示面板
CN107909960B (zh) 移位寄存器单元、移位寄存器电路及显示面板
CN107123389B (zh) 移位寄存器、栅极驱动电路及显示装置
CN110827783B (zh) 移位寄存器及其驱动方法、栅极驱动电路及显示装置
CN110910850B (zh) 移位寄存器及其驱动方法、栅极驱动电路及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant