CN110379352B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：上拉子电路用于在第一输入端的控制下，向上拉节点提供正扫信号端的信号，还用于在第二输入端的控制下，向上拉节点提供反扫信号端的信号；输出子电路用于在上拉节点的控制下，向信号输出端提供时钟信号端的信号；下拉子电路用于在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号，还在于在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；降噪子电路用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。本申请提供的技术方案提高了显示面板的工作稳定性、使用可靠性和显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路

技术领域

本文涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。

随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)电路。GOA技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。

经发明人研究发现，相关技术中的GOA电路包括上拉节点、下拉节点和信号输出端，为了避免GOA电路产生噪声，需要向部分晶体管提供高电平信号，以通过下拉节点的信号控制上拉节点和信号输出端的信号为低电平，但是，在使用过程中，由于部分晶体管长期处于偏压状态，使得部分晶体管的阈值电压发生偏移，导致下拉节点的信号无法控制上拉节点PU和信号输出端OUT的信号保持为低电平，降低了显示面板的工作稳定性、使用可靠性和显示效果。

发明内容

本申请提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够避免能够部分晶体管长期处于偏压状态，使得下拉节点的信号能够控制上拉节点PU和信号输出端OUT的信号保持为低电平，提高了显示面板的工作稳定性、使用可靠性和显示效果。

第一方面，本申请提供了一种移位寄存器，包括：上拉子电路、下拉子电路、降噪子电路和输出子电路；

所述上拉子电路，分别与正扫信号端、第一输入端、第二输入端、反扫信号端和上拉节点连接，用于在第一输入端的控制下，向上拉节点提供正扫信号端的信号，还用于在第二输入端的控制下，向上拉节点提供反扫信号端的信号；

所述输出子电路，分别与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的信号；

所述下拉子电路，分别与第一控制端、第二控制端、第一电源端、上拉节点、第一输入端、第二电源端、第二输入端和下拉节点连接，用于在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号，还在于在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；

所述降噪子电路，分别与下拉节点、上拉节点、信号输出端和第二电源端连接，用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。

可选地，所述移位寄存器还包括：复位子电路；

所述复位子电路，分别与复位信号端、第二电源端和上拉节点连接，用于在复位信号端的控制下，向上拉节点提供第二电源端的信号。

可选地，所述第一控制端的信号和所述第二控制端的信号互为反相信号；所述正扫信号端和所述反扫信号端的信号互为反相信号。

可选地，所述上拉子电路包括：第一晶体管和第二晶体管；

第一晶体管的控制极与第一输入端连接，第一晶体管的第一极与正扫信号端连接，第一晶体管的第二极与上拉节点连接；

第二晶体管的控制极与第二输入端连接，第二晶体管的第一极与反扫信号端连接，第二晶体管的第二极与上拉节点连接；

第三晶体管的控制极与上拉节点连接，第三晶体管的第一极与时钟信号端连接，第三晶体管的第二极与信号输出端连接；

电容的第一端与上拉节点连接，电容的第二端与信号输出端连接。

可选地，所述下拉子电路包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；

第四晶体管的控制极与第一控制端连接，第四晶体管的第一极与第一电源端连接，第四晶体管的第二极与下拉节点连接；

第五晶体管的控制极与第二控制端连接，第五晶体管的第一极与第一电源端连接，第五晶体管的第二极与下拉节点连接；

第六晶体管的控制极与第一输入端连接，第六晶体管的第一极与下拉节点连接，第六晶体管的第二极与第二电源端连接；

第七晶体管的控制极与第二输入端连接，第七晶体管的第一极与下拉节点连接，第七晶体管的第二极与第二电源端连接；

第八晶体管的控制极与上拉节点连接，第八晶体管的第一极与下拉节点连接，第八晶体管的第二极与第二电源端连接。

可选地，所述降噪子电路包括：第九晶体管和第十晶体管；

第九晶体管的控制极与下拉节点连接，第九晶体管的第一极与上拉节点连接，第九晶体管的第二极与第二电源端连接；

第十晶体管的控制极与下拉节点连接，第十晶体管的第一极与信号输出端连接，第十晶体管的第二极与第二电源端连接。

可选地，所述复位子电路包括：第十一晶体管；

第十一晶体管的控制极与复位信号端连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接。

可选地，所述移位寄存器包括：复位子电路，其中，上拉子电路包括：第一晶体管和第二晶体管；输出子电路包括：第三晶体管和电容；下拉子电路包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；降噪子电路包括：第九晶体管和第十晶体管；复位子电路包括：第十一晶体管；

第一晶体管的控制极与第一输入端连接，第一晶体管的第一极与正扫信号端连接，第一晶体管的第二极与上拉节点连接；

第二晶体管的控制极与第二输入端连接，第二晶体管的第一极与反扫信号端连接，第二晶体管的第二极与上拉节点连接；

所述输出子电路包括：第三晶体管和电容；

第三晶体管的控制极与上拉节点连接，第三晶体管的第一极与时钟信号端连接，第三晶体管的第二极与信号输出端连接；

电容的第一端与上拉节点连接，电容的第二端与信号输出端连接；

第四晶体管的控制极与第一控制端连接，第四晶体管的第一极与第一电源端连接，第四晶体管的第二极与下拉节点连接；

第五晶体管的控制极与第二控制端连接，第五晶体管的第一极与第一电源端连接，第五晶体管的第二极与下拉节点连接；

第六晶体管的控制极与第一输入端连接，第六晶体管的第一极与下拉节点连接，第六晶体管的第二极与第二电源端连接；

第七晶体管的控制极与第二输入端连接，第七晶体管的第一极与下拉节点连接，第七晶体管的第二极与第二电源端连接；

第八晶体管的控制极与上拉节点连接，第八晶体管的第一极与下拉节点连接，第八晶体管的第二极与第二电源端连接；

第九晶体管的控制极与下拉节点连接，第九晶体管的第一极与上拉节点连接，第九晶体管的第二极与第二电源端连接；

第十晶体管的控制极与下拉节点连接，第十晶体管的第一极与信号输出端连接，第十晶体管的第二极与第二电源端连接；

第十一晶体管的控制极与复位信号端连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接。

第二方面，本申请还提供一种栅极驱动电路，包括多个级联的上述移位寄存器；

第三方面，本申请还提供一种移位寄存器的驱动方法，用于驱动上述移位寄存器，所述移位寄存器可执行正向扫描和反向扫描，

在移位寄存器执行正向扫描时，所述方法包括：

上拉子电路在第一输入端的控制下，向上拉节点提供正扫信号端的信号，下拉子电路在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；

输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的信号；

上拉子电路在第二输入端的控制下，向上拉节点提供反扫信号端的信号；下拉子电路在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号；

降噪子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号；

在移位寄存器执行反向扫描时，所述方法包括：

上拉子电路在第二输入端的控制下，向上拉节点提供反扫信号端的信号；下拉子电路在第二输入端、第一输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；

输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的信号；

上拉子电路在第一输入端的控制下，向上拉节点提供正扫信号端的信号；下拉子电路在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号；

降噪子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。

本申请提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：上拉子电路、下拉子电路、降噪子电路和输出子电路；上拉子电路，分别与正扫信号端、第一输入端、第二输入端、反扫信号端和上拉节点连接，用于在第一输入端的控制下，向上拉节点提供正扫信号端的信号，还用于在第二输入端的控制下，向上拉节点提供反扫信号端的信号；输出子电路，分别与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的信号；下拉子电路，分别与第一控制端、第二控制端、第一电源端、上拉节点、第一输入端、第二电源端、第二输入端和下拉节点连接，用于在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号，还在于在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；降噪子电路，分别与下拉节点、上拉节点、信号输出端和第二电源端连接，用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。本申请实施例通过采用第一控制端或第二控制端控制下拉节点的电位，能够避免能够部分晶体管长期处于偏压状态，使得下拉节点的信号能够控制上拉节点PU和信号输出端OUT的信号保持为低电平，提高了显示面板的工作稳定性、使用可靠性和显示效果。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例提供的移位寄存器的结构示意图一；

图2为本申请实施例提供的移位寄存器的结构示意图二；

图3为本申请实施例提供的上拉子电路和输出子电路的等效电路图；

图4为本申请实施例提供的下拉子电路的等效电路图；

图5为本申请实施例提供的降噪子电路的等效电路图；

图6为本申请实施例提供的复位子电路的等效电路图；

图7为本申请实施例提供的移位寄存器的等效电路图；

图8为本申请实施例提供的移位寄存器执行正向扫描的工作时序图；

图9为本申请实施例提供的移位寄存器执行反向扫描的工作时序图；

图10为本申请实施例提供的栅极驱动电路的结构示意图；

图11为本申请实施例提供的栅极驱动电路的工作时序图。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，将晶体管的栅极称为控制极，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。

本申请一些实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的结构示意图一，如图1所示，本申请实施例提供的移位寄存器包括：上拉子电路、下拉子电路、降噪子电路和输出子电路。

具体的，上拉子电路，分别与正扫信号端VFD、第一输入端INPUT1、第二输入端INPUT2、反扫信号端VBD和上拉节点PU连接，用于在第一输入端INPUT1的控制下，向上拉节点PU提供正扫信号端VFD的信号，还用于在第二输入端INPUT2的控制下，向上拉节点PU提供反扫信号端VBD的信号；输出子电路，分别与上拉节点PU、信号输出端OUTPUT和时钟信号端CLK连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供时钟信号端CLK的信号；下拉子电路，分别与第一控制端SW1、第二控制端SW2、第一电源端VDD、上拉节点PU、第一输入端INPUT1、第二电源端VGL、第二输入端INPUT2和下拉节点PD连接，用于在第一控制端SW1或第二控制端SW2的控制下，向下拉节点PD提供第一电源端VDD的信号，还在于在第一输入端INPUT1、第二输入端INPUT2和上拉节点PU的控制下，向下拉节点PD提供第二电源端VGL的信号；降噪子电路，分别与下拉节点PD、上拉节点PU、信号输出端OUTPUT和第二电源端VGL连接，用于在下拉节点PD的控制下，向上拉节点PU和信号输出端OUTPUT提供第二电源端VGL的信号。

具体的，第一电源端VDD持续提供高电平信号，第二电源端VGL持续提供低电平信号。

本实施例中，第一控制端SW1的信号和第二控制端SW2的信号互为反相信号，当第一控制端SW1的信号为高电平时，第二控制端SW2的信号互为低电平，当第一控制端SW1的信号为低电平时，第二控制端SW2的信号为高电平。

本申请实施例第一控制端SW1或第二控制端SW2的信号控制下拉节点PD的信号，可以避免部分晶体管长期处于偏压状态，使得下拉节点的信号能够控制上拉节点PU和信号输出端OUTPUT的信号保持为低电平。需要说明的是，第一控制端SW1的信号为高电平的时间和第二控制端SW2的信号为高电平的时间由具体需求确定，本申请实施例对此不作任何限定。

本实施例中，正扫信号端VFD和反扫信号端VBD的信号互为反相信号，本申请实施例提供的移位寄存器可执行正向扫描或反向扫描，在移位寄存器执行正向扫描时，正扫信号端VFD输入高电平信号，反扫信号端VBD输入低电平信号，在移位寄存器执行反向扫描时，正扫信号端VFD的输入低电平信号，反扫信号端VBD输入高电平信号。本申请实施例中的上拉子电路能够实现移位寄存器的正向扫描和反向扫描的功能，进一步提高了显示面板的可靠性。

本申请提供的移位寄存器包括：上拉子电路、下拉子电路、降噪子电路和输出子电路；上拉子电路，分别与正扫信号端、第一输入端、第二输入端、反扫信号端和上拉节点连接，用于在第一输入端的控制下，向上拉节点提供正扫信号端的信号，还用于在第二输入端的控制下，向上拉节点提供反扫信号端的信号；输出子电路，分别与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的信号；下拉子电路，分别与第一控制端、第二控制端、第一电源端、上拉节点、第一输入端、第二电源端、第二输入端和下拉节点连接，用于在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号，还在于在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；降噪子电路，分别与下拉节点、上拉节点、信号输出端和第二电源端连接，用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。本申请实施例通过采用第一控制端或第二控制端控制下拉节点的电位，能够避免部分晶体管长期处于偏压状态，使得下拉节点的信号能够控制上拉节点和信号输出端的信号保持为低电平，提高了显示面板的工作稳定性、使用可靠性和显示效果。

可选地，图2为本申请实施例提供的移位寄存器的结构示意图二，如图2所示，本申请实施例提供的移位寄存器还包括：复位子电路。

具体的，复位子电路，分别与复位信号端RST、第二电源端VGL和上拉节点PU连接，用于在复位信号端RST的控制下，向上拉节点PU提供第二电源端VGL的信号。

其中，复位信号端RST用于在两帧之间提供有效电平，以将所有移位寄存器中的上拉节点复位。

本申请实施例通过设置复位子电路，能够进一步提高显示面板的工作稳定性、使用可靠性和显示效果。

可选地，图3为本申请实施例提供的上拉子电路和输出子电路的等效电路图，如图3所示，本申请实施例提供的上拉子电路包括：第一晶体管M1和第二晶体管M2；输出子电路包括：第三晶体管M3和电容C。

具体的，第一晶体管M1的控制极与第一输入端INPUT1连接，第一晶体管M1的第一极与正扫信号端VFD连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与第二输入端INPUT2连接，第二晶体管M2的第一极与反扫信号端VBD连接，第二晶体管M2的第二极与上拉节点PU连接；第三晶体管M3的控制极与上拉节点PU连接，第三晶体管M3的第一极与时钟信号端CLK连接，第三晶体管M3的第二极与信号输出端OUTPUT连接；电容C的第一端与上拉节点PU连接，电容C的第二端与信号输出端OUTPUT连接。

需要说明的是，图3中具体示出了上拉子电路和输出子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图4为本申请实施例提供的下拉子电路的等效电路图，如图4所示，本申请实施例提供的下拉子电路包括：第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。

具体的，第四晶体管M4的控制极与第一控制端SW1连接，第四晶体管M4的第一极与第一电源端VDD连接，第四晶体管M4的第二极与下拉节点PD连接；第五晶体管M5的控制极与第二控制端SW2连接，第五晶体管M5的第一极与第一电源端VDD连接，第五晶体管M5的第二极与下拉节点PD连接；第六晶体管M6的控制极与第一输入端INPUT1连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与第二电源端VGL连接；第七晶体管M7的控制极与第二输入端INPUT2连接，第七晶体管M7的第一极与下拉节点PD连接，第七晶体管M7的第二极与第二电源端VGL连接；第八晶体管M8的控制极与上拉节点PU连接，第八晶体管M8的第一极与下拉节点PD连接，第八晶体管M8的第二极与第二电源端VGL连接。

需要说明的是，图4中具体示出了下拉子电路的示例性结构。本领域技术人员容易理解是，下拉子电路的实现方式不限于此，只要能够实现其各自的功能即可。

本实施例中，通过控制第一控制端SW1和第二控制端SW2的信号来导通第五晶体管M5或第六晶体管M6，以向下拉节点PD提供第一电源端VDD的信号，其中，第五晶体管M5和第六晶体管M6的控制极均不会长期与高电平信号连接，避免了某一个晶体管长期处于偏压状态，降低第五晶体管M5或第六晶体管M6的偏移程度。

可选地，图5为本申请实施例提供的降噪子电路的等效电路图，如图5所示，本申请实施例提供的降噪子电路包括：第九晶体管M9和第十晶体管M10。

具体的，第九晶体管M9的控制极与下拉节点PD连接，第九晶体管M9的第一极与上拉节点PU连接，第九晶体管M9的第二极与第二电源端VGL连接；第十晶体管M10的控制极与下拉节点PD连接，第十晶体管M10的第一极与信号输出端OUTPUT连接，第十晶体管M10的第二极与第二电源端VGL连接。

需要说明的是，图5中具体示出了降噪子电路的示例性结构。本领域技术人员容易理解是，降噪子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图6为本申请实施例提供的复位子电路的等效电路图，如图6所示，本申请实施例提供的复位子电路包括：第十一晶体管M11。

具体的，第十一晶体管M11的控制极与复位信号端RST连接，第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管M11的第二极与第二电源端VGL连接。

需要说明的是，图6中具体示出了复位子电路的示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图7为本申请实施例提供的移位寄存器的等效电路图，如图7所示，本申请实施例提供的移位寄存器包括：复位子电路，其中，上拉子电路包括：第一晶体管M1和第二晶体管M2；输出子电路包括：第三晶体管M3和电容C；下拉子电路包括：第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8；降噪子电路包括：第九晶体管M9和第十晶体管M10；复位子电路包括：第十一晶体管M11。

具体的，第一晶体管M1的控制极与第一输入端INPUT1连接，第一晶体管M1的第一极与正扫信号端VFD连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与第二输入端INPUT2连接，第二晶体管M2的第一极与反扫信号端VBD连接，第二晶体管M2的第二极与上拉节点PU连接；第三晶体管M3的控制极与上拉节点PU连接，第三晶体管M3的第一极与时钟信号端CLK连接，第三晶体管M3的第二极与信号输出端OUTPUT连接；电容C的第一端与上拉节点PU连接，电容C的第二端与信号输出端OUTPUT连接；第四晶体管M4的控制极与第一控制端SW1连接，第四晶体管M4的第一极与第一电源端VDD连接，第四晶体管M4的第二极与下拉节点PD连接；第五晶体管M5的控制极与第二控制端SW2连接，第五晶体管M5的第一极与第一电源端VDD连接，第五晶体管M5的第二极与下拉节点PD连接；第六晶体管M6的控制极与第一输入端INPUT1连接，第六晶体管M6的第一极与下拉节点PD连接，第六晶体管M6的第二极与第二电源端VGL连接；第七晶体管M7的控制极与第二输入端INPUT2连接，第七晶体管M7的第一极与下拉节点PD连接，第七晶体管M7的第二极与第二电源端VGL连接；第八晶体管M8的控制极与上拉节点PU连接，第八晶体管M8的第一极与下拉节点PD连接，第八晶体管M8的第二极与第二电源端VGL连接；第九晶体管M9的控制极与下拉节点PD连接，第九晶体管M9的第一极与上拉节点PU连接，第九晶体管M9的第二极与第二电源端VGL连接；第十晶体管M10的控制极与下拉节点PD连接，第十晶体管M10的第一极与信号输出端OUTPUT连接，第十晶体管M10的第二极与第二电源端VGL连接；第十一晶体管M11的控制极与复位信号端RST连接，第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管M11的第二极与第二电源端VGL连接。

在本实施例中，晶体管M1～M11均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

下面通过移位寄存器的工作过程进一步说明本申请实施例的技术方案。

以本申请实施例提供的移位寄存器中的晶体管M1～M11均为N型薄膜晶体管为例，图8为本申请实施例提供的移位寄存器执行正向扫描的工作时序图，图9为本申请实施例提供的移位寄存器执行反向扫描的工作时序图，如图7～9所示，本申请实施例提供的移位寄存器包括11个晶体管单元(M1～M11)、1个电容(C)、8个信号输入端(INPUT1、INPUT2、CLK、SW1、SW2、RST、VFD、VBD)、1个信号输出端(OUTPUT)和2个电源端(VDD和VGL)。

具体的，第一电源端VDD持续提供高电平信号，电源端VGL持续提供低电平信号。

本申请实施例提供的移位寄存器可选择执行正向扫描和反向扫描。

如图7和8所示，在移位寄存器执行正向扫描时，正扫信号端VFD提供高电平信号，反扫信号端VBD提供低电平信号，第一控制端SW1的信号和第二控制端SW2的信号其中之一为高电平信号。

具体地：

第一阶段S1，即重置阶段，复位信号端RST的输入信号为高电平，第十一晶体管M11导通，将上拉节点PU的信号拉低至第二电源端VGL的信号。

第二阶段S2，即输入阶段，第一输入端INPUT1的输入信号为高电平，第一晶体管M1导通，将上拉节点PU的电位拉高，对电容C进行充电，第三晶体管M3导通，由于时钟信号端CLK的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平。由于第一输入端INPUT1的输入信号为高电平，第六晶体管M6导通，上拉节点PU的信号为高电平，第八晶体管M8导通，因此，即使第四晶体管M4或第五晶体管M5导通，将下拉节点PD的电位拉高至第一电源端VDD的信号，还会被第二电源端VGL的信号拉低，使得下拉节点PD的电位保持为低电平。

第三阶段S3，即输出阶段，第一输入端INPUT1的输入信号为低电平，第一晶体管M1截止，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第三晶体管M3导通，由于时钟信号端CLK的输入信号为高电平，信号输出端OUTPUT输出时钟信号端CLK的信号，即本级栅极驱动信号。另外，上拉节点PU电位的升高，提高了第二晶体管T2的导通能力，保证了像素充电。有上拉节点PU的信号为高电平，第八晶体管M8保持导通，因此，即使第四晶体管M4或第五晶体管M5导通，将下拉节点PD的电位拉高至第一电源端VDD的信号，还会被第二电源端VGL的信号拉低，使得下拉节点PD的电位保持为低电平。

第四阶段S4，即下拉阶段，第二输入端INPUT2的输入信号为高电平，第二晶体管M2导通，将上拉节点PU的信号的电位拉低，第三晶体管M3截止，第八晶体管M8截止，信号输出端OUTPUT没有输出，第七晶体管M7导通，下拉节点PD被第二电源端VGL的信号拉低，使得下拉节点PD的电位保持为低电平。

第五阶段S5、上拉节点PU的信号为低电平，第八晶体管M8截止，第二输入端INPUT2的输入信号为低电平，第七晶体管M7截止，在第四晶体管M4或第五晶体管M5导通的状态下，下拉节点PD的电位拉高至第一电源端VDD的信号，第九晶体管M9和第十晶体管M10导通，将上拉节点PU和信号输出端OUTPUT的信号拉低，以进一步降低噪声。

如图7和9所示，在移位寄存器执行反向扫描时，正扫信号端VFD提供低电平信号，反扫信号端VBD提供高电平信号，第一控制端SW1的信号和第二控制端SW2的信号其中之一为高电平信号。

具体地：

第一阶段S1，即重置阶段，复位信号端RST的输入信号为高电平，第十一晶体管M11导通，将上拉节点PU的信号拉低至第二电源端VGL的信号。

第二阶段S2，即输入阶段，第二输入端INPUT2的输入信号为高电平，第二晶体管M2导通，将上拉节点PU的电位拉高，对电容C进行充电，第三晶体管M3导通，由于时钟信号端CLK的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平。由于第一输入端INPUT1的输入信号为高电平，第六晶体管M6导通，上拉节点PU的信号为高电平，第八晶体管M8导通，因此，即使第四晶体管M4或第五晶体管M5导通，将下拉节点PD的电位拉高至第一电源端VDD的信号，还会被第二电源端VGL的信号拉低，使得下拉节点PD的电位保持为低电平。

第三阶段S3，即输出阶段，第一输入端INPUT1的输入信号为低电平，第一晶体管M1截止，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第三晶体管M3导通，由于时钟信号端CLK的输入信号为高电平，信号输出端OUTPUT输出时钟信号端CLK的信号，即本级栅极驱动信号。另外，上拉节点PU电位的升高，提高了第二晶体管T2的导通能力，保证了像素充电。由于上拉节点PU的信号为高电平，第八晶体管M8保持导通，因此，即使第四晶体管M4或第五晶体管M5导通，将下拉节点PD的电位拉高至第一电源端VDD的信号，还会被第二电源端VGL的信号拉低，使得下拉节点PD的电位保持为低电平。

第四阶段S4，即下拉阶段，第一输入端INPUT1的输入信号为高电平，第一晶体管M1导通，将上拉节点PU的信号的电位拉低，第三晶体管M3截止，第八晶体管M8截止，信号输出端OUTPUT没有输出，第七晶体管M7导通，下拉节点PD被第二电源端VGL的信号拉低，使得下拉节点PD的电位保持为低电平。

第五阶段S5、上拉节点PU的信号为低电平，第八晶体管M8截止，第二输入端INPUT2的输入信号为低电平，第七晶体管M7截止，在第四晶体管M4或第五晶体管M5导通的状态下，下拉节点PD的电位拉高至第一电源端VDD的信号，第九晶体管M9和第十晶体管M10导通，将上拉节点PU和信号输出端OUTPUT的信号拉低，以进一步降低噪声。

在本实施例中，在移位寄存器执行正向扫描时，第一输入端INPUT1的信号只在输入阶段为高电平；信号输出端OUTPUT的输出信号只在输出阶段为高电平；第二输入端INPUT2的信号只在下拉阶段为高电平，在移位寄存器执行反向扫描时，第一输入端INPUT1的信号只在下拉阶段为高电平；信号输出端OUTPUT的输出信号只在输出阶段为高电平；第二输入端INPUT2的信号只在输入阶段为高电平。

基于同一发明构思，本申请实施例还提供一种移位寄存器的驱动方法，用于驱动移位寄存器，移位寄存器可执行正向扫描和反向扫描，在移位寄存器执行正向扫描时，本申请实施例提供的一种移位寄存器的驱动方法包括：

步骤101、上拉子电路在第一输入端的控制下，向上拉节点提供正扫信号端的信号，下拉子电路在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号。

步骤102、输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的信号。

步骤103、上拉子电路在第二输入端的控制下，向上拉节点提供反扫信号端的信号；下拉子电路在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号。

步骤104、降噪子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。

在移位寄存器执行反向扫描时，本申请实施例提供的一种移位寄存器的驱动方法包括：

步骤201、上拉子电路在第二输入端的控制下，向上拉节点提供反扫信号端的信号；下拉子电路在第二输入端、第一输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号。

步骤202、输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的信号。

步骤203、上拉子电路在第一输入端的控制下，向上拉节点提供正扫信号端的信号；下拉子电路在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号；

步骤204、降噪子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。

其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

基于同一发明构思，本申请实施例还提供一种栅极驱动电路，图10为本申请实施例提供的栅极驱动电路的结构示意图，如图10所示，本申请实施例提供的栅极驱动电路包括多个级联的移位寄存器。

可选地，第一级移位寄存器的第一输入端INPUT1与初始信号端STV连接，最后一级移位寄存器的第二输入端INPUT2与另一初始信号端连接，需要说明的是，第一级移位寄存器的第一输入端INPUT1连接的初始信号端和最后一级移位寄存器的第二输入端连接的初始信号端可以为同一信号端还可以为不同信号端，本申请实施例对此不作任何限定。

具体的，本申请实施例提供的移位寄存器之间的级联方式可以多种，图10是以第N级移位寄存器的信号输出端OUTPUT与第N+1级移位寄存器的第一输入端INPUT1连接，第N+1级移位寄存器的信号输出端OUTPUT与第N级移位寄存器的第二输入端INPUT2连接，N≥1为例进行说明的。需要说明的是，移位寄存器之间还可以为跳级级联的方式，例如，第N级移位寄存器的信号输出端OUTPUT与第N+i级移位寄存器的信号输入端INPUT连接等，依次类推，本申请实施例对此不作任何限定，i≥2。

图11为本申请实施例提供的栅极驱动电路的工作时序图，如图10和11所示，本申请实施例提供的栅极驱动电路还包括：第一时钟端CK1和第二时钟端CLK2，其中，第一时钟端CK1的时钟信号为高电平时，第二时钟端CK2的时钟信号为低电平，当第二时钟端CK2的时钟信号为高电平时，第一时钟端CK1的时钟信号为低电平。

可选地，第一时钟端CK1和第二时钟端CK2之间的信号可以互为反相信号，第奇数级移位寄存器的时钟信号端CLK与第一时钟端CK1连接，第偶数级移位寄存器的时钟信号端CLK与第二时钟端CK2连接。

需要说明的是，本申请实施例提供的时钟端还可以多于两个，时钟端的个数与级联方式配合使用，即若时钟信号端为两个，则第N个移位寄存器与第N+1个移位寄存器级联，依次类推，需要说明的是，图11是以两个时钟端为例进行说明的，本申请实施例对此不作限定。

其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

本申请实施例附图只涉及本申请实施例涉及到的结构，其他结构可参考通常设计。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (9)

1.一种移位寄存器，其特征在于，包括：上拉子电路、下拉子电路、降噪子电路和输出子电路；

所述上拉子电路，分别与正扫信号端、第一输入端、第二输入端、反扫信号端和上拉节点连接，用于在第一输入端的控制下，向上拉节点提供正扫信号端的信号，还用于在第二输入端的控制下，向上拉节点提供反扫信号端的信号；

所述输出子电路，分别与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的信号；

所述下拉子电路，分别与第一控制端、第二控制端、第一电源端、上拉节点、第一输入端、第二电源端、第二输入端和下拉节点连接，用于在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号，还在于在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；

所述降噪子电路，分别与下拉节点、上拉节点、信号输出端和第二电源端连接，用于在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号；

其中，所述下拉子电路包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；

第四晶体管的控制极与第一控制端连接，第四晶体管的第一极与第一电源端连接，第四晶体管的第二极与下拉节点连接；

第五晶体管的控制极与第二控制端连接，第五晶体管的第一极与第一电源端连接，第五晶体管的第二极与下拉节点连接；

第六晶体管的控制极与第一输入端连接，第六晶体管的第一极与下拉节点连接，第六晶体管的第二极与第二电源端连接；

第七晶体管的控制极与第二输入端连接，第七晶体管的第一极与下拉节点连接，第七晶体管的第二极与第二电源端连接；

第八晶体管的控制极与上拉节点连接，第八晶体管的第一极与下拉节点连接，第八晶体管的第二极与第二电源端连接；

所述第一控制端的信号和所述第二控制端的信号互为反相信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：复位子电路；

所述复位子电路，分别与复位信号端、第二电源端和上拉节点连接，用于在复位信号端的控制下，向上拉节点提供第二电源端的信号。

3.根据权利要求1所述的移位寄存器，其特征在于，所述正扫信号端和所述反扫信号端的信号互为反相信号。

4.根据权利要求1所述的移位寄存器，其特征在于，所述上拉子电路包括：第一晶体管和第二晶体管；

第一晶体管的控制极与第一输入端连接，第一晶体管的第一极与正扫信号端连接，第一晶体管的第二极与上拉节点连接；

第二晶体管的控制极与第二输入端连接，第二晶体管的第一极与反扫信号端连接，第二晶体管的第二极与上拉节点连接；

所述输出子电路包括：第三晶体管和电容；

第三晶体管的控制极与上拉节点连接，第三晶体管的第一极与时钟信号端连接，第三晶体管的第二极与信号输出端连接；

电容的第一端与上拉节点连接，电容的第二端与信号输出端连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述降噪子电路包括：第九晶体管和第十晶体管；

第九晶体管的控制极与下拉节点连接，第九晶体管的第一极与上拉节点连接，第九晶体管的第二极与第二电源端连接；

第十晶体管的控制极与下拉节点连接，第十晶体管的第一极与信号输出端连接，第十晶体管的第二极与第二电源端连接。

6.根据权利要求2所述的移位寄存器，其特征在于，所述复位子电路包括：第十一晶体管；

第十一晶体管的控制极与复位信号端连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器包括：复位子电路，其中，上拉子电路包括：第一晶体管和第二晶体管；输出子电路包括：第三晶体管和电容；降噪子电路包括：第九晶体管和第十晶体管；复位子电路包括：第十一晶体管；

第一晶体管的控制极与第一输入端连接，第一晶体管的第一极与正扫信号端连接，第一晶体管的第二极与上拉节点连接；

第二晶体管的控制极与第二输入端连接，第二晶体管的第一极与反扫信号端连接，第二晶体管的第二极与上拉节点连接；

第三晶体管的控制极与上拉节点连接，第三晶体管的第一极与时钟信号端连接，第三晶体管的第二极与信号输出端连接；

电容的第一端与上拉节点连接，电容的第二端与信号输出端连接；

第九晶体管的控制极与下拉节点连接，第九晶体管的第一极与上拉节点连接，第九晶体管的第二极与第二电源端连接；

第十晶体管的控制极与下拉节点连接，第十晶体管的第一极与信号输出端连接，第十晶体管的第二极与第二电源端连接；

第十一晶体管的控制极与复位信号端连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接。

8.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1～7任一项所述的移位寄存器。

9.一种移位寄存器的驱动方法，其特征在于，用于驱动如权利要求1～7任一项所述的移位寄存器，所述移位寄存器可执行正向扫描和反向扫描，

在移位寄存器执行正向扫描时，所述方法包括：

上拉子电路在第一输入端的控制下，向上拉节点提供正扫信号端的信号，下拉子电路在第一输入端、第二输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；

输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的信号；

上拉子电路在第二输入端的控制下，向上拉节点提供反扫信号端的信号；下拉子电路在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号；

降噪子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号；

在移位寄存器执行反向扫描时，所述方法包括：

上拉子电路在第二输入端的控制下，向上拉节点提供反扫信号端的信号；下拉子电路在第二输入端、第一输入端和上拉节点的控制下，向下拉节点提供第二电源端的信号；

输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的信号；

上拉子电路在第一输入端的控制下，向上拉节点提供正扫信号端的信号；下拉子电路在第一控制端或第二控制端的控制下，向下拉节点提供第一电源端的信号；

降噪子电路在下拉节点的控制下，向上拉节点和信号输出端提供第二电源端的信号。

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