KR101012972B1

KR101012972B1 - 액티브 매트릭스 표시장치

Info

Publication number: KR101012972B1
Application number: KR1020030099481A
Authority: KR
Inventors: 장용호; 조남욱; 윤수영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2003-12-30
Filing date: 2003-12-30
Publication date: 2011-02-10
Also published as: CN1637549A; US7420536B2; KR20050068284A; CN1637549B; US20050156856A1

Abstract

열화가 없는 시프트레지스터를 구현할 수 있는 액티브 매트릭스 표시장치가 개시된다.

본 발명의 액티브 매트릭스 표시장치는, 게이트드라이버에 구비된 다수의 시프트레지스터들 각각은, 다수의 클럭신호들에 따라 충전된 제1 노드의 전압과 제2 노드의 전압 또는 제3 노드의 전압 중 하나의 전압에 따라 상기 다수의 클럭신호들 중 하나의 클럭신호 또는 제1 공급전압 중 하나를 선택하여 출력하기 위한 출력부; 및 상기 개시신호 및 상기 다수의 클럭신호들 중 다른 클럭신호에 따라 상기 제1 노드를 제어하는 제1 제어부; 및 상기 개시신호 또는 상기 다수의 클럭신호들 중 또 다른 클럭신호에 따라 상기 제2 노드 및 제3 노드를 제어하는 제2 제어부를 구비하고, 상기 출력부를 통해 상기 제1 공급전압이 출력될 때, 상기 제2 노드 또는 상기 제3 노드에는 일정 주기별로 조절되는 제2 및 제3 공급전압이 교대로 충전되게 된다. 따라서, 본 발명에 의하면, 교대로 서로 상이한 극성 전압을 충전시켜 줌으로써, 스트레스 전압을 누적되지 않게 하여 열화를 제거함으로써, 장수명 사용이 가능하고 화질 품질을 향상시킬 수 있다.

액티브 매트릭스 표시장치, 게이트드라이버, 시프트레지스터, 열화

Description

액티브 매트릭스 표시장치{Active matrix display device}

도 1은 일반적인 액정표시장치의 게이트드라이버를 도시한 블록도.

도 2는 도 1에 도시된 시프트레지스터의 상세한 회로구성을 나타낸 도면.

도 3은 도 1에 도시된 시프트레지스터의 전압 파형을 나타낸 도면.

도 4는 도 1에 도시된 시프트레지스터에서 누적 스트레스 전압이 프레임별로 증가하는 모습을 나타낸 도면.

도 5는 본 발명의 바람직한 제1 실시예에 따른 액정표시장치에 구비된 게이트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면.

도 6은 도 5에 도시된 시프트레지스터의 전압파형을 나타낸 도면.

도 7a 및 도 7b는 도 5에 도시된 시프트레지스터에서 누적 스트레스 전압이 완화되는 모습을 나타낸 도면.

도 8a 및 도 8b는 도 5에 도시된 시프트레지스터에서 일정 직류 전압에 의한 문턱 전압의 이동 모습을 나타낸 도면.

도 9는 도 5는 본 발명의 바람직한 제2 실시예에 따른 액정표시장치에 구비된 게이트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면.

도 10은 본 발명의 바람직한 제3 실시예에 따른 액정표시장치에 구비된 게이 트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면.

도 11은 본 발명의 바람직한 제4 실시예에 따른 액정표시장치에 구비된 게이트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 명칭>

21 : 제1 제어부 23 : 제2 제어부

25 : 출력부

본 발명은 액티브 매트릭스 표시장치에 관한 것으로, 특히 게이트 신호를 열화없이 안정적으로 게이트 라인에 인가하여 줄 수 있는 액티브 매트릭스 표시장치에 관한 것이다.

일반적으로, 액정표시장치 또는 유기 EL(OLED)과 같이 액티브 매트릭스(matrix) 형태로 배열된 화소들을 구동하여 화상을 표시하는 장치가 활발하게 연구되어 왔다.

특히, 액정표시장치는 액티브 매트릭스 형태로 배열된 화소들에 화상 정보에 따른 데이터신호를 개별적으로 공급하여, 액정층의 광투과율을 조절함으로써, 원하는 화상을 표시할 수 있도록 한 표시장치이다.

따라서, 상기 액정표시장치는 화소들이 매트릭스 형태로 배열된 액정패널과 상기 액정패널을 구동하기 위한 구동회로를 구비한다.

액정패널에는 게이트라인들과 데이터라인들이 교차하여 배열되게 되고, 그 게이트라인들과 데이터라인들의 교차점에 화소영역들이 위치하게 된다. 이러한 화소영역에는 스위칭소자인 박막트랜지스터(Thin Film Transistor)와, 상기 박막트랜지스터에 연결된 화소전극이 구비되게 된다. 이때, 상기 박막트랜지스터의 게이트단자는 상기 게이트라인에 연결되고, 소스단자는 상기 데이터라인에 연결되며, 드레인단자는 상기화소전극에 연결되게 된다.

구동회로는 게이트라인들에 출력신호(예컨대, 게이트신호)를 순차적으로 공급하기 위한 게이트드라이버와, 데이터라인들에 비디오신호를 공급하기 위한 데이터드라이버를 구비한다.

상기 게이트드라이버는 출력신호를 상기 게이트라인들에 순차적으로 공급하여 액정패널 상에 화소들이 1라인 분씩 선택되도록 한다. 상기 데이터드라이버는 게이트라인들이 순차적으로 선택될 때마다, 상기 데이터라인들에 비디오신호를 공급한다. 이에 따라, 액정표시장치는 화소별로 인가되는 비디오신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 액정층의 광투과율을 조절함으로써 화상을 표시한다.

최근 들어, 제조단가를 낮추기 위해 상기 게이트드라이버와 상기 데이터드라이버를 상기 액정패널 상에 내장한 내장형 액정표시장치가 개발되고 있다.

이러한 내장형 액정표시장치에서는 박막트랜지스터를 제조할 때, 게이트드라이버가 동시에 제조되게 된다. 이때, 데이터드라이버는 내장될 수도 있고 내장되지 않을 수도 있다.

이때, 상기 게이트드라이버에는 도 1에 도시된 바와 같이 출력신호를 각 게이트라인마다 순차적으로 공급하기 위한 다수의 시프트레지스터가 구비되게 된다. 물론, 상기 데이터드라이버에도 다수의 시프트레지스터가 구비될 수 있다.

도 1은 일반적인 액정표시장치의 게이트드라이버를 도시한 블록도이다.

상기 게이트드라이버에 구비된 다수의 시프트레지스터(ST1 내지 STn)는 스타트 펄스(SP) 입력라인에 종속 접속됨과 아울러 4상 클럭신호(C1 내지 C4) 입력라인 중 3개의 클럭신호 입력라인 각각에 접속된다. 4상 클럭신호(C1 내지 C4)는 도 3에 도시된 바와 같이 순차적으로 한 클럭만큼씩 위상 지연된 형태로 공급되게 된다. 이러한 클럭신호들(C1 내지 C4) 중 3개의 클럭신호를 이용하여 시프트레지스터들(ST1 내지 STn) 각각은 스타트 펄스(SP)를 한 클럭만큼씩 쉬프트시켜 출력한다. 이러한 쉬프트레지스터들(ST1 내지 STn)로부터 각각 출력되는 출력신호들(Vg1 내지 Vgn)은 대응되는 게이트라인들(GL1 내지 GLn)에 순차적으로 공급됨과 아울러 다음단 시프트레지스터의 스타트 펄스로 공급된다.

따라서, 상기 게이트드라이버는 게이트라인들(GL1 내지 GLn) 각각에 출력단이 각각 접속된 다수의 시프트레지스터(ST1 내지 STn)로 구성된다. 다수의 스테이지들은 도 2에 도시된 바와 같이 종속적으로 접속되어 스타트 펄스를 쉬프트시킴으로써 게이트라인들(GL)에 순차적으로 출력신호를 공급한다.

구체적으로 살펴보면, 제1 시프트레지스터(ST1)에는 스타트 펄스(SP)가 입력되고, 제2 내지 제n 시프트레지스터들(ST2 내지 STn)에는 이전단 시프트레지스터의 출력신호가 입력된다. 이러한 시프트레지스터들(ST1 내지 STn)은 도 3에 도시된 바와 같이 순차적으로 위상이 지연되는 제1 내지 제4 클럭신호(C1 내지 C4) 중 3개의 클럭신호를 입력받는다. 입력받은 3개의 클럭신호를 이용하여 시프트레지스터들(ST1 내지 STn)은 스타트 펄스(SP)를 쉬프트시킴으로써 출력신호들(Vg1 내지 Vgn)을 순차적으로 출력하게 된다.

도 2는 도 1에 도시된 시프트레지스터의 상세한 회로구성을 나타낸 도면이다.

도 2에 도시된 제1 시프트레지스터(ST1)는 스타트 펄스(SP)와 제4 클럭신호(C4)에 따라 Q노드를 제어하는 제1 제어부(11)와, 제3 클럭신호(C3) 및 스타트 펄스(SP)에 따라 QB노드를 제어하는 제2 제어부(13)와, Q노드의 전압 및 QB노드의 전압에 따라 제1 클럭신호(C1) 및 제1 공급전압(VSS) 중 어느 하나를 선택하여 출력하기 위한 출력부(15)를 구비한다.

제1 제어부(11)는 Q노드를 통해 출력부(15)의 제6 트랜지스터(T6)를 제어하여 제1 클럭신호(C1)가 게이트라인(GL1)을 통해 출력신호(Vg1)로 공급되게 한다. 이를 위하여, 제1 제어부(11)는 스타트 펄스(SP) 입력라인에 다이오드형으로 접속된 제1 트랜지스터(T1)와, 제1 트랜지스터(T1)와 제4 클럭신호(C4) 입력라인 및 Q노드 사이에 접속된 제2 트랜지스터(T2)를 구비한다.

제2 제어부(13)는 QB노드를 통해 출력부(15)의 제7 트랜지스터(T7)를 제어하여 제1 공급전압(VSS)이 게이트라인(GL1)을 통해 출력신호(Vg1)로 공급되게 한다. 이를 위하여, 제2 제어부(13)는 제2 공급전압(VDD) 입력라인과 제3 클럭신호(C3) 입력라인 및 QB노드 사이에 접속된 제4 트랜지스터(T4)와, 제4 트랜지스터(T4)와 스타트 펄스(SP) 입력라인 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제5 트랜지스터(T5)를 구비한다.

출력부(15)는 Q노드의 전압에 따라 제1 클럭신호(C1)를 선택하여 게이트라인(GL1)으로 공급하는 제6 트랜지스터(T6)와, QB노드의 전압에 따라 제1 공급전압(VSS)을 선택하여 게이트라인(GL1)으로 공급하는 제7 트랜지스터(T7)를 구비한다.

그리고, 제1 제어부(11)는 Q노드 및 QB노드와 제1 공급전압(VSS) 입력라인 사이에 접속되어 제7 트랜지스터(T7)와 듀얼동작으로 QB노드를 제어하는 제3 트랜지스터(T3)를 더 구비한다.

이러한 구성을 가지는 제1 시프트레지스터(ST1)는 도 3에 도시된 바와 같이 순차적으로 한 클럭만큼씩 위상지연되는 형태를 가지는 제1 내지 제4 클럭신호(C1 내지 C4)가 공급된다. 여기서, 제4 클럭신호(C4)는 스타트 펄스(SP)와 동기된 위상을 갖는다. 스타트 펄스(SP) 및 제1 내지 제4 클럭신호(C1 내지 C4)는 -5V 내지 20V로 스윙하는 전압을 갖는다. 즉, 평상시에는 -5V로 인가되다가 펄스가 온되는 구간동안 20V로 인가되게 된다. 여기서, -5V를 로우상태의 전압이라 하고, 20V를 하이상태의 전압이라 하기로 한다. 그리고, 상기 제1 공급전압(VSS)은 부극성 전압(-5V)을 갖는데 반해, 상기 제2 공급전압(VDD)은 정극성 전압(20V)을 갖는다. 이러한 구동 파형을 참조하여 제1 시프트레지스터(ST1)의 동작을 살펴보면 다음과 같다.

T1 기간에서 스타트 펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태가 되면, 제1 및 제2 트랜지스터(T1, T2)가 턴-온되어 Q노드에는 약 20V 정도의 전압이 충전된다. 이에 따라, Q노드에 게이트단자가 접속된 제6 트랜지스터(T6)가 서서히 턴-온된다. 아울러, 하이상태의 스타트 펄스(SP)에 의해 제5 트랜지스터(T5)가 턴-온되어 제1 공급전압(VSS) 입력라인으로부터의 -5V의 전압이 QB노드에 충전된다. 이에 따라, QB노드에 게이트단자가 접속된 제3 및 제7 트랜지스터(T3, T7)가 턴-오프된다. 이 결과, 턴-온된 제6 트랜지스터(T6)를 통해 로우상태를 유지하는 제1 클럭신호(C1)의 전압 -5V가 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 공급되어 게이트라인은 로우상태(-5V)로 충전된다.

T2 기간에서 스타트 펄스(SP)와 제4 클럭신호(C4)가 로우상태가 되고 제1 클럭신호(C1)가 하이상태가 되면, 제6 트랜지스터의 게이트와 소스 사이에 형성된 내부 캐패시터(Cgs) 등의 영향으로 부트스트래핑(Bootstrapping) 현상이 발생하여 Q노드는 40V 정도까지 전압을 충전하게 되어 확실한 하이상태가 된다. 이러한 부트스트래핑 현상은 제1 내지 제3 트랜지스터(T1 내지 T3)가 모두 턴-오프되어 Q노드가 플로팅상태이기 때문에 가능하다. 이에 따라, 제6 트랜지스터(T6)가 확실하게 턴-온되어 제1 클럭신호(C1)의 하이상태의 전압(20V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)으로 빠르게 충전되어 그 게이트라인은 20V의 하이상태로 충전되게 된다.

T3 기간에서 제1 클럭신호(C1)가 로우상태가 되고 제2 클럭신호(C2)가 하이상태가 되면, Q노드의 전압은 다시 약 20V정도로 떨어지고 턴-온된 제6 트랜지스터(T6)를 경유하여 제1 클럭신호(C1)의 로우상태의 전압(-5V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 충전된다.

T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면, 제4 트랜지스터(T4)가 턴-온되어 제2 공급전압(VDD)인 20V가 QB노드에 충전됨으로써 제3 및 제7 트랜지스터(T3, T7)가 턴-온된다. 이에 따라, 턴-온된 제3 트랜지스터(T3)를 경유하여 Q노드에 충전된 약 20V의 전압은 -5V로 바뀌게 되고, 턴-온된 제7 트랜지스터(T7)를 경유하여 제1 공급전압(VSS) 입력라인으로부터 -5V의 전압이 제1 시프트레지스터(ST1)의 게이트라인(GL1)으로 로우상태로 충전되게 된다. 이러한 상태는 다음 프레임에서 다시 스타트 펄스(SP)와 제4 클럭신호가 공급될 때까지 유지된다. 즉, 제4, 제1 및 제2 클럭신호(C4, C1, C2) 구간동안 제6 트랜지스터(T6)를 통해 하이상태의 전압이 출력되고, 다음 제3 클럭신호(C3)가 공급되는 시점부터 다음 프레임에서 스타트 펄스(SP) 및 제4 클럭신호가 공급될 때까지 Q노드에는 로우상태의 전압이 유지되고, QB노드에는 하이상태의 전압이 인가되게 된다. 결국, 한 프레임의 대부분의 시간에서 QB노드에 하이상태의 전압이 유지되게 된다. 따라서, 장시간 이러한 상태로 동작되게 되면, QB노드에 게이트 단자가 접속된 제7 트랜지스터(T7)는 열화가 발생하게 되어 트랜지스터 특성이 저하되게 되고 심한 경우에는 트랜지스터에 치명적인 손상이 발생하여 동작되지 않게 되는 경우가 생길수 있다. 이에 따라 화면에 제대로 된 화상이 표시되지 않게 되어 결국 화질이 저하될 가능성이 제기된다.

한편, 제2 시프트레지스터(ST2)는 전술한 제1 시프트레지스터(ST1)와 동일한 구성을 가진다. 다만, 제2 시프트레지스터(ST2)는 상기 제1 시프트레지스터(ST1)에 이용된 클럭신호들과는 한 클럭만큼씩 위상차를 갖는 클럭신호들(예컨대, C1, C2, C4)과 제1 시프트레지스터(ST1)의 하이상태의 출력신호(Vg1)를 이용하여 상기 제1 시프트레지스터(ST1)와 같이 동작하게 된다. 이에 따라, 제2 시프트레지스터(ST2)는 제1 시프트레지스터(ST1)와 대비하여 한 클럭만큼 쉬프트된 하이상태의 출력신호(Vg2)를 출력하게 된다.

나머지 시프트레지스터(ST2 내지 STn)도 앞서 설명한 바와 동일하게 동작하게 됨으로써, 하이상태의 출력신호들(Vg3 내지 Vgn)을 순차적으로 게이트라인(GL1)으로 출력하게 된다.

따라서, 한 프레임동안 각 게이트라인들(GL1 내지 GLn)에 접속된 시프트레지스터들(ST1 내지 STn)에 의해 순차적으로 하이상태의 출력신호들(Vg1 내지 Vgn)이 출력되며, 이러한 과정은 프레임별로 반복하여 동작되게 된다.

상기와 같이 구성된 게이트드라이버에서는 한 프레임 주기(16.67ms)동안 각 게이트라인에 하이상태의 출력신호들(Vg1 내지 Vgn)이 공급되는 시간(20㎲)은 매우 짧게 된다. 이에 반해, 각 게이트라인들(GL1 내지 GLn)은 한 프레임 주기의 대부분 시간(90% 이상) 동안에는 로우상태(0V)의 출력신호들(Vg1 내지 Vgn)이 공급되게 된다. 이때, 로우상태의 출력신호들(Vg1 내지 Vgn)이 공급되는 동안, 제7 트랜지스터(T7)의 게이트단자에는 하이상태의 전압이 유지되게 된다. 즉, 이와 같이 매 프레임별로 대부분의 시간동안 게이트라인(GL)에 로우상태의 전압을 유지하기 위해서는 제7 트랜지스터(T7)의 게이트단자에 하이상태의 전압이 유지되어야 한 다. 따라서, 지속적으로 이와 같은 과정이 반복됨으로써, 상기 제7 트랜지스터(T7)에는 스트레스 전압이 누적되어 열화가 발생되게 된다.

즉, 도 4에 도시된 바와 같이, 프레임별로 스트레스 전압이 누적되어 증가되게 된다.

일반적으로, 액정표시장치는 디스플레이 장치에 적용되어 적게는 수년에서 길게는 수십년 동안 화면상에 화상이 표시되게 된다.

하지만, 이와 같이 스트레스 전압이 지속적으로 누적됨에 따라 열화가 발생되고, 이러한 열화에 의해 제7 트랜지스터(T7)의 문턱전압이 증가 또는 감소되게 되고 이동도(mobility)도 감소되게 된다. 따라서, 결국에는 소자 성능이 악화되어 제7 트랜지스터(T7)의 동작이 정확하게 제어되지 않게 됨으로써, 화면상에 제대로 화상이 표시되지 못하게 되어 화질 저하로 이어지게 되는 문제점이 있었다. 또한, 이러한 열화에 의해 액정표시장치의 수명이 짧아지게 되는 문제점도 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 시프트레지스터의 열화를 해소함으로써, 화질 품질을 높임과 동시에 장수명 구동이 가능한 액티브 매트릭스 표시장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따르면, 액티브 매트릭스 표시장치는, 화상을 표시하기 위한 화소들이 액티브 매트릭스 형태로 배열된 표시패널; 상기 표시패널에 내장되어 상기 표시패널의 게이트라인들에 출력신호를 공급하기 위한 게이트드라이버; 및 상기 표시패널의 데이터라인들에 상기 화상을 공급하기 위한 데이터드라이버를 구비하고, 상기 게이트드라이버는, 개시신호를 시프트하여 순차적으로 상기 출력신호로 출력하는 다수의 시프트레지스터들을 구비하고, 상기 각 시프트레지스터는, 다수의 클럭신호들에 따라 충전된 제1 노드의 전압과 제2 노드의 전압 또는 제3 노드의 전압 중 하나의 전압에 따라 상기 다수의 클럭신호들 중 하나의 클럭신호 또는 제1 공급전압 중 하나를 선택하여 출력하기 위한 출력부; 및 상기 개시신호 및 상기 다수의 클럭신호들 중 다른 클럭신호에 따라 상기 제1 노드를 제어하는 제1 제어부; 및 상기 개시신호 또는 상기 다수의 클럭신호들 중 또 다른 클럭신호에 따라 상기 제2 노드 및 제3 노드를 제어하는 제2 제어부를 구비하고, 상기 출력부를 통해 상기 제1 공급전압이 출력될 때, 상기 제2 노드 또는 상기 제3 노드에는 일정 주기별로 조절되는 제2 및 제3 공급전압이 교대로 충전되는 것을 특징으로 한다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 개시신호는 첫번째 시프트레지스터에는 개시신호로 공급되고, 상기 첫번째 시프트레지스터를 제외한 나머지 시프트레지스터들에는 이전 시프트레지스터로부터 출력된 출력신호로 공급될 수 있다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 다수의 클럭신호들은 적어도 3상 이상의 클럭신호들을 가질 수 있다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 일정 주기는 n 프레임(단, n은 자연수)일 수 있다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 서로 상이한 극성 전압은 하이상태의 전압 및 이에 대칭 또는 비대칭으로 반전되는 아이들 전압일 수 있다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 제1 제어부는, 상기 개시신호 입력라인에 접속된 제1 트랜지스터; 상기 제1 트랜지스터, 상기 다른 클럭신호 입력라인 및 상기 제1 노드 사이에 접속되어 상기 개시신호를 상기 제1 노드에 충전시키는 제2 트랜지스터; 상기 제1 노드, 상기 제2 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제3 트랜지스터; 상기 제1 노드, 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제4 트랜지스터; 및 상기 제3 트랜지스터 또는 상기 제4 트랜지스터 중 하나에 의해 상기 제1 노드에 충전된 개시신호를 상기 공급전압으로 변경될 때 변경시간을 단축시켜 주도록 상기 제1 노드, 상기 또 다른 클럭신호 입력라인 및 상기 제1 공급전압 입력 라인 사이에 접속된 제14 트랜지스터를 구비할 수 있다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 제1 제어부는, 상기 다른 클럭신호 입력라인에 접속된 제1 트랜지스터; 상기 제1 트랜지스터, 상기 개시신호 입력라인 및 상기 제1 노드 사이에 접속되어 상기 개시신호를 상기 제1 노드에 충전시키는 제2 트랜지스터; 상기 제1 노드, 상기 제2 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제3 트 랜지스터; 상기 제1 노드, 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제4 트랜지스터; 및 상기 제3 트랜지스터 또는 상기 제4 트랜지스터 중 하나에 의해 상기 제1 노드에 충전된 개시신호를 상기 공급전압으로 변경될 때 변경시간을 단축시켜 주도록 상기 제1 노드, 상기 또 다른 클럭신호 입력라인 및 상기 제1 공급전압 입력 라인 사이에 접속된 제14 트랜지스터를 구비할 수 있다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 제2 제어부는, 상기 제2 공급전압 입력라인, 상기 또 다른 클럭신호 입력라인 및 상기 제2노드 사이에 접속되어 상기 제2 공급전압을 상기 제2 노드에 충전시키는 제5 트랜지스터; 상기 제2 노드, 상기 개시신호 입력라인 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제2 노드에 충전시키는 제6 트랜지스터; 상기 제3 공급전압 입력라인, 상기 또 다른 클럭신호 입력라인 및 상기 제3 노드 사이에 접속되어 상기 제3 공급전압을 상기 제3 노드에 충전시키는 제7 트랜지스터; 및 상기 제3 노드, 상기 개시신호 입력라인 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제3 노드에 충전시키는 제8 트랜지스터를 구비할 수 있다.

이때, 상기 제2 제어부는 상기 제1 공급전압의 역류를 차단하기 위한 역방향 다이오드 역할을 수행하기 위해 상기 제2 노드 또는 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속된 제12 및 제13 트랜지스터를 더 구비할 수 있다.

상기 액티브 매트릭스 표시장치에 따르면, 상기 출력부는, 상기 제1 노드 및 상기 또 다른 클럭신호 입력라인에 접속되어 상기 제1 노드의 전압에 따라 상기 하 나의 클럭신호를 선택하여 출력하는 제9 트랜지스터; 상기 제9 트랜지스터, 상기 제2 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제2 노드의 전압에 따라 상기 제1 공급전압을 선택하여 출력하는 제10 트랜지스터; 및 상기 제9 트랜지스터, 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제3 노드의 전압에 따라 상기 제1 공급전압을 선택하여 출력하는 제11 트랜지스터를 구비할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 5는 본 발명의 바람직한 제1 실시예에 따른 액정표시장치에 구비된 게이트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면이다.

앞서 설명한 바와 같이, 액정표시장치의 게이트드라이버에는 출력신호(Vg1 내지 Vgn)를 순차적으로 출력시키기 위한 다수의 시프트레지스터들이 구비된다.

이하의 설명에서는 이러한 시프트레지스터들 중 제1 시프트레지스터(ST1)를 중심으로 설명한다. 나머지 시프트레지스터들(ST2 내지 STn)은 상기 제1 시프트레지스터(ST1)와 동일한 동작으로 수행될 수 있다. 이때, 상기 제1 시프트레지스터(ST1)의 하이상태의 출력신호(Vg1)가 다음 제2 시프트레지스터(ST2)의 스타트 펄스로 공급되고, 상기 제2 시프트레지스터(ST2)로부터 출력된 하이상태의 출력신호(Vg2)가 다음 제3 시프트레지스터(ST3)의 스타트 펄스로 공급된다. 나머지도 시프트레지스터들(ST4 내지 STn)도 모두 전단의 하이상태의 출력신호를 스타트 펄스로 공급받아 한 클럭만큼 위상이 시프트된 소정의 하이상태의 출력신호들이 출력될 수 있다.

도 5를 참조하면, 상기 제1 시프트레지스터(ST1)는 스타트 펄스(SP)와 제4 클럭신호(C4)에 따라 Q노드를 제어하는 제1 제어부(21)와, 제3 클럭신호(C3) 및 스타트 펄스(SP)에 따라 QBO노드 및 QBE노드를 제어하는 제2 제어부(23)와, Q노드의 전압과 QBO노드 및 QBE노드의 전압에 따라 제1 클럭신호(C1) 및 제1 공급전압(VSS) 중 어느 하나를 선택하여 출력하기 위한 출력부(25)를 구비한다.

제1 제어부(21)는 Q노드를 통해 출력부(25)의 제9 트랜지스터(T9)를 제어하여 제1 클럭신호(C1)가 게이트라인(GL1)을 통해 하이상태의 출력신호(Vg1)로 공급되게 한다. 이를 위하여, 제1 제어부(21)는 스타트 펄스(SP) 입력라인에 다이오드형으로 접속된 제1 트랜지스터(T1)와, 제1 트랜지스터(T1)와 제4 클럭신호(C4) 입력라인 및 Q노드 사이에 접속된 제2 트랜지스터(T2)를 구비한다.

제2 제어부(23)는 QBO노드 및 QBE노드를 통해 출력부(25)의 제10 및 제11 트랜지스터(T10, T11)를 제어하여 제1 공급전압(VSS)이 게이트라인(GL1)을 통해 로우상태의 출력신호(Vg1)로 공급되게 한다. 이를 위하여, 제2 제어부(23)는 제2 공급전압(VDD1) 입력라인과 제3 클럭신호(C3) 입력라인 및 QBO노드 사이에 접속된 제5 트랜지스터(T5)와, 상기 QBO노드와 스타트 펄스(SP) 입력라인 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제6 트랜지스터(T6), 제3 공급전압(VDD2) 입력라인과 제3 클럭신호(C3) 입력라인 및 QBE노드 사이에 접속된 제7 트랜지스터(T7)와, 상기 QBE노드와 스타트 펄스(SP) 입력라인 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제8 트랜지스터(T8)를 구비한다. 여기서, 상기 QBO노드와 상기 QBE노드에는 제4, 제1 및 제2 클럭신호(C4, C1, C2) 구간동 안 제1 공급전압(VSS)이 충전되고, 제3 클럭신호(C3)가 하이상태가 될 때 대칭의 극성 전압(VDD1, VDD2)이 충전되는 것이 바람직하다. 물론, 이것은 도 5와 같이 각 클럭신호들이 각 트랜지스터들과 연결될 때를 반영한 것이고, 도 5와 달리 각 클럭신호들이 각 트랜지스터들에 연결될 때도 QBO노드와 QBE노드는 앞서 설명한 바와 같이 충전될 수 있다. 결국, 상기 QBO노드와 상기 QBE노드는 4상 클럭신호들(C1 내지 C4) 중 3개의 클럭신호동안 제1 공급전압(VSS)이 충전되고, 한 개의 클럭신호동안 대칭의 극성 전압(예컨대, VDD1은 정극성의 하이상태 전압(20V), VDD2는 부극성의 아이들 전압(-20V))이 충전될 수 있다. 그리고, 이와 같이 충전된 대칭의 극성 전압은 다음 프레임에서 동작될 때의 하나의 클럭신호동안 앞서 대칭의 극성 전압을 다시 반전시킨 전압(예컨대, VDD1은 아이들 전압(-20V), VDD2는 정극성의 하이상태 전압(20V))이 충전될 수 있다.

출력부(25)는 Q노드의 전압에 따라 제1 클럭신호(C1)를 선택하여 게이트라인(GL1)으로 공급하는 제9 트랜지스터(T9)와, QBO노드의 전압 또는 QBE노드의 전압 중 하나의 전압에 따라 제1 공급전압(VSS)을 선택하여 게이트라인(GL1)으로 공급하는 제10 및 제11 트랜지스터(T10, T11)를 구비한다. 앞서 설명한 바와 같이, 상기 QBO노드와 QBE노드는 서로 상반된 전압이 충전되게 되므로, 이중 정극성의 하이상태 전압이 충전된 노드(예컨대, QBO노드)에 게이트단자가 접속된 제10 트랜지스터(T10)가 턴-온되어, 로우상태의 제1 공급전압(VSS)이 게이트라인(GL1)으로 공급되게 된다. 물론, 이와 반대의 상황도 가능하다.

그리고, 제1 제어부(21)는 Q노드 및 QBO노드와 제1 공급전압(VSS) 입력라인 사이에 접속되어 제10 트랜지스터(T10)와 듀얼동작으로 QBO노드를 제어하는 제3 트랜지스터(T3)와 Q노드 및 QBE노드와 제1 공급전압(VSS) 입력라인 사이에 접속되어 제11 트랜지스터(T11)와 듀얼동작으로 QBE노드를 제어하는 제4 트랜지스터(T4)를 더 구비한다.

여기서, 상기 제2 공급전압(VDD1)과 상기 제3 공급전압(VDD2)은 일정 주기별로 대칭의 극성 전압(즉, 정극성의 하이상태 전압 및 부극성의 아이들 전압)이 반전되는 것이 바람직하다. 지금까지는 한 프레임별로 대칭의 극성 전압이 반전되는 것으로 설명하였지만, 한 프레임별뿐만 아니라 2 프레임별 또는 3프레임별 등을 일정 주기로 대칭의 극성 전압이 반전될 수도 있다.

예를 들어, 한 프레임별 주기를 갖는 경우, 홀수번째 프레임에서 상기 제2 공급전압(VDD1)은 20V의 정극성의 하이상태 전압을 갖고 상기 제3 공급전압(VDD2)은 -20V의 부극성의 아이들 전압을 갖는 한편, 짝수번째 프레임에서 이와 대칭적으로 반전되어 상기 제2 공급전압(VDD1)은 -20V의 부극성의 아이들 전압을 갖고 상기 제3 공급전압(VDD2)은 20V의 정극성의 하이상태 전압을 갖도록 변경될 수 있다.

또한, 상기 제2 공급전압(VDD1)과 상기 제3 공급전압(VDD2)은 일정 주기별로 비대칭의 극성 전압(예컨대, 20V와 -10V)으로 변경될 수 있다.

예를 들어, 한 프레임별 주기를 갖는 경우, 홀수번째 프레임에서 상기 제2 공급전압(VDD1)은 20V의 정극성의 하이상태 전압을 갖고 상기 제3 공급전압(VDD2)은 -10V의 부극성의 아이들 전압을 갖는 한편, 짝수번째 프레임에서 이와 비대칭적으로 반전되어 상기 제2 공급전압(VDD1)은 -10V의 부극성의 아이들 전압을 갖고 상 기 제3 공급전압(VDD2)은 20V의 정극성의 하이상태 전압을 갖도록 변경될 수 있다. 이때, 부극성의 아이들 전압은 적어도 제1 공급전압(VSS)을 포함하여 그 이하인 것이 바람직하다.

또한, 상기 제2 공급전압(VDD1)과 상기 제3 공급전압(VDD2)은 일정 주기에 관계없이 동일한 정극성의 하이상태 전압(20V)을 가질 수도 있다. 이와 같이 제2 및 제3 공급전압(VDD1, VDD2)이 동일한 정극성의 하이상태 전압을 갖게 되면, 제3 클럭신호가 하이상태가 될 때, QBO노드 및 QBE노드에 동일한 정극성의 하이상태 전압(20V)이 충전되게 되고, 이러한 상태는 다음 프레임의 스타트 펄스가 공급될 때까지 지속되게 된다. 그리고, 이와 같은 동작은 매 프레임별로 반복되게 된다. 이러한 경우, QBO노드와 QBE노드에 동일한 정극성의 하이상태 전압이 충전되게 되어, 제 10 및 제11 트랜지스터(T10, T11)에 발생되는 열화를 근본적으로 해결하여 주지는 못하지만, 제10 및 제 11 트랜지스터의 충전면적을 확대하게 되어 어느 정도의 열화방지에는 효과가 있다.

또한, 상기 제2 공급전압(VDD1)과 상기 제3 공급전압(VDD2)은 일정주기에 관계없이 직류전압을 가질 수도 있다. 이때, 상기 제2 공급전압은 일정주기에 관계없이 직류전압을 갖는데 반해, 상기 제3 공급전압은 일정주기별로 반전 전압을 가질 수 있다. 물론, 이와 반대로 상기 제2 및 제3 공급전압이 생성될 수도 있다.

따라서, 상기 제2 공급전압(VDD1)과 상기 제3 공급전압(VDD2)에 의해 충전되는 상기 QBO노드의 전압과 QBE노드의 전압은 대칭의 극성 전압을 갖게 되므로, 상기 QBO노드에 접속된 제10 트랜지스터(T10)의 게이트단자에 정극성의 하이상태 전 압이 공급되는 경우, 상기 QBE노드에 접속된 제11 트랜지스터(T11)의 게이트단자에는 부극성의 아이들 전압이 공급되게 된다.

또한, 일정한 주기별( 1프레임별, 2프레임별, 3프레임별 등)로 상기 제2 공급전압(VDD1)과 상기 제3 공급전압(VDD2)의 전압이 대칭적으로 반전되므로, 제1 주기에서 상기 제10 트랜지스터(T10)의 게이트단자가 정극성의 하이상태 전압이고, 상기 제11 트랜지스터(T11)의 게이트단자가 부극성의 아이들 전압인 경우, 다음 제2 주기에서는 상기 제10 트랜지스터(T10)의 게이트단자는 부극성의 아이들 전압으로 변경되고, 상기 제11 트랜지스터(T11)의 게이트단자는 정극성의 하이상태 전압으로 변경되게 된다.

이러한 구성을 가지는 제1 시프트레지스터(ST1)는 도 6에 도시된 바와 같이 순차적으로 한 클럭만큼씩 위상지연되는 형태를 가지는 제1 내지 제4 클럭신호(C1 내지 C4)가 공급된다. 여기서, 제4 클럭신호(C4)는 스타트 펄스(SP)와 동기된 위상을 갖는다. 스타트 펄스(SP) 및 제1 내지 제4 클럭신호(C1 내지 C4)는 -5V 내지 20V로 스윙하는 전압을 갖는다. 즉, 평상시에는 -5V로 인가되다가 펄스가 온되는 구간동안 20V로 인가되게 된다. 여기서, -5V를 로우상태의 전압이라 하고, 20V를 하이상태의 전압이라 하기로 한다. 그리고, 상기 제1 공급전압(VSS)은 부극성의 전압(-5V)을 갖는데 반해, 상기 제2 공급전압(VDD1) 및 제3 공급전압(VDD2)은 각각 정극성의 하이상태 전압(20V) 또는 부극성의 아이들 전압(-20V) 중 하나의 전압을 가질 수 있다.

도 6과 같은 구동 파형을 참조하여 제1 시프트레지스터(ST1)의 동작을 살펴 보면 다음과 같다.

도 6은 도 5에 도시된 시프트레지스터의 전압파형을 나타낸 도면이다.

도 6에 나타낸 바와 같이, 1 프레임별로 제2 공급전압(VDD1) 및 제3 공급전압(VDD2)이 대칭의 극성 전압으로 반전되게 된다. 즉, 홀수번째 프레임에서는 상기 제2 공급전압(VDD1)이 정극성의 하이상태 전압(20V)을 갖는데 반해 상기 제3 공급전압(VDD2)이 부극성의 아이들 전압(-20V)을 갖게 되고, 짝수번째 프레임에서는 이와는 반대로 대칭적으로 반전되어 상기 제2 공급전압(VDD1)이 부극성의 아이들 전압(-20V)을 갖는데 반해 상기 제3 공급전압(VDD2)이 정극성의 하이상태 전압(20V)을 갖게 된다. 물론, 상기 제2 공급전압(VDD1) 및 제3 공급전압(VDD2)은 2프레임별, 3프레임별, 4프레임별 등의 주기로 변경될 수도 있다.

먼저, 홀수번째 프레임에서의 동작을 살펴보면, T1 기간에서 스타트 펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태가 되면, 제1 및 제2 트랜지스터(T1, T2)가 턴-온되어 Q노드에는 약 20V 정도의 전압이 충전된다. 이에 따라, Q노드에 게이트단자가 접속된 제9 트랜지스터(T9)가 서서히 턴-온된다. 아울러, 하이상태의 스타트 펄스(SP)에 의해 제6 및 제8 트랜지스터(T6, T8)가 동시에 턴-온되어 제1 공급전압(VSS) 입력라인으로부터의 로우상태의 전압(-5V)이 QBO노드 및 QBE노드에 각각 충전된다. 이에 따라, QBO노드에 게이트단자가 접속된 제3 및 제10 트랜지스터(T3, T10)와 QBE노드에 게이트단자가 접속된 제4 및 제11 트랜지스터(T4, T11)가 모두 턴-오프된다. 이 결과, 턴-온된 제9 트랜지스터(T9)를 통해 제1 클럭신호(C1)의 로우상태의 전압(-5V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 충전된다.

T2 기간에서 스타트 펄스(SP)와 제4 클럭신호(C4)가 로우상태가 되고 제1 클럭신호(C1)가 하이상태가 되면, 제9 트랜지스터(T9)의 게이트와 소스 사이에 형성된 내부 캐패시터(Cgs) 등의 영향으로 부트스트래핑(Bootstrapping) 현상이 발생하여 Q노드는 40V 정도까지 전압을 충전하게 되어 확실한 하이상태가 된다. 이러한 부트스트래핑 현상은 제1 내지 제4 트랜지스터(T1 내지 T4)가 모두 턴-오프되어 Q노드가 플로팅상태이기 때문에 가능하다. 이에 따라, 제9 트랜지스터(T9)가 확실하게 턴-온되어 제1 클럭신호(C1)의 하이상태의 전압(20V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 빠르게 충전되어 그 게이트라인은 20V의 하이상태로 충전되게 된다.

T3 기간에서 제1 클럭신호(C1)가 로우상태가 되고 제2 클럭신호(C2)가 하이상태가 되면, Q노드의 전압은 다시 약 20V정도로 떨어지고 턴-온된 제9 트랜지스터(T9)를 경유하여 제1 클럭신호(C1)의 로우상태의 전압이 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 충전된다.

T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면, 제5 및 제7 트랜지스터(T5, T7)가 동시에 턴-온되어 제2 공급전압(VDD1) 입력라인으로부터의 하이상태의 전압(20V)이 QBO노드에 충전됨과 아울러 제3 공급전압(VDD2) 입력라인으로부터의 아이들 전압(-20V)이 QBE노드에 충전된다. 이에 따라 QBO노드와 게이트단자가 접속된 제3 및 제10 트랜지스터(T3, T10)가 턴-온되는데 반해 QBE노드와 게이트단자가 접속된 제4 및 제11 트랜지스터(T4, T11)는 계속하여 턴-오프된 상태로 유지된다. 그리고, 턴-온된 제3 트랜지스터(T3)에 의해 Q노드에 충전된 약 20V의 전압은 제1 공급전압(VSS)으로부터의 로우상태의 전압(-5V)으로 바뀌게 되고, 턴-온된 제10 트랜지스터(T10)에 의해 상기 제1 공급전압(VSS)으로부터의 로우상태의 전압(-5V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)으로 충전되어 출력되게 된다.

이때, 홀수번째 프레임에서 Q노드의 제어에 의해 게이트라인(GL1)으로 하이상태의 출력신호가 출력된 후부터 짝수번째 프레임에서 스타트 펄스가 공급되는 구간 동안, QBO노드에는 하이상태의 전압(20V)이 유지되게 되고, QBE노드에는 아이들 전압(-20V)이 유지되게 된다.

만찬가지로, 홀수번째 프레임에서 상기 제1 시프트레지스터(ST1)와 종속적으로 접속된 나머지 시프트레지스터들(ST2 내지 STn)에서도 Q노드의 제어에 의해 해당 게이트라인들로 하이상태의 출력신호가 출력된 후부터 짝수번째 프레임에서 전단의 출력신호, 즉 스타트 펄스가 공급되는 구간동안, QBO노드에는 하이상태의 전압(20V)이 유지되게 되고, QBE노드에는 아이들 전압(-20V)이 유지되게 된다.

이와 같이 각 시프트레지스터들(ST1 내지 STn)로부터 순차적으로 출력신호들이 출력된 후, 다음 프레임인 짝수번째 프레임에서 다시 제1 시프트레지스터(ST1)로부터 동작이 수행된다.

이때, 짝수프레임에서의 상기 제2 공급전압(VDD1) 및 상기 제3 공급전압(VDD2)은 홀수프레임에서의 상기 제2 공급전압(VDD1) 및 제3 공급전압(VDD2)에 대해 대칭의 극성 전압으로 반전되게 된다. 즉, 짝수프레임에서 상기 제2 공급전압(VDD1)은 20V에서 -20V로 반전되고, 상기 제3 공급전압(VDD2)은 -20V에서 20V로 반전되게 된다.

이와 같이 짝수프레임에서 상기 제2 및 제3 공급전압(VDD1, VDD2)이 대칭의 극성 전압으로 반전된 상태에서 짝수번째 프레임에서의 동작을 살펴보면, T1 기간에서 스타트 펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태가 되면, 제1 및 제2 트랜지스터(T1, T2)가 턴-온되어 Q노드에는 약 20V 정도의 전압이 충전된다. 이에 따라, Q노드에 게이트단자가 접속된 제9 트랜지스터(T9)가 서서히 턴-온된다. 아울러, 하이상태의 스타트 펄스(SP)에 의해 제6 및 제8 트랜지스터(T6, T8)가 동시에 턴-온되어 제1 공급전압(VSS) 입력라인으로부터의 로우상태의 전압(-5V)이 QBO노드 및 QBE노드에 각각 충전된다. 이때, 상기 QBO노드에는 로우상태의 전압이 충전되기 전에 홀수번째 프레임에서 충전되어 있었던 하이상태의 전압(20V)이 유지되고, QBE노드에는 홀수번째 프레임에서 충전되어 있었던 아이들 전압(-20V)이 유지되고 있었는바, 상기 스타트 펄스가 하이상태로 됨으로써, 로우상태의 전압(-5V)으로 바뀌게 된다. 이에 따라, QBO노드에 게이트단자가 접속된 제3 및 제10 트랜지스터(T3, T10)와 QBE노드에 게이트단자가 접속된 제4 및 제11 트랜지스터(T4, T11)가 모두 턴-오프된다. 이 결과, 턴-온된 제9 트랜지스터(T9)를 통해 제1 클럭신호(C1)의 로우상태의 전압(-5V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 충전된다.

T2 기간에서 스타트 펄스(SP)와 제4 클럭신호(C4)가 로우상태가 되고 제1 클럭신호(C1)가 하이상태가 되면, 제9 트랜지스터(T9)의 게이트와 소스 사이에 형성 된 내부 캐패시터(Cgs) 등의 영향으로 부트스트래핑(Bootstrapping) 현상이 발생하여 Q노드는 40V 정도까지 전압을 충전하게 되어 확실한 하이상태가 된다. 이러한 부트스트래핑 현상은 제1 내지 제4 트랜지스터(T1 내지 T4)가 모두 턴-오프되어 Q노드가 플로팅상태이기 때문에 가능하다. 이에 따라, 제9 트랜지스터(T9)가 확실하게 턴-온되어 제1 클럭신호(C1)의 하이상태의 전압(20V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 빠르게 충전되어 그 게이트라인은 20V의 하이상태로 충전되게 된다.

T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면, 제5 및 제7 트랜지스터(T5, T7)가 동시에 턴-온되어 제2 공급전압(VDD1) 입력라인으로부터의 아이들 전압(-20V)이 QBO노드에 충전됨과 아울러 제3 공급전압(VDD2) 입력라인으로부터의 하이상태의 전압(20V)이 QBE노드에 충전된다. 이에 따라 QBO노드와 게이트단자가 접속된 제3 및 제10 트랜지스터(T3, T10)가 계속하여 턴-오프 상태로 유지되는 반해 QBE노드와 게이트단자가 접속된 제4 및 제11 트랜지스터(T4, T11)는 턴-온되게 된다. 그리고, 턴-온된 제4 트랜지스터(T4)에 의해 Q노드에 충전된 약 20V의 전압은 제1 공급전압(VSS)으로부터의 로우상태의 전압(-5V)으로 바뀌게 되고, 턴-온된 제11 트랜지스터(T10)에 의해 상기 제1 공급전압(VSS)으로부터의 로우상태 의 전압(-5V)이 제1 시프트레지스터(ST1)의 게이트라인(GL1)으로 충전되어 출력되게 된다.

이때, 홀수번째 프레임에서 Q노드의 제어에 의해 게이트라인(GL1)으로 하이상태의 출력신호가 출력된 후부터 짝수번째 프레임에서 스타트 펄스가 공급되는 구간 동안, QBO노드에는 아이들 전압(-20V)이 유지되게 되고, QBE노드에는 하이상태의 전압(20V)이 유지되게 된다. 이는 홀수 프레임에서와 반대이다. 즉, 앞서 설명한 홀수프레임에서는 QBO노드에서는 하이상태의 전압(20V)으로 유지되고, QBE노드에서는 아이들 전압(-20V)으로 유지된 바 있다. 이는 프레임별로 제2 공급전압(VDD1)과 제3 공급전압(VDD3)이 대칭의 극성 전압으로 반전되기 때문에 가능하다.

마찬가지로, 홀수번째 프레임에서 상기 제1 시프트레지스터(ST1)와 종속적으로 접속된 나머지 시프트레지스터들(ST2 내지 STn)에서도 Q노드의 제어에 의해 해당 게이트라인들로 하이상태의 출력신호가 출력된 후부터 짝수번째 프레임에서 전단의 출력신호, 즉 스타트 펄스가 공급되는 구간동안, QBO노드에는 하이상태의 전압(20V)이 유지되게 되고, QBE노드에는 아이들 전압(-20V)이 유지되게 된다.

이와 같은 동작으로부터 유추해보면, 다음 홀수번째 프레임에서는 QBO노드에 하이상태의 전압(20V)이 충전되고, QBE노드에 아이들 전압(-20V)이 충전되게 된다. 마찬가지로, 그 다음 짝수번째 프레임에서는 QBO노드에 아이들 전압(-20V)이 충전되고, QBE노드에 하이상태의 전압(20V)이 충전될 수 있다.

결국, 종래와 같이 QB노드에 하나의 트랜지스터(도 2의 T7)가 접속되어 매 프레임마다 대부분의 시간을 하이상태의 전압(20V)으로 충전되게 되어 발생되는 열화를 본 발명에서와 같이 프레임별로 QBO노드와 QBE노드에는 서로 상반된 전압이 교대로 충전, 즉 주기적으로 하이상태의 전압 및 아이들 전압이 충전되도록 함으로써, 스트레스 전압이 누적되는 것을 방지하여 열화 발생을 근본적으로 차단시킬 수 있다. 이에 따라 QBO노드 및 QBE노드에 각각 접속된 제10 및 제11 트랜지스터(T10, T11)가 안정적으로 동작하게 됨으로써, 화질이 향상되고 또한 장수명이 가능해지게 된다.

도 7a 및 도 7b는 도 5에 도시된 시프트레지스터에서 누적 스트레스 전압이 완화되는 모습을 나타낸 도면이다.

도 7a에 나타낸 바와 같이, QBO노드의 누적 스트레스 전압은 제1 프레임에서 하이상태의 전압(20V)이 충전됨에 따라 증가되고, 제2 프레임에서 아이들 전압(-20V)충전됨에 따라 감소하게 되고, 제3 프레임에서 하이상태의 전압(20V)이 충전됨에 따라 다시 증가하게 되며, 제4 프레임에서 아이들 전압(-20V)이 충전됨에 따라 다시 감소하게 된다. 이와 같은 과정이 한 프레임 단위로 반복적으로 수행됨으로써, 누적 스트레스 전압의 평균치는 0이 되게 된다.

또한, 도 7b에 나타낸 바와 같이, QBE노드의 누적 스트레스 전압은 제1 프레임에서 아이들 전압(-20V)이 충전됨에 따라 감소되고, 제2 프레임에서 하이상태의 전압(20V)충전됨에 따라 증가하게 되고, 제3 프레임에서 아이들 전압(-20V)이 충전됨에 따라 다시 감소하게 되며, 제4 프레임에서 하이상태의 전압(-20V)이 충전됨에 따라 다시 증가하게 된다. 이와 같은 과정이 한 프레임 단위로 반복적으로 수행됨 으로써, 누적 스트레스 전압의 평균치는 0이 되게 된다.

따라서, QBO노드 및 QBE노드 모두에서 누적 스트레스 전압이 0이 되므로 양 노드(QBO, QBE)에 접속된 제10 및 제11 트랜지스터에 열화가 발생되지 않게 된다.

도 8a 및 도 8b는 도 5에 도시된 시프트레지스터에서 일정 직류 전압에 의한 문턱 전압의 이동 모습을 나타낸 도면이다. 즉, 도 8a는 하이상태의 전압이 각 시간에 따라 지속적으로 QBO노드 또는 QBE노드 중 하나에 충전될 때 문턱 전압의 이동 모습을 나타낸 것이고, 도 8b는 아이들 전압이 각 시간에 따라 지속적으로 QBO노드 또는 QBE노드 중 하나에 충전될 때 문턱 전압의 이동 모습을 나타낸 것이다.

도 8a에 나타낸 바와 같이, 하이상태의 전압이 지속적으로 충전되는 시간이 증가될수록 문턱 전압은 증가되게 된다. 또한, 도 8b에 나타낸 바와 같이, 아이들 전압이 지속적으로 충전되는 시간이 증가될수록 문턱전압이 감소되게 된다.

도 8a 및 도 8b를 통해 알 수 있듯이, QBO노드 또는 QBE노드 중 하나에 단일 극성의 직류전압(하이상태의 전압 또는 아이들 전압 중 하나)이 지속적으로 충전되게 되면, 문턱전압이 가변되게 되어 트랜지스터의 동작이 불안정하게 된다.

본 발명에서는 이와 같이 단일 극성의 직류전압을 사용할 때 문턱 전압이 가변되는 것을 막기 위해 주기적으로 하이상태의 전압 및 아이들 전압을 QBO노드 또는 QBE노드 중 하나에 충전시키게 된다.

이에 따라, 문턱전압이 가변되지 않게 되어 트랜지스터의 동작을 안정화시켜 화질을 향상시킬 수 있다.

한편, 상기와 같이 구성된 본 발명의 제1 실시예에 의한 시프트레지스터는 아이들 전압이 QBO노드 또는 QBE노드 중 하나에 충전되게 될 때, 제1 공급전압(VSS)이 더 높게 되어 제6 및 제8 트랜지스터(T6, T8)를 통해 전류가 QBO노드 또는 QBE노드 중 하나로 역류하게 되는 것을 방지하기 위해 추가적인 트랜지스터가 구비될 수 있는데, 이는 도 9를 참조하여 설명한다.

도 9는 도 5는 본 발명의 바람직한 제2 실시예에 따른 액정표시장치에 구비된 게이트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면이다.

상기 도 9에 나타낸 바와 같이, 제1 제어부(21) 및 출력부(25)는 도 5에서 설명된 것과 동일하고, 다만 제2 제어부가 도 5와 상이하므로 상기 제2 제어부를 중심으로 설명한다.

제2 제어부(23)는 QBO노드 및 QBE노드를 통해 출력부(25)의 제10 및 제11 트랜지스터(T10, T11)를 제어하여 제1 공급전압(VSS)이 게이트라인(GL1)을 통해 로우상태의 출력신호(Vg1)로 공급되게 한다. 이를 위하여, 제2 제어부(23)는 제2 공급전압(VDD1) 입력라인과 제3 클럭신호(C3) 입력라인 및 QBO노드 사이에 접속된 제5 트랜지스터(T5)와, 상기 QBO노드와 스타트 펄스(SP) 입력라인 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제6 트랜지스터(T6)와, 상기 제5 트랜지스터(T5)와 상기 제6 트랜지스터(T6) 사이에 접속된 제12 트랜지스터와, 제3 공급전압(VDD2) 입력라인과 제3 클럭신호(C3) 입력라인 및 QBE노드 사이에 접속된 제7 트랜지스터(T7)와, 상기 QBE노드와 스타트 펄스(SP) 입력라인 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제8 트랜지스터(T8)와, 상기 제7 트랜지스터(T7)와 상기 제8 트랜지스터 사이에 접속된 제13 트랜지스터를 구비한다. 여기서, 상기 QBO노드 와 상기 QBE노드에는 제4, 제1 및 제2 클럭신호(C4, C1, C2) 구간동안 제1 공급전압(VSS)이 충전되고, 제3 클럭신호(C3)가 하이상태가 될 때 대칭의 극성 전압(VDD1, VDD2)이 충전되는 것이 바람직하다. 물론, 이것은 도 9와 같이 각 클럭신호들이 각 트랜지스터들과 연결될 때를 반영한 것이고, 도 9와 달리 각 클럭신호들이 각 트랜지스터들에 연결될 때도 QBO노드와 QBE노드는 앞서 설명한 바와 같이 충전될 수 있다. 결국, 상기 QBO노드와 상기 QBE노드는 4상 클럭신호들(C1 내지 C4) 중 3개의 클럭신호동안 제1 공급전압(VSS)이 충전되고, 한 개의 클럭신호동안 대칭의 극성 전압(예컨대, VDD1은 정극성의 하이상태 전압(20V), VDD2는 부극성의 아이들 전압(-20V))이 충전될 수 있다. 그리고, 이와 같이 충전된 대칭적으로 반전된 극성 전압은 다음 프레임에서 동작될 때의 하나의 클럭신호동안 앞서 대칭의 극성 전압을 다시 반전시킨 전압(예컨대, VDD1은 아이들 전압(-20V), VDD2는 정극성의 하이상태 전압(20V))이 충전될 수 있다.

상기 제2 제어부는 스타트 펄스(SP)와 제3 클럭신호(C3) 중 어느 것이 하이상태가 되느냐에 따라 QBO노드 및 QBE노드에 동시에 제1 공급전압(VSS)이 충전될 수도 있고 또는 대칭의 전압(VDD1, VDD2)이 충전될 수도 있다.

즉, 스타트 펄스(SP)가 하이상태가 되면, 제6 및 제8 트랜지스터가 동시에 턴-온되고, 이에 따라 제1 공급전압(VSS)이 QBO노드와 QBE노드에 동시에 충전되게 된다. 이에 반해, 제3 클럭신호(C3)가 하이상태가 되면, 제5 및 제7 트랜지스터가 동시에 턴-온되고, 이에 따라 제2 공급전압(VDD1)이 상기 제5 트랜지스터(T5)를 경유하여 QBO노드에 충전되는 동시에 제3 공급전압(VDD2)이 제7 트랜지스터(T7)를 경 유하여 QBE노드에 충전되게 된다. 이때, 상기 제2 공급전압(VDD1)과 상기 제2 공급전압(VDD2)은 대칭의 극성 전압을 가진다고 앞서 설명한바 있다.

이에 따라, 한 프레임별로 주기를 갖는다고 할 때, 제1 프레임에서 QBO노드에 정극성의 하이상태의 전압이 충전되고 QBE노드에 부극성의 아이들 전압이 충전되는 경우, 제2 프레임에서는 QBO노드에 부극성의 아이들 전압이 충전되고 QBE노드에 정극성의 하이상태의 전압이 충전되게 된다. 이와 같이 QBO노드 및 QBE노드에 충전되는 제2 공급전압(VDD1) 및 제3 공급전압(VDD2)은 한 프레임별로 반전되어 충전되게 된다.

이때, QBO노드 또는 QBE노드에 상기 제2 공급전압(VDD1) 또는 제3 공급전압(VDD2) 중 하나가 부극성의 아이들 전압으로 충전되게 될 때, 상기 제6 트랜지스터(T6) 또는 제8 트랜지스터(T8) 중 하나는 상기 부극성의 아이들 전압(-20V)이 상기 제1 공급전압(VSS)보다 작기 때문에 상기 제1 공급전압(VSS)이 상기 제6 트랜지스터(T6) 또는 상기 제8 트랜지스터(T8) 중 하나를 통해 역류하여 QBO노드 또는 QBE노드 중 하나에 충전될 가능성이 있다. 이에 따라, 부극성의 아이들 전압이 충전되는 QBO노드 또는 QBE노드에는 상기 제1 공급전압(VSS)만큼 증가된 전압이 충전되게 되어 누적 스트레스 전압이 증가될 가능성이 있다.

이와 같이 누적 스트레스 전압이 증가되는 것을 방지하기 위해 본 발명의 제2 실시예에서는 상기 제2 제어부에서 상기 제5 트랜지스터(T5)와 제6 트랜지스터(T6) 사이에 접속된 제12 트랜지스터(T12)와, 상기 제7 트랜지스터(T7)와 제8 트랜지스터(T8) 사이에 접속된 제13 트랜지스터(T13)를 더 구비하게 된다. 이때, 상기 제12 및 제13 트랜지스터(T12, T13)는 역방향 다이오드의 기능을 갖는 것이 바람직하다.

이에 따라, QBO노드 또는 QBE노드 중 하나에 부극성의 아이들 전압이 충전될 때, 상기 제1 공급전압(VSS)이 역류하는 것을 방지할 수 있다.

상기와 같이 구성된 본 발명의 제2 실시예에서 Q노드, QBO노드, QBE노드 및 출력신호(Vg1)의 파형은 도 6과 동일하게 나타나게 된다.

도 10은 본 발명의 바람직한 제3 실시예에 따른 액정표시장치에 구비된 게이트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면이다.

도 10에 도시된 바와 같이, 본 발명의 제3 실시예는 제1 및 제2 제어부(21,23) 그리고 출력부(25)는 도 5와 동일하다. 다만 본 발명의 제3실시예에서는 Q노드 입력라인, 제3 클럭신호(C3) 입력라인 및 제1 공급전압(VSS) 사이에 접속되어 제9 트랜지스터와 듀얼동작으로 Q노드를 제어하는 제14 트랜지스터가 더 구비된다.

이와 같이 제14 트랜지스터(T14)가 구비되었을 때의 동작을 살펴보면, 우선 T1 기간에서 서로 동기된 스타트 펄스(SP)와 제4 클럭신호가 하이상태로 되면, 제1 및 제2 트랜지스터(T1, T2)가 턴-온되고, 이에 따라 Q노드에 하이상태의 스타트 펄스(SP, 예컨대 20V)가 충전되며, 하이상태의 스타트 펄스(SP)에 의해 제9 트랜지스터(T9)가 턴-온되어 로우상태의 제1 클럭신호(C1)가 게이트라인(GL1)에 충전된다. 이때, 하이상태의 스타트 펄스(SP)에 의해 제6 및 제8 트랜지스터(T6, T8)가 동시에 턴-온되어 로우상태의 제1 공급전압(VSS)이 QBO노드 및 QBE노드에 동시에 충전 되게 된다. 그리고, 로우상태의 제1 공급전압(VSS)에 의해 제3 및 제4 트랜지스터(T3, T4)와 제10 및 제11 트랜지스터(T10, T11)가 동시에 턴-오프된다.

T2 기간에서 제1 클럭신호(C1)가 하이상태가 되면, 부트스트래핑(Bootstrapping) 현상에 의해 Q노드에 보다 높은 하이 전압(40V)이 충전되게 되어 제9 트랜지스터(T9)가 보다 확실하게 턴-온되게 된다 이에 따라, 하이상태의 제1 클럭신호가 상기 제9 트랜지스터(T9)를 통해 게이트라인(GL1)으로 출력되게 된다.

T3 기간에서 제2 클럭신호(C2)가 하이상태가 되면, Q노드의 전압은 다시 20V의 전압으로 떨어지고 턴-온된 제9 트랜지스터(T9)를 경유하여 제1 클럭신호(C1)의 로우상태의 전압이 제1 시프트레지스터(ST1)의 게이트라인(GL1)에 충전된다.

T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면, 제5 및 제 7 트랜지스터(T5, T7)가 동시에 턴-온되고, 이에 따라 제2 공급전압(VDD1)이 QBO노드에 충전되는 한편, 제3 공급전압(VDD2)이 QBE노드에 충전되게 된다. 앞서 설명한 바와 같이 제2 및 3 공급전압(VDD1, VDD2)은 대칭의 극성전압(예컨대, 정극성의 하이상태 전압과 부극성의 아이들 전압)을 갖게 된다.

이때, 상기 제2 공급전압(VDD1)이 정극성의 하이상태 전압이고, 제3 공급전압(VDD2)이 부극성의 아이들 전압이라고 가정하면, QBO노드에 충전된 정극성의 하이상태 전압에 의해 제3 및 제10 트랜지스터(T3, T10)가 동시에 턴-온되게 된다. 이때, 턴-온된 제3 트랜지스터(T3)에 의해 Q노드에 충전된 하이상태의 스타트 펄스(SP)는 제1 공급전압(VSS)으로 바뀌게 되고, 턴-온된 제10 트랜지스터(T10)에 의해 상기 제1 공급전압(VSS)이 게이트라인(GL1)에 로우상태로 충전되게 된다.

이러한 경우, Q노드에 충전된 하이상태의 스타트 펄스(SP)는 제1 공급전압(VSS)으로 바뀌게 되는 시간은 Q노드의 특성상 일정 정도 시간지연이 발생하게 된다.

이와 같이 Q노드에서의 발생되는 시간 지연을 단축시키기 위해 본 발명의 제3 실시예에서는 제14 트랜지스터(T14)가 더 구비되게 된다.

즉, T4 기간에서 제3 클럭신호(T3)가 하이상태가 되면, 제5 및 제 7 트랜지스터(T5, T7)가 동시에 턴-온됨과 아울러 제3 클럭신호(C3)에 의해 상기 제14 트랜지스터(T14)도 턴-온되게 된다.

이에 따라 턴-온된 제14 트랜지스터(T14)를 통해 제1 공급전압(VSS)이 공급되게 되어, 제3 트랜지스터(T3)가 턴-온되어 Q노드에 충전된 하이상태의 스타트 펄스(SP)가 로우상태의 전압으로 바뀌게 되는 것을 보다 신속하게 되도록 함으로써, 시간 지연을 단축시킬 수 있다.

상기와 같이 구성된 본 발명의 제3 실시예에서 Q노드, QBO노드, QBE노드 및 출력신호(Vg1)의 파형은 도 6과 동일하게 나타나게 된다.

한편, 상기 제14 트랜지스터에 Q노드, 제3 클럭신호(C3) 입력라인과 더불어 별도의 제4 공급전압(VSS_neg) 입력라인에 접속시켜서 각 프레임의 전후의 수직 블랭크 시간(vertical blank time) 중 임의의 시점에 공급된 적어도 상기 제1 공급전압(VSS)보다 낮은 펄스 전압(대략 -30V)에 의해 제14 트랜지스터(T14)를 턴-온시켜 Q노드에 적어도 상기 제1 공급전압(VSS)보다 낮은 펄스 전압을 충전시킬 수 있다.

도 11은 본 발명의 바람직한 제4 실시예에 따른 액정표시장치에 구비된 게이트드라이버의 시프트레지스터의 상세한 회로구성을 나타낸 도면이다.

도 11에 나타낸 바와 같이, 도 11을 도 10과 비교하여 살펴보면, 도 10의 제14 트랜지스터(T14)는 제1 공급전압(VSS) 입력라인에 접속되는데 반해, 도 11의 제15 트랜지스터(T15)는 상기 제1 공급전압(VSS) 입력라인이 아닌 별도의 제4 공급전압(VSS_neg) 입력라인에 접속되어 있다.

이때, 상기 제4 공급전압(VSS_neg)은 프레임 동안에는 상기 제1 공급전압(VSS)과 동일한 전압(-50V)을 갖게 되고, 상기 프레임 전후의 수직 블랭크 시간 중 임의의 시점에 적어도 상기 제1 공급전압(VSS)보다 낮은 펄스 전압(예컨대, -30V)을 갖게 된다.

이미 설명한 바와 같이, 규격에 따르면, 프레임의 전후(front porch, back porch)에는 일정 구간의 수직 블랭크 시간이 존재하게 된다. 이러한 수직 블랭크 시간 동안에는 화면상에 화상이 표시되지 않게 된다.

그럼에도 불구하고, 4상 클럭신호(C1 내지 C4)들은 순차적으로 번갈아가며 하이상태로 된다.

본 발명의 제4 실시예에서는 수직 블랭크 시간의 임의의 시점에 제3 클럭신호가 하이상태로 될 때, 제15 트랜지스터(T15)를 턴-온시켜 Q노드에 제4 공급전압(VSS_neg) 입력라인으로부터의 -30V의 전압을 충전시키게 된다. 이에 따라, Q노드에 접속된 제9 트랜지스터(T9)의 게이트단자에 -30V의 전압이 공급되게 하여 제9 트랜지스터(T9)에서 혹시 발생할지도 모르는 열화를 사전에 차단할 수 있 다. 즉, Q노드에는 T1 내지 T3 기간동안 스타트 펄스(SP)에 의한 하이상태의 전압(20~40V)이 충전되게 되고, T4 기간동안 제1 공급전압(VSS)에 의한 로우상태의 전압(-5V)으로 바뀌게 된다. 이때, 상기 제9 트랜지스터(T9)에 누적된 스트레스 전압을 보면, T1 내지 T3 기간동안 큰 하이상태의 전압(20V)으로 인해 크게 증가되는데 반해, T4 기간동안 그다지 작지 않은 로우상태의 전압(-5V)으로 인해 보다 완만하게 증가되게 된다. 만일 이러한 상태로 매 프레임별로 진행된다면, 하이상태의 전압(20V)과 로우상태의 전압(-5V)에 의해 발생되는 총 누적 스트레스 전압의 평균은 대체적으로 일 방향으로 증가되게 되어 결국 열화가 발생될 가능성이 매우 높게 된다.

이때, 본 발명의 제4 실시예와 같이, 제1 공급전압(VSS) 대신에 적어도 상기 제1 공급전압(VSS)보다 낮은 펄스 전압인 제4 공급전압(VSS_neg)을 수직 블랭크 시간의 임의의 시점에서 Q노드에 충전시켜 줌으로써, 점진적으로 증대되는 총 누적 스트레스 전압의 평균을 낮추어 결국 일정한 스트레스 전압이 되도록 하여 줌으로써 열화를 방지할 수 있는 효과가 있다.

상기와 같이 구성된 본 발명의 제4 실시예에서 Q노드, QBO노드, QBE노드 및 출력신호(Vg1)의 파형은 도 6과 동일하게 나타나게 된다.

한편, 스타트 펄스(SP)와 제4 클럭신호(C4)는 서로 동기된 위상을 갖게 되므로, 스타트 펄스 입력라인과 제4 클럭신호 입력라인은 서로 바꾸어서 시프트레지스터에 접속하여도 본 발명을 동작시키는 데에는 아무런 문제가 없다. 즉, 스타트 펄스 입력라인에 제2 트랜지스터가 접속되도록 하고, 제4 클럭신호 입력라인에 제1 트랜지스터가 접속되도록 할 수 있다. 어쨋든 중요한 것은 스타트 펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태로 되어, 동시에 제1 및 제2 트랜지스터(T1, T2)를 턴-온시키면 되는 것이다.

다른 한편, 본 발명에서는 4상 클럭신호들(C1 내지 C4)을 이용하여 시프트레지스터를 동작시켰지만, 3상 클럭신호들(C1)이나 또는 4상 이상의 클럭신호들을 이용하여도 상기 시프트레지스터를 동작시킬 수 있다.

예를 들어, 도 5를 참조하여 설명하면, 3상 클럭신호들(C1 내지 C3)이 이용되는 경우, 제1 클럭신호 입력라인들은 도 5와 동일하게 그대로 접속되게 되고, 다만 도 5에서 제3 클럭신호(C4) 입력라인에 접속된 제5 및 제7 트랜지스터들(T5, T7)을 제2 클럭신호(C2) 입력라인에 접속시키고, 도 5에서 제4 클럭신호(C4) 입력라인에 접속된 제2 트랜지스터(T2)를 제3 클럭신호(C3) 입력라인에 접속시킬 수 있다.

이와 같이 3상의 클럭신호들(C1 내지 C3)이 이용될 때의 Q노드, QBO노드, QBE노드 및 출력신호(Vg1)의 전압파형을 살펴보면, 도 6의 파형과 동일하다. 다만, 4상의 클럭신호들이 이용되는 경우에는 T3 기간에 Q노드는 로우상태의 전압이 충전되고, QBO노드는 정극성의 하이상태 전압으로 충전되며, QBE노드는 부극성의 아이들 전압으로 충전되는데 반해, 3상 클럭신호들이 이용되는 경우에는 T2 기간에 Q노드는 로우상태의 전압이 충전되고, QBO노드는 정극성의 하이상태 전압으로 충전되며, QBE노드는 부극성의 아이들 전압으로 충전되게 된다. 또한, 3상의 클럭신호들(C1 내지 C3)을 이용하는 경우에 출력신호(Vg1)는 T1 기간에 하이상태 전압이 출력되게 된다. 따라서, 4상 클럭신호들에서 3상 클럭신호들로 변경하여 이용하게 되는 경우, 앞서 설명한 바와 같은 전압 변경(로우상태의 전압이 충전된 Q노드, 하이상태 전압이 충전된 QBO노드, 아이들 전압이 충전된 QBE노드, 하이상태의 전압이 출력된 출력신호)이 한 클럭만큼씩 앞당겨지게 된다.

또한, 4상 이상의 클럭신호들이 이용되는 경우에는 4상 이상의 클럭신호들 중에서 3상 클럭신호들이 해당 트랜지스터들에 접속되게 될 수 있다.

이로부터 유추해보면, 3상 클럭신호들을 기준으로 그 이상의 클럭신호들이 이용될수록 앞서 설명한 전압 변경이 한 클럭만큼씩 지연되게 됨을 알 수 있다.

이로부터 알 수 있듯이 본 발명에 따른 상기 시프트레지스터를 동작시키기 위해서는 3상의 클럭신호들이 필요하게 된다.

이상에서 살펴본 바와 같이, 본 발명에 의하면, 시프트레지스터의 로우상태의 출력신호를 제어하는 두 개의 트랜지스터를 구비하여, 이 두 개의 트랜지스터를 주기적으로 대칭의 반전된 극성 전압으로 유지시켜 줌으로써, 열화를 제거하여 보다 안정적인 동작을 가능하게 하여 화질을 향상시킬 뿐만 아니라 장수명이 가능하다.

이상에서는 주로 액정표시장치에 한정되어 설명되고 있지만, 본 발명의 시프트레지스터는 액정표시장치뿐만 아니라 유기 EL에도 적용될 수 있다.

Claims

화상을 표시하기 위한 화소들이 액티브 매트릭스 형태로 배열된 표시패널;

상기 표시패널에 내장되어 상기 표시패널의 게이트라인들에 출력신호를 공급하기 위한 게이트드라이버; 및

상기 표시패널의 데이터라인들에 상기 화상을 공급하기 위한 데이터드라이버를 구비하고,

상기 게이트드라이버는,

개시신호를 시프트하여 순차적으로 상기 출력신호로 출력하는 다수의 시프트레지스터들을 구비하고,

상기 각 시프트레지스터는,

다수의 클럭신호들에 따라 충전된 제1 노드의 전압과 제2 노드의 전압 또는 제3 노드의 전압 중 하나의 전압에 따라 상기 다수의 클럭신호들 중 하나의 클럭신호 또는 제1 공급전압 중 하나를 선택하여 출력하기 위한 출력부; 및

상기 개시신호 및 상기 다수의 클럭신호들 중 다른 클럭신호에 따라 상기 제1 노드를 제어하는 제1 제어부; 및

상기 개시신호 또는 상기 다수의 클럭신호들 중 또 다른 클럭신호에 따라 상기 제2 노드 및 제3 노드를 제어하는 제2 제어부를 구비하고,

상기 출력부를 통해 상기 제1 공급전압이 출력될 때, 상기 제2 노드 또는 상기 제3 노드에는 일정 주기별로 조절되는 제2 및 제3 공급전압이 교대로 충전되는 것을 특징으로 하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 개시신호는 첫번째 시프트레지스터에는 스타트 펄스로 공급되고, 상기 첫번째 시프트레지스터를 제외한 나머지 시프트레지스터들에는 이전 시프트레지스터로부터 출력된 출력신호로 공급되는 것을 특징으로 하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 다수의 클럭신호들은 적어도 3상 이상의 클럭신호들을 갖는 것을 특징으로 하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 일정 주기는 n 프레임(단, n은 자연수)인 것을 특징으로 하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 제2 및 제3 공급전압은 하이상태의 전압 및 이에 대칭으로 반전되는 아이들 전압인 것을 특징으로 하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 제2 및 제3 공급전압은 하이상태의 전압 및 이에 비대칭으로 반전되는 아이들 전압인 것을 특징으로 하는 액티브 매트릭스 표시장치.
제6항에 있어서, 상기 비대칭으로 반전되는 아이들 전압은 상기 제1 공급전압과 같거나 그 이하인 것을 특징으로 하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 제1 제어부는,

상기 개시신호 입력라인에 접속된 제1 트랜지스터;

상기 제1 트랜지스터, 상기 다른 클럭신호 입력라인 및 상기 제1 노드 사이에 접속되어 상기 개시신호를 상기 제1 노드에 충전시키는 제2 트랜지스터;

상기 제1 노드, 상기 제2 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제3 트랜지스터;

상기 제1 노드, 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제4 트랜지스터; 및

상기 제3 트랜지스터 또는 상기 제4 트랜지스터 중 하나에 의해 상기 제1 노드에 충전된 개시신호를 상기 공급전압으로 변경될 때 변경시간을 단축시켜 주도록 상기 제1 노드, 상기 또 다른 클럭신호 입력라인 및 상기 제1 공급전압 입력 라인 사이에 접속된 제14 트랜지스터

를 구비하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 제1 제어부는,

상기 다른 클럭신호 입력라인에 접속된 제1 트랜지스터;

상기 제1 트랜지스터, 상기 개시신호 입력라인 및 상기 제1 노드 사이에 접속되어 상기 개시신호를 상기 제1 노드에 충전시키는 제2 트랜지스터;

상기 제1 노드, 상기 제2 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제3 트랜지스터;

상기 제1 노드, 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제1 노드에 충전시키는 제4 트랜지스터; 및

상기 제3 트랜지스터 또는 상기 제4 트랜지스터 중 하나에 의해 상기 제1 노드에 충전된 개시신호를 상기 공급전압으로 변경될 때 변경시간을 단축시켜 주도록 상기 제1 노드, 상기 또 다른 클럭신호 입력라인 및 상기 제1 공급전압 입력 라인 사이에 접속된 제14 트랜지스터

를 구비하는 액티브 매트릭스 표시장치.
제8항 또는 제9항에 있어서, 상기 제1 노드, 상기 또 다른 클럭신호 입력라인 및 제4 공급전압 입력라인 사이에 접속되어 프레임 전후의 수직 블랭크 시간의 임의의 시점에 상기 제4 공급전압을 상기 제1 노드에 충전시키는 제15 트랜지스터

를 더 구비하는 액티브 매트릭스 표시장치.
제10항에 있어서, 상기 제4 공급전압은 상기 수직 블랭크 시간의 임의의 시점에 적어도 상기 제1 공급전압보다 낮은 펄스 전압을 갖는 것을 특징으로 하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 제2 제어부는,

상기 제2 공급전압 입력라인, 상기 또 다른 클럭신호 입력라인 및 상기 제2노드 사이에 접속되어 상기 제2 공급전압을 상기 제2 노드에 충전시키는 제5 트랜지스터;

상기 제2 노드, 상기 개시신호 입력라인 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제2 노드에 충전시키는 제6 트랜지스터;

상기 제3 공급전압 입력라인, 상기 또 다른 클럭신호 입력라인 및 상기 제3 노드 사이에 접속되어 상기 제3 공급전압을 상기 제3 노드에 충전시키는 제7 트랜지스터; 및

상기 제3 노드, 상기 개시신호 입력라인 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제1 공급전압을 상기 제3 노드에 충전시키는 제8 트랜지스터

를 구비하는 액티브 매트릭스 표시장치.
제12항에 있어서, 상기 제1 공급전압의 역류를 차단하기 위한 역방향 다이오드 역할을 수행하기 위해 상기 제2 노드 또는 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속된 제12 및 제13 트랜지스터

를 더 구비하는 액티브 매트릭스 표시장치.
제1항에 있어서, 상기 출력부는,

상기 제1 노드 및 상기 하나의 클럭신호 입력라인에 접속되어 상기 제1 노드의 전압에 따라 상기 하나의 클럭신호를 선택하여 출력하는 제9 트랜지스터;

상기 제9 트랜지스터, 상기 제2 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제2 노드의 전압에 따라 상기 제1 공급전압을 선택하여 출력하는 제10 트랜지스터; 및

상기 제9 트랜지스터, 상기 제3 노드 및 상기 제1 공급전압 입력라인 사이에 접속되어 상기 제3 노드의 전압에 따라 상기 제1 공급전압을 선택하여 출력하는 제11 트랜지스터

를 구비하는 액티브 매트릭스 표시장치.