KR101243807B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 액정패널의 비표시부의 면적을 효율적으로 이용할 수 있는 구조를 갖는 쉬프트 레지스터에 관한 것으로, 차례로 출력펄스를 출력하고, 이 출력펄스들을 표시부의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며; 각 스테이지가, 상기 표시부의 일측에 위치하며, 제 1 노드의 신호상태를 제어하는 제 1 노드 제어부; 상기 표시부의 일측에 위치하며, 상기 제 1 노드의 신호상태에 따라 출력펄스를 출력하여 상기 게이트 라인의 일측에 공급하는 적어도 하나의 풀업 스위칭소자; 상기 표시부의 타측에 위치하며, 제 2 노드의 신호상태를 제어하는 제 2 노드 제어부; 및, 상기 표시부의 타측에 위치하며, 상기 제 2 노드의 신호상태에 따라 방전용 전압원을 출력하여 상기 게이트 라인의 타측에 공급하는 제 1 풀다운 스위칭소자를 포함하는 것이다.
Figure R1020060061249
액정표시장치, 쉬프트 레지스터, 노드 제어부, 스테이지

Description

쉬프트 레지스터{A shift register}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 2의 쉬프트 레지스터에 공급되는 각종 신호 및 상기 쉬프트 레지스터로부터 출력되는 출력펄스를 나타낸 도면
도 4는 도 2의 제 2 스테이지에 구비된 회로구성을 나타낸 도면
도 5는 도 2의 제 2 스테이지에 구비된 또 다른 회로구성을 나타낸 도면
도 6은 도 5의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 8은 도 7의 쉬프트 레지스터에 공급되는 각종 신호 및 상기 쉬프트 레지스터로부터 출력되는 출력펄스를 나타낸 도면
도 9는 도 7의 제 2 스테이지에 구비된 회로구성을 나타낸 도면
도 10은 도 7의 제 2 스테이지에 구비된 또 다른 회로구성을 나타낸 도면
도 11은 도 7의 제 2 스테이지에 구비된 또 다른 회로구성을 나타낸 도면
도 12는 도 11의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면
도 13은 도 2 및 도 7의 쉬프트 레지스터에 공급되는 또 다른 신호 및 상기 쉬프트 레지스터로부터 출력되는 신호의 타이밍도를 나타낸 도면
도 14는 본 발명의 실시예에 따른 쉬프트 레지스터가 적용된 액정패널에서, 게이트 라인들과 공통 라인들간의 단락 검사를 설명하기 위한 도면
＊도면의 주요부에 대한 부호 설명
200 : 액정패널 200a : 표시부
200b : 비표시부 NC : 노드 제어부
CLK : 클럭펄스 GL : 게이트 라인
Trup : 풀업 스위칭소자 Trpd : 풀다운 스위칭소자
STL : 스타트 전송라인 DDL : 충전용 전원라인
SSL : 방전용 전원라인 CL : 클럭전송라인
ST : 스테이지 VDD : 충전용 전압원
VSS : 방전용 전압원 CLK : 클럭펄스
Vst : 스타트 펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 액정패널의 비표시부의 면적을 효율적으로 이용할 수 있는 구조를 갖는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(101 내지 10n)로 구성된다.
여기서, 각 스테이지들(101 내지 10n)은 클럭펄스(CLK)를 공급받아 순차적으로 출력펄스(Vout1 내지 Voutn)를 출력한다. 그리고, 이 출력펄스들(Vout1 내지 Voutn)을 액정패널의 게이트 라인들에 순차적으로 공급하여, 각 게이트 라인들을 차례로 구동시킨다.
액정표시장치가 대면적화됨에 따라 상기 게이트 라인의 수 및 길이도 증가하게 되어 상기 게이트 라인들의 구동속도가 중요시되는데, 이 게이트 라인들을 빠른 속도로 구동하기 위해서는 상기 스테이지에 구비된 스위칭소자들의 면적이 증가할 수 밖에 없다. 이로 인해, 상기 쉬프트 레지스터의 사이즈가 증가하게 된다.
상기 액정패널은 표시부와, 이 표시부를 주변을 둘러싸는 비표시부를 갖는다.
상기 쉬프트 레지스터에 구비된 스테이지들은 액정패널의 상기 표시부의 일측에 위치한 비표시부에 형성되는데, 상술한 바와 같이 상기 스위칭소자들의 면적이 증가함에 따라 상기 비표시부의 한정된 공간에 많은 수의 스위칭소자들을 집적하기 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지에 구비된 스위칭소자들을 기능별로 나누고, 이 나눠진 스위칭소자들을 액정패널의 표시부의 일측에 위치한 비표시부와 상기 표시부의 타측에 위치한 비표시부에 나누어 위치시킴으로써, 전체 비표시부의 면적을 효율적으로 이용할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 차례로 출력펄스를 출력하고, 이 출력펄스들을 표시부의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며; 각 스테이지가, 상기 표시부의 일측에 위치하며, 제 1 노드의 신호상태를 제어하는 제 1 노드 제어부; 상기 표시부의 일측에 위치하며, 상기 제 1 노드의 신호상태에 따라 출력펄스를 출력하여 상기 게이트 라인의 일측에 공급하는 적어도 하나의 풀업 스위칭소자; 상기 표시부의 타측에 위치하며, 제 2 노드의 신호상태를 제어하는 제 2 노드 제어부; 및, 상기 표시부의 타측 에 위치하며, 상기 제 2 노드의 신호상태에 따라 방전용 전압원을 출력하여 상기 게이트 라인의 타측에 공급하는 제 1 풀다운 스위칭소자를 포함함을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 쉬프트 레지스터에 공급되는 각종 신호 및 상기 쉬프트 레지스터로부터 출력되는 출력펄스를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(ST1 내지 STn), 그리고 더미 스테이지(STn+1)로 구성된다.
상기 스테이지들(ST1 내지 STn+1) 및 더미 스테이지(STn+1)는 액정패널(200)의 비표시부(200b)에 실장된다.
전체 스테이지들은 한 프레임 기간동안 한 번의 출력펄스(Vout1 내지 Voutn+2)를 출력한다. 즉, 상기 제 1 스테이지(ST1)부터 더미 스테이지(STn+1)까지 차례로 출력펄스들(Vout1 내지 Voutn+1)를 출력한다.
이때, 상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 출력펄스들(Vout1 내지 Voutn)은 표시부(200a)의 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급되어, 상기 게이트 라인들(GL1 내지 GLn)을 순차적으로 스캐닝하게 된다.
각 스테이지(ST1 내지 STn)는 제 1 노드(n1), 제 2 노드(n2), 제 1 노드 제어부(NC1), 제 2 노드 제어부(NC2), 풀업 스위칭소자(Trpu), 및 풀다운 스위칭소자(Trpd)를 포함한다.
이때, 각 스테이지(ST1 내지 STn+1)의 제 1 노드(n1), 제 1 노드 제어부(NC1), 및 풀업 스위칭소자(Trpu)는 표시부(200a)의 좌측에 형성된다. 그리고, 각 스테이지(ST1 내지 STn+1)의 제 2 노드(n2), 제 2 노드 제어부(NC2), 및 풀다운 스위칭소자(Trpd)는 상기 표시부(200a)의 우측에 형성된다.
상기 제 1 노드 제어부(NC1)는 상기 제 1 노드(n1)의 신호상태를 제어한다. 즉, 상기 제 1 노드 제어부(NC1)는 제 1 노드(n1)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.
상기 제 2 노드 제어부(NC2)는 상기 제 2 노드(n2)의 신호상태를 제어한다. 즉, 상기 제 2 노드 제어부(NC2)는 제 2 노드(n2)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.
상기 제 1 및 제 2 노드 제어부(NC1, NC2)는, 상기 제 1 노드(n1)가 충전 상태일 때 상기 제 2 노드(n2)가 방전 상태를 유지하도록 제어하고, 또한 상기 제 1 노드(n1)가 방전 상태일 때 상기 제 2 노드(n2)는 충전 상태를 유지하도록 제어한다.
제 k 스테이지(k는 자연수)에 구비된 풀업 스위칭소자(Trpu)는 상기 제 k 스테이지의 제 1 노드(n1)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 클럭전송라인으로부터 공급되는 클럭펄스를 출력펄스로서 출력한다. 그리고, 이 출력된 출력펄스를 제 K-1 스테이지에 구비된 제 1 및 제 2 노드 제어부(NC1, NC2)와, 제 K+1 스테이지에 구비된 제 1 및 제 2 노드 제어부(NC1, NC2)와, 제 k 게이트 라인의 일측에 공급한다.
제 k 스테이지에 구비된 상기 풀다운 스위칭소자(Trpd)는 상기 제 k 스테이지의 제 2 노드(n2)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 k 게이트 라인에 공급한다.
제 k 스테이지에 구비된 제 1 노드 제어부(NC1)는 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 1 노드(n1)를 충전용 전압원(VDD)(또는 클럭펄스)으로 충전시킨다.
제 k 스테이지에 구비된 제 2 노드 제어부(NC2)는 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시킨다.
이때, 상기 제 k 스테이지에 구비된 제 2 노드 제어부(NC2)는 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스를 제 k-1 게이트 라인을 통해서 공급받는다. 즉, 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 k-1 출력펄스는 제 k-1 게이트 라인을 경유하여 상기 제 k 스테이지에 구비된 제 2 노드 제어부(NC2)에 공급된다.
한편, 제 1 스테이지(ST1)의 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)에 구비된 제 1 노드 제어부(NC1)는 스타트 전송라인으로부터의 스타트 펄스(Vst)를 공급받아 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 충전용 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 1 스테이지(ST1)에 구비된 제 2 노드 제어부(NC2)는 상기 스타트 전송라인으로부터의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시킨다.
제 k 스테이지에 구비된 제 1 노드 제어부(NC1)는 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 1 노드(n1)를 방전용 전압원(VSS)으로 방전시킨다.
제 k 스테이지에 구비된 제 2 노드 제어부(NC2)는 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 2 노드(n2)를 충전용 전압원(VDD)으로 충전시킨다.
이때, 상기 제 k 스테이지에 구비된 제 2 노드 제어부(NC2)는 상기 제 k+1 스테이지로에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스를 제 k+1 게이트 라인을 통해서 공급받는다. 즉, 상기 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 k+1 출력펄스는 제 k+1 게이트 라인을 경유하여 상기 제 k 스테이지에 구비된 제 2 노드 제어부(NC2)에 공급된다.
한편, 더미 스테이지(STn+1)의 다음단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)에 구비된 제 1 노드 제어부(NC1)는 스타트 전송라인으로부터의 스타트 펄스(Vst)를 공급받아 상기 더미 스테이지(STn+1)의 제 1 노드(n1)를 방전용 전압원(VSS)으로 방전시킨다. 그리고, 상기 더미 스테이지(STn+1)에 구비된 제 2 노드 제어부(NC2)는 상기 스타트 전송라인으로부터의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 2 노드(n2)를 충전용 전압 원(VDD)으로 충전시킨다.
상기 표시부(200a)의 좌측에 위치한 비표시부(200b)에는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 전송하는 제 1 내지 제 4 클럭전송라인들(CL1 내지 CL4)과, 스타트 펄스(Vst)를 전송하는 제 1 스타트 전송라인(STL1)과, 충전용 전압원(VDD)을 전송하는 제 1 충전용 전원라인(DDL1)과, 그리고 방전용 전압원(VSS)을 전송하는 제 1 방전용 전원라인(SSL1)이 형성된다.
또한, 상기 표시부(200a)의 우측에 위치한 비표시부(200b)에는 스타트 펄스(Vst)를 전송하는 제 2 스타트 전송라인(STL2)과, 방전용 전압원(VSS)을 전송하는 제 2 방전용 전원라인(SSL2)이 형성된다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상 기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
한편, 상기 스타트 펄스(Vst)는 상기 제 4 클럭펄스(CLK4)에 동기되어 출력된다. 단, 상기 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임기간동안 여러번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.
다시말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이 상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브 상태를 나타낸다.
한편, 본 발명에 따른 쉬프트 레지스터는 서로 다른 위상을 2개의 클럭펄스(2상 클럭펄스)를 사용할 수 도 있으며, 또는 서로 다른 위상을 갖는 3개의 클럭펄스(3상 클럭펄스)를 사용할 수 도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 서로 다른 위상을 갖는 5개 이상의 클럭펄스들을 사용할 수도 있다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터에 공급되는 클럭펄스는 4상의 클럭펄스이므로, 각 스테이지(ST1 내지 STn)(ST1 내지 STn+1)에 구비된 각 풀업 스위칭소자(Trpu)의 드레인단자에는 다음과 같은 클럭펄스가 공급된다.
즉, 제 4g+1 스테이지(g는 0을 포함한 자연수)에 구비된 풀업 스위칭소자(Trpu)는 제 1 클럭펄스(CLK1)를 공급받으며, 제 4g+2 스테이지에 구비된 풀업 스위칭소자(Trpu)는 제 2 클럭펄스(CLK2)를 공급받으며, 제 4g+3 스테이지에 구비된 풀업 스위칭소자(Trpu)는 제 3 클럭펄스(CLK3)를 공급받으며, 그리고 제 4g+4 스테이지에 구비된 풀업 스위칭소자(Trpu)는 제 4 클럭펄스(CLK4)를 공급받는다.
예를 들어, 도 2의 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)는 제 2 클럭펄스(CLK2)를 공급받는다.
상기 충전용 전압원(VDD)과 상기 방전용 전압원(VSS)은 서로 다른 크기를 갖는 전압원으로서, 상기 충전용 전압원(VDD)이 상기 방전용 전압원(VSS)보다 더 큰 전압크기를 갖는다.
일반적으로, 상기 충전용 전압원(VDD)은 정극성을 나타내며, 상기 방전용 전압원(VSS)은 부극성을 나타낸다. 또한, 상기 방전용 전압원(VSS)은 접지전압이 될 수 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 초기 기간(T0) 동안의 동작을 설명하면 다음과 같다.
상기 초기 기간(T0) 동안에는 스타트 펄스(Vst)만 하이 상태로 유지되고, 나머지 클럭펄스들(CLK1 내지 CLK4)은 로우 상태로 유지된다.
이 하이 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)가 동작한다. 즉, 상기 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 1 노드 제어부(NC1)는 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 충전용 전압원(VDD)(또는 클럭펄스)으로 충전시킨다. 그리고, 상기 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 2 노드 제어부(NC2)는 상기 제 1 스테이지(ST1)의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시킨다.
그러면, 상기 충전된 제 1 노드(n1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)가 턴-온되고, 상기 방전된 제 2 노드(n2)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 풀다운 스위칭소자(Trpd)가 턴-오프된다.
또한, 상기 스타트 펄스(Vst)는 더미 스테이지(STn+1)의 제 1 및 제 2 노드 제어부(NC1, NC2)에도 공급되며, 이때 상기 더미 스테이지(STn+1)의 제 1 노드 제어부(NC1)는 상기 더미 스테이지(STn+1)에 구비된 풀업 스위칭소자(Trpu)를 턴-오프시키고, 그리고, 상기 더미 스테이지(STn+1)의 제 2 노드 제어부(NC2)는 상기 더미 스테이지(STn+1)에 구비된 풀다운 스위칭소자(Trpd)를 턴-온시킨다.
이후, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1) 동안에는 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 상기 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들(CLK2 내지 CLK4)은 로우 상태로 유지된다.
상기 제 1 클럭펄스(CLK1)는 제 4g+1 스테이지에 구비된 풀업 스위칭소자(Trpu)에 공급된다. 이때, 제 1 노드(n1)가 충전된 스테이지(즉, 인에이블된 스테이지)는 제 1 스테이지(ST1)뿐이므로, 제 4g+1 스테이지들 중 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)만 턴-온상태이고 나머지 스테이지들에 구비된 스테이지들에 구비된 풀업 스위칭소자(Trpu)는 턴-오프상태이다.
따라서, 상기 제 1 기간(T1)에는 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)만이 제 1 클럭펄스(CLK1)를 출력한다. 이 제 1 스테이지(ST1)에 구 비된 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 출력펄스(Vout1)이다.
상기 제 1 출력펄스(Vout1)는 제 1 게이트 라인(GL1)을 구동하기 위한 제 1 스캔펄스로서 기능함과 아울러, 다음단 스테이지 즉 제 2 스테이지(ST2)를 인에이블시키기 위한 스타트 펄스로서 기능한다.
즉, 제 1 기간(T1)에 출력된 제 1 출력펄스(Vout1)는 제 2 스테이지(ST2)의 제 1 노드 제어부(NC1) 및 제 2 노드 제어부(NC2)에 공급된다. 그러면, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 충전되고, 제 2 노드(n2)가 방전된다. 여기서, 상기 제 1 출력펄스(Vout1)는 상기 제 1 게이트 라인(GL1)을 통해 제 2 스테이지(ST2)에 구비된 제 2 노드 제어부(NC2)에 공급된다.
이후, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는 제 2 클럭펄스(CLK2)만 하이 상태로 유지된다. 그리고, 상기 스타트 펄스(Vst)를 포함한 나머지 클럭펄스(CLK1, CLK3, CLK4)와, 제 1 출력펄스(Vout1)는 로우 상태로 유지된다.
상기 제 2 클럭펄스(CLK2)는 제 4g+2 스테이지에 구비된 풀업 스위칭소자(Trpu)에 공급된다. 이때, 제 1 노드(n1)가 충전된 스테이지(즉, 인에이블된 스테이지)는 제 2 스테이지(ST2)뿐이므로, 제 4g+2 스테이지들 중 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)만 턴-온상태이고 나머지 스테이지들에 구비된 스테이지들에 구비된 풀업 스위칭소자(Trpu)는 턴-오프상태이다.
따라서, 상기 제 2 기간(T2)에는 상기 제 2 스테이지(ST2)에 구비된 풀업 스 위칭소자(Trpu)만이 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 2 클럭펄스(CLK2)가 제 2 출력펄스(Vout2)이다.
상기 제 2 출력펄스(Vout2)는 제 2 게이트 라인(GL2)을 구동하기 위한 제 2 스캔펄스로서 기능함과 아울러, 다음단 스테이지 즉 제 3 스테이지(ST3)를 인에이블시키기 위한 스타트 펄스로서 기능한다.
즉, 제 2 기간(T2)에 출력된 제 2 출력펄스(Vout2)는 제 3 스테이지(ST3)의 제 1 노드 제어부(NC1) 및 제 2 노드 제어부(NC2)에 공급된다. 그러면, 상기 제 3 스테이지(ST3)의 제 1 노드(n1)가 충전되고, 제 2 노드(n2)가 방전된다. 여기서, 상기 제 2 출력펄스(Vout2)는 상기 제 2 게이트 라인(GL2)을 통해 제 3 스테이지(ST3)에 구비된 제 2 노드 제어부(NC2)에 공급된다.
또한, 상기 제 2 스테이지(ST2)로부터 출력된 제 2 출력펄스(Vout2)는 전단 스테이지, 즉 제 1 스테이지(ST1)에 공급된다.
즉, 상기 제 2 스테이지(ST2)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST1)의 제 1 및 제 2 노드 제어부(NC1, NC2)에 공급된다. 여기서, 상기 제 2 출력펄스(Vout2)는 제 2 게이트 라인(GL2)을 통해서 상기 제 2 노드 제어부(NC2)에 공급된다.
상기 제 2 출력펄스(Vout2)를 공급받은 제 1 스테이지(ST1)의 제 1 노드 제어부(NC1)는 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 방전용 전압원(VSS)으로 방전시킨다. 그리고, 상기 제 2 출력펄스(Vout2)를 공급받은 제 1 스테이지(ST1)의 제 2 노드 제어부(NC2)는 상기 제 1 스테이지(ST1)의 제 2 노드(n2)를 충전용 전압원(VDD)으로 충전시킨다.
그러면, 상기 방전된 제 1 노드(n1)에 게이트단자를 통해 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)는 턴-오프되고, 상기 충전된 제 2 노드(n2)에 게이트단자를 통해 접속된 상기 제 1 스테이지(ST1)의 풀다운 스위칭소자(Trpd)는 턴-온된다.
상기 턴-온된 풀다운 스위칭소자(Trpd)를 통해 상기 방전용 전압원(VSS)이 상기 제 1·게이트 라인(GL1)에 공급되며, 이에 의해 상기 제 1 게이트 라인(GL1)이 방전된다.
이와 같은 방식으로, 각 스테이지(ST1 내지 STn)는 전단 스테이지로부터의 출력펄스에 응답하여 인에이블되고, 이 인에이블된 후 자신에게 공급되는 클럭펄스를 출력펄스로서 출력한다. 그리고, 각 스테이지(ST1 내지 STn)는 다음단 스테이지로부터의 출력펄스에 응답하여 디스에이블되어 해당 게이트 라인을 방전시킨다.
이와 같은 동작을 위해, 각 스테이지(ST1 내지 STn)는 다음과 같은 회로 구성을 갖는다.
도 4는 도 2의 제 2 스테이지에 구비된 회로구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn+1)의 제 1 노드 제어부(NC1)는 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)를 포함한다.
제 k 스테이지의 제 1 노드 제어부(NC1)에 구비된 제 1 스위칭소자(Tr1)는, 제 k-1 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 제 k-1 출력펄스에 응답하 여, 충전용 전압원(VDD)을 상기 제 k 스테이지의 제 1 노드(n1)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 충전용 전원라인에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 제 1 노드(n1)에 접속된다.
예를들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST1)로부터의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 노드(n1)를 충전용 전압원(VDD)으로 충전시킨다.
제 k 스테이지의 제 1 노드 제어부(NC1)에 구비된 제 2 스위칭소자(Tr2)는, 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 k+1 출력펄스에 응답하여, 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 1 노드(n1)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 1 노드(n1)에 접속되며, 그리고 소스단자는 제 1 방전용 전원라인(SSL1)에 접속된다.
예를들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST3)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 노드(n1)를 방전용 전압원(VSS)으로 방전시킨다.
제 k 스테이지의 제 1 노드 제어부(NC1)에 구비된 제 3 스위칭소자(Tr3)는 클럭전송라인으로부터의 클럭펄스에 응답하여, 상기 제 1 노드(n1)와 풀업 스위칭 소자(Trpu)의 소스단자간을 전기적으로 연결시킨다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k 스테이지의 클럭전송라인들 중 어느 하나에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 1 노드(n1)에 접속되며, 그리고 소스단자는 상기 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속된다.
여기서, 상기 제 3 스위칭소자(Tr3)의 게이트단자에 공급되는 클럭펄스는 풀업 스위칭소자(Trpu)의 드레인단자에 공급되는 클럭펄스와 동일한 위상을 갖는 클럭펄스이다.
예를들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)는 제 2 클럭펄스(CLK2)에 응답하여, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)와 풀업 스위칭소자(Trpu)의 소스단자간을 전기적으로 연결시킨다.
각 스테이지(ST1 내지 STn+1)의 제 2 노드 제어부(NC2)는 제 4 및 제 5 스위칭소자(Tr4, Tr5)를 포함한다.
제 k 스테이지의 제 2 노드 제어부(NC2)에 구비된 제 4 스위칭소자(Tr4)는, 제 k+1 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 제 k+1 출력펄스에 응답하여, 충전용 전압원(VDD)을 상기 제 k 스테이지의 제 2 노드(n2)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 k+1 게이트 라인을 통하여 상기 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 제 2 충전용 전원라인(DDL2)에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 제 2 노드(n2)에 접속된다.
예를들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 4 스위칭소자(Tr4)는 제 3 스테이지(ST3)로부터의 제 3 출력펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST2)의 제 2 노드(n2)를 충전용 전압원(VDD)으로 충전시킨다.
제 k 스테이지의 제 2 노드 제어부(NC2)에 구비된 제 5 스위칭소자(Tr5)는, 제 k-1 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 제 k-1 출력펄스에 응답하여, 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 2 노드(n2)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 k-1 게이트 라인을 통하여 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(n2)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 5 스위칭소자(Tr5)는 제 2 스테이지(ST2)로부터의 제 2 출력펄스(Vout2)에 응답하여 상기 제 2 스테이지(ST2)의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시킨다.
한편, 제 1 스테이지(ST1)의 제 1 노드 제어부(NC1)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스타트 전송라인(STL1)으로부터의 스타트 펄스(Vst)에 응답하여, 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 충전용 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 1 스테이지(ST1)의 제 2 노드 제어부(NC2)에 구비된 제 5 스위칭소자(Tr5)는 제 2 스타트 전송라인(STL2)으로부터의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시킨다.
그리고, 제 n 스테이지의 제 1 노드 제어부(NC1)에 구비된 제 2 스위칭소 자(Tr2)는 상기 스타트 전송라인으로부터의 스타트 펄스(Vst)에 응답하여, 상기 제 n 스테이지(STn)의 제 1 노드(n1)를 방전용 전압원(VSS)으로 방전시킨다.
도 5는 도 2의 제 2 스테이지에 구비된 또 다른 회로구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn+1)의 제 2 노드 제어부(NC2)는, 도 5에 도시된 바와 같이, 제 6 스위칭소자(Tr6)를 더 포함할 수 있다.
제 k 스테이지의 제 2 노드 제어부(NC2)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 k 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 출력펄스에 응답하여 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 2 노드(n2)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 k 게이트 라인을 통하여 상기 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(n2)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 5의 제 2 스테이지(ST2)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2 스테이지(ST2)로부터의 제 2 출력펄스(Vout2)에 응답하여 상기 제 2 스테이지(ST2)의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시킨다.
이와 같이 구성된 회로구성을 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 6은 도 5의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면이다.
먼저, 초기 기간(T0)동안의 동작을 설명하면 다음과 같다.
상기 초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst)만 하이 상태로 유지되고, 나머지 클럭펄스들(CLK1 내지 CLK4)은 로우 상태로 유지된다.
상기 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 5 스위칭소자(Tr5)의 게이트단자에 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 제 1 노드(n1)에 공급된다.
이에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(n1)가 상기 충전용 전압원(VDD)에 의해 충전되며, 상기 충전된 제 1 노드(n1)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
또한, 상기 스타트 펄스(Vst)를 공급받은 제 1 스테이지(ST1)의 제 5 스위칭소자(Tr5)는 턴-온되며, 이때, 상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 2 노드(n2)에 공급된다.
이에 따라, 상기 제 1 스테이지(ST1)의 제 2 노드(n2)가 상기 방전용 전압원(VSS)에 의해 방전되며, 상기 방전된 제 2 노드(n2)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-오프된다.
한편, 상기 초기 기간(T0)에 제 2 내지 더미 스테이지(ST2 내지 STn+1)로부터의 출력펄스는 없으므로, 상기 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2) 및 제 4 스위칭소자(Tr4)는 턴-오프 상태이다.
또 한편, 상기 초기 기간(T0)에 출력된 스타트 펄스(Vst)는 더미 스테이지(STn+1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자 및 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다.
이에 따라, 상기 제 2 및 제 4 스위칭소자(Tr2, Tr4)가 턴-온된다. 그러면, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용 전압원(VSS)이 상기 더미 스테이지(STn+1)의 제 1 노드(n1)에 공급되고, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 충전용 전압원(VDD)이 상기 더미 스테이지(STn+1)의 제 2 노드(n2)에 공급된다. 따라서, 상기 초기 기간(T0)에 상기 더미 스테이지(STn+1)의 제 1 노드(n1)가 방전되고, 제 2 노드(n2)가 충전된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 상기 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들(CLK2, CLK3, CLK4)은 로우 상태로 유지된다.
따라서, 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.
이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(n1)가 플로팅 상태로 유지된다.
상기 제 1 스테이지(ST1)의 제 1 노드(n1)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지됨에 따라, 상기 제 1 노드(n1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)가 턴-온상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면,상기 제 1 스테이지(ST1)의 제 1 노드(n1)에 충전된 충전용 전압원(VDD)이 증폭된다(부트스트래핑 현상 bootstrapping). 이와 같은 증폭은 상기 제 1 노드(n1)가 플로팅 상태이기 때문에 발생한다.
따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 출력펄스(Vout1)이다.
이 출력된 제 1 출력펄스(Vout1)는 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시키는 스캔펄스로서 작용한다.
한편, 상기 제 1 기간(T1)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에도 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이에 따라 상기 제 1 스테이지(ST1)의 제 1 노드(n1)와 풀업 스위칭소자(Trpu)의 소스단자간이 단락된다.
상기 제 1 기간(T1)에는 상기 풀업 스위칭소자(Trpu)로부터 하이 상태의 제 1·클럭펄스(CLK1)가 출력되므로, 상기 제 1 스테이지(ST1)의 제 1 노드(n1), 상기 풀업 스위칭소자(Trpu)의 드레인단자, 및 소스단자가 모두 하이 상태로 유지된다.
이 제 3 스위칭소자(Tr3)는 상기 제 1 노드(n1)가 충전 상태일 때 상기 풀업 스위칭소자(Trpu)의 출력에 아무런 영향을 주지 않는다. 다만, 이 제 3 스위칭소자(Tr3)는 상기 제 1 노드(n1)가 방전 상태에서 플로팅 되었을 때 상기 제 1 노드(n1)에 주기적으로 방전용 전압원(VSS)을 공급함으로써, 상기 제 1 노드(n1)의 신호상태를 안정화시키는 역할을 한다. 이에 대해서는 이후에 더 구체적으로 설명하기로 한다.
한편, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)로부터 출력된 제 1 출력펄스(Vout1)는 상기 제 2 스테이지(ST2)에 공급되어 상기 제 2 스테이지(ST2)의 제 1 노드(n1)를 충전시키고, 제 2 노드(n2)를 방전시키기 위한 스타트 펄스(Vst)로서 작용한다.
즉, 제 1 기간(T1)에 상기 제 1 스테이지(ST1)로부터 출력된 제 1 출력펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 1 및 제 5 스위칭소자(Tr1, Tr5)의 게이트단자에 공급된다. 이때, 상기 제 1 출력펄스(Vout1)는 제 1 게이트 라인(GL1)을 통해 상기 제 5 스위칭소자(Tr5)의 게이트단자에 공급된다.
그러면, 상기 제 2 스테이지(ST2)의 제 1 및 제 5 스위칭소자(Tr1, Tr5)는 턴-온된다.
이에 따라, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 상기 충전용 전압원(VDD)에 의해 충전되며, 상기 충전된 제 1 노드(n1)에 게이트단자가 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu)가 턴-온된다.
한편, 상기 제 1 기간(T1)에 제 3 내지 더미 스테이지(ST3 내지 STn+1)로부터의 출력펄스는 없으므로, 상기 제 2 스테이지(ST2)에 구비된 제 2 및 제 4 스위칭소자(Tr2, Tr4)는 턴-오프 상태이다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태로 유지된다. 반면, 상기 스타트 펄스(Vst)를 포함함 나머지 클럭펄스들(CLK1, CLK3, CLK4), 및 제 1 출력펄스(Vout1)는 로우 상태로 유지된다.
따라서, 로우 상태의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 및 제 5 스위칭소자(Tr1, Tr5)가 턴-오프된다.
이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 플로팅 상태로 유지된다.
상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 상기 제 1 기간(T1)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지됨에 따라, 상기 제 1 노드(n1)에 게이트단자가 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu)가 턴-온상태를 유지한다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 공급된다. 그러면, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)에 충전된 충전용 전압원(VDD)이 증폭된다.
따라서, 상기 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 2 클럭펄스(CLK2)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 2 클럭펄스(CLK2)가 제 2 출력펄스(Vout2)이다.
이 출력된 제 2 출력펄스(Vout2)는 제 2 게이트 라인(GL2)에 공급되어 상기 제 2 게이트 라인(GL2)을 구동시키는 스캔펄스로서 작용함과 아울러, 제 3 스테이지(ST3)에 공급되어 상기 제 3 스테이지(ST3)의 제 1 노드(n1)를 충전시키고, 제 2 노드(n2)를 방전시키기 위한 스타트 펄스(Vst)로서 작용한다.
또한, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 방전시키고, 제 2 노드(n2)를 충전시키는 역할을 한다. 즉, 상기 제 1 스테이지(ST1)는 상기 제 2 스테이지(ST2)로부터의 제 2 출력펄스(Vout2)에 응답하여 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 출력펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급됨과 아울러, 상기 제 2 게이트 라인(GL2)을 통해 상기 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자에 공급된다.
그러면, 상기 제 2 스위칭소자(Tr2)가 턴-온되고, 이때 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 1 노드(n1)에 공급된다. 그러면, 상기 방전된 제 1 스테이지(ST1)의 제 1 노드(n1)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-오프된다.
또한, 상기 2 출력펄스(Vout2)를 공급받는 제 1 스테이지(ST1)의 제 4 스위 칭소자(Tr4)가 턴-온된다. 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 제 2 노드(n2)에 공급된다. 이에 따라, 상기 제 2 노드(n2)가 충전되고, 이 충전된 제 2 노드(n2)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀다운 스위칭소자(Trpd)가 턴-온된다. 이 턴-온된 풀다운 스위칭소자(Trpd)를 통해 방전용 전압원(VSS)이 제 1 게이트 라인(GL1)에 공급된다. 이에 따라, 상기 제 1 게이트 라인(GL1)이 방전된다.
이와 같이 제 2 기간(T2)에는 제 2 스테이지(ST2)가 제 2 출력펄스(Vout2)를 출력한다. 이 제 2 출력펄스(Vout2)는 제 2 게이트 라인(GL2)을 구동하고, 제 3 스테이지(ST3)를 인에이블시키고, 그리고 제 1 스테이지(ST1)를 디스에이블시킨다.
이와 같은 방식으로 제 3 및 제 4 기간(T3, T4)에 제 3 및 제 4 스테이지(ST3, ST4)가 제 3 및 제 4 출력펄스(Vout3, Vout4)를 출력한다.
이후, 상기 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)만 다시 하이 상태로 유지된다. 이 제 5 기간(T5)에 출력되는 제 1 클럭펄스(CLK1)는 제 5 스테이지(ST5)에 공급된다. 그러면, 상기 제 5 스테이지(ST5)는 상기 제 1 클럭펄스(CLK1)를 이용하여 제 5 출력펄스(Vout5)를 출력하고, 이를 제 5 게이트 라인, 제 4 스테이지, 및 제 6 스테이지에 공급한다.
한편, 상기 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 제 1 스테이지(ST1)에도 공급된다. 즉, 상기 제 1 클럭펄스(CLK1)는 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자 및 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
이 제 5 기간(T5)에 상기 제 1 스테이지(ST1)의 제 1 노드(n1)는 방전 상태이므로, 상기 풀업 스위칭소자(Trpu)는 턴-오프상태이다. 따라서, 상기 제 5 기간(T5)에 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)는 출력을 발생하지 않는다.
한편, 상기 제 3 스위칭소자(Tr3)는 상기 제 1 클럭펄스(CLK1)에 의해 턴-온된다. 그러면, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 제 1 게이트 라인(GL1)의 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 1 노드(n1)에 공급된다.
상기 제 1 게이트 라인(GL1)에는, 상기 제 1 스테이지(ST1)의 풀다운 스위칭소자(Trpd)에 의해 발생되는 방전용 전압원(VSS)이 계속해서 공급되고 있다.
상기 제 1 스테이지(ST1)의 풀다운 스위칭소자(Trpd)는 제 2 기간(T2)부터 이 기간을 포함하는 한 프레임 기간이 종료될 때 까지 턴-온상태를 유지한다. 이는 상기 풀다운 스위칭소자(Trpd)의 게이트단자가 접속된 제 1 스테이지(ST1)의 제 2 노드(n2)가 상기 제 2 기간(T2)부터 한 프레임 기간이 종료될 때 까지 충전용 전압원(VDD)에 의해 충전 상태로 유지되기 때문이다.
이에 따라, 상기 제 1 게이트 라인(GL1)에는 제 2 기간(T2)이후부터 계속해서 방전용 전압원(VSS)으로 유지된다.
상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)는 제 1 클럭펄스(CLK1)가 출력될 때마다 주기적으로 턴-온되는데, 이 턴-온된 제 3 스위칭소자(Tr3)를 통해 상기 제 1 게이트 라인(GL1)으로부터의 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 1 노드(n1)에 주기적으로 공급된다.
따라서, 상기 제 1 스테이지(ST1)가 제 1 출력펄스(Vout1)를 출력한 이후부터, 상기 제 1 스테이지(ST1)의 제 1 노드(n1)가 안정적으로 방전 상태로 유지된다.
이와 같이 각 스테이지(ST1 내지 STn+1)의 제 3 스위칭소자(Tr3)는 각 스테이지(ST1 내지 STn+1)의 출력을 안정화시키는 역할을 한다.
한편, 각 스테이지(ST1 내지 STn)에 구비된 제 1 스위칭소자(Tr1)의 드레인단자에는 충전용 전압원(VDD) 대신에 클럭펄스가 공급될 수 도 있다.
이때, 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 드레인단자에 공급되는 클럭펄스는, 제 k-1 스테이지의 풀업 스위칭소자(Trpu)의 드레인단자에 공급되는 클럭펄스와 동일하다.
이와 같이 하면, 상기 제 1 노드 제어부(NC1)에 충전용 전압원(VDD)을 공급하기 위한 제 1 충전용 전원라인(DDL1)을 제거할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 8은 도 7의 쉬프트 레지스터에 공급되는 각종 신호 및 상기 쉬프트 레지스터로부터 출력되는 출력펄스를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 7에 도시된 바와 같이, 다수의 스테이지들 및 더미 스테이지(STn+1)를 포함한다.
각 스테이지(ST1 내지 STn)는 제 1 노드(n1), 제 2 노드(n2), 제 3 노드(n3), 제 1 노드 제어부(NC1), 제 2 노드 제어부(NC2), 제 3 노드 제어부(NC3), 풀업 스위칭소자(Trpu), 제 1 풀다운 스위칭소자(Trpd1) 및 제 2 풀다운 스위칭소 자(Trpd2)를 포함한다.
이때, 각 스테이지(ST1 내지 STn)의 제 1 노드(n1), 제 1 노드 제어부(NC1), 및 풀업 스위칭소자(Trpu)는 표시부(200a)의 좌측에 형성된다. 그리고, 각 스테이지(ST1 내지 STn)의 제 2 노드(n2), 제 3 노드(n3), 제 2 노드 제어부(NC2), 제 3 노드 제어부(NC3), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2)는 상기 표시부(200a)의 우측에 형성된다.
상기 제 1 노드 제어부(NC1)는 상기 제 1 노드(n1)의 신호상태를 제어한다. 즉, 상기 제 1 노드 제어부(NC1)는 제 1 노드(n1)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.
상기 제 2 노드 제어부(NC2)는 상기 제 2 노드(n2)의 신호상태를 제어한다. 즉, 상기 제 2 노드 제어부(NC2)는 제 2 노드(n2)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.
상기 제 3 노드 제어부(NC3)는 상기 제 3 노드(n3)의 신호상태를 제어한다. 즉, 상기 제 3 노드 제어부(NC3)는 제 3 노드(n3)를 충전 상태로 만들거나, 또는 방전 상태로 만든다.
상기 제 1 내지 제 3 노드 제어부(NC1 내지 NC3)는, 상기 제 1 노드(n1)가 충전 상태일 때 상기 제 2 및 제 3 노드(n2, n3)가 모두 방전 상태로 유지되도록 제어하고, 또한 상기 제 1 노드(n1)가 방전 상태일 때 상기 제 2 노드(n2) 및 제 3 노드(n3) 중 어느 하나가 충전 상태로 유지되고 나머지 하나가 방전 상태로 유지되도록 한다.
특히, 상기 제 2 및 제 3 노드(n2, n3)를 p프레임 기간(p는 자연수)을 단위로 하여 교번적으로 충전(또는 방전)된다. 즉, 제 2 노드(n2)가 기수번째 프레임 기간동안 충전 상태로 유지되고 우수번째 프레임 기간동안 방전 상태로 유지된다면, 상기 제 3 노드(n3)는 상기 기수번째 프레임 기간동안 방전 상태로 유지되고 상기 우수번째 프레임 기간동안 충전 상태로 유지된다.
제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 제 k 스테이지의 제 1 노드(n1)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 클럭전송라인으로부터 공급되는 클럭펄스를 출력펄스로서 출력한다. 그리고, 이 출력된 출력펄스를 제 k 라인의 일측과, 제 k 스테이지에 구비된 제 2 및 제 3 노드 제어부(NC2, NC3)와, 제 k+1 스테이지에 구비된 제 1 내지 제 3 노드 제어부(NC1 내지 NC3)에 공급한다.
제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 상기 제 k 스테이지의 제 2 노드(n2)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 k 게이트 라인에 공급한다.
제 k 스테이지에 구비된 상기 제 2 풀다운 스위칭소자(Trpd2)는 상기 제 k 스테이지의 제 3 노드(n3)의 신호상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 k 게이트 라인에 공급한다.
제 k 스테이지에 구비된 제 1 노드 제어부(NC1)는 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 1 노드(n1)를 충전용 전압원(VDD)(또는 클럭펄스)으로 충전시킨다.
제 k 스테이지에 구비된 제 2 노드 제어부(NC2)는 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시킨다.
이때, 상기 제 k 스테이지에 구비된 제 2 노드 제어부(NC2)는 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스를 제 k-1 게이트 라인을 통해서 공급받는다. 즉, 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 k-1 출력펄스는 제 k-1 게이트 라인을 경유하여 상기 제 k 스테이지에 구비된 제 2 노드 제어부(NC2)에 공급된다.
제 k 스테이지에 구비된 제 3 노드 제어부(NC3)는 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 3 노드(n3)를 방전용 전압원(VSS)으로 방전시킨다.
이때, 상기 제 k 스테이지에 구비된 제 3 노드 제어부(NC3)는 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스를 제 k-1 게이트 라인을 통해서 공급받는다. 즉, 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 k-1 출력펄스는 제 k-1 게이트 라인을 경유하여 상기 제 k 스테이지에 구비된 제 3 노드 제어부(NC3)에 공급된다.
한편, 제 1 스테이지(ST1)의 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)에 구비된 제 1 노드 제어부(NC1)는 스타트 전송라인으로부터의 스타트 펄스(Vst)를 공급받아 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 충전용 전압원(VDD)으로 충전시킨다. 그리고, 상기 제 1 스테이지(ST1)에 구비된 제 2 및 제 3 노드 제어부(NC2, NC3)는 상기 스타트 전송라인으로부터의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 2 및 제 3 노드(n2, n3)를 방전용 전압원(VSS)으로 방전시킨다.
제 k 스테이지에 구비된 제 1 노드 제어부(NC1)는 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터의 출력펄스에 응답하여 상기 제 k 스테이지의 제 1 노드(n1)를 방전용 전압원(VSS)으로 방전시킨다.
제 k 스테이지에 구비된 제 2 노드 제어부(NC2)는 제 1 교류 전압원(Vac1)의 논리상태, 상기 제 k 게이트 라인의 충전 여부, 및 제 k-1 스테이지로부터의 출력 여부에 따라, 상기 제 k 스테이지의 제 2 노드(n2)를 하이 상태의 제 1 교류 전압원(Vac1)으로 충전시키거나 또는 로우 상태의 제 1 교류 전압원(Vac1)(또는 방전용 전압원(VSS))으로 방전시킨다.
구체적으로, 제 k 라인이 충전상태일 때 또는 제 k-1 스테이지로부터의 출력이 있을 때, 상기 제 k 스테이지의 제 2 노드 제어부(NC2)는 제 1 교류 전압원(Vac1)의 논리 상태에 상관없이 상기 제 k 스테이지의 제 2 노드(n2)를 방전시킨다. 그리고, 제 k 라인이 방전상태이고 상기 제 k-1 스테이지로부터의 출력이 없을 때, 상기 제 k 스테이지의 제 2 노드 제어부(NC2)는 상기 제 1 교류 전압원(Vac1)의 논리 상태에 따라 상기 제 k 스테이지의 제 2 노드(n2)를 충전 시키거나 방전시킨다.
제 k 스테이지에 구비된 제 3 노드 제어부(NC3)는 제 2 교류 전압원(Vac2)의 논리상태, 상기 제 k 게이트 라인의 충전 여부, 및 제 k-1 스테이지로부터의 출력 여부에 따라, 상기 제 k 스테이지의 제 3 노드(n3)를 하이 상태의 제 1 교류 전압원(Vac1)으로 충전시키거나 또는 로우 상태의 제 1 교류 전압원(Vac1)(또는 방전용 전압원(VSS))으로 방전시킨다.
구체적으로, 제 k 라인이 충전상태일 때 또는 제 k-1 스테이지로부터의 출력이 있을 때, 상기 제 k 스테이지의 제 3 노드 제어부(NC3)는 제 2 교류 전압원(Vac2)의 논리 상태에 상관없이 상기 제 k 스테이지의 제 3 노드(n3)를 방전시킨다. 그리고, 제 k 라인이 방전상태이고 상기 제 k-1 스테이지로부터의 출력이 없을 때, 상기 제 k 스테이지의 제 3 노드 제어부(NC3)는 상기 제 2 교류 전압원(Vac2)의 논리 상태에 따라 상기 제 k 스테이지의 제 3 노드(n3)를 충전 시키거나 방전시킨다.
상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)은 프레임 기간 별로 서로 반전된 위상을 갖는다.
특히, 상기 제 1 및 제 2 교류 전압원(Vac1, Vac2)은 p프레임 기간(p는 자연수)을 단위로 하여 서로 다른 논리 상태를 나타낸다. 즉, 제 1 교류 전압원(Vac1)이 기수번째 프레임 기간동안 하이 상태로 유지되고 우수번째 프레임 기간동안 로우 상태로 유지된다면, 상기 제 2 교류 전압원(Vac2)은 상기 기수번째 프레임 기간동안 로우 상태로 유지되고 상기 우수번째 프레임 기간동안 하이 상태로 유지된다.
한편, 더미 스테이지(STn+1)의 다음단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)에 구비된 제 1 노드 제어부(NC1)는 스타트 전송라인으로부터의 스타트 펄스(Vst)를 공급받아 상기 더미 스테이지(STn+1)의 제 1 노 드(n1)를 방전용 전압원(VSS)으로 방전시킨다. 그리고, 상기 더미 스테이지(STn+1)에 구비된 제 2 및 제 3 노드 제어부(NC2, NC3)는 스타트 전송라인으로부터의 스타트 펄스(Vst)를 공급받아 상기 더미 스테이지(STn+1)의 제 2 및 제 3 노드(n2, n3) 중 어느 하나를 충전시키고 다른 하나를 방전시킨다.
상기 표시부(200a)의 좌측에 위치한 비표시부(200b)에는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 전송하는 제 1 내지 제 4 클럭전송라인들(CL1 내지 CL4)과, 스타트 펄스(Vst)를 전송하는 제 1 스타트 전송라인(STL1)과, 충전용 전압원(VDD)을 전송하는 제 1 충전용 전원라인(DDL1)과, 그리고 방전용 전압원(VSS)을 전송하는 제 1 방전용 전원라인(SSL1)이 형성된다.
또한, 상기 표시부(200)의 우측에 위치한 비표시부(200b)에는 스타트 펄스(Vst)를 전송하는 제 2 스타트 전송라인(STL2)과, 방전용 전압원(VSS)을 전송하는 제 2 방전용 전원라인(SSL2)과, 제 1 교류 전압원(Vac1)을 전송하는 제 1 교류 전원라인(acL1)과, 그리고 제 2 교류 전압원(Vac2)을 전송하는 제 2 교류 전원라인(acL2)이 형성된다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4), 스타트 펄스(Vst), 충전용 전압원(VDD), 및 방전용 전압원(VSS)은 제 1 실시예에서 상술한 그것들과 동일하므로 이에 대한 설명은 생략한다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 공급되는 클럭펄스는 4상의 클럭펄스이므로, 각 스테이지(ST1 내지 STn+1)에 구비된 각 풀업 스위칭소자(Trpu)의 드레인단자에는 다음과 같은 클럭펄스가 공급된다.
즉, 제 4g+1 스테이지에 구비된 풀업 스위칭소자(Trpu)는 제 1 클럭펄스(CLK1)를 공급받으며, 제 4g+2 스테이지에 구비된 풀업 스위칭소자(Trpu)는 제 2 클럭펄스(CLK2)를 공급받으며, 제 4g+3 스테이지에 구비된 풀업 스위칭소자(Trpu)는 제 3 클럭펄스(CLK3)를 공급받으며, 그리고 제 4g+4 스테이지에 구비된 풀업 스위칭소자(Trpu)는 제 4 클럭펄스(CLK4)를 공급받는다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 초기 기간(T0) 동안의 동작을 설명하면 다음과 같다.
여기서, 제 1 프레임 기간동안 제 1 교류 전압원(Vac1)이 하이 상태로 유지되고, 상기 제 1 프레임 기간동안 제 2 교류 전압원(Vac2)이 로우 상태로 유지된다고 가정하자. 상기 한 프레임 기간은 상기 초기 기간(T0) 내지 제 i 기간(i는 자연수)을 포함한다.
상기 초기 기간(T0) 동안에는 스타트 펄스(Vst)만 하이 상태로 유지되고, 나머지 클럭펄스들(CLK1 내지 CLK4)은 로우 상태로 유지된다.
이 하이 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)가 동작한다.
즉, 상기 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 1 노드 제어부(NC1)는 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 충전용 전압원(VDD)(또는 클럭펄스)으로 충전시킨다.
그리고, 상기 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 2 노드 제어부(NC2)는 상기 제 1 스테이지(ST1)의 제 2 노드(n2)를 방전용 전압원(VSS)으로 방전시키고, 제 3 노드 제어부(NC3)는 상기 제 1 스테이지(ST1)의 제 3 노드(n3)를 방전용 전압원(VSS)으로 방전시킨다.
그러면, 상기 충전된 제 1 노드(n1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)가 턴-온되고, 상기 방전된 제 2 노드(n2)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1)가 턴-오프되고, 그리고 상기 방전된 제 3 노드(n3)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 2 풀다운 스위칭소자(Trpd2)가 턴-오프된다.
또한, 상기 스타트 펄스(Vst)는 더미 스테이지(STn+1)의 제 1 및 제 2 노드 제어부(NC1, NC2)에도 공급된다.
그러면, 더미 스테이지(STn+1)의 제 1 노드 제어부(NC1)는 상기 더미 스테이지(STn+1)에 구비된 풀업 스위칭소자(Trpu)를 턴-오프시키고, 그리고, 상기 더미 스테이지(STn+1)의 제 2 노드 제어부(NC2)는 제 1 교류 전압원(Vac1)을 이용하여 상기 더미 스테이지(STn+1)에 구비된 제 1 풀다운 스위칭소자(Trpd1)를 턴-온시키고, 제 3 노드 제어부(NC3)는 제 2 교류 전압원(Vac2)을 이용하여 상기 더미 스테이지(STn+1)에 구비된 제 2 풀다운 스위칭소자(Trpd2)를 턴-오프시킨다.
이후, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1) 동안에는 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 상기 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들(CLK2 내지 CLK4)은 로우 상태로 유지된다.
상기 제 1 클럭펄스(CLK1)는 제 4g+1 스테이지에 구비된 풀업 스위칭소자(Trpu)에 공급된다. 이때, 제 1 노드(n1)가 충전된 스테이지(즉, 인에이블된 스테이지)는 제 1 스테이지(ST1)뿐이므로, 제 4g+1 스테이지들 중 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)만 턴-온상태이고 나머지 스테이지들에 구비된 스테이지들에 구비된 풀업 스위칭소자(Trpu)는 턴-오프상태이다.
따라서, 상기 제 1 기간(T1)에는 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)만이 제 1 클럭펄스(CLK1)를 출력한다. 이 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 출력펄스(Vout1)이다.
상기 제 1 출력펄스(Vout1)는 제 1 게이트 라인(GL1)을 구동하기 위한 제 1 스캔펄스로서 기능함과 아울러, 다음단 스테이지 즉 제 2 스테이지(ST2)를 인에이블시키기 위한 스타트 펄스로서 기능한다.
즉, 제 1 기간(T1)에 출력된 제 1 출력펄스(Vout1)는 제 2 스테이지(ST2)의 제 1 내지 제 3 노드(n1 내지 n3)에 공급된다. 그러면, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 충전되고, 제 2 및 제 3 노드(n2, n3)가 방전된다. 여기서, 상기 제 1 출력펄스(Vout1)는 상기 제 1 게이트 라인(GL1)을 통해 제 2 스테이지(ST2)에 구비된 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급된다.
상기 제 1 출력펄스(Vout1)는 제 1 게이트 라인(GL1)을 통해 맞은편에 위치한 제 1 스테이지(ST1)의 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급된다. 이 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 노드 제어부(NC2)는 상기 제 1 스테이 지(ST1)의 제 2 노드(n2)를 방전시키고, 상기 제 3 노드 제어부(NC3)는 상기 제 1 스테이지(ST1)의 제 3 노드(n3)를 방전시킨다.
이후, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는 제 2 클럭펄스(CLK2)만 하이 상태로 유지된다. 그리고, 상기 스타트 펄스(Vst)를 포함한 나머지 클럭펄스(CLK1, CLK3, CLK4)와, 제 1 출력펄스(Vout1)는 로우 상태로 유지된다.
상기 제 2 클럭펄스(CLK2)는 제 4g+2 스테이지에 구비된 풀업 스위칭소자(Trpu)에 공급된다. 이때, 제 1 노드(n1)가 충전된 스테이지(즉, 인에이블된 스테이지)는 제 2 스테이지(ST2)뿐이므로, 제 4g+2 스테이지들 중 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)만 턴-온상태이고 나머지 스테이지들에 구비된 스테이지들에 구비된 풀업 스위칭소자(Trpu)는 턴-오프상태이다.
따라서, 상기 제 2 기간(T2)에는 상기 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)만이 제 2 클럭펄스(CLK2)를 출력한다. 이 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 2 클럭펄스(CLK2)가 제 2 출력펄스(Vout2)이다.
상기 제 2 출력펄스(Vout2)는 제 2 게이트 라인(GL2)을 구동하기 위한 제 2 스캔펄스로서 기능함과 아울러, 다음단 스테이지 즉 제 3 스테이지(ST3)를 인에이블시키기 위한 스타트 펄스로서 기능한다.
즉, 제 2 기간(T2)에 출력된 제 2 출력펄스(Vout2)는 제 3 스테이지(ST3)의 제 1 내지 제 3 노드 제어부(NC1 내지 NC3)에 공급된다. 그러면, 상기 제 3 스테이 지(ST3)의 제 1 노드(n1)가 충전되고, 제 2 및 제 3 노드(n2, n3)가 방전된다. 여기서, 상기 제 2 출력펄스(Vout2)는 상기 제 2 게이트 라인(GL2)을 통해 제 3 스테이지(ST3)에 구비된 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급된다.
상기 제 2 출력펄스(Vout2)는 제 2 게이트 라인(GL2)을 통해 맞은편에 위치한 제 2 스테이지(ST2)의 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급된다. 이 제 2 출력펄스(Vout2)에 응답하여 상기 제 2 노드 제어부(NC2)는 상기 제 2 스테이지(ST2)의 제 2 노드(n2)를 방전시키고, 상기 제 3 노드 제어부(NC3)는 상기 제 2 스테이지(ST2)의 제 3 노드(n3)를 방전시킨다.
한편, 이 제 2 기간(T2)에는 상기 제 1 스테이지(ST1)가 디스에이블된다.
즉, 상기 제 2 기간(T2)에 상기 제 1 출력펄스(Vout1)는 로우 상태로 유지되므로, 상기 제 1 게이트 라인(GL1)이 방전된다. 또한, 이 제 2 기간에는 스타트 펄스(Vst)도 로우 상태로 유지된다.
이렇게, 상기 제 1 게이트 라인(GL1)이 방전 상태로 유지되고 상기 스타트 펄스(Vst)가 로우 상태로 유지됨에 따라, 하이 상태의 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST1)의 제 2 노드 제어부(NC2)가 동작한다. 즉, 상기 제 2 노드 제어부(NC2)는 상기 제 1 스테이지(ST1)의 제 2 노드(n2)를 상기 하이 상태의 제 1 교류 전압원(Vac1)으로 충전시킨다. 반면, 로우 상태의 제 2 교류 전압원(Vac2)을 공급받는 제 1 스테이지(ST1)의 제 3 노드 제어부(NC3)는 동작하지 않는다. 따라서, 상기 제 1 스테이지(ST1)의 제 3 노드 제어부(NC3)는 이전 기간에 공급된 방전용 전압원(VSS)에 의해서 그대로 방전 상태로 유지된다.
그러면, 상기 방전된 제 2 노드(n2)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1)는 턴-온되고, 상기 방전된 제 3 노드(n3)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 2 풀다운 스위칭소자(Trpd2)는 턴-오프된다.
상기 턴-온된 제 1 풀다운 스위칭소자(Trpd1)를 통해 상기 방전용 전압원(VSS)이 상기 제 1·게이트 라인(GL1)에 공급되며, 이에 의해 상기 제 1 게이트 라인(GL1)이 방전된다.
이와 같은 방식으로, 각 스테이지(ST1 내지 STn)는 전단 스테이지로부터의 출력펄스에 응답하여 인에이블되고, 이 인에이블된 후 자신에게 공급되는 클럭펄스를 출력펄스로서 출력한다. 그리고, 각 스테이지(ST1 내지 STn)는 다음단 스테이지로부터의 출력펄스에 응답하여 디스에이블되어 해당 게이트 라인을 방전시킨다.
다음 제 2 프레임 기간에는 제 1 교류 전압원(Vac1)이 로우 상태로 유지되고 제 2 교류 전압원(Vac2)이 하이 상태로 유지되므로, 각 스테이지(ST1 내지 STn)의 디스에이블 동작시 제 3 노드 제어부(NC3)가 동작하여 상기 제 3 노드(n3)가 충전되고, 제 2 노드(n2)는 방전된다. 따라서, 상기 제 2 프레임 기간에는 제 3 노드(n3)에 접속된 제 2 풀다운 스위칭소자(Trpd2)가 동작한다.
이와 같이, 상기 제 2 노드(n2)와 제 3 노드(n3)가 서로 교번적으로 충전됨에 따라, 어느 하나의 풀다운 스위칭소자(Trpd)가 동작할 때 나머지 풀다운 스위칭소자(Trpd)는 휴지 상태를 갖는다. 따라서, 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)의 열화를 방지할 수 있다.
이와 같은 동작을 위해, 각 스테이지(ST1 내지 STn+1)는 다음과 같은 회로 구성을 갖는다.
도 9는 도 7의 제 2 스테이지에 구비된 회로구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn+1)의 제 1 노드 제어부(NC1)는 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)를 포함한다.
도 9의 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)는, 상술한 도 4의 제 1 내지 제 3 스위칭소자(Tr3)와 동일하므로 이에 대한 설명은 생략한다.
각 스테이지(ST1 내지 STn+1)의 제 2 노드 제어부(NC2)는 제 4 내지 제 8 스위칭소자(Tr4 내지 Tr8)를 포함한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 4 스위칭소자(Tr4)는 제 1 교류 전압원(Vac1)에 응답하여 상기 제 1 교류 전압원(Vac1)을 출력하고, 이를 제 7 스위칭소자(Tr7)의 게이트단자에 공급한다. 이를 위해, 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자 및 드레인단자는 상기 제 1 교류 전원라인(acL1)에 접속되며, 소스단자는 상기 제 7 스위칭소자(Tr7)의 게이트단자에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 4 스위칭소자(Tr4)는 제 1 교류 전압원(Vac1)에 응답하여 상기 제 1 교류 전압원(Vac1)을 출력하고, 이를 제 7 스위칭소자(Tr7)의 게이트단자에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 5 스위칭소자(Tr5)는 제 k-1 스테이지로부터의 출력펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 상기 제 7 스위칭소자(Tr7)의 게이트단자에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 k-1 게이트 라인을 통하여 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 7 스위칭소자(Tr7)의 게이트단자에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 5 스위칭소자(Tr5)는 제 1 스테이지(ST1)로부터의 제 1 출력펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 상기 제 7 스위칭소자(Tr7)의 게이트단자에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 6 스위칭소자(Tr6)는 제 k 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원(VSS)을 출력하고, 이를 제 7 스위칭소자(Tr7)의 게이트단자에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 제 k 게이트 라인을 통하여 상기 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 7 스위칭소자(Tr7)의 게이트단자에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 6 스위칭소자(Tr6)는 제 2 스테이지(ST2)로부터의 제 2 출력펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 상기 제 7 스위칭소자(Tr7)의 게이트단자에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 7 스위칭소자(Tr7)는 상기 제 4, 제 5, 및 제 6 스위칭소자(Tr4, Tr5, Tr6)로부터의 출력에 응답하여 상기 제 1 교류 전압원(Vac1)을 상기 제 k 스테이지의 제 2 노드(n2)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스위칭소자(Tr4)의 소스단자, 그리고 상기 제 5 및 제 6 스위칭소자(Tr6)의 드레인단자에 접속된다. 그리고, 상기 제 7 스위칭소자(Tr7)의 드레인단자는 제 1 교류 전원라인에 접속되며, 소스단자는 상기 제 k 스테이지의 제 2 노드(n2)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4, 제 5, 및 제 6 스위칭소자(Tr4, Tr5, Tr6)로부터의 출력에 응답하여 상기 제 1 교류 전압원(Vac1)을 상기 제 2 스테이지(ST2)의 제 2 노드(n2)에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 8 스위칭소자(Tr8)는, 제 k-1 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 2 노드(n2)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 제 k-1 게이트 라인을 통하여 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(n2)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 8 스위칭소자(Tr8)는 제 1 스테이지(ST1)로부터의 제 1 출력펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 2 스테이지(ST2)의 제 2 노드(n2)에 공급한다.
각 스테이지(ST1 내지 STn)의 제 3 노드 제어부(NC3)는 제 9 내지 제 13 스 위칭소자(Tr9 내지 Tr13)를 포함한다.
제 k 스테이지의 제 3 노드 제어부(NC3) 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 교류 전압원(Vac2)을 출력하고, 이를 제 12 스위칭소자(Tr12)의 게이트단자에 공급한다. 이를 위해, 이를 위해, 상기 제 k 스테이지에 구비된 제 9 스위칭소자(Tr9)의 게이트단자 및 드레인단자는 상기 제 2 교류 전원라인에 접속되며, 소스단자는 상기 제 9 스위칭소자(Tr9)의 게이트단자에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 9 스위칭소자(Tr9)는 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 교류 전압원(Vac2)을 출력하고, 이를 제 12 스위칭소자(Tr12)의 게이트단자에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 10 스위칭소자(Tr10)는 제 k-1 스테이지로부터의 출력펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 상기 제 12 스위칭소자(Tr12)의 게이트단자에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 제 k-1 게이트 라인을 통하여 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 12 스위칭소자(Tr12)의 게이트단자에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 10 스위칭소자(Tr10)는 제 1 스테이지(ST1)로부터의 제 1 출력펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 상기 제 12 스위칭소자(Tr12)의 게이트단자에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 11 스위칭소자(Tr11)는 제 k 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원(VSS)을 출력하고, 이를 제 12 스위칭소자(Tr12)의 게이트단자에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 제 k 게이트 라인을 통하여 상기 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 12 스위칭소자(Tr12)의 게이트단자에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 11 스위칭소자(Tr11)는 제 2 스테이지(ST2)로부터의 제 2 출력펄스에 응답하여 방전용 전압원(VSS)을 출력하고, 이를 상기 제 12 스위칭소자(Tr12)의 게이트단자에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 12 스위칭소자(Tr12)는 상기 제 9, 제 10, 및 제 11 스위칭소자(Tr9, Tr10, Tr11)로부터의 출력에 응답하여 상기 제 2 교류 전압원(Vac2)을 상기 제 k 스테이지의 제 3 노드(n3)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 12 스위칭소자(Tr12)의 게이트단자는 상기 제 9 스위칭소자(Tr9)의 소스단자, 그리고 상기 제 10 및 제 11 스위칭소자(Tr11)의 드레인단자에 접속된다. 그리고, 상기 제 12 스위칭소자(Tr12)의 드레인단자는 제 2 교류 전원라인에 접속되며, 소스단자는 상기 제 k 스테이지의 제 3 노드(n3)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 12 스위칭소자(Tr12)는 상기 제 9, 제 10, 및 제 11 스위칭소자(Tr11)로부터의 출력에 응답하여 상기 제 2 교류 전압원(Vac2)을 상기 제 2 스테이지(ST2)의 제 3 노드(n3)에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2) 구비된 제 13 스위칭소자(Tr13)는, 제 k-1 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 3 노드(n3)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 제 k-1 게이트 라인을 통하여 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 3 노드(n3)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 9의 제 2 스테이지(ST2)에 구비된 제 13 스위칭소자(Tr13)는 제 1 스테이지(ST1)로부터의 제 1 출력펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 2 스테이지(ST2)의 제 3 노드(n3)에 공급한다.
도 10은 도 7의 제 2 스테이지에 구비된 또 다른 회로구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn)의 제 2 노드 제어부(NC2)는, 도 10에 도시된 바와 같이, 제 14 스위칭소자(Tr14)를 더 포함할 수 있다. 그리고, 각 스테이지(ST1 내지 STn)의 제 3 노드 제어부(NC3)는, 도 10에 도시된 바와 같이, 제 15 스위칭소자(Tr15)를 더 포함할 수 있다.
제 k 스테이지의 제 2 노드 제어부(NC2)에 구비된 제 14 스위칭소자(Tr14)는 상기 제 2 교류 전압원(Vac2)에 응답하여 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 2 노드(n2)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 14 스위칭소자(Tr14)의 게이트단자는 제 2 교류 전원라인에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(n2)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 10의 제 2 스테이지(ST2)에 구비된 제 14 스위칭소자(Tr14)는 상기 제 2 교류 전압원(Vac2)에 응답하여 방전용 전압원(VSS)을 상기 제 2 스테이지(ST2)의 제 2 노드(n2)에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2)에 구비된 제 15 스위칭소자(Tr15)는 상기 제 1 교류 전압원(Vac1)에 응답하여 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 3 노드(n3)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 15 스위칭소자(Tr15)의 게이트단자는 제 1 교류 전원라인에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 3 노드(n3)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 10의 제 2 스테이지(ST2)에 구비된 제 15 스위칭소자(Tr15)는 상기 제 1 교류 전압원(Vac1)에 응답하여 방전용 전압원(VSS)을 상기 제 2 스테이지(ST2)의 제 3 노드(n3)에 공급한다.
도 11은 도 7의 제 2 스테이지에 구비된 또 다른 회로구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn)의 제 2 노드 제어부(NC2)는, 도 11에 도시된 바와 같이, 제 16 스위칭소자(Tr16)를 더 포함할 수 있다. 그리고, 각 스테이지(ST1 내지 STn)의 제 3 노드 제어부(NC3)는, 도 11에 도시된 바와 같이, 제 17 스위칭소 자(Tr17)를 더 포함할 수 있다.
제 k 스테이지의 제 2 노드 제어부(NC2)에 구비된 제 16 스위칭소자(Tr16)는 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 출력펄스에 응답하여 방전용 전압원(VSS)을 제 k 스테이지의 제 2 노드(n2)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 16 스위칭소자(Tr16)의 게이트단자는 제 k 게이트 라인을 통하여 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(n2)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 11의 제 2 스테이지(ST2)에 구비된 제 16 스위칭소자(Tr16)는 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 2 출력펄스에 응답하여 방전용 전압원(VSS)을 상기 제 2 스테이지(ST2)의 제 2 노드(n2)에 공급한다.
제 k 스테이지의 제 2 노드 제어부(NC2)에 구비된 제 17 스위칭소자(Tr17)는 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 출력펄스에 응답하여 방전용 전압원(VSS)을 제 k 스테이지의 제 3 노드(n3)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 17 스위칭소자(Tr17)의 게이트단자는 제 k 게이트 라인을 통하여 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 3 노드(n3)에 접속되며, 그리고 소스단자는 제 2 방전용 전원라인(SSL2)에 접속된다.
예를들어, 도 11의 제 2 스테이지(ST2)에 구비된 제 17 스위칭소자(Tr17)는 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)로부터 출력된 제 2 출력펄스에 응답하여 방전용 전압원(VSS)을 상기 제 2 스테이지(ST2)의 제 3 노드(n3)에 공급한다.
이와 같이 구성된 회로구성을 갖는 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 12는 도 11의 회로구성을 갖는 제 1 내지 제 3 스테이지를 나타낸 도면이다.
먼저, 초기 기간(T0)동안의 동작을 설명하면 다음과 같다.
여기서, 제 1 프레임 기간동안 제 1 교류 전압원(Vac1)이 하이 상태로 유지되고, 상기 제 1 프레임 기간동안 제 2 교류 전압원(Vac2)이 로우 상태로 유지된다고 가정하자. 상기 한 프레임 기간은 상기 초기 기간 내지 제 i 기간을 포함한다.
여기서, 제 1 교류 전압원(Vac1)은 제 1 프레임 기간동안 하이 상태로 유지되므로, 이 제 1 교류 전압원(Vac1)을 게이트단자를 통해 공급받는 각 스테이지(ST1 내지 STn+1)의 제 4 스위칭소자(Tr4)들 및 각 스테이지(ST1 내지 STn+1)의 제 15 스위칭소자(Tr15)들은 상기 제 1 프레임 기간동안 턴-온 상태로 유지된다. 반면, 제 2 교류 전압원(Vac2)을 공급받는 각 스테이지(ST1 내지 STn+1)의 제 9 스위칭소자(Tr9)들 및 각 스테이지(ST1 내지 STn+1)의 제 14 스위칭소자(Tr14)들은 상기 제 1 프레임 기간동안 턴-오프 상태이다.
상기 초기 기간(T0) 동안에는, 도 8에 도시된 바와 같이, 스타트 펄스(Vst)만 하이 상태로 유지되고, 나머지 클럭펄스들(CLK1 내지 CLK4)은 로우 상태로 유지 된다.
상기 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 도 12에 도시된 바와 같이, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자, 제 5 스위칭소자(Tr5)의 게이트단자, 제 10 스위칭소자(Tr10)의 게이트단자, 제 8 스위칭소자(Tr8)의 게이트단자, 및 제 13 스위칭소자(Tr13)의 게이트단자에 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 제 1, 제 5, 제 10, 제 8, 및 제 13 스위칭소자(Tr1, Tr5, Tr10, Tr8, Tr13)가 모두 턴-온된다.
상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압원(VDD)이 상기 제 1 테이지(ST1)의 제 1 노드(n1)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(n1)가 상기 충전용 전압원(VDD)에 의해 충전되며, 상기 충전된 제 1 노드(n1)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
상기 턴-온된 제 5 스위칭소자(Tr5)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 7 스위칭소자(Tr7)의 게이트단자에 공급된다. 또한, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 턴-온된 제 4 스위칭소자(Tr4)를 통해서 하이 상태의 제 1 교류 전압원(Vac1)이 공급된다. 여기서, 상기 제 4 스위칭소자(Tr4)의 채널 폭보다 상기 제 5 스위칭소자(Tr5)의 채널 폭이 더 넓게 설정되므로, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 상기 제 5 스위칭소자(Tr5)에 의해 출력된 방전용 전압원(VSS)이 공급된다. 이에 따라, 상기 제 7 스위칭소자(Tr7)가 턴-오프된다.
상기 턴-온된 제 10 스위칭소자(Tr10)를 통해 방전용 전압원(VSS)이 제 12 스위칭소자(Tr12)의 게이트단자에 공급된다. 이에 따라, 제 12 스위칭소자(Tr12)가 턴-오프된다.
상기 턴-온된 제 8 스위칭소자(Tr8)를 통해 방전용 전압원(VSS)이 제 2 노드(n2)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 제 2 노드(n2)가 상기 방전용 전압원(VSS)에 의해 방전되며, 상기 방전된 제 2 노드(n2)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trpd1)가 턴-오프된다.
상기 턴-온된 제 13 스위칭소자(Tr13)를 통해 방전용 전압원(VSS)이 제 3 노드(n3)에 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 제 3 노드(n3)가 상기 방전용 전압원(VSS)에 의해 방전되며, 상기 방전된 제 3 노드(n3)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trpd2)가 턴-오프된다.
이 초기 기간(T0)에 제 1 게이트 라인(GL1)은 방전 상태로 유지되므로, 이 제 1 게이트 라인(GL1)에 게이트단자가 접속된 제 6, 제 11, 제 16, 및 제 17 스위칭소자(Tr6, Tr11, Tr16, Tr17)는 턴-오프 상태이다.
그리고, 상기 초기 기간(T0)에는 제 2 스테이지(ST2)로부터의 출력이 없으므로, 상기 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)는 턴-오프 상태이다.
한편, 상기 초기 기간(T0)에 출력된 스타트 펄스(Vst)는 더미 스테이지(STn+1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다.
이에 따라, 상기 제 2 스위칭소자(Tr2)가 턴-온된다. 그러면, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용 전압원(VSS)이 상기 더미 스테이지(STn+1)의 제 1 노드(n1)에 공급된다. 따라서, 상기 초기 기간(T0)에 상기 더미 스테이지(STn+1)의 제 1 노드(n1)가 방전된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 8에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 상기 스타트 펄스(Vst)를 포함한 나머지 클럭펄스들(CLK2, CLK3, CLK4)은 로우 상태로 유지된다.
따라서, 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 1, 제 5, 제 10, 제 8, 및 제 13 스위칭소자(Tr1, Tr5, Tr10, Tr8, Tr13)가 모두 턴-오프된다.
이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(n1)가 플로팅 상태로 유지된다.
상기 제 1 스테이지(ST1)의 제 1 노드(n1)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지됨에 따라, 상기 제 1 노드(n1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)가 턴-온상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 제 1 노드(n1)에 충전된 충전용 전압원(VDD)이 증폭된다(부트스트래핑 현상 bootstrapping). 이와 같은 증폭은 상기 제 1 노드(n1)가 플로팅 상태이기 때문에 발생한다.
따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인 단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 출력펄스(Vout1)이다.
한편, 상기 제 1 기간(T1)에 출력된 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에도 공급된다. 그러면, 상기 제 3 스위칭소자(Tr3)는 턴-온되고, 이에 따라 상기 제 1 스테이지(ST1)의 제 1 노드(n1)와 풀업 스위칭소자(Trpu)의 소스단자간이 단락된다.
상기 제 1 기간(T1)에는 상기 풀업 스위칭소자(Trpu)로부터 하이 상태의 제 1·출력펄스(Vout1)가 출력되므로, 상기 제 1 스테이지(ST1)의 제 1 노드(n1), 상기 풀업 스위칭소자(Trpu)의 드레인단자, 및 소스단자가 모두 하이 상태로 유지된다.
이 제 3 스위칭소자(Tr3)는 상기 제 1 노드(n1)가 충전 상태일 때 상기 풀업 스위칭소자(Trpu)의 출력에 아무런 영향을 주지 않는다. 다만, 이 제 3 스위칭소자(Tr3)는 상기 제 1 노드(n1)가 방전 상태에서 플로팅 되었을 때 상기 제 1 노드(n1)에 주기적으로 방전용 전압원(VSS)을 공급함으로써, 상기 제 1 노드(n1)의 신호상태를 안정화시키는 역할을 한다. 이에 대해서는 이후에 더 구체적으로 설명하기로 한다.
한편, 상기 출력된 제 1 출력펄스(Vout1)는 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시키는 스캔펄스로서 작용한다.
상기 제 1 기간(T1)에 출력된 제 1 출력펄스(Vout1)는 상기 제 1 게이트 라 인(GL1)을 경유하여, 상기 제 1 스테이지(ST1)의 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급된다.
즉, 상기 제 1 출력펄스(Vout1)는 상기 제 1 스테이지(ST1)의 제 6, 제 11, 제 16, 및 제 17 스위칭소자(Tr6, Tr11, Tr16, Tr17)의 각 게이트단자에 공급된다.
따라서, 상기 제 1 스테이지(ST1)의 제 6, 제 11, 제 16, 및 제 17 스위칭소자(Tr6, Tr11, Tr16, Tr17)가 모두 턴-온된다.
상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 방전용 전압원(VSS)이 제 7 스위칭소자(Tr7)의 게이트단자에 공급된다. 또한, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해서 하이 상태의 제 1 교류 전압원(Vac1)이 공급된다. 여기서, 상기 제 4 스위칭소자(Tr4)의 채널 폭보다 상기 제 6 스위칭소자(Tr6)의 채널 폭이 더 넓게 설정되므로, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 상기 제 6 스위칭소자(Tr6)에 의해 출력된 방전용 전압원(VSS)이 공급된다. 이에 따라, 상기 제 7 스위칭소자(Tr7)는 여전히 턴-오프상태로 유지된다.
상기 턴-온된 제 11 스위칭소자(Tr11)를 통해 방전용 전압원(VSS)이 제 12 스위칭소자(Tr12)의 게이트단자에 공급된다. 따라서, 상기 제 12 스위칭소자(Tr12)는 여전히 턴-오프 상태로 유지된다.
상기 턴-온된 제 16 스위칭소자(Tr16)를 통해 방전용 전압원(VSS)이 제 2 노드(n2)에 공급된다. 따라서, 상기 제 2 노드(n2)에 접속된 제 1 풀다운 스위칭소자(Trpd1)는 여전히 턴-오프 상태로 유지된다.
상기 턴-온된 제 17 스위칭소자(Tr17)를 통해 방전용 전압원(VSS)이 제 3 노드(n3)에 공급된다. 따라서, 상기 제 3 노드(n3)에 접속된 제 2 풀다운 스위칭소자(Trpd2)는 여전히 턴-오프 상태로 유지된다.
한편, 상기 제 1 기간(T1)에 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)로부터 출력된 제 1 출력펄스(Vout1)는 제 2 스테이지(ST2)에 공급되어 상기 제 2 스테이지(ST2)의 제 1 노드(n1)를 충전시키는 스타트 펄스로서 작용한다.
이에 따라, 상기 제 2 스테이지(ST2)는, 상술한 초기 기간(T0)동안에 제 1 스테이지(ST1)가 인에이블되듯이, 동일한 방식으로 인에이블된다.
즉, 제 1 기간(T1)에 상기 제 1 스테이지(ST1)로부터 출력된 제 1 출력펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다. 따라서, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 충전되고, 이 충전된 제 1 노드(n1)에 접속된 풀업 스위칭소자(Trpu)가 턴-온된다.
그리고, 상기 제 1 스테이지(ST1)로부터 출력된 제 1 출력펄스(Vout1)는 제 1 게이트 라인(GL1)을 경유하여, 제 2 스테이지(ST2)의 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급된다.
즉, 상기 제 1 출력펄스(Vout1)는 상기 제 1 게이트 라인(GL1)을 경유하여, 상기 제 2 스테이지(ST2)에 구비된 제 5, 제 10, 제 8, 및 제 13 스위칭소자(Tr5, Tr10, Tr8, Tr13)의 각 게이트단자에 공급된다.
따라서, 상기 제 1 기간(T1)에 상기 제 2 스테이지(ST2)의 제 2 및 제 3 노 드(n2, n3)가 모두 방전되어 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)가 모두 턴-오프된다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이 상태로 유지된다. 반면, 상기 스타트 펄스(Vst)를 포함함 나머지 클럭펄스들(CLK1, CLK3, CLK4), 및 제 1 출력펄스(Vout1)는 로우 상태로 유지된다.
따라서, 로우 상태의 제 1 출력펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 1, 제 5, 제 10, 제 8, 및 제 13 스위칭소자(Tr1, Tr5, Tr10, Tr8, Tr13)가 모두 턴-오프된다.
이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 플로팅 상태로 유지된다.
상기 제 2 스테이지(ST2)의 제 1 노드(n1)가 상기 제 1 기간(T1)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지됨에 따라, 상기 제 1 노드(n1)에 게이트단자가 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu)가 턴-온상태를 유지한다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 공급된다. 그러면, 상기 제 2 스테이지(ST2)의 제 1 노드(n1)에 충전된 충전용 전압원(VDD)이 증폭된다.
따라서, 상기 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 2 클럭펄스(CLK2)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 2 클럭펄스(CLK2)가 제 2 출력펄스(Vout2)이다.
이 출력된 제 2 출력펄스(Vout2)는 제 2 게이트 라인(GL2)에 공급되어 상기 제 2 게이트 라인(GL2)을 구동시키는 스캔펄스로서 작용한다.
상기 제 2 출력펄스(Vout2)는 상기 제 2 게이트 라인(GL2)을 통해 제 2 스테이지(ST2)에 구비된 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급되어, 상술한 바와 같은 방식으로 상기 제 2 스테이지(ST2)의 제 2 및 제 3 노드(n2, n3)를 방전시킨다.
또한, 상기 제 2 출력펄스(Vout2)는 제 3 스테이지(ST3)에 공급되어 상기 제 3 스테이지(ST3)의 제 1 노드(n1)를 충전시킨다.
또한, 상기 제 2 출력펄스(Vout2)는 상기 제 2 게이트 라인(GL2)을 경유하여 제 3 스테이지(ST3)의 제 2 및 제 3 노드 제어부(NC2, NC3)에 공급되어, 상기 제 3 스테이지(ST3)의 제 2 및 제 3 노드(n2, n3)를 방전시킨다.
또한, 상기 제 2 스테이지(ST2)로부터 출력된 제 2 출력펄스(Vout2)는 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1)의 제 1 노드(n1)를 방전시키고, 제 2 노드(n2)를 충전시키고, 그리고 제 3 노드(n3)를 방전시키는 역할을 한다. 즉, 상기 제 1 스테이지(ST1)는 상기 제 2 스테이지(ST2)로부터의 제 2 출력펄스(Vout2)에 응답하여 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 출력 펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다.
그러면, 상기 제 2 스위칭소자(Tr2)가 턴-온되고, 이때 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 1 노드(n1)에 공급된다. 그러면, 상기 방전된 제 1 스테이지(ST1)의 제 1 노드(n1)에 게이트단자가 접속된 풀업 스위칭소자(Trpu)가 턴-오프된다.
따라서, 상기 제 1 게이트 라인(GL1)에는 로우 상태의 출력펄스가 공급된다. 이에 따라 상기 제 1 게이트 라인(GL1)은 방전되고, 이 방전된 제 1 게이트 라인(GL1)에 게이트단자가 접속된 제 1 스테이지(ST1)의 스위칭소자들이 모두 턴-오프된다.
즉, 상기 제 1 스테이지(ST1)의 제 6, 제 11, 제 16, 및 제 17 스위칭소자(Tr6, Tr11, Tr16, Tr17)들이 모두 턴-오프된다.
또한, 이 제 2 기간(T2)에 스타트 펄스(Vst)로 로우 상태로 유지되므로, 이 로우 상태의 스타트 펄스(Vst)를 게이트단자를 통해 공급받는 제 1 스테이지(ST1)의 스위칭소자들도 모두 턴-오프된다.
즉, 상기 제 1 스테이지(ST1)의 제 5, 제 10, 제 8, 및 제 13 스위칭소자(Tr5, Tr10, Tr8, Tr13)들이 모두 턴-오프된다.
여기서, 상기 제 1 스테이지(ST1)의 제 7 스위칭소자(Tr7)의 게이트단자에 접속된 제 5 및 제 6 스위칭소자(Tr5, Tr6)가 모두 턴-오프됨에 따라, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 출 력되는 하이 상태의 제 1 교류 전압원(Vac1)만이 공급된다.
이에 따라, 상기 제 7 스위칭소자(Tr7)는 턴-온되고, 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 상기 제 1 교류 전압원(Vac1)이 상기 제 1 스테이지(ST1)의 제 2 노드(n2)에 공급된다. 따라서, 상기 제 2 노드(n2)가 충전되고, 이 충전된 제 2 노드(n2)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1)가 턴-온된다.
이 턴-온된 제 1 풀다운 스위칭소자(Trpd1)를 통해 방전용 전압원(VSS)이 상기 제 1 게이트 라인(GL1)에 공급된다. 이에 따라, 상기 제 1 게이트 라인(GL1)이 방전된다.
여기서, 상기 제 7 스위칭소자(Tr7)의 게이트단자에는 제 2 기간부터 제 1 프레임 기간이 종료될 때까지 하이 상태의 제 1 교류 전압원(Vac1)이 공급되므로, 상기 제 7 스위칭소자(Tr7)는 상기 기간동안 계속 턴-온상태로 유지된다.
따라서, 상기 턴-온된 제 7 스위칭소자(Tr7)를 통해 제 1 교류 전압원(Vac1)을 공급받는 제 1 스테이지(ST1)의 제 2 노드(n2)도 상기 기간동안 충전 상태로 유지된다.
따라서, 상기 제 2 노드(n2)에 접속된 제 1 풀다운 스위칭소자(Trpd1)도 상기 기간동안 턴-온 상태로 유지된다.
따라서, 상기 턴-온된 제 1 풀다운 스위칭소자(Trpd1)를 통해 방전용 전압원(VSS)을 공급받는 제 1 게이트 라인(GL1)도 상기 기간동안 방전 상태로 유지된다. 따라서, 상기 기간동안 제 1 게이트 라인(GL1)이 플로팅되는 것을 방지할 수 있다.
이와 같은 방식으로 제 3 및 제 4 기간(T3, T4)에 제 3 및 제 4 스테이지(ST3, ST4)가 제 3 및 제 4 출력펄스(Vout3, Vout4)를 출력하고, 상기와 같은 방식으로 동작한다.
이후, 상기 제 5 기간(T5)에는 제 1 클럭펄스(CLK1)만 다시 하이 상태로 유지된다. 이 제 5 기간(T5)에 출력되는 제 1 클럭펄스(CLK1)는 제 5 스테이지(ST5)에 공급된다. 그러면, 상기 제 5 스테이지(ST5)는 상기 제 1 클럭펄스(CLK1)를 이용하여 제 5 출력펄스를 출력하고, 이를 제 5 게이트 라인, 제 4 스테이지, 및 제 6 스테이지에 공급한다.
한편, 상기 제 5 기간(T5)에 출력된 제 1 클럭펄스(CLK1)는 제 1 스테이지(ST1)에도 공급된다. 즉, 상기 제 1 클럭펄스(CLK1)는 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자 및 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
이 제 3 스위칭소자(Tr3)는 제 1 실시예에서 상술한 제 3 스위칭소자(Tr3)와 동일하게 동작한다. 즉, 상기 제 3 스위칭소자(Tr3)는 각 스테이지(ST1 내지 STn)의 출력을 안정화시키는 역할을 한다.
다음 제 2 프레임 기간에는 제 1 교류 전압원(Vac1)이 로우 상태로 유지되고 제 2 교류 전압원(Vac2)이 하이 상태로 유지되므로, 각 스테이지(ST1 내지 STn)의 디스에이블 동작시 제 3 노드 제어부(NC3)가 동작하여 상기 제 3 노드(n3)가 충전되고, 제 2 노드(n2)는 방전된다. 따라서, 상기 제 2 프레임 기간에는 제 3 노 드(n3)에 접속된 제 2 풀다운 스위칭소자(Trpd2)가 동작하여 해당 게이트 라인을 방전시킨다.
한편, 상기 스타트 펄스(Vst) 및 클럭펄스들(CLK1 내지 CLK4)은 다음과 같은 특성을 가질 수 있다.
도 13은 도 2 및 도 7의 쉬프트 레지스터에 공급되는 또 다른 신호 및 상기 쉬프트 레지스터로부터 출력되는 신호의 타이밍도를 나타낸 도면이다.
제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 1/3 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 1/3 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 1/3 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 1/3 펄스폭만큼 위상지연되어 출력된다.
한편, 상기 스타트 펄스(Vst)는 상기 제 4 클럭펄스(CLK4)에 동기되어 출력된다. 단, 상기 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 여러번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.
각 클럭펄스(CLK1 내지 CLK4)들은 서로 동일한 펄스폭 및 듀티율을 갖는다. 그리고, 인접한 기간에 출력되는 클럭펄스들은 일정 기간동안 서로 동시에 하이 상태를 유지한다.
예를 들어, 제 1 클럭펄스(CLK1)의 펄스폭(하이 상태의 펄스폭)과 제 2 클럭펄스(CLK2)의 펄스폭(하이 상태의 펄스폭)은 동일하며, 상기 제 1 클럭펄스(CLK1) 의 후반부가 제 2 클럭펄스(CLK2)의 전반부와 중첩된다. 이때, 상기 제 1 클럭펄스(CLK1)의 펄스폭과 제 2 클럭펄스(CLK2)의 펄스폭간의 중첩 구간은 약1/3 펄스폭 구간에 해당한다.
한편, 스타트 펄스(Vst)의 후반부는 상기 제 1 클럭펄스(CLK1)의 전반부와 중첩한다.
이와 같이 출력 기간이 중첩된 클럭펄스들을 사용할 경우 각 스테이지(ST1 내지 STn+1)로부터 출력되는 출력펄스들도 출력 기간이 서로 중첩된다.
이와 같은 클럭펄스를 사용할 경우, 제 k 스테이지는 제 k-1 스테이지로부터의 출력펄스에 의해 인에이블되고, 제 k+2 스테이지로부터의 출력펄스에 의해 디스에이블된다.
도 14는 본 발명의 실시예에 따른 쉬프트 레지스터가 적용된 액정패널에서, 게이트 라인들과 공통 라인들간의 단락 검사를 설명하기 위한 도면이다.
액정패널(200)에는 다수의 게이트 라인들(GL1 내지 GLn)과 다수의 공통 라인들(CL1 내지 CLm)이 서로 평행하도록 일방향으로 배열되어 있다.
액정패널(200)의 중심부에는 화상을 표시하기 위한 영역인 표시부(200a)가 위치하며, 상기 표시부(200a)의 주변에는 비표시부(200b)가 위치한다. 상기 비표시부(200b)에는 상기 표시부(200a)의 화소들에 필요한 신호들을 전송하기 위한 각종 배선들과, 상기 게이트 라인들(GL1 내지 GLn)을 구동하기 위한 쉬프트 레지스터가 형성된다.
각 공통 라인(CL1 내지 CLm)은 각 게이트 라인(GL1 내지 GLn) 사이에 위치한 다.
상기 공통 라인들(CL1 내지 CLm)은 화소셀의 보조용량 커패시터를 형성하기 위한 것으로, 이 공통 라인(CL1 내지 CLm)은 각 화소셀의 화소전극과 중첩한다. 이 공통 라인(CL1 내지 CLm)과 화소전극이 중첩되는 부분에서 보조용량 커패시터가 형성된다.
한편, 상기 공통 라인(CL1 내지 CLm)은 횡전계방식 액정표시장치에서의 공통전극으로 사용될 수도 있다.
상기 표시부(200a)의 좌측에 위치한 비표시부(200b)에는 다수의 제 1 노드 제어부(NC1)들 및 다수의 풀업 스위칭소자(Trpu)들을 구동하는데 필요한 각종 신호를 전송하는 다수의 제 1 신호전송라인들(441a)이 형성되며, 상기 표시부(200a)의 우측에 위치한 비표시부(200b)에는 제 2 및 제 3 노드 제어부(NC2, NC3)와 제 1 및 제 2 풀다운 스위칭소자(Trpd1, Trpd2)들을 구동하는데 필요한 각종 신호를 전송하는 다수의 제 2 신호전송라인들(441b)이 형성된다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터가 상기 액정패널(200)에 형성될 경우, 상기 제 1 신호전송라인들(441a)은 스타트 펄스(Vst)를 전송하는 제 1 스타트 전송라인(STL1), 충전용 전압원(VDD)을 전송하는 제 1 충전용 전원라인(DDL1), 방전용 전압원(VSS)을 전송하는 제 1 방전용 전원라인(SSL1), 그리고 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 전송하는 제 1 내지 제 4 클럭전송라인들(CL1 내지 CL4)을 포함한다.
그리고, 상기 제 2 신호전송라인들(441b)은, 상기 스타트 펄스(Vst)를 전송 하는 제 2 스타트 전송라인(STL2), 상기 충전용 전압원(VDD)을 전송하는 제 2 충전용 전원라인(DDL2), 상기 방전용 전압원(VSS)을 전송하는 제 2 방전용 전원라인(SSL2),
본 발명의 제 2 실시예에 따른 쉬프트 레지스터가 상기 액정패널(200)에 형성될 경우, 상기 제 1 신호전송라인들(441a)은 상술한 바와 같은 신호선들을 포함한다.
그리고, 제 2 신호전송라인들(441b)은, 상기 제 2 스타트 전송라인(STL2), 상기 제 2 방전용 전원라인(SSL2), 제 1 교류 전압원(Vac1)을 전송하는 제 1 교류 전원라인(acL1), 그리고 제 2 교류 전압원(Vac2)을 전송하는 제 2 교류 전원라인(acL2)을 포함한다.
상기 게이트 라인들(GL1 내지 GLn), 상기 공통 라인들(CL1 내지 CLm), 및 제 1 신호전송라인들(441a)은 동일 물질로 이루어진다. 즉, 상기 게이트 라인들(GL1 내지 GLn), 상기 공통 라인들(CL1 내지 CLm), 및 제 1 신호전송라인들(441a)은 포토리쏘그라피(photolithography) 공정을 통해 만들어지는데, 이 게이트 라인들(GL1 내지 GLn), 공통 라인들(CL1 내지 CLm), 및 상기 제 1 신호전송라인들(441a)은 하나의 마스크 공정으로 제조된다.
상기 게이트 라인(GL1 내지 GLn)과 공통 라인(CL1 내지 CLm)은 서로 인접하게 위치하여 단락의 위험이 있으므로, 이 게이트 라인(GL1 내지 GLn)과 공통 라인(CL1 내지 CLm)을 형성한 후에는 반드시 단락 검사를 하게 된다.
이를 위해서, 상기 게이트 라인들(GL1 내지 GLn)의 각 좌측 끝단을 제 2 비 표시부(200b)에 형성될 제 2 신호전송라인들(441b)을 교차하여 지나가도록 상기 액정패널(200)의 끝단까지 연정시키고, 이 연장된 게이트 라인들(GL1 내지 GLn)의 각 좌측 끝단을 서로 전기적으로 연결시킨다. 또한 상기 공통 라인들(CL1 내지 CLm)의 각 우측 끝단을 서로 연결한다.
그리고, 상기 게이트 라인들(GL1 내지 GLn)이 연결된 부분의 끝단에 제 1 검사패드부(460a)를 형성하고, 상기 공통 라인들(CL1 내지 CLm)이 연결된 부분의 끝단에 제 2 검사패드부(460b)를 형성한다.
이후, 상기 제 1 검사패드(460a)와 제 2 검사패드(460b)를 통해 상기 게이트 라인들(GL1 내지 GLn)과 상기 공통 라인들(CL1 내지 CLm)에 전원을 공급한다. 이때, 상기 게이트 라인들(GL1 내지 GLn)과 공통 라인들(CL1 내지 CLm)간이 단락되어 있으면 전류가 흐르게 되고, 상기 게이트 라이들(GL1 내지 GLn)과 공통 라인들(CL1 내지 CLm)간이 서로 분리되어 있으면 전류가 흐르지 않게 된다. 이렇게 함으로써, 상기 게이트 라인들(GL1 내지 GLn)과 공통 라인들(CL1 내지 CLm)간의 단락 여부를 확인할 수 있다.
이러한 단락 검사 이후, 상기 게이트 라인들(GL1 내지 GLn)간을 서로 전기적으로 분리하기 위해, 상기 게이트 라인들(GL1 내지 GLn)간의 연결된 부분이 위치한 액정패널(200) 부분을 스크라이빙 라인을 따라 절단하여 제거한다.
한편, 공통 라인들(CL1 내지 CLm)에는 모두 동일한 전압원이 공급되므로 이 공통 라인들(CL1 내지 CLm)간은 서로 분리할 필요가 없다.
이와 같이, 상기 단락 검사를 위해서는 상기 게이트 라인(GL1 내지 GLn)의 끝단이 상기 제 2 신호전송라인들(441b)을 교차하여 지나갈 수 밖에 없으므로, 상기 제 2 신호전송라인들(441b)은 상기 게이트 라인(GL1 내지 GLn)과 다른 물질을 사용하여야 한다.
이때, 상기 제 1 신호전송라인들(441a)에 포함된 제 1 내지 제 4 클럭전송라인들(CL1 내지 CL4)은 각 스테이지(ST1 내지 STn+1)의 출력으로 사용되는 신호이다. 따라서, 이 신호들을 전송하는 제 1 내지 제 4 클럭전송라인들(CL1 내지 CL4)은 상기 게이트 라인(GL1 내지 GLn)과 같이 저항이 작고 전도성이 우수한 물질을 사용하는 것이 바람직하다.
그리고, 정전압을 전송하는 라인들, 즉 제 2 신호전송라인들(441b)에 포함된 제 2 충전용 전원라인(DDL2), 제 2 방전용 전원라인(SSL2), 제 1 교류 전원라인(acL1), 및 제 2 교류 전원라인(acL2)은 데이터 라인과 같이 저항이 다소 높은 재질을 사용하여도 무방하다.
상기 게이트 라인들(GL1 내지 GLn), 공통 라인들, 및 제 1 신호전송라인들(441a)은 전도성이 우수한 금속 재질, 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 알루미늄 합금과 몰리브덴의 이중 합금, 또는 구리(Cu)로 만들어진다.
한편, 상기 제 2 신호전송라인들(441b)은 데이터 라인과 동일한 물질로 만들어진다. 즉, 상기 제 2 신호전송라인들(441b)은 크롬(Cr) 또는 몰리브덴(Mo)과 같은 물질로 제조된다.
상기 제 2 신호전송라인들(441b)과 상기 동일 물질을 사용하는 신호선들(제 1 신호전송라인들(441a), 게이트 라인들(GL1 내지 GLn), 및 공통 라인들(CL1 내지 CLm))간에는 절연막이 형성된다.
이와 같이 제 1 비표시부(200b)에 제 1 신호전송라인들(441a)을 형성하고, 제 2 비표시부(200b)에 상기 제 1 신호전송라인들(441a)과 다른 물질로 이루어진 제 2 신호전송라인들(441b)을 사용함으로써, 상기 게이트 라인과 공통 라인(CL1 내지 CLm)간의 단락 검사를 용이하게 진행할 수 있다.
한편, 종래에는 게이트 라인(GL1 내지 GLn)의 충전속도를 높이기 위해, 상기 게이트 라인(GL1 내지 GLn)을 양측에서 구동하는 양방향 쉬프트 레지스터를 사용하였다.
이 양방향 쉬프트 레지스터는 상기 게이트 라인들(GL1 내지 GLn)의 일측에 접속된 제 1 쉬프트 레지스터와, 상기 게이트 라인들(GL1 내지 GLn)의 타측에 접속된 제 2 쉬프트 레지스터를 포함한다.
각 쉬프트 레지스터에는 동일한 수의 스테이지들이 형성되어 있으며, 동일 게이트 라인을 구동하는 한 쌍의 스테이지에 구비된 스위칭소자들은 서로 같은 사이즈를 갖는다. 즉, 상기 한쌍의 스테이지에 구비된 서로 동일한 역할을 하는 스위칭소자간은 서로 동일한 사이즈를 갖는다.
따라서, 종래의 양방향 쉬프트 레지스터는, 본 발명의 쉬프트 레지스터에 구비된 스위칭소자들보다 2배 많은 스위칭소자들을 갖는다.
본 발명의 각 스테이지(ST1 내지 STn+1)에 구비된 스위칭소자들은 종래의 스위칭소자보다 2배 넓은 채널 폭을 가질 수 있다. 이렇게 함으로써, 본 발명의 스위칭소자들로부터 출력되는 출력의 크기를 상기 종래의 양방향 쉬프트 레지스터만큼 증가시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명의 실시예에 따른 쉬프트 레지스터에는 다수의 스테이지가 구비되어 있으며, 각 스테이지는 각 노드를 제어하기 위한 다수의 노드 제어부를 갖는다.
본 발명에서는 각 노드 제어부에 구비된 스위칭소자들을 표시부의 일측에 형성된 비표시부 및 상기 표시부의 타측에 형성된 비표시부에 나누어 위치시킴으로써, 비표시부의 면적을 효율적으로 이용할 수 있다.

Claims (15)

  1. 차례로 출력펄스를 출력하고, 이 출력펄스들을 표시부의 게이트 라인들에 차례로 공급하는 다수의 스테이지를 포함하며;
    각 스테이지가,
    상기 표시부의 일측에 위치하며, 제 1 노드의 신호상태를 제어하는 제 1 노드 제어부;
    상기 표시부의 일측에 위치하며, 상기 제 1 노드의 신호상태에 따라 출력펄스를 출력하여 상기 게이트 라인의 일측에 공급하는 적어도 하나의 풀업 스위칭소자;
    상기 표시부의 타측에 위치하며, 제 2 노드의 신호상태를 제어하는 제 2 노드 제어부; 및,
    상기 표시부의 타측에 위치하며, 상기 제 2 노드의 신호상태에 따라 방전용 전압원을 출력하여 상기 게이트 라인의 타측에 공급하는 제 1 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 노드 제어부는,
    외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 출력펄스에 응답하여 충전용 전압원을 제 1 노드에 공급하는 제 1 스위칭소자와, 후단 스테이지로부터의 출력펄스에 응답하여 방전용 전압원을 상기 제 1 노드에 공급하는 제 2 스위칭소자와, 외부로부터의 클럭펄스에 응답하여 상기 제 1 노드와 상기 풀업 스위칭소자의 출력단자간을 전기적으로 연결시키는 제 3 스위칭소자를 포함하며; 그리고,
    상기 제 2 노드 제어부는,
    후단 스테이지로부터의 출력펄스에 응답하여 충전용 전압원을 제 2 노드에 공급하는 제 4 스위칭소자와, 상기 스타트 펄스 또는 전단 스테이지로부터의 출력펄스에 응답하여 방전용 전압원을 상기 제 2 노드에 공급하는 제 5 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제 2 노드 제어부는, 자신이 구비된 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원을 상기 제 2 노드에 공급하는 제 6 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 표시부의 타측에 구비되며, 제 3 노드의 신호상태를 제어하기 위한 제 3 노드 제어부; 및, 상기 제 3 노드의 신호상태에 따라 상기 방전용 전압원을 출력하여 상기 게이트 라인의 타측에 공급하는 제 2 풀다운 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제 1 노드 제어부는,
    외부로부터의 스타트 펄스 또는 전단 스테이지로부터의 출력펄스에 응답하여 충전용 전압원을 제 1 노드에 공급하는 제 1 스위칭소자와, 후단 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원을 제 1 노드에 공급하는 제 2 스위칭소자와, 외부로부터의 클럭펄스에 응답하여 상기 제 1 노드와 상기 풀업 스위칭소자의 출력단자간을 전기적으로 연결시키는 제 3 스위칭소자를 포함하며;
    상기 제 2 노드 제어부는,
    제 1 교류 전압원에 응답하여 상기 제 1 교류 전압원을 출력하는 제 4 스위칭소자와, 전단 스테이지로부터의 출력펄스에 응답하여 방전용 전압원을 출력하는 제 5 스위칭소자와, 자신이 속한 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원을 출력하는 제 6 스위칭소자와, 상기 제 4, 제 5, 및 제 6 스위칭소자로부터의 출력에 응답하여 상기 제 1 교류 전압원을 제 2 노드에 공급하는 제 7 스위칭소자와, 전단 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원을 제 2 노드에 공급하는 제 8 스위칭소자를 포함하며; 그리고,
    상기 제 3 노드 제어부는,
    제 1 교류 전압원에 대하여 위상반전된 제 2 교류 전압원에 응답하여 상기 제 2 교류 전압원을 출력하는 제 9 스위칭소자와, 전단 스테이지로부터의 출력펄스에 응답하여 방전용 전압원을 출력하는 제 10 스위칭소자와, 자신이 속한 스테이지로부터의 출력펄스에 응답하여 상기 방전용 전압원을 출력하는 제 11 스위칭소자와, 상기 제 9, 제 10, 및 제 11 스위칭소자로부터의 출력에 응답하여 상기 제 2 교류 전압원을 제 3 노드에 공급하는 제 12 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제 2 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 상기 방전용 전압원을 상기 제 2 노드에 공급하는 제 14 스위칭소자를 더 포함하며; 그리고,
    상기 제 3 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 상기 방전용 전압원을 상기 제 3 노드에 공급하는 제 15 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  7. 제 5 항에 있어서,
    상기 제 2 노드 제어부는,
    자신이 구비된 스테이지로부터 출력된 출력펄스에 응답하여 상기 방전용 전압원을 상기 제 2 노드에 공급하는 제 14 스위칭소자를 더 포함하며; 그리고,
    상기 제 3 노드 제어부는,
    자신이 구비된 스테이지로부터 출력된 출력펄스에 응답하여 상기 방전용 전압원을 상기 제 3 노드에 공급하는 제 15 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  8. 제 5 항에 있어서,
    상기 제 2 노드 제어부는,
    상기 제 2 교류 전압원에 응답하여 상기 방전용 전압원을 상기 제 2 노드에 공급하는 제 14 스위칭소자와, 자신이 구비된 스테이지로부터 출력된 출력펄스에 응답하여 상기 방전용 전압원을 상기 제 2 노드에 공급하는 제 15 스위칭소자를 더 포함하며; 그리고,
    상기 제 3 노드 제어부는,
    상기 제 1 교류 전압원에 응답하여 상기 방전용 전압원을 상기 제 3 노드에 공급하는 제 16 스위칭소자와, 자신이 구비된 스테이지로부터 출력된 출력펄스에 응답하여 상기 방전용 전압원을 상기 제 3 노드에 공급하는 제 17 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 표시부의 일측에는 상기 제 1 및 제 2 노드 제어부에 필요한 각종 클럭펄스 및 전원 신호가 공급되는 제 1 신호전송라인들이 형성되어 있고,
    상기 표시부의 타측에는 상기 풀업 스위칭소자 및 제 1 풀다운 스위칭소자에 필요한 전원 신호가 공급되는 제 2 신호전송라인들이 형성되어 있으며,
    상기 제 1 신호전송라인과 제 2 신호전송라인간에 절연막이 형성된 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 9 항에 있어서,
    상기 제 1 신호전송라인과 제 2 신호전송라인은 서로 다른 재료의 물질로 이루어진 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 제 1 신호전송라인은 알루미늄(Al), 알루미늄 합금, 알루미늄 합금과 몰리브덴의 이중 합금, 및 구리 중 어느 하나의 재질로 이루어져 있으며, 상기 제 2 신호전송라인은 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나의 재질로 이루어진 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 10 항에 있어서,
    상기 제 1 신호전송라인은 상기 게이트 라인과 동일한 물질로 이루어지며, 상기 제 2 신호 전송라인은 상기 표시부의 데이터 라인과 동일한 물질로 이루어진 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 9 항에 있어서,
    제 1 신호전송라인은,
    클럭펄스를 전송하는 다수의 클럭전송라인들과, 충전용 전압원을 전송하는 충전용 전원라인과, 방전용 전압원을 전송하는 방전용 전원라인과, 스타트 펄스를 전송하는 스타트 전송라인을 포함함을 특징으로 하는 쉬프트 레지스터.
  14. 제 9 항에 있어서,
    제 2 신호전송라인은,
    스타트 펄스를 전송하는 스타트 전송라인과, 방전용 전압원을 전송하는 방전용 전원라인을 포함함을 특징으로 하는 쉬프트 레지스터.
  15. 제 14 항에 있어서,
    제 2 신호전송라인은,
    제 1 교류 전압원을 전송하는 제 1 교류 전원라인과, 제 2 교류 전압원을 전송하는 제 2 교류 전원라인을 더 포함함을 특징으로 하는 쉬프트 레지스터.
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