KR102392118B1 - 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

본 출원의 예에 따른 쉬프트 레지스터는 복수의 스테이지를 구비하고, 복수의 스테이지 각각은 제1 구동 전압으로부터 생성된 제1 노드 전압을 클럭 신호의 제1 전압 레벨 동안 주기적으로 방전시키고, 제2 구동 전압을 기초로 제1 노드 전압과 반대되는 제2 노드 전압을 제어하는 노드 제어부 및 클럭 신호를 입력받아 제1 노드 전압을 기초로 출력 신호를 출력하는 출력부를 포함함으로써, 트랜지스터의 스트레스에 대한 회복 특성을 향상시킴으로써 멀티 출력 마진을 확보할 수 있고, 쉬프트 레지스터의 방전 능력 저하를 보상하여 신뢰성을 향상시킬 수 있다.

Description

쉬프트 레지스터 및 이를 포함하는 디스플레이 장치{SHIFT REGISTER AND DISPLAY APPARATUS COMPRISING THE SAME}
본 출원은 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근, 디스플레이 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이 장치와 유기 발광 디스플레이 장치 및 발광 다이오드 디스플레이 장치 등의 평판 디스플레이 장치가 상용화되고 있다. 이러한 평판 디스플레이 장치 중에서 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC), 모바일 폰, 스마트 폰(smart phone), 스마트 와치(smart watch), 태블릿 PC(Personal Computer), 와치 폰(watch phone), 및 이동 통신 단말기 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 및 모니터 등의 표시 화면으로 널리 사용되고 있다.
액정 디스플레이 장치와 유기 발광 디스플레이 장치는 데이터 라인들과 스캔 라인들 및 해당하는 데이터 라인과 스캔 라인에 연결된 복수의 픽셀을 갖는 디스플레이 패널, 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 및 스캔 라인들에 스캔 신호를 공급하는 쉬프트 레지스터를 갖는 스캔 구동 회로를 구비한다.
복수의 픽셀은 스캔 구동 회로로부터 스캔 라인에 공급되는 스캔 펄스에 동기되도록 데이터 구동 회로로부터 데이터 라인으로 출력되는 데이터 신호를 공급받아 데이터 신호에 대응하는 영상을 표시한다.
종래의 쉬프트 레지스터는 하나의 프레임 중에서 정해진 게이트 신호가 출력되는 시점을 제외하면 게이트 신호가 출력되지 않도록 구성된다. 여기에서, 종래의 쉬프트 레지스터는 스트레스에 대한 회복 특성이 크기 않아 신뢰성을 악화시키는 문제점이 발생한다. 종래의 쉬프트 레지스터는 고온 고습의 신뢰성 평가시 디스플레이 패널의 내부 투습으로 인해 트랜지스터의 S-Factor가 증가하고, 이로 인해 멀티 출력 마진이 부족한 현상이 발생한다. 여기에서, 멀티 출력 마진은 게이트 신호의 한 프레임 내의 멀티 출력을 방지할 수 있는 최소 구동 전압의 마진을 의미한다. 따라서, 종래의 쉬프트 레지스터는 멀티 출력 마진이 부족하여 게이트 신호의 한 프레임 내 멀티 출력을 방지할 수 없는 문제점을 가진다.
본 출원은 방전 트랜지스터를 추가하여 구동 전압의 멀티 출력 마진을 확보하는 것을 기술적 과제로 한다.
그리고, 본 출원은 방전 트랜지스터를 추가하여 노드 전압을 방전시키는 루트를 추가함으로써, 쉬프트 레지스터의 방전 능력 저하를 보상하고 신뢰성을 향상시키는 것을 기술적 과제로 한다.
그리고, 본 출원은 방전 트랜지스터를 추가하여 트랜지스터의 스트레스에 대한 회복 특성을 향상시킴으로써, 멀티 출력 마진을 확보하는 것을 기술적 과제로 한다.
본 출원에 따른 쉬프트 레지스터는 복수의 스테이지를 구비하고, 복수의 스테이지 각각은 제1 구동 전압으로부터 생성된 제1 노드 전압을 클럭 신호의 제1 전압 레벨 동안 주기적으로 방전시키고, 제2 구동 전압을 기초로 제1 노드 전압과 반대되는 제2 노드 전압을 제어하는 노드 제어부 및 클럭 신호를 입력받아 제1 노드 전압을 기초로 출력 신호를 출력하는 출력부를 포함한다.
본 출원에 따른 디스플레이 장치는 복수의 스캔 라인과 복수의 데이터 라인에 의해 정의된 영역에 마련된 복수의 픽셀을 갖는 픽셀 어레이부, 복수의 데이터 라인 각각에 의해 데이터 신호를 공급하는 데이터 구동 회로 및 복수의 스캔 라인 각각에 스캔 신호를 공급하는 스캔 구동 회로를 포함하고, 스캔 구동 회로는 노드 제어부 및 출력부를 포함하는 쉬프트 레지스터를 갖는다.
기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 출원에 따른 쉬프트 레지스터는 방전 트랜지스터를 추가하여 구동 전압의 멀티 출력 마진을 확보할 수 있다.
본 출원에 따른 쉬프트 레지스터는 방전 트랜지스터를 추가하여 노드 전압을 방전시키는 루트를 추가함으로써, 쉬프트 레지스터의 방전 능력 저하를 보상하고 신뢰성을 향상시킬 수 있다.
본 출원에 따른 방전 트랜지스터를 추가하여 트랜지스터의 스트레스에 대한 회복 특성을 향상시킴으로써, 멀티 출력 마진을 확보할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 스캔 구동 회로의 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 일 예에 따른 스테이지를 설명하는 회로도이다.
도 4는 도 3에 도시된 스테이지의 구동 파형도이다.
도 5는 본 발명의 일 예에 따른 쉬프트 레지스터의 스테이지의 구동을 설명하는 도면이다.
도 6은 본 발명의 일 예에 따른 쉬프트 레지스터의 스테이지의 구동을 설명하는 도면이다.
도 7은 본 발명의 일 예에 따른 쉬프트 레지스터의 스테이지의 구동을 설명하는 도면이다.
도 8은 본 발명의 일 예에 따른 쉬프트 레지스터의 스테이지의 구동을 설명하는 도면이다.
도 9는 본 출원의 일 예에 따른 쉬프트 레지스터의 종래 기술 대비 멀티 출력 마진 확보를 설명하는 그래프이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
따라서, 본 출원에서의 표시 장치는 LCM, OLED 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.
예를 들어, 디스플레이 패널이 유기전계발광(OLED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 어레이 기판 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 기판 상에 배치되는 봉지 기판 또는 인캡슐레이션(Encapsulation) 기판 등을 포함하여 구성될 수 있다. 봉지 기판은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 기판 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들어 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 나타내는 도면이다.
도 1을 참조하면, 디스플레이 장치는 픽셀 어레이부(100), 제어 회로(300), 데이터 구동 회로(500), 및 스캔 구동 회로(700)를 포함할 수 있다.
픽셀 어레이부(100)는 기판 상에 마련된 복수의 스캔 라인(SL)과 복수의 데이터 라인(DL), 및 복수의 스캔 라인(SL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 픽셀 영역에 형성된 복수의 픽셀(P)을 포함할 수 있다.
복수의 픽셀(P) 각각은 인접한 스캔 라인(SL)으로부터 공급되는 스캔 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 신호에 따라 영상을 표시하는 픽셀 셀(미도시)을 포함할 수 있다. 구체적으로, 픽셀 셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성되고, 데이터 신호에 기초한 전계에 따라 액정을 구동하여 영상을 표시하는 액정 셀이거나, 데이터 신호에 의해 자체 발광하여 영상을 표시하는 자발광 셀로 구현될 수 있다. 여기에서, 자발광 셀은 플라즈마 방전체, 양자점 발광체, 유기 발광체, 무기 발광체, 또는 마이크로 발광 다이오드 소자를 포함할 수 있다.
제어 회로(300)는 영상 신호를 기반으로 복수의 픽셀(P) 각각에 대응되는 픽셀 데이터를 생성할 수 있다. 제어 회로(300)는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성해 데이터 구동 회로(500)에 제공할 수 있다. 일 예에 따르면, 제어 회로(300)는 타이밍 동기 신호를 기반으로 스타트 신호, 복수의 스캔 클럭 신호를 포함하는 스캔 제어 신호를 생성해 스캔 구동 회로(700)에 제공할 수 있다. 제어 회로(300)는 스캔 구동 회로(700)의 구동 방식에 따라 복수의 캐리 클럭 신호를 추가로 생성해 스캔 구동 회로(700)에 제공할 수도 있다.
데이터 구동 회로(500)는 픽셀 어레이부(100)에 마련된 복수의 데이터 라인(DL)과 연결될 수 있다. 데이터 구동 회로(500)는 제어 회로(300)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 전원 회로로부터 제공되는 복수의 기준 감마 전압을 수신할 수 있다. 데이터 구동 회로(500)는 데이터 제어 신호와 복수의 기준 감마 전압을 이용하여 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하고, 변환된 픽셀별 데이터 신호를 해당 데이터 라인(DL)에 공급할 수 있다.
스캔 구동 회로(700)는 픽셀 어레이부(100)에 마련된 복수의 스캔 라인(SL)과 연결될 수 있다. 구체적으로, 스캔 구동 회로(700)는 제어 회로(300)로부터 공급되는 스캔 제어 신호를 기반으로 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 스캔 라인(SL)에 공급할 수 있다. 일 예에 따르면, 스캔 구동 회로(700)는 쉬프트 레지스터(710)를 포함할 수 있다. 이러한 쉬프트 레지스터(710)는 이하 도 2에서 상세히 설명하기로 한다.
일 예에 따르면, 스캔 구동 회로(700)는 박막 트랜지스터의 제조 공정에 따라 기판의 일측 가장자리 또는 양측 가장자리에 집적되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다. 예를 들어, 스캔 구동 회로(700)는 집적 회로에 구성되어 기판에 실장되거나 연성 회로 필름에 실장되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다.
도 2는 도 1에 도시된 스캔 구동 회로의 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 쉬프트 레지스터(710)는 스테이지 회로(711), 클럭 라인부(713), 및 전원 라인부(715)을 포함한다.
스테이지 회로(711)는 복수의 출력 단자(Vout) 각각과 일대일로 연결된 복수의 스테이지(ST1 내지 STm)를 포함할 수 있다. 구체적으로, 복수의 스테이지(ST1 내지 STm) 각각은 이전 스테이지들 중 어느 하나로부터 공급되는 출력 신호에 응답하여 인에이블(Enable)되며, 다음 스테이지들 중 어느 하나로부터 공급되는 출력 신호에 응답하여 리셋(Reset)될 수 있다. 여기에서, 첫 번째 스테이지(ST1)는 이전 스테이지들 중 어느 하나로부터 출력 신호 받는 대신 외부로부터 스타트 신호를 공급받을 수 있다. 마지막 스테이지(STm)는 다음 스테이지들 중 어느 하나로부터 출력 신호를 받는 대신 외부로부터 리셋 신호를 공급받을 수 있다. 선택적으로, 스타트 신호는 복수의 스테이지 각각에 순차적으로 공급될 수 있으며, 이 경우, 리셋 신호 역시 복수의 스테이지 각각에 순차적으로 공급될 수 있다. 결과적으로, 스타트 신호와 리셋 신호 각각은 쉬프트 레지스터의 구동 방식에 해당되는 2 이상의 스테이지에 순차적으로 공급될 수 있다. 일 예에 따르면, 복수의 스테이지(ST1 내지 STm) 각각은 제1 및 제2 스타트 신호를 수신하여, 하나의 프레임 내에서 제1 출력 신호 및 제2 출력 신호 각각을 단 한번 제공할 수 있다.
일 예에 따르면, 복수의 스테이지(ST1 내지 STm) 각각은 복수의 트랜지스터를 포함할 수 있다. 여기에서, 복수의 트랜지스터 각각은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등의 산화물 반도체층을 포함할 수 있고, 산화물 반도체층 이외의 공지된 실리콘 또는 유기 물질을 포함할 수 있다. 예를 들어, 복수의 트랜지스터 각각은 박막 트랜지스터일 수 있다.
클럭 라인부(713)는 외부의 제어 회로 또는 클럭 생성부로부터 순차적으로 위상이 지연되는 복수의 클럭 신호가 공급되는 복수의 클럭 신호 라인을 포함할 수 있다. 복수의 클럭 신호 라인은 쉬프트 레지스터의 구동 방식에 해당되도록 복수의 스테이지(ST1 내지 STm) 각각에 선택적으로 연결되어 복수의 스테이지(ST1 내지 STm) 각각에 적어도 하나의 클럭 신호를 공급할 수 있다.
일 예에 따르면, 클럭 라인부(713)는 외부의 제어 회로 또는 클럭 생성부로부터 공급되는 스캔 클럭 신호를 각각 수신하는 복수의 스캔 클럭 신호 라인을 포함할 수 있다.
복수의 스캔 클럭 신호 각각은 일정한 주기로 순환 반복되는 제1 기간과 제2 기간을 포함한다. 여기에서, 제1 기간은 트랜지스터를 턴-온시킬 수 있는 제1 전압 레벨을 가지며, 제2 기간은 트랜지스터를 턴-오프시킬 수 있는 제2 전압 레벨을 가질 수 있다. 복수의 스캔 클럭 신호 각각의 제1 기간은 순차적으로 쉬프트되되, 인접한 스캔 클럭 신호끼리 적어도 일부가 중첩될 수 있다. 예를 들어, 복수의 스캔 클럭 신호 각각의 제1 기간은 디스플레이 패널의 1 수평 기간 단위로 쉬프트될 수 있으나, 이에 한정되지 않고 다양하게 설정될 수 있다. 그리고, 인접한 스캔 클럭 신호는 제1 기간의 일부가 서로 중첩될 수 있다.
일 예에 따르면, 클럭 라인부(713)는 외부의 제어부 또는 클럭 생성부로부터 공급되는 캐리 클럭 신호를 각각 수신하는 복수의 캐리 클럭 신호 라인을 더 포함할 수 있다.
일 예에 따르면, 복수의 캐리 클럭 신호 각각은 복수의 스캔 클럭 신호 각각과 동일한 위상을 가질 수 있다.
일 예에 따르면, 복수의 캐리 클럭 신호 각각은 복수의 스캔 클럭 신호 각각의 제1 기간과 일대일로 중첩되되, 제1 기간의 지속 시간이 중첩되는 스캔 클럭 신호의 제1 기간보다 더 길 수 있다.
전원 라인부(715)는 복수의 스테이지 각각에서 스캔 클럭 신호와 게이트 오프 전압을 선택적으로 출력하기 위해 필요한 각종 전원을 복수의 스테이지 각각에 공통적으로 공급할 수 있다. 일 예에 따르면, 전원 라인부(715)는 외부의 제어 회로 또는 전원 회로로부터 적어도 하나의 트랜지스터 오프셋 전압, 적어도 하나의 구동 전원, 적어도 하나의 리셋 전원, 및 적어도 하나의 게이트 오프 전원 등이 공급되는 복수의 전원 라인을 포함할 수 있다.
도 3은 도 2에 도시된 일 예에 따른 스테이지를 설명하는 회로도로서, 복수의 스테이지 중 n번째 스테이지의 구성을 나타낸 것이다. 도 3의 트랜지스터들은 N형 채널의 트랜지스터로 구성되는 것으로 도시되었지만, 본 출원의 트랜지스터들은 N형 채널의 트랜지스터로 한정되지 않고, P형 채널의 트랜지스터로 구성될 수 있다. 이하, 본 출원의 트랜지스터들은 N형 채널의 트랜지스터를 기준으로 설명되고, 이러한 설명은 P형 채널의 트랜지스터의 특성을 기초로 변경되어 해석될 수 있다.
도 3을 참조하면, 스테이지(STm)는 노드 제어부(NC) 및 출력부(OP)를 포함한다.
노드 제어부(NC)는 제1 구동 전압(VDD1)으로부터 생성된 제1 노드 전압(VN1)을 클럭 신호(CLK)의 제1 전압 레벨 동안 주기적으로 방전시키고, 제2 구동 전압(VDD2)을 기초로 제1 노드 전압(VN1)과 반대되는 제2 노드 전압(VN2)을 제어할 수 있다. 구체적으로, 노드 제어부(NC)는 제1 노드 제어부(NC1) 및 제2 노드 제어부(NC2)를 포함한다.
제1 노드 제어부(NC1)은 제1 구동 전압(VDD1)을 입력받아 제1 스타트 신호(OP1(n-4))를 기초로 제1 노드 전압(VN1)을 제어할 수 있다. 일 예에 따르면, 제1 스타트 신호(OP1(n-4))는 해당 스테이지(STn)보다 4번째 전의 스테이지(STn-4)의 제1 출력 신호(OP1(n-4))에 해당할 수 있다. 따라서, n번째 스테이지(STn)(n은 자연수)는 n-4번째 스테이지(STn-4)의 제1 출력 신호(OP1(n-4))를 수신하여 제1 출력 신호(OP1(n))를 출력할 수 있다. 그리고, n번째 스테이지(STn)에서 출력된 제1 출력 신호(OP1(n))는 n+4번째 스테이지(STn+4)에 제1 스타트 신호로서 제공될 수 있다.
제1 노드 제어부(NC1)은 제1 입력 트랜지스터(T1), 제1 방전 트랜지스터(TD1), 제2 방전 트랜지스터(TD2) 및 저장 커패시터(Cst)를 포함할 수 있다.
제1 입력 트랜지스터(T1)는 외부로부터 제1 구동 전압(VDD1)을 입력받아 제1 스타트 신호 제1 스타트 신호(OP1(n-4))를 기초로 제1 노드 전압(VN1)을 출력할 수 있다. 구체적으로, 제1 입력 트랜지스터(T1)의 드레인 단자는 전원 라인부(715) 중 제1 구동 전압(VDD1)을 제공하는 제1 구동 전압 입력부(미도시)와 연결되고, 제1 입력 트랜지스터(T1)의 소스 단자는 제1 노드(N1)와 연결될 수 있다. 그리고, 제1 입력 트랜지스터(T1)의 게이트 단자는 제1 스타트 신호 입력 단자와 연결될 수 있다. 여기에서, 제1 스타트 신호 입력 단자는 이전 스테이지(또는 4번째 전의 스테이지)의 제1 출력 단자에 해당할 수 있다. 따라서, 제1 입력 트랜지스터(T1)는 제1 스타트 신호(OP1(n-4))를 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제1 입력 트랜지스터(T1)가 턴-온되면, 제1 구동 전압(VDD1) 및 제1 노드 전압(VN1)의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제1 입력 트랜지스터(T1)가 턴-온되면 제1 노드(N1)는 제1 구동 전압(VDD1)을 공급받을 수 있다.
제1 방전 트랜지스터(TD1)는 클럭 신호(CLK)를 기초로 제1 노드 전압(VN1)을 방전시킬 수 있다. 구체적으로, 제1 방전 트랜지스터(TD1)의 드레인 단자는 제1 노드(N1)와 연결되고, 제1 방전 트랜지스터(TD1)의 소스 단자는 제1 출력 단자와 연결될 수 있다. 그리고, 제1 방전 트랜지스터(TD1)의 게이트 단자는 클럭 단자와 연결되어 클럭 신호(CLK)를 수신할 수 있다. 여기에서, 클럭 신호는 제1 전압 레벨 및 제2 전압 레벨 각각을 동일한 기간 동안 교번적으로 가질 수 있다. 따라서, 제1 방전 트랜지스터(TD1)는 클럭 신호(CLK)를 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제1 방전 트랜지스터(TD1)가 턴-온되면, 제1 노드 전압(VN1) 및 제1 출력 신호(OP1(n))의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제1 방전 트랜지스터(TD1)가 턴-온되면 제1 노드 전압(VN1)이 방전될 수 있다.
제2 방전 트랜지스터(TD2)는 제2 스타트 신호(OP1(n+4))를 기초로 제1 노드 전압(VN1)을 방전시킬 수 있다. 일 예에 따르면, 제2 스타트 신호(OP1(n+4))는 해당 스테이지보다 4번째 후의 스테이지의 제1 출력 신호(OP1(n+4))에 해당할 수 있다. 따라서, n번째 스테이지(STn)(n은 자연수)는 n-4번째 스테이지(STn-4)의 제1 출력 신호(OP1(n-4))를 수신하여 제1 구동 전압(VDD1)을 입력받고, n+4번째 스테이지(STn+4)의 제1 출력 신호(OP1(n+4))를 수신하여 제1 노드 전압(VN1)을 방전시킬 수 있다. 일 예에 따르면, 복수의 스테이지(ST1 내지 STm) 각각은 제1 및 제2 스타트 신호(OP1(n-4), OP1(n+4))를 수신하여, 하나의 프레임 내에서 제1 출력 신호(OP1(n)) 및 제2 출력 신호(OP2(n)) 각각을 단 한번 제공할 수 있다.
구체적으로, 제2 방전 트랜지스터(TD2)의 드레인 단자는 제1 노드(N1)와 연결되고, 제2 방전 트랜지스터(TD2)의 소스 단자는 제2 저전압 단자(VSS2)와 연결될 수 있다. 여기에서, 제2 저전압 단자(VSS2)는 그라운드 레벨에 해당할 수 있다. 그리고, 제2 방전 트랜지스터(TD2)의 게이트 단자는 제2 스타트 신호 입력 단자와 연결될 수 있다. 여기에서, 제2 스타트 신호 입력 단자는 이후 스테이지(또는 4번째 후의 스테이지)의 제1 출력 단자에 해당할 수 있다. 따라서, 제2 방전 트랜지스터(TD2)는 제2 스타트 신호(OP1(n+4))를 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제2 방전 트랜지스터(TD2)가 턴-온되면, 제1 노드 전압(VN1) 및 제2 저전압 레벨(VSS2)의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제2 방전 트랜지스터(TD2)가 턴-온되면 제1 노드 전압(VN1)이 방전되고, 제1 노드 전압(VN1)과 반대되는 제2 노드 전압(VN2)이 제1 전압 레벨을 가질 수 있다. 그리고, 제2 노드 전압(VN2)은 제3 방전 트랜지스터(TD3)에 제공되고, 제3 방전 트랜지스터(TD3)는 제1 노드 전압(VN1)을 방전시킬 수 있다. 이와 같이, 쉬프트 레지스터(710)는 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각을 통해 제2 출력 신호(OP2(n))를 제어하는 제1 노드 전압(VN1)을 방전시킬 수 있고, 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있다. 결과적으로, 쉬프트 레지스터(710)는 제1 노드 전압(VN1)을 방전시키는 복수의 루트를 구비함으로써, 쉬프트 레지스터(710)의 방전 능력 저하를 보상하고 신뢰성을 향상시킬 수 있다.
저장 커패시터(Cst)는 제2 풀업 트랜지스터(TPU2)의 게이트 단자 및 소스 단자와 병렬 연결될 수 있다. 구체적으로, 저장 커패시터(Cst)의 일단은 제1 노드(N1)와 연결되고, 저장 커패시터(Cst)의 타단은 제2 출력 단자와 연결될 수 있다. 따라서, 저장 커패시터(Cst)는 제2 풀업 트랜지스터(TPU2)의 게이트 단자 및 소스 단자 사이에서 전압을 저장할 수 있다. 결과적으로, 저장 커패시터(Cst)는 제1 노드 전압(VN1) 및 제2 출력 신호(OP2(n))의 전위차를 기초로 제1 노드 전압(VN1)을 제어할 수 있다. 예를 들어, 저장 커패시터(Cst)가 일정한 전압을 저장하고 있는 경우, 제2 출력 단자의 전압이 증가하면 저장 커피시터(Cst) 양단의 전위차에 따라 제1 노드 전압(VN1)이 증가할 수 있다.
제2 노드 제어부(NC2)는 제2 구동 전압(VDD2)을 입력받아 제2 구동 전압(VDD2)을 기초로 제2 노드 전압(VN2)을 제어할 수 있다. 구체적으로, 제2 노드 제어부(NC2)는 제2 및 제3 입력 트랜지스터(T2, T3), 제3 및 제4 방전 트랜지스터(TD3, TD4)를 포함할 수 있다.
제2 입력 트랜지스터(T2)는 제2 구동 전압(VDD2)을 입력받아 제2 구동 전압(VDD2)을 기초로 입력 노드 전압을 제3 입력 트랜지스터(T3)의 게이트 단자에 제공할 수 있다. 구체적으로, 제2 입력 트랜지스터(T2)의 드레인 단자 및 게이트 단자는 전원 라인부(715) 중 제2 구동 전압(VDD2)을 제공하는 제2 구동 전압 입력부(미도시)와 연결되고, 제2 입력 트랜지스터(T2)의 소스 단자는 제3 입력 트랜지스터(T3)의 게이트 단자와 연결될 수 있다. 따라서, 제2 입력 트랜지스터(T2)는 제2 구동 전압(VDD2)을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제2 입력 트랜지스터(T2)가 턴-온되면, 제2 구동 전압(VDD2) 및 제3 입력 트랜지스터(T3)의 게이트 전압의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제2 입력 트랜지스터(T2)가 턴-온되면, 제2 입력 트랜지스터(T2)는 제2 구동 전압(VDD2)을 입력받아 입력 노드 전압을 제3 입력 트랜지스터(T3)의 게이트 단자에 제공할 수 있다.
제3 입력 트랜지스터(T3)는 제2 입력 트랜지스터(T2)로부터 입력 노드 전압을 입력받아 제2 노드 전압을 출력할 수 있다. 구체적으로, 제3 입력 트랜지스터(T3)의 드레인 단자는 전원 라인부(715) 중 제2 구동 전압(VDD2)을 제공하는 제2 구동 전압 입력부(미도시)와 연결되고, 제3 입력 트랜지스터(T3)의 소스 단자는 제2 노드(N2)와 연결될 수 있다. 그리고, 제3 입력 트랜지스터(T3)의 게이트 단자는 제2 입력 트랜지스터(T2)의 소스 단자와 연결될 수 있다. 따라서, 제3 입력 트랜지스터(T3)는 제2 입력 트랜지스터(T2)로부터 수신된 입력 노드 전압을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제3 입력 트랜지스터(T3)가 턴-온되면, 제2 구동 전압(VDD2) 및 제2 노드 전압(VN2)의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제3 입력 트랜지스터(T3)가 턴-온되면 제2 구동 전압(VDD2)이 제2 노드(N2)에 제공될 수 있다.
일 예에 따르면, 제2 구동 전압(VDD2)은 이븐-오드 전압(Even-odd voltage)에 해당할 수 있다. 구체적으로, 제2 구동 전압(VDD2)은 이븐 전압(VDDE) 및 오드 전압(VDDO)을 포함할 수 있다. 이때, 이븐 전압(VDDE) 및 오드 전압(VDDO) 각각은 적어도 하나의 프레임 동안 스테이지(STm)에 교번적으로 제공될 수 있다. 예를 들어, 이븐 전압(VDDE)은 하나의 프레임 동안 스테이지(STm)에 제공되고, 오드 전압(VDDO)은 다음 하나의 프레임 동안 스테이지(STm)에 제공될 수 있다. 이븐 전압(VDDE) 및 오드 전압(VDDO)의 제공 방식은 이에 한정되지 않고, 복수의 스테이지의 구성 및 프레임의 설계 구성에 따라 변경될 수 있다. 여기에서, 제2 구동 전압(VDD2)은 레벨에 따라 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있고, 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있는 제2 구동 전압(VDD2)의 최소 레벨이 감소할수록 종래 기술 대비 멀티 출력 마진이 증가할 수 있다.
이와 같이, 본 출원에 따른 쉬프트 레지스터(710)는 제1 및 제3 방전 트랜지스터(TD1, TD3)를 포함하여 제1 노드 전압(VN1)을 방전시키는 복수의 루트를 구비함으로써, 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있는 제2 구동 전압(VDD2)의 최소 레벨을 감소시킬 수 있다. 따라서, 쉬프트 레지스터(710)는 트랜지스터의 스트레스에 대한 회복 특성을 향상시킴으로써 제2 구동 전압(VDD2)의 멀티 출력 마진을 확보할 수 있고, 쉬프트 레지스터(710)의 방전 능력 저하를 보상하여 신뢰성을 향상시킬 수 있다.
제3 방전 트랜지스터(TD3)는 제2 노드 전압(VN2)을 기초로 제1 노드 전압(VN1)을 방전시킬 수 있다. 구체적으로, 제3 방전 트랜지스터(TD3)의 드레인 단자는 제1 노드(N1)와 연결되고, 제3 방전 트랜지스터(TD3)의 소스 단자는 제2 저전압 단자(VSS2)와 연결될 수 있다. 그리고, 제3 방전 트랜지스터(TD3)의 게이트 단자는 제2 노드(N2)와 연결될 수 있다. 따라서, 제3 방전 트랜지스터(TD3)는 제2 노드 전압(VN2)을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제3 방전 트랜지스터(TD3)가 턴-온되면, 제1 노드 전압(VN1) 및 제2 저전압 레벨(VSS2)의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 따라서, 제3 방전 트랜지스터(TD3)가 턴-온되면 제1 노드 전압(VN1)이 방전되고, 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있다.
이와 같이, 쉬프트 레지스터(710)는 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각을 통해 제2 출력 신호(OP2(n))를 제어하는 제1 노드 전압(VN1)을 방전시킬 수 있고, 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있다. 결과적으로, 쉬프트 레지스터(710)는 제1 노드 전압(VN1)을 방전시키는 복수의 루트를 구비함으로써, 쉬프트 레지스터(710)의 방전 능력 저하를 보상하고 신뢰성을 향상시킬 수 있다.
제4 방전 트랜지스터(TD4)는 제1 노드 전압(VN1)을 기초로 제2 노드 전압(VN2)을 방전시킬 수 있다. 구체적으로, 제4 방전 트랜지스터(TD4)의 드레인 단자는 제2 노드(N2)와 연결되고, 제4 방전 트랜지스터(TD4)의 소스 단자는 제2 저전압 단자(VSS2)와 연결될 수 있다. 그리고, 제4 방전 트랜지스터(TD4)의 게이트 단자는 제1 노드(N1)와 연결될 수 있다. 따라서, 제4 방전 트랜지스터(TD4)는 제1 노드 전압(VN1)을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제4 방전 트랜지스터(TD4)가 턴-온되면, 제2 노드 전압(VN2) 및 제2 저전압 레벨(VSS2)의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 따라서, 제4 방전 트랜지스터(TD4)가 턴-온되면 제2 노드 전압(VN2)이 방전되고, 제2 노드 전압(VN2)을 기초로 턴-온되는 제3 방전 트랜지스터(TD3)가 턴-오프될 수 있다.
출력부(OP)는 클럭 신호(CLK)를 입력받아 제1 노드 전압(VN1)을 기초로 출력 신호를 출력할 수 있다. 일 예에 따르면, 출력부(OP)는 제1 출력부(OP1) 및 제2 출력부(OP2)를 포함한다.
제1 출력부(OP1)는 클럭 신호(CLK)를 입력받아 제1 노드 전압(VN1)을 기초로 제1 출력 신호(OP1(n))를 다른 스테이지에 제공할 수 있다. 예를 들어, n번째 스테이지(STn)의 제1 출력 신호(OP1(n))는 4번째 전의 스테이지(STn-4)의 제2 스타트 신호로 제공되거나, 4번째 후의 스테이지(STn+4)의 제1 스타트 신호로 제공될 수 있다. 구체적으로, 제1 출력부(OP1)는 제1 풀-업 트랜지스터(TPU1) 및 제1 풀-다운 트랜지스터(TPD1)를 포함할 수 있다.
제1 풀-업 트랜지스터(TPU1)는 클럭 신호(CLK)를 입력받아 제1 노드 전압(VN1)을 기초로 제1 출력 신호(OP1(n))를 n번째 스테이지(STn)에 제공할 수 있다. 구체적으로, 제1 풀-업 트랜지스터(TPU1)의 드레인 단자는 클럭 단자와 연결되어 클럭 신호(CLK)를 수신하고, 제1 풀-업 트랜지스터(TPU1)의 소스 단자는 제1 출력 단자와 연결될 수 있다. 그리고, 제1 풀-업 트랜지스터(TPU1)의 게이트 단자는 제1 노드(N1)와 연결될 수 있다. 여기에서, 클럭 신호는 제1 전압 레벨 및 제2 전압 레벨 각각을 동일한 기간 동안 교번적으로 가질 수 있다. 따라서, 제1 풀-업 트랜지스터(TPU1)는 제1 노드 전압(VN1)을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제1 풀-업 트랜지스터(TPU1)가 턴-온되면, 클럭 신호(CLK) 및 제1 출력 신호(OP1(n))의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제1 풀-업 트랜지스터(TPU1)가 턴-온되면 제1 출력 신호(OP1(n))가 n번째 스테이지(STn)에 제공될 수 있다.
제1 풀-다운 트랜지스터(TPD1)는 제2 노드 전압(VN2)을 기초로 제1 출력 신호(OP1(n))를 방전시킬 수 있다. 구체적으로, 제1 풀-다운 트랜지스터(TPD1)의 드레인 단자는 제1 출력 단자와 연결되고, 제1 풀-다운 트랜지스터(TPD1)의 소스 단자는 제2 저전압 단자(VSS2)와 연결될 수 있다. 그리고, 제1 풀-다운 트랜지스터(TPD1)의 게이트 단자는 제2 노드(N2)와 연결될 수 있다. 따라서, 제1 풀-다운 트랜지스터(TPD1)는 제2 노드 전압(VN2)을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제1 풀-다운 트랜지스터(TPD1)가 턴-온되면, 제1 출력 단자 및 제2 저전압 레벨(VSS2)의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제1 풀-다운 트랜지스터(TPD1)가 턴-온되면 제1 출력 신호(OP1(n))가 방전될 수 있다. 결과적으로, 제1 출력부(OP1)의 제1 출력 단자는 제1 풀-업 트랜지스터(TPU1)가 턴-온되면 제1 출력 신호(OP1(n))를 출력하고, 제1 풀-다운 트랜지스터(TPD1)가 턴-온되면 제2 저전압 레벨(VSS2)을 가질 수 있다.
제2 출력부(OP2)는 클럭 신호(CLK)를 입력받아 제1 노드 전압(VN1)을 기초로 제2 출력 신호(OP2(n))를 스캔 라인(SL)에 제공할 수 있다. 구체적으로, 구체적으로, 제2 출력부(OP2)는 제2 풀-업 트랜지스터(TPU2) 및 제2 풀-다운 트랜지스터(TPD2)를 포함할 수 있다.
제2 풀-업 트랜지스터(TPU2)는 클럭 신호(CLK)를 입력받아 제1 노드 전압(VN1)을 기초로 제1 전압 레벨을 갖는 제2 출력 신호(OP2(n))를 제공할 수 있다. 여기에서, 제2 출력 신호(OP2(n))는 픽셀 어레이부(100)의 스캔 라인(SL)에 제공되는 스캔 신호에 해당하고, 제2 출력 신호(OP2(n))가 제1 전압 레벨을 가지면 픽셀 어레이부(100)의 픽셀 내의 트랜지스터를 턴-온시킬 수 있다. 구체적으로, 제2 풀-업 트랜지스터(TPU2)의 드레인 단자는 클럭 단자와 연결되어 클럭 신호(CLK)를 수신하고, 제2 풀-업 트랜지스터(TPU2)의 소스 단자는 제2 출력 단자와 연결될 수 있다. 그리고, 제2 풀-업 트랜지스터(TPU2)의 게이트 단자는 제1 노드(N1)와 연결될 수 있다. 따라서, 제2 풀-업 트랜지스터(TPU2)는 제1 노드 전압(VN1)을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제2 풀-업 트랜지스터(TPU2)가 턴-온되면, 클럭 신호(CLK) 및 제2 출력 신호(OP2(n))의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제2 풀-업 트랜지스터(TPU2)가 턴-온되면 제1 전압 레벨을 갖는 제2 출력 신호(OP2(n))가 픽셀 어레이부(100)의 스캔 라인(SL)에 제공될 수 있다.
제2 풀-다운 트랜지스터(TPD2)는 제2 노드 전압(VN2)을 기초로 제1 저전압 레벨(VSS1)을 갖는 제2 출력 신호(OP2(n))를 제공할 수 있다. 여기에서, 제2 출력 신호(OP2(n))는 픽셀 어레이부(100)의 스캔 라인(SL)에 제공되는 스캔 신호에 해당하고, 제2 출력 신호(OP2(n))가 제1 저전압 레벨(VSS1)을 가지면 픽셀 어레이부(100)의 픽셀 내의 트랜지스터를 턴-오프시킬 수 있다. 구체적으로, 제2 풀-다운 트랜지스터(TPD2)의 드레인 단자는 제2 출력 단자와 연결되고, 제2 풀-다운 트랜지스터(TPD2)의 소스 단자는 제1 저전압 단자(VSS1)와 연결될 수 있다. 그리고, 제2 풀-다운 트랜지스터(TPD2)의 게이트 단자는 제2 노드(N2)와 연결될 수 있다. 따라서, 제2 풀-다운 트랜지스터(TPD2)는 제2 노드 전압(VN2)을 기초로 턴-온 또는 턴-오프될 수 있다. 예를 들어, 제2 풀-다운 트랜지스터(TPD2)가 턴-온되면, 제2 출력 단자 및 제1 저전압 레벨(VSS1)의 전위차에 따라 드레인-소스 전류가 흐를 수 있다. 결과적으로, 제2 풀-다운 트랜지스터(TPD2)가 턴-온되면, 제1 저전압 레벨(VSS1)을 갖는 제2 출력 신호(OP2(n))가 픽셀 어레이부(100)의 스캔 라인(SL)에 제공될 수 있다.
도 4는 도 3에 도시된 스테이지의 구동 파형도이다. 구체적으로, 도 4는 복수의 구간(T1~T6) 동안의 스테이지(STm) 내의 노드 및 신호의 레벨 파형도를 나타낸다. 그리고, 하기의 [표 1]은 복수의 구간(T1~T6) 동안 제1 방전 트랜지스터(TD1)의 게이트 단자, 소스 단자, 드레인 단자의 전압 레벨 및 턴-온 여부를 나타낸다.
T1 T2 T3 T4 T5 T6
게이트 단자[V] -15 28 -15 28 -15 28
소스 단자[V] -15 28 -15 -15 -15 -15
드레인 단자[V] 28 45 -15 -15 -15 -15
게이트-소스 전압[V] 0 0 0 43 0 43
턴-온 여부 턴-오프 턴-오프 턴-오프 턴-온 턴-오프 턴-온
여기에서, 상기의 [표 1]에 개시된 제1 방전 트랜지스터(TD1)의 게이트 단자는 클럭 단자와 연결되어 클럭 신호(CLK)를 수신하고, 제1 방전 트랜지스터(TD1)의 소스 단자는 제1 출력 단자와 연결되며, 제1 방전 트랜지스터(TD1)의 드레인 단자는 제1 노드(N1)와 연결될 수 있다. 그리고, 제1 방전 트랜지스터(TD1)는 게이트 단자에 클럭 신호(CLK)를 수신하여, 게이트-소스 전압이 특정 레벨(예를 들어, 43V) 이상이면 턴-온될 수 있다. 따라서, 제1 방전 트랜지스터(TD1)는 클럭 신호(CLK)가 제1 전압 레벨(28V)을 갖고 제1 출력 신호(OP1(n))가 제2 전압 레벨(-15V)을 가지면, 제1 노드 전압(VN1)을 주기적으로 방전시킬 수 있다.
도 4 및 [표 1]을 참조하면, 스테이지(STm)는 하나의 프레임 동안 복수의 구간을 포함할 수 있다. 여기에서, 하나의 구간은 클럭 신호(CLK)가 제1 전압 레벨 또는 제2 전압 레벨(또는 제2 저전압 레벨)을 유지하는 최소 구간을 의미한다. 예를 들어, 제1 전압 레벨은 28V에 해당하고, 제1 저전압 레벨은 -5V에 해당하며, 제2 전압 레벨(또는 제2 저전압 레벨)은 -15V로 가정한다. 제1 전압 레벨, 제1 저전압 레벨 및 제2 저전압 레벨의 특정 수치는 상기 예에 한정되지 않고 디스플레이 장치 내의 각각의 소자 특성 및 설계 특성에 따라 변경될 수 있으며, 설명의 편의를 위하여 예로 든 것이다.
제1 스타트 신호(OP1(n-4))는 제1 구간(T1) 동안 제1 전압 레벨(28V)을 갖고, 나머지 구간(T1) 동안 제2 전압 레벨(-15V)을 가질 수 있다. 여기에서, 제1 스타트 신호(OP1(n-4))는 해당 스테이지(STn)보다 4번째 전의 n-4번째 스테이지(STn-4)에서 출력된 제1 출력 신호(OP1(n-4))에 해당할 수 있다. 제1 스타트 신호(OP1(n-4))는 제1 노드 제어부(NC1)의 제1 입력 트랜지스터(T1)의 게이트 단자에 제공될 수 있다.
제1 노드(N1)는 제1 입력 트랜지스터(T1)의 소스 단자와 연결되어, 제1 입력 트랜지스터(T1)를 흐르는 드레인-소스 전류에 따라 제1 노드 전압(VN1)을 가질 수 있다. 구체적으로, 제1 노드 전압(VN1)은 제1 스타트 신호(OP1(n-4))를 기초로 제1 입력 트랜지스터(T1)가 제1 구간(T1) 동안 턴-온되면 제1 구동 전압(VDD1)에 의하여 제1 전압 레벨(28V)을 가질 수 있다. 여기에서, 제1 구동 전압(VDD1)은 28V의 전압 레벨을 갖는 직류 전압에 해당할 수 있다. 제1 노드(N1)는 제1 및 제2 풀업 트랜지스터(TPU1, TPU2) 각각의 게이트 단자와 연결되어, 제1 노드 전압(VN1)은 제1 및 제2 풀업 트랜지스터(TP1, TPU2) 각각을 턴-온 또는 턴-오프시킬 수 있다.
제1 노드 전압(VN1)이 제1 구간(T1) 동안 제1 전압 레벨(28V)을 가지면 제1 및 제2 풀업 트랜지스터(TPU1, TPU2)가 턴-온될 수 있으나, 클럭 신호(CLK)가 제2 전압 레벨(-15V)을 갖기 때문에 제1 및 제2 출력 신호(OP1(n), OP2(n)) 역시 제2 전압 레벨(-15V)을 가질 수 있다. 그리고, 제1 노드 전압(VN1)이 제1 전압 레벨(28V)을 갖고 제2 출력 신호(OP2(n))가 제2 전압 레벨(-15V)을 가지면, 저장 커패시터(Cst)는 제1 노드(N1) 및 제2 출력 단자의 전위차에 해당하는 전압을 저장할 수 있다. 예를 들어, 저장 커패시터(Cst)는 제1 노드(N1) 및 제2 출력 단자의 최대 전위차에 해당하는 43V까지 충전할 수 있고, 제1 노드(N1) 및 제2 출력 단자의 전압 레벨 상태에 따라 저장된 전압을 방전할 수 있다.
제2 및 제3 입력 트랜지스터(T2, T3)는 제1 노드 전압(VN1)이 제2 전압 레벨(-15V)을 가지면, 제1 전압 레벨(28V)을 갖는 제2 노드 전압(VN2)을 출력할 수 있다. 이때, 제2 노드(N2)는 제2 및 제3 입력 트랜지스터(T2, T3)를 통해 제2 구동 전압(VDD2)을 입력받을 수 있으나, 제4 방전 트랜지스터(TD4)의 턴-온 여부에 따라 제1 전압 레벨(28V) 또는 제2 전압 레벨(-15V)을 가질 수 있다. 따라서, 제2 노드 전압(VN2)은 제4 방전 트랜지스터(TD4)가 제1 구간(T1)에서 턴-온되기 때문에, 방전되어 제2 전압 레벨(-15V)을 가질 수 있다.
제1 및 제2 출력 신호(OP1(n), OP2(n))는 제2 구간(T2)에서, 클럭 신호(CLK)가 제1 전압 레벨(28V)을 갖고 제1 및 제2 풀-업 트랜지스터(TPU1, TPU2)가 턴-온되기 때문에, 제1 전압 레벨(28V)을 가질 수 있다. 따라서, 제1 출력부(OP1)는 제2 구간(T2)에서 제1 출력 신호(OP1(n))를 다른 스테이지에 제공할 수 있고, 제2 출력부(OP2)는 제2 구간(T2)에서 제2 출력 신호(OP2(n))를 스캔 라인(SL)에 제공할 수 있다. 따라서, 제1 풀-업 트랜지스터(TPU1)는 클럭 신호(CLK)가 제1 전압 레벨(28V)을 갖고 제1 노드 전압(VN1)이 제1 전압 레벨(28V) 이상의 전압 레벨을 가지면, 제1 출력 신호(OP1(n))를 출력할 수 있다. 그리고, 제2 풀-업 트랜지스터(TPU2)는 클럭 신호(CLK)가 제1 전압 레벨(28V)을 갖고 제1 노드 전압(VN1)이 제1 전압 레벨(28V) 이상의 전압 레벨을 가지면, 제2 출력 신호(OP2(n))를 출력할 수 있다.
제1 노드 제어부(NC1)는 제2 출력 신호(OP2(n))에 응답하여 제1 노드(N1)에 부트스트래핑(Bootstrapping) 전압을 생성할 수 있다. 구체적으로, 제1 노드 제어부(NC1)는 제2 출력 신호(OP2(n))가 제1 전압 레벨(28V)을 가지면, 저장 커패시터(Cst) 양단의 전위차를 유지하기 위하여 제1 노드 전압(VN1)을 저장 커패시터(Cst)에 저장된 전압만큼 증가시킬 수 있다. 여기에서, 제1 노드 전압(VN1)은 제2 출력 신호(OP2(n))의 레벨 및 저장 커패시터(Cst)의 양단에 저장된 전압의 합에 해당할 수 있다. 따라서, 제2 출력 신호(OP2(n))의 레벨이 증가하면, 제1 노드 전압(VN1)은 부트스트래핑(Bootstrapping)되어 증가할 수 있다. 예를 들어, 제2 출력 신호(OP2(n))가 제2 구간(T2) 동안 제1 전압 레벨(28V)을 가지면, 제1 노드 전압(VN1)은 저장 커패시터(Cst)에 충전된 전압 및 제2 출력 신호(OP2(n))의 레벨의 합에 해당하는 45V의 전압 레벨을 가질 수 있다.
한편, 제1 방전 트랜지스터(TD1)는 제2 구간(T2)에서 턴-오프될 수 있다. 구체적으로, 제1 방전 트랜지스터(TD1)의 게이트 단자는 제2 구간(T2)에서 제1 전압 레벨(28V)을 갖는 클럭 신호(CLK)를 수신하지만, 제1 방전 트랜지스터(TD1)의 게이트-소스 전압 레벨이 0V에 해당하기 때문에, 제1 방전 트랜지스터(TD1)는 턴-오프될 수 있다. 즉, 제1 방전 트랜지스터(TD1)의 게이트 단자에 수신되는 클럭 신호(CLK) 및 제1 방전 트랜지스터(TD1)의 소스 단자에 걸리는 제1 출력 신호(OP1(n))가 모두 제1 전압 레벨(28V)을 가지므로, 제1 방전 트랜지스터(TD1)는 턴-오프될 수 있다. 제1 방전 트랜지스터(TD1)가 턴-오프됨으로써, 제1 노드 전압(VN1)은 방전되지 않고 45V를 유지할 수 있다.
제2 방전 트랜지스터(TD2)는 제1 출력 신호(OP1(n))가 제1 전압 레벨(28V)에서 제2 전압 레벨(-15V)로 변환되면, 제1 노드 전압(VN1)을 방전시킬 수 있다. 구체적으로, 제3 구간(T3)에서, 제1 출력 신호(OP1(n))는 제1 전압 레벨(28V)에서 제2 전압 레벨(-15V)로 변환되고, 4번째 후의 스테이지의 제1 출력 신호(OP1(n+4))에 해당하는 제2 스타트 신호(OP1(n+4))는 제1 전압 레벨(28V)을 가질 수 있다. 따라서, 제2 방전 트랜지스터(TD2)는 제2 스타트 신호(OP1(n+4))를 기초로 제1 노드 전압(VN1)을 방전시킬 수 있다.
제1 노드 전압(VN1)은 제3 구간(T3) 동안 단계적으로 방전될 수 있다. 제1 노드 전압(VN1)은 제2 구간(T2)에서 부트스트래핑(Bootstrapping)되어 제1 전압 레벨(28V)보다 높은 전압 레벨(45V)을 가지기 때문에, 단계적으로 방전될 수 있다. 구체적으로, 제2 방전 트랜지스터(TD2)는 제3 구간(T3)에서 제2 스타트 신호(OP1(n+4))를 기초로 제1 노드 전압(VN1)을 방전시킬 수 있다. 제1 노드 전압(VN1)이 방전되면 제4 방전 트랜지스터(TD4)가 턴-오프될 수 있다.
제2 노드 제어부(NC2)는 제1 노드 전압(VN1)이 방전되면 제4 방전 트랜지스터(TD4)를 턴-오프시켜 제2 노드 전압(VN2)의 방전을 차단할 수 있고, 제2 노드 전압(VN2)은 제2 구동 전압(VDD2)에 의하여 제1 전압 레벨(28V)을 가질 수 있다. 제2 노드 전압(VN2)이 제1 전압 레벨(28V)을 가지면 제3 방전 트랜지스터(TD3)가 턴-온되어 제1 노드 전압(VN1)을 방전시킬 수 있다. 따라서, 제2 노드 전압(VN2)은 제1 노드 전압(VN1)과 반대되는 전압 레벨을 가질 수 있고, 제2 노드 전압(VN2)이 제1 전압 레벨(28V)을 가지면, 제3 방전 트랜지스터(TD3), 제1 풀-다운 트랜지스터(TPD1) 및 제2 풀-다운 트랜지스터(TPD2)를 턴-온시킬 수 있다. 제3 방전 트랜지스터(TD3)는 턴-온되어 제1 노드 전압(VN1)을 방전시키고, 제1 풀-다운 트랜지스터(TPD1)는 턴-온되어 제1 출력 신호(OP1(n))를 방전시키며, 제2 풀-다운 트랜지스터(TPD2)는 턴-온되어 제1 저전압 레벨(-5V)을 갖는 제2 출력 신호(OP2(n))를 출력할 수 있다.
제1 노드 전압(VN1)은 제4 구간(T4)에서 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각을 통해 방전될 수 있다. 구체적으로, 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각의 게이트-소스 전압 레벨은 제4 구간(T4)에서 43V에 해당하므로, 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각은 턴-온되어 제2 출력 신호(OP2(n))를 제어하는 제1 노드 전압(VN1)을 방전시킬 수 있다. 이와 같이, 본 출원에 따른 쉬프트 레지스터(710)는 제1 및 제3 방전 트랜지스터(TD1, TD3)를 포함하여 제1 노드 전압(VN1)을 방전시키는 복수의 루트를 구비함으로써, 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있는 제2 구동 전압(VDD2)의 최소 레벨을 감소시킬 수 있다. 따라서, 쉬프트 레지스터(710)는 트랜지스터의 스트레스에 대한 회복 특성을 향상시킴으로써 제2 구동 전압(VDD2)의 멀티 출력 마진을 확보할 수 있고, 쉬프트 레지스터(710)의 방전 능력 저하를 보상하여 신뢰성을 향상시킬 수 있다.
제1 노드 전압(VN1)은 제5 구간 및 제6 구간(T5, T6)에서도 제1 방전 트랜지스터(TD1) 또는 제3 방전 트랜지스터(TD3)를 통해 방전됨으로써, 여전히 제2 전압 레벨(-15V)을 유지할 수 있고, 쉬프트 레지스터(710)는 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있다.
도 5 내지 도 8은 본 발명의 일 예에 따른 쉬프트 레지스터의 스테이지의 구동을 설명하는 도면이다. 구체적으로, 도 5 내지 도 8 각각은 제1 내지 제4 구간(T1, T2, T3, T4) 각각 동안의 스테이지(STm)의 트랜지스터의 동작을 나타낸다. 여기에서, 제5 및 제6 구간(T5, T6)의 동작은 이전 구간의 동작으로부터 자명하게 판단할 수 있으므로, 생략하기로 한다.
도 5를 참조하면, 제1 스타트 신호(OP1(n-4))는 제1 구간(T1) 동안 제1 전압 레벨(28V)을 갖고, 나머지 구간(T1) 동안 제2 전압 레벨(-15V)을 가질 수 있다. 제1 노드(N1)는 제1 입력 트랜지스터(T1)의 소스 단자와 연결됨으로써, 제1 노드 전압(VN1)은 제1 전압 레벨(28V)을 가질 수 있다. 제1 노드 전압(VN1)은 제1 및 제2 풀-업 트랜지스터(TPU1, TPU2) 및 제4 방전 트랜지스터(TD4)의 게이트 단자에 제공될 수 있다.
제1 및 제2 풀-업 트랜지스터(TPU1, TPU2) 각각의 게이트 단자는 제1 노드 전압(VN1)을 수신하지만, 클럭 신호(CLK)가 제1 구간(T1)에서 제2 전압 레벨(-15V)을 갖기 때문에, 제1 및 제2 출력 신호(OP1(n)), OP2(n))는 제2 전압 레벨(-15V)을 가질 수 있다. 그리고, 제4 방전 트랜지스터(TD4)는 턴-온되어, 제2 노드 전압(VN2)을 방전시킬 수 있다. 따라서, 제2 노드 전압(VN2)은 제1 노드 전압(VN1)과 반대되는 전압을 가질 수 있다. 그리고, 제1 노드 전압(VN1)은 저장 커패시터(Cst)를 충전시킬 수 있다.
도 6을 참조하면, 제1 노드 제어부(NC1)는 제2 출력 신호(OP2(n))에 응답하여 제1 노드(N1)에 부트스트래핑(Bootstrapping) 전압을 생성할 수 있다. 구체적으로, 제2 구간(T2)에서, 클럭 신호(CLK)가 제1 전압 레벨(28V)을 갖고 제1 및 제2 풀-업 트랜지스터(TPU1, TPU2)가 턴-온되기 때문에, 제1 및 제2 출력 신호(OP1(n), OP2(n))는 제1 전압 레벨(28V)을 가질 수 있다. 따라서, 제1 출력부(OP1)는 제2 구간(T2)에서 제1 출력 신호(OP1(n))를 다른 스테이지에 제공할 수 있고, 제2 출력부(OP2)는 제2 구간(T2)에서 제2 출력 신호(OP2(n))를 스캔 라인(SL)에 제공할 수 있다. 이때, 제1 노드 제어부(NC1)는 제2 출력 신호(OP2(n))가 제1 전압 레벨(28V)을 가지면, 저장 커패시터(Cst) 양단의 전위차를 유지하기 위하여 제1 노드 전압(VN1)을 저장 커패시터(Cst)에 저장된 전압만큼 증가시킬 수 있다. 따라서, 제2 출력 신호(OP2(n))의 레벨이 증가하면, 제1 노드 전압(VN1)은 부트스트래핑(Bootstrapping)되어 45V까지 증가할 수 있다.
그리고, 제4 방전 트랜지스터(TD4)는 턴-온되어, 제2 노드 전압(VN2)을 방전시킬 수 있다. 따라서, 제2 노드 전압(VN2)은 제1 노드 전압(VN1)과 반대되는 전압을 가질 수 있다.
도 7을 참조하면, 제2 방전 트랜지스터(TD2)는 제3 구간(T3)에서 제2 스타트 신호(OP1(n+4))를 기초로 제1 노드 전압(VN1)을 방전(Discharging)시킬 수 있다. 구체적으로, 제2 방전 트랜지스터(TD2)는 제1 출력 신호(OP1(n))가 제1 전압 레벨(28V)에서 제2 전압 레벨(-15V)로 변환되면, 제1 노드 전압(VN1)을 방전시킬 수 있다. 예를 들어, 제3 구간(T3)에서, 제1 출력 신호(OP1(n))는 제1 전압 레벨(28V)에서 제2 전압 레벨(-15V)로 변환되고, 제2 스타트 신호(OP1(n+4))는 제1 전압 레벨(28V)을 가질 수 있다. 따라서, 제2 방전 트랜지스터(TD2)는 제2 스타트 신호(OP1(n+4))를 기초로 제1 노드 전압(VN1)을 방전(Discharging)시킬 수 있다.
제1 노드 전압(VN1)은 제3 구간(T3) 동안 단계적으로 방전될 수 있다. 제1 노드 전압(VN1)은 제2 구간(T2)에서 부트스트래핑(Bootstrapping)되어 제1 전압 레벨(28V)보다 높은 전압 레벨(45V)을 가지기 때문에, 단계적으로 방전될 수 있다. 구체적으로, 제2 방전 트랜지스터(TD2)는 제3 구간(T3)에서 제2 스타트 신호(OP1(n+4))를 기초로 제1 노드 전압(VN1)을 방전시킬 수 있다. 제1 노드 전압(VN1)이 방전되면 제4 방전 트랜지스터(TD4)가 턴-오프될 수 있다.
제2 노드 제어부(NC2)는 제1 노드 전압(VN1)이 방전되면 제4 방전 트랜지스터(TD4)를 턴-오프시켜 제2 노드 전압(VN2)의 방전을 차단할 수 있고, 제2 노드 전압(VN2)은 제2 구동 전압(VDD2)에 의하여 제1 전압 레벨(28V)을 가질 수 있다. 제2 노드 전압(VN2)이 제1 전압 레벨(28V)을 가지면 제3 방전 트랜지스터(TD3)가 턴-온되어 제1 노드 전압(VN1)을 방전시킬 수 있다. 따라서, 제2 노드 전압(VN2)은 제1 노드 전압(VN1)과 반대되는 전압 레벨을 가질 수 있고, 제2 노드 전압(VN2)이 제1 전압 레벨(28V)을 가지면, 제3 방전 트랜지스터(TD3), 제1 풀-다운 트랜지스터(TPD1) 및 제2 풀-다운 트랜지스터(TPD2)를 턴-온시킬 수 있다. 제3 방전 트랜지스터(TD3)는 턴-온되어 제1 노드 전압(VN1)을 방전시키고, 제1 풀-다운 트랜지스터(TPD1)는 턴-온되어 제1 출력 신호(OP1(n))를 방전시키며, 제2 풀-다운 트랜지스터(TPD2)는 턴-온되어 제1 저전압 레벨(-5V)을 갖는 제2 출력 신호(OP2(n))를 출력할 수 있다.
도 8을 참조하면, 제1 노드 전압(VN1)은 제4 구간(T4)에서 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각을 통해 방전(Discharging)될 수 있다. 구체적으로, 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각의 게이트-소스 전압 레벨은 제4 구간(T4)에서 43V에 해당하므로, 제1 및 제3 방전 트랜지스터(TD1, TD3) 각각은 턴-온되어 제2 출력 신호(OP2(n))를 제어하는 제1 노드 전압(VN1)을 방전(Discharging)시킬 수 있다. 이와 같이, 본 출원에 따른 쉬프트 레지스터(710)는 제1 및 제3 방전 트랜지스터(TD1, TD3)를 포함하여 제1 노드 전압(VN1)을 방전시키는 복수의 루트를 구비함으로써, 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있는 제2 구동 전압(VDD2)의 최소 레벨을 감소시킬 수 있다. 따라서, 쉬프트 레지스터(710)는 트랜지스터의 스트레스에 대한 회복 특성을 향상시킴으로써 제2 구동 전압(VDD2)의 멀티 출력 마진을 확보할 수 있고, 쉬프트 레지스터(710)의 방전 능력 저하를 보상하여 신뢰성을 향상시킬 수 있다.
제1 노드 전압(VN1)은 제5 구간 및 제6 구간(T5, T6)에서도 제1 방전 트랜지스터(TD1) 또는 제3 방전 트랜지스터(TD3)를 통해 방전됨으로써, 여전히 제2 전압 레벨(-15V)을 유지할 수 있고, 쉬프트 레지스터(710)는 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있다.
도 9는 본 출원의 일 예에 따른 쉬프트 레지스터의 종래 기술 대비 멀티 출력 마진 확보를 설명하는 그래프이다.
도 9를 참조하면, 종래 기술(Related art)에 따른 쉬프트 레지스터는 제2 구동 전압(VDD2)이 24V 이하이면, 제2 출력 신호(OP2(n))를 제어하는 제1 노드 전압(VN1)이 급격히 증가함으로써, 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 없는 문제점을 가지고 있다.
하지만, 본 출원(Present application)에 따른 쉬프트 레지스터(710)는 제2 구동 전압(VDD2)이 20V 이하로 떨어져야, 제2 출력 신호(OP2(n))를 제어하는 제1 노드 전압(VN1)이 증가함을 알 수 있다. 여기에서, 제2 구동 전압(VDD2)은 레벨에 따라 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있고, 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있는 제2 구동 전압(VDD2)의 최소 레벨이 감소할수록 종래 기술 대비 멀티 출력 마진(VDD_margin)이 증가할 수 있다. 따라서, 본 출원에 따른 쉬프트 레지스터(710)는 종래 기술 대비 4V의 멀티 출력 마진(VDD_margin)을 확보할 수 있고, 쉬프트 레지스터(710)의 방전 능력 저하를 보상하여 신뢰성을 향상시킬 수 있다.
결과적으로, 본 출원에 따른 쉬프트 레지스터(710)는 제1 및 제3 방전 트랜지스터(TD1, TD3)를 포함하여 제1 노드 전압(VN1)을 방전시키는 복수의 루트를 구비함으로써, 하나의 프레임 내에서 제2 출력 신호(OP2(n))의 멀티 출력을 방지할 수 있는 제2 구동 전압(VDD2)의 최소 레벨을 감소시킬 수 있다. 따라서, 쉬프트 레지스터(710)는 트랜지스터의 스트레스에 대한 회복 특성을 향상시킴으로써 제2 구동 전압(VDD2)의 멀티 출력 마진을 확보할 수 있고, 쉬프트 레지스터(710)의 방전 능력 저하를 보상하여 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 픽셀 어레이부 300: 제어 회로
500: 데이터 구동 회로 700: 스캔 구동 회로
710: 쉬프트 레지스터 711: 스테이지 회로
713: 클럭 라인부 715: 전원 라인부

Claims (20)

  1. 복수의 스테이지를 구비하고,
    상기 복수의 스테이지 각각은,
    제1 구동 전압으로부터 생성된 제1 노드 전압을 클럭 신호의 제1 전압 레벨 동안 주기적으로 방전시키고, 제2 구동 전압을 기초로 상기 제1 노드 전압과 반대되는 제2 노드 전압을 제어하는 노드 제어부; 및
    상기 클럭 신호를 입력받아 상기 제1 노드 전압을 기초로 출력 신호를 출력하는 출력부를 포함하고,
    상기 클럭 신호는 상기 제1 전압 레벨과 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 포함하고,
    상기 출력 신호는 상기 제1 전압 레벨, 상기 제2 전압 레벨 및 제1 저전압 레벨을 포함하며,
    상기 출력 신호는,
    상기 제2 전압 레벨을 가지는 제1 출력 기간;
    상기 제1 전압 레벨을 가지는 제2 출력 기간;
    상기 제2 전압 레벨을 가지는 제3 출력 기간; 및
    상기 제1 저전압 레벨을 가지는 제4 출력 기간을 포함하는, 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 노드 제어부는,
    상기 제1 구동 전압을 입력받아 제1 스타트 신호를 기초로 제1 노드 전압을 제어하는 제1 노드 제어부; 및
    상기 제2 구동 전압을 입력받아 상기 제2 구동 전압을 기초로 상기 제2 노드 전압을 제어하는 제2 노드 제어부를 포함하는, 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 출력부는,
    상기 클럭 신호를 입력받아 상기 제1 노드 전압을 기초로 제1 출력 신호를 다른 스테이지에 제공하는 제1 출력부; 및
    상기 클럭 신호를 입력받아 상기 제1 노드 전압을 기초로 제2 출력 신호를 스캔 라인에 제공하는 제2 출력부를 포함하는, 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제1 노드 제어부는,
    상기 제1 구동 전압을 입력받아 상기 제1 스타트 신호를 기초로 상기 제1 노드 전압을 출력하는 제1 입력 트랜지스터; 및
    상기 클럭 신호를 기초로 상기 제1 노드 전압을 방전시키는 제1 방전 트랜지스터를 포함하는, 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제1 방전 트랜지스터는 상기 클럭 신호가 상기 제1 전압 레벨을 갖고 상기 제1 출력 신호가 상기 제2 전압 레벨을 가지면, 상기 제1 노드 전압을 주기적으로 방전시키는, 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    상기 제1 노드 제어부는,
    제2 스타트 신호를 기초로 상기 제1 노드 전압을 방전시키는 제2 방전 트랜지스터를 더 포함하는, 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 제2 방전 트랜지스터는 상기 제1 출력 신호가 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 변환되면, 상기 제1 노드 전압을 방전시키는, 쉬프트 레지스터.
  8. 제 3 항에 있어서,
    상기 제2 노드 제어부는,
    상기 제2 구동 전압을 입력받아 상기 제2 노드 전압을 출력하는 제2 및 제3 입력 트랜지스터;
    상기 제2 노드 전압을 기초로 상기 제1 노드 전압을 방전시키는 제3 방전 트랜지스터; 및
    상기 제1 노드 전압을 기초로 상기 제2 노드 전압을 방전시키는 제4 방전 트랜지스터를 포함하는, 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 제2 입력 트랜지스터는 상기 제2 구동 전압을 입력받아 상기 제2 구동 전압을 기초로 입력 노드 전압을 출력하고,
    상기 제3 입력 트랜지스터는 상기 제2 구동 전압을 입력받아 상기 입력 노드 전압을 기초로 상기 제2 노드 전압을 출력하는, 쉬프트 레지스터.
  10. 제 8 항에 있어서,
    상기 제2 및 제3 입력 트랜지스터는 상기 제1 노드 전압이 상기 제2 전압 레벨을 가지면, 상기 제1 전압 레벨을 갖는 제2 노드 전압을 출력하는, 쉬프트 레지스터.
  11. 제 3 항에 있어서,
    상기 제1 출력부는,
    상기 제1 노드 전압을 기초로 상기 제1 출력 신호를 출력하는 제1 풀-업 트랜지스터; 및
    상기 제2 노드 전압을 기초로 상기 제1 출력 신호를 방전시키는 제1 풀-다운 트랜지스터를 포함하는, 쉬프트 레지스터.
  12. 제 11 항에 있어서,
    상기 제1 풀-업 트랜지스터는 상기 클럭 신호가 상기 제1 전압 레벨을 갖고 상기 제1 노드 전압이 상기 제1 전압 레벨 이상의 전압 레벨을 가지면, 상기 제1 출력 신호를 출력하는, 쉬프트 레지스터.
  13. 제 3 항에 있어서,
    상기 제2 출력부는,
    상기 제1 노드 전압을 기초로 상기 제1 전압 레벨을 갖는 상기 제2 출력 신호를 출력하는 제2 풀-업 트랜지스터; 및
    상기 제2 노드 전압을 기초로 상기 제1 저전압 레벨을 갖는 제2 출력 신호를 출력하는 제2 풀-다운 트랜지스터를 포함하는, 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    상기 제2 풀-업 트랜지스터는 상기 클럭 신호가 상기 제1 전압 레벨을 갖고 상기 제1 노드 전압이 상기 제1 전압 레벨 이상의 전압 레벨을 가지면, 상기 제2 출력 신호를 출력하는, 쉬프트 레지스터.
  15. 제 13 항에 있어서,
    상기 제1 노드 제어부는,
    상기 제2 풀-업 트랜지스터의 게이트 단자 및 소스 단자와 병렬 연결되는 저장 커패시터를 더 포함하는, 쉬프트 레지스터.
  16. 제 15 항에 있어서,
    상기 제1 노드 제어부는,
    상기 제2 출력 신호가 상기 제1 전압 레벨을 가지면, 상기 저장 커패시터 양단의 전위차를 유지하기 위하여 상기 제1 노드 전압을 상기 저장 커패시터에 저장된 전압만큼 증가시키는, 쉬프트 레지스터.
  17. 복수의 스캔 라인과 복수의 데이터 라인에 의해 정의된 영역에 마련된 복수의 픽셀을 갖는 픽셀 어레이부;
    상기 복수의 데이터 라인 각각에 의해 데이터 신호를 공급하는 데이터 구동 회로; 및
    상기 복수의 스캔 라인 각각에 스캔 신호를 공급하는 스캔 구동 회로를 포함하고,
    상기 스캔 구동 회로는 제 1 항 내지 제 16 항 중 어느 한 항에 따른 쉬프트 레지스터를 갖는, 디스플레이 장치.
  18. 제 17 항에 있어서,
    상기 제1 스타트 신호는 n-4 번째 스테이지에서 출력된 제1 출력 신호인, 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 제2 스타트 신호는 n+4 번째 스테이지에서 출력된 제1 출력 신호인, 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 스테이지는 상기 제1 및 제2 스타트 신호를 수신하여, 하나의 프레임 내에서 제1 출력 신호 및 제2 출력 신호 각각을 단 한번 제공하는, 디스플레이 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI690931B (zh) * 2019-03-08 2020-04-11 友達光電股份有限公司 閘極驅動電路以及移位暫存器的控制方法
CN110459189B (zh) * 2019-08-21 2021-10-12 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN110610676B (zh) * 2019-09-30 2021-10-26 合肥京东方卓印科技有限公司 显示装置、栅极驱动电路、移位寄存电路及其驱动方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050008114A1 (en) * 2003-07-09 2005-01-13 Seung-Hwan Moon Shift register, scan driving circuit and display apparatus having the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7369111B2 (en) * 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
TWI329855B (en) * 2006-01-27 2010-09-01 Au Optronics Corp Dynamic shift register circuit
JP5079350B2 (ja) 2006-04-25 2012-11-21 三菱電機株式会社 シフトレジスタ回路
KR101243807B1 (ko) 2006-06-30 2013-03-18 엘지디스플레이 주식회사 쉬프트 레지스터
JP4990034B2 (ja) 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
EP2221973B1 (en) * 2007-12-20 2014-11-12 Sharp Kabushiki Kaisha Buffer and display device
KR101478667B1 (ko) * 2008-10-16 2015-01-02 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
TWI407443B (zh) * 2009-03-05 2013-09-01 Au Optronics Corp 移位暫存器
TWI410944B (zh) * 2009-06-10 2013-10-01 Au Optronics Corp 顯示裝置之移位暫存器
CN101783124B (zh) * 2010-02-08 2013-05-08 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
JP5436324B2 (ja) * 2010-05-10 2014-03-05 三菱電機株式会社 シフトレジスタ回路
KR101816305B1 (ko) 2010-11-26 2018-01-09 엘지디스플레이 주식회사 액정표시장치
KR101768485B1 (ko) 2011-04-21 2017-08-31 엘지디스플레이 주식회사 쉬프트 레지스터
KR101809290B1 (ko) * 2011-12-28 2017-12-14 가부시키가이샤 제이올레드 레벨 시프터, 인버터 회로 및 시프트 레지스터
JPWO2013160941A1 (ja) * 2012-04-25 2015-12-21 株式会社Ｊｏｌｅｄ シフトレジスタ及び表示装置
US20150279480A1 (en) * 2012-10-05 2015-10-01 Sharp Kabushiki Kaisha Shift register, display device provided therewith, and shift-register driving method
US9437324B2 (en) * 2013-08-09 2016-09-06 Boe Technology Group Co., Ltd. Shift register unit, driving method thereof, shift register and display device
CN105047119B (zh) * 2014-05-02 2018-01-30 乐金显示有限公司 移位寄存器及使用该移位寄存器的显示装置
KR102385624B1 (ko) * 2014-05-02 2022-04-13 엘지디스플레이 주식회사 쉬프트 레지스터 및 그를 이용한 표시 장치
CN104392704A (zh) * 2014-12-15 2015-03-04 合肥京东方光电科技有限公司 移位寄存器单元及其驱动方法、移位寄存器和显示装置
CN104616618B (zh) * 2015-03-09 2017-04-26 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器、显示面板及显示装置
CN105609138A (zh) 2016-01-04 2016-05-25 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路、显示面板及显示装置
US10510314B2 (en) * 2017-10-11 2019-12-17 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit having negative gate-source voltage difference of TFT of pull down module

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050008114A1 (en) * 2003-07-09 2005-01-13 Seung-Hwan Moon Shift register, scan driving circuit and display apparatus having the same

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