KR102385624B1 - 쉬프트 레지스터 및 그를 이용한 표시 장치 - Google Patents

Abstract

본 발명은 턴-오프된 트랜지스터의 누설 전류를 억제하여 안정된 출력을 얻을 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.
본 발명의 쉬프트 레지스터는 다수의 스테이지들 각각이, 스타트 펄스 또는 전단 스테이지로부터 공급되는 전단 출력에 응답하여 Q 노드를 세트용 전압으로 세트하는 세트부와, Q 노드의 논리 상태와 상반되도록 QB 노드를 제어하는 인버터와, Q 노드 및 QB 노드의 논리 상태에 응답하여 다수의 클럭들 중 어느 하나의 입력 클럭 또는 게이트 오프 전압을 출력하는 출력부와, 리셋 펄스 또는 후단 스테이지로부터 공급되는 후단 출력에 응답하여 상기 Q 노드를 제1 리셋용 전압으로 리셋하는 리셋부와, QB 노드에 응답하여 Q 노드를 제2 리셋용 전압으로 리셋하는 노이즈 클리너를 구비한다. 여기서, 리셋 스위칭 소자가 턴-오프일 때 자신의 게이트에 인가되는 상기 리셋 펄스 또는 후단 출력의 전압보다 상기 제1 리셋용 전압이 높다.

Description

쉬프트 레지스터 및 그를 이용한 표시 장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 누설 전류를 방지하여 정상적인 스캔 펄스를 출력할 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.

최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElecToPhoretic Display; EPD) 등이 대표적이다.

평판 표시 장치는 각 픽셀이 박막 트랜지스터(Thin Film Tansistor; TFT)에 의해 독립적으로 구동되는 픽셀 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.

게이트 드라이버는 표시 패널의 게이트 라인들을 순차 구동하기 위한 스캔 펄스들을 출력하는 쉬프트 레지스터를 기본 구성으로 포함한다. 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들을 구비하고, 각 스테이지는 다수의 박막 트랜지스터로 구성된다. 각 스테이지의 출력은 각 게이트 라인에 스캔 펄스로 공급됨과 아울러 다른 스테이지를 제어하는 제어 신호로 공급된다.

일반적으로, 각 스테이지는 Q 노드의 전압에 따라 어느 하나의 클럭을 스캔 펄스로 출력하는 풀-업 트랜지스터와, QB 노드의 전압에 따라 저전위 전압을 출력하는 풀-다운 트랜지스터와, 입력 제어 신호에 응답하여 Q 노드 및 QB 노드를 교번적으로 충전 및 방전시키는 다수의 트랜지스터들을 포함하는 노드 제어부를 포함한다.

각 스테이지의 트랜지스터들은 N-타입 박막 트랜지스터가 적용될 수 있다. 종래의 쉬프트 레지스터에 적용되는 N-타입 박막 트랜지스터에서 게이트 전압은 소스 전극에 인가되는 저전위 전압 보다 낮아지지 않는다. 이에 따라, 게이트 전압으로 로우 전압이 인가되어 트랜지스터가 논리적으로는 턴-오프되더라도 게이트-소스간 전압(Vgs)이 0V보다 크므로(Vgs>0V) 누설 전류가 흐르게 된다. 트랜지스터의 문턱 전압(Vth)이 네거티브로 쉬프트하는 경우 누설 전류는 더욱 커지게 되어 회로가 정상 동작하지 않으므로 쉬프트 레지스터는 정상적인 파형을 출력할 수 없게 된다.

예를 들면, 빛에 민감한 산화물 트랜지스터를 이용할 때, 빛의 인가에 의해 산화물 트랜지스터의 문턱 전압(Vth)이 네거티브로 쉬프트하는 경우, 노드 제어부의 누설 전류로 인하여 풀-업 트랜지스터의 턴-온 상태가 불안정해짐으로써, 풀-업 트랜지스터를 통해 출력되는 스캔 펄스의 파형이 왜곡되거나, 스캔 펄스 자체가 출력되지 않는 출력 불량이 발생하게 된다.

본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 턴-오프된 트랜지스터의 누설 전류를 억제하여 안정된 출력을 얻을 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공하는 것이다.

상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 쉬프트 레지스터에 포함되는 다수의 스테이지들 각각은, 스타트 펄스 또는 전단 스테이지들 중 어느 하나로부터 공급되는 현재단에 대한 전단 출력에 응답하여 Q 노드를 세트용 전압으로 세트하는 세트부와, 상기 Q 노드의 논리 상태와 상반되도록 QB 노드를 제어하는 인버터와, 상기 Q 노드 및 QB 노드의 논리 상태에 응답하여 다수의 클럭들 중 어느 하나의 입력 클럭 또는 게이트 오프 전압을 출력하는 출력부와, 리셋 펄스 또는 후단 스테이지들 중 어느 하나로부터 공급되는 현재단에 대한 후단 출력에 응답하여 상기 Q 노드를 제1 리셋용 전압으로 리셋하는 리셋 스위칭 소자를 적어도 포함하는 리셋부와, 상기 QB 노드에 응답하여 상기 Q 노드를 제2 리셋용 전압으로 리셋하는 노이즈 클리너를 구비한다. 여기서, 리셋 스위칭 소자가 턴-오프일 때 자신의 게이트에 인가되는 상기 리셋 펄스 또는 후단 출력의 전압보다 상기 제1 리셋용 전압이 높다. 높다.

상기 출력부는 상기 Q 노드에 응답하여 상기 입력 클럭을 스캔 출력으로 출력하는 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제1 게이트 오프 전압을 상기 스캔 출력으로 출력하는 풀-다운 스위칭 소자를 포함하는 스캔 출력부를 구비한다. 또는, 상기 출력부는 상기 스캔 출력부와, 상기 Q 노드에 응답하여 상기 입력 클럭 또는 상기 다수의 클럭에 포함되는 캐리 클럭들 중 어느 하나의 캐리 클럭을 캐리 출력으로 출력하는 캐리 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제2 게이트 오프 전압을 상기 캐리 출력으로 출력하는 캐리 풀-다운 스위칭 소자를 포함하는 캐리 출력부를 구비한다. 여기서, 상기 출력부는 상기 스캔 출력 및 상기 캐리 출력 중 적어도 어느 하나를 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급한다. 상기 스캔 출력이 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급될 때, 상기 제1 게이트 오프 전압이 상기 게이트 오프 전압으로 공급된다. 또는, 상기 캐리 출력이 상기 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급된다.

상기 리셋부는 상기 리셋 스위칭 소자를 구비한다. 또는, 상기 리셋부는 상기 리셋 스위칭 소자에 대응하는 제1 트랜지스터와, 상기 리셋 펄스 또는 상기 현재단에 대한 후단 출력에 응답하여 상기 제1 리셋용 전압을 상기 제1 트랜지스터로 공급하는 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 제1 리셋용 전압으로는 저전위 전압, 상기 상기 입력 클럭, 상기 캐리 클럭, 상기 스캔 출력, 상기 캐리 출력 중 어느 하나가 공급된다.

상기 노이즈 클리너는 상기 QB 노드의 논리 상태에 응답하여 제2 리셋용 전압으로 상기 Q 노드를 리셋하는 추가 리셋 스위칭 소자를 구비한다. 또는, 상기 노이즈 클리너는 상기 Q 노드와 상기 제2 리셋용 전압의 공급 단자 사이에 직렬 연결되고, 상기 QB 노드의 논리 상태에 응답하여 상기 Q 노드와 상기 제2 리셋용 전압의 공급 단자를 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 노이즈 클리너의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 제2 리셋용 전압으로는 다른 저전위 전압, 상기 출력부로부터 출력되는 상기 스캔 출력 및 캐리 출력 중 어느 하나가 공급될 수 있다.

상기 세트부는 제어 단자의 논리 상태에 응답하여 상기 세트용 전압의 공급 단자를 상기 Q 노드와 연결하는 세트 트랜지스터를 구비한다. 또는, 상기 세트부는 상기 Q 노드와 상기 세트용 전압의 공급 단자 사이에 직렬 연결되고, 상기 제어 단자의 논리 상태에 응답하여 상기 Q 노드와 상기 세트용 전압의 공급 단자를 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 세트부의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 제어 단자에는 상기 스타트 펄스, 상기 현재단에 대한 전단 출력인 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급된다. 상기 세트용 전압의 공급 단자에는 고전위 전압, 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급된다.

상기 캐리 풀-다운 스위칭 소자는 상기 QB 노드의 논리 상태에 응답하여 상기 캐리 출력의 출력 단자와 상기 제2 게이트 오프 전압의 공급 단자를 연결하는 캐리 풀-다운 트랜지스터를 구비한다. 또는, 상기 캐리 풀-다운 스위칭 소자는 상기 캐리 출력의 출력 단자와 전압 공급 단자 사이에 직렬 연결되고, 상기 QB 노드의 논리 상태에 응답하여 상기 캐리 출력의 출력 단자와 상기 전압 공급 단자를 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 캐리 풀-다운 스위칭 소자의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다. 상기 전압 공급 단자에는 상기 제2 게이트 오프 전압, 상기 입력 클럭, 상기 캐리 클럭 중 어느 하나가 공급된다.

상기 제1 게이트 오프 전압으로는 제1 저전위 전압이 공급되고, 상기 제1 리셋용 전압으로는 제2 저전위 전압이 공급되고, 상기 제2 게이트 오프 전압 및 상기 제2 리셋용 전압으로는 제3 저전위 전압이 공급된다.

상기 후단 출력이 상기 스캔 출력의 상기 제1 저전위 전압일 때, 상기 리셋 스위칭 소자는 상기 제2 저전위 전압보다 낮은 상기 제1 저전위 전압에 의해 턴-오프되고, 상기 제3 저전위 전압은 상기 제2 저전위 전압보다 낮다. 상기 후단 출력이 상기 캐리 출력의 상기 제3 저전위 전압일 때, 상기 리셋 스위칭 소자는 상기 제2 저전위 전압보다 낮은 상기 제3 저전위 전압에 의해 턴-오프되고, 상기 제1 및 제2 저전위 전압은 서로 같거나 다르다. 상기 제3 저전위 전압과 상기 인버터의 제4 저전위 전압은 서로 같거나 다르다. 상기 옵셋 전압은 상기 고전위 전압과 같거나 다르다.

상기 다수의 클럭은 하이 펄스가 순차적으로 위상 쉬프트되면서 순환하는 n상(n은 2이상의 자연수) 클럭들을 포함한다. 또는 상기 다수의 클럭은 상기 다수의 클럭은 상기 n상 클럭과, 상기 n상과 같거나 다른 작은 m상(m은 2이상의 자연수) 캐리 클럭을 포함한다. 상기 n상 클럭의 하이 논리의 전압은 상기 m상 캐리 클럭의 하이 논리의 전압과 같거나 다르고, 상기 n상 클럭의 로우 논리의 전압은 상기 m상 캐리 클럭의 로우 논리의 전압과 같거나 다르다.

상기 쉬프트 레지스터는 상기 스타트 펄스 또는 상기 현재단에 대한 전단 출력에 응답하여 상기 QB 노드를 상기 인버터의 제4 저전위 전압으로 리셋하는 QB 리셋 트랜지스터를 추가로 구비한다.

본 발명의 실시예에 따른 쉬프트 레지스터에 포함되는 다수의 스테이지들 각각은, Q 노드 및 QB 노드의 논리 상태에 응답하여 다수의 클럭 중 어느 하나의 입력 클럭 또는 게이트 오프 전압을 출력하는 출력부와, 전단 스테이지들 중 어느 하나에서 현재단에 대한 전단 출력으로 이용되는 전단 클럭에 응답하여 상기 현재단에 대한 전단 출력과 상기 Q 노드를 연결하는 노이즈 클리너와, 상기 Q 노드의 논리 상태와 적어도 일부 구간이 상반되도록 QB 노드를 제어하는 QB 컨트롤러를 구비한다. 상기 노이즈 클리너는 상기 Q 노드와 상기 전단 출력 사이에 직렬 연결되어 상기 현재단에 대한 전단 클럭의 논리 상태에 응답하여 상기 Q 노드와 상기 현재단에 대한 전단 출력을 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비한다.

상기 출력부는 전술한 구성일 수 있고, 상기 캐리 출력이 상기 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급될 때, 상기 전단 스테이지의 캐리 출력부로 공급되는 전단 캐리 클럭이 상기 현재단에 대한 전단 클럭으로 공급될 수 있다.

상기 쉬프트 레지스터는 전술한 세트부와 리셋부를 추가로 구비할 수 있다.

QB 컨트롤러는 다수의 클럭 중 상기 출력부의 입력 클럭과 오버랩하지 다른 클럭이다. 또는, QB 컨트롤러는 Q 노드에 응답하여 제2 저전위 전압으로 QB 노드를 리셋시키는 리셋 트랜지스터와, 입력 클럭을 QB 노드로 전달하는 커패시터 또는 고전위 전압에 응답하여 입력 클럭을 QB 노드로 공급하는 세트 트랜지스터를 구비한다. 또는, QB 컨트롤러는 Q 노드의 논리 상태에 응답하여 QB 노드를 Q 노드와 상반되게 제어하는 인버터를 구비한다.

상기 다수의 클럭은 하이 펄스가 순차적으로 위상 쉬프트하면서 순환하는 k상 클럭들을 구비하고, 인접한 클럭끼리 적어도 일부가 오버랩한다.

상기 인버터는 고전위 전압 또는 전단 클럭에 응답하여 고전위 전압 또는 전단 클럭을 연결 노드로 공급하는 제1 트랜지스터와, Q 노드의 논리 상태에 응답하여 연결 노드와 제2 저전위 전압의 공급 단자를 연결하는 제2 트랜지스터와, 연결 노드의 논리 상태에 응답하여 고전위 전압 또는 전단 클럭을 QB 노드로 공급하는 제3 트랜지스터와, Q 노드의 논리 상태에 응답하여 QB 노드와 제2 저전위 전압의 공급 단자를 연결하는 제4 트랜지스터를 구비한다.

본 발명의 실시예에 따른 표시 장치는 표시 패널의 다수의 게이트 라인과 각각 연결된 상기 다수의 스테이지를 갖는 전술한 쉬프트 레지스터를 포함한다.

본 발명에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 트랜지스터의 문턱 전압이 네거티브로 쉬프트하더라도, 다수의 저전위 전압들 중 적어도 하나를 조절하여 리셋부 및 노이즈 클리너에서 Q 노드와 연결된 트랜지스터를 완전히 턴-오프시킴으로써 Q 노드의 누설 전류를 방지함에 따라 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.

또한, 본 발명에 따른 쉬프트 레지스터 및 그를 이용한 표시 장치는 세트부, 리셋부, 노이즈 클리너, 캐리 풀-다운부 중 적어도 하나를 3개의 트랜지스터로 구성된 TTO 구조를 적용하여 문턱 전압이 네거티브로 쉬프트하더라도 Q 노드와 연결된 트랜지스터를 완전히 턴-오프시킴으로써 Q 노드의 누설 전류를 방지함에 따라 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 포함하는 표시 장치의 구성을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 3은 도 2에 도시된 스테이지의 구동 파형도이다.
도 4는 본 발명의 제2 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 5는 본 발명의 제3 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 6은 본 발명의 제4 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 7은 본 발명의 제5 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 8은 본 발명의 제6 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 9는 본 발명의 각 실시예에 추가되는 QB 리셋부를 나타낸 회로도이다.
도 10은 본 발명의 제7 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 11은 본 발명의 각 실시예에 적용되는 인버터의 내부 구성을 예를 들어 나타낸 회로도이다.
도 12는 도 10에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.
도 13은 본 발명의 제8 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 14는 본 발명의 제9 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 15는 도 14에 적용되는 클럭들 및 캐리 클럭들을 예를 들어 나타낸 파형도이다.
도 16은 도 14에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.
도 17은 본 발명에 따른 각 실시예의 세트부, 리셋부, 캐리 풀-다운부에 적용되는 TTO 구조를 나타낸 회로도이다.
도 18은 본 발명의 제10 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 19는 도 18에 도시된 스테이지에 부가되는 구성들을 예를 들어 나타낸 회로도이다.
도 20은 본 발명의 제11 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 21은 도 20에 도시된 스테이지의 구동 파형도이다.
도 22는 본 발명의 제12 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 23은 본 발명의 제13 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 24는 본 발명의 제14 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.
도 25는 도 22에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.

도 1은 본 발명에 따른 쉬프트 레지스터를 포함하는 표시 장치를 개략적으로 나타낸 블록도이다.

도 1에 도시된 쉬프트 레지스터는 표시 패널(10)에 위치하는 다수의 게이트 라인들(GL1 내지 GLm)과 각각 연결된 다수의 스테이지들(ST1 내지 STm, m은 2이상의 자연수)을 구비하여 게이트 라인들(GL1 내지 GLm)을 순차적으로 구동한다.

이하에서, "전단 스테이지"는 해당 스테이지의 이전에 구동되어 스캔 펄스를 출력한 적어도 하나의 스테이지들 중 어느 하나를 지시하고, "후단 스테이지"는 해당 스테이지의 이후에 구동되어 스캔 펄스를 출력할 적어도 하나의 스테이지들 중 어느 하나를 지시한다.

스테이지들(ST1 내지 STm)의 스캔 출력들(OUT1 내지 OUTm)은 각각 해당 게이트 라인에 공급됨과 동시에 후단 스테이지 및 전단 스테이지 중 적어도 하나를 제어하는 캐리 신호로 공급된다. 첫번째 스테이지(ST1)는 전단 스테이지로부터의 캐리 신호 대신 스타트 펄스(Vst)를 공급받는다. 마지막 스테이지(STm)는 후단 스테이지로부터의 캐리 신호 대신 리셋 펄스(Vrst)를 공급받을 수 있다. 게이트 라인에 연결되지 않고 해당 출력을 다른 스테이지에 캐리 신호로 출력하는 적어도 하나의 더미 스테이지를 마지막 스테이지 다음에 더 구비할 수 있다.

스테이지들(ST1 내지 STm) 각각은 하이 펄스의 위상이 순차적으로 지연되는 k상(k는 2이상의 자연수) 클럭들(CLKs) 중 적어도 하나의 클럭을 공급받고, 자신의 출력부로 공급된 어느 하나의 클럭을 스캔 출력(OUT)으로 발생시킨다. 예를 들면, 스테이지들(ST1 내지 STm) 각각은 순차적으로 4상 클럭(CLK1~CLK4; 도 3 참조) 중 어느 하나를 스캔 출력(OUT)으로 출력할 수 있으나, 4상 클럭으로 한정되는 것은 아니다.

도 2는 본 발명의 제1 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.

도 2에 도시된 스테이지는 세트부(1), 리셋부(2), 노이즈 클리너(3), 인버터(4), 출력부(5)를 구비한다. 세트부(1)와 리셋부(2) 및 노이즈 클리너(3)는 출력부(5)의 제1 제어 노드(이하 Q 노드)를 제어하는 Q 노드 제어부로 표현되고, 인버터(4)는 출력부(5)의 제2 제어 노드(이하 QB 노드)를 제어하는 QB 노드 제어부로 표현될 수 있다.

세트부(1)는 전단 스테이지로부터의 스캔 출력(OUTpr)에 응답하여 Q 노드를 하이 논리로 세트한다. 세트부(1)는 전단 스캔 출력(OUTpr)의 하이 논리에 응답하여 Q 노드를 세트용 전압인 고전위 전압(VDD)으로 세트(충전)하는 세트 트랜지스터(Ts)를 구비한다. 첫번째 스테이지(ST1)의 세트부(1)에는 전단 스캔 출력(OUTpr) 대신 스타트 펄스(Vst)가 공급된다.

인버터(4)는 고전위 전압(VH) 및 저전위 전압(VL)을 이용하여 Q 노드와 상반된 논리의 전압을 QB 노드에 공급한다.

출력부(5)는 Q 노드 및 QB 노드의 논리 상태에 따라 k상 클럭들 중 어느 하나의 입력 클럭(CLKn) 또는 제1 게이트 오프 전압인 제1 저전위 전압(VSS1)을 스캔 출력(OUT)으로 출력한다. 출력부(5)는 Q 노드의 하이 논리에 응답하여 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력하는 풀-업 트랜지스터(Tu)와, QB 노드의 하이 논리에 응답하여 제1 저전위 전압(VSS1)을 스캔 출력(OUT)으로 출력하는 풀-다운 트랜지스터(Td)를 구비한다.

리셋부(2)는 후단 스테이지로부터의 스캔 출력(OUTnt)에 응답하여 Q 노드를 로우 논리로 리셋한다. 리셋부(2)는 후단 스캔 출력(OUTnt)의 하이 논리에 응답하여 Q 노드를 제1 리셋용 전압인 제2 저전위 전압(VSS2)으로 리셋(방전)하는 제1 리셋 트랜지스터(Tr1)를 구비한다. 마지막 스테이지(STm)의 리셋부(2)에는 후단 스캔 출력(OUTnt) 대신 리셋 펄스(Vrst)가 공급될 수 있다.

노이즈 클리너(3)는 QB 노드의 전압에 응답하여 Q 노드를 로우 논리로 리셋한다. 노이즈 클리너(3)는 QB 노드의 하이 논리에 응답하여 Q 노드를 제2 리셋용 전압인 제3 저전위 전압(VSS3)으로 리셋(방전)하는 제2 리셋 트랜지스터(Tr2)를 구비한다. 이에 따라, 스캔 출력(OUT)이 로우 논리를 유지하는 동안, 입력 클럭(CLKn)의 하이 논리 때마다 풀-업 트랜지스터(Tu)의 커패시터(도시하지 않음)에 의한 커플링에 의해 Q 노드에 발생하는 노이즈를, 노이즈 클리너(3)는 제3 저전위 전압(VSS3)으로 방전함으로써 Q 노드 노이즈를 제거한다.

세트부(1)의 세트 트랜지스터(Ts)가 스타트 펄스(Vst) 또는 전단 출력(OUTpr)에 응답하여 Q 노드를 고전위 전압(VDD)으로 세트함에 따라 출력부(5)의 풀-업 트랜지스터(Tu)는 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력한다. 그 다음, 후단 출력(OUTnt) 또는 리셋 펄스(Vrst)에 응답하여 리셋부(2)의 제1 리셋 트랜지스터(Tr1)는 Q 노드를 제2 저전위 전압(VSS2)으로 리셋한다. 이후, 인버터(4)에 의해 Q 노드와 상반된 하이 논리의 QB 노드에 응답하여, 출력부(5)의 풀-다운 트랜지스터(Td)는 제1 저전위 전압(VSS1)을 스캔 출력(OUT)으로 출력하여 유지하고, 제2 리셋 트랜지스터(Tr2)는 Q 노드를 제3 저전위 전압(VSS3)으로 리셋하여 유지한다. 이러한 각 스테이지의 동작은 프레임마다 반복된다.

각 스테이지에 공급되는 고전위 전압(VDD, VH)은 서로 같거나 다를 수 있고, 게이트 온 전압이나 충전용 전압으로 표현될 수 있다. 저전위 전압(VSS1, VSS2, VSS3, VL)은 게이트 오프 전압이나 방전용 전압으로 표현될 수 있다.

리셋부(2) 및 노이즈 클리너(3)를 통한 Q 노드의 누설 전류를 방지하기 위하여, 저전위 전압들(VSS1, VSS2, VSS3, VL)은 VSS2＞VSS1, VSS2＞VSS3의 조건을 만족하는 것이 바람직하다. 또한, VSS3=VL의 조건을 만족하는 것이 바람직하다.

구체적으로, Q 노드가 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)는 후단 출력(OUTnt)의 제1 저전위 전압(VSS1)에 의해 턴-오프된다. 이때, 제1 리셋 트랜지스터(Tr1)의 게이트에 인가되는 후단 출력(OUTnt)의 제1 저전위 전압(VSS1)이 소스 전극에 인가되는 제2 저전위 전압(VSS2)보다 작으면(VSS2>VSS1), 게이트-소스간 전압(Vgs)은 문턱 전압보다 낮은 네거티브 값을 갖게 되어 제1 리셋 트랜지스터(Tr1)는 완전한 턴-오프 상태가 된다. 또한, 문턱 전압이 네거티브로 쉬프트하더라도 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 예를 들면, 제1 저전위 전압(VSS1)은 -10V, 제2 저전위 전압(VSS2)은 -5V가 인가될 수 있다. 이 경우, 문턱 전압이 -4V로 쉬프트하더라도 게이트-소스간 전압(Vgs)는 문턱 전압보다 작으므로 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 이에 따라, VSS2＞VSS1의 조건을 만족시킴에 따라 턴-오프된 제1 리셋 트랜지스터(Tr1)에 의한 Q 노드의 누설 전류를 방지할 수 있다.

노이즈 클리너(3)의 제2 리셋 트랜지스터(Tr2)가 QB 노드에 응답하여 Q 노드에 인가하는 제3 저전위 전압(VSS3)이 제2 저전위 전압(VSS2)보다 작으면(VSS2>VSS3), 제2 리셋 트랜지스터(Tr2)는 제1 리셋 트랜지스터(Tr1)보다 더 낮은 전압으로 Q 노드를 방전시킬 수 있다. 다시 말하여, Q 노드는 리셋부(2)에 의해 제2 저전위 전압(VSS2)으로 방전한 다음, 노이즈 클리너(3)에 의해 더 낮은 제3 저전위 전압(VSS3)으로 더 방전하여 보다 안정적으로 리셋 상태를 유지하여 클럭 커플링에 의한 Q 노드 노이즈를 제거할 수 있다.

Q 노드가 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)가 턴-오프됨과 아울러 노이즈 클리너(3)의 제2 리셋 트랜지스터(Tr2)는 Q 노드와 상반된 로우 논리의 QB 노드에 응답하여 턴-오프된다. 이때, 제2 리셋 트랜지스터(Tr2)의 게이트에 인가되는 인버터(4)로부터의 저전위 전압(VL)이 제3 트랜지스터(T2)의 소스에 인가되는 제3 저전위 전압(VSS3)보다 작거나 같으면(VSS3=VL), 게이트-소스간 전압(Vgs)은 문턱 전압보다 낮은 네거티브 값을 갖게 되어 제2 리셋 트랜지스터(Tr2)는 완전한 턴-오프 상태가 된다. 또한, 인버터(4)로부터의 저전위 전압(VL)이 제3 저전위 전압(VSS3)보다 작으면(VSS3>VL), 문턱 전압이 네커티브로 쉬프트하더라도 제2 리셋 트랜지스터(Tr2)는 완전히 턴-오프된다. 이에 따라, VSS3=VL의 조건을 만족시킴에 따라 턴-오프된 제2 리셋 트랜지스터(Tr2)에 의한 Q 노드의 누설 전류를 방지할 수 있다.

도 3은 도 2에 도시된 스테이지의 구동 파형도이다. 도 2 및 도 3을 참조하여 제1 내지 제5 기간(t1 내지 t5)에서 제1 스테이지(ST1)의 동작을 설명하기로 한다.

제1 기간(t1)에서, 세트 트랜지스터(Ts)는 스타트 펄스(Vst)(또는 전단 스캔 출력 OUTpr)의 하이 논리에 응답하여 Q 노드를 고전위 전압(VDD)으로 세트한다. 이에 따라, Q 노드의 하이 논리에 응답하여 풀-업 트랜지스터(Tu)는 클럭(CLK1)의 로우 논리를 스캔 출력(OUT1)으로 출력한다. Q 노드의 하이 논리에 응답하여 인버터(4)는 QB 노드를 저전위 전압(VL)으로 리셋한다. QB 노드의 로우 논리에 응답하여 풀-다운 트랜지스터(Td) 및 제2 리셋 트랜지스터(Tr2)는 턴-오프된다. 이때, 제1 리셋 트랜지스터(Tr1)도 후단 스캔 출력(OUTnt=OUT3)의 로우 논리인 제1 저전위 전압(VSS1)에 응답하여 턴-오프된다. 전술한 VSS2>VSS1, VSS3=VL의 조건에 의해, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지한다.

제2 기간(t2)에서, 세트 트랜지스터(Ts)는 스타트 펄스(Vst)(또는 전단 스캔 출력 OUTpr)의 로우 논리에 의해 턴-오프되어 Q 노드는 하이 논리 상태로 플로팅된다. 이때, 풀-업 스위칭소자(Tu)에 인가된 클럭(CLK1)의 하이 논리를 따라 플로팅 상태의 Q 노드는 더 높은 하이 전압으로 부트스트랩핑됨으로써 풀-업 트랜지스터(Tu)는 완전히 턴-온되어 클럭(CLK1)의 하이 논리를 스캔 출력(OUT1)으로 출력한다. 이때, QB 노드 및 후단 스캔 출력(OUTnt=OUT3)은 제1 기간(t1)과 동일하게 로우 논리를 유지하므로, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)는 완전한 턴-오프 상태를 유지하여 Q 노드의 누설 전류를 방지한다.

제3 기간(t3)에서, 풀-업 트랜지스터(Tu)에 클럭(CLK1)의 로우 논리가 인가됨에 따라 플로팅 상태의 Q 노드의 하이 전압은 낮아지고 풀-업 트랜지스터(Tu)는 클럭(CLK1)의 로우 논리를 스캔 출력(OUT1)으로 출력한다. 이때, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)는 제1 및 제2 기간(t1, t2)과 동일하게 턴-오프 상태를 유지한다.

제4 기간(t4)에서, 후단 스캔 출력(OUTnt=OUT3)의 하이 논리에 응답하여 제1 리셋 트랜지스터(Tr1)는 Q 노드를 제2 저전위 전압(VSS2)으로 리셋한다. Q 노드의 로우 논리에 응답하여, 풀-업 트랜지스터(Tu)는 턴-오프되고, 인버터(4)는 QB 노드를 고전위 전압(VH)으로 세트한다. QB 노드의 하이 논리에 응답하여, 풀-다운 트랜지스터(Td)가 제1 저전위 전압(VSS1)을 스캔 출력(OUT1)으로 출력하고, 제2 리셋 트랜지스터(Tr2)는 Q 노드를 제3 저전위 전압(VSS3)으로 리셋한다.

제5 기간(t5) 및 이후에서, 후단 스캔 출력(OUTnt=OUT3)의 로우 논리에 응답하여 제1 리셋 트랜지스터(Tr1)는 턴-오프되고, QB 노드의 하이 논리에 응답하여 풀-다운 트랜지스터(Td)는 제1 저전위 전압(VSS1)의 스캔 출력(OUT)을 유지하고, 제2 리셋 트랜지스터(Tr2)는 제3 저전위 전압(VSS3)으로 Q 노드의 리셋 상태를 유지한다.

이와 같이, 본 발명에 따른 쉬프트 레지스터의 각 스테이지는 Q 노드가 하이 논리일 때, 즉 풀-업 트랜지스터(Tu)가 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력할 때, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)를 완전히 턴-오프시킴에 따라 Q 노드의 누설 전류를 방지한다. 이에 따라, 풀-업 트랜지스터(Tu)는 안정적으로 입력 클럭(CLKn)을 스캔 출력(OUT)으로 출력할 수 있다. 나아가, 본 발명에 따른 쉬프트 레지스터는 스캔 신호의 펄스폭이 1 수평기간(1H) 이상으로 길어지는 경우에도 효과적으로 출력 안정성을 높일 수 있다.

도 4는 본 발명의 제2 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구성을 나타낸 회로도이다.

도 2에 도시된 제1 실시예의 스테이지와 대비하여, 도 4에 도시된 제2 실시예의 스테이지는 노이즈 클리너(13)가 3개의 트랜지스터(Ta, Tb, Tc)로 구성되는 점만 다르므로, 도 2와 중복된 구성 요소들에 대한 설명은 생략한다.

도 4에 도시된 노이즈 클리너(13)는 Q 노드와 제3 저전위 전압(VSS3) 단자 사이에 직렬 연결되고, QB 노드의 논리 상태에 응답하여 Q 노드를 제3 저전위 전압(VSS3)으로 리셋하는 제1 및 제2 트랜지스터(Ta, Tb)와, Q 노드의 논리 상태에 응답하여 고전위 전압(VDD), 즉 옵셋 전압을 제1 및 제2 트랜지스터(Ta, Tb)의 연결 노드(P)에 공급하는 제3 트랜지스터(Tc)를 구비한다.

리셋부(2) 및 노이즈 클리너(13)를 통한 Q 노드의 누설 전류를 방지하기 위하여, 저전위 전압들(VSS1, VSS2, VSS3, VL)은 전술한 제1 실시예와 동일한 VSS2＞VSS1, VSS2＞VSS3=VL의 조건일 수 있다. 이와 달리, VL은 VSS1 또는 VSS3와 같거나 다를 수 있고, VSS3가 VL보다 낮아도 무방하다.

노이즈 클리너(13)의 제1 및 제2 트랜지스터(Ta, Tb)는 QB 노드가 로우 논리일 때 턴-오프되고, QB 노드가 하이 논리일 때 턴-온되어 Q 노드를 제3 저전위 전압(VSS3)으로 리셋한다.

QB 노드의 로우 논리에 의해 제1 및 제2 트랜지스터(Ta, Tb)가 턴-오프될 때, 제3 트랜지스터(Tc)는 Q 노드의 하이 논리에 의해 턴-온된다. 턴-온된 제3 스위칭소자(Tc)는 고전위 전압(VDD)을 제1 및 제2 트랜지스터(Ta, Tb)의 연결 노드(P), 즉 제2 트랜지스터(Tb)의 드레인과 연결된 제1 트랜지스터(Ta)의 소스에 옵셋 전압으로 인가한다. 이에 따라, 제1 트랜지스터(Ta)는 게이트에 QB 노드의 로우 전압(VL)이 인가되고 소스에 하이 전압(VDD)이 인가되어 게이트-소스간 전압(Vgs)이 문턱 전압보다 낮은 네거티브 값을 갖게 됨으로써 완전히 턴-오프된다. 또한, 제1 트랜지스터(Ta)의 문턱 전압이 네거티브로 이동하더라도 소스에 인가된 옵셋 전압(VDD)에 의해 게이트-소스간 전압(Vgs)은 문턱 전압보다 낮으므로 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 이에 따라, 제1 및 제2 트랜지스터(Ta, Tb)를 통한 Q 노드의 누설 전류를 방지할 수 있다.

이와 같이, Q 노드가 하이 논리일 때 제3 트랜지스터(Tc)를 통해 공급된 옵셋 전압(VDD)에 의해 제1 트랜지스터(Ta)는 완전한 턴-오프 상태를 유지할 수 있으므로, 제2 실시예에서는 노이즈 클리너(13)의 제3 저전위 전압(VSS3)이 인버터(4)의 저전위 전압(VL)보다 낮아도 무방하다. 제3 트랜지스터(Tc)의 드레인에 공급되는 옵셋 전압으로는 도 4에 도시된 VDD 대신 다른 DC 전압(>VL)이 인가될 수 있다.

도 5는 본 발명의 제3 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구성을 나타낸 회로도이다.

도 2에 도시된 제1 실시예의 스테이지와 대비하여, 도 5에 도시된 제3 실시예의 스테이지는 캐리 신호(CR)를 출력하는 캐리 출력부(6)를 추가로 구비함에 따라 세트부(1)에는 전단 스테이지로부터의 캐리 신호(CRpr)가 공급되고 리셋부(2)에는 후단 스테이지로부터의 캐리 신호(CRnt)가 공급되는 점이 다르다. 따라서, 도 2와 중복된 구성 요소들에 대한 설명은 생략하거나 간단하게 언급하기로 한다.

캐리 출력부(6)의 캐리 풀-업 트랜지스터(Tcu)는 Q 노드가 하이 논리일 때 입력 클럭(CLKn)을 캐리 신호(CR)로 출력하고, 캐리 풀-다운 트랜지스터(Tcd)는 QB 노드가 하이 논리일 때 제2 게이트 오프 전압인 제3 저전위 전압(VSS3)을 캐리 신호(CR)로 출력한다.

세트부(1)의 세트 트랜지스터(Ts)는 전단 캐리(CRpr)에 응답하여 Q 노드를 세트하고, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)는 후단 캐리(CRnt)에 응답하여 Q 노드를 리셋한다.

도 5에 도시된 제3 실시예에서, 제1 및 제2 리셋 트랜지스터(Tr1, Tr2)의 완전한 턴-오프를 위하여, 저전위 전압들(VSS1, VSS2, VSS3, VL)은 VSS2는 VSS3보다 높고, VSS3은 VL과 같거나 높은 것이 바람직하다. VL는 VSS1과 같거나 다를 수 있고, VSS2는 VSS1과 같거나 다를 수 있다.

Q 노드가 하이 논리일 때, 제1 리셋 트랜지스터(Tr1)의 게이트에 인가되는 후단 캐리(CRnt)의 로우 논리인 제3 저전위 전압(VSS3)이 소스에 인가되는 제2 저전위 전압(VSS2)보다 낮음(VSS2>VSS3)에 따라, 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다. 또한, 제1 실시예와 동일한 VSS3=VL의 조건에 의해, 제2 리셋 트랜지스터(Tr2)도 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다.

도 5의 제3 실시예에서 VSS2 및 VSS1이 동일한 경우, 도 6에 도시된 제4 실시예와 같이 풀-다운 트랜지스터(Td)의 소스 및 제1 리셋 트랜지스터(Tr1)의 소스는 제2 저전위 전압(VSS2) 단자와 공통 접속될 수 있다.

도 7 및 도 8은 본 발명의 제5 및 제6 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구성을 나타낸 회로도이다.

도 7 및 도 8에 도시된 제5 및 제6 실시예 각각의 스테이지는, 도 5 및 도 6에 도시된 제3 및 제4 실시예 각각에서 노이즈 클리너(3) 대신, 도 4의 제2 실시예에서 설명한 제1 내지 제3 트랜지스터(Ta, Tb, Tc)로 구성된 노이즈 클리너(13)를 적용한 것으로, Q 노드가 하이 논리이고 QB 노드가 로우 논리일 때, 제3 트랜지스터(Tc)가 옵셋 전압(VDD)을 공급함에 따라 제1 트랜지스터(Ta)가 완전히 턴-오프되어 Q 노드의 누설 전류를 방지한다.

도 9는 전술한 제1 내지 제6 실시예의 각 스테이지에 추가될 수 있는 QB 리셋부를 나타낸 회로도이다.

도 9에 도시된 QB 리셋부(7)는 스타트 펄스(Vst) 또는 전단 스캔 출력(OUTpr) 또는 전단 캐리(CRpr)에 응답하여 QB 노드를 저전위 전압(VL)으로 리셋하는 제3 리셋 트랜지스터(Tr3)를 구비한다. 제3 리셋 트랜지스터(Tr3)는 세트부(1)의 세트 트랜지스터(Ts)와 함께 동시에 턴-온되어 세트 트랜지스터(Ts)가 Q 노드를 세트할 때 제3 리셋 트랜지스터(Tr3)는 QB 노드를 리셋한다. QB 리셋부(7)의 제3 리셋 트랜지스터(Tr3)는 전술한 제1 내지 제6 실시예에 각각 적용될 수 있다.

예를 들면, 도 10에 도시된 제7 실시예와 같이, 도 8에 도시된 제6 실시예의 스테이지에 도 9에 도시된 QB 리셋부(7)의 제3 리셋 트랜지스터(Tr3)를 적용할 수 있다.

도 11은 전술한 실시예들 각각의 각 스테이지에 적용되는 인버터(4)의 내부 구성을 나타낸 회로도이다.

도 11(a)에 도시된 인버터(4)는 고전위 전압(VH)의 공급 라인과 QB 노드 사이에 다이오드 구조로 연결된 제1 트랜지스터(Ti1)와, Q 노드의 제어에 응답하여 저전위 전압(VL)으로 QB 노드를 리셋하는 제2 트랜지스터(Ti2)를 구비한다.

Q 노드의 로우 논리일 때, 제2 트랜지스터(Ti2)가 턴-오프되어 QB 노드는 턴-온된 제1 트랜지스터(Ti1)를 통해 고전위 전압(VL)으로 세트된다. Q 노드가 하이 논리일 때, 제2 트랜지스터(Ti2)가 턴-온되어, 다이오드 구조의 제1 트랜지스터(Ti1)가 턴-온된 상태라도, QB 노드는 제2 트랜지스터(Ti2)를 통해 저전위 전압(VL)으로 리셋된다. 이를 위하여, 제2 트랜지스터(Ti2)가 제1 트랜지스터(Ti1) 보다 채널폭이 크게 형성된다. 인버터(4)의 저전위 전압(VL)은 전술한 노이즈 클리너(3, 13), 캐리 출력부(6)의 저전위 전압(VSS3)과 같거나 다를 수 있다.

도 11(b)에 도시된 인버터(4)는 제1 트랜지스터(Ti1) 내지 제4 트랜지스터(Ti4)를 구비한다.

다이오드 구조의 제1 트랜지스터(Ti1)는 고전위 전압(VH)을 A 노드로 공급하고, 제2 트랜지스터(Ti2)는 Q 노드의 제어에 응답하여 A 노드로 저전위 전압(VL1)을 공급하고, 제3 트랜지스터(Ti3)는 A 노드의 제어에 응답하여 QB 노드에 고전위 전압(VH)을 공급하고, 제4 트랜지스터(Ti4)는 Q 노드의 제어에 응답하여 QB 노드에 저전위 전압(VL2)을 공급한다.

Q 노드가 로우 논리일 때, 제2 및 제4 트랜지스터(Ti2, Ti4)가 턴-오프되고, A 노드는 턴-온된 제1 트랜지스터(Ti1)를 통해 고전위 전압(VH)으로 세트되고, A 노드의 하이 논리에 의해 제3 트랜지스터(Ti3)가 턴-온되어 QB 노드를 고전위 전압(VH)으로 세트한다. Q 노드가 하이 논리일 때, 제2 및 제4 트랜지스터(Ti2, Ti4)가 턴-온되고, A 노드는 제1 트랜지스터(Ti1)가 턴-온되더라도 제2 트랜지스터(Ti2)를 통해 저전위 전압(VL1)으로 리셋되어 제3 트랜지스터(Ti3)를 턴-오프시킨다. 이에 따라, QB 노드는 턴-온된 제4 트랜지스터(Ti4)를 통해 저전위 전압(VL2)으로 리셋된다. VL1은 VL2와 같거나 다르고, VL2는 VSS3와 같거나 다를 수 있다.

도 12는 도 10에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.

도 12는 도 10에 도시된 스테이지에 대하여, 각 트랜지스터의 문턱 전압이 -4V일 때, VSS2(=VSS1) 및 VL로 -10V를 인가하고, VSS3와 클럭(CLKn)의 로우 전압으로 -5V를 인가하여 구동한 결과이다.

Q 노드가 20V 이상의 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)의 게이트에는 VSS3=-10V 전압이, 소스에는 VSS2=-5V 전압이 인가됨으로써 문턱 전압이 -4V이더라도 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 또한, 노이즈 클리너(13)의 제1 트랜지스터(Ta)의 게이트에는 VL=-10V 전압이, 제1 트랜지스터(Ta)의 소스와 접속된 연결 노드(P)에는 제3 트랜지스터(Tc)를 통해 15V의 옵셋 전압이 인가됨으로써, 문턱 전압이 -4V이더라도 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 이에 따라, 리셋부(2) 및 노이즈 클리너(13)를 통한 Q노드의 누설 전류가 방지됨으로써 출력부(5)를 통해 입력 클럭(CLKn)이 정상적으로 스캔 출력(OUT)로 출력됨을 알 수 있다.

따라서, 본 발명에 따른 쉬프트 레지스터는 트랜지스터의 문턱 전압이 네거티브로 쉬프트하더라도, 저전위 전압(VSS1, VSS2, VSS3, VL) 중 적어도 하나를 조절함으로써 리셋부(2) 및 노이즈 클리너(3, 13)를 통한 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.

또한, 본 발명에 따른 쉬프트 레지스터는 도 2, 도 7, 도 8, 도 10에 도시된 제2, 제5, 제6, 제7 실시예와 같이 노이즈 클리너(13)를 3개의 트랜지스터(Ta, Tb, Tc)로 구성하는 경우 VSS3을 VL보다 높게 조절하지 않더라도 문턱 전압이 네거티브일 때 노이즈 클리너(13)를 통한 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.

도 13은 본 발명의 제8 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구동을 나타낸 회로도이다.

도 7에 도시된 제5 실시예의 스테이지와 대비하여, 도 13에 도시된 제8 실시예의 스테이지는 세트부(1)에 고전위 전압(VDD) 대신 전단 스캔 출력(OUTpr)가 공급된다는 점에서 차이가 있다. 따라서, 도 7과 중복된 구성요소들에 대한 설명은 생략한다.

세트부(1)의 세트 트랜지스터(Ts)는 전단 캐리(CRpr)의 하이 논리에 응답하여 전단 스캔 출력(OUTpr)의 하이 논리로 Q 노드를 세트한다. 전단 캐리(CRpr)와 전단 스캔 출력(OUTpr)는 동일한 전단 스테이지의 캐리 출력부(6) 및 출력부(5)에서 각각 출력된다. 또는, 전단 캐리(CRpr)는 어느 하나의 전단 스테이지의 캐리 출력부(6)에서 출력되고, 스캔 출력(OUTpr)은 다른 전단 스테이지의 출력부(5)에서 출력될 수 있다. 예를 들면, n-1번째 스테이지의 캐리 출력부(6)에서 전단 캐리(CRpr)가 출력되고, n-2번째 스테이지의 출력부(5)에서 전단 스캔 출력(OUTpr)이 출력될 수 있다. 이때, 전단 캐리(CRpr) 및 전단 스캔 출력(OUTpr)은 하이 논리 구간의 적어도 일부가 오버랩하면 된다.

노이즈 클리너(13)에서 제3 트랜지스터(Tc)의 드레인에 공급되는 옵셋 전압으로는 고전위 전압(VDD)이나 인버터(4)의 고전위 전압(VH)이 인가되거나 다른 DC 전압이 인가될 수 있다.

도 13에서 저전위 전압(VSS1, VSS2, VSS3, VL)은 VSS1=VSS2=VSS3의 조건을 갖는 것이 바람직하고, VL은 VSS3와 같거나 다를 수 있다. VSS3는 입력 클럭(CLKn)의 로우 전압과 같다.

도 14는 본 발명의 제9 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 구동을 나타낸 회로도이다.

도 13에 도시된 제8 실시예와 대비하여, 도 14에 도시된 제9 실시예의 스테이지는 캐리 출력부(6)에 공급되는 캐리 클럭(CCLKi)을 출력부(5)의 클럭(CLKn)과 달리 사용하고, 인버터(4)는 도 11(b)에 도시된 4개 트랜지스터(Ti1 내지 Ti4)를 갖는 구성을 이용하며, 도 9에 도시된 QB 리셋부(7)를 더 구비한다.

또한, 제9 실시예의 스테이지는 풀-업 트랜지스터(Tu), 캐리 풀-업 트랜지스터(Tcu), 인버터(4)의 제3 트랜지스터(Ti3)은 각각의 게이트와 소스 사이에 연결되어, 드레인에 인가되는 하이 논리에 따라 게이트를 부트스트랩핑시키는 커패시터(C1, C2, C3)를 더 구비한다. QB 노드와 제2 저전위 전압(VSS2) 단자 사이와, 노이즈 클리너(13)의 연결 노드(P)와 제2 저전위 전압(VSS2) 단자 사이에도 각각 커패시터(C4, C5)를 더 구비하여 QB 노드와 연결 노드(P)의 전압을 안정적으로 유지시킬 수 있다. 전술한 커패시터들(C1~C5) 중 적어도 어느 하나는 본원 발명의 실시예들 각각에 적용될 수 있다.

전단 캐리(CRpre) 및 전단 스캔 출력(OUTpre)의 하이 논리에 의해 세트부(1)가 Q노드를 하이로 세트한 다음, 출력부(5) 및 캐리 출력부(6)는 각각 클럭(CLKn) 및 캐리 출력(CCLKi)을 스캔 출력(OUT) 및 캐리 출력(CR)으로 출력한 후, Q 노드는 후단 캐리(CRnt)에 의해 제어되는 리셋부(2)와 QB 노드에 의해 제어되는 노이즈 클리너(13)에 의해 리셋된다. 인버터(4)는 QB 노드가 Q 노드와 상반된 논리를 갖게 한다.

도 15는 도 14에 도시된 제9 실시예에 적용되는 클럭들을 예를 들어 나타낸 파형도이다.

도 15를 참조하면, 각 스테이지의 출력부(5)에는 6상 클럭들(CLK1 내지 CLK6) 중 어느 하나(CLKn)가 공급되고, 캐리 출력부(6)에는 4상 캐리 클럭들(CCLK1 내지 CCLK3) 중 어느 하나(CCLKi)가 공급될 수 있다.

클럭(CLKn)과 캐리 클럭(CCLKi)의 전압은 다르게 설정될 수 있다. 예를 들면, 스캔 출력(OUT)으로 이용되는 클럭(CLKn)의 로우 전압은, 캐리 출력(CR)으로 이용되는 캐리 클럭(CCLKi)의 로우 전압보다 크고, 클럭(CLKn)의 하이 전압은 캐리 클럭(CCLKi)의 하이 전압보다 클 수 있다.

도 16은 도 14에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.

도 16는 도 14에 도시된 스테이지에 대하여, 각 트랜지스터의 문턱 전압이 -4V일 때, VSS1, VSS2, VL1, 클럭(CLKn)의 로우 전압으로는 -5V를 인가하고 VSS3, VL2, 캐리 클럭(CLKn)의 로우 전압으로 -10V를 인가하여 구동한 결과이다.

전단 캐리(CRpre) 및 전단 스캔 출력(OUTpre)의 하이 논리에 의해 세트부(1)가 Q노드를 하이로 세트한 다음, 출력부(5) 및 캐리 출력부(6)는 각각 클럭(CLKn) 및 캐리 출력(CCLKi)을 스캔 출력(OUT) 및 캐리 출력(CR)으로 출력한 후, 리셋부(2) 및 노이즈 클리너(13)가 Q 노드를 리셋한다.

Q 노드가 20V 이상의 하이 논리일 때, 리셋부(2)의 제1 리셋 트랜지스터(Tr1)의 게이트에는 VSS3=-10V 전압이, 소스에는 VSS2=-5V 전압이 인가됨으로써 문턱 전압이 -4V이더라도 제1 리셋 트랜지스터(Tr1)는 완전히 턴-오프된다. 또한, 노이즈 클리너(13)도 전술한 바와 같이 완전히 턴-오프된다. 이에 따라, 리셋부(2) 및 노이즈 클리너(3, 13)를 통한 Q노드의 누설 전류가 방지됨으로써 출력부(5) 및 스캔 출력부(6) 각각을 통해 클럭(CLKn) 및 캐리 클럭(CLKi)이 정상적으로 스캔 출력(OUT) 및 캐리 신호(CR)로 출력됨을 알 수 있다.

한편, 전술한 노이즈 클리너(13)에서 누설 전류 방지를 위해 제1 내지 제3 트랜지스터(Ta, Tb, Tc)로 구성된 트랜지스터-트랜지스터 옵셋(Transistor-Transistor Offset; 이하 TTO) 구조는 전술한 실시예들 각각의 스테이지에 대하여 세트부(1), 리셋부(2), 캐리 풀-다운 트랜지스터(Tcd) 중 적어도 하나에도 적용될 수 있다.

한편, 전술한 노이즈 클리너(13)에서 전술한 제3 저전위 전압(VSS3)을 대신하여 출력부(5)로부터의 스캔 출력(OUT) 또는 스캔 출력부(6)로부터 캐리 신호(CR)가 공급될 수 있다.

도 17은 전술한 세트부(1), 리셋부(2), 캐리 풀-다운 트랜지스터(Tcd)에 적용되는 TTO 구조를 각각 나타낸 도면이다.

도 17(a)는 전술한 세트부(1)에 세트 트랜지스터(Ts) 대신 TTO 구조가 적용된 경우를 나타낸 것으로, 제1 및 제2 트랜지스터(Ta1, Tb1)는 전단 캐리(CRpr) 또는 전단 출력(OUTpr)에 의해 제어되어 Q 노드와 전단 출력(OUTpr), 전단 캐리(CRpr), 고전위 전압(VDD) 중 어느 하나를 연결하고, 제3 트랜지스터(Tc1)는 Q 노드에 의해 제어되어 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta1, Tb1) 사이의 연결 노드(P1)에 공급한다. Q 노드가 하이이고, 전단 캐리(CRpr) 또는 전단 출력(OUTpr)에 응답하여 제1 및 제2 트랜지스터(Ta1, Tb1)가 턴-오프될 때, 제3 트랜지스터(Tc1)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta1)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다.

도 17(b)는 전술한 리셋부(2)에 제1 리셋 트랜지스터(Tr1) 대신 TTO 구조가 적용된 경우를 나타낸 것으로, 제1 및 제2 트랜지스터(Ta2, Tb2)는 후단 캐리(CRnt) 또는 후단 출력(OUTnt)에 의해 제어되어 Q 노드를 저전위 전원(VSS2), 클럭(CLKn), 캐리 클럭(CCLKi), 현재단 출력(OUT), 현재단 캐리(CR) 중 어느 하나와 연결하고, 제3 트랜지스터(Tc2)는 Q 노드에 의해 제어되어 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta2, Tb2) 사이의 연결 노드(P2)에 공급한다. Q 노드가 하이이고, 후단 캐리(CRpr)또는 후단 출력(OUTnt)에 응답하여 제1 및 제2 트랜지스터(Ta2, Tb2)가 턴-오프될 때, 제3 트랜지스터(Tc2)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta2)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지할 수 있다.

도 17(c)는 전술한 캐리 풀-다운 트랜지스터(Tcd) 대신 TTO 구조가 적용된 캐리 풀-다운부를 나타낸 것으로, 제1 및 제2 트랜지스터(Ta3, Tb3)는 QB 노드에 의해 제어되어 캐리 출력단(CR)을 저전위 전원(VSS3)과 현재단의 입력 클럭(CLKn), 캐리 클럭(CCLKi) 중 어느 하나와 연결하고, 제3 트랜지스터(Tc3)는 Q 노드에 의해 제어되어 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta3, Tb3) 사이의 연결 노드(P3)에 공급한다. 캐리 출력단(CR)이 하이이고, QB 노드에 응답하여 제1 및 제2 트랜지스터(Ta3, Tb3)가 턴-오프될 때, Q 노드에 응답하여 턴-온된 제3 트랜지스터(Tc3)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta3)는 완전히 턴-오프되어 캐리 출력단(CR)의 누설 전류를 방지할 수 있다.

본 발명에서 전술하거나 후술하는 실시예들에 따른 쉬프트 레지스터의 각 스테이지는 도 17(a) 내지 도 17(c)에 도시된 세트부(1), 리셋부(2), 캐리 풀-다운부의 TTO 구조와, 전술한 노이즈 클리너(13)의 TTO 구조들 중 적어도 하나를 이용함으로써 문턱 전압이 네거티브로 쉬프트하더라도 누설 전류를 효과적으로 방지하여 출력 안정성을 높일 수 있다.

도 18은 본 발명의 제10 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.

도 18에 도시된 제10 실시예의 스테이지는 기본적으로 세트부(1), 리셋부(2), 노이즈 클리너(23), 출력부(5), QB 컨트롤러(12)를 구비한다.

세트부(1), 리셋부(2), 출력부(5)의 구성은 전술한 실시예들과 동일하므로 이에 대한 설명은 생략하며, 리셋부(2)에는 제2 저전위 전원(VSS2), 현재단 출력(OUT), 현재단 캐리(CR), 출력부(5)와 동일한 클럭(CLKn) 중 어느 하나가 공급될 수 있다. 세트부(1) 및 리셋부(2) 중 적어도 하나는 도 17에서 전술한 TTO 구조가 적용될 수 있거나 세트부(1) 및 리셋부(2)는 생략 가능하다.

TTO 구조의 제1 내지 제3 트랜지스터(Ta, Tb, Tc)를 구비하는 노이즈 클리너(23)는 전단 클럭(CLKpr)에 의해 응답하여 출력부(5)의 클럭(CLKn) 커플링으로 발생되는 Q 노드 노이즈를 제거한다. 이를 위하여, 노이즈 클리너(23)는 전단 스테이지의 출력부(5)에 공급되는 전단 클럭(CLKpr)과, 전단 스테이지의 출력(OUTpr)을 이용한다. 한편, 제10 실시예의 스테이지는 전술한 캐리 출력부(6)를 추가로 구비할 수 있고, 이 경우 노이즈 클리너(23)에는 전단 출력(OUTpr) 대신 전단 캐리(CRpr)가 공급된다. 또는, 전술한 캐리 출력부(6)가 도 14와 같이 별도의 캐리 클럭(CCLKi)을 사용하는 경우 노이즈 클리너(23)의 게이트에는 전단 스테이지의 캐리 출력(CRpr)으로 공급되는 전단 캐리 클럭(CCLKpr)이 공급될 수 있다.

Q 노드가 하이(세트) 상태일 때, 제1 및 제2 트랜지스터(Ta, Tb)는 전단 클럭(CLKpr)에 응답하여 턴-오프된다. 이때, 제3 트랜지스터(Tc)는 Q 노드에 응답하여 옵셋 전압(Vc)을 제1 및 제2 트랜지스터(Ta, Tb) 사이의 연결 노드(P)에 인가함에 따라 제1 트랜지스터(Ta)의 소스가 게이트에 인가된 전단 클럭(CLKpr)의 로우 전압보다 높아지게 되므로 제1 트랜지스터(Ta)는 완전히 턴-오프되어 Q 노드의 누설 전류를 방지한다. 한편, 전단 클럭(CLKpr)과 현재단 클럭(CLKn)은 일부 구간이 오버랩되어 전단 출력(OUTpr)과 현재단 출력(OUT)도 일부 구간이 오버랩할 수 있다. 이에 따라, Q 노드가 하이(세트) 상태일 때, 전단 클럭(CLKpr)과 현재단 클럭(CLKn)의 하이 논리가 오버랩하는 구간에서 제1 및 제2 트랜지스터(Ta, Tb)가 턴-온되어 전단 출력(OUTpr)의 하이 논리를 Q 노드에 더 공급할 수 있다.

Q 노드가 로우(리셋) 상태일 때, 제1 및 제2 트랜지스터(Ta, Tb)는 전단 클럭(CLKpr)에 응답하여 Q 노드와 전단 출력(OUTpr)의 로우 전압을 연결함으로써 전단 클럭(CLKpr)이 하이일 때마다 출력부(5)의 클럭(CLKn) 커플링으로 발생된 Q 노드 노이즈를 제거한다.

QB 컨트롤러(24)는 Q 노드가 하이 논리일 때 QB 노드가 로우 논리가 되게 제어한다. 이러한 QB 컨트롤러(24)의 가장 단순한 예로는 출력부(5)이 인가되는 입력 클럭(CLKn)과 오버랩하지 않는 다른 클럭(CLKi)이 적용될 수 있다.

추가로, QB 컨트롤러(24)는 Q 노드가 로우 논리인 경우, 출력부(5)에 공급되는 클럭(CLKn)이 하이 논리가 될 때마다 QB 노드가 하이 논리가 되게 제어할 수 있다. 이에 따라, 풀-업 트랜지스터(Tu)를 통해 출력단(OUT)으로 유입된 노이즈는 풀-다운 트랜지스터(Td)를 통해 제거된다.

도 19는 도 18에 도시된 제10 실시예의 각 스테이지에 추가로 적용될 수 있는 부가 구성들을 나타낸 것이다.

도 19(a)를 참조하면, 도 18에 도시된 스테이지에는 출력단(OUT)과, 출력부(5)로 공급되는 클럭(CLKn) 단자 사이에 다이오드 구조로 접속된 트랜지스터(Tx)가 부가될 수 있다.

도 19(b)를 참조하면, 도 18에 도시된 스테이지에는 Q 노드와 출력단(OUT) 사이에 커패시터(C)가 추가될 수 있다.

도 19(c) 및 도 19(d)를 참조하면, 도 18에 도시된 스테이지에는 한 프레임에 한번씩 인가되는 외부 펄스 신호(Vext)에 응답하여 Q 노드를 제2 저전위 전원(VSS2)로 리셋시키는 추가 리셋부(RT)가 추가될 수 있다. 추가 리셋부(RT)는 도 19(c)와 같은 리셋 트랜지스터(Ty) 또는 도 19(d)와 같은 TTO 구조의 제1 내지 제3 트랜지스터(Tay, Tby, Tcy)로 구성될 수 있다. 외부 펄스 신호(Vext)로는 스타트 펄스(Vst)를 사용할 수 있다.

도 20은 본 발명의 제11 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.

도 18에 도시된 제10 실시예와 대비하여, 도 20에 도시된 제11 실시예의 스테이지는 도 18의 세트부(1) 및 리셋부(2)가 생략된 것을 제외하고, 나머지 구성은 동일하다.

전술한 세트부(1) 및 리셋부(2)가 생략됨에 따라 노이즈 클리너(23)를 통해 Q 노드가 세트 및 리셋된다.

QB 컨트롤러(24)는 Q 노드의 하이 논리에 응답하여 QB 노드를 리셋하는 리셋 트랜지스터(Trx)와, 클럭(CLKn) 단자와 QB 노드 사이에 접속되어 Q 노드가 로우 논리일 때 입력 클럭(CLKn)의 하이 논리를 따라 QB 노드를 세트하는 커패시터(C)를 구비한다.

도 21은 도 20에 도시된 스테이지의 구동 파형도이다.

도 21을 참조하면, 하이 펄스의 위상이 순차적으로 쉬프트하면서 순환하며 인접한 클럭끼리 적어도 일부(예를 들면, 1/3)의 하이 구간이 오버랩하는 4상 클럭(CLK1 내지 CLK4) 중 어느 하나(CLKn)가 출력부(5)에 입력되고, 다른 하나인 전단 클럭(CLKpr=CLKn-1)이 노이즈 클리너(23)에 입력된다.

도 20 및 도 21을 참조하여 제2 스테이지의 구동을 예를 들어 설명한다.

제1 기간(t11)에서, 전단 출력(OUTpr=OUT1) 및 전단 클럭(CLKpr=CLK1)이 하이일 때, 노이즈 클리너(23)의 제1 및 제2 트랜지스터(Ta, Tb)가 모두 턴-온되어 Q 노드는 전단 출력(OUTpr=OUT1)의 하이로 세트된다.

제2 기간(t12)에서, Q노드의 하이 논리에 응답하여 풀-업 트랜지스터(Tu)는 입력 클럭(CLKn=CLK2)을 스캔 출력(OUT=OUT2)으로 출력한다. 이때, 제2 기간(t12)의 초반에서 전단 출력(OUTpr=OUT1) 및 전단 클럭(CLKpr=CLK1)이 로우가 되어 제1 및 제2 트랜지스터(Ta, Tb)가 턴-오프될 때, 제3 트랜지스터(Tc)로부터의 옵셋 전압(Vc)에 의해 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 전단 클럭(CLKpr=CLK1)이 다시 하이가 되기 이전까지 Q 노드는 하이를 유지함에 따라, 풀-업 트랜지스터(Tu)는 입력 클럭(CLKn=CLK2)의 하이 및 로우를 스캔 출력(OUT=OUT2)으로 출력한다.

제3 기간(t13)에서, 전단 클럭(CLKpr=CLK1)이 다시 하이일 때 전단 출력(OUTpr=OUT1)은 로우이므로 노이즈 클리너(23)를 통해 Q2 노드는 로우로 리셋된다. 이때, 전단 스테이지(ST1)의 QB1 노드가 커패시터(C)의 커플링을 통해 전단 클럭(CLKpre=CLK1)을 따라 하이가 되므로 전단 출력(OUTpr=OUT1)이 로우가 된다. 이후 Q 노드가 로우를 유지하는 동안, 입력 클럭(CLKn=CLK2)이 하이일 때마다 클럭(CLKn=CLK2)의 커플링으로 Q 노드에 유도된 노이즈는, 전단 클럭(CLKpr=CLK1)이 하이일 때마다 노이즈 클리너(23)에 의해 전단 출력(OUTpr=OUT1)의 로우 논리로 방전하여 제거된다. 이때, 커패시터(C)에 의해 입력 클럭(CLKn=CLK2)을 따라 하이가 된 QB2 노드에 의해 풀-다운 트랜지스터(Td)가 턴-온됨으로써, 입력 클럭(CLKn=CLK2)에 의해 풀-업 트랜지스터(Tu)를 통해 출력단(OUT)에 유입된 노이즈는, 풀-다운 트랜지스터(Td)를 통해 저전위 전압(VSS1)으로 방전하여 제거된다.

도 22 내지 도 23은 본 발명의 제12 및 제13 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.

도 20에 도시된 제11 실시예와 대비하여, 도 22 및 도 23에 도시된 제12 및 제13 실시예는 QB 컨트롤러(24)가 도 20의 커패시터(C)를 대신하여, 클럭(CLKn) 단자와 QB 노드 사이에 연결된 세트 트랜지스터(Tsx)를 구비한다는 점에 차이가 있고, 나머지 구성은 동일하다.

세트 트랜지스터(Tsx)는 도 22와 같이 고전위 전원(VDD)에 응답하며 턴-온 상태를 유지함으로써 입력 클럭(CLKn)의 하이로 QB 노드를 세트하거나, 도 23과 같이 클럭(CLKn) 단자에 소스 및 드레인이 공통 연결되어 클럭(CLKn)이 하이일 때마다 턴-온되어 클럭(CLKn)으로 QB 노드를 세트한다. 도 22의 제11 실시예에서 노이즈 클리너(23)의 제3 트랜지스터(Tc)의 드레인에 인가되는 옵셋 전압(Vc)으로는 QB 컨트롤러(24)의 세트 트랜지스터(Tsx)의 게이트에 인가되는 고전위 전원(VDD)이 이용될 수 있다.

QB 컨트롤러(24)는 Q 노드가 하이일 때 리셋 트랜지스터(Trx)가 QB 노드를 제2 저전위 전원(VSS2)으로 리셋시키고, Q 노드가 로우일 때 세트 트랜지스터(Tsx)가 클럭(CLKn)이 하이일 때마다 QB 노드를 클럭(CLKn)의 하이로 세트시킨다. 이에 따라, Q 노드가 로우이고 클럭(CLKn)이 하이일 때마다 풀-다운 트랜지스터(Td)가 턴-온되어 출력단(OUT)의 노이즈를 제거할 수 있다.

도 24는 본 발명의 제14 실시예에 따른 쉬프트 레지스터에서 각 스테이지의 기본 구성을 나타낸 회로도이다.

도 20에 도시된 제11 실시예와 대비하여, 도 24에 도시된 제14 실시예는 QB 컨트롤러(24)가 도 11(b)에서 전술한 제1 내지 제4 트랜지스터(Ti1 내지 Ti4)로 구성된 인버터로 구성된다는 점에 차이가 있고, 나머지 구성은 동일하다.

도 24에서 QB 컨트롤러(24)는 고전위 전원(VDD) 또는 클럭(CLKn) 단자와 제2 저전위 전원(VSS2) 사이에 제1 및 제2 트랜지스터(Ti1, Ti2)의 직렬 구조와, 제3 및 제4 트랜지스터(Ti3, Ti4)의 직렬 구조가 병렬 연결된 구조를 구비하여, Q 노드에 응답하여 QB 노드를 세트 또는 리셋한다. 제1 트랜지스터(Ti1)는 다이오드 구조로 고전위 전원(VDD) 또는 클럭(CLKn)에 응답하여 턴-온되고, 제1 및 제2 트랜지스터(Ti1, Ti2) 사이의 연결 노드(A)의 논리 상태에 응답하여 제3 트랜지스터(Ti3)가 턴-온되며, Q 노드의 논리 상태에 응답하여 제2 및 제4 트랜지스터(Ti2, Ti4)가 턴-온된다.

QB 컨트롤러(24)는 Q 노드가 하이일 때 QB 노드를 제2 저전위 전원(VSS2)으로 리셋시키고, Q 노드가 로우일 때 QB 노드를 고전위 전원(VDD)으로 세트시키거나 클럭(CLKn)이 하이일 때마다 QB 노드를 클럭(CLKn)의 하이로 세트시킨다. 이에 따라, QB 노드가 하이일 때 풀-다운 트랜지스터(Td)가 턴-온되어 출력단(OUT)의 노이즈를 제거할 수 있다.

한편, 전술한 제11 내지 제14 실시예들 각각은 전술한 세트부(1) 및 리셋부(2)를 추가로 구비할 수 있고, 전술한 캐리 출력부(6)도 추가로 구비할 수 있다.

도 25는 도 22에 도시된 스테이지의 구동 결과를 시뮬레이션한 파형도이다.

도 25는 도 22에 도시된 스테이지에서 노이즈 클리너(23)의 제1 및 제2 트랜지스터(Ta, Tb)의 문턱 전압이 네거티브이고, 제3 트랜지스터(Tc)에 옵셋 전압(Vc)으로 고전위 전원(VDD)을 공급하며, 현재단 클럭(CLKn)으로는 도 21에 도시된 제1 클럭(CLK1)이, 전단 클럭(CLKpr)으로는 제4 클럭(CLK4)을 공급하여 구동한 결과이다.

Q 노드가 20V 이상의 하이 논리인 구간 중 클럭(CLKn=CLK1)의 하이 논리가 스캔 출력(OUT)으로 공급될 때, 전단 클럭(CLKpr=CLK4) 및 전단 출력(OUTpr)이 로우가 되어 제1 및 제2 트랜지스터(Ta, Tb)가 턴-오프되더라도, 제3 트랜지스터(Tc)가 연결 노드(P)에 고전위 전원(VDD)을 인가함에 따라 제1 트랜지스터(Ta)의 소스가 게이트에 인가된 전단 클럭(CLKpr=CLK4)의 로우 전압보다 높아지게 되므로 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 이에 따라, 노이즈 클리너(23)를 통한 Q 노드의 누설 전류가 방지됨으로써 출력부(5)를 통해 클럭(CLKn=CLK1)이 정상적으로 스캔 출력(OUT)으로 출력됨을 알 수 있다.

또한, Q 노드가 로우 논리인 구간 중 클럭(CLKn=CLK1)이 하이 논리가 될 때마다 Q 노드로 유입되는 노이즈는 노이즈 클리너(23)를 통해 제거되고, 출력단(OUT)에 유입된 노이즈는 QB 노드의 하이 논리에 따라 풀-다운 트랜지스터(Td)를 통해 제거됨을 알 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 트랜지스터의 문턱 전압이 네거티브로 쉬프트하더라도, 저전위 전압(VSS1, VSS2, VSS3, VL) 중 적어도 하나를 조절하여 리셋부(2) 및 노이즈 클리너(3, 13)를 통한 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.

또한, 본 발명에 따른 쉬프트 레지스터는 세트부(1), 리셋부(2), 노이즈 클리너(3, 13, 23), 캐리 풀-다운부 중 적어도 하나를 3개의 트랜지스터(Ta, Tb, Tc)로 구성된 TTO 구조를 적용함으로써 문턱 전압이 네거티브로 쉬프트하더라도 Q 노드의 누설 전류를 방지함으로써 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

1: 세트부 2: 리셋부
3, 13, 23: 노이즈 클리너 4: 인버터
5: 출력부 6: 캐리 출력부
7: QB 리셋부 24: QB 컨트롤러
10: 표시 패널

Claims (18)

1. 다수의 스테이지들을 포함하고,
   상기 다수의 스테이지들 각각은,
   스타트 펄스 또는 전단 스테이지들 중 어느 하나로부터 공급되는 현재단에 대한 전단 출력에 응답하여 제1 제어 노드(이하 Q 노드)를 세트용 전압으로 세트하는 세트부와,
   상기 Q 노드의 논리 상태와 상반되도록 제2 제어 노드(이하 QB 노드)를 제어하는 인버터와,
   상기 Q 노드 및 QB 노드의 논리 상태에 응답하여 다수의 클럭들 중 어느 하나의 입력 클럭 또는 게이트 오프 전압을 출력하는 출력부와,
   리셋 펄스 또는 후단 스테이지들 중 어느 하나로부터 공급되는 현재단에 대한 후단 출력에 응답하여 상기 Q 노드를 제1 리셋용 전압으로 리셋하는 리셋 스위칭 소자를 적어도 포함하는 리셋부와,
   상기 QB 노드에 응답하여 상기 Q 노드를 제2 리셋용 전압으로 리셋하는 노이즈 클리너를 구비하고,
   상기 리셋 스위칭 소자가 턴-오프일 때 자신의 게이트에 인가되는 상기 리셋 펄스 또는 후단 출력의 전압보다 상기 제1 리셋용 전압이 높고,
   상기 노이즈 클리너는
   상기 Q 노드와 상기 제2 리셋용 전압의 공급 단자 사이에 직렬 연결되고, 상기 QB 노드의 논리 상태에 응답하여 상기 Q 노드와 상기 제2 리셋용 전압의 공급 단자를 연결하는 제1 및 제2 트랜지스터와,
   상기 Q 노드의 논리 상태에 응답하여 옵셋 전압을 상기 노이즈 클리너의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비하고,
   상기 제2 리셋용 전압으로는 다른 저전위 전압, 상기 출력부로부터 출력되는 스캔 출력 및 캐리 출력 중 어느 하나가 공급되는 쉬프트 레지스터.
2. 청구항 1에 있어서,
   상기 출력부는
   상기 Q 노드에 응답하여 상기 입력 클럭을 스캔 출력으로 출력하는 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제1 게이트 오프 전압을 상기 스캔 출력으로 출력하는 풀-다운 스위칭 소자를 포함하는 스캔 출력부를 구비하거나,
   상기 출력부는 상기 스캔 출력부와,
   상기 Q 노드에 응답하여 상기 입력 클럭 또는 상기 다수의 클럭에 포함되는 캐리 클럭들 중 어느 하나의 캐리 클럭을 캐리 출력으로 출력하는 캐리 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제2 게이트 오프 전압을 상기 캐리 출력으로 출력하는 캐리 풀-다운 스위칭 소자를 포함하는 캐리 출력부를 구비하고,
   상기 출력부는 상기 스캔 출력 및 상기 캐리 출력 중 적어도 어느 하나를 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급하고,
   상기 스캔 출력이 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급될 때, 상기 제1 게이트 오프 전압이 상기 게이트 오프 전압으로 공급되고,
   상기 캐리 출력이 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급될 때, 상기 제2 게이트 오프 전압이 상기 게이트 오프 전압으로 공급되는 쉬프트 레지스터.
3. 청구항 2에 있어서,
   상기 리셋부는 상기 리셋 스위칭 소자를 구비하거나,
   상기 리셋부는
   상기 리셋 스위칭 소자에 대응하는 제1 트랜지스터와,
   상기 리셋 펄스 또는 상기 현재단에 대한 후단 출력에 응답하여 상기 제1 리셋용 전압을 상기 제1 트랜지스터로 공급하는 제2 트랜지스터와,
   상기 Q 노드의 논리 상태에 응답하여 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비하고,
   상기 제1 리셋용 전압으로는 저전위 전압, 상기 입력 클럭, 상기 캐리 클럭, 상기 스캔 출력, 상기 캐리 출력 중 어느 하나가 공급되는 쉬프트 레지스터.
4. 삭제
5. 청구항 1에 있어서,
   상기 세트부는 제어 단자의 논리 상태에 응답하여 상기 세트용 전압의 공급 단자를 상기 Q 노드와 연결하는 세트 트랜지스터를 구비하거나,
   상기 세트부는
   상기 Q 노드와 상기 세트용 전압의 공급 단자 사이에 직렬 연결되고, 상기 제어 단자의 논리 상태에 응답하여 상기 Q 노드와 상기 세트용 전압의 공급 단자를 연결하는 제1 및 제2 트랜지스터와, 상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 세트부의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비하고,
   상기 제어 단자에는 상기 스타트 펄스, 상기 현재단에 대한 전단 출력인 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급되고,
   상기 세트용 전압의 공급 단자에는 고전위 전압, 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급되는 쉬프트 레지스터.
6. 청구항 3에 있어서,
   상기 캐리 풀-다운 스위칭 소자는 상기 QB 노드의 논리 상태에 응답하여 캐리 출력의 출력 단자와 상기 제2 게이트 오프 전압의 공급 단자를 연결하는 캐리 풀-다운 트랜지스터를 구비하거나,
   상기 캐리 풀-다운 스위칭 소자는
   상기 캐리 출력의 출력 단자와 전압 공급 단자 사이에 직렬 연결되고, 상기 QB 노드의 논리 상태에 응답하여 상기 캐리 출력의 출력 단자와 상기 전압 공급 단자를 연결하는 상기 제1 및 제2 트랜지스터와,
   상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 캐리 풀-다운 스위칭 소자에 속하는 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비하고,
   상기 전압 공급 단자에는 상기 제2 게이트 오프 전압, 상기 입력 클럭, 상기 캐리 클럭 중 어느 하나가 공급되는 쉬프트 레지스터.
7. 청구항 6에 있어서,
   상기 제1 게이트 오프 전압으로는 제1 저전위 전압이 공급되고, 상기 제1 리셋용 전압으로는 제2 저전위 전압이 공급되고, 상기 제2 게이트 오프 전압 및 상기 제2 리셋용 전압으로는 제3 저전위 전압이 공급되며,
   상기 후단 출력이 상기 스캔 출력의 상기 제1 저전위 전압일 때, 상기 리셋 스위칭 소자는 상기 제2 저전위 전압보다 낮은 상기 제1 저전위 전압에 의해 턴-오프되고, 상기 제3 저전위 전압은 상기 제2 저전위 전압보다 낮고,
   상기 후단 출력이 상기 캐리 출력의 상기 제3 저전위 전압일 때, 상기 리셋 스위칭 소자는 상기 제2 저전위 전압보다 낮은 상기 제3 저전위 전압에 의해 턴-오프되고, 상기 제1 및 제2 저전위 전압은 서로 같거나 다르며,
   상기 제3 저전위 전압과 상기 인버터의 제4 저전위 전압은 서로 같거나 다르며,
   상기 옵셋 전압은 고전위 전압과 같거나 다른 쉬프트 레지스터.
8. 청구항 7에 있어서,
   상기 다수의 클럭은 하이 펄스가 순차적으로 위상 쉬프트되면서 순환하는 n상(n은 2이상의 자연수) 클럭들을 포함하거나,
   상기 다수의 클럭은 상기 n상 클럭과, 상기 n상과 같거나 다른 m상(m은 2이상의 자연수) 캐리 클럭을 포함하며,
   상기 n상 클럭의 하이 논리의 전압은 상기 m상 캐리 클럭의 하이 논리의 전압과 같거나 다르고, 상기 n상 클럭의 로우 논리의 전압은 상기 m상 캐리 클럭의 로우 논리의 전압과 같거나 다른 쉬프트 레지스터.
9. 청구항 8에 있어서,
   상기 스타트 펄스 또는 상기 현재단에 대한 전단 출력에 응답하여 상기 QB 노드를 상기 인버터의 제4 저전위 전압으로 리셋하는 QB 리셋 트랜지스터를 추가로 구비하는 쉬프트 레지스터.
10. 다수의 스테이지들을 포함하고,
    상기 다수의 스테이지들 각각은,
    Q 노드 및 QB 노드의 논리 상태에 응답하여 다수의 클럭 중 어느 하나의 입력 클럭 또는 게이트 오프 전압을 출력하는 출력부와,
    전단 스테이지들 중 어느 하나에서 현재단에 대한 전단 출력으로 이용되는 전단 클럭에 응답하여 상기 현재단에 대한 전단 출력과 상기 Q 노드를 연결하는 노이즈 클리너와,
    상기 Q 노드의 논리 상태와 적어도 일부 구간이 상반되도록 상기 QB 노드를 제어하는 QB 컨트롤러를 구비하고.
    상기 노이즈 클리너는
    상기 Q 노드와 상기 전단 출력 사이에 직렬 연결되어 상기 현재단에 대한 전단 클럭의 논리 상태에 응답하여 상기 Q 노드와 상기 현재단에 대한 전단 출력을 연결하는 제1 및 제2 트랜지스터와,
    상기 Q 노드의 논리 상태에 응답하여 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비하는 쉬프트 레지스터.
11. 청구항 10에 있어서,
    상기 출력부는
    상기 Q 노드에 응답하여 상기 입력 클럭을 스캔 출력으로 출력하는 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제1 게이트 오프 전압을 상기 스캔 출력으로 출력하는 풀-다운 스위칭 소자를 포함하는 스캔 출력부를 구비하거나,
    상기 출력부는 상기 스캔 출력부와,
    상기 Q 노드에 응답하여 상기 입력 클럭 또는 상기 다수의 클럭에 포함되는 캐리 클럭들 중 어느 하나의 캐리 클럭을 캐리 출력으로 출력하는 캐리 풀-업 스위칭 소자와, 상기 QB 노드에 응답하여 제2 게이트 오프 전압을 상기 캐리 출력으로 출력하는 캐리 풀-다운 스위칭 소자를 포함하는 캐리 출력부를 구비하고,
    상기 출력부는 상기 스캔 출력 및 상기 캐리 출력 중 적어도 어느 하나를 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급하고,
    상기 스캔 출력이 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 어느 하나로로 공급될 때, 상기 제1 게이트 오프 전압이 상기 게이트 오프 전압으로 공급되고,
    상기 캐리 출력이 상기 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 상기 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급될 때, 상기 제2 게이트 오프 전압이 상기 게이트 오프 전압으로 공급되고, 상기 전단 스테이지의 캐리 출력부로 공급되는 전단 캐리 클럭이 상기 현재단에 대한 전단 클럭으로 공급되는 쉬프트 레지스터.
12. 청구항 11에 있어서,
    스타트 펄스 또는 상기 현재단에 대한 전단 출력에 응답하여 세트용 전압으로 상기 Q 노드를 세트시키는 세트부와,
    리셋 펄스 또는 후단 스테이지로부터 출력되는 상기 현재단에 대한 후단 출력에 응답하여 리셋용 전압으로 상기 Q 노드를 리셋시키는 리셋부를 추가로 포함하는 쉬프트 레지스터.
13. 청구항 12에 있어서,
    상기 세트부는 제어 단자의 논리 상태에 응답하여 상기 세트용 전압의 공급 단자를 상기 Q 노드와 연결하는 세트 트랜지스터를 구비하거나,
    상기 세트부는
    상기 Q 노드와 상기 세트용 전압의 공급 단자 사이에 직렬 연결되고, 상기 제어 단자의 논리 상태에 응답하여 상기 Q 노드와 상기 세트용 전압의 공급 단자를 연결하는 상기 제1 및 제2 트랜지스터와,
    상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 세트부의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비하고,
    상기 제어 단자에는 상기 스타트 펄스, 상기 현재단에 대한 전단 출력인 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급되고,
    상기 세트용 전압의 공급 단자에는 고전위 전압, 상기 현재단에 대한 전단 캐리 출력, 전단 스캔 출력 중 어느 하나가 공급되며,
    상기 옵셋 전압은 상기 고전위 전압과 같거나 다른 쉬프트 레지스터.
14. 청구항 13에 있어서,
    상기 리셋부는 상기 리셋 펄스 또는 상기 현재단에 대한 후단 출력에 응답하여 상기 리셋용 전압으로 상기 Q 노드를 리셋하는 리셋 스위칭 소자를 구비하거나,
    상기 리셋부는
    상기 Q 노드와 상기 리셋용 전압의 공급 단자 사이에 직렬 연결되고, 상기 리셋 펄스 또는 상기 현재단에 대한 후단 출력의 논리 상태에 응답하여 상기 Q 노드와 상기 리셋용 전압의 공급 단자를 연결하는 상기 제1 및 제2 트랜지스터와,
    상기 Q 노드의 논리 상태에 응답하여 상기 옵셋 전압을 상기 리셋부의 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 구비하고,
    상기 리셋용 전압으로는 저전위 전압, 상기 입력 클럭, 상기 캐리 클럭, 상기 스캔 출력, 상기 캐리 출력 중 어느 하나가 공급되는 쉬프트 레지스터.
15. 청구항 14에 있어서,
    상기 QB 컨트롤러는
    상기 다수의 클럭 중 상기 출력부의 입력 클럭과 오버랩하지 다른 클럭이거나,
    상기 Q 노드에 응답하여 상기 저전위 전압으로 상기 QB 노드를 리셋시키는 리셋 트랜지스터와, 상기 입력 클럭을 상기 QB 노드로 전달하는 커패시터 또는 상기 고전위 전압에 응답하여 상기 입력 클럭을 상기 QB 노드로 공급하는 세트 트랜지스터를 구비하거나,
    상기 Q 노드의 논리 상태에 응답하여 상기 QB 노드를 상기 Q 노드와 상반되게 제어하는 인버터를 구비하는 쉬프트 레지스터.
16. 청구항 15에 있어서,
    상기 인버터는
    상기 고전위 전압 또는 상기 전단 클럭에 응답하여 상기 고전위 전압 또는 상기 전단 클럭을 연결 노드로 공급하는 제1 트랜지스터와,
    상기 Q 노드의 논리 상태에 응답하여 상기 연결 노드와 상기 저전위 전압의 공급 단자를 연결하는 제2 트랜지스터와,
    상기 연결 노드의 논리 상태에 응답하여 상기 고전위 전압 또는 상기 전단 클럭을 상기 QB 노드로 공급하는 제3 트랜지스터와,
    상기 Q 노드의 논리 상태에 응답하여 상기 QB 노드와 상기 저전위 전압의 공급 단자를 연결하는 제4 트랜지스터를 구비하는 쉬프트 레지스터.
17. 청구항 16에 있어서,
    상기 다수의 클럭은 하이 펄스가 순차적으로 위상 쉬프트하면서 순환하는 k상 클럭들을 구비하고, 인접한 클럭끼리 적어도 일부가 오버랩하는 쉬트프 레지스터.
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