KR102659876B1 - 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

본 출원은 회로의 크기가 감소된 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치를 제공하는 것으로, 쉬프트 레지스터는 게이트 쉬프트 클럭 라인로부터 공급되는 게이트 쉬프트 클럭을 스캔 펄스로 출력하고 캐리 쉬프트 클럭 라인으로부터 공급되는 캐리 쉬프트 클럭을 캐리 펄스로 출력하는 스테이지를 포함하며, 캐리 쉬프트 클럭 라인과 게이트 쉬프트 클럭 라인은 서로 중첩된다.

Description

쉬프트 레지스터 및 이를 포함하는 디스플레이 장치{SHIFT REGISTER AND DISPLAY APPARATUS COMPRISING THE SAME}
본 출원은 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근, 디스플레이 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이 장치와 유기 발광 디스플레이 장치 및 발광 다이오드 디스플레이 장치 등의 평판 디스플레이 장치가 상용화되고 있다. 이러한 평판 디스플레이 장치 중에서 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC), 모바일 폰, 스마트 폰(smart phone), 스마트 와치(smart watch), 태블릿 PC(Personal Computer), 와치 폰(watch phone), 및 이동 통신 단말기 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 및 모니터 등의 표시 화면으로 널리 사용되고 있다.
상기 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 디스플레이 패널, 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로, 및 게이트 라인에 스캔 펄스를 공급하기 위한 쉬프트 레지스터로 이루어진 게이트 구동 회로를 포함한다.
최근에는, 회로 부품의 구성을 단순화 및 제조 원가를 절감하고, 베젤 폭을 감소시키기 위하여, 각 화소의 박막 트랜지스터의 제조 공정과 동시에 게이트 구동 회로를 구성하는 쉬프트 레지스터의 트랜지스터가 박막 트랜지스터 형태로 디스플레이 패널의 비표시 영역에 내장된 GIP(Gate In Panel) 구조의 디스플레이 장치가 사용되고 있다.
한편, 디스플레이 패널에 공급되는 스캔 펄스는 구동 조건에 따라 그 듀티비를 적절하게 설정할 수 있는 바, 특히 이 스캔펄스의 듀티비가 작을 경우 로우 상태로 유지되는 로우 구간이 길어져 스테이지의 출력 기간에 스캔 펄스가 정상적으로 출력되지 않는 문제점이 발생할 수 있다. 이러한 문제점을 해결하기 위하여, 본 출원의 발명자에 의해 제안한 대한민국 공개특허 제10-2014-0020391호에는 스캔용 클럭 펄스보다 더 오랫동안 하이 상태를 유지하는 캐리용 클럭 펄스를 이용하여 캐리 펄스를 생성하고, 이 캐리 펄스를 이용하여 박막 트랜지스터를 충분한 시간 동안 턴-온시킬 수 있는 쉬프트 레지스터를 제안한 바 있다. 그러나, 본 출원의 발명자에 의해 제안된 쉬프트 레지스터는 별도의 캐리용 클럭 펄스를 공급하기 위한 라인이 추가됨에 따라 클럭 라인부의 크기 또는 면적이 증가하였고, 이로 인하여 디스플레이 장치의 베젤 폭을 증가시키는 문제점이 있다.
본 출원은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 클럭 라인부의 크기가 감소된 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 출원은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 얇은 베젤 폭을 갖는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 출원에 따른 쉬프트 레지스터는 게이트 쉬프트 클럭 라인로부터 공급되는 게이트 쉬프트 클럭을 스캔 펄스로 출력하고 캐리 쉬프트 클럭 라인으로부터 공급되는 캐리 쉬프트 클럭을 캐리 펄스로 출력하는 스테이지를 포함하며, 캐리 쉬프트 클럭 라인과 게이트 쉬프트 클럭 라인은 서로 중첩된다.
상기 과제의 해결 수단에 의하면, 본 출원은 클럭 라인부의 크기가 감소된 쉬프트 레지스터를 제공할 수 있으며, 쉬프트 레지스터의 크기 감소로 인하여 얇은 베젤 폭을 갖는 디스플레이 장치를 제공할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 2는 본 출원의 일 예에 따른 디스플레이 장치를 설명하기 위한 도면이고, 도 3은 도 2에 도시된 A 부분의 확대도이다.
도 4는 도 3에 도시된 클럭 라인과 링크 라인 및 스테이지 간의 연결 구조를 설명하기 위한 도면이다.
도 5는 도 4에 도시된 선 I-I'의 단면도이다.
도 6은 도 4에 도시된 선 II-II'의 단면도이다.
도 7은 본 출원의 일 예에 따른 게이트 쉬프트 클럭 라인과 캐리 쉬프트 클럭 라인의 등가 회로도이다.
도 8은 도 7의 등가 회로도를 이용한 게이트 쉬프트 클럭과 캐리 쉬프트 클럭을 나타내는 파형도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 출원의 일 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 1을 참조하면, 본 예에 따른 쉬프트 레지스터(100)는 j(j는 2이상의 자연수)개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114), k(k는 j와 같거나 작은 자연수)개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124), 및 n개의 스테이지(ST1 내지 STn)를 포함한다. 이하에서는, j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114)을 “게이트 쉬프트 클럭 라인들(110)”이라 통칭하고, k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124)을 “캐리 쉬프트 클럭 라인들(120)”이라 통칭하기로 한다.
상기 게이트 쉬프트 클럭 라인들(110) 각각은 기판 상에 정의된 클럭 라인부(101) 상에 일정한 간격을 가지도록 서로 나란하게 마련되고, 그 길이 방향은 기판의 제 1 길이 방향, 예를 들어 단변 길이 방향과 나란할 수 있다.
상기 게이트 쉬프트 클럭 라인들(110)은 외부로부터 공급되는 j개의 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4)을 각각 수신한다. 상기 j개의 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4) 각각은 고전위 전압 레벨을 갖는 하이 기간과 트랜지스터를 턴-오프시킬 수 있는 저전위 전압 레벨을 갖는 로우 기간이 일정한 주기로 순환 반복한다. j개의 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4) 각각의 위상은 디스플레이 패널의 1 수평 기간 단위로 쉬프트될 수 있으나, 이에 한정되지 않고 다양하게 설정될 수 있다.
상기 캐리 쉬프트 클럭 라인들(120) 각각은 게이트 쉬프트 클럭 라인들(110) 각각과 일대일로 중첩된다. 즉, 캐리 쉬프트 클럭 라인들(120) 각각은 절연체를 사이에 두고 게이트 쉬프트 클럭 라인들(110)과 각각 중첩된다.
상기 캐리 쉬프트 클럭 라인들(120)은 외부로부터 공급되는 해당 캐리 쉬프트 클럭(CSC1, CSC2, CSC3, CSC4)을 각각 수신한다. 상기 캐리 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4) 각각은 트랜지스터를 턴-온시킬 수 있는 고전위 전압 레벨을 갖는 하이 기간과 트랜지스터를 턴-오프시킬 수 있는 저전위 전압 레벨을 갖는 로우 기간이 일정한 주기로 순환 반복한다. 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4) 각각의 위상은 디스플레이 패널의 1 수평 기간 단위로 쉬프트될 수 있으나, 이에 한정되지 않고 다양하게 설정될 수 있다.
일 예에 따른 캐리 쉬프트 클럭(CSC1, CSC2, CSC3, CSC4)과 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4)은 서로 동위상을 갖는다. 여기서, 동위상은 로우 구간에서 하이 구간으로의 라이징 시점이 실질적으로 동일한 것으로 정의될 수 있다.
일 예에 따른 캐리 쉬프트 클럭(CSC1, CSC2, CSC3, CSC4)과 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4)은 서로 동위상을 가지되, 서로 동일하거나 다른 전압 레벨을 가질 수 있다. 예를 들어, 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4)의 저전위 전압 레벨은 캐리 쉬프트 클럭(CSC1, CSC2, CSC3, CSC4)의 저전위 전압 레벨과 같거나 낮을 수 있고, 게이트 쉬프트 클럭(GSC1, GSC2, GSC3, GSC4)의 고전위 전압 레벨은 캐리 쉬프트 클럭(CSC1, CSC2, CSC3, CSC4)의 고전위 전압 레벨과 같거나 높을 수 있다.
일 예에 따른 게이트 쉬프트 클럭 라인들(110)과 캐리 쉬프트 클럭 라인들(120)은 서로 동일하거나 다른 금속 물질로 이루어질 수 있다. 예를 들어, 게이트 쉬프트 클럭 라인들(110)은 제 1 금속 물질로 이루어지고, 캐리 쉬프트 클럭 라인들(120)은 게이트 쉬프트 클럭 라인들(110)을 덮는 절연층 상에 제 1 금속 물질과 다른 제 2 금속 물질로 이루어질 수 있다.
서로 중첩되는 게이트 쉬프트 클럭 라인들(110)과 캐리 쉬프트 클럭 라인들(120)은 서로 다른 폭을 가질 수 있다. 예를 들어, 게이트 쉬프트 클럭 라인들(110)은 제 1 폭을 가지며, 캐리 쉬프트 클럭 라인들(120)은 제 1 폭보다 좁은 제 2 폭을 가질 수 있다. 여기서, 게이트 쉬프트 클럭 라인들(110)은 스테이지를 통해서 외부로 출력되는 스캔 펄스(SP)로 사용되기 때문에 전압 안정성과 전압 강하가 최소화될 수 있도록 상대적으로 넓은 제 1 폭을 가질 수 있다. 그리고, 캐리 쉬프트 클럭 라인들(120)은 쉬프트 레지스터(100)의 외부로 출력되지 않고 쉬프트 레지스터(100)의 내부에서 스테이지들 간에 사용되기 때문에 게이트 쉬프트 클럭 라인들(110)과 동일한 폭을 가질 필요는 없다. 이에 따라, 게이트 쉬프트 클럭 라인들(110)은 캐리 쉬프트 클럭 라인들(120)보다 좁은 제 2 폭을 가지도록 게이트 쉬프트 클럭 라인들(110)과 중첩되도록 절연층 상에 마련되더라도 회로의 동작에 미치는 영향이 크지 않다.
상기 n개의 스테이지(ST1 내지 STn) 각각은 기판 상에 정의된 쉬프트 레지스터부(103) 상에 마련되고, 게이트 쉬프트 클럭 라인들(110) 중 어느 하나와 캐리 쉬프트 클럭 라인들(120) 중 어느 하나와 전기적으로 연결된다. 이러한 n개의 스테이지(ST1 내지 STn) 각각은 게이트 쉬프트 클럭 라인들(110) 중 어느 하나로부터 공급되는 게이트 쉬프트 클럭(GSC)을 스캔 펄스(SP)로 출력하고, 캐리 쉬프트 클럭 라인들(120) 중 어느 하나로부터 공급되는 캐리 쉬프트 클럭(CSC)을 캐리 펄스(CP)로 출력한다. 즉, n개의 스테이지(ST1 내지 STn) 각각은 게이트 스타트 펄스(Vst)에 따라 종속적으로 구동되어 스캔 펄스(SP) 및 캐리 펄스 (CP)를 정해진 순서에 따라 출력한다. 여기서, 게이트 스타트 신호(Vst)는 제 1 스테이지(ST1)에 공급된다. 제 2 내지 제 n 스테이지(ST2 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)로부터 출력되는 캐리 펄스(CP)를 게이트 스타트 신호(Vst)로 공급받는다. 그리고, 제 1 내지 제 n-1 스테이지(ST1 내지 STn-1) 각각은 다음 단 제 2 내지 제 n 스테이지(ST2 내지 STn)로부터 출력되는 스캔 펄스(SP)를 리셋 신호로 공급받는다.
이와 같은, n개의 스테이지(ST1 내지 STn) 각각의 내부 구성은 본 출원의 발명자에 의해 제안한 대한민국 공개특허 제10-2014-0020391호에 개시된 스테이지와 동일한 구성을 가지므로, 이에 대한 설명은 생략하기로 한다. 나아가, n개의 스테이지(ST1 내지 STn) 각각은 본 예에 따른 게이트 쉬프트 클럭들과 캐리 쉬프트 클럭들과 같이 서로 동위상을 가지면서, 2개 이상의 게이트 쉬프트 클럭과 1개 이상의 캐리 쉬프트 클럭을 이용하여 스캔 펄스와 캐리 펄스를 각각 출력하는 스테이지로 변경 가능하다.
예를 들어, 본 출원의 일 예에 따른 n개의 스테이지(ST1 내지 STn)는 대한민국 공개특허 제10-2015-0040750호 또는 제10-2015-0126286호에 개시된 스테이지로 변경 가능하므로, 본 출원은 상기의 문헌들에 개시된 스테이지를 포함한다.
따라서, 본 예에 따른 n개의 스테이지(ST1 내지 STn)는 서로 동위상을 가지되 서로 같거나 다른 전압 레벨을 갖는 게이트 쉬프트 클럭들과 캐리 쉬프트 클럭들을 이용하여 제 1 클럭 펄스와 제 2 클럭 펄스를 동시에 출력할 수 있도록 액정 디스플레이 패널 또는 발광 디스플레이 패널에 적용된 스테이지로 변경될 수 있다.
이와 같은, 본 예에 따른 쉬프트 레지스터(100)는 게이트 쉬프트 클럭 라인들(110)과 캐리 쉬프트 클럭 라인들(120)이 서로 중첩됨으로써 클럭 라인부의 크기 또는 폭이 감소될 수 있다. 예를 들어, 게이트 쉬프트 클럭 라인들(110)과 캐리 쉬프트 클럭 라인들(120)이 각각 6개씩 배치되고, 하나의 게이트 쉬프트 클럭 라인 폭이 150um이고, 캐리 쉬프트 클럭 라인 폭이 100um이며, 클럭 라인 간의 간격이 20um일 경우, 본 예는 클럭 라인부의 전체적인 폭을 0.7mm 정도 감소시킬 수 있다.
도 2는 본 출원의 일 예에 따른 디스플레이 장치를 설명하기 위한 도면이고, 도 3은 도 2에 도시된 A 부분의 확대도이다.
도 2 및 도 3을 참조하면, 본 예에 따른 디스플레이 장치는 디스플레이 패널(200), 복수의 데이터 구동부(300), 인쇄 회로 기판(400), 타이밍 제어부(500), 및 게이트 구동부(600)를 포함한다.
상기 디스플레이 패널(200)은 대향 합착된 제 1 기판(210)과 제 2 기판(230)을 포함한다.
상기 제 1 기판(210)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역마다 형성된 복수의 화소(P)를 갖는 표시 영역(AA), 및 표시 영역(AA)의 주변에 마련된 비표시 영역(IA)을 포함한다.
상기 복수의 화소(P) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 스캔 펄스와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 신호에 따라 영상을 표시하는 화소셀을 포함한다. 이때, 화소셀은 적어도 하나의 박막 트랜지스터(T)와 적어도 하나의 커패시터를 포함하여 구성되는 것으로, 데이터 신호에 따른 액정 구동을 통해 영상을 표시하거나, 데이터 신호에 따른 전자 발광체의 발광을 통해 영상을 표시할 수 있다. 여기서, 전자 발광체는 유기 발광체, 양자점 발광체, 또는 양자점 발광체 등을 포함하는 무기 발광체일 수 있다.
상기 제 1 기판(210)은 일측 비표시 영역(IA)에 마련된 복수의 패드부(211)를 포함한다.
상기 복수의 패드부(211) 각각은 일측 비표시 영역(IA) 일정한 간격으로 마련된다. 복수의 패드부(211) 중 첫번째 패드부와 마지막 패드부 중 적어도 하나는 데이터 패드 영역(211a), 게이트 패드 영역(211b), 및 게이트 전원 패드 영역(211c)을 포함하며, 나머지 패드부는 데이터 패드 영역(211a)만을 가질 수 있다.
상기 데이터 패드 영역(211a)은 데이터 링크 라인들(212)을 통해서 해당하는 데이터 라인(DL)과 일대일로 연결되는 복수의 데이터 패드를 포함한다.
상기 게이트 패드 영역(211b)은 클럭 링크 라인들(213)을 통해서 게이트 구동부(400)에 연결되는 j개의 게이트 클럭 패드 및 k개의 캐리 클럭 패드를 갖는 게이트 패드부를 포함한다.
상기 게이트 전원 패드 영역(211c)은 게이트 전원 링크 라인들(214)을 통해서 게이트 구동부(400)에 연결되는 복수의 게이트 전원 패드를 포함한다.
상기 제 2 기판(230)은 비표시 영역(IA)을 제외한 나머지 제 1 기판(210) 전체를 덮는다. 이때, 각 화소(P)가 액정셀로 이루어지거나 백색 광을 발광하는 화소셀로 이루어질 경우, 제 2 기판(230)에는 각 화소(P)에 중첩되는 컬러 필터층이 형성될 수 있다.
상기 복수의 데이터 구동부(300)는 디스플레이 패널(200)의 제 1 기판(210)에 마련된 복수의 패드부(211)에 부착되어 복수의 데이터 라인(DL)에 데이터 신호를 공급한다. 이를 위해, 일 예에 따른 복수의 데이터 구동부(300) 각각은 데이터 연성 회로 필름(310) 및 데이터 구동 집적 회로(330)를 포함한다.
상기 데이터 연성 회로 필름(310)은 필름 부착 공정에 의해 복수의 패드부(211)에 부착된다.
상기 데이터 구동 집적 회로(330)는 데이터 연성 회로 필름(310)에 실장된다. 이러한, 데이터 구동 집적 회로(330)는 데이터 연성 회로 필름(310)을 통해 입력되는 화소 데이터와 데이터 제어 신호 및 복수의 기준 감마 전압을 이용하여 화소 데이터를 아날로그 형태의 데이터 신호로 변환하고, 변환된 데이터 신호를 데이터 연성 회로 필름(310)과 복수의 데이터 패드와 데이터 링크 라인들(212)을 통해서 해당하는 데이터 라인(DL)에 공급한다.
상기 인쇄 회로 기판(400)은 복수의 데이터 구동부(300) 각각의 데이터 연성 회로 필름(310)에 공통적으로 연결된다. 인쇄 회로 기판(400)에는 타이밍 제어부(500), 유저 커넥터, 및 전원 생성부(550) 등이 실장된다. 이러한 인쇄 회로 기판(400)은 유저 커넥터를 통해 외부의 디스플레이 구동 시스템으로부터 공급되는 영상 데이터 및 타이밍 동기 신호를 타이밍 제어부(500)로 전달하고, 유저 커넥터를 통해 입력되는 입력 전원을 전원 생성부(550)에 전달한다.
상기 타이밍 제어부(500)는 인쇄 회로 기판(400)을 통해 전달되는 영상 데이터 및 타이밍 동기 신호를 수신하고, 타이밍 동기 신호를 기반으로 영상 데이터를 디스플레이 패널(200)의 구동에 알맞도록 정렬하여 화소 데이터를 생성하고, 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성한다. 상기 화소 데이터 및 데이터 제어 신호는 인쇄 회로 기판(400)과 데이터 연성 회로 필름(310)을 통해 해당하는 데이터 구동 집적 회로(330)에 공급된다.
상기 타이밍 제어부(500)는 타이밍 동기 신호를 기반으로 게이트 스타트 신호, j개의 게이트 쉬프트 클럭, 및 k개의 캐리 쉬프트 클럭을 포함하는 게이트 제어 신호를 생성한다. 상기 게이트 제어 신호는 인쇄 회로 기판(400)과 첫 번째 및 마지막 데이터 연성 회로 필름(310) 및 제 1 기판(210)을 통해 게이트 구동부(600)에 공급된다.
상기 전원 생성부(550)는 입력 전원을 이용하여 각기 다른 전압 레벨을 갖는 복수의 기준 감마 전압을 생성하여 데이터 구동 집적 회로(330)에 공급한다. 또한, 전원 생성부(550)는 입력 전원을 이용하여 공통 전압, 고전위 전압, 저전위 전압, 및 구동 전압을 생성하고, 이 전압을 필요로 하는 구성 요소에 공급한다.
상기 게이트 구동부(600)는 복수의 게이트 라인(GL)과 일대일로 연결되도록 제 1 기판(210)의 비표시 영역(IA)에 마련되고, 클럭 링크 라인들(213)과 복수의 게이트 패드, 및 게이트 전원 링크 라인들(214)과 복수의 게이트 전원 패드에 연결된다. 이러한 게이트 구동부(600)는 타이밍 제어부(500)로부터 공급되는 게이트 제어 신호 및 인쇄 회로 기판(400)으로부터 공급되는 게이트 구동 전압을 기반으로, 정해진 순서에 해당하는 게이트 라인(GL)에 스캔 펄스를 공급한다. 이때, 게이트 제어 신호는 복수의 게이트 패드를 통해서 게이트 구동부(600)에 공급되고, 게이트 구동 전압은 복수의 게이트 전원 패드를 통해서 게이트 구동부(600)에 공급된다.
일 예에 따른 게이트 구동부(600)는 제 1 및 제 2 게이트 구동 회로(600a, 600b)를 포함한다. 여기서, 제 1 및 제 2 게이트 구동 회로(600a, 600b) 중 어느 하나는 생략 가능하다.
상기 제 1 게이트 구동 회로(600a)는 복수의 게이트 라인(GL) 각각의 일단과 일대일로 연결되도록 제 1 기판(210)의 좌측 비표시 영역(IA)에 마련된다.
상기 제 2 게이트 구동 회로(600b)는 복수의 게이트 라인(GL) 각각의 타단과 일대일로 연결되도록 제 1 기판(210)의 우측 비표시 영역(IA)에 마련된다.
상기 제 1 및 제 2 게이트 구동 회로(600a, 600b) 각각은 클럭 라인부(610), 전원 라인부(630), 및 스테이지부(650)를 포함한다.
상기 클럭 라인부(610)는 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 및 k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124)을 포함하는 것으로, 도 1에 도시된 바와 동일하므로 이에 대한 설명은 생략하기로 한다.
상기 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각은 클럭 링크 라인들(213) 중 j개의 게이트 클럭 링크 라인을 통해서 해당하는 게이트 패드에 전기적으로 연결된다.
상기 k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124) 각각은 클럭 링크 라인들(213) 중 k개의 캐리 클럭 링크 라인을 통해서 해당하는 게이트 패드에 전기적으로 연결된다.
상기 전원 라인부(630)는 클럭 라인부(610)로부터 제 1 기판(210)의 끝단 쪽으로 이격되고, 캐리 쉬프트 클럭 라인과 서로 나란하도록 마련된 복수의 전원 공급 라인(631, 633, 635)을 포함한다. 복수의 전원 공급 라인(631, 633, 635) 각각은 해당하는 게이트 전원 링크 라인(214)을 통해서 해당하는 게이트 전원 패드에 전기적으로 연결된다.
상기 스테이지부(650)는 게이트 쉬프트 클럭 라인들(110) 중 어느 하나, 캐리 쉬프트 클럭 라인들(120) 중 어느 하나, 및 복수의 전원 공급 라인(631, 633, 635)에 연결된 n개의 스테이지(ST1~ST4, …)를 포함한다. 복수의 스테이지(ST1~ST4, …) 각각은 화소(P)의 박막 트랜지스터(T)의 제조 공정과 함께 제 1 기판(210) 상에 마련된 산화물 반도체층을 갖는 복수의 산화물 박막 트랜지스터를 포함한다 이와 같은, n개의 스테이지(ST1~ST4, …) 각각의 내부 구성은 대한민국 공개특허 제10-2014-0020391호에 개시된 스테이지와 동일한 구성을 가지거나, 대한민국 공개특허 제10-2015-0040750호 또는 제10-2015-0126286호에 개시된 스테이지의 구성으로 변경될 수 있다. 이에 따라, n개의 스테이지(ST1~ST4, …) 각각에 대한 구체적인 구성 및 동작은 상기의 문헌들에 개시된 내용으로 대신하기로 한다.
도 4는 도 3에 도시된 클럭 라인과 링크 라인 및 스테이지 간의 연결 구조를 설명하기 위한 도면이고, 도 5는 도 4에 도시된 선 I-I'의 단면도이며, 도 6은 도 4에 도시된 선 II-II'의 단면도이다.
도 4 내지 도 6을 참조하면, 일 예에 따른 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각은 제 1 기판(210)의 상면(210a)에 일정한 간격을 가지면서 제 1 폭(W1)을 가지도록 나란하게 마련된다. 이와 대응되는 클럭 링크 라인들(213)은 제 1 기판(210)의 상면(210a)에 마련되고, 클럭 링크 라인들(213) 중 j개의 게이트 클럭 링크 라인 각각은 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각의 상측 끝단과 게이트 패드(GLP) 사이를 전기적으로 연결한다. 이때, j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각과 j개의 게이트 클럭 링크 라인(213)은 동일층에 마련된다.
상기 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각은 일측면 일부로부터 스테이지부(650) 쪽으로 연장되어 해당하는 스테이지(ST)에 마련된 제 1 풀-업 박막 트랜지스터에 연결된다. 여기서, 제 1 풀-업 박막 트랜지스터는 제 1 노드의 전압에 따라 해당하는 게이트 쉬프트 클럭 라인(111, 112, 113, 114)으로부터 공급되는 게이트 쉬프트 클럭을 스캔 펄스로 출력하는 역할을 한다.
일 예에 따른 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각은 박막 트랜지스터의 게이트 전극 물질로 이루어질 수 있으며, 게이트 절연층(221)에 의해 덮인다.
상기 k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124) 각각은 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각과 일대일로 중첩되도록 게이트 절연층(221) 상에 마련된다. 즉, k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124) 각각과 j개의 게이트 쉬프트 클럭 라인(111, 112, 113, 114) 각각은 게이트 절연층(221)을 사이에 두고 상하로 배치된다.
일 예에 따른 k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124) 각은 박막 트랜지스터의 소스/드레인 전극 물질로 이루어질 수 있으며, 층간 절연층(223)에 의해 덮인다.
상기 k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124) 각각의 상측 끝단은 클럭 링크 라인들(213) 중 k개의 캐리 클럭 링크 라인(CCLL) 각각과 중첩되도록 연장되고 게이트 절연층(221)에 마련된 컨택홀(CH)을 통해서 해당하는 캐리 클럭 링크 라인(CCLL)과 전기적으로 연결된다.
또한, 상기 k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124) 각각의 일측면 일부로부터 스테이지부(650) 쪽으로 연장된 해당하는 스테이지(ST)에 마련된 제 2 풀-업 박막 트랜지스터에 연결된다. 여기서, 제 2 풀-업 박막 트랜지스터는 제 1 노드의 전압에 따라 해당하는 캐리 쉬프트 클럭 라인(121, 122, 123, 124)으로부터 공급되는 캐리 쉬프트 클럭을 캐리 펄스로 출력하는 역할을 한다.
선택적으로, k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124)과 k개의 캐리 클럭 링크 라인은 컨택홀(CH)을 통해서 직접 연결되지 않고, 브리지 라인을 통해서 서로 연결될 수도 있다. 상기 브리지 라인은 패드와 동일층에 마련되고 캐리 쉬프트 클럭 라인(121, 122, 123, 124)의 상측 끝단과 중첩되는 제 1 브리지 컨택홀을 통해서 캐리 쉬프트 클럭 라인(121, 122, 123, 124)의 상층 끝단에 연결되며, 캐리 클럭 링크 라인의 하측 끝단과 중첩되는 제 2 브리지 컨택홀을 통해서 캐리 클럭 링크 라인의 하측 끝단과 연결될 수도 있다. 결과적으로, 본 예에 따른 k개의 캐리 쉬프트 클럭 라인(121, 122, 123, 124)과 k개의 캐리 클럭 링크 라인 간의 전기적 연결은 추가적인 공정 없이 화소의 제조 공정과 함께 형성될 수 있도록 변경될 수 있다.
선택적으로, 도 5 및 도 6에서는 게이트 쉬프트 클럭 라인이 박막 트랜지스터의 게이트 전극 물질로 이루어지고, 캐리 쉬프트 클럭 라인이 박막 트랜지스터의 소스/드레인 전극 물질로 이루어지는 것으로 도시하였지만, 이에 한정되지 않고, 게이트 쉬프트 클럭 라인과 캐리 쉬프트 클럭 라인은 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 마련된 서로 다른 금속층 중에서 선택될 수 있다.
선택적으로, 도 1, 3, 및 도 4에서는, 게이트 쉬프트 클럭 라인들과 캐리 쉬프트 클럭 라인들 각각을 4개씩 도시하였지만, 이에 한정되지 않고, 스테이지의 내부 회로 구성에 따라 게이트 쉬프트 클럭 라인들의 개수와 캐리 쉬프트 클럭 라인들의 개수는 다를 수 있다. 예를 들어, 게이트 쉬프트 클럭 라인들의 개수가 캐리 쉬프트 클럭 라인들의 개수보다 많을 수 있고, 이때 캐리 쉬프트 클럭 라인들과 중첩되지 않는 적어도 하나의 나머지 게이트 쉬프트 클럭 라인의 폭은 캐리 쉬프트 클럭 라인과 중첩되는 다른 게이트 쉬프트 클럭 라인의 폭과 동일하거나 동일하지 않을 수 있다. 반대로, 캐리 쉬프트 클럭 라인들의 개수가 게이트 쉬프트 클럭 라인들의 개수보다 많을 수 있고, 이때 게이트 쉬프트 클럭 라인들과 중첩되지 않는 적어도 하나의 나머지 캐리 쉬프트 클럭 라인의 폭 역시 게이트 쉬프트 클럭 라인과 중첩되는 다른 캐리 쉬프트 클럭 라인의 폭과 동일하거나 동일하지 않을 수 있다.
도 7은 본 출원의 일 예에 따른 게이트 쉬프트 클럭 라인과 캐리 쉬프트 클럭 라인의 등가 회로도이고, 도 8은 도 7의 등가 회로도를 이용한 게이트 쉬프트 클럭과 캐리 쉬프트 클럭을 나타내는 파형도이다.
도 7 및 도 8을 참조하면, 게이트 쉬프트 클럭 라인(110)은 전기적으로 직렬 연결된 복수의 제 1 저항(R11 내지 R1n) 및 복수의 제 1 저항(R11 내지 R1n) 각각과 전기적으로 병렬 연결된 복수의 제 1 정전 용량(C11 내지 C1n)으로 나타낼 수 있다. 그리고, 캐리 쉬프트 클럭 라인(120) 역시 전기적으로 직렬 연결된 복수의 제 2 저항(R21 내지 R2n) 및 복수의 제 2 저항(R21 내지 R2n) 각각과 전기적으로 병렬 연결된 복수의 제 2 정전 용량(C21 내지 C2n)으로 나타낼 수 있다. 이에 따라, 게이트 쉬프트 클럭 라인(110)에 인가되는 게이트 쉬프트 클럭(GSC)의 라이징 기간과 폴링 기간은 복수의 제 1 저항(R11 내지 R1n)과 복수의 제 1 정전 용량(C11 내지 C1n)에 의한 RC 로드(load)에 영향을 받는다. 또한, 캐리 쉬프트 클럭 라인(120)에 인가되는 캐리 쉬프트 클럭(CSC)의 라이징 기간과 폴링 기간 역시 복수의 제 2 저항(R21 내지 R2n)과 복수의 제 2 정전 용량(C21 내지 C2n)에 의한 RC 로드(load)에 영향을 받는다.
상기 게이트 쉬프트 클럭 라인(110)과 캐리 쉬프트 클럭 라인(120)이 절연층을 사이에 두로 서로 중첩됨에 따라 게이트 쉬프트 클럭 라인(110)과 캐리 쉬프트 클럭 라인(120)에는 복수의 제 3 정전 용량(C31 내지 C3n)이 형성된다.
상기 복수의 제 1 저항(R11 내지 R1n)과 복수의 제 2 저항(R21 내지 R2n)은 해당 클럭 라인의 물질에 따라 다르며, 복수의 제 1 정전용량(C11 내지 C1n)과 복수의 제 2 정전용량(C21 내지 C2n) 역시 해당 클럭 라인의 물질에 따라 다르다.
이에 따라, 상기 게이트 쉬프트 클럭 라인(110)과 캐리 쉬프트 클럭 라인(120) 각각은 공급되는 해당 클럭 신호(GSC, CSC)에 대해 서로 다른 전송 속도를 가지게 된다.
그러나, 본 출원에 따른 발명은 게이트 쉬프트 클럭 라인(110)에 공급되는 게이트 쉬프트 클럭(GSC)과 캐리 쉬프트 클럭 라인(120)에 공급되는 캐리 쉬프트 클럭(CSC)이 서로 동위상을 가지기 때문에, 복수의 제 3 정전 용량(C31 내지 C3n)에 의한 커플링 효과에 의해 게이트 쉬프트 클럭(GSC)과 캐리 쉬프트 클럭(CSC)의 전달 속도가 증가하게 된다. 이때, 게이트 쉬프트 클럭(GSC)의 RC 로드(load)와 캐리 쉬프트 클럭 라인(120)의 RC 로드(load)의 차이가 클 경우, 클럭의 전송 속도가 증가될 수 있다. 이에 따라, 상기 게이트 쉬프트 클럭 라인(110)에 공급되는 게이트 쉬프트 클럭(GSC)은 특정 전압까지 라이징 및 폴링 속도가 빨라지게 된다.
따라서, 도 8에 따르면, 본 예에 따른 게이트 쉬프트 클럭의 파형(G1)은 종래의 게이트 쉬프트 클럭의 파형(G1)과 동등 이상의 전달 속도를 가지는 것을 확인할 수 있다. 또한, 본 예에 따른 캐리 쉬프트 클럭의 파형(G3)은 종래의 캐리 쉬프트 클럭의 파형(G4)과 동등 이상의 전달 속도를 가지는 것을 확인할 수 있다.
결과적으로, 본 출원에 따른 쉬프트 레지스터는 쉬프트 클럭 라인(120)이 절연층을 사이에 두로 서로 중첩됨으로써 클럭 라인부의 크기 또는 폭이 감소될 수 있으며, 이를 통해 디스플레이 장치의 베젤 폭(BW)을 감소시킬 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
110: 쉬프트 레지스터 110: 게이트 쉬프트 클럭 라인들
120: 캐리 쉬프트 클럭 라인들 200: 디스플레이 패널
210: 제 1 기판 211: 패드부
230: 제 2 기판 600: 게이트 구동부
600a, 600b: 게이트 구동 회로 610: 클럭 라인부
630: 전원 라인부 650: 스테이지부

Claims (10)

  1. 서로 나란하게 배치된 j(j는 2이상의 자연수)개의 게이트 쉬프트 클럭 라인;
    서로 나란하게 배치된 k(k는 j와 같거나 작은 자연수)개의 캐리 쉬프트 클럭 라인; 및
    상기 j개의 게이트 쉬프트 클럭 라인 중 어느 하나로부터 공급되는 게이트 쉬프트 클럭을 스캔 펄스로 출력하고, 상기 k개의 캐리 쉬프트 클럭 라인 중 어느 하나로부터 공급되는 캐리 쉬프트 클럭을 캐리 펄스로 출력하는 n개의 스테이지를 포함하며,
    상기 k개의 캐리 쉬프트 클럭 라인은 상기 j개의 게이트 쉬프트 클럭 라인과 중첩되며,
    서로 중첩되는 게이트 쉬프트 클럭 라인과 캐리 쉬프트 클럭 라인에 각각 공급되는 게이트 쉬프트 클럭과 캐리 쉬프트 클럭은 동위상을 갖는 쉬프트 레지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    서로 중첩되는 게이트 쉬프트 클럭 라인과 캐리 쉬프트 클럭 라인에 각각 공급되는 게이트 쉬프트 클럭과 캐리 쉬프트 클럭은 서로 다른 전압 레벨을 갖는, 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 j개의 게이트 쉬프트 클럭 라인은 제 1 금속 물질로 이루어지고,
    상기 k개의 캐리 쉬프트 클럭 라인은 상기 j개의 게이트 쉬프트 클럭 라인의 제 1 금속 물질과 다른 제 2 금속 물질로 이루어진, 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    서로 중첩되는 게이트 쉬프트 클럭 라인과 상기 캐리 쉬프트 클럭 라인은 서로 다른 폭을 갖는, 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 j개의 게이트 쉬프트 클럭 라인 각각은 제 1 폭을 가지며,
    상기 k개의 캐리 쉬프트 클럭 라인 각각은 상기 제 1 폭보다 좁은 제 2 폭을 갖는, 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 k개의 캐리 쉬프트 클럭 라인 각각은 상기 j개의 게이트 쉬프트 클럭 라인을 모두 덮는 절연층 상에 마련되고, 상기 j개의 게이트 쉬프트 클럭 라인보다 좁은 폭을 갖는, 쉬프트 레지스터.
  8. 복수의 게이트 라인과 복수의 데이터 라인에 의해 정의된 화소 영역에 각각 마련된 복수의 화소를 갖는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 디스플레이 패널;
    상기 복수의 게이트 라인 각각에 스캔 펄스를 공급하는 게이트 구동 회로; 및
    상기 복수의 데이터 라인 각각에 해당하는 데이터 전압을 공급하는 데이터 구동 회로를 구비하며,
    상기 게이트 구동 회로는 제 1 항 및 제 3 항 내지 제 7 항 중 어느 한 항에 따른 쉬프트 레지스터를 포함하는, 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 디스플레이 패널의 비표시 영역은,
    j개의 게이트 클럭 패드;
    k개의 캐리 클럭 패드;
    상기 j개의 게이트 클럭 패드와 상기 j개의 게이트 쉬프트 클럭 라인을 일대일로 연결시키는 j개의 게이트 클럭 링크 라인; 및
    상기 k개의 캐리 클럭 패드와 상기 k개의 캐리 쉬프트 클럭 라인을 일대일로 연결시키는 k개의 캐리 클럭 링크 라인을 더 포함하는, 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 j개의 게이트 쉬프트 클럭 라인과 상기 j개의 게이트 클럭 링크 라인은 동일층에 마련되어 서로 직접적으로 연결되고,
    상기 k개의 캐리 쉬프트 클럭 라인과 상기 k개의 캐리 클럭 링크 라인은 서로 다른 층에 마련되어 컨택홀을 통해서 서로 연결된, 디스플레이 장치.
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