KR101920752B1 - 게이트 구동회로 - Google Patents

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Abstract

본 발명은 게이트 구동회로에 관한 것으로, 특히 세트 노드의 전압으로부터 전하의 누출을 방지함으로써 스테이지로부터의 출력을 안정화시킬 수 있는 게이트 구동회로에 관한 것으로, 서로 다른 위상을 갖는 n개(n은 2이상의 자연수)의 출력용 클럭펄스들을 순차적으로 순환하여 출력하는 제 1 클럭발생기; 서로 다른 위상을 갖는 n개의 출력제어용 클럭펄스들을 순차적으로 순환하여 출력하는 제 2 클럭발생기; 상기 제 1 클럭발생기로부터의 n개의 출력용 클럭펄스들 및 상기 제 2 클럭발생기로부터의 n개의 출력제어용 클럭펄스들을 공급받아 다수의 스캔펄스들을 순차적으로 출력하는 쉬프트 레지스터를 포함하며; 서로 인접한 기간에 출력되는 k번째 출력용 클럭펄스 내지 k+s번째(s는 1보다 큰 자연수) 출력용 클럭펄스의 하이구간이 일정기간 중첩하며; k번째 출력제어용 클럭펄스가 k번째 출력용 클럭펄스보다 먼저 상승하며; 상기 k번째 출력제어용 클럭펄스가 k-a(a는 k보다 작은 자연수)번째 출력용 클럭펄스보다 먼저 하강하며; 상기 적어도 하나의 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는 적어도 하나의 출력제어용 클럭펄스들 중 적어도 어느 하나의 하이구간 동안 k+b(b는 자연수)번째 출력용 클럭펄스가 하강함을 특징으로 한다.

Description

게이트 구동회로{GATE DRIVING CIRCUIT}

본 발명은 게이트 구동회로에 관한 것으로, 특히 세트 노드의 전압으로부터 전하의 누출을 방지함으로써 스테이지로부터의 출력을 안정화시킬 수 있는 게이트 구동회로에 관한 것이다.

쉬프트 레지스터는 다수의 스캔펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다. 이를 위해 이 쉬프트 레지스터는 내부에 다수의 스위칭소자들을 포함하는 바, 이 스위칭소자는 산화물 반도체 트랜지스터(oxide transistor)가 사용될 수 있다.

도 1은 종래의 산화물 반도체 트랜지스터의 온도에 따른 게이트 전압과 드레인 전류간의 관계 특성을 나타낸 도면이다.

N타입의 산화물 반도체 트랜지스터가 쉬프트 레지스터에 사용될 경우, 이의 문턱전압이 양의 값을 갖는 것이 바람직하다. 그러나, 도 1에 도시된 바와 같이, 온도가 증가할수록 산화물 반도체 트랜지스터의 문턱전압이 음의 방향으로 이동하게 되는 바, 이로 인해 쉬프트 레지스터의 출력기간에 턴-오프되어야 할 N타입의 산화물 반도체 트랜지스터가 높은 온도에서 정상적으로 턴-오프되지 않아 누설 전류를 발생시키게되며, 이 누설 전류로 인해 세트 노드의 전압이 낮아지게 되어 쉬프트 레지스터의 출력이 정상적으로 발생되지 않는 문제점이 발생된다.

도 2는 종래의 산화물 반도체 트랜지스터의 문턱전압의 변화에 따른 세트 노드의 전압 및 스캔펄스 전압을 나타낸 도면이다.

도 2의 (a)에 도시된 바와 같이, 산화물 반도체 트랜지스터의 문턱전압이 -1일 경우 이의 누설 전류에 의해 세트 노드의 전압이 빠른 속도로 하강하게 되어 출력, 즉 스캔펄스의 전압 역시 빠른 속도로 하강하고 있음을 알 수 있다.

또한 도 2의(b)에 도시된 바와 같이, 산화물 반도체 트랜지스터의 문턱전압이 -3일 경우 이의 누설 전류가 더 증가하여 세트 노드의 전압이 상승조차 되지 않고, 이로 인해 스캔펄스가 전혀 발생되지 않음을 알 수 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 출력을 담당하는 풀업 스위칭소자에 공급되는 클럭펄스와 세트 노드의 충/방전을 담당하는 스위칭소자들에 공급되는 클럭펄스가 서로 다른 형태의 파형을 갖도록 하여 세트 노드로부터의 누설 전류를 방지함으로써 정상적으로 발생시킬 수 있는 게이트 구동회로를 제공하는데 그 목적이 있다.

상술된 목적을 달성하기 위한 본 발명에 따른 게이트 구동회로는, 서로 다른 위상을 갖는 n개(n은 2이상의 자연수)의 출력용 클럭펄스들을 순차적으로 순환하여 출력하는 제 1 클럭발생기; 서로 다른 위상을 갖는 n개의 출력제어용 클럭펄스들을 순차적으로 순환하여 출력하는 제 2 클럭발생기; 상기 제 1 클럭발생기로부터의 n개의 출력용 클럭펄스들 및 상기 제 2 클럭발생기로부터의 n개의 출력제어용 클럭펄스들을 공급받아 다수의 스캔펄스들을 순차적으로 출력하는 쉬프트 레지스터를 포함하며; k번째 출력용 클럭펄스의 하이구간은 k+1번째 출력용 클럭펄스의 하이구간과 일정기간 중첩하며, k번째부터 k+2번째 출력제어용 클럭펄스의 하이구간과 중첩하며; k번째 출력제어용 클럭펄스가 k번째 출력용 클럭펄스보다 먼저 상승하며; k-1번째 출력용 클럭펄스 및 k번째 출력용 클럭펄스보다 먼저 하강하며; 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는 하이구간을 갖는 출력제어용 클럭펄스들 중 어느 하나의 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 한다.

상기 출력용 클럭펄스의 로우구간에 해당하는 전압이 상기 출력제어용 클럭펄스의 로우구간에 해당하는 전압보다 크거나 같은 것을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; p번째(p는 1보다 큰 자연수) 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자; 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자 및 제 2 스타트 펄스를 전송하는 제 2 스타트전송라인 중 어느 하나를 서로 연결하는 제 2 스위칭소자; 및, 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자를 포함하며; 상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; p번째(p는 1보다 큰 자연수) 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자; 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자; 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 리세트 노드를 서로 연결하는 제 3 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 4 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및, 상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자를 포함하며; 상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; p번째(p는 1보다 큰 자연수) 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자; 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자; 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 공통 노드를 서로 연결하는 제 3 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 4 스위칭소자; 상기 공통 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 충전용전원라인과 리세트 노드를 서로 연결하는 제 5 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 제 2 방전용전원라인을 서로 연결하는 제 6 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및, 상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자를 포함하며; 상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; p번째(p는 1보다 큰 자연수) 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자; 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자; 어느 하나의 출력제어용클럭라인으로부터의 출력제어용 클럭펄스 또는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 방전용전압을 전송하는 방전용전원라인을 서로 연결하는 제 3 스위칭소자; 및, 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자를 포함하며; 상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며; 상기 제 3 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않음을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; p번째(p는 1보다 큰 자연수) 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자; 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자; 어느 하나의 출력제어용클럭라인으로부터의 출력제어용 클럭펄스 또는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 출력용클럭전송라인들 중 어느 하나를 서로 연결하는 제 3 스위칭소자; 및, 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자를 포함하며; 상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며; 상기 제 3 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 풀업 스위칭소자에 공급되는 출력용 클럭펄스와 상기 제 3 스위칭소자에 공급되는 출력용 클럭펄스가 동일한 것을 특징으로 한다.

상기 p번째 스테이지는, 상기 p번째 스테이지의 출력단자로부터의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 p번째 스테이지의 출력단자와 어느 하나의 출력용클럭라인을 서로 연결하는 제 4 스위칭소자를 더 포함하며; 상기 풀업 스위칭소자에 공급되는 출력용 클럭펄스와 상기 제 4 스위칭소자에 공급되는 출력용 클럭펄스가 동일한 것을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; p번째(p는 1보다 큰 자연수) 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자; 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자; 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 공통 노드를 서로 연결하는 제 3 스위칭소자; 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 4 스위칭소자; 상기 공통 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 충전용전원라인과 리세트 노드를 서로 연결하는 제 5 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 상기 제 2 방전용전원라인을 서로 연결하는 제 6 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및, 상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자를 포함하며; 상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 p+r번째 스테이지의 출력으로 사용되는 출력용 클럭펄스의 하이구간에 포함됨을 특징으로 한다.

상기 p번째 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인을 서로 연결하는 제 7 스위칭소자를 더 포함하며; 상기 제 7 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않음을 특징으로 한다.

상기 n개의 출력용 클럭펄스들은 서로 다른 위상을 갖는 제 1 내지 제 4 출력용 클럭펄스들 또는 제 1 내지 제 8 출력용 클럭펄스들을 포함하며; 상기 n개의 출력제어용 클럭펄스들은 서로 다른 위상을 갖는 제 1 내지 제 4 출력제어용 클럭펄스들 또는 제 1 내지 제 8 출력제어용 클럭펄스들을 포함함을 특징으로 한다.

상기 제 1 클럭발생기는 제 1 내지 제 4 출력용 클럭펄스들을 순차적으로 순환하여 출력하며; 상기 제 2 클럭발생기는 제 1 내지 제 4 출력제어용 클럭펄스들을 순차적으로 순환하여 출력하며; 상기 제 1 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 상승하며; 상기 제 1 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 하강하며; 제 4 출력제어용 클럭펄스의 하이구간이 상기 제 1 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 4 출력제어용 클럭펄스의 하이구간 동안 제 2 출력용 클럭펄스가 하강하며; 상기 제 2 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 상승하며; 상기 제 2 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 하강하며; 제 1 출력제어용 클럭펄스의 하이구간이 상기 제 2 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 1 출력제어용 클럭펄스의 하이구간 동안 제 3 출력용 클럭펄스가 하강하며; 상기 제 3 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 상승하며; 상기 제 3 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 하강하며; 제 2 출력제어용 클럭펄스의 하이구간이 상기 제 3 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 2 출력제어용 클럭펄스의 하이구간 동안 제 4 출력용 클럭펄스가 하강하며; 상기 제 4 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 상승하며; 상기 제 4 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 하강하며; 제 3 출력제어용 클럭펄스의 하이구간이 상기 제 4 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 3 출력제어용 클럭펄스의 하이구간 동안 제 1 출력용 클럭펄스가 하강함을 특징으로 한다.

상기 제 1 클럭발생기는 제 1 내지 제 8 출력용 클럭펄스들을 순차적으로 순환하여 출력하며; 서로 인접한 3개의 출력용 클럭펄스들의 하이구간들이 일정구간 중첩하며; 상기 제 2 클럭발생기는 제 1 내지 제 8 출력제어용 클럭펄스들을 순차적으로 순환하여 출력하며; 서로 인접한 2개의 출력제어용 클럭펄스들의 하이구간들이 일정구간 중첩하며; 상기 제 1 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 상승하며; 상기 제 1 출력제어용 클럭펄스가 제 7 출력용 클럭펄스보다 먼저 하강하며; 제 6, 제 7 및 제 8 출력제어용 클럭펄스의 하이구간이 상기 제 1 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 6 출력제어용 클럭펄스의 하이구간 동안 제 3 출력용 클럭펄스가 하강하며; 상기 제 2 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 상승하며; 상기 제 2 출력제어용 클럭펄스가 제 8 출력용 클럭펄스보다 먼저 하강하며; 제 7, 제 8 및 제 1 출력제어용 클럭펄스의 하이구간이 상기 제 2 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 7 출력제어용 클럭펄스의 하이구간 동안 제 4 출력용 클럭펄스가 하강하며; 상기 제 3 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 상승하며; 상기 제 3 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 하강하며; 제 8, 제 1 및 제 2 출력제어용 클럭펄스의 하이구간이 상기 제 3 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 8 출력제어용 클럭펄스의 하이구간 동안 제 5 출력용 클럭펄스가 하강하며; 상기 제 4 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 상승하며; 상기 제 4 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 하강하며; 제 1, 제 2 및 제 3 출력제어용 클럭펄스의 하이구간이 상기 제 4 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 1 출력제어용 클럭펄스의 하이구간 동안 제 6 출력용 클럭펄스가 하강하며; 상기 제 5 출력제어용 클럭펄스가 제 5 출력용 클럭펄스보다 먼저 상승하며; 상기 제 5 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 하강하며; 제 2, 제 3 및 제 4 출력제어용 클럭펄스의 하이구간이 상기 제 5 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 2 출력제어용 클럭펄스의 하이구간 동안 제 7 출력용 클럭펄스가 하강하며; 상기 제 6 출력제어용 클럭펄스가 제 6 출력용 클럭펄스보다 먼저 상승하며; 상기 제 6 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 하강하며; 제 3, 제 4 및 제 5 출력제어용 클럭펄스의 하이구간이 상기 제 6 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 3 출력제어용 클럭펄스의 하이구간 동안 제 8 출력용 클럭펄스가 하강하며; 상기 제 7 출력제어용 클럭펄스가 제 7 출력용 클럭펄스보다 먼저 상승하며; 상기 제 7 출력제어용 클럭펄스가 제 5 출력용 클럭펄스보다 먼저 하강하며; 제 4, 제 5 및 제 6 출력제어용 클럭펄스의 하이구간이 상기 제 7 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 4 출력제어용 클럭펄스의 하이구간 동안 제 1 출력용 클럭펄스가 하강하며; 상기 제 8 출력제어용 클럭펄스가 제 8 출력용 클럭펄스보다 먼저 상승하며; 상기 제 8 출력제어용 클럭펄스가 제 6 출력용 클럭펄스보다 먼저 하강하며; 제 5, 제 6 및 제 7 출력제어용 클럭펄스의 하이구간이 상기 제 8 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 5 출력제어용 클럭펄스의 하이구간 동안 제 2 출력용 클럭펄스가 하강함을 특징으로 한다.

상기 n개의 출력용 클럭펄스들은 순방향으로 출력되는 n개의 순방향 출력용 클럭펄스들 및 역방향으로 출력되는 n개의 역방향 출력용 클럭펄스들을 포함하며; 상기 n개의 출력제어용 클럭펄스들은 순방향으로 출력되는 n개의 순방향 출력제어용 클럭펄스들 및 역방향으로 출력되는 n개의 역방향 출력용 클럭펄스들을 포함함을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 제 1 출력제어용클럭라인들 및 n개의 제 2 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; 상기 스테이지들 중 기수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 기수번째 게이트 라인들에 접속되며; 상기 스테이지들 중 우수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 우수번째 게이트 라인들에 접속되며; 상기 기수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 일부를 공급받음과 아울러 상기 제 1 출력제어용클럭라인들로부터 제공되는 n개의 출력제어용 클럭펄스들을 공급받으며; 상기 우수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 나머지 일부를 공급받음과 아울러 상기 제 2 출력제어용클럭라인들로부터 제공되는 n개의 출력제어용 클럭펄스들을 공급받음을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; 상기 스테이지들 중 기수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 기수번째 게이트 라인들에 접속되며; 상기 스테이지들 중 우수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 우수번째 게이트 라인들에 접속되며; 상기 기수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 일부를 공급받음과 아울러 상기 n개의 출력제어용 클럭펄스들 중 일부를 공급받으며; 상기 우수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 나머지 일부를 공급받음과 아울러 상기 n개의 출력제어용 클럭펄스들 중 나머지 일부를 공급받음을 특징으로 한다.

상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며; 상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며; 상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며; p번째(p는 1보다 큰 자연수) 스테이지는, 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자; 상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 3 스위칭소자; 상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및, 상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자; 및, 어느 하나의 출력용클럭라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함하며; 상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며; 상기 커패시터에 공급되는 출력용클럭펄스와 상기 풀업 스위칭소자에 공급되는 출력용클럭펄스가 동일한 것을 특징으로 한다.

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본 발명에 따르면 출력제어용 클럭펄스의 로우전압이 출력용 클럭펄스의 로우전압(스캔펄스의 로우전압에 대응됨)보다 작으며, 또한 제 1 내지 제 3 방전용전압보다 작게 설정되므로, 이 출력제어용 클럭펄스가 로우전압으로 유지되는 기간에 제 1 및 제 2 스위칭소자를 통해 누설되는 전류를 최소화할 수 있다. 따라서 쉬프트 레지스터로부터의 출력을 안정화시킬 수 있다.

도 1은 종래의 산화물 반도체 트랜지스터의 온도에 따른 게이트 전압과 드레인 전류간의 관계 특성을 나타낸 도면
도 2는 종래의 산화물 반도체 트랜지스터의 문턱전압의 변화에 따른 세트 노드의 전압 및 스캔펄스 전압을 나타낸 도면
도 3은 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면
도 4는 제 1 실시예에 따른 출력제어용 클럭펄스들 및 출력용 클럭펄스들의 타이밍도를 나타낸 도면
도 5는 제 2 실시예에 따른 출력제어용 클럭펄스들 및 출력용 클럭펄스들의 타이밍도를 나타낸 도면
도 6은 도 1의 쉬프트 레지스터의 상세 구성도
도 7 내지 도 13은 제 1 내지 제 7 실시예에 따른 스테이지의 구성을 나타낸 도면
도 14는 순방향 클럭펄스 및 역방향 클럭펄스들을 나타낸 도면
도 15는 도 11의 구조에서 공급되는 역방향 클럭펄스들의 파형을 나타낸 도면
도 16은 도 12의 구조에서 공급되는 역방향 클럭펄스들의 파형을 나타낸 도면
도 17은 두 개의 쉬프트 레지스터를 포함하는 구조를 나타낸 도면
도 18은 도 17의 제 1 및 제 2 쉬프트 레지스터에 구비된 스테이지들의 구성을 나타낸 도면
도 19는 도 17의 제 1 및 제 2 쉬프트 레지스터에 구비된 스테이지들의 또 다른 구성을 나타낸 도면

도 3은 본 발명의 실시예에 따른 게이트 구동회로를 나타낸 도면이다.

본 발명의 실시예에 따른 게이트 구동회로는, 도 3에 도시된 바와 같이, 제 1 클럭발생기(CG1), 제 2 클럭발생기(CG2) 및 쉬프트 레지스터(SR)를 포함한다.

제 1 클럭발생기(CG1)는 서로 다른 위상을 갖는 n개(n은 2이상의 자연수)의 출력용 클럭펄스(CLK)들을 순차적으로 순환하여 출력한다. 즉, 이 제 1 클럭발생기는 제 1 출력용 클럭펄스부터 제 n 출력용 클럭펄스를 순차적으로 출력한 후, 다시 제 1 출력용 클럭펄스부터 제 n 출력용 클럭펄스를 순차적으로 출력한다. 이에 따라 제 1 출력용 클럭펄스부터 제 n 출력용 클럭펄스가 순차적으로, 그리고 순환하며 출력된다. 이 n개의 출력용 클럭펄스들 각각의 하이구간은 동일한 시간길이 또는 서로 다른 시간길이를 가질 수 있다. 또한, 서로 인접한 기간에 출력되는 출력용 클럭펄스들은 이들의 하이구간이 서로 일정시간동안 중첩된다. 이 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송된다.

제 2 클럭발생기(CG2)는 서로 다른 위상을 갖는 n개의 출력제어용 클럭펄스(CLK)들을 순차적으로 순환하여 출력한다. 즉, 이 제 2 클럭발생기(CG2)는 제 1 출력제어용 클럭펄스부터 제 n 출력제어용 클럭펄스를 순차적으로 출력한 후, 다시 제 1 출력제어용 클럭펄스부터 제 n 출력제어용 클럭펄스를 순차적으로 출력한다. 이에 따라 제 1 출력제어용 클럭펄스부터 제 n 출력제어용 클럭펄스가 순차적으로, 그리고 순환하며 출력된다. 이 n개의 출력용 클럭펄스들 각각의 하이구간은 동일한 시간길이 또는 서로 다른 시간길이를 가질 수 있다. 또한, 서로 인접한 기간에 출력되는 출력용 클럭펄스들은 이들의 하이구간이 서로 일정시간동안 중첩될 수도 있으며, 또는 중첩되지 않을 수 있다.

쉬프트 레지스터(SR)는 제 1 클럭발생기(CG1)로부터의 n개의 출력용 클럭펄스들 및 상기 제 2 클럭발생기(CG2)로부터의 n개의 출력제어용 클럭펄스들을 공급받아 h개(h는 2이상의 자연수)의 스캔펄스들을 순차적으로 출력한다.

여기서, 제 1 클럭발생기(CG1)로부터 출력된 출력용 클럭펄스들과 제 2 클럭발생기(CG2)로부터 출력된 출력제어용 클럭펄스들의 형태를 살펴보면 다음과 같다.

도 4는 본 발명의 제 1 실시예에 따른 출력용 클럭펄스들 및 출력제어용 클럭펄스들의 타이밍도를 나타낸 도면이다.

도 4에 도시된 바와 같이 출력용 클럭펄스들은 서로 다른 위상을 갖는 4종의 출력용 클럭펄스들(CLK1 내지 CLK4)을 포함하고 있으며, 출력제어용 클럭펄스들은 서로 다른 위상을 갖는 4종의 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)을 포함하고 있다. 즉, 도 4는 n이 4일 때의 출력용 클럭펄스들 및 출력제어용 클럭펄스들의 파형을 나타낸 것이다.

도 4에 도시된 바와 같이, 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4)의 하이구간은 1/3씩 중첩하고 있다. 즉, 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4)은 각각 주기적으로 발생되는 다수의 임펄스들을 포함하는 바, 각 출력용 클럭펄스의 서로 대응되는 임펄스들의 하이구간이 1/3씩 중첩하고 있다. 구체적으로, 도 4에 도시된 바와 같이, 제 1 내지 제 4 출력용 클럭펄스들 각각의 하이구간은 모두 3기간에 해당하는 시간길이를 갖는다. 그리고, 제 1 내지 제 4 출력용 클럭펄스들의 임펄스들은 5기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 그리고, 서로 인접한 출력용 클럭펄스들의 라이징에지(rising edge)간은 2기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 이러한 특성을 갖는 제 1 내지 제 4 출력용 클럭펄스들은 순환하며 출력된다.

제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)은 각각 주기적 또는 비주기적으로 발생되는 다수의 임펄스들을 포함한다. 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)의 하이구간은 서로 중첩하거나 또는 중첩하지 않을 수 있다. 도 4에는 그 하이구간이 중첩하지 않는 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)이 나타나 있다. 구체적으로, 도 4에 도시된 바와 같이, 제 1 내지 제 4 출력제어용 클럭펄스들 각각의 하이구간은 모두 2기간에 해당하는 시간길이를 갖는다. 그리고, 제 1 내지 제 4 출력제어용 클럭펄스들의 임펄스들은 6기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 그리고, 서로 인접한 출력용 클럭펄스들의 라이징에지간은 2기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 이러한 특성을 갖는 제 1 내지 제 4 출력제어용 클럭펄스들은 순환하며 출력된다. 이러한 특성을 갖는 이 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)은 순환하며 출력된다.

도 4에 도시된 바와 같이, k번째 출력용 클럭펄스의 라이징에지는 k번째 출력제어용 클럭펄스의 하이구간에 위치한다. 예를 들어, 제 1 출력용 클럭펄스(CLK1)의 라이징에지는 제 1 출력제어용 클럭펄스(i-CLK1)의 하이구간에 위치한다. 제 2 출력용 클럭펄스(CLK2)의 라이징에지는 제 2 출력제어용 클럭펄스(i-CLK2)의 하이구간에 위치한다. 제 3 출력용 클럭펄스(CLK3)의 라이징에지는 제 3 출력제어용 클럭펄스(i-CLK3)의 하이구간에 위치한다. 제 4 출력용 클럭펄스(CLK4)의 라이징에지는 제 4 출력제어용 클럭펄스(i-CLK4)의 하이구간에 위치한다.

그리고, k번째 출력제어용 클럭펄스가 k번째 출력용 클럭펄스보다 먼저 상승한다. 예를 들어, 제 1 출력제어용 클럭펄스(i-CLK1)는 제 1 출력용 클럭펄스(CLK1)보다 먼저 상승하며, 제 2 출력제어용 클럭펄스(i-CLK2)는 제 2 출력용 클럭펄스(CLK2)보다 먼저 상승하며, 제 3 출력제어용 클럭펄스(i-CLK3)는 제 3 출력용 클럭펄스(CLK3)보다 먼저 상승하며, 그리고 제 4 출력제어용 클럭펄스(i-CLK4)는 제 4 출력용 클럭펄스(CLK4)보다 먼저 상승한다.

그리고, k번째 출력제어용 클럭펄스가 k-a(a는 k보다 작은 자연수; 여기서 k-a의 결과값이 0이거나 이보다 작은 수일 때는 이 결과값에 대한 절대값을 n으로 나눈 나머지값으로 그 결과값을 대신한다.)번째 출력용 클럭펄스보다 먼저 하강한다. 여기서, a가 1일 때, 제 1 출력제어용 클럭펄스(i-CLK1)는 제 4 출력용 클럭펄스(CLK4)보다 먼저 하강하며, 제 2 출력제어용 클럭펄스(i-CLK2)는 제 1 출력용 클럭펄스(CLK1)보다 먼저 하강하며, 제 3 출력제어용 클럭펄스(i-CLK3)는 제 2 출력용 클럭펄스(CLK2)보다 먼저 하강하며, 그리고 제 4 출력제어용 클럭펄스(i-CLK4)는 제 3 출력용 클럭펄스(CLK3)보다 먼저 하강한다.

그리고, 적어도 하나의 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는다. 예를 들어, 제 1 출력용 클럭펄스(CLK1)의 하이구간은 제 1 내지 제 3 출력제어용 클럭펄스들(CLK1 내지 CLK3)의 하이구간들과 중첩하는 반면, 제 4 출력제어용 클럭펄스(CLK4)의 하이구간과는 중첩하지 않는다. 마찬가지로, 제 2 출력용 클럭펄스(CLK2)의 하이구간은 제 2 내지 제 4 출력제어용 클럭펄스들(CLK2 내지 CLK4)의 하이구간들과 중첩하는 반면, 제 1 출력제어용 클럭펄스(CLK1)의 하이구간과는 중첩하지 않는다. 마찬가지로, 제 3 출력용 클럭펄스(CLK3)의 하이구간은 제 3, 제 4 및 제 1 출력제어용 클럭펄스들(CLK3, CLK4, CLK1)의 하이구간들과 중첩하는 반면, 제 2 출력제어용 클럭펄스(CLK2)의 하이구간과는 중첩하지 않는다. 마찬가지로, 제 4 출력용 클럭펄스(CLK4)의 하이구간은 제 4, 제 1 및 제 2 출력제어용 클럭펄스들(CLK4, CLK1, CLK2)의 하이구간들과 중첩하는 반면, 제 3 출력제어용 클럭펄스(CLK3)의 하이구간과는 중첩하지 않는다.

k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는 적어도 하나의 출력제어용 클럭펄스들 중 적어도 어느 하나의 하이구간 동안 k+b째(b는 자연수; 여기서 k+b의 결과값이 n보다 클 때 이 결과값을 n으로 나눈 나머지값으로 그 결과값을 대신한다.) 출력용 클럭펄스가 하강한다. 여기서, b가 1일 때, 제 1 출력용 클럭펄스(CLK1)와 중첩하지 않는 제 4 출력제어용 클럭펄스(CLK4)의 하이구간 동안 제 2 출력용 클럭펄스(CLK2)가 하강하며, 제 2 출력용 클럭펄스(CLK2)와 중첩하지 않는 제 1 출력제어용 클럭펄스(CLK1)의 하이구간 동안 제 3 출력용 클럭펄스(CLK3)가 하강하며, 제 3 출력용 클럭펄스(CLK3)와 중첩하지 않는 제 2 출력제어용 클럭펄스(CLK2)의 하이구간 동안 제 4 출력용 클럭펄스(CLK4)가 하강하며, 그리고 제 4 출력용 클럭펄스(CLK4)와 중첩하지 않는 제 3 출력제어용 클럭펄스(CLK3)의 하이구간 동안 제 1 출력용 클럭펄스(CLK1)가 하강한다.

k번째 출력용 클럭펄스보다 먼저 상승함과 아울러 k-a번째 출력용 클럭펄스보다 먼저 하강하는 출력제어용 클럭펄스를 정이소(iso) 클럭펄스라고 정의할 때, 이 k번째 출력용 클럭펄스의 하이구간과 중첩되지 않는 하이구간을 갖는 출력제어용 클럭펄스를 이 정이소 클럭펄스에 대응되는 반이소(iso) 클럭펄스로 정의할 수 있다. 여기서, a가 1일 때, 도 5에 도시된 바와 같이, 제 1 출력용 클럭펄스(CLK1)에 대한 정이소 클럭펄스는 제 1 출력제어용 클럭펄스(i-CLK1)이며, 이 제 1 출력용 클럭펄스(CLK1)에 대한 반이소 클럭펄스는 제 4 출력제어용 클럭펄스(i-CLK4)이다. 마찬가지로, 제 2 출력용 클럭펄스(CLK2)에 대한 정이소 클럭펄스는 제 2 출력제어용 클럭펄스(i-CLK2)이며, 이 제 2 출력용 클럭펄스(CLK2)에 대한 반이소 클럭펄스는 제 1 출력제어용 클럭펄스(i-CLK1)이다. 마찬가지로, 제 3 출력용 클럭펄스(CLK3)에 대한 정이소 클럭펄스는 제 3 출력제어용 클럭펄스(i-CLK3)이며, 이 제 3 출력용 클럭펄스(CLK3)에 대한 반이소 클럭펄스는 제 1 출력제어용 클럭펄스(i-CLK2)이다. 마찬가지로, 제 4 출력용 클럭펄스(CLK4)에 대한 정이소 클럭펄스는 제 4 출력제어용 클럭펄스(i-CLK4)이며, 이 제 4 출력용 클럭펄스(CLK4)에 대한 반이소 클럭펄스는 제 3 출력제어용 클럭펄스(i-CLK3)이다.

특히, 상기 반이소 클럭펄스들 중 "k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는 적어도 하나의 출력제어용 클럭펄스들 중 적어도 어느 하나의 하이구간 동안 k+b번째(예를 들어, k+1번째) 출력용 클럭펄스가 하강한다"라는 조건을 동시에 만족하는 반이소 클럭펄스들을 완전 반이소 클럭펄스로 정의할 수 있다. 예를 들어, 상술된 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)은 모두 상술된 조건을 만족하므로, 제 4 출력제어용 클럭펄스(i-CLK4)는 제 1 출력용 클럭펄스(CLK1)에 대한 완전 반이소 클럭펄스이며, 제 1 출력제어용 클럭펄스(i-CLK1)는 제 2 출력용 클럭펄스(CLK1)에 대한 완전 반이소 클럭펄스이며, 제 2 출력제어용 클럭펄스(i-CLK2)는 제 3 출력용 클럭펄스(CLK3)에 대한 완전 반이소 클럭펄스이며, 그리고 제 3 출력제어용 클럭펄스(i-CLK3)는 제 4 출력용 클럭펄스(CLK4)에 대한 완전 반이소 클럭펄스이다. 즉, 도 4에 따르면, 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)이 모두 반이소 클럭펄스 및 완전 반이소 클럭펄스에 대한 조건을 모두 만족한다.

한편, 서로 대응되는 정이소 클럭펄스와 반이소 클럭펄스는 서로 중첩하거나 또는 중첩하지 않을 수 있다. 예를 들어, 제 1 출력용 클럭펄스(CLK1)에 대한 정이소 및 반이소 관계를 갖는 제 1 출력제어용 클럭펄스(i-CLK1)와 제 4 출력제어용 클럭펄스(i-CLK4)는 서로 중첩되거나 또는 중첩되지 않을 수 있다.

도 5는 본 발명의 제 2 실시예에 따른 출력제어용 클럭펄스들 및 출력용 클럭펄스들의 타이밍도를 나타낸 도면이다.

도 5에 도시된 바와 같이 출력용 클럭펄스들은 서로 다른 위상을 갖는 8종의 출력용 클럭펄스들(CLK1 내지 CLK8)을 포함하고 있으며, 출력제어용 클럭펄스들은 서로 다른 위상을 갖는 8종의 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8)을 포함하고 있다. 즉, 도 5는 n이 8일 때의 출력용 클럭펄스들 및 출력제어용 클럭펄스들의 파형을 나타낸 것이다.

도 5에 도시된 바와 같이, 제 1 내지 제 8 출력용 클럭펄스들(CLK1 내지 CLK8)의 하이구간은 약 3/5씩 중첩하고 있다. 즉, 제 1 내지 제 8 출력용 클럭펄스들(CLK1 내지 CLK8)은 각각 주기적으로 발생되는 다수의 임펄스들을 포함하는 바, 각 출력용 클럭펄스의 서로 대응되는 임펄스들의 하이구간이 약 3/5씩 중첩하고 있다. 구체적으로, 도 5에 도시된 바와 같이, 제 1 내지 제 8 출력용 클럭펄스(CLK1 내지 CLK8)들 각각의 하이구간은 모두 2.7기간에 해당하는 시간길이를 갖는다. 그리고, 제 1 내지 제 8 출력용 클럭펄스들(CLK1 내지 CLK8)의 임펄스들은 5.3기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 그리고, 서로 인접한 출력용 클럭펄스들의 라이징에지(rising edge)간은 1기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 이러한 특성을 갖는 제 1 내지 제 8 출력용 클럭펄스들(CLK1 내지 CLK8)은 순환하며 출력된다.

제 1 내지 제 8 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8)은 각각 주기적 또는 비주기적으로 발생되는 다수의 임펄스들을 포함한다. 제 1 내지 제 8 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8)의 하이구간은 서로 중첩하거나 또는 중첩하지 않을 수 있다. 도 5에는 그 하이구간이 중첩하는 제 1 내지 제 8 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8)이 나타나 있다. 구체적으로, 도 5에 도시된 바와 같이, 제 1 내지 제 8 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8) 각각의 하이구간은 모두 2기간에 해당하는 시간길이를 갖는다. 그리고, 제 1 내지 제 8 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8)의 임펄스들은 6기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 그리고, 서로 인접한 출력용 클럭펄스들의 라이징에지간은 2기간에 해당하는 시간길이의 간격만큼 떨어져 있다. 이러한 특성을 갖는 제 1 내지 제 8 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8)은 순환하며 출력된다. 이러한 특성을 갖는 이 제 1 내지 제 8 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK8)은 순환하며 출력된다.

도 5에 도시된 바와 같이, k번째 출력용 클럭펄스의 라이징에지는 k번째 출력제어용 클럭펄스의 하이구간에 위치한다. 예를 들어, 제 1 출력용 클럭펄스(CLK1)의 라이징에지는 제 1 출력제어용 클럭펄스(i-CLK1)의 하이구간에 위치한다. 제 2 출력용 클럭펄스(CLK2)의 라이징에지는 제 2 출력제어용 클럭펄스(i-CLK2)의 하이구간에 위치한다. 제 3 출력용 클럭펄스(CLK3)의 라이징에지는 제 3 출력제어용 클럭펄스(i-CLK3)의 하이구간에 위치한다. 제 4 출력용 클럭펄스(CLK4)의 라이징에지는 제 4 출력제어용 클럭펄스(i-CLK4)의 하이구간에 위치한다.

그리고, k번째 출력제어용 클럭펄스가 k번째 출력용 클럭펄스보다 먼저 상승한다. 예를 들어, 제 1 출력제어용 클럭펄스(i-CLK1)는 제 1 출력용 클럭펄스(CLK1)보다 먼저 상승하며, 제 2 출력제어용 클럭펄스(i-CLK2)는 제 2 출력용 클럭펄스(CLK2)보다 먼저 상승하며, 제 3 출력제어용 클럭펄스(i-CLK3)는 제 3 출력용 클럭펄스(CLK3)보다 먼저 상승하며, 그리고 제 4 출력제어용 클럭펄스(i-CLK4)는 제 4 출력용 클럭펄스(CLK4)보다 먼저 상승한다.

그리고, k번째 출력제어용 클럭펄스가 k-a(a는 k보다 작은 자연수)번째 출력용 클럭펄스보다 먼저 하강한다. 여기서, a가 1일 때, 제 1 출력제어용 클럭펄스(i-CLK1)는 제 4 출력용 클럭펄스(CLK4)보다 먼저 하강하며, 제 2 출력제어용 클럭펄스(i-CLK2)는 제 1 출력용 클럭펄스(CLK1)보다 먼저 하강하며, 제 3 출력제어용 클럭펄스(i-CLK3)는 제 2 출력용 클럭펄스(CLK2)보다 먼저 하강하며, 그리고 제 4 출력제어용 클럭펄스(i-CLK4)는 제 3 출력용 클럭펄스(CLK3)보다 먼저 하강한다.

그리고, 적어도 하나의 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는다. 예를 들어, 제 1 출력용 클럭펄스(CLK1)의 하이구간은 제 1 내지 제 3 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK3)의 하이구간들과 중첩하는 반면, 제 4 출력제어용 클럭펄스(i-CLK4)의 하이구간과는 중첩하지 않는다. 마찬가지로, 제 2 출력용 클럭펄스(CLK2)의 하이구간은 제 2 내지 제 4 출력제어용 클럭펄스들(i-CLK2 내지 i-CLK4)의 하이구간들과 중첩하는 반면, 제 1 출력제어용 클럭펄스(i-CLK1)의 하이구간과는 중첩하지 않는다. 마찬가지로, 제 3 출력용 클럭펄스(CLK3)의 하이구간은 제 3, 제 4 및 제 1 출력제어용 클럭펄스들(i-CLK3, i-CLK4, i-CLK1)의 하이구간들과 중첩하는 반면, 제 2 출력제어용 클럭펄스(i-CLK2)의 하이구간과는 중첩하지 않는다. 마찬가지로, 제 4 출력용 클럭펄스(CLK4)의 하이구간은 제 4, 제 1 및 제 2 출력제어용 클럭펄스들(i-CLK4, i-CLK1, i-CLK2)의 하이구간들과 중첩하는 반면, 제 3 출력제어용 클럭펄스(i-CLK3)의 하이구간과는 중첩하지 않는다.

k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는 적어도 하나의 출력제어용 클럭펄스들 중 적어도 어느 하나의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강한다. 여기서, b가 1일 때, 제 1 출력용 클럭펄스(CLK1)와 중첩하지 않는 제 4 출력제어용 클럭펄스(i-CLK4)의 하이구간 동안 제 2 출력용 클럭펄스(CLK2)가 하강하며, 제 2 출력용 클럭펄스(CLK2)와 중첩하지 않는 제 1 출력제어용 클럭펄스(i-CLK1)의 하이구간 동안 제 3 출력용 클럭펄스(CLK3)가 하강하며, 제 3 출력용 클럭펄스(CLK3)와 중첩하지 않는 제 2 출력제어용 클럭펄스(i-CLK2)의 하이구간 동안 제 4 출력용 클럭펄스(CLK4)가 하강하며, 그리고 제 4 출력용 클럭펄스(CLK4)와 중첩하지 않는 제 3 출력제어용 클럭펄스(i-CLK3)의 하이구간 동안 제 1 출력용 클럭펄스(CLK1)가 하강한다.

k번째 출력용 클럭펄스보다 먼저 상승함과 아울러 k-a번째 출력용 클럭펄스보다 먼저 하강하는 출력제어용 클럭펄스를 정이소(iso) 클럭펄스라고 정의할 때, 이 k번째 출력용 클럭펄스의 하이구간과 중첩되지 않는 하이구간을 갖는 출력제어용 클럭펄스를 이 정이소 클럭펄스에 대응되는 반이소(iso) 클럭펄스로 정의할 수 있다. 여기서, a가 2일 때, 도 5에 도시된 바와 같이, 제 1 출력용 클럭펄스(CLK1)에 대한 정이소 클럭펄스는 제 1 출력제어용 클럭펄스(i-CLK1)이며, 이 제 1 출력용 클럭펄스(CLK1)에 대한 반이소 클럭펄스는 제 6, 제 7 및 제 8 출력제어용 클럭펄스(i-CLK6 내지 i-CLK8)이다. 마찬가지로, 제 2 출력용 클럭펄스(CLK2)에 대한 정이소 클럭펄스는 제 2 출력제어용 클럭펄스(i-CLK2)이며, 이 제 2 출력용 클럭펄스(CLK2)에 대한 반이소 클럭펄스는 제 7, 제 8 및 제 1 출력제어용 클럭펄스(i-CLK7, i-CLK8, i-CLK1)이다. 마찬가지로, 제 3 출력용 클럭펄스(CLK3)에 대한 정이소 클럭펄스는 제 3 출력제어용 클럭펄스(i-CLK3)이며, 이 제 3 출력용 클럭펄스(CLK3)에 대한 반이소 클럭펄스는 제 8, 제 1 및 제 2 출력제어용 클럭펄스(i-CLK8, i-CLK1, i-CLK2)이다. 마찬가지로, 제 4 출력용 클럭펄스(CLK4)에 대한 정이소 클럭펄스는 제 4 출력제어용 클럭펄스(i-CLK4)이며, 이 제 4 출력용 클럭펄스(CLK4)에 대한 반이소 클럭펄스는 제 1, 제 2 및 제 3 출력제어용 클럭펄스(i-CLK1, i-CLK2, i-CLK3)이다. 마찬가지로, 제 5 출력용 클럭펄스(CLK5)에 대한 정이소 클럭펄스는 제 5 출력제어용 클럭펄스(i-CLK5)이며, 이 제 5 출력용 클럭펄스(CLK5)에 대한 반이소 클럭펄스는 제 2, 제 3 및 제 4 출력제어용 클럭펄스(i-CLK2, i-CLK3, i-CLK4)이다. 마찬가지로, 제 6 출력용 클럭펄스(CLK6)에 대한 정이소 클럭펄스는 제 6 출력제어용 클럭펄스(i-CLK6)이며, 이 제 6 출력용 클럭펄스(CLK6)에 대한 반이소 클럭펄스는 제 3, 제 4 및 제 5 출력제어용 클럭펄스(i-CLK3, i-CLK4, i-CLK5)이다. 마찬가지로, 제 7 출력용 클럭펄스(CLK7)에 대한 정이소 클럭펄스는 제 7 출력제어용 클럭펄스(i-CLK7)이며, 이 제 7 출력용 클럭펄스(CLK7)에 대한 반이소 클럭펄스는 제 4, 제 5 및 제 6 출력제어용 클럭펄스(i-CLK4, i-CLK5, i-CLK6)이다. 마찬가지로, 제 8 출력용 클럭펄스(CLK8)에 대한 정이소 클럭펄스는 제 8 출력제어용 클럭펄스(i-CLK8)이며, 이 제 8 출력용 클럭펄스(CLK8)에 대한 반이소 클럭펄스는 제 5, 제 6 및 제 7 출력제어용 클럭펄스(i-CLK5, i-CLK6, i-CLK7)이다.

특히, 상기 반이소 클럭펄스들 중 "k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는 적어도 하나의 출력제어용 클럭펄스들 중 적어도 어느 하나의 하이구간 동안 k+2번째 출력용 클럭펄스가 하강한다"라는 조건을 동시에 만족하는 반이소 클럭펄스들을 완전 반이소 클럭펄스로 정의할 수 있다.

예를 들어, 제 1 출력용 클럭펄스(CLK1)에 대한 반이소 클럭펄스들은 제 6, 제 7 및 제 8 출력제어용 클럭펄스(i-CLK6 내지 i-CLK8)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 6 및 7 출력제어용 클럭펄스(i-CLK6, i-CLK7)이다. 따라서, 제 1 출력용 클럭펄스(CLK1)에 대한 완전 반이소 클럭펄스들은 제 6 및 7 출력제어용 클럭펄스(i-CLK6, i-CLK7)이다. 마찬가지로, 제 2 출력용 클럭펄스(CLK2)에 대한 반이소 클럭펄스들은 제 7, 제 8 및 제 1 출력제어용 클럭펄스(i-CLK7, i-CLK8, i-CLK1)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 7 및 8 출력제어용 클럭펄스(i-CLK7, i-CLK8)이다. 따라서, 제 2 출력용 클럭펄스(CLK2)에 대한 완전 반이소 클럭펄스들은 제 7 및 8 출력제어용 클럭펄스(i-CLK7, i-CLK8)이다. 마찬가지로, 제 3 출력용 클럭펄스(CLK3)에 대한 반이소 클럭펄스들은 제 8, 제 1 및 제 2 출력제어용 클럭펄스(i-CLK8, i-CLK1, i-CLK2)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 1 및 8 출력제어용 클럭펄스(i-CLK1, i-CLK8)이다. 따라서, 제 3 출력용 클럭펄스(CLK3)에 대한 완전 반이소 클럭펄스들은 제 1 및 8 출력제어용 클럭펄스(i-CLK1, i-CLK8)이다. 마찬가지로, 제 4 출력용 클럭펄스(CLK4)에 대한 반이소 클럭펄스들은 제 1, 제 2 및 제 3 출력제어용 클럭펄스(i-CLK1, i-CLK2, i-CLK3)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 1 및 2 출력제어용 클럭펄스(i-CLK1, i-CLK2)이다. 따라서, 제 4 출력용 클럭펄스(CLK4)에 대한 완전 반이소 클럭펄스들은 제 1 및 2 출력제어용 클럭펄스(i-CLK1, i-CLK2)이다. 마찬가지로, 제 5 출력용 클럭펄스(CLK5)에 대한 반이소 클럭펄스들은 제 2, 제 3 및 제 4 출력제어용 클럭펄스(i-CLK2, i-CLK3, i-CLK4)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 2 및 3 출력제어용 클럭펄스(i-CLK2, i-CLK3)이다. 따라서, 제 5 출력용 클럭펄스(CLK5)에 대한 완전 반이소 클럭펄스들은 제 2 및 3 출력제어용 클럭펄스(i-CLK2, i-CLK3)이다. 마찬가지로, 제 6 출력용 클럭펄스(CLK6)에 대한 반이소 클럭펄스들은 제 3, 제 4 및 제 5 출력제어용 클럭펄스(i-CLK3, i-CLK4, i-CLK5)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 3 및 4 출력제어용 클럭펄스(i-CLK3, i-CLK4)이다. 따라서, 제 6 출력용 클럭펄스(CLK6)에 대한 완전 반이소 클럭펄스들은 제 3 및 4 출력제어용 클럭펄스(i-CLK3, i-CLK4)이다. 마찬가지로, 제 7 출력용 클럭펄스(CLK7)에 대한 반이소 클럭펄스들은 제 4, 제 5 및 제 6 출력제어용 클럭펄스(i-CLK4, i-CLK5, i-CLK6)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 4 및 5 출력제어용 클럭펄스(i-CLK4, i-CLK5)이다. 따라서, 제 7 출력용 클럭펄스(CLK7)에 대한 완전 반이소 클럭펄스들은 제 4 및 5 출력제어용 클럭펄스(i-CLK4, i-CLK5)이다. 마찬가지로, 제 8 출력용 클럭펄스(CLK8)에 대한 반이소 클럭펄스들은 제 5, 제 6 및 제 7 출력제어용 클럭펄스(i-CLK5, i-CLK6, i-CLK7)인 바, 이들 중 상기 조건을 더 만족하는 것은 제 5 및 6 출력제어용 클럭펄스(i-CLK5, i-CLK6)이다. 따라서, 제 8 출력용 클럭펄스(CLK8)에 대한 완전 반이소 클럭펄스들은 제 5 및 6 출력제어용 클럭펄스(i-CLK5, i-CLK6)이다.

도 4에 도시된 4상의 출력용 클럭펄스들 및 출력제어용 클럭펄스들은 b가 1일때의 예를 나타낸 것이며, 그리고 도 5에 도시된 8상의 출력용 클럭펄스들 및 출력제어용 클럭펄스들은 b가 2일때의 예를 나타낸 것이다.

도 1의 쉬프트 레지스터(SR)에는 도 4 및 도 5 중 어느 하나에 도시된 출력제어용 클럭펄스들 및 출력용 클럭펄스들이 인가될 수 있다.

도 6은 도 1의 쉬프트 레지스터(SR)의 상세 구성도이다.

본 발명의 실시예에 따른 쉬프트 레지스터(SR)는, 도 6에 도시된 바와 같이, h개의 스테이지들(ST1 내지 STh)을 포함한다. 여기서, 각 스테이지들(ST1 내지 STh+1)은 각각의 출력단자(OT)를 통해 한 프레임 기간동안 한 번의 스캔펄스(SP1 내지 SPh+1)를 출력한다.

각 스테이지(ST1 내지 STh)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 각 스테이지(ST1 내지 STh+1)는 자신으로부터 후단에 위치한 스테이지의 동작을 제어한다. 또한, 쉬프트 레지스터의 구성에 따라, 각 스테이지는 후단뿐만 아니라 자신으로부터 전단에 위치한 스테이지의 동작을 제어할 수도 있다. 이때 h번째 스테이지(STh)의 후단에는 이 h번째 스테이지로 스캔펄스를 공급하는 더미 스테이지가 더 구비된다. 쉬프트 레지스터의 구성에 따라, 이 더미 스테이지는 한 개가 아닌 다수가 될 수 있다.

스테이지들(ST1 내지 STh+1)은 첫 번째 스테이지(ST1)부터 h번째 스테이지(STh) 순서로 차례로 스캔펄스를 출력한다. 즉, 첫 번째 스테이지(ST1)가 첫 번째 스캔펄스(SP1)를 출력하고, 이어서 두 번째 스테이지(ST2)가 두 번째 스캔펄스(SP2)를 출력하고, 다음으로, 세 번째 스테이지(ST3)가 세 번째 스캔펄스(SP3)를 출력하고, ...., 마지막으로 h번째 스테이지(STh)가 h번째 스캔펄스(SPn)를 출력한다.

더미 스테이지를 제외한 스테이지들(ST1 내지 STh)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 상기 스테이지들로부터 출력된 스캔펄스는 자신으로부터 전단에 위치한 스테이지에만 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에만 공급된다.

이러한 쉬프트 레지스터(SR)는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터(SR)는 상기 비표시부에 내장된다.

이와 같이 구성된 쉬프트 레지스터(SR)의 전체 스테이지(ST1 내지STh+1)는 상술된 출력제어용 클럭펄스들 및 출력용 클럭펄스들이 공급되는 바, 도 6에는 도 4에 도시된 바와 같이 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4) 및 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)이 공급되는 예가 나타나 있다.

도 6에는 p번째 스테이지가 p-1번째 스테이지로부터의 스캔펄스 및 p+2번째 스테이지로부터의 스캔펄스를 공급받는 구조가 나타나 있는 바, 이러한 구조 대신에 p번째 스테이지가 p-2번째 스테이지로부터의 스캔펄스 및 p+3번째 스테이지로부터의 스캔펄스를 공급받는 구조도 가능하다.

또한, 도 6에는 p번째 스테이지가 전단 스테이지와 후단 스테이지와 접속된 구조가 나타나 있는 바, 이러한 구조 대신에 p번째 스테이지가 전단 스테이지와 접속된 구조도 가능하다.

각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 7 내지 도 13은 제 1 내지 제 7 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 각 도면에서의 i-CLKa 및 i-CLKb는 어느 하나의 출력용 클럭펄스에 대하여 서로 대응 관계를 갖는 정이소 클럭펄스 및 완전 반이소 클럭펄스를 나타낸다. 즉, i-CLKa는 CLKc에 대한 정이소 클럭펄스를 의미하고, i-CLKb는 CLKc에 대한 완전 반이소 클럭펄스를 의미한다.

도 7 내지 도 12의 스테이지에는 도 4에 도시된 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4)과 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)이 공급되는 것으로 가정하여 설명한다.

도 7을 통해 제 1 실시예에 따른 스테이지의 구성을 설명한다.

도 7에 도시된 바와 같이, p번째 스테이지는 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2) 및 풀업 스위칭소자(Pu)를 포함한다.

p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 n개의 출력제어용 클럭펄스들 중 어느 하나(정이소 클럭펄스; i-CLKa)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-1번째 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 첫 번째 스테이지일 경우, 이 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 1 스타트전송라인에 접속된다. 이 제 1 스타트전송라인에는 제 1 스타트 펄스가 공급된다.

p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 n개의 출력제어용 클럭펄스들 중 어느 하나(완전 반이소 클럭펄스; i-CLKb)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 p+1번째 스테이지의 출력단자(OT)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 마지막 번째 스테이지일 경우, 이 제 2 스위칭소자(Tr2)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 2 스타트전송라인에 접속된다. 이 제 2 스타트전송라인에는 제 2 스타트 펄스가 공급된다.

풀업 스위칭소자는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자(OT)를 서로 연결한다.

여기서 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자(Tr1)에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강한다.

이 풀업 스위칭소자에 접속된 출력용클럭라인에는 CLKc라는 출력용 클럭펄스가 공급되는 바, 상술된 p번째 스테이지가 제 1 스테이지(ST1)이고 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때 i-CLKa 및 i-CLKb는 각각 제 1 출력제어용 클럭펄스(i-CLK1) 및 제 4 출력제어용 클럭펄스(i-CLK4)가 될 수 있다.

제 1 스위칭소자(Tr1)에 공급되는 출력제어용 클럭펄스의 하이구간과 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간은 서로 중첩하거나 또는 중첩하지 않을 수 있다.

도 7의 스테이지에 공급되는 제 1 내지 제 4 출력용 클럭펄스(CLK1 내지 CLK4) 각각의 로우구간에 해당하는 전압은 제 1 내지 제 4 출력제어용 클럭펄스(i-CLK1 내지 i-CLK4) 각각의 로우구간에 해당하는 전압과 같거나 또는 더 크게 설정될 수 있다.

도 7의 p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 p-2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 또한, 도 7의 p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 p+1번째 스테이지의 출력단자(OT) 대신에 p+2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 이와 같은 경우 도 5에 도시된 8상의 출력용 클럭펄스 및 8상의 출력제어용 클럭펄스가 이러한 구조의 스테이지들에 공급되는 바, 이때 상술된 p번째 스테이지가 제 1 스테이지(ST1)이고 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때, i-CLKa는 제 1 출력제어용 클럭펄스(i-CLK1)가 되고, 그리고 i-CLKb는 제 6 및 7 출력제어용 클럭펄스(i-CLK6, i-CLK7) 중 어느 하나가 될 수 있다.

도 8을 통해 제 2 실시예에 따른 스테이지의 구성을 설명한다.

도 8에 도시된 바와 같이, p번째 스테이지는 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Pu), 그리고 풀다운 스위칭소자(Pd)를 포함한다.

p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(정이소 클럭펄스; i-CLKa)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-1번째 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 첫 번째 스테이지일 경우, 이 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 1 스타트전송라인에 접속된다. 이 제 1 스타트전송라인에는 제 1 스타트 펄스가 공급된다.

p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(완전 반이소 클럭펄스; i-CLKb)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 p+1번째 스테이지의 출력단자(OT)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 마지막 번째 스테이지일 경우, 이 제 2 스위칭소자(Tr2)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 2 스타트전송라인에 접속된다. 이 제 2 스타트전송라인에는 제 2 스타트 펄스가 공급된다.

p번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 리세트 노드(QB)를 서로 연결한다. 한편, 이 제 3 스위칭소자(Tr3)는 출력용클럭라인 대신 상기 충전용전원라인에 접속될 수도 있다.

p번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드(QB)와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 풀업 스위칭소자(Pu)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자(OT)를 서로 연결한다.

p번째 스테이지에 구비된 풀다운 스위칭소자(Pd)는 상기 리세트 노드(QB)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인을 서로 연결한다.

여기서 풀업 스위칭소자(Pu)에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자(Tr1)에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강한다.

여기서 풀업 스위칭소자(Pu)와 제 3 스위칭소자(Tr3)가 동일한 출력용 클럭펄스를 공급받는다. 출력제어용 클럭펄스들(i-CLK1 내지 i-ClK4) 각각의 로우구간에 해당하는 전압이 제 1 방전용전압 보다 작거나 같다.

제 1 방전용전압은 제 2 방전용전압과 동일하거나, 또는 서로 다르다. 이때 제 1 방전용전압이 제 2 방전용전압보다 작거나 크다.

이 풀업 스위칭소자(Pu)에 접속된 출력용클럭라인에는 CLKc라는 출력용 클럭펄스가 공급되는 바, p번째 스테이지가 제 1 스테이지(ST1)이고, 이 제 1 스테이지(ST1)에 도 4에 도시된 바와 같은 출력용 클럭펄스 및 출력제어용 클럭펄스들이 공급되고, 이 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때, i-CLKa 및 i-CLKb는 각각 제 1 출력제어용 클럭펄스(i-CLK1) 및 제 4 출력제어용 클럭펄스(i-CLK4)가 될 수 있다.

제 1 스위칭소자(Tr1)에 공급되는 출력제어용 클럭펄스의 하이구간과 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간은 서로 중첩하거나 또는 중첩하지 않을 수 있다.

도 8의 스테이지에 공급되는 제 1 내지 제 4 출력용 클럭펄스(CLK1 내지 CLK4) 각각의 로우구간에 해당하는 전압은 제 1 내지 제 4 출력제어용 클럭펄스(i-CLK1 내지 i-CLK4) 각각의 로우구간에 해당하는 전압과 같거나 또는 더 크게 설정될 수 있다.

도 8의 p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 p-2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 또한, 도 8의 p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 p+1번째 스테이지의 출력단자(OT) 대신에 p+2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 이와 같은 경우 도 5에 도시된 8상의 출력용 클럭펄스 및 8상의 출력제어용 클럭펄스가 이러한 구조의 스테이지들에 공급되는 바, 이때 상술된 p번째 스테이지가 제 1 스테이지(ST1)이고 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때, i-CLKa는 제 1 출력제어용 클럭펄스(i-CLK1)가 되고, 그리고 i-CLKb는 제 6 및 7 출력제어용 클럭펄스(i-CLK6, i-CLK7) 중 어느 하나가 될 수 있다.

도 9를 통해 제 3 실시예에 따른 스테이지의 구성을 설명한다.

도 9에 도시된 바와 같이, p번째 스테이지는 제 1 내지 제 6 스위칭소자(Tr1 내지 Tr6), 풀업 스위칭소자(Pu), 그리고 풀다운 스위칭소자(Pd)를 포함한다.

p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(정이소 클럭펄스; i-CLKa)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-1번째 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결한다.

p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(완전 반이소 클럭펄스; i-CLKb)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 p+1번째 스테이지의 출력단자(OT)를 서로 연결한다.

p번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 공통 노드를 서로 연결한다. 여기서, 제 3 스위칭소자(Tr3)는 출력용클럭라인 대신 충전용전원라인에 접속될 수 있다.

p번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 공통 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 충전용전원라인과 리세트 노드(QB)를 서로 연결한다.

p번째 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드(QB)와 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 풀업 스위칭소자(Pu)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자(OT)를 서로 연결한다.

p번째 스테이지에 구비된 풀다운 스위칭소자(Pd)는 상기 리세트 노드(QB)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인을 서로 연결한다.

여기서, 상기 풀업 스위칭소자(Pu)에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자(Tr1)에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강한다.

이 풀업 스위칭소자(Pu)에 접속된 출력용클럭라인에는 CLKc라는 출력용 클럭펄스가 공급되는 바, p번째 스테이지가 제 1 스테이지(ST1)이고, 이 제 1 스테이지(ST1)에 도 4에 도시된 바와 같은 출력용 클럭펄스 및 출력제어용 클럭펄스들이 공급되고, 이 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때, i-CLKa 및 i-CLKb는 각각 제 1 출력제어용 클럭펄스(i-CLK1) 및 제 4 출력제어용 클럭펄스(i-CLK4)가 될 수 있다.

여기서 제 3 실시예에서의 제 1 및 제 2 방전용전압(VSS1, VSS2)은 상술된 제 2 실시예에서의 제 1 및 제 2 방전용전압(VSS1, VSS2)과 동일한 특성을 가질 수 있다.

도 9의 p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 p-2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 또한, 도 9의 p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 p+1번째 스테이지의 출력단자(OT) 대신에 p+2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 이와 같은 경우 도 5에 도시된 8상의 출력용 클럭펄스 및 8상의 출력제어용 클럭펄스가 이러한 구조의 스테이지들에 공급되는 바, 이때 상술된 p번째 스테이지가 제 1 스테이지(ST1)이고 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때, i-CLKa는 제 1 출력제어용 클럭펄스(i-CLK1)가 되고, 그리고 i-CLKb는 제 6 및 7 출력제어용 클럭펄스(i-CLK6, i-CLK7) 중 어느 하나가 될 수 있다.

도 10을 통해 제 4 실시예에 따른 스테이지의 구성을 설명한다.

도 10에 도시된 바와 같이, p번째 스테이지는 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr3) 및 풀업 스위칭소자(Pu)를 포함한다.

p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 n개의 출력제어용 클럭펄스들 중 어느 하나(정이소 클럭펄스; i-CLKa)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-1번째 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 첫 번째 스테이지일 경우, 이 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 1 스타트전송라인에 접속된다. 이 제 1 스타트전송라인에는 제 1 스타트 펄스가 공급된다.

p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 n개의 출력제어용 클럭펄스들 중 어느 하나(완전 반이소 클럭펄스; i-CLKb)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 p+1번째 스테이지의 출력단자(OT)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 마지막 번째 스테이지일 경우, 이 제 2 스위칭소자(Tr2)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 2 스타트전송라인에 접속된다. 이 제 2 스타트전송라인에는 제 2 스타트 펄스가 공급된다.

p번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 어느 하나의 출력제어용클럭라인으로부터의 출력제어용 클럭펄스(반이소 클럭펄스) 또는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자(OT)와 방전용전압(VSS)을 전송하는 방전용전원라인을 서로 연결한다. 한편, 이 p번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 어느 하나의 출력제어용클럭라인으로부터의 출력제어용 클럭펄스(반이소 클럭펄스) 또는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자(OT)와 출력용클럭전송라인들 중 어느 하나를 서로 연결하는 구성을 가질 수도 있다. 즉, 도 10에서의 A로 도시된 제 3 스위칭소자(Tr3)의 게이트전극에는 반이소 클럭펄스 또는 출력용 클럭펄스가 공급될 수 있으며, 또한 도 10에서의 B로 도시된 제 3 스위칭소자(Tr3)의 소스전극에는 방전용전압 또는 출력용 클럭펄스가 공급될 수 있다. 여기서 A 또는 B에 공급되는 출력용 클럭펄스는 이 p번째 스테이지의 풀업 스위칭소자(Pu)에 공급되는 출력용 클럭펄스와 동일하다. 한편, A에 공급되는 반이소 클럭펄스는 상술된 바와 같이 4상일 경우 완전 반이소 클럭펄스와 동일하다.

p번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 상기 p번째 스테이지의 출력단자(OT)로부터의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 출력단자(OT)와 어느 하나의 출력용클럭라인을 서로 연결한다.

풀업 스위칭소자(Pu)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자(OT)를 서로 연결한다.

여기서, 풀업 스위칭소자(Pu)에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자(Tr1)에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강하며; 상기 제 3 스위칭소자(Tr3)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는다.

이 풀업 스위칭소자(Pu)에 접속된 출력용클럭라인에는 CLKc라는 출력용 클럭펄스가 공급되는 바, p번째 스테이지가 제 1 스테이지(ST1)이고, 이 제 1 스테이지(ST1)에 도 4에 도시된 바와 같은 출력용 클럭펄스 및 출력제엉요 클럭펄스들이 공급되고, 이 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때, i-CLKa 및 i-CLKb는 각각 제 1 출력제어용 클럭펄스(i-CLK1) 및 제 4 출력제어용 클럭펄스(i-CLK4)가 될 수 있다. 또한, A에는 제 4 출력제어용 클럭펄스(i-CLK4)가 공급된다.

제 1 스위칭소자(Tr1)에 공급되는 출력제어용 클럭펄스의 하이구간과 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간은 서로 중첩하거나 또는 중첩하지 않을 수 있다.

도 10의 스테이지에 공급되는 제 1 내지 제 4 출력용 클럭펄스(CLK1 내지 CLK4) 각각의 로우구간에 해당하는 전압은 제 1 내지 제 4 출력제어용 클럭펄스(i-CLK1 내지 i-CLK4) 각각의 로우구간에 해당하는 전압과 같거나 또는 더 크게 설정될 수 있다.

도 10의 p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 p-2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 또한, 도 7의 p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 p+1번째 스테이지의 출력단자(OT) 대신에 p+2번째 스테이지의 출력단자(OT)에 접속될 수도 있다. 이와 같은 경우 도 5에 도시된 8상의 출력용 클럭펄스 및 8상의 출력제어용 클럭펄스가 이러한 구조의 스테이지들에 공급되는 바, 이때 상술된 p번째 스테이지가 제 1 스테이지(ST1)이고, CLKc가 제 1 출력용 클럭펄스(CLK1)일 때, i-CLKa는 제 1 출력제어용 클럭펄스(i-CLK1)가 되고, 그리고 i-CLKb는 제 6 및 7 출력제어용 클럭펄스(i-CLK6, i-CLK7) 중 어느 하나가 될 수 있다. 또한, A에는 반이소 클럭펄스인 제 6, 제 7 및 제 8 출력제어용 클럭펄스들(i-CLK6 내지 i-CLK8) 중 어느 하나가 인가될 수 있다.

도 11을 통해 제 5 실시예에 따른 스테이지의 구성을 설명한다.

도 11에 도시된 바와 같이, p번째 스테이지는 제 1 내지 제 6 스위칭소자(Tr1 내지 Tr6), 풀업 스위칭소자(Pu) 및 풀다운 스위칭소자(Pd)를 포함한다.

p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(정이소 클럭펄스; i-CLKa)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-1번째 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결한다.

p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(변형 완전 반이소 클럭펄스; i-CLKc)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 p+1번째 스테이지의 출력단자(OT)를 서로 연결한다. 이 제 2 스위칭소자(Tr2)의 게이트전극에는 변형 완전 반이소 클럭펄스가 공급된다. 이 변형 완전 반이소 클럭펄스는 전술된 완전 반이소 클럭펄스들 중 p+1번째 스테이지의 출력으로 사용되는 출력용 클럭펄스의 하이구간에 포함되는 출력제어용 클럭펄스를 의미한다. 예를 들어, 도 4에 도시된 바와 같은 클럭펄스들을 사용할 경우, 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 3 출력제어용 클럭펄스(i-CLK3)가 공급되며, 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 4 출력제어용 클럭펄스(i-CLK4)가 공급되며, 제 3 스테이지(ST3)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 1 출력제어용 클럭펄스(i-CLK1)가 공급되며, 그리고 제 4 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 2 출력제어용 클럭펄스(i-CLK2)가 공급된다. 이때, 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 1 출력용 클럭펄스(i-CLK1) 및 제 1 클럭펄스(CLK1)가 공급되며, 제 2 스테이지(ST2)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 2 출력용 클럭펄스(i-CLK2) 및 제 2 클럭펄스(CLK2)가 공급되며, 제 3 스테이지(ST3)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 3 출력용 클럭펄스(i-CLK3) 및 제 3 클럭펄스(CLK3)가 공급되며, 그리고 제 4 스테이지(ST4)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 4 출력용 클럭펄스(i-CLK4) 및 제 4 클럭펄스(CLK4)가 공급된다.

p번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 공통 노드를 서로 연결한다.

p번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 공통 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 충전용전원라인과 리세트 노드(QB)를 서로 연결한다.

p번째 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드(QB)와 상기 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 풀업 스위칭소자(Pu)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자(OT)를 서로 연결한다.

p번째 스테이지에 구비된 풀다운 스위칭소자(Pd)는 상기 리세트 노드(QB)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인을 서로 연결한다.

여기서, 풀업 스위칭소자(Pu)에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자(Tr1)에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강하며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 p+r번째 스테이지의 출력으로 사용되는 출력용 클럭펄스의 하이구간에 포함될 수 있다. 여기서, r은, 도 4에 도시된 바와 같은 클럭펄스들을 사용할 경우, 1이된다.

제 1 및 제 2 방전용전압은 이전 실시예에의 제 1 및 제 2 방전용전압과 동일하다.

도 12를 통해 제 6 실시예에 따른 스테이지의 구성을 설명한다.

도 12에 도시된 바와 같이, p번째 스테이지는 제 1 내지 제 7 스위칭소자(Tr1 내지 Tr7), 풀업 스위칭소자(Pu) 및 풀다운 스위칭소자(Pd)를 포함한다.

p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(정이소 클럭펄스; i-CLKa)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-1번째 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결한다.

p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(변형 완전 반이소 클럭펄스; i-CLKc)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 p+1번째 스테이지의 출력단자(OT)를 서로 연결한다. 이 제 2 스위칭소자(Tr2)의 게이트전극에는 변형 완전 반이소 클럭펄스가 공급된다. 이 변형 완전 반이소 클럭펄스는 전술된 완전 반이소 클럭펄스들 중 p+1번째 스테이지의 출력으로 사용되는 출력용 클럭펄스의 하이구간에 포함되는 출력제어용 클럭펄스를 의미한다. 예를 들어, 도 4에 도시된 바와 같은 클럭펄스들을 사용할 경우, 제 1 스테이지(ST1)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 3 출력제어용 클럭펄스(i-CLK3)가 공급되며, 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 4 출력제어용 클럭펄스(i-CLK4)가 공급되며, 제 3 스테이지(ST3)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 1 출력제어용 클럭펄스(i-CLK1)가 공급되며, 그리고 제 4 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에는 제 2 출력제어용 클럭펄스(i-CLK2)가 공급된다. 이때, 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 1 출력용 클럭펄스(i-CLK1) 및 제 1 클럭펄스(CLK1)가 공급되며, 제 2 스테이지(ST2)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 2 출력용 클럭펄스(i-CLK2) 및 제 2 클럭펄스(CLK2)가 공급되며, 제 3 스테이지(ST3)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 3 출력용 클럭펄스(i-CLK3) 및 제 3 클럭펄스(CLK3)가 공급되며, 그리고 제 4 스테이지(ST4)의 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Pu)에는 각각 제 4 출력용 클럭펄스(i-CLK4) 및 제 4 클럭펄스(CLK4)가 공급된다.

p번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 공통 노드를 서로 연결한다.

p번째 스테이지에 구비된 제 4 스위칭소자(Tr4)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 제 5 스위칭소자(Tr5)는 상기 공통 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 충전용전원라인과 리세트 노드(QB)를 서로 연결한다.

p번째 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드(QB)와 상기 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(반이소 클럭펄스; i-CLKd)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 풀업 스위칭소자(Pu)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자(OT)를 서로 연결한다.

p번째 스테이지에 구비된 풀다운 스위칭소자(Pd)는 상기 리세트 노드(QB)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인을 서로 연결한다.

여기서, 풀업 스위칭소자(Pu)에는 k번째 출력용 클럭펄스가 공급되며; 상기 제 1 스위칭소자(Tr1)에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강하며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 p+r번째 스테이지의 출력으로 사용되는 출력용 클럭펄스의 하이구간에 포함될 수 있다. 여기서, r은, 도 4에 도시된 바와 같은 클럭펄스들을 사용할 경우, 1이된다.

제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)과 동일하거나, 또는 서로 다르다. 이때 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)보다 작거나 크다. 또는 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3)이 모두 같을 수도 있으며, 또는 제 1 내지 제 3 방전용전압(VSS1 내지 VSS3) 중 어느 두 개가 서로 같을 수 있다. 제 1 방전용전압(VSS1)은 제 2 방전용전압(VSS2)과 동일하거나, 또는 서로 다르다. 이때, 제 1 방전용전압(VSS1)이 제 2 방전용전압(VSS2)보다 작거나 크다.

도 13을 통해 제 7 실시예에 따른 스테이지의 구성을 설명한다.

도 13에 도시된 바와 같이, p번째 스테이지는 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3), 풀업 스위칭소자(Pu), 풀다운 스위칭소자(Pd) 및 커패시터(C)를 포함한다.

p번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(정이소 클럭펄스; i-CLKa)에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자(OT)와 세트 노드(Q)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 첫 번째 스테이지일 경우, 이 제 1 스위칭소자(Tr1)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 1 스타트전송라인에 접속된다. 이 제 1 스타트전송라인에는 제 1 스타트 펄스가 공급된다.

p번째 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 n개의 출력제어용 클럭펄스들 중 어느 하나(완전 반이소 클럭펄스; i-CLKb)에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)와 p+r번째(r은 자연수) 스테이지의 출력단자(OT)를 서로 연결한다. 여기서 이 p번째 스테이지가 스타트 펄스를 공급받는 마지막 번째 스테이지일 경우, 이 제 2 스위칭소자(Tr2)는 p-1번째 스테이지의 출력단자(OT) 대신에 제 2 스타트전송라인에 접속된다. 이 제 2 스타트전송라인에는 제 2 스타트 펄스가 공급된다.

p번째 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드(QB)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 풀업 스위칭소자(Pu)는 상기 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자(OT)를 서로 연결한다.

p번째 스테이지에 구비된 풀다운 스위칭소자(Pd)는 상기 리세트 노드(QB)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자(OT)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인을 서로 연결한다.

p번째 스테이지에 구비된 커패시터(C)는 어느 하나의 출력용클럭라인과 상기 리세트 노드(QB) 사이에 접속된다.

여기서, 풀업 스위칭소자(Pu)에는 k번째 출력용 클럭펄스가 공급되며; 제 1 스위칭소자(Tr1)에는 k번째 출력제어용 클럭펄스가 공급되며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며; 상기 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+b번째 출력용 클럭펄스가 하강하며; 상기 커패시터(C)에 공급되는 출력용클럭펄스와 상기 풀업 스위칭소자(Pd)에 공급되는 출력용클럭펄스가 동일하다.

이 풀업 스위칭소자(Pu)에 접속된 출력용클럭라인에는 CLKc라는 출력용 클럭펄스가 공급되는 바, 상술된 p번째 스테이지가 제 1 스테이지(ST1)이고 CLKc가 제 1 출력용 클럭펄스(CLK1)일 때 i-CLKa 및 i-CLKb는 각각 제 1 출력제어용 클럭펄스(i-CLK1) 및 제 4 출력제어용 클럭펄스(i-CLK4)가 될 수 있다.

제 1 스위칭소자(Tr1)에 공급되는 출력제어용 클럭펄스의 하이구간과 제 2 스위칭소자(Tr2)에 공급되는 출력제어용 클럭펄스의 하이구간은 서로 중첩하거나 또는 중첩하지 않을 수 있다.도 14는 순방향 클럭펄스 및 역방향 클럭펄스들을 나타낸 도면이다.

본 발명에서의 n개의 출력용 클럭펄스들은 순방향으로 출력되는 n개의 순방향 출력용 클럭펄스들 및 역방향으로 출력되는 n개의 역방향 출력용 클럭펄스들을 포함한다.

n개의 출력제어용 클럭펄스들은 순방향으로 출력되는 n개의 순방향 출력제어용 클럭펄스들 및 역방향으로 출력되는 n개의 역방향 출력용 클럭펄스들을 포함한다.

도 14의 (A)는 순방향 출력용 클럭펄스들 및 순방향 출력제어용 클럭펄스들을 나타낸 도면으로서, 이는 도 4와 실상 동일하다. 그리고, 도 14의 (B)는 역방향 출력용 클럭펄스들 및 역방향 출력제어용 클럭펄스들을 나타낸 도면이다. 이 역방향 출력용 클럭펄스들 및 역방향 출력제어용 클럭펄스들은 상술된 정이소 클럭펄스, 반이소 클럭펄스 및 완전 반이소 클럭펄스의 조건들을 만족하도록 역방향 순으로 출력된다.

스타트 펄스는 제 1 스타트 펄스(Vst_F) 및 제 2 스타트 펄스(Vst_R)를 포함하며, 스테이지들이 제 1 스테이지부터 제 h 스테이지까지 순차적으로 구동되는 순방향 구동시에는 상기 제 1 스타트 펄스가 하이가 되고 제 2 스타트 펄스는 로우로된다. 반면, 스테이지들이 제 h 스테이지부터 제 1 스테이지까지 순차적으로 구동되는 역방향 구동시에는 상기 제 1 스타트 펄스가 로우가 되고 제 2 스타트 펄스는 하이로된다. 예를 들어, 도 7의 회로를 갖는 스테이지들을 역방향으로 구동할 때, 제 1 스위칭소자(Tr1)의 게이트전극에는 완전 반이소 클럭펄스가 공급되고, 제 2 스위칭소자(Tr2)의 게이트전극에는 정이소 클럭펄스가 공급된다.

도 15는 도 11의 구조에 공급되는 역방향 클럭펄스들의 파형을 나타낸 도면으로서, 이 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에 제 1 출력제어용 클럭펄스(i-CLK1)가 공급될 수 있는 바, 이 제 1 출력제어용 클럭펄스(i-CLK1)는 제 4 출력용 클럭펄스(CLK4)의 하이구간에 포함됨을 알 수 있다.

도 16은 도 12의 구조에 공급되는 역방향 클럭펄스들의 파형을 나타낸 도면으로서, 이 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트전극에 제 1 출력제어용 클럭펄스(i-CLK1)가 공급될 수 있는 바, 이 제 1 출력제어용 클럭펄스(i-CLK1)는 제 4 출력용 클럭펄스(CLK4)의 하이구간에 포함됨을 알 수 있다.

도 17은 두 개의 쉬프트 레지스터를 포함하는 구조를 나타낸 도면이다.

본 발명에서의 쉬프트 레지스터는 제 1 및 제 2 쉬프트 레지스터(SR1,SR2)를 포함할 수 있다. 제 1 쉬프트 레지스터(SR1)는 게이트 라인(GL)들이 형성된 표시부(PN)의 좌측에 위치하며, 제 2 쉬프트 레지스터(SR2)는 이 게이트 라인(GL)들이 형성된 표시부(PN)의 우측에 위치한다.

제 1 쉬프트 레지스터(SR1)는 h개의 스테이지들 중 기수번째 스테이지들(ST1, ST3, ST5, ...)을 포함하며, 제 2 쉬프트 레지스터(SR2)는 h개의 스테이지들 중 우수번째 스테이지들(ST2, ST4, ST6, ...)을 포함한다.

도 18은 도 17의 제 1 및 제 2 쉬프트 레지스터에 구비된 스테이지들의 구성을 나타낸 도면이다.

도 18에 도시된 바와 같이, 상기 스테이지들 중 기수번째 스테이지들은 각각의 출력단자(OT)를 통해 다수의 게이트 라인들 중 기수번째 게이트 라인들에 접속된다. 그리고, 상기 스테이지들 중 우수번째 스테이지들은 각각의 출력단자(OT)를 통해 다수의 게이트 라인들 중 우수번째 게이트 라인들에 접속된다. 특히, 상기 기수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 일부를 공급받음과 아울러 상기 제 1 출력제어용클럭라인들로부터 제공되는 n개의 출력제어용 클럭펄스들을 공급받는다. 예를 들어, 기수번째 스테이지들(ST1, ST3, ST5, ...)은 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4) 중 제 1 및 제 3 출력용 클럭펄스들(CLK1, CLK3)을 공급받음과 아울러 제 1 출력제어용클럭라인들로부터 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)을 공급받는다. 반면, 기수번째 스테이지들(ST1, ST3, ST5, ...)은 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4) 중 제 2 및 제 4 출력용 클럭펄스들(CLK2, CLK4)을 공급받음과 아울러 제 1 출력제어용클럭라인들로부터 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4)을 공급받는다. 이러한 도 18의 구조는 상술된 도 11의 회로구성을 갖는 스테이지들로 구성할 수 있다.

도 19는 도 17의 제 1 및 제 2 쉬프트 레지스터에 구비된 스테이지들의 또 다른 구성을 나타낸 도면이다.

도 19에 도시된 바와 같이, 상기 스테이지들 중 기수번째 스테이지들은 각각의 출력단자(OT)를 통해 다수의 게이트 라인들 중 기수번째 게이트 라인들에 접속된다. 그리고, 상기 스테이지들 중 우수번째 스테이지들은 각각의 출력단자(OT)를 통해 다수의 게이트 라인들 중 우수번째 게이트 라인들에 접속된다. 특히, 상기 기수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 일부를 공급받음과 아울러 상기 n개의 출력제어용 클럭펄스들 중 일부를 공급받으며, 상기 우수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 나머지 일부를 공급받음과 아울러 상기 n개의 출력제어용 클럭펄스들 중 나머지 일부를 공급받는다. 예를 들어, 기수번째 스테이지들(ST1, ST3, ST5, ...)은 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4) 중 제 1 및 제 3 출력용 클럭펄스(CLK1, CLK3)를 공급받음과 아울러 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4) 중 제 1 및 제 3 출력제어용 클럭펄스들(i-CLK1, i-CLK3)을 공급받는다. 반면, 우수번째 스테이지들(ST2, ST4, ST6, ...)은 제 1 내지 제 4 출력용 클럭펄스들(CLK1 내지 CLK4) 중 제 2 및 제 4 출력용 클럭펄스(CLK2, CLK4)를 공급받음과 아울러 제 1 내지 제 4 출력제어용 클럭펄스들(i-CLK1 내지 i-CLK4) 중 제 2 및 제 4 출력제어용 클럭펄스들(i-CLK2, i-CLK4)을 공급받는다. 이러한 도 19의 구조는 상술된 도 12의 회로구성을 갖는 스테이지들로 구성할 수 있다.

한편, 모든 실시예에서 두 개의 동일한 방전용전압들은 각각 개별적인 방전용전원라인을 통해 공급될 수도 있으며, 또는 동일한 하나의 방전용전원라인을 통해 공급될 수도 있다.

한편, 도 8에서의 제 2 스위칭소자(Tr2)의 게이트전극에는 완전 반이소 클럭펄스(i-CLKb) 대신 변형 완전 반이소 클럭펄스(i-CLKc)가 공급될 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

CLK#: #번째 출력용 클럭펄스 i-CLK#: #번째 출력제용 클럭펄스

Claims (20)

  1. 서로 다른 위상을 갖는 n개(n은 2이상의 자연수)의 출력용 클럭펄스들을 순차적으로 순환하여 출력하는 제 1 클럭발생기;
    서로 다른 위상을 갖는 n개의 출력제어용 클럭펄스들을 순차적으로 순환하여 출력하는 제 2 클럭발생기;
    상기 제 1 클럭발생기로부터의 n개의 출력용 클럭펄스들 및 상기 제 2 클럭발생기로부터의 n개의 출력제어용 클럭펄스들을 공급받아 다수의 스캔펄스들을 순차적으로 출력하는 쉬프트 레지스터를 포함하며;
    k번째 출력용 클럭펄스의 하이구간은 k+1번째 출력용 클럭펄스의 하이구간과 일정기간 중첩하며, k번째부터 k+2번째 출력제어용 클럭펄스의 하이구간과 중첩하며;
    k번째 출력제어용 클럭펄스가 k번째 출력용 클럭펄스보다 먼저 상승하며;k-1번째 출력용 클럭펄스 및 k번째 출력용 클럭펄스보다 먼저 하강하며;
    상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않는 하이구간을 갖는 출력제어용 클럭펄스들 중 어느 하나의 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 하는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 출력용 클럭펄스의 로우구간에 해당하는 전압이 상기 출력제어용 클럭펄스의 로우구간에 해당하는 전압보다 크거나 같은 것을 특징으로 하는 게이트 구동회로.
  3. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    p번째(p는 1보다 큰 자연수) 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자;
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자 및 제 2 스타트 펄스를 전송하는 제 2 스타트전송라인 중 어느 하나를 서로 연결하는 제 2 스위칭소자; 및,
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자를 포함하며;
    상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며;
    상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 하는 게이트 구동회로.
  4. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    p번째(p는 1보다 큰 자연수) 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자;
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자;
    어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 리세트 노드를 서로 연결하는 제 3 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 4 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및,
    상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자를 포함하며;
    상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며;
    상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 하는 게이트 구동회로.
  5. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    p번째(p는 1보다 큰 자연수) 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자;
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자;
    어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 공통 노드를 서로 연결하는 제 3 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 4 스위칭소자;
    상기 공통 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 충전용전원라인과 리세트 노드를 서로 연결하는 제 5 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 제 2 방전용전원라인을 서로 연결하는 제 6 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및,
    상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자를 포함하며;
    상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며;
    상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강함을 특징으로 하는 게이트 구동회로.
  6. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    p번째(p는 1보다 큰 자연수) 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자;
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자;
    어느 하나의 출력제어용클럭라인으로부터의 출력제어용 클럭펄스 또는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 방전용전압을 전송하는 방전용전원라인을 서로 연결하는 제 3 스위칭소자; 및,
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자를 포함하며;
    상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며;
    상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며;
    상기 제 3 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않음을 특징으로 하는 게이트 구동회로.
  7. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    p번째(p는 1보다 큰 자연수) 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자;
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자;
    어느 하나의 출력제어용클럭라인으로부터의 출력제어용 클럭펄스 또는 어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 출력용클럭전송라인들 중 어느 하나를 서로 연결하는 제 3 스위칭소자; 및,
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자를 포함하며;
    상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며;
    상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며;
    상기 제 3 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 풀업 스위칭소자에 공급되는 출력용 클럭펄스와 상기 제 3 스위칭소자에 공급되는 출력용 클럭펄스가 동일한 것을 특징으로 하는 게이트 구동회로.
  8. 제 6 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 p번째 스테이지는,
    상기 p번째 스테이지의 출력단자로부터의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 p번째 스테이지의 출력단자와 어느 하나의 출력용클럭라인을 서로 연결하는 제 4 스위칭소자를 더 포함하며;
    상기 풀업 스위칭소자에 공급되는 출력용 클럭펄스와 상기 제 4 스위칭소자에 공급되는 출력용 클럭펄스가 동일한 것을 특징으로 하는 게이트 구동회로.
  9. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    p번째(p는 1보다 큰 자연수) 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자;
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자;
    어느 하나의 출력용클럭라인으로부터의 출력용 클럭펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압을 전송하는 충전용전원라인과 공통 노드를 서로 연결하는 제 3 스위칭소자;
    세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 공통 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 4 스위칭소자;
    상기 공통 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 충전용전원라인과 리세트 노드를 서로 연결하는 제 5 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 상기 제 2 방전용전원라인을 서로 연결하는 제 6 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및,
    상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자를 포함하며;
    상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며;
    상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 p+r번째 스테이지의 출력으로 사용되는 출력용 클럭펄스의 하이구간에 포함됨을 특징으로 하는 게이트 구동회로.
  10. 제 9 항에 있어서,
    상기 p번째 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인을 서로 연결하는 제 7 스위칭소자를 더 포함하며;
    상기 제 7 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않음을 특징으로 하는 게이트 구동회로.
  11. 제 1 항에 있어서,
    상기 n개의 출력용 클럭펄스들은 서로 다른 위상을 갖는 제 1 내지 제 4 출력용 클럭펄스들 또는 제 1 내지 제 8 출력용 클럭펄스들을 포함하며;
    상기 n개의 출력제어용 클럭펄스들은 서로 다른 위상을 갖는 제 1 내지 제 4 출력제어용 클럭펄스들 또는 제 1 내지 제 8 출력제어용 클럭펄스들을 포함함을 특징으로 하는 게이트 구동회로.
  12. 제 11 항에 있어서,
    상기 제 1 클럭발생기는 제 1 내지 제 4 출력용 클럭펄스들을 순차적으로 순환하여 출력하며;
    상기 제 2 클럭발생기는 제 1 내지 제 4 출력제어용 클럭펄스들을 순차적으로 순환하여 출력하며;
    상기 제 1 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 상승하며; 상기 제 1 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 하강하며; 제 4 출력제어용 클럭펄스의 하이구간이 상기 제 1 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 4 출력제어용 클럭펄스의 하이구간 동안 제 2 출력용 클럭펄스가 하강하며;
    상기 제 2 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 상승하며; 상기 제 2 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 하강하며; 제 1 출력제어용 클럭펄스의 하이구간이 상기 제 2 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 1 출력제어용 클럭펄스의 하이구간 동안 제 3 출력용 클럭펄스가 하강하며;
    상기 제 3 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 상승하며; 상기 제 3 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 하강하며; 제 2 출력제어용 클럭펄스의 하이구간이 상기 제 3 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 2 출력제어용 클럭펄스의 하이구간 동안 제 4 출력용 클럭펄스가 하강하며;
    상기 제 4 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 상승하며; 상기 제 4 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 하강하며; 제 3 출력제어용 클럭펄스의 하이구간이 상기 제 4 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 3 출력제어용 클럭펄스의 하이구간 동안 제 1 출력용 클럭펄스가 하강함을 특징으로 하는 게이트 구동회로.
  13. 제 11 항에 있어서,
    상기 제 1 클럭발생기는 제 1 내지 제 8 출력용 클럭펄스들을 순차적으로 순환하여 출력하며;
    서로 인접한 3개의 출력용 클럭펄스들의 하이구간들이 일정구간 중첩하며;
    상기 제 2 클럭발생기는 제 1 내지 제 8 출력제어용 클럭펄스들을 순차적으로 순환하여 출력하며;
    서로 인접한 2개의 출력제어용 클럭펄스들의 하이구간들이 일정구간 중첩하며;
    상기 제 1 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 상승하며; 상기 제 1 출력제어용 클럭펄스가 제 7 출력용 클럭펄스보다 먼저 하강하며; 제 6, 제 7 및 제 8 출력제어용 클럭펄스의 하이구간이 상기 제 1 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 6 출력제어용 클럭펄스의 하이구간 동안 제 3 출력용 클럭펄스가 하강하며;
    상기 제 2 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 상승하며; 상기 제 2 출력제어용 클럭펄스가 제 8 출력용 클럭펄스보다 먼저 하강하며; 제 7, 제 8 및 제 1 출력제어용 클럭펄스의 하이구간이 상기 제 2 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 7 출력제어용 클럭펄스의 하이구간 동안 제 4 출력용 클럭펄스가 하강하며;
    상기 제 3 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 상승하며; 상기 제 3 출력제어용 클럭펄스가 제 1 출력용 클럭펄스보다 먼저 하강하며; 제 8, 제 1 및 제 2 출력제어용 클럭펄스의 하이구간이 상기 제 3 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 8 출력제어용 클럭펄스의 하이구간 동안 제 5 출력용 클럭펄스가 하강하며;
    상기 제 4 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 상승하며; 상기 제 4 출력제어용 클럭펄스가 제 2 출력용 클럭펄스보다 먼저 하강하며; 제 1, 제 2 및 제 3 출력제어용 클럭펄스의 하이구간이 상기 제 4 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 1 출력제어용 클럭펄스의 하이구간 동안 제 6 출력용 클럭펄스가 하강하며;
    상기 제 5 출력제어용 클럭펄스가 제 5 출력용 클럭펄스보다 먼저 상승하며; 상기 제 5 출력제어용 클럭펄스가 제 3 출력용 클럭펄스보다 먼저 하강하며; 제 2, 제 3 및 제 4 출력제어용 클럭펄스의 하이구간이 상기 제 5 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 2 출력제어용 클럭펄스의 하이구간 동안 제 7 출력용 클럭펄스가 하강하며;
    상기 제 6 출력제어용 클럭펄스가 제 6 출력용 클럭펄스보다 먼저 상승하며; 상기 제 6 출력제어용 클럭펄스가 제 4 출력용 클럭펄스보다 먼저 하강하며; 제 3, 제 4 및 제 5 출력제어용 클럭펄스의 하이구간이 상기 제 6 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 3 출력제어용 클럭펄스의 하이구간 동안 제 8 출력용 클럭펄스가 하강하며;
    상기 제 7 출력제어용 클럭펄스가 제 7 출력용 클럭펄스보다 먼저 상승하며; 상기 제 7 출력제어용 클럭펄스가 제 5 출력용 클럭펄스보다 먼저 하강하며; 제 4, 제 5 및 제 6 출력제어용 클럭펄스의 하이구간이 상기 제 7 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 4 출력제어용 클럭펄스의 하이구간 동안 제 1 출력용 클럭펄스가 하강하며;
    상기 제 8 출력제어용 클럭펄스가 제 8 출력용 클럭펄스보다 먼저 상승하며; 상기 제 8 출력제어용 클럭펄스가 제 6 출력용 클럭펄스보다 먼저 하강하며; 제 5, 제 6 및 제 7 출력제어용 클럭펄스의 하이구간이 상기 제 8 출력용 클럭펄스의 하이구간이 중첩하지 않으며; 상기 제 5 출력제어용 클럭펄스의 하이구간 동안 제 2 출력용 클럭펄스가 하강함을 특징으로 하는 게이트 구동회로.
  14. 제 1 항에 있어서,
    상기 n개의 출력용 클럭펄스들은 순방향으로 출력되는 n개의 순방향 출력용 클럭펄스들 및 역방향으로 출력되는 n개의 역방향 출력용 클럭펄스들을 포함하며;
    상기 n개의 출력제어용 클럭펄스들은 순방향으로 출력되는 n개의 순방향 출력제어용 클럭펄스들 및 역방향으로 출력되는 n개의 역방향 출력용 클럭펄스들을 포함함을 특징으로 하는 게이트 구동회로.
  15. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 제 1 출력제어용클럭라인들 및 n개의 제 2 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    상기 스테이지들 중 기수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 기수번째 게이트 라인들에 접속되며;
    상기 스테이지들 중 우수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 우수번째 게이트 라인들에 접속되며;
    상기 기수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 일부를 공급받음과 아울러 상기 제 1 출력제어용클럭라인들로부터 제공되는 n개의 출력제어용 클럭펄스들을 공급받으며;
    상기 우수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 나머지 일부를 공급받음과 아울러 상기 제 2 출력제어용클럭라인들로부터 제공되는 n개의 출력제어용 클럭펄스들을 공급받음을 특징으로 하는 게이트 구동회로.
  16. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    상기 스테이지들 중 기수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 기수번째 게이트 라인들에 접속되며;
    상기 스테이지들 중 우수번째 스테이지들은 각각의 출력단자를 통해 다수의 게이트 라인들 중 우수번째 게이트 라인들에 접속되며;
    상기 기수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 일부를 공급받음과 아울러 상기 n개의 출력제어용 클럭펄스들 중 일부를 공급받으며;
    상기 우수번째 스테이지들은 상기 n개의 출력용 클럭펄스들 중 나머지 일부를 공급받음과 아울러 상기 n개의 출력제어용 클럭펄스들 중 나머지 일부를 공급받음을 특징으로 하는 게이트 구동회로.
  17. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 스캔펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
    상기 각 스테이지는 자신의 출력단자를 통해 스캔펄스를 출력하며;
    상기 n개의 출력제어용 클럭펄스들은 n개의 출력제어용클럭라인들을 통해 전송되며;
    상기 n개의 출력용 클럭펄스들은 n개의 출력용클럭라인들을 통해 전송되며;
    p번째(p는 1보다 큰 자연수) 스테이지는,
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 p-q번째(q는 p보다 작은 자연수) 스테이지의 출력단자 및 제 1 스타트 펄스를 전송하는 제 1 스타트전송라인 중 어느 하나와 세트 노드를 서로 연결하는 제 1 스위칭소자;
    상기 n개의 출력제어용 클럭펄스들 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드와 p+r번째(r은 자연수) 스테이지의 출력단자를 서로 연결하는 제 2 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인을 서로 연결하는 제 3 스위칭소자;
    상기 세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 어느 하나의 출력용클럭라인과 p번째 스테이지의 출력단자를 서로 연결하는 풀업 스위칭소자; 및,
    상기 리세트 노드에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 p번째 스테이지의 출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인을 서로 연결하는 풀다운 스위칭소자; 및,
    어느 하나의 출력용클럭라인과 상기 리세트 노드 사이에 접속된 커패시터를 포함하며;
    상기 풀업 스위칭소자에는 k번째 출력용 클럭펄스가 공급되며;
    상기 제 1 스위칭소자에는 k번째 출력제어용 클럭펄스가 공급되며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간이 상기 k번째 출력용 클럭펄스의 하이구간과 중첩하지 않으며;
    상기 제 2 스위칭소자에 공급되는 출력제어용 클럭펄스의 하이구간 동안 k+1번째 출력용 클럭펄스가 하강하며;
    상기 커패시터에 공급되는 출력용클럭펄스와 상기 풀업 스위칭소자에 공급되는 출력용클럭펄스가 동일한 것을 특징으로 하는 게이트 구동회로.
  18. 제 1항에 있어서,
    k번째 출력용 클럭펄스의 하이구간은 k+2번째 출력용 클럭펄스의 하이구간과 일정기간 중첩하며, k+3번째부터 k+4번째 출력제어용 클럭펄스의 하이구간과 중첩하는 것을 특징으로 하는 게이트 구동회로.
  19. 삭제
  20. 삭제
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