KR102226235B1 - 쉬프트 레지스터 - Google Patents

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KR102226235B1
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Abstract

본 발명은 선택적으로 스캔펄스를 출력할 수 있는 쉬프트 레지스터에 관한 것으로, 캐리펄스 및 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 적어도 하나의 n번째 스테이지는, 세트 노드의 전압에 따라 제어되며, 서로 다른 위상을 나타내는 다수의 캐리용 클럭펄스들 중 어느 하나를 전송하는 캐리클럭전송라인과 캐리출력단자 사이에 접속된 캐리출력 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 서로 다른 위상을 나타내는 다수의 스캔용 클럭펄스들 중 어느 하나를 전송하는 스캔클럭전송라인과 스캔출력단자 사이에 접속된 스캔출력 스위칭소자를 포함하며, 상기 다수의 스캔용 클럭펄스들 중 적어도 하나는 특정 기간에만 선택적으로 해당 스캔클럭전송라인으로 인가되지 않는 것을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 선택적으로 스캔펄스를 출력할 수 있는 쉬프트 레지스터에 관한 것이다.
쉬프트 레지스터는 스캔 펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다.
종래의 쉬프트 레지스터는 영상의 특성에 관계없이 매 프레임 기간마다 항상 모든 게이트 라인들을 순차적으로 구동한다. 따라서, 소비전력이 높아지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 전체 스캔 펄스들 중 일부만을 선택적으로 출력할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
또한, 전체 스캔 펄스들 중 일부만을 선택적으로 출력할 수 있도록 함과 동시에 출력 특성을 안정화 시킬 수 있는 쉬프트 레지스터를 제공하는데 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 캐리펄스 및 스캔펄스를 출력하는 다수의 스테이지들을 포함한다.
그리고, 적어도 하나의 n번째 스테이지는, 세트 노드의 전압에 따라 제어되며, 서로 다른 위상을 나타내는 다수의 캐리용 클럭펄스들 중 어느 하나를 전송하는 캐리클럭전송라인과 캐리출력단자 사이에 접속된 캐리출력 스위칭소자; 및 상기 세트 노드의 전압에 따라 제어되며, 서로 다른 위상을 나타내는 다수의 스캔용 클럭펄스들 중 어느 하나를 전송하는 스캔클럭전송라인과 스캔출력단자 사이에 접속된 스캔출력 스위칭소자를 포함한다.
그리고, 상기 다수의 스캔용 클럭펄스들 중 적어도 하나는 특정 기간 동안 선택적으로 로우 상태의 전압으로 해당 스캔클럭전송라인에 인가됩니다.
여기서, 상기 세트 노드는 제 1 세트 노드와 제 2 세트 노드로 분리되고, 상기 캐리출력 스위칭소자는 상기 제 1 세트 노드에 의해 제어되며, 상기 스캔출력 스위칭소자는 상기 제 2 세트 노드에 의해 제어된다.
상기 n번째 스테이지는, n-p번째 스테이지로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이, 또는 상기 n-p번째 스테이지의 캐리펄스가 인가되는 캐리출력단자와 상기 세트 노드 사이에 접속된 제 1 스위칭소자; 및 n+q번째 스테이지로부터의 캐리펄스 또는 어느 하나의 캐리용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 어느 하나의 캐리클럭전송라인 사이, 또는 상기 세트 노드와 어느 하나의 스캔클럭전송라인 사이에 접속된 제 2 스위칭소자를 더 포함한다.
상기 n번째 스테이지는, 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부; 및 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 캐리출력단자 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 제 3 스위칭소자를 더 포함한다.
상기 n번째 스테이지는, 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부; 상기 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 캐리방전 스위칭소자; 그리고 상기 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 제 4 방전용전압을 전송하는 제 4 방전용전원라인 사이에 접속된 스캔방전 스위칭소자를 더 포함한다.
상기 n번째 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 캐리출력단자 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 제 4 스위칭소자; 및 상기 n-p번째 스테이지로부터 생성된 캐리펄스의 근거가 되는 캐리용 클럭펄스에 따라 제어되며, 상기 세트 노드와 n-p번째 스테이지의 캐리펄스가 인가되는 n-p번째 스테이지의 캐리출력단자 사이에 접속된 제 5 스위칭소자 중 적어도 하나를 더 포함한다.
또한, 상기 n번째 스테이지는, n-p번째 스테이지로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이, 또는 상기 n-p번째 스테이지의 캐리펄스가 인가되는 캐리출력단자와 상기 세트 노드 사이에 접속된 제 1 스위칭소자; n+q번째 스테이지로부터의 캐리펄스 또는 어느 하나의 캐리용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 어느 하나의 캐리클럭전송라인 사이, 또는 상기 세트 노드와 어느 하나의 스캔클럭전송라인 사이에 접속된 제 2 스위칭소자; 상기 세트 노드의 전압에 따라 제 1 리세트 노드의 전압을 제어하는 제 1 반전부; 상기 세트 노드의 전압에 따라 제 2 리세트 노드의 전압을 제어하는 제 2 반전부; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 1 캐리방전 스위칭소자; 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 제 3 방전용전원라인 사이에 접속된 제 2 캐리방전 스위칭소자; 상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 제 4 방전용전압을 전송하는 제 4 방전용전원라인 사이에 접속된 제 1 스캔방전 스위칭소자; 및 상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 4 방전용전원라인 사이에 접속된 제 2 스캔방전 스위칭소자를 더 포함한다.
상기 n번째 스테이지는, 상기 스캔출력 스위칭소자의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자의 게이트 전극에 음극이 연결되는 다이오드를 더 포함한다.
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에서의 쉬프트 레지스터는 전체 스캔 펄스들 중 일부만을 선택적으로 출력할 수 있다. 따라서, 본 발명에서의 쉬프트 레지스터는, 예를 들어 정지 영상과 동 영상이 혼재되어 있는 화면을 표시할 때 그 동 영상이 존재하는 부분에 대응되는 게이트 라인들만으로 스캔 펄스들을 선택적으로 공급할 수 있다. 이와 같이, 본 발명의 쉬프트 레지스터는 필요한 스캔 펄스들만을 선택적으로 출력할 수 있으므로 소비전력이 저감될 수 있다.
또한, 본 발명에서의 쉬프트 레지서터는 전체 스캔 펄스들 중 일부만을 선택적으로 출력할 때 캐리 출력 신호가 불안정할 수 있으나, 캐리 출력 스위칭소자의 게이트 단자의 전압이 다운됨을 방지하므로 캐리 출력 신호를 안정화 할 수 있다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 쉬프트 레지스터로 입력되는 각종 신호의 출력 타이밍도를 나타낸 도면
도 3은 도 1에 도시된 쉬프트 레지스터에 대한 상세 구성도
도 4는 도 3의 어느 하나의 스테이지의 구성을 나타낸 도면
도 5는 도 3의 어느 하나의 스테이지에 구비된 제 1 실시예의 회로구성을 나타낸 도면
도 6은 도 3의 어느 하나의 스테이지에 구비된 제 2 실시예의 회로구성을 나타낸 도면
도 7은 도 3의 어느 하나의 스테이지에 구비된 제 3 실시예의 회로구성을 나타낸 도면
도 8은 도 7의 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 9는 도 3의 어느 하나의 스테이지에 구비된 제 4 실시예의 회로구성을 나타낸 도면
도 10은 도 9의 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 11은 도 5, 도 6, 도 7 및 도 9의 각 n번째 스테이지에 추가될 수 있는 구성요소들을 나타낸 도면
도 12는 제 1 실시예에 따른 반전부의 상세 구성도
도 13은 제 2 실시예에 따른 반전부의 상세 구성도
도 14는 제 3 실시예에 따른 반전부의 상세 구성도
도 15는 제 4 실시예에 따른 반전부의 상세 구성도
도 16은 제 5 실시예에 따른 반전부의 상세 구성도
도 17은 제 6 실시예에 따른 반전부의 상세 구성도
도 18은 제 7 실시예에 따른 반전부의 상세 구성도
도 19는 제 8 실시예에 따른 반전부의 상세 구성도
도 20은 제 9 실시예에 따른 반전부의 상세 구성도
도 21은 도 20의 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 22는 도 3의 어느 하나의 스테이지에 구비된 제 5 실시예의 회로구성을 나타낸 도면
도 23은 도 1에서의 캐리용 클럭펄스들을 출력하기 위한 타이밍 컨트롤러의 블록 구성도
도 24는 도 1에서의 스캔용 클럭펄스들을 출력하기 위한 타이밍 컨트롤러의 블록 구성도
도 25는 도 1에서의 스캔용 클럭펄스들을 출력하기 위한 타이밍 컨트롤러의 또 다른 블록 구성도
도 26은 본 발명의 실시예에 따른 쉬프트 레지스터를 구비한 표시패널을 나타낸 도면
도 27은 도 3의 어느 하나의 스테이지에 구비된 제 6 실시예의 회로구성을 나타낸 도면
도 28은 도 3의 어느 하나의 스테이지에 구비된 제 7 실시예의 회로구성을 나타낸 도면
도 29(a) 내지 29(b)는 도 28의 n번째 스테이지(ST_n)의 제 3 스위칭소자(Tr3)와 제 14 스위칭소자(Tr14)와 각각 치환될 수 있는 회로들를 나타낸 도면
도 30은 도 3의 어느 하나의 스테이지에 구비된 제 8 실시예의 회로구성을 나타낸 것이다.
도 31은 도 3의 어느 하나의 스테이지에 구비된 제 9 실시예의 회로구성을 나타낸 것이다.
도 32(a) 내지 32(d)는 도 31의 n번째 스테이지(ST_n)에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 33(a) 내지 33(d)는 도 31의 n번째 스테이지(ST_n)에 추가될 수 있는 회로들을 나타낸 도면
도 34는 도 3의 어느 하나의 스테이지에 구비된 제 10 실시예의 회로구성을 나타낸 도면이다.
도 35는 도 34와 같이 구성된 쉬프트 레지스터에 입력된 캐리 클럭 및 스캔 클럭과 도 34와 같이 구성된 쉬프트 레지스터에서 출력된 캐리 펄스 및 스캔 펄스를 도시한 도면
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 쉬프트 레지스터로 입력되는 각종 신호의 출력 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 타이밍 컨트롤러(TC)로부터 i개의 캐리용 클럭펄스(C-CLK_#)들과 j개의 스캔용 클럭펄스(S-CLK_#)들을 제공받는다. 구체적으로, 타이밍 컨트롤러(TC)는 i개(i는 1보다 큰 자연수)의 캐리용 클럭펄스(C-CLK_#)들을 순차적으로 출력함과 아울러, j개(j는 1보다 큰 자연수)의 스캔용 클럭펄스(S-CLK_#)들을 순차적으로 출력하고, 이들을 쉬프트 레지스터(SR)로 공급한다. 다시 말하여, 이 타이밍 컨트롤러(TC)는 i상(phase)의 캐리용 클럭펄스들 및 j상의 스캔용 클럭펄스들을 출력한다. 하나의 예로서, 도 2에는 서로 다른 위상차를 갖는 6상의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6)과, 그리고 서로 다른 위상차를 갖는 6상의 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6) 도시되어 있다.
한편, 스캔용 클럭펄스들 중 적어도 하나는 특정 기간에만 선택적으로 출력되지 않을 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 3 스캔용 클럭펄스(S-CLK_3)는 제 1 기간(T1)에서, 제 4 스캔용 클럭펄스(S-CLK_4)는 제 2 기간(T2)에서, 제 5 스캔용 클럭펄스(S-CLK_5)는 제 3 기간(T3)에서, 그리고 제 6 스캔용 클럭펄스(S-CLK_6)는 제 4 기간(T4)에서 각각 출력되지 않는다. 다시 말하여, 제 3 내지 제 6 스캔용 클럭펄스들(S-CLK_3 내지 S-CLK_6)은 주기적으로 출력되다가 전술된 바와 같은 특정 기간(T1 내지 T4)에는 로우 상태로 유지된다. 반면, 제 1 스캔용 클럭펄스(S-CLK_1) 및 제 2 스캔용 클럭펄스(S-CLK_2)는 주기적으로 끊임없이 발생된다. 여기서, 그 특정 기간(T1 내지 T4) 기간은 제 3 내지 제 6 스캔용 클럭펄스들(S-CLK_3 내지 S-CLK_6)이 원래대로 출력되어야 할 기간이지만, 외부로부터의 클럭 제어신호를 이용하여 타이밍 컨트롤러(TC)의 동작을 제어함으로써 특정 기간 동안 특정 스캔용 클럭펄스의 하이 상태 전압이 출력되지 않고 로우 상태로 유지되도록 제어할 수 있다. 여기서, 이 특정 기간은, 예를 들어, 스캔용 클럭펄스의 한 주기 이상이 될 수 있다.
도 2에 도시된 바와 같이, i개의 캐리용 클럭펄스들끼리는 이들의 펄스폭이 서로 중첩하지 않으며, 또한 j개의 스캔용 클럭펄스들끼리는 이들의 펄스폭이 서로 중첩하지 않는다. 그러나, 다른 실시예로서, 인접한 기간에 출력되는 캐리용 클럭펄스들간의 펄스폭이 서로 중첩되도록 그 i개의 캐리용 클럭펄스들이 출력 타이밍이 조절될 수도 있으며, 마찬가지로 인접한 기간에 출력되는 스캔용 클럭펄스들간의 펄스폭이 서로 중첩되도록 그 i개의 캐리용 클럭펄스들이 출력 타이밍이 조절될 수도 있다.
쉬프트 레지스터(SR)는, 타이밍 컨트롤러(TC)로부터 제공된 i개의 캐리용 클럭펄스들 및 j개의 스캔용 클럭펄스들을 근거로 다수의 출력들을 순차적으로 발생시키는 바, 이를 위해 이 쉬프트 레지스터(SR)는 그러한 다수의 출력들을 순차적으로 발생시키는 다수의 스테이지들을 포함한다. 각 스테이지로부터 발생된 출력은, 서로 대응되는 한 쌍의 캐리펄스와 스캔펄스로 구성된다. 한 쌍의 캐리펄스와 스캔펄스에서, 그 캐리펄스는 후단 스테이지 및 전단 스테이지들 중 적어도 하나로 공급되는 반면, 그 스캔펄스는 어느 하나의 게이트 라인으로 공급된다.
도 3은 도 1에 도시된 쉬프트 레지스터(SR)에 대한 상세 구성도이다.
본 발명에 따른 쉬프트 레지스터(SR)는, 도 3에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+2)을 포함한다. 여기서, 각 스테이지는 각각의 2번 단자(II; 이하, 캐리출력단자(COT))를 통해 캐리펄스(CRPn-2 내지 CRPn+2)를 출력한다. 또한, 각 스테이지는 각각의 3번 단자(III, 이하, 스캔출력단자(SOT)를 통해 스캔펄스(스캔펄스(SCPn-2 내지 SCPn+2)를 출력한다.
각 스테이지는, 도 3에 도시된 바와 같이, 총 6개의 단자들(I, II, III, IV, V, VI)을 포함하는 바, 1번 단자(I)로는 전단 스테이지로부터의 출력(또는 스타트 펄스(Vst))이 인가되며, 4번 단자(IV)로는 어느 하나의 캐리용 클럭펄스가 인가되며, 5번 단자(V)로는 어느 하나의 스캔용 클럭펄스가 인가되며, 그리고 6번 단자로는 다음단 스테이지로부터의 출력(또는 스타트 펄스)이 인가된다. 한편, 2번 및 3번 단자에서는 각각, 상술된 바와 같은 캐리펄스 및 스캔펄스가 독립적으로 출력된다.
전술된 도 2에 도시된 바와 같이 6상의 캐리용 클럭펄스들(C-CLK_1 내지 C-CLK_6) 및 스캔용 클럭펄스들(S-CLK_1 내지 S-CLK_6)이 쉬프트 레지스터로 제공된다면, 예를 들어, n-2번째 내지 n+2번째 스테이지들(ST_n-2 내지 ST_n+2)을 포함한 전체 스테이지들 중 6k+1번째(k는 0을 포함한 자연수) 스테이지들은 제 1 캐리용 클럭펄스(C-CLK_1) 및 제 1 스캔용 클럭펄스(S-CLK_1)를, 6k+2번째 스테이지들은 제 2 캐리용 클럭펄스(C-CLK_2) 및 제 2 스캔용 클럭펄스(S-CLK_2)를, 6k+3번째 스테이지들은 제 3 캐리용 클럭펄스(C-CLK_3) 및 제 3 스캔용 클럭펄스(S-CLK_3)를, 6k+4번째 스테이지들은 제 4 캐리용 클럭펄스(C-CLK_4) 및 제 4 스캔용 클럭펄스(S-CLK_4)를, 6k+5번째 스테이지들은 제 5 캐리용 클럭펄스(C-CLK_5) 및 제 5 스캔용 클럭펄스(S-CLK_5)를, 그리고 6k+6번째 스테이지들은 제 6 캐리용 클럭펄스(C-CLK_6) 및 제 6 스캔용 클럭펄스(S-CLK_6)를 공급받을 수 있다.
각 스테이지는 캐리펄스를 이용하여 자신의 후단에 위치한 스테이지 및 전단에 위치한 스테이지의 동작을 제어한다. 아울러, 각 스테이지는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 한편, 도시되지 않았지만, 마지막에 위치한 최종 스테이지의 후단에는 이 최종 스테이지로 캐리펄스를 공급하는 더미 스테이지가 더 구비될 수 있다. 쉬프트 레지스터(SR)의 구성에 따라, 이 더미 스테이지는 한 개가 아닌 다수가 될 수 있다. 이 더미 스테이지는 게이트 라인에 연결되지 않으므로, 스캔펄스를 출력하지 않는다.
한편, 쉬프트 레지스터(SR)의 구성에 따라, 각 스테이지는, 캐리펄스를 이용하여, 자신으로부터 전단에 위치한 스테이지만의 동작을 제어할 수도 있다. 한편, 도시되지 않았지만, 마지막에 위치한 최종 스테이지의 후단에는 이 최종 스테이지로 스캔펄스를 공급하는 더미 스테이지가 더 구비될 수 있다. 쉬프트 레지스터(SR)의 구성에 따라, 이 더미 스테이지는 한 개가 아닌 다수가 될 수 있다.
또 한편, 쉬프트 레지스터(SR)의 구성에 따라, 각 스테이지는, 캐리펄스를 이용하여, 자신으로부터 후단에 위치한 스테이지만의 동작을 제어할 수도 있다.
스테이지들은 첫 번째 스테이지부터 최종 스테이지까지 차례로 출력을 발생시킨다. 각 출력은, 상술된 바와 같이, 캐리펄스와 스캔펄스로 구성된다.
더미 스테이지를 제외한 나머지 스테이지들로부터 출력된 스캔펄스는 표시패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 이 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 스테이지들로부터 출력된 캐리펄스는 자신으로부터 전단 및 후단에 위치한 스테이지에 공급된다.
이러한 쉬프트 레지스터(SR)는 표시패널에 내장될 수 있다. 즉, 표시패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 쉬프트 레지스터(SR)는 비표시부에 내장된다.
도 4는 도 3의 어느 하나의 스테이지의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 하나의 스테이지는 적어도 하나의 캐리출력 스위칭소자 및 적어도 하나의 스캔출력 스위칭소자를 포함한다.
그 하나의 스테이지에 구비된 캐리출력 스위칭소자(Cpu)는 제 1 세트 노드(Q1)의 전압에 따라 제어되며, 서로 다른 위상을 나타내는 다수의 캐리용 클럭펄스들 중 어느 하나(C-CLK_#)를 전송하는 캐리클럭전송라인(CCL)과 그 스테이지의 캐리출력단자(COT) 사이에 접속된다. 상기 캐리출력 스위칭소자(Cpu)는 제 1 세트 노드(Q1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 자신에게 공급된 캐리용 클럭펄스(C-CLK_#)를 그 캐리출력단자(COT)로 공급한다.
그 하나의 스테이지에 구비된 스캔출력 스위칭소자(Spu)는 제 2 세트 노드(Q2)의 전압에 따라 제어되며, 서로 다른 위상을 나타내는 다수의 스캔용 클럭펄스들 중 어느 하나(S-CLK_#)를 전송하는 스캔클럭전송라인(SCL)과 스캔출력단자(SOT) 사이에 접속된다. 상기 스캔출력 스위칭소자(Spu)는 제 2 세트 노드(Q2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 자신에게 공급된 스캔용 클럭펄스(S-CLK_#)를 그 스캔출력단자(SOT)로 공급한다.
모든 스테이지들은 각각 전술된 도 4와 같은 구성을 가질 수 있다.
이와 같이 구성되면, 캐리펄스 및 스캔펄스를 보다 안정적으로 공급할 수 있다.
한편, 도 4에서는 캐리 신호 출력용 제 1 세트 노드(Q1)와 스캔 신호 출력용 제 2 세트 노드(Q2)가 서로 분리되어 있음을 설명하고 있지만, 이에 한정되지 않고, 상기 캐리 신호 출력용 세트 노드와 상기 스캔 신호 출력용 세트 노드가 하나의 세트 노드를 구성할 수도 있는 바, 이하의 실시예에서는 그러한 경우만을 설명한다.
도 5는 도 3의 어느 하나의 스테이지에 구비된 제 1 실시예의 회로구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 5에 도시된 바와 같이, 세트 노드(Q), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 스위칭소자(Tr1)는, n-p번째 스테이지로부터의 캐리펄스에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인(VDL)과 세트 노드(Q) 사이에 접속된다. 상기 제 1 스위칭소자(Tr1)는 n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 공급한다. 한편, 다른 실시예로서, n번째 스테이지(ST_n)에 구비된 제 1 스위칭소자(Tr1)는 n-p번째 스테이지의 캐리펄스가 인가되는 캐리출력단자(즉, n-p번째 스테이지의 캐리출력단자)와 세트 노드(Q) 사이에 접속될 수 도 있다. 한편, 하나의 예로서, 도 5에 도시된 바와 같이, 상기 n번째 스테이지(ST_n)의 제 1 스위칭소자(Tr1)로 인가되는 n-p번째 캐리펄스는 n-1번째 캐리펄스(CRP_n-1)가 될 수 있다. 한편, 1번째 스테이지에 구비된 제 1 스위칭소자(Tr1)는 캐리펄스 대신 스타트 펄스를 공급받는다.
n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)는, n+q번째(q는 자연수) 스테이지로부터의 캐리펄스에 따라 제어되며, 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인(VSL1)과 세트 노드(Q) 사이에 접속된다. 상기 제 2 스위칭소자(Tr2)는 n+q번째 스테이지로부터의 캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다. 한편, 다른 실시예로서, n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)는 세트 노드(Q)와 어느 하나의 캐리클럭전송라인 사이, 또는 세트 노드(Q)와 어느 하나의 스캔클럭전송라인 사이에 접속될 수도 있다. 또한, 상기 n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)는 전술된 n+q번째 스테이지로부터의 캐리펄스 대신 어느 하나의 캐리용 클럭펄스를 공급받을 수도 있다. 한편, 하나의 예로서, 도 5에 도시된 바와 같이, 상기 n번째 스테이지(ST_n)의 제 2 스위칭소자(Tr2)로 인가되는 n+q번째 캐리펄스는 n+1번째 캐리펄스(CRP_n+1)가 될 수 있다.
n번째 스테이지(ST_n)에 구비된 캐리출력 스위칭소자(Cpu)는, 세트 노드(Q)에 인가된 전압에 따라 제어되며, i상의 캐리용 클럭펄스들 중 어느 하나를 전송하는 캐리클럭전송라인(CCL)과 n번째 스테이지(ST_n)의 캐리출력단자(COT) 사이에 접속된다. 상기 캐리출력 스위칭소자(Cpu)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 캐리용 클럭펄스를 캐리출력단자(COT)로 공급한다. 한편, 하나의 예로서, 상기 n번째 스테이지(ST_n)의 캐리출력 스위칭소자(Cpu)로 인가되는 캐리용 클럭펄스는, 도 5에 도시된 바와 같이, 제 3 캐리용 클럭펄스(C-CLK_3)가 될 수 있다.
n번째 스테이지(ST_n)에 구비된 스캔출력 스위칭소자(Spu)는, 세트 노드(Q)에 인가된 전압에 따라 제어되며, j상의 스캔용 클럭펄스들 중 어느 하나를 전송하는 스캔클럭전송라인(SCL)과 n번째 스테이지(ST_n)의 스캔출력단자(SOT) 사이에 접속된다. 상기 스캔출력 스위칭소자(Spu)는 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔용 클럭펄스를 스캔출력단자(SOT)로 공급한다. 한편, 하나의 예로서, 상기 n번째 스테이지(ST_n)의 스캔출력 스위칭소자(Spu)로 인가되는 스캔용 클럭펄스는, 도 5에 도시된 바와 같이, 제 3 스캔용 클럭펄스(S-CLK_3)가 될 수 있다.
이와 같이 구성된 n번째 스테이지(ST_n)의 동작을, 도 2 및 도 4를 참조하여 상세히 설명한다.
1) 세트 기간( T0 )
n번째 스테이지(ST_n)의 세트 기간(T0)에는, n-1번째 스테이지(ST_n-1)로부터 하이 상태의 캐리펄스(; 이하, n-1번째 캐리펄스(CRP_n-1))가 발생되는 바, 상기 n-1번째 캐리펄스(CRP_n-1)는 n번째 스테이지(ST_n)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극으로 인가된다. 그러면, 상기 제 1 스위칭소자(Tr1)가 턴-온되며, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 하이 상태의 n-1번째 캐리펄스(CRP_n-1)가 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)가 턴-온된다.
2) 출력 기간( T1 )
n번째 스테이지(ST_n)의 출력 기간(T1)에는, n-1번째 캐리펄스(CRP_n-1)가 로우 상태로 천이함에 따라 이를 공급받는 제 1 스위칭소자(Tr1)는 턴-오프된다. 따라서, 세트 노드(Q)는 이전의 하이 상태의 캐리펄스(CRP_n-1)가 인가된 상태에서 플로팅된다. 따라서, 이 세트 노드(Q)에 접속된 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는 여전히 턴-온된 상태로 유지된다.
한편, 상기 출력 기간(T1)에는, 하이 상태의 제 3 캐리용 클럭펄스(C-CLK_3) 및 로우 상태의 제 3 스캔용 클럭펄스(S-CLK_3)가 각각 그 턴-온된 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)로 인가된다. 이에 따라, 턴-온된 상태의 캐리출력 스위칭소자(Cpu)를 통해 하이 상태의 제 3 캐리용 클럭펄스(C-CLK_3)가 n번째 캐리펄스(CRP_n)로서 출력되고, 그리고 턴-온된 상태의 스캔출력 스위칭소자(Spu)를 통해 로우 상태의 제 3 스캔용 클럭펄스(S-CLK_3)가 출력된다.
3) 리세트 기간( T2 )
n번째 스테이지(ST_n)의 리세트 기간(T2)에는 하이 상태의 제 4 캐리용 클럭펄스(C-CLK_4)가 발생되는 바, n+1번째 스테이지(ST_n+1)는 상기 제 4 캐리용 클럭펄스(C-CLK4)를 근거로 하이 상태의 n+1번째 캐리펄스(CRP_n+1)를 출력한다. 이 n+1번째 캐리펄스(CRP_n+1)는 n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)의 게이트전극으로 인가된다. 따라서, 이를 공급받는 제 2 스위칭소자(Tr1)가 턴-온된다. 이에 따라, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 제 1 방전용전압(VSS1)이 상기 세트 노드(Q)로 인가되며, 이에 의해 세트 노드(Q)가 방전된다. 그러면, 상기 세트 노드(Q)가 방전되므로 상기 세트 노드(Q)에 게이트전극이 연결된 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)가 모두 턴-오프된다.
이와 같이 본 발명에 따르면, 도 2에 도시된 바와 같이, n번째 스테이지(ST_n)의 출력 기간(T1)에 이로부터 하이 상태의 캐리펄스(CRP_n)와 로우 상태의 스캔펄스(SCP_n)가 동시에 출력된다. 따라서, 본 발명의 쉬프트 레지스터(SR)에 따르면, 스테이지들간의 동작은 정상적으로 유지되면서도 게이트 라인들의 구동은 선별적으로 이루어질 수 있다.
도 6은 도 3의 어느 하나의 스테이지에 구비된 제 2 실시예의 회로구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 6에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 반전부(INV), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)를 포함한다.
여기서, 제 2 실시예에서의 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 세트 노드(Q)의 전압의 논리와 리세트 노드(QB)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 리세트 노드(QB)의 전압을 제어한다. 예를 들어, 세트 노드(Q)의 전압이 하이 상태이면, 상기 반전부(INV)는 리세트 노드(QB)의 전압을 로우 상태로 만들고, 반대로 세트 노드(Q)의 전압이 로우 상태이면, 상기 반전부(INV)는 리세트 노드(QB)의 전압을 하이 상태로 만든다. 이때, 상기 반전부(INV)는 고전압(VH)을 이용하여 리세트 노드(QB)의 전압을 하이 상태로 만들고, 저전압(VL)을 이용하여 리세트 노드(QB)의 전압을 로우 상태로 만든다. 여기서, 저전압(VL)은 제 1 방전용전압(VSS1)과 다르거나 또는 동일할 수 있으며, 동일한 경우 그 저전압(VL)과 제 1 방전용전압(VSS1)는 동일한 라인, 예를 들어 제 1 방전용전원라인(VSL1)을 통해 전송될 수 있다.
n번째 스테이지(ST_n)에 구비된 제 3 스위칭소자(Tr3)는, 상기 리세트 노드(QB)의 전압에 따라 제어되며, 상기 세트 노드(Q)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 3 스위칭소자(Tr3)는 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 2 방전용전압(VSS2)을 공급한다. 한편, 다른 실시예로서, 상기 n번째 스테이지(ST_n)에 구비된 제 3 스위칭소자(Tr3)는 세트 노드(Q)와 n번째 스테이지(ST_n)의 캐리출력단자(COT) 사이에 접속될 수도 있으며, 또는 세트 노드(Q)와 n번째 스테이지(ST_n)의 스캔출력단자(COT) 사이에 접속될 수도 있다.
도 7은 도 3의 어느 하나의 스테이지에 구비된 제 3 실시예의 회로구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 7에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV), 캐리출력 스위칭소자(Cpu), 스캔출력 스위칭소자(Spu), 캐리방전 스위칭소자(Cpd) 및 스캔방전 스위칭소자(Spd)를 포함한다.
여기서, 제 3 실시예에서의 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다.
그리고, 제 3 실시예에서의 반전부(INV)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 캐리방전 스위칭소자(Cpd)는, 리세트 노드(QB)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 캐리출력단자(COT)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인(VSL3) 사이에 접속된다. 즉, 상기 캐리방전 스위칭소자(Cpd)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 캐리출력단자(COT)로 제 3 방전용전압(VSS3)을 공급한다.
n번째 스테이지(ST_n)에 구비된 스캔방전 스위칭소자(Spd)는, 리세트 노드(QB)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 스캔출력단자(COT)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인(VSL4) 사이에 접속된다. 즉, 상기 스캔방전 스위칭소자(Spd)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔출력단자(SOT)로 제 4 방전용전압(VSS4)을 공급한다.
도 8은 도 7의 n번째 스테이지(ST_n)에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 7의 n번째 스테이지(ST_n)는 도 8에 도시된 2개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
상기 2개의 스위칭소자들 각각을 구체적으로 설명하면 다음과 같다.
도 8의 (a)에 도시된 제 4 스위칭소자(Tr4)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 4 스위칭소자(Tr4)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 2 방전용전압(VSS2)을 공급한다. 한편, 다른 실시예로서, 상기 제 4 스위칭소자(Tr4)는 세트 노드(Q)와 n번째 스테이지(ST_n)의 캐리출력단자(COT) 사이에 접속되거나, 또는 세트 노드(Q)와 n번째 스테이지(ST_n)의 스캔출력단자(SOT) 사이에 접속될 수도 있다.
도 8의 (b)에 도시된 제 5 스위칭소자(Tr5)는 n-p번째 스테이지로부터 생성된 캐리펄스(예를 들어, CRP_n-1)의 근거가 되는 캐리용 클럭펄스(C-CLK_#)에 따라 제어되며, 세트 노드(Q)와 n-p번째 스테이지의 캐리출력단자 사이에 접속된다. 상기 제 5 스위칭소자(Tr5)는 상기 캐리용 클럭펄스(C-CLK_#)에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)와 n-p번째 스테이지의 캐리출력단자를 연결한다.
도 9는 도 3의 어느 하나의 스테이지에 구비된 제 4 실시예의 회로구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 9에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 1 반전부(INV1), 제 2 반전부(INV2), 캐리출력 스위칭소자(Cpu), 스캔출력 스위칭소자(Spu), 제 1 캐리방전 스위칭소자(Cpd1), 제 2 캐리방전 스위칭소자(Cpd2), 제 1 스캔방전 스위칭소자(Spd1) 및 제 2 스캔방전 스위칭소자(Spd2)를 포함한다.
여기서, 제 4 실시예에서의 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전부(INV1)는 세트 노드(Q)의 전압의 논리와 제 1 리세트 노드(QB1)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 1 리세트 노드(QB1)의 전압을 제어한다. 구체적으로, 제 1 반전부(INV1)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 1 리세트 노드(QB1)로 저전압(VL)을 인가하여 이 제 1 리세트 노드(QB1)를 방전시킨다. 반면, 상기 제 1 반전부(INV1)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 1 리세트 노드(QB1)로 제 1 교류형전압(AC1)을 인가한다.
n번째 스테이지(ST_n)에 구비된 제 2 반전부(INV2)는 세트 노드(Q)의 전압의 논리와 제 2 리세트 노드(QB2)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 2 리세트 노드(QB2)의 전압을 제어한다. 구체적으로, 제 2 반전부(INV2)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 2 리세트 노드(QB2)로 저전압(VL)을 인가하여 이 제 2 리세트 노드(QB2)를 방전시킨다. 반면, 제 2 반전부(INV2)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 2 리세트 노드(QB2)로 제 2 교류형전압(AC2)을 인가한다.
여기서, 제 1 교류형전압(AC1) 및 제 2 교류형전압(AC2)은 f 프레임 단위(f는 자연수)로 고전압(VH) 및 저전압(VL)을 번갈아 갖는 교류신호이다. 그리고, 제 1 교류형전압(AC1)은 제 2 교류형전압(AC2)에 대하여 180도 반전된 형태의 신호이다. 따라서, 어느 특정 프레임 기간 동안 제 1 교류형전압(AC1)이 고전압(VH)으로 유지되면, 그 때 제 2 교류형전압(AC2)은 저전압(VL)으로 유지된다.
n번째 스테이지(ST_n)에 구비된 제 1 캐리방전 스위칭소자(Cpd1)는, 상기 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 캐리출력단자(COT)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인(VSL3) 사이에 접속된다. 즉, 상기 제 1 캐리방전 스위칭소자(Cpd1)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 캐리출력단자(COT)로 제 3 방전용전압(VSS3)을 공급한다.
n번째 스테이지(ST_n)에 구비된 제 2 캐리방전 스위칭소자(Cpd2)는, 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 캐리출력단자(COT)와 제 3 방전용전원라인(VSL3) 사이에 접속된다. 즉, 상기 제 2 캐리방전 스위칭소자(Cpd2)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 캐리출력단자(COT)로 제 3 방전용전압(VSS3)을 공급한다.
n번째 스테이지(ST_n)에 구비된 제 1 스캔방전 스위칭소자(Spd1)는, 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 스캔출력단자(COT)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인(VSL4) 사이에 접속된다. 즉, 상기 제 1 스캔방전 스위칭소자(Spd1)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔출력단자(SOT)로 제 4 방전용전압(VSS4)을 공급한다.
n번째 스테이지(ST_n)에 구비된 제 2 스캔방전 스위칭소자(Spd2)는, 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, n번째 스테이지(ST_n)의 스캔출력단자(COT)와 제 4 방전용전원라인(VSL4) 사이에 접속된다. 즉, 상기 제 2 스캔방전 스위칭소자(Spd2)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 스캔출력단자(SOT)로 제 4 방전용전압(VSS4)을 공급한다.
도 10은 도 9의 n번째 스테이지(ST_n)에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 9의 n번째 스테이지(ST_n)는 도 10에 도시된 2개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
상기 2개의 스위칭소자들 각각을 구체적으로 설명하면 다음과 같다.
도 10의 (a)에 도시된 제 6 스위칭소자(Tr6)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, 세트 노드(Q)와 제 2 방전용 전압(Vss2)를 공급하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 6 스위칭소자(Tr6)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 2 방전용 전압(VSS2)을 공급한다. 한편, 다른 실시예로서, 제 6 스위칭소자(Tr6)는 세트 노드(Q)와 n번째 스테이지(ST_n)의 캐리출력단자(COT) 사이에 접속되거나, 또는 세트 노드(Q)와 n번째 스테이지(ST_n)의 스캔출력단자(SOT) 사이에 접속될 수도 있다.
도 10의 (b)에 도시된 제 7 스위칭소자(Tr7)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, 세트 노드(Q)와 제 2 방전용 전압(Vss2)를 공급하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 7 스위칭소자(Tr7)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 2 방전용전압(VSS2)을 공급한다. 한편, 다른 실시예로서, 상기 제 7 스위칭소자(Tr7)는 세트 노드(Q)와 n번째 스테이지(ST_n)의 캐리출력단자(COT) 사이에 접속되거나, 또는 세트 노드(Q)와 n번째 스테이지(ST_n)의 스캔출력단자(SOT) 사이에 접속될 수도 있다.
도 11은 도 5, 도 6, 도 7 및 도 9의 각 n번째 스테이지(ST_n)에 추가될 수 있는 구성요소들을 나타낸 도면으로서, 전술된 도 5, 도 6, 도 7 및 도 9의 각 n번째 스테이지(ST_n)는 도 11에 도시된 5개의 구성요소들 중 적어도 하나를 더 포함할 수 있다.
상기 5개의 구성요소들 각각을 구체적으로 설명하면 다음과 같다.
도 11의 (a)에 도시된 제 8 스위칭소자(Tr8)는 n번째 스테이지(ST_n)로 공급되는 캐리용 클럭펄스 및 스캔용 클럭펄스와 그 펄스폭이 중첩하지 않는 다른 위상의 캐리용 클럭펄스(C-CLK_#) 및 스캔용 클럭펄스(S-CLK_#) 중 어느 하나에 따라 제어되며, n번째 스테이지(ST_n)의 캐리출력단자(COT)와 제 3 방전용 전압(Vss3)을 공급하는 제 3 방전용전원라인(VSL3) 사이에 접속된다. 한편, 다른 실시예로서, 상기 제 8 스위칭소자(Tr8)는 n번째 스테이지(ST_n)의 캐리출력단자(COT)와 n번째 스테이지(ST_n)로부터 생성된 캐리펄스의 근거가 되는 캐리용 클럭펄스(C-CLK_#)를 전송하는 캐리클럭전송라인 사이에 접속될 수 있다.
도 11의 (b)에 도시된 제 9 스위칭소자(Tr9)는 n번째 스테이지(ST_n)로 공급되는 캐리용 클럭펄스 및 스캔용 클럭펄스와 그 펄스폭이 중첩하지 않는 다른 위상의 캐리용 클럭펄스(C-CLK_#) 및 스캔용 클럭펄스(S-CLK_#) 중 어느 하나에 따라 제어되며, n번째 스테이지(ST_n)의 스캔출력단자(SOT)와 제 4 방전용 전압(Vss4)을 공급하는 제 4 방전용전원라인(VSL4) 사이에 접속된다. 한편, 다른 실시예로서, 상기 제 9 스위칭소자(Tr9)는 n번째 스테이지(ST_n)의 스캔출력단자(SOT)와 n번째 스테이지(ST_n)로부터 생성된 스캔펄스의 근거가 되는 스캔용 클럭펄스(S-CLK_#)를 전송하는 스캔클럭전송라인 사이에 접속될 수 있다.
도 11의 (c)에 도시된 제 10 스위칭소자(Tr10)는 n번째 스테이지(ST_n)로부터의 캐리펄스(CRP_n)에 따라 제어되며, n번째 스테이지(ST_n)의 캐리출력단자(COT)와 n번째 스테이지(ST_n)로부터 생성된 캐리펄스의 근거가 되는 캐리용 클럭펄스(C-CLK_#)를 전송하는 캐리클럭전송라인 사이에 접속된다.
도 11의 (d)에 도시된 제 11 스위칭소자(Tr11)는 n번째 스테이지(ST_n)로부터의 스캔펄스(SCP_n)에 따라 제어되며, n번째 스테이지(ST_n)의 스캔출력단자(SOT)와 n번째 스테이지(ST_n)로부터 생성된 스캔펄스의 근거가 되는 스캔용 클럭펄스(S-CLK_#)를 전송하는 스캔클럭전송라인 사이에 접속된다.
도 11의 (e)에 도시된 커패시터(C)는 세트 노드(Q)와 n번째 스테이지(ST_n)의 캐리출력단자(COT) 사이에 접속된다. 한편, 다른 실시예로서, 상기 커패시터(C)는 세트 노드(Q)와 n번째 스테이지(ST_n)의 스캔출력단자(SOT) 사이에 접속될 수 있다.
한편, 도면을 참조하여 도 6 및 도 7의 반전부(INV)의 구체적인 구성을 살펴보면 다음과 같다.
반전부(INV)의 제 1 실시예
도 12는 제 1 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(STn)에 구비된 반전부(INV)는, 도 12에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함한다.
n번째 스테이지(STn)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전위 인버터라인(IHL)으로부터의 고전압(VH)에 따라 제어되며, 고전위 인버터라인(IHL)과 리세트 노드(QB) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온되어 상기 고전압(VH)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(STn)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)로 저전압(VL)을 공급한다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 2 실시예
도 13은 제 2 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 13에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 외부로부터의 제어신호(CS)에 따라 제어되며, 고전위 인버터라인(IHL)과 리세트 노드(QB) 사이에 접속된다. 즉, 상기 제 1 반전 스위칭소자(iTr1)는 제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전위 인버터라인(ILL)으로부터의 저전압(VL)을 리세트 노드(Qb)로 전송한다.
여기서, 제어신호(CS)는 세트 노드(Q)가 충전 상태(즉, 하이 상태)일 때 저전압으로 유지되고, 세트 노드(Q)가 방전 상태(즉, 로우 상태)일 때 고전압으로 유지된다. 제어신호(CS)가 고전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-온되고, 상기 제어신호(CS)가 저전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-오프된다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 3 실시예
도 14는 제 3 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 14에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 4 반전 스위칭소자(iTr4)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 외부로부터의 제어신호(CS)에 따라 제어되며, 고전위 인버터라인(IHL)과 공통 노드(CN) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 공통 노드(CN)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드(CN)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 공통 노드(CN)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 제어되며, 고전위 인버터라인(IHL)과 리세트 노드(QB) 사이에 접속된다. 상기 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 4 반전 스위칭소자(iTr4)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다.
여기서, 제어신호(CS)는 세트 노드(Q)가 충전 상태(즉, 하이 상태)일 때 저전압으로 유지되고, 세트 노드(Q)가 방전 상태(즉, 로우 상태)일 때 고전압으로 유지된다. 제어신호(CS)가 고전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-온되고, 상기 제어신호(CS)가 저전압일 때 이를 공급받는 제 1 반전 스위칭소자(iTr1)는 턴-오프된다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 4 실시예
도 15는 제 4 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 15에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 4 반전 스위칭소자(iTr4)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전위 인버터라인(IHL)으로부터의 고전압(VH)에 따라 제어되며, 고전위 인버터라인(IHL)과 공통 노드(CN) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온되어 그 고전압(VH)을 공통 노드(CN)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드(CN)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 공통 노드(CN)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 제어되며, 고전위 인버터라인(IHL)과 리세트 노드(QB) 사이에 접속된다. 상기 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 4 반전 스위칭소자(iTr4)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(Qb)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 5 실시예
도 16은 제 5 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 16에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 4 반전 스위칭소자(iTr4)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전위 인버터라인(IHL)으로부터의 고전압(VH)에 따라 제어되며, 고전위 인버터라인(IHL)과 공통 노드(CN) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온되어 그 고전압(VH)을 공통 노드(CN)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, n번째 스테이지(ST_n)로부터의 스캔펄스(SCP_n)에 따라 제어되며, 공통 노드(CN)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 스캔펄스(SCP_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 공통 노드(CN)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 제어되며, 고전위 인버터라인(IHL)과 리세트 노드(QB) 사이에 접속된다. 상기 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 4 반전 스위칭소자(iTr4)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 6 실시예
도 17은 제 6 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 17에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 3 반전 스위칭소자(iTr3)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 어느 하나의 캐리용 클럭펄스(C-CLK_#)에 따라 제어되며, 고전위 인버터라인(IHL)과 리세트 노드(QB) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 캐리용 클럭펄스(C-CLK_#)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 리세트 노드(QB)로 전송한다. 여기서, 제 1 반전 스위칭소자(iTr1)에는 캐리용 클럭펄스(C-CLK_#) 대신 어느 하나의 스캔용 클럭펄스(S-CLK_#)가 공급될 수 있다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(STn)에 구비된 제 3 반전 스위칭소자(iTr3)는 어느 하나의 캐리용 클럭펄스(C-CLK_#)에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 캐리용 클럭펄스(C-CLK_#)에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다. 여기서, 제 3 반전 스위칭소자(iTr3)에는 캐리용 클럭펄스(C-CLK_#) 대신 어느 하나의 스캔용 클럭펄스(S-CLK_#)가 공급될 수 있다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 7 실시예
도 18은 제 7 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 18에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 3 반전 스위칭소자(iTr3)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 어느 하나의 캐리용 클럭펄스(C-CLK_#)에 따라 제어되며, 그 캐리용 클럭펄스(C-CLK_#)를 전송하는 캐리클럭전송라인과 리세트 노드(QB) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 캐리용 클럭펄스(C-CLK_#)에 따라 턴-온 또는 턴-오프되며, 턴-온시 그 캐리용 클럭펄스(C-CLK_#)을 리세트 노드(QB)로 전송한다. 여기서, 제 1 반전 스위칭소자(iTr1)에는 캐리용 클럭펄스(C-CLK_#) 대신 어느 하나의 스캔용 클럭펄스(S-CLK_#)가 공급될 수 있다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(STn)에 구비된 제 3 반전 스위칭소자(iTr3)는 어느 하나의 캐리용 클럭펄스(C-CLK_#)에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 캐리용 클럭펄스(C-CLK_#)에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다. 여기서, 제 3 반전 스위칭소자(iTr3)에는 캐리용 클럭펄스(C-CLK_#) 대신 어느 하나의 스캔용 클럭펄스(S-CLK_#)가 공급될 수 있다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 8 실시예
도 19는 제 8 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 19에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 4 반전 스위칭소자(iTr4)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 어느 하나의 캐리용 클럭펄스(C-CLK_#)에 따라 제어되며, 고전위 인버터라인(IHL)과 공통 노드(CN) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 캐리용 클럭펄스(C-CLK_#)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 공통 노드(CN)로 전송한다. 여기서, 제 1 반전 스위칭소자(iTr1)에는 캐리용 클럭펄스(C-CLK_#) 대신 어느 하나의 스캔용 클럭펄스(S-CLK_#)가 공급될 수 있다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 어느 하나의 캐리용 클럭펄스(C-CLK_#)에 따라 제어되며, 공통 노드(CN)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 캐리용 클럭펄스(C-CLK_#)에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 공통 노드(CN)로 전송한다. 여기서, 여기서, 제 2 반전 스위칭소자(iTr2)에는 캐리용 클럭펄스(C-CLK_#) 대신 어느 하나의 스캔용 클럭펄스(S-CLK_#)가 공급될 수 있다.
n번째 스테이지(ST_n)에 구비된 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 제어되며, 고전위 인버터라인(IHL)과 리세트 노드(QB) 사이에 접속된다. 상기 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전압(VH)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 4 반전 스위칭소자(iTr4)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다.
한편, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.
반전부(INV)의 제 9 실시예
도 20은 제 9 실시예에 따른 반전부(INV)의 상세 구성도이다.
n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 20에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1), 제 2 반전 스위칭소자(iTr2) 및 제 2 커패시터(C2)를 포함한다.
n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다. 상기 제 1 반전 스위칭소자(iTr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전압(VL)을 리세트 노드(QB)로 전송한다.
n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 전단 스테이지의 스캔펄스(예를 들어, SCPn-1)가 인가되는 스캔출력단자 사이에 접속된다. 상기 제 2 반전 스위칭소자(iTr2)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 전단 스테이지의 스캔펄스(SCPn-1)를 세트 노드(Q)로 전송한다.
n번째 스테이지(STn)에 구비된 제 2 커패시터(C2)는 어느 하나의 캐리용 클럭펄스(C-CLK_#)을 전송하는 캐리클럭전송라인과 리세트 노드(QB) 사이에 접속된다. 여기서, 제 2 커패시터(C2)로 공급되는 캐리용 클럭펄스(C-CLK_#는, 전단 스테이지(n번째 스테이지보다 앞선 스테이지로서, 예를 들어 ST_n-1)의 스캔펄스(SCP_n-1)로서 사용된 클럭펄스를 의미한다.
한편, 상기 제 9 실시예에서의 구조는 전술된 도 12 내지 도 19의 각 회로에 더 추가되는 형태로 사용될 수도 있다.
도 21은 도 20의 n번째 스테이지(ST_n)에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 7의 n번째 스테이지(ST_n)는 도 8에 도시된 2개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
상기 2개의 스위칭소자들 각각을 구체적으로 설명하면 다음과 같다.
도 21의 (a)에 도시된 제 12 스위칭소자(Tr12)는 n-p번째 스테이지(예를 들어, n-1번째 스테이지)로부터의 캐리펄스(CRP_n-1)에 따라 제어되며, 리세트 노드(QB)와 저전위 인버터라인(ILL) 사이에 접속된다.
도 21의 (b)에 도시된 바와 같이, 제 13 스위칭소자(Tr13)는 n+q번째 스테이지(예를 들어, n+1번째 스테이지)로부터의 캐리펄스(CRP_n+1)에 따라 제어되며, 리세트 노드(QB)와 충전용 전원라인(VDL) 사이에 접속된다.
도 22는 도 3의 어느 하나의 스테이지에 구비된 제 5 실시예의 회로구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 22에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV), 캐리출력 스위칭소자(Cpu), 스캔출력 스위칭소자(Spu), 캐리방전 스위칭소자(Cpd) 및 스캔방전 스위칭소자(Spd)를 포함한다.
여기서, 제 5 실시예에서의 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다.
그리고, 제 5 실시예에서의 제 3 스위칭소자(Tr3)는 전술된 제 2 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 2 실시예를 참조한다.
그리고, 제 5 실시예에서의 반전부(INV)는 제 1 내지 제 4 반전 스위칭소자들(iTr1 내지 iTr5)을 포함하고 있는 바, 이들 반전 스위칭소자들은 전술된 도 15에서의 그것과 동일하므로 이에 대한 설명은 도 15를 참조한다.
그리고, 제 5 실시예에서의 캐리방전 스위칭소자(Cpd) 및 스캔방전 스위칭소자(Spd)는 전술된 제 3 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 3 실시예를 참조한다.
도 23은 도 1에서의 캐리용 클럭펄스들을 출력하기 위한 타이밍 컨트롤러의 블록 구성도이다.
타이밍 컨트롤러(TC)는, 도 23에 도시된 바와 같이, 컨트롤러(CTU) 및 제 1 레벨 쉬프터(LS1)를 포함한다.
컨트롤러(CTU)는 캐리용 클럭펄스들의 근원이 되는 순환컨트롤신호(CCS)를 생성하여 출력한다. 예를 들어, 이 순환컨트롤신호(CCS)는 캐리용 클럭펄스와 파형이 동일하지만 레벨이 그 보다 작은 신호가 될 수 있다.
제 1 레벨 쉬프터(LS1)는 컨트롤러(CTU)로부터 제공된 다양한 위상의 순환컨트롤신호(CCS)들의 레벨을 높여 다양한 위상의 캐리용 클럭펄스들을 출력한다. 여기서, 하나의 캐리클럭전송라인 당 하나의 제 1 레벨 쉬프터(LS1)가 구비되는 바, 각 제 1 레벨 쉬프터(LS1)에는 서로 다른 위상의 순환컨트롤신호(CCS)가 공급될 수 있다. 각 제 1 레벨 쉬프터(LS1)는 자신에게 공급된 순환컨트롤신호(CCS)의 레벨을 높여 특정 캐리용 클럭펄스를 생성한다. 하나의 제 1 레벨 쉬프터(LS)로부터 출력된 캐리용 클럭펄스는 해당 캐리클럭전송라인으로 인가된다.
제 1 레벨 쉬프터(LS1)는, 도 23에 도시된 바와 같이, 고전압원(HSC), 저전압원(LSC), 제 1 스위치(SW1) 및 제 2 스위치(SW2)를 포함한다.
제 1 스위치(SW1)는 순환컨트롤신호(CCS) 또는 그 신호를 근거로 발생된 제 1 제어신호(CTR1)에 의해 제어되며, 고전압원(HSC)과 해당 캐리클럭전송라인(C-CTL) 사이에 접속된다.
제 2 스위치(SW2)는 순환컨트롤신호(CCS) 또는 그 신호를 근거로 발생된 제 2 제어신호(CTR2)에 의해 제어되며, 저전압원(LSC)과 그 해당 캐리클럭전송라인(C-CTL) 사이에 접속된다.
제 1 제어신호(CTR1)가 출력될 때는 제 1 스위치(SW1)가 턴-온되어 고전압원(HSC)로부터의 고전압이 캐리클럭전송라인으로 인가되며, 제 2 제어신호(CTR2)가 출력될 때는 제 2 스위치(SW2)가 턴-온되어 저전압원(LSC)로부터의 저전압이 그 캐리클럭전송라인으로 인가된다. 여기서, 제 1 제어신호(CTR1)와 제 2 제어신호(CTR2)는 서로 반대의 논리 상태를 가지므로, 이들에 의해 제어되는 제 1 스위치(SW1)와 제 2 스위치(SW2)는 서로 반대로 동작한다. 즉, 제 1 스위치(SW1)가 턴-온될 때 제 2 스위치(SW2)는 턴-오프되며, 반대로 제 2 스위치(SW2)가 턴-온될 때 제 1 스위치(SW1)는 턴-오프된다.
도 24는 도 1에서의 스캔용 클럭펄스들을 출력하기 위한 타이밍 컨트롤러의 블록 구성도이다.
타이밍 컨트롤러(TC)는 전술된 도 23의 컨트롤러(CTU) 및 제 1 레벨 쉬프터(LS1) 외에도, 도 24에 도시된 바와 같이, 연산부(ACU) 및 제 2 레벨 쉬프터(LS2)를 더 포함할 수 있다.
도 24에서의 컨트롤러(CTU)는 전술된 도 23에서의 그것과 동일하다. 단, 이 도 24에서의 타이밍 컨트롤러는 순환컨트롤신호(CCS) 외에도 간헐조절신호(IRS)를 더 출력한다. 이때, 이 순환컨트롤신호(CCS) 및 간헐조절신호(IRS)는 연산부(ACU)로 입력된다.
연산부(ACU)는 간헐조절신호(ACU)를 이용하여 순환컨트롤신호(CCS)를 변조함으로써 순환컨트롤변조신호(MCCS)를 생성한다. 이 순환컨트롤변조신호(MCCS)는 스캔용 클럭펄스의 근원이 되는 신호로서, 예를 들어, 이 순환컨트롤변조신호(MCCS)는 스캔용 클럭펄스와 파형이 동일하지만 레벨이 그 보다 작은 신호가 될 수 있다.
제 2 레벨 쉬프터(LS2)는 연산부(ACU)로부터 제공된 다양한 위상의 순환컨트롤변조신호(MCCS)들의 레벨을 높여 다양한 위상의 스캔용 클럭펄스들을 출력한다. 여기서, 하나의 스캔클럭전송라인 당 하나의 제 2 레벨 쉬프터(LS2)가 구비되는 바, 각 제 2 레벨 쉬프터(LS2)에는 서로 다른 위상의 순환컨트롤변조신호(MCCS)가 공급될 수 있다. 각 제 2 레벨 쉬프터(LS2)는 자신에게 공급된 순환컨트롤변조신호(MCCS)의 레벨을 높여 특정 스캔용 클럭펄스를 생성한다. 하나의 제 2 레벨 쉬프터(LS2)로부터 출력된 스캔용 클럭펄스는 해당 스캔클럭전송라인으로 인가된다.
제 2 레벨 쉬프터(LS2)는, 도 24에 도시된 바와 같이, 고전압원(HSC), 저전압원(LSC), 제 3 스위치(SW3) 및 제 4 스위치(SW4)를 포함한다.
제 3 스위치(SW3)는 순환컨트롤변조신호(MCCS) 또는 그 신호를 근거로 발생된 제 3 제어신호(CTR3)에 의해 제어되며, 고전압원(HSC)과 해당 스캔클럭전송라인(S-CTL) 사이에 접속된다.
제 4 스위치(SW4)는 순환컨트롤변조신호(MCCS) 또는 그 신호를 근거로 발생된 제 4 제어신호(CTR4)에 의해 제어되며, 저전압원(LSC)과 그 해당 스캔클럭전송라인(S-CTL) 사이에 접속된다.
제 3 제어신호(CTR3)가 출력될 때는 제 3 스위치(SW3)가 턴-온되어 고전압원(HSC)로부터의 고전압이 스캔클럭전송라인(S-CTL)으로 인가되며, 제 4 제어신호(CTR4)가 출력될 때는 제 4 스위치(SW4)가 턴-온되어 저전압원(LSC)로부터의 저전압이 그 스캔클럭전송라인(S-CTL)으로 인가된다. 여기서, 제 3 제어신호(CTR3)와 제 4 제어신호(CTR4)는 서로 반대의 논리 상태를 가지므로, 이들에 의해 제어되는 제 3 스위치(SW3)와 제 4 스위치(SW4)는 서로 반대로 동작한다. 즉, 제 3 스위치(SW3)가 턴-온될 때 제 4 스위치(SW4)는 턴-오프되며, 반대로 제 4 스위치(SW4)가 턴-온될 때 제 3 스위치(SW3)는 턴-오프된다.
도 25는 도 1에서의 스캔용 클럭펄스들을 출력하기 위한 타이밍 컨트롤러의 또 다른 블록 구성도이다.
타이밍 컨트롤러(TC)는 전술된 도 23의 컨트롤러(CTU) 및 제 1 레벨 쉬프터(LS1) 외에도, 도 25에 도시된 바와 같이, 제 3 레벨 쉬프터(LS3)를 더 포함할 수 있다.
도 25에서의 컨트롤러(CTU)는 전술된 도 23에서의 그것과 동일하다. 단, 이 도 25에서의 타이밍 컨트롤러는 순환컨트롤신호(CCS) 외에도 간헐조절신호(IRS)를 더 출력한다. 이때, 이 순환컨트롤신호(CCS) 및 간헐조절신호(IRS)는 제 3 레벨 쉬프터(LS3)로 입력된다.
제 3 레벨 쉬프터(LS3)는 컨트롤러(CTU)로부터 제공된 다양한 위상의 순환컨트롤신호(CCS)들의 레벨을 높여 다양한 위상의 스캔용 클럭펄스들을 출력한다. 여기서, 하나의 스캔클럭전송라인 당 하나의 제 3 레벨 쉬프터(LS3)가 구비되는 바, 각 제 3 레벨 쉬프터(LS3)에는 서로 다른 위상의 순환컨트롤신호(CCS)가 공급될 수 있다. 각 제 3 레벨 쉬프터(LS3)는 자신에게 공급된 순환컨트롤신호(CCS)의 레벨을 높여 특정 스캔용 클럭펄스를 생성한다. 하나의 제 3 레벨 쉬프터(LS3)로부터 출력된 스캔용 클럭펄스는 해당 스캔클럭전송라인으로 인가된다.
제 3 레벨 쉬프터(LS3)는, 도 25에 도시된 바와 같이, 고전압원(HSC), 저전압원(LSC), 제 3 스위치(SW3), 제 4 스위치(SW4), 제 5 스위치(SW5) 및 제 6 스위치(SW6)를 포함한다.
제 3 스위치(SW3)는 순환컨트롤신호(CCS) 또는 그 신호를 근거로 발생된 제 3 제어신호(CTR3)에 의해 제어되며, 고전압원(HSC)과 제 6 스위치(SW6) 사이에 접속된다.
제 4 스위치(SW4)는 순환컨트롤신호(CCS) 또는 그 신호를 근거로 발생된 제 4 제어신호(CTR4)에 의해 제어되며, 저전압원(LSC)과 해당 스캔클럭전송라인(S-CTL) 사이에 접속된다.
제 5 스위치(SW5)는 간헐조절신호(IRS) 또는 그 신호를 근거로 발생된 제 5 제어신호(CTR5)에 의해 제어되며, 저전압원(LSC)과 그 해당 스캔클럭전송라인(S-CTL) 사이에 접속된다.
제 6 스위치(SW6)는 간헐조절신호(IRS) 또는 그 신호를 근거로 발생된 제 6 제어신호(CTR6)에 의해 제어되며, 제 3 스위치(SW3)와 그 해당 스캔클럭전송라인(S-CTL) 사이에 접속된다.
제 3 제어신호(CTR3)가 출력될 때는 제 3 스위치(SW3)가 턴-온되어 고전압원(HSC)로부터의 고전압이 제 6 스위치(SW6)로 인가되며, 제 4 제어신호(CTR4)가 출력될 때는 제 4 스위치(SW4)가 턴-온되어 저전압원(LSC)로부터의 저전압이 그 스캔클럭전송라인(S-CTL)으로 인가되며, 제 5 제어신호(CTR5)가 출력될 때는 제 5 스위치(SW5)가 턴-온되어 저전압원(LSC)로부터의 저전압이 그 스캔클럭전송라인(S-CTL)으로 인가되며, 그리고 제 6 제어신호(CTR6)가 출력될 때는 제 6 스위치(SW6)가 턴-온되어 제 3 스위치(SW3)를 통해 전송된 고전압이 그 스캔클럭전송라인(S-CTL)으로 인가된다.
여기서, 제 3 제어신호(CTR3)와 제 4 제어신호(CTR4)는 서로 반대의 논리 상태를 가지므로, 이들에 의해 제어되는 제 3 스위치(SW3)와 제 4 스위치(SW4)는 서로 반대로 동작한다. 즉, 제 3 스위치(SW3)가 턴-온될 때 제 4 스위치(SW4)는 턴-오프되며, 반대로 제 4 스위치(SW4)가 턴-온될 때 제 3 스위치(SW3)는 턴-오프된다. 그리고, 제 5 제어신호(CTR5)와 제 6 제어신호(CTR6)는 서로 반대의 논리 상태를 가지므로, 이들에 의해 제어되는 제 5 스위치(SW5)와 제 6 스위치(SW6)는 서로 반대로 동작한다. 즉, 제 5 스위치(SW5)가 턴-온될 때 제 6 스위치(SW6)는 턴-오프되며, 반대로 제 6 스위치(SW6)가 턴-온될 때 제 5 스위치(SW5)는 턴-오프된다. 간헐조절신호(IRS)가 제 2 레벨 쉬프터(LS)로 입력되지 않을 때에는 제 5 제어신호(CTR5)가 비액티브 상태(예를 들어, 로우 논리 상태)가 되고 제 6 제어신호(CTR6)가 액티브 상태(예를 들어, 하이 논리 상태)가 되어, 이와 같은 경우 제 5 스위치(SW5)가 턴-오프되고 제 6 스위치(SW6)가 턴-온 됨으로써 상기 제 2 레벨 쉬프터(LS2)로부터의 출력은 제 3 스위치(SW3) 및 제 4 스위치(SW4)의 동작에 의해 제어된다. 반면, 간헐조절신호(IRS)가 제 2 레벨 쉬프터(LS)로 입력될 때에는 제 5 제어신호(CTR5)가 액티브 상태(예를 들어, 하이 논리 상태)가 되고 제 6 제어신호(CTR6)가 비액티브 상태(예를 들어, 로우 논리 상태)가 되어, 이와 같은 경우 제 5 스위치(SW5)가 턴-온되고 제 6 스위치(SW6)가 턴-오프 됨으로써 상기 제 2 레벨 쉬프터(LS2)로부터의 출력은 제 5 스위치(SW5) 및 제 4 스위치(SW4)의 동작에 의해 제어된다. 즉 이와 같은 경우에는 제 3 스위치(SW3)의 동작에 관계없이 항상 저전압이 출력된다.
한편, 전술된 컨트롤러(CTU), 연산부(ACU), 제 1 레벨 쉬프터(LS1), 제 2 레벨 쉬프터(LS2), 제 3 레벨 쉬프터(LS3)의 기능은 각각 별도의 부품(chip)으로 형성되어 구현되거나 또는 적어도 2부분이 1개의 부품으로 통합되어 형성됨으로써 구현될 수 있다.
도 26은 본 발명의 실시예에 따른 쉬프트 레지스터를 구비한 표시패널을 나타낸 도면이다.
도 26에 도시된 바와 같이, 본 발명에 따른 쉬프트 레지스터(SR)을 이용하여 표시패널(DP)의 표시부(S)를 구동할 경우, 예를 들어 이 표시부(S)를 4개의 영역들(A1 내지 A4)로 구분하고 그 영역 별로 스캔펄스의 공급 여부를 제어할 수 있다. 즉, 제 1 제 3 영역(A1, A3)에 위치한 게이트 라인들로는 로우 상태의 스캔펄스들이 인가되고, 제 2 및 제 4 영역(A2, A4)에 위치한 게이트 라인들로는 하이 상태의 스캔펄스들이 인가될 수 있다. 여기서, 제 1 및 제 3 영역(A1, A3)은 정지 영상이 표시되는 영역들이고, 제 2 및 제 4 영역(A2, A4)에는 동 영상이 표시되는 영역들일 수 있다.
한편, 상기 도 5, 도 6, 도 7, 도 9 및 도 22의 제 1 내지 제 5 실시예의 회로구성들에서는 다음과 같은 단점을 갖을 수 있다.
즉, 상술한 바와 같이, n번째 스테이지(ST_n)의 출력 기간(T1)에, 상기 세트 노드(Q)는 이전의 하이 상태의 캐리펄스(CRP_n-1)가 인가된 상태에서 플로팅되므로, 상기 세트 노드(Q)에 접속된 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는 여전히 턴-온된 상태로 유지된다.
그리고, 하이 상태의 제 3 캐리용 클럭펄스(C-CLK_3) 및 로우 상태의 제 3 스캔용 클럭펄스(S-CLK_3)가 각각 그 턴-온된 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)로 인가된다. 이에 따라, 턴-온된 상태의 캐리출력 스위칭소자(Cpu)를 통해 하이 상태의 제 3 캐리용 클럭펄스(C-CLK_3)가 n번째 캐리펄스(CRP_n)로서 출력되고, 그리고 턴-온된 상태의 스캔출력 스위칭소자(Spu)를 통해 로우 상태의 제 3 스캔용 클럭펄스(S-CLK_3)가 출력된다.
이 때, 상기 캐리출력 스위칭소자(Cpu) 및 상기 스캔출력 스위칭소자(Spu)는 각각 게이트 전극 및 소오스 전극 간의 기생 커패시턴스를 갖고 있으므로, 상기 캐리클럭전송라인(CCL)과 상기 스캔클럭전송라인(SCL) 각각에 인가되는 상기 제 3 캐리용 클럭펄스(C-CLK_3) 및 상기 제 3 스캔용 클럭펄스(S-CLK_3)에 의해 부트스트램핑(bootstrapping)된다.
그러나, 상기 제 3 캐리용 클럭펄스(C-CLK_3)는 하이 상태이고, 상기 제 3 스캔용 클럭펄스(S-CLK_3)는 로우 상태이므로, 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하지 않고 낮아지므로, 상기 캐리출력 스위칭소자(Cpu)가 캐리펄스(CRP_n)를 정확하게 출력하지 못하는 경우가 발생할 수 있다.
즉, 상기 캐리출력 스위칭소자(Cpu) 및 상기 스캔출력 스위칭소자(Spu)의 게이트 전극이 모두 세트 노드(Q)에 연결되어 있고, 상기 제 3 캐리용 클럭펄스(C-CLK_3)는 하이 상태이고, 상기 제 3 스캔용 클럭펄스(S-CLK_3)는 로우 상태이므로, 상기 스캔출력 스위칭소자(Spu)의 게이트 전극의 전압이 낮아지므로, 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하지 않을 수 있다.
따라서, 이와 같은 단점을 해결하기 위해, 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극과 상기 스캔출력 스위칭소자(Spu)의 게이트 전극 사이에 다이오드(Diode)를 추가하여, 간헐 동작 구동시에도 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하도록 할 수 있다.
상기 다이오드의 양극은 상기 스캔출력 스위칭소자(Spu)의 게이트 전극에 연결되고, 상기 다이오드의 음극은 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 연결된다.
이와 같은 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 27은 도 3의 어느 하나의 스테이지에 구비된 제 6 실시예의 회로구성을 나타낸 것이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 27에 도시된 바와 같이 구성된다. 세트 노드(Q), 리세트 노드(QB), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 반전부(INV), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는, 도 5의 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 1 실시예를 참조한다.
본 발명의 6 실시예의 회로구성은, 도 5의 제 1 실시예의 회로에서, 상기 스캔출력 스위칭소자(Spu)의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 음극이 연결되도록 다이오드(Diode)(D1)를 추가하여, 간헐 동작 구동시에도 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하지 않음을 방지한 것이다.
여기서, 상기 다이오드(D1)는 트랜지스터로 구성되어 게이트 전극 및 소오스 전극이 공통으로 연결되어 양극 역할을 하고 드레인 전극이 음극 역할을 한다.
이와 같은 구성은 아래에 설명한 모든 실시예에서도 적용된다.
도 28은 도 3의 어느 하나의 스테이지에 구비된 제 7 실시예의 회로구성을 나타낸 것이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 28에 도시된 바와 같이 구성된다. 세트 노드(Q), 리세트 노드(QB), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 반전부(INV), 캐리출력 스위칭소자(Cpu) 및 스캔출력 스위칭소자(Spu)는, 도 6의 전술된 제 2 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 2 실시예를 참조한다.
본 발명의 7 실시예의 회로구성은, 도 6의 제 2 실시예의 회로에, 상기 스캔출력 스위칭소자(Spu)의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 음극이 연결된 다이오드(Diode)(D1)와, 상기 리세트 노드(QB)의 전압에 따라 제어되며, 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극과 상기 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인(VSL2) 사이에 접속되는 제 14 스위칭소자(Tr14)를 더 추가한 것이다.
n번째 스테이지(ST_n)에 구비된 상기 제 13 스위칭소자(Tr13)는 상기 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 상기 제 2 방전용전압(VSS2)을 공급한다.
또한, 상기 스캔출력 스위칭소자(Spu)의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 음극이 연결되는 상기 다이오드(Diode)(D1), 간헐 동작 구동시, 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하지 않음을 방지한다.
도 29는 도 28의 n번째 스테이지(ST_n)의 제 3 스위칭소자(Tr3)와 제 14 스위칭소자(Tr14)와 각각 치환될 수 있는 회로들를 나타낸 도면으로서, 도 28의 n번째 스테이지(ST_n)의 제 3 스위칭소자(Tr3)는 도 29의 (a)에 도시된 회로와 치환될 수 있고, 도 28의 n번째 스테이지(ST_n)의 제 14 스위칭소자(Tr14)는 도 29의 (b)에 도시된 회로와 치환될 수 있다.
상기 회로들 각각을 구체적으로 설명하면 다음과 같다.
도 29의 (a)에 도시된 바와 같이, 상기 제 3 스위칭소자(Tr3) 대신에, 리세트 노드(QB)의 전압에 따라 제어되며 상기 세트 노드(Q)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인(VSL2) 사이에 직렬 연결되는 제 15 및 제 16 스위칭소자(Tr15, Tr16)와, 상기 세트 노드(Q)의 전압에 따라 제어되며 제 15 및 제 16 스위칭소자(Tr15, Tr16)의 연결부와 별도의 DC 전원단(VD) 사이에 접속되는 제 17 스위칭소자(Tr17)를 구비한 회로로 치환될 수 있다.
상기 제 15 및 제 16 스위칭소자(Tr15, Tr16)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 3 방전용전압(VSS3)을 공급하고, 상기 제 17 스위칭소자(Tr17)은 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 DC 전원을 세트 노드(Q)를 상기 제 15 및 제 16 스위칭소자(Tr15, Tr16)의 연결부에 공급한다.
도 29의 (b)에 도시된 바와 같이, 상기 제 14 스위칭소자(Tr3) 대신에, 리세트 노드(QB)의 전압에 따라 제어되며 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극과 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인(VSL2) 사이에 직렬 연결되는 제 18 및 제 19 스위칭소자(Tr18, Tr19)와, 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극의 전압에 따라 제어되며 제 18 및 제 19 스위칭소자(Tr18, Tr19)의 연결부와 별도의 DC 전원단(VD) 사이에 접속되는 제 20 스위칭소자(Tr20)를 구비한 회로로 치환될 수 있다.
상기 제 18 및 제 19 스위칭소자(Tr18, Tr19)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극으로 제 3 방전용전압(VSS3)을 공급하고, 상기 제 20 스위칭소자(Tr20)은 상기 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 DC 전원을 상기 제 18 및 제 19 스위칭소자(Tr18, Tr19)의 연결부에 공급한다.
도 30은 도 3의 어느 하나의 스테이지에 구비된 제 8 실시예의 회로구성을 나타낸 것이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 30에 도시된 바와 같이 구성된다. 세트 노드(Q), 리세트 노드(QB), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 반전부(INV), 캐리출력 스위칭소자(Cpu), 스캔출력 스위칭소자(Spu), 캐리방전 스위칭소자(Cpd) 및 스캔방전 스위칭소자(Spd)는, 도 7의 전술된 제 3 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 3 실시예를 참조한다.
본 발명의 8 실시예의 회로구성은, 도 7의 제 3 실시예의 회로에서, 상기 스캔출력 스위칭소자(Spu)의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 음극이 연결되는 다이오드(Diode)(D1)를 추가하여, 간헐 동작 구동시에도 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하지 않음을 방지한 것이다.
또한, 다른 실시예로, 도 30에 도시된 제 8 실시예의 회로구성에서, 상기 도 28의 제 3 스위칭소자(Tr3)와 제 14 스위칭소자(Tr14)가 더 추가되거나, 도 29의 (a) 및 (b)의 회로가 더 추가될 수 있다.
도 31은 도 3의 어느 하나의 스테이지에 구비된 제 9 실시예의 회로구성을 나타낸 것이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 31에 도시된 바와 같이 구성된다. 여기서, 세트 노드(Q), 제 1 리세트 노드(QB1), 제 2 리세트 노드(QB2), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 1 반전부(INV1), 제 2 반전부(INV2), 캐리출력 스위칭소자(Cpu), 스캔출력 스위칭소자(Spu), 제 1 캐리방전 스위칭소자(Cpd1), 제 2 캐리방전 스위칭소자(Cpd2), 제 1 스캔방전 스위칭소자(Spd1) 및 제 2 스캔방전 스위칭소자(Spd2)는, 도 9의 전술된 제 4 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 4 실시예를 참조한다.
본 발명의 9 실시예의 회로구성은, 도 9의 제 4 실시예의 회로에서, 상기 스캔출력 스위칭소자(Spu)의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 음극이 연결되도록 다이오드(Diode)(D1)를 추가하여, 간헐 동작 구동시에도 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하지 않음을 방지한 것이다.
도 32는 도 31의 n번째 스테이지(ST_n)에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 31의 n번째 스테이지(ST_n)는 도 32에 도시된 4개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
상기 4개의 스위칭소자들 각각을 구체적으로 설명하면 다음과 같다.
도 32의 (a)에 도시된 제 21 스위칭소자(Tr21)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극과 제 2 방전용 전압(Vss2)를 공급하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 21 스위칭소자(Tr21)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극으로 제 2 방전용 전압(VSS2)을 공급한다.
여기서, 상기 제 2 방전용 전압(Vss2) 대신에, 스캔용 출력단자(SOT)에서 출력되는 스캔 펄스(SCP_n) 또는 캐리용 출력단자(COT)에서 출력되는 캐리 펄스(CRP_n)를 사용할 수 있다.
도 32의 (b)에 도시된 제 22 스위칭소자(Tr22)는 제 1 리세트 노드(QB1)의 전압에 따라 제어되며, 상기 세트 노드(Q)와 제 2 방전용 전압(Vss2)를 공급하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 22 스위칭소자(Tr22)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)로 제 2 방전용 전압(VSS2)을 공급한다.
여기서, 상기 제 2 방전용 전압(Vss2) 대신에, 스캔용 출력단자(SOT)에서 출력되는 스캔 펄스(SCP_n) 또는 캐리용 출력단자(COT)에서 출력되는 캐리 펄스(CRP_n)를 사용할 수 있다.
도 32의 (c)에 도시된 제 23 스위칭소자(Tr23)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극과 제 2 방전용 전압(Vss2)를 공급하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 23 스위칭소자(Tr23)는 제 2 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극으로 제 2 방전용 전압(VSS2)을 공급한다.
여기서, 상기 제 2 방전용 전압(Vss2) 대신에, 스캔용 출력단자(SOT)에서 출력되는 스캔 펄스(SCP_n) 또는 캐리용 출력단자(COT)에서 출력되는 캐리 펄스(CRP_n)를 사용할 수 있다.
도 32의 (d)에 도시된 제 24 스위칭소자(Tr24)는 제 2 리세트 노드(QB2)의 전압에 따라 제어되며, 상기 세트 노드(Q)와 제 2 방전용 전압(Vss2)를 공급하는 제 2 방전용전원라인(VSL2) 사이에 접속된다. 상기 제 24 스위칭소자(Tr24)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 세트 노드(Q)로 제 2 방전용 전압(VSS2)을 공급한다.
여기서, 상기 제 2 방전용 전압(Vss2) 대신에, 스캔용 출력단자(SOT)에서 출력되는 스캔 펄스(SCP_n) 또는 캐리용 출력단자(COT)에서 출력되는 캐리 펄스(CRP_n)를 사용할 수 있다.
도 33는 도 31의 n번째 스테이지(ST_n)에 추가될 수 있는 회로들을 나타낸 도면으로서, 도 31의 n번째 스테이지(ST_n)는 도 33에 도시된 4개의 회로들 중 적어도 하나의 회로을 더 포함할 수 있다.
상기 4개의 회로들 각각을 구체적으로 설명하면 다음과 같다.
도 33의 (a)에 도시된 회로는, 제 1 리세트 노드(QB1)의 전압에 따라 제어되며 상기 세트 노드(Q)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 25 및 제 26 스위칭소자(Tr25, Tr26)와, 상기 세트 노드(Q)의 전압에 따라 제어되며 제 25 및 제 26 스위칭소자(Tr25, Tr26)의 연결부와 별도의 DC 전원단(VD) 사이에 접속되는 제 27 스위칭소자(Tr27)를 구비한다.
상기 제 25 및 제 26 스위칭소자(Tr25, Tr26)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 3 방전용전압(VSS3)을 공급하고, 상기 제 27 스위칭소자(Tr27)는 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 DC 전원을 상기 제 25 및 제 26 스위칭소자(Tr25, Tr26)의 연결부에 공급한다.
도 33의 (b)에 도시된 회로는, 제 1 리세트 노드(QB1)의 전압에 따라 제어되며 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극과 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 28 및 제 29 스위칭소자(Tr28, Tr29)와, 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극의 전압에 따라 제어되며 제 28 및 제 29 스위칭소자(Tr28, Tr29)의 연결부와 별도의 DC 전원단(VD) 사이에 접속되는 제 30 스위칭소자(Tr30)를 구비한다.
상기 제 28 및 제 29 스위칭소자(Tr28, Tr29)는 제 1 리세트 노드(QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극으로 제 3 방전용전압(VSS3)을 공급하고, 상기 제 30 스위칭소자(Tr30)는 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 DC 전원을 상기 제 28 및 제 29 스위칭소자(Tr28, Tr29)의 연결부에 공급한다.
도 33의 (c)에 도시된 회로는, 제 2 리세트 노드(QB2)의 전압에 따라 제어되며 상기 세트 노드(Q)와 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 31 및 제 32 스위칭소자(Tr31, Tr32)와, 상기 세트 노드(Q)의 전압에 따라 제어되며 제 31 및 제 32 스위칭소자(Tr31, Tr32)의 연결부와 별도의 DC 전원단(VD) 사이에 접속되는 제 33 스위칭소자(Tr33)를 구비한다.
상기 제 31 및 제 23 스위칭소자(Tr31, Tr32)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 세트 노드(Q)로 제 3 방전용전압(VSS3)을 공급하고, 상기 제 33 스위칭소자(Tr33)는 상기 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 DC 전원을 상기 제 31 및 제 32 스위칭소자(Tr31, Tr32)의 연결부에 공급한다.
도 33의 (d)에 도시된 회로는, 제 2 리세트 노드(QB2)의 전압에 따라 제어되며 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극과 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 34 및 제 35 스위칭소자(Tr34, Tr35)와, 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극의 전압에 따라 제어되며 제 34 및 제 35 스위칭소자(Tr34, Tr35)의 연결부와 별도의 DC 전원단(VD) 사이에 접속되는 제 36 스위칭소자(Tr36)를 구비한다.
상기 제 34 및 제 35 스위칭소자(Tr28, Tr29)는 제 2 리세트 노드(QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극으로 제 3 방전용전압(VSS3)을 공급하고, 상기 제 36 스위칭소자(Tr36)는 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 DC 전원을 상기 제 34 및 제 35 스위칭소자(Tr34, Tr35)의 연결부에 공급한다.
도 34는 도 3의 어느 하나의 스테이지에 구비된 제 10 실시예의 회로구성을 나타낸 도면이다.
어느 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)는, 도 34에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(QB), 캐리출력단자(COT), 스캔출력단자(SOT), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 제 37 스위칭소자(Tr37), 반전부(INV), 캐리출력 스위칭소자(Cpu), 스캔출력 스위칭소자(Spu), 캐리방전 스위칭소자(Cpd), 스캔방전 스위칭소자(Spd) 및 다이오드(D1)를 포함한다.
여기서, 제 10 실시예에서의 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 반전부(INV), 캐리출력 스위칭소자(Cpu), 스캔출력 스위칭소자(Spu), 캐리방전 스위칭소자(Cpd) 및 스캔방전 스위칭소자(Spd)는 전술된 도 22의 제 5 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 제 5 실시예를 참조한다.
제 10 실시예에서는, 도 22의 회로 구성에서, n-p(p는 n보다 작은 자연수)번째 스테이지로부터의 캐리 펄스(CRP_n-1)에 따라 제어되며, 리세트 노드(GB)와 저전압(VL) 단자 사이에 접속된 제 37 스위칭소자(Tr37)와, 상기 스캔출력 스위칭소자(Spu)의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자(Cpu)의 게이트 전극에 음극이 연결되도록 다이오드(Diode)(D1)를 추가한 것이다.
상기 제 37 스위칭소자(Tr37)는 상기 n-p번째 스테이지의 캐리 펄스(CRP_n-1)의 의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 상기 리세트 노드(QB)로 저전압(Vl)을 공급하고, 상기 다이오드(D1)는 간헐 동작 구동시 상기 캐리출력 스위칭소자(Cpu)의 부트스트랩핑 전압이 원하는 만큼 상승하지 않음을 방지한다.
도 35는 도 34와 같이 구성된 쉬프트 레지스터에 입력된 캐리 클럭 및 스캔 클럭과 도 34와 같이 구성된 쉬프트 레지스터에서 출력된 캐리 펄스 및 스캔 펄스를 도시한 것이다.
도 35에 도시한 바와 같이, 전체 스캔 펄스들 중 일부만을 선택적으로 출력하더라도 캐리 출력 스위칭소자의 게이트 단자의 전압이 다운됨을 방지하므로 출력 신호를 안정화 할 수 있다.
상기에서 설명하지 않았지만, 도 30의 n번째 스테이지(ST_n)는 도 8에 도시된 2개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있고, 도 27, 도 28, 도 30, 도 31 및 도 34의 n번째 스테이지에 도 11에 도시된 5개의 구성 요소들 중 적어도 하나를 더 포함할 수 있다.
또한, 도 28, 도 30 및 도 31의 반전부(INV)는, 도 12 내지 도 20에서 설명한 인버터들 중 하나로 구성될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
C-CLK_#: 제 # 캐리용 클럭펄스 S-CLK_#: 제 # 스캔용 클럭펄스
CRP_n: n번째 캐리펄스 SCP_n: n번째 스캔펄스
D1: 다이오드

Claims (18)

  1. 캐리펄스 및 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
    적어도 하나의 n번째 스테이지는,
    세트 노드의 전압에 따라 제어되며, 타이밍 컨트롤러로부터 서로 다른 위상을 나타내는 다수의 캐리용 클럭펄스들 중 어느 하나를 전송하는 캐리클럭전송라인과 캐리출력단자 사이에 접속된 캐리출력 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 타이밍 컨트롤러로부터 서로 다른 위상을 나타내는 다수의 스캔용 클럭펄스들 중 어느 하나를 전송하는 스캔클럭전송라인과 스캔출력단자 사이에 접속된 스캔출력 스위칭소자를 포함하며; 그리고,
    상기 다수의 스캔용 클럭펄스들 중 적어도 하나는 상기 타이밍 컨트롤러로부터 스캔용 클럭펄스의 1주기 이상 특정 기간 동안 선택적으로 펄스가 출력되지 않고 로우 상태의 전압으로 해당 스캔클럭전송라인에 인가되는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 세트 노드는 제 1 세트 노드와 제 2 세트 노드로 분리되고,
    상기 캐리출력 스위칭소자는 상기 제 1 세트 노드에 의해 제어되며,
    상기 스캔출력 스위칭소자는 상기 제 2 세트 노드에 의해 제어됨을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    n-p번째 스테이지로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이, 또는 상기 n-p번째 스테이지의 캐리펄스가 인가되는 캐리출력단자와 상기 세트 노드 사이에 접속된 제 1 스위칭소자; 및,
    n+q번째 스테이지로부터의 캐리펄스 또는 어느 하나의 캐리용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 어느 하나의 캐리클럭전송라인 사이, 또는 상기 세트 노드와 어느 하나의 스캔클럭전송라인 사이에 접속된 제 2 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 n번째 스테이지는,
    상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부; 및
    상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 캐리출력단자 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 제 3 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 3 항에 있어서,
    상기 n번째 스테이지는,
    상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부;
    상기 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 캐리방전 스위칭소자; 그리고
    상기 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 제 4 방전용전압을 전송하는 제 4 방전용전원라인 사이에 접속된 스캔방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 n번째 스테이지는,
    상기 n-p번째 스테이지로부터 생성된 캐리펄스의 근거가 되는 캐리용 클럭펄스에 따라 제어되며, 상기 세트 노드와 n-p번째 스테이지의 캐리펄스가 인가되는 n-p번째 스테이지의 캐리출력단자 사이에 접속된 제 5 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    n-p번째 스테이지로부터의 캐리펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 세트 노드 사이, 또는 상기 n-p번째 스테이지의 캐리펄스가 인가되는 캐리출력단자와 상기 세트 노드 사이에 접속된 제 1 스위칭소자;
    n+q번째 스테이지로부터의 캐리펄스 또는 어느 하나의 캐리용 클럭펄스에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 어느 하나의 캐리클럭전송라인 사이, 또는 상기 세트 노드와 어느 하나의 스캔클럭전송라인 사이에 접속된 제 2 스위칭소자;
    상기 세트 노드의 전압에 따라 제 1 리세트 노드의 전압을 제어하는 제 1 반전부;
    상기 세트 노드의 전압에 따라 제 2 리세트 노드의 전압을 제어하는 제 2 반전부;
    상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 1 캐리방전 스위칭소자;
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 제 3 방전용전원라인 사이에 접속된 제 2 캐리방전 스위칭소자;
    상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 제 4 방전용전압을 전송하는 제 4 방전용전원라인 사이에 접속된 제 1 스캔방전 스위칭소자; 및,
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 제 4 방전용전원라인 사이에 접속된 제 2 스캔방전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 n번째 스테이지는,
    상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 캐리출력단자 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 제 6 스위칭소자; 및,
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 캐리출력단자 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 제 7 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  9. 제 3 항, 제 4 항, 제 5 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 n번째 스테이지는,
    상기 n번째 스테이지로 공급되는 캐리용 클럭펄스 및 스캔용 클럭펄스와 그 펄스폭이 중첩하지 않는 다른 위상의 캐리용 클럭펄스 및 스캔용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이, 또는 상기 n번째 스테이지의 캐리출력단자와 상기 n번째 스테이지로부터 생성된 캐리펄스의 근거가 되는 캐리용 클럭펄스를 전송하는 캐리클럭전송라인 사이에 접속된 제 8 스위칭소자;
    상기 n번째 스테이지로 공급되는 캐리용 클럭펄스 및 스캔용 클럭펄스와 그 펄스폭이 중첩하지 않는 다른 위상의 캐리용 클럭펄스 및 스캔용 클럭펄스 중 어느 하나에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 제 4 방전용전압을 전송하는 제 4 방전용전원라인 사이, 또는 상기 n번째 스테이지의 스캔출력단자와 상기 n번째 스테이지로부터 생성된 스캔펄스의 근거가 되는 스캔용 클럭펄스를 전송하는 스캔클럭전송라인 사이에 접속된 제 9 스위칭소자;
    상기 n번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 n번째 스테이지의 캐리출력단자와 상기 n번째 스테이지로부터 생성된 캐리펄스의 근거가 되는 캐리용 클럭펄스를 전송하는 캐리클럭전송라인 사이에 접속된 제 10 스위칭소자;
    상기 n번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 n번째 스테이지의 스캔출력단자와 상기 n번째 스테이지로부터 생성된 스캔펄스의 근거가 되는 스캔용 클럭펄스를 전송하는 스캔클럭전송라인 사이에 접속된 제 11 스위칭소자; 및,
    상기 세트 노드와 상기 n번째 스테이지의 캐리출력단자 사이, 또는 상기 세트 노드와 상기 n번째 스테이지의 스캔출력단자 사이에 접속된 커패시터 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  10. 삭제
  11. 제 5 항에 있어서,
    상기 n번째 스테이지는,
    n-p번째 스테이지로부터의 캐리펄스에 따라 제어되며, 상기 리세트 노드와 저전위 인버터라인 사이에 접속되는 제 12 스위칭소자와,
    n+q번째 스테이지로부터의 캐리펄스에 따라 제어되며, 리세트 노드와 충전용 전원라인(VDL) 사이에 접속되는 제 13 스위칭소자(Tr13) 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  12. 제 1 항, 제 3 항, 제 4 항, 제 5 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 n번째 스테이지는,
    상기 스캔출력 스위칭소자의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자의 게이트 전극에 음극이 연결되는 다이오드를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  13. 제 4 항에 있어서,
    상기 n번째 스테이지는,
    상기 스캔출력 스위칭소자의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자의 게이트 전극에 음극이 연결되는 다이오드와,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 캐리출력 스위칭소자의 게이트 단자와 상기 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속되는 제 14 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    상기 제 3 스위칭 소자 대신에,
    리세트 노드의 전압에 따라 제어되며 상기 세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 15 및 제 16 스위칭소자와,
    상기 세트 노드의 전압에 따라 제어되며 제 15 및 제 16 스위칭소자의 연결부와 별도의 DC 전원단 사이에 접속되는 제 17 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  15. 제 4 항에 있어서,
    상기 n번째 스테이지는,
    상기 스캔출력 스위칭소자의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자의 게이트 전극에 음극이 연결되는 다이오드와,
    리세트 노드의 전압에 따라 제어되며 상기 캐리출력 스위칭소자의 게이트 단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 18 및 제 19 스위칭소자와,
    상기 캐리출력 스위칭소자의 게이트 단자의 전압에 따라 제어되며 제 18 및 제 19 스위칭소자의 연결부와 별도의 DC 전원단 사이에 접속되는 제 20 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  16. 제 7 항에 있어서,
    상기 n번째 스테이지는,
    상기 스캔출력 스위칭소자의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자의 게이트 전극에 음극이 연결되는 다이오드를 더 포함하고,
    제 1 리세트 노드의 전압에 따라 제어되며, 상기 캐리출력 스위칭소자의 게이트 단자와 제 2 방전용 전압를 공급하는 제 2 방전용전원라인 사이에 접속되는 제 21 스위칭소자와,
    상기 제 1 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 방전용 전압를 공급하는 제 2 방전용전원라인 사이에 접속되는 제 22 스위칭소자와,
    제 2 리세트 노드의 전압에 따라 제어되며, 상기 캐리출력 스위칭소자의 게이트 단자와 제 2 방전용 전압를 공급하는 제 2 방전용전원라인 사이에 접속되는 제 23 스위칭소자와,
    상기 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 2 방전용 전압을 공급하는 제 2 방전용전원라인 사이에 접속되는 제 24 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
  17. 제 16 항에 있어서,
    상기 제 2 방전용 전압 대신에, 스캔용 출력단자에서 출력되는 스캔 펄스 또는 캐리용 출력단자에서 출력되는 캐리 펄스를 사용함을 특징으로 하는 쉬프트 레지스터.
  18. 제 7 항에 있어서,
    상기 n번째 스테이지는,
    상기 스캔출력 스위칭소자의 게이트 전극에 양극이 연결되고 상기 캐리출력 스위칭소자의 게이트 전극에 음극이 연결되는 다이오드를 더 포함하고,
    제 1 리세트 노드의 전압에 따라 제어되며 상기 세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 25 및 제 26 스위칭소자와, 상기 세트 노드의 전압에 따라 제어되며 상기 제 25 및 제 26 스위칭소자의 연결부와 DC 전원단 사이에 접속되는 제 27 스위칭소자를 구비하는 제 1 회로와,
    상기 제 1 리세트 노드의 전압에 따라 제어되며 상기 캐리출력 스위칭소자의 게이트 단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 28 및 제 29 스위칭소자와, 상기 캐리출력 스위칭소자의 게이트 단자의 전압에 따라 제어되며 상기 제 28 및 제 29 스위칭소자의 연결부와 DC 전원단 사이에 접속되는 제 30 스위칭소자를 구비한 제 2 회로와,
    제 2 리세트 노드의 전압에 따라 제어되며 상기 세트 노드와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 31 및 제 32 스위칭소자와, 상기 세트 노드의 전압에 따라 제어되며 상기 제 31 및 제 32 스위칭소자의 연결부와 DC 전원단 사이에 접속되는 제 33 스위칭소자를 구비한 제 3 회로와,
    상기 제 2 리세트 노드의 전압에 따라 제어되며 상기 캐리출력 스위칭소자의 게이트 단자와 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 직렬 연결되는 제 34 및 제 35 스위칭소자와, 상기 캐리출력 스위칭소자의 게이트 단자의 전압에 따라 제어되며 상기 제 34 및 제 35 스위칭소자의 연결부와 DC 전원단 사이에 접속되는 제 36 스위칭소자를 구비한 제 4 회로 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
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