KR102420545B1 - 게이트 구동회로를 포함하는 표시 장치 - Google Patents

게이트 구동회로를 포함하는 표시 장치 Download PDF

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Abstract

본 발명의 표시 장치는 복수의 클럭 신호들 및 제1 내지 제3 구동 전압들을 발생하는 전압 발생 회로 및 상기 복수의 클럭 신호들 및 상기 제1 내지 제3 구동 전압들을 수신하고, 각각이 캐리 신호 및 상기 복수의 게이트 라인들 중 대응하는 게이트 라인으로 게이트 신호를 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로를 포함한다. 상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 적어도 하나의 제1 노드의 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정한다.

Description

게이트 구동회로를 포함하는 표시 장치{DISPLAY DEVICE HAVING GATE DRIVING CIRCUIT}
본 발명은 표시 패널의 게이트 라인들을 구동하는 게이트 구동회로를 포함하는 표시 장치에 관한 것이다.
표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시 장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.
본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 복수의 클럭 신호들 및 제1 내지 제3 구동 전압들을 발생하는 전압 발생 회로, 상기 복수의 클럭 신호들 및 상기 제1 내지 제3 구동 전압들을 수신하고, 각각이 캐리 신호 및 상기 복수의 게이트 라인들 중 대응하는 게이트 라인으로 게이트 신호를 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로, 및 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함한다. 상기 복수의 구동 스테이지들 중 k(k는 2부터 n까지의 자연수, n은 구동 스테이지들의 개수)번째 구동 스테이지는, 이전 구동 스테이지로부터 출력되는 이전 캐리 신호에 응답해서 상기 이전 캐리 신호를 제1 노드로 전달하는 제어 회로, 상기 제1 노드의 신호에 응답해서 상기 복수의 클럭 신호들 중 하나를 수신하고, 수신된 클럭 신호를 k번째 게이트 신호 및 k번째 캐리 신호로 출력하는 출력 회로, 상기 수신된 클럭 신호 및 상기 k번째 캐리 신호에 응답해서 상기 수신된 클럭 신호 및 제1 구동 전압 중 하나를 제2 노드로 제공하는 디스차지 홀드 회로, 및 상기 제2 노드의 신호에 응답해서 상기 제1 노드를 제3 구동 전압으로 디스차지하고, 상기 이전 캐리 신호에 응답해서 상기 제2 노드를 제2 구동 전압으로 디스차지하는 제1 디스차지 회로를 포함한다. 상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 적어도 하나의 상기 제1 노드의 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정한다.
이 실시예에 있어서, 상기 전압 발생 회로는, 상기 게이트 구동회로로부터 수신된 상기 제1 노드의 신호와 기준 전압의 차이 값에 근거해서 상기 제3 구동 전압을 발생할 수 있다.
이 실시예에 있어서, 상기 전압 발생 회로는, 상기 차이 값이 제1 기준값보다 작으면 제1 레벨의 상기 제3 구동 전압을 발생하고, 상기 차이 값이 상기 제1 기준값보다 크고 제2 기준값보다 작으면 상기 제1 레벨보다 낮은 제2 레벨의 상기 제3 구동 전압을 발생할 수 있다.
이 실시예에 있어서, 상기 전압 발생 회로는, 상기 제1 노드의 신호 및 기준 전압을 비교하고, 상기 제1 노드의 신호와 상기 기준 전압의 차이 값에 대응하는 선택 신호를 출력하는 비교 회로, 상기 선택 신호에 대응하는 전압 레벨 신호를 출력하는 룩업 테이블 및 상기 전압 레벨 신호에 대응하는 상기 제3 구동 전압을 출력하는 전압 발생기를 포함할 수 있다.
이 실시예에 있어서, 상기 비교 회로는, 상기 차이 값이 제1 기준값보다 작으면 제1 값의 상기 선택 신호를 출력하고, 상기 차이 값이 상기 제1 기준값보다 크고 제2 기준값보다 작으면 제2 값의 상기 선택 신호를 출력한다.
이 실시예에 있어서, 상기 룩업 테이블은, 상기 선택 신호가 상기 제1 값일 때 상기 전압 발생기에 의해서 제1 레벨의 상기 제3 구동 전압이 출력되도록 상기 전압 레벨 신호를 출력하고, 그리고 상기 선택 신호가 상기 제2 값일 때 상기 전압 발생기에 의해서 제2 레벨의 상기 제3 구동 전압이 출력되도록 상기 전압 레벨 신호를 출력한다. 상기 제3 구동 전압의 상기 제2 레벨은 상기 제1 레벨보다 낮은 전압 레벨일 수 있다.
이 실시예에 있어서, 상기 전압 발생기는 상기 제1 및 제2 구동 전압들 및 상기 복수의 클럭 신호들을 더 발생할 수 있다.
이 실시예에 있어서, 상기 비교 회로는, 수직 개시 신호 및 상기 복수의 클럭 신호들 중 어느 하나에 동기해서 카운트하는 카운터를 포함하며, 상기 카운트 값이 소정 값일 때 상기 선택 신호를 출력하지 않을 수 있다.
이 실시예에 있어서, 상기 제2 구동 전압은 상기 제1 구동 전압보다 낮은 전압 레벨을 가지며, 상기 제3 구동 전압은 상기 제2 구동 전압과 같거나 낮은 전압 레벨을 가질 수 있다.
이 실시예에 있어서, 상기 k번째 구동 스테이지는, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 구동 전압으로 디스차지하는 제2 디스차지 회로 및 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 구동 전압으로 디스차지하는 제3 디스차지 회로를 더 포함할 수 다.
이 실시예에 있어서, 상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 마지막 구동 스테이지의 상기 제1 노드의 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정한다.
본 발명의 다른 특징에 따른 표시 장치는: 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 복수의 클럭 신호들 및 제1 내지 제3 구동 전압들을 발생하는 전압 발생 회로, 상기 복수의 클럭 신호들 및 상기 제1 내지 제3 구동 전압들을 수신하고, 각각이 캐리 신호 및 상기 복수의 게이트 라인들 중 대응하는 게이트 라인으로 게이트 신호를 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로 및 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함한다. 상기 복수의 구동 스테이지들 중 k(k는 2부터 n까지의 자연수, n은 구동 스테이지들의 개수)번째 구동 스테이지는, 이전 구동 스테이지로부터 출력되는 이전 캐리 신호에 응답해서 상기 이전 캐리 신호를 제1 노드로 전달하는 제어 회로, 상기 제1 노드의 신호에 응답해서 상기 복수의 클럭 신호들 중 하나를 수신하고, 수신된 클럭 신호를 k번째 게이트 신호 및 k번째 캐리 신호로 출력하는 출력 회로, 상기 수신된 클럭 신호 및 상기 k번째 캐리 신호에 응답해서 상기 수신된 클럭 신호 및 제1 구동 전압 중 하나를 제2 노드로 제공하는 디스차지 홀드 회로, 및 상기 제2 노드의 신호에 응답해서 상기 제1 노드를 제3 구동 전압으로 디스차지하고, 상기 이전 캐리 신호에 응답해서 상기 제2 노드를 제2 구동 전압으로 디스차지하는 제1 디스차지 회로를 포함한다. 상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 적어도 하나로부터 출력되는 상기 게이트 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정한다. 이 실시예에 있어서, 상기 전압 발생 회로는, 상기 게이트 구동회로로부터 수신된 상기 게이트 신호와 기준 전압의 차이 값에 근거해서 상기 제3 구동 전압을 발생한다.
이 실시예에 있어서, 상기 전압 발생 회로는, 상기 차이 값이 제1 기준값보다 작으면 제1 레벨의 상기 제3 구동 전압을 발생하고, 상기 차이 값이 상기 제1 기준값보다 크고 제2 기준값보다 작으면 상기 제1 레벨보다 낮은 제2 레벨의 상기 제3 구동 전압을 발생한다.
이 실시예에 있어서, 상기 전압 발생 회로는, 상기 게이트 구동회로로부터 수신된 상기 게이트 신호와 기준 전압을 비교하고, 상기 제1 노드의 신호와 상기 기준 전압의 차이 값에 대응하는 선택 신호를 출력하는 비교 회로, 상기 선택 신호에 대응하는 전압 레벨 신호를 출력하는 룩업 테이블 및 상기 전압 레벨 신호에 대응하는 상기 제3 구동 전압을 출력하는 전압 발생기를 포함한다.
이 실시예에 있어서, 상기 전압 발생기는 상기 제1 및 제2 구동 전압들 및 상기 복수의 클럭 신호들을 더 발생한다.
이 실시예에 있어서, 상기 제2 구동 전압은 상기 제1 구동 전압보다 낮은 전압 레벨을 가지며, 상기 제3 구동 전압은 상기 제2 구동 전압과 같거나 낮은 전압 레벨을 갖는다.
이 실시예에 있어서, 상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 마지막 구동 스테이지로부터 출력되는 상기 게이트 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정한다.
이와 같은 구성을 갖는 표시 장치는 게이트 구동회로의 구동 스테이지 내 제1 노드의 전압이 비정상적으로 상승하는 경우 제1 노드의 전압을 제2 접지 전압보다 낮은 제3 접지 전압으로 디스차지할 수 있다. 제1 노드의 전압이 안정화됨에 따라 게이트 구동회로의 신뢰성이 향상된다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치에서 발생되는 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 k번째 구동 스테이지의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 n번째 구동 스테이지의 회로도이다.
도 6은 구동 스테이지의 동작을 설명하기 위한 타이밍도 이다.
도 7은 본 발명의 일 실시예에 따른 전압 발생 회로의 블록도이다.
도 8은 전압 발생 회로에서 발생되는 제3 접지 전압의 레벨을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 블록도이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치에서 발생되는 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 전압 발생 회로(130), 게이트 구동회로(140) 및 소스 구동회로(150)를 포함한다.
표시 패널(110)은 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 표시 패널(110)가 액정 표시 패널인 경우, 표시 장치(100)는 표시 패널(110)로 광을 제공하기 위한 백라이트 유닛을 더 포함할 수 있다.
표시 패널(110)은 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 배열된 복수의 게이트 라인들(GL1-GLn) 그리고 그들의 교차 영역에 배열된 복수의 픽셀들(PX)을 포함한다. 복수의 게이트 라인들(GL1-GLn)은 게이트 구동회로(140)로부터 제1 방향(DR1)으로 신장하고, 제2 방향(DR2)으로 순차적으로 배열된다. 복수의 데이터 라인들(DL1-DLm)은 소스 구동회로(150)로부터 제2 방향(DR2)으로 신장하고, 제1 방향(DR1)으로 순차적으로 배열된다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다.
각각의 픽셀(PX)은 도면에 도시되지 않았으나, 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터와 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다.
타이밍 컨트롤러(120)는 외부로부터 제공되는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 타이밍 컨트롤러(120)는 제1 제어 신호(CONT1)를 소스 구동회로(150)로 제공하고, 제2 제어 신호(CONT2)를 게이트 구동회로(140)로 제공하며, 수직 개시 신호(STV)를 전압 발생 회로(130)로 제공한다. 타이밍 컨트롤러(120)는 클럭 임베디드 인터페이스(clock embedded interface) 방식의 제1 제어 신호(CONT1)를 소스 구동회로(150)로 제공할 수 있다. 제1 제어 신호(CONT1)는 영상 데이터 신호, 수평 구간들(HP)을 구별하는 신호인 수평 동기 신호(Hsync) 및 클럭 신호를 포함할 수 있다. 제1 제어 신호(CONT1)는 극성 제어 신호 및 로드 신호를 더 포함할 수 있다.
소스 구동회로(150)는 타이밍 컨트롤러(120)로부터의 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)을 구동한다. 소스 구동회로(150)는 독립된 집적 회로로 구현되어서 표시 패널(110)의 일측에 전기적으로 연결되거나 표시 패널(110) 상에 직접 실장될 수도 있다. 또한 소스 구동회로(150)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
게이트 구동회로(140)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1-GLn)을 구동한다. 제2 제어 신호(CONT2)는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호(Vsync)를 포함할 수 있다. 게이트 구동회로(140)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 타이밍 컨트롤러(120)로부터 수신된 제2 제어 신호(CONT2)에 기초하여 게이트 신호들(G1-Gn)을 생성하고, 게이트 신호들(G1-Gn)을 복수의 게이트 라인들(GL1-GLn)에 출력한다. 게이트 신호들(G1-Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다.
게이트 구동회로(140)는 독립된 집적 회로 칩으로 구현되어서 표시 패널의 일측에 전기적으로 연결될 수 있다. 또한 게이트 구동회로(140)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)의 소정 영역에 집적될 수 있다. 다른 실시예에서, 게이트 구동회로(140)는 칩온 플렉시블 인쇄 회로(chip on flexible printed circuit; COF), 칩온 글래스(chip on glass; COG), 플렉시블 인쇄 회로(flexible printed circuit; FPC) 형태로 디스플레이 패널(110)에 연결될 수 있다.
복수의 게이트 라인들(GL1-GLn) 중 하나의 게이트 라인에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 픽셀들 각각의 스위칭 트랜지스터가 턴 온 된다. 이때 소스 구동회로(150)는 제1 제어 신호(CONT1)에 포함된 영상 데이터 신호에 대응하는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴 온된 스위칭 트랜지스터를 통해 해당 픽셀(PX)에 인가된다.
전압 발생 회로(130)는 타이밍 컨트롤러(120)로부터 수직 개시 신호(STV)를 수신하고, 게이트 구동회로(140)의 동작에 필요한 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 제1 내지 제3 구동 전압들(VSS1, VSS2, VSS3)(이하 설명에서 제1 내지 제3 접지 전압들로 지칭함)을 발생한다. 전압 발생 회로(130)는 소스 구동회로(150), 및 패널(110)의 동작에 필요한 다양한 구동 전압들(예를 들면, 아날로그 전원 전압, 공통 전압 등)을 더 발생할 수 있다. 이 실시예에서, 전압 발생 회로(130)가 2 개의 클럭 신호들(CKV, CKVB) 및 3개의 접지 전압들(VSS1, VSS2, VSS3)만을 발생하는 것으로 도시하고 설명하나, 클럭 신호들의 수 및 접지 전압들의 수는 다양하게 변경될 수 있다.
이 실시예에서, 전압 발생 회로(130)는 게이트 구동회로(140)로부터의 제1 전압 신호(VQ1)에 근거해서 제3 접지 전압(VSS3)의 전압 레벨을 설정할 수 있다. 전압 발생 회로(130)는 제1 전압 신호(VQ1)와 기준 전압의 차이 값에 근거해서 제3 접지 전압(VSS3)의 전압 레벨을 설정할 수 있다. 예를 들어, 제1 전압 신호(VQ1)와 기준 전압의 차이 값이 제1 기준값보다 작으면 제1 레벨의 제3 구동 전압(VSS3)을 발생하고, 상기 차이 값이 제1 기준값보다 크고 제2 기준값보다 작으면 제1 레벨보다 낮은 제2 레벨의 제3 구동 전압(VSS3)을 발생할 수 있다. 전압 발생 회로(130)의 구체적인 구성 및 동작은 추후 상세히 설명된다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 3을 참조하면, 게이트 구동회로(140)는 복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)을 포함한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 이전 구동 스테이지로부터 출력되는 캐리 신호 및 다음 구동 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각은 도 1에 도시된 전압 발생 회로(130)로부터 클럭 신호(제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 제3 접지 전압(VSS3)을 수신한다. 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 제3 접지 전압(VSS3)각각은 제1 구동 전압, 제2 구동 전압 및 제3 구동 전압으로 명명될 수도 있다. 구동 스테이지(SRC1) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 개시신호(STV)를 더 수신한다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn)은 복수 개의 게이트 라인들(GL1-GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1-SRCn)은 복수 개의 게이트 라인들(GL1-GLn)에 게이트 신호들을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각은 입력 단자들(IN1, IN2, IN3), 출력 단자(OUT), 캐리 단자(CR), 클럭 단자(CK), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함한다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1-GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1-SRCn)로부터 생성된 게이트 신호들은 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1-GLn)에 제공된다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 캐리 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 캐리 단자(CR)는 이전 구동 스테이지들과 연결된다. 예컨대, 구동 스테이지들(SRC1-SRCn) 중 k번째 구동 스테이지(SRCk)(단, k는 2보다 큰 자연수)의 캐리 단자(CR)는 k-1번째 구동 스테이지의 제2 입력 단자(IN2) 및 k-2번째 구동 스테이지의 제3 입력 단자(IN3)와 연결된다. 복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 캐리 단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC2-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 제1 입력 단자(IN1)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지 (SRCk)의 제1 입력 단자(IN1)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 중 첫 번째 구동 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(140)의 구동을 개시하는 수직 개시 신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 단자(CR)로부터의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 단자(CR)로부터 출력되는 캐리 신호를 수신한다. k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 캐리 단자(CR)로부터 출력되는 캐리 신호를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 또한 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다.
마지막 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 구동 스테이지(SRCn+1)의 캐리 단자(CR)로부터 출력되는 캐리 신호를 수신한다. 구동 스테이지(SRCn)의 제3 입력 단자(IN3)는 더미 구동 스테이지(SRCn+2)의 캐리 단자(CR)로부터 출력되는 캐리 신호를 수신한다.
본 실시예에서, 마지막 구동 스테이지(SRCn)는 제1 전압 신호(VQ1)를 출력하는 전압 출력 단자(QOUT1)를 더 포함한다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, ..., SRCn-1)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1-SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, ..., SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제1 전압 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제2 전압 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제3 전압 단자(V3)는 제3 접지 전압(VSS3)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 갖는다. 이 실시예에서, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 레벨을 갖는다. 이 실시예에서, 제3 접지 전압(VSS3)은 제2 접지 전압(VSS2)과 같거나, 제2 접지 전압(VSS2)보다 낮은 레벨일 수 있다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn) 각각은 그 회로구성에 따라 출력 단자(OUT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 캐리 단자(CR), 클럭 단자(CK), 제1 전압 단자(V1) 및 제2 전압 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 전압 단자(V1), 및 제2 전압 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 구동 스테이지들(SRC1-SRCn) 각각은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 구동 스테이지들(SRC1-SRCn)의 연결관계도 변경될 수 있다.
도 4는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 4에는 도 3에 도시된 복수 개의 구동 스테이지들(SRC1-SRCn-1) 중 k(k는 자연수)번째 구동 스테이지(SRCk)를 예시적으로 도시하였다. 도 3에 도시된 복수 개의 구동 스테이지들(SRC1-SRCn-1) 각각은 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다.
도 4를 참조하면, k번째 구동 스테이지(SRCk)는 제1 출력 회로(210), 제2 출력 회로(220), 제어 회로(230), 디스차지 홀드 회로(240), 제1 디스차지 회로(250), 제2 디스차지 회로(260), 제3 디스차지 회로(270), 제1 풀다운 회로(280), 제2 풀다운 회로(290) 및 제3 풀다운 회로(295)를 포함한다.
제1 출력 회로(210)는 k번째 게이트 신호(Gk)를 출력하고, 제2 출력 회로(220)는 k번째 캐리 신호(CRk)를 출력한다. 제1 풀다운 회로(280)는 출력 단자(OUT)를 제2 전압 단자(V2)와 연결된 제2 접지 전압(VSS2)으로 풀다운시킨다. 제2 풀다운 회로(290)는 캐리 단자(CR)를 제2 전압 단자(V2)와 연결된 제2 접지 전압(VSS2)으로 풀다운시킨다. 제어 회로(230)는 제1 출력 회로(210) 및 제2 출력 회로(220)의 동작을 제어한다.
k번째 구동 스테이지(SRCk)의 구체적인 구성은 다음과 같다.
제1 출력 회로(210)는 제1 출력 트랜지스터(TR1) 및 커패시터(C)를 포함한다. 제1 출력 트랜지스터(TR1)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, 및 k번째 게이트 신호(Gk)를 출력하는 제2 전극을 포함한다.
제2 출력 회로(220)는 제2 출력 트랜지스터(TR15)를 포함한다. 제2 출력 트랜지스터(TR15)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, k번째 캐리 신호(CRk)를 출력하는 제2 전극을 포함한다.
앞서 도 3에 도시된 바와 같이, 구동 스테이지들(SRC1-SRCn-1) 중 일부 구동 스테이지들(SRC1, SRC3, ..., SRCn-1) 및 더미 구동 스테이지(SRCn+1)의 클럭 단자(CK)는 제1 클럭 신호(CKV)를 수신한다. 구동 스테이지들(SRC1-SRCn-1) 중 다른 구동 스테이지들(SRC2, SRC4, ..., SRCn-2) 및 더미 구동 스테이지(SRCn+2)의 클럭 단자(CK)는 제2 클럭 신호(CKVB)를 수신한다. 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 상보적 신호들이다. 즉, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 180° 위상차를 가질 수 있다.
제어 회로(230)는 이전 구동 스테이지(SRCk-1)로부터 제1 입력 단자(IN1)로 수신된 이전 캐리 신호 즉, k-1번째 캐리 신호(CRk-1)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)를 턴 온시킨다. 제어 회로(230)는 다다음 구동 스테이지(SRCk+2)로부터 제3 입력 단자(IN3)로 수신된 k+2번째 캐리 신호(CRk+2)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)를 턴 오프시킨다.
제어 회로(230)는 제4 트랜지스터(TR4) 및 제6 트랜지스터(TR6)를 포함한다. 제4 트랜지스터(TR4)는 제1 입력 단자(IN1)와 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제6 트랜지스터(TR6)는 제1 노드(N1)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 제어 전극을 포함한다.
디스차지 홀드 회로(240)는 클럭 단자(CK)로부터의 제1 클럭 신호(CKV)를 제2 노드(N2)로 전달한다. 디스차지 홀드 회로(240)는 트랜지스터들(TR7, TR8, TR12, TR13)을 포함한다. 제7 트랜지스터(TR7)는 클럭 단자(CK)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 제3 노드(N3)와 연결된 제어 전극을 포함한다. 제12 트랜지스터(TR12)는 클럭 단자(CK)와 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극, 클럭 단자(CK)와 연결된 제어 전극을 포함한다. 제8 트랜지스터(TR8)는 제2 노드(N2)와 연결된 제1 전극, 제1 전압 단자(V1)와 연결된 제2 전극, 캐리 단자(CR)와 연결된 제어 전극을 포함한다. 제13 트랜지스터(TR13)는 제3 노드(N3)와 연결된 제1 전극, 제1 전압 단자(V1)와 연결된 제2 전극 및 캐리 단자(CR)와 연결된 제어 전극을 포함한다.
제1 디스차지 회로(250)는 k-1번째 캐리 신호(CRk-1)에 응답해서 제2 노드(N2)를 제2 접지 전압(VSS2)으로 디스차지하고, 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)를 제2 접지 전압(VSS2)으로 디스차지한다. 제1 디스차지 회로(250)는 제5 트랜지스터(TR5) 및 제10 트랜지스터(TR10)를 포함한다. 제5 트랜지스터(TR5)는 제2 노드(N2)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제10 트랜지스터(TR10)는 제1 노드(N1)와 연결된 제1 전극, 제3 전압 단자(V3)와 연결된 제2 전극, 제2 노드(N2)와 연결된 제어 전극을 포함한다.
제2 디스차지 회로(260)는 제2 노드(N2)의 신호에 응답해서 캐리 단자(CR)를 제2 접지 전압(VSS2)으로 디스차지한다. 제2 디스차지 회로(260)는 캐리 단자(CR)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제11 트랜지스터(TR11)를 포함한다.
제3 디스차지 회로(270)는 제2 노드(N2)의 신호에 응답해서 출력 단자(OUT)를 제1 접지 전압(VSS1)으로 디스차지한다. 제3 디스차지 회로(270)는 출력 단자(OUT)와 연결된 제1 전극, 제1 전압 단자(V1)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제3 트랜지스터(TR3)를 포함한다.
제1 풀다운 회로(280)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 출력 단자(OUT)를 제2 접지 전압(VSS2)으로 디스차지한다. 제1 풀다운 회로(280)는 출력 단자(OUT)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제2 트랜지스터(TR2)를 포함한다.
제2 풀다운 회로(290)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 캐리 단자(CR)를 제2 접지 전압(VSS2)으로 디스차지한다. 제2 풀다운 회로(290)는 캐리 단자(CR)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제17 트랜지스터(TR17)를 포함한다.
제3 풀다운 회로(295)는 k+1번째 캐리 신호(CRk+1)에 응답해서 제1 노드(N1)를 제2 접지 전압(VSS2)으로 디스차지한다. 제3 풀다운 회로(295)는 제9 트랜지스터(TR9) 및 제16 트랜지스터(TR16)를 포함한다. 제9 트랜지스터(TR9)는 제1 노드(N1)와 연결된 제1 전극, 제4 노드(N4)와 연결된 제2 전극, 제2 입력 단자(IN2)와 연결된 제어 전극을 포함한다. 제16 트랜지스터(TR16)는 제4 노드(N4)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극, 제4 노드(N4)와 연결된 제어 전극을 포함한다.
도 5는 본 발명의 일 실시예에 따른 n번째 구동 스테이지의 회로도이다.
도 5에는 도 3에 도시된 복수 개의 구동 스테이지들(SRC1-SRCn) 중 마지막 구동 스테이지 즉, n(n은 자연수)번째 구동 스테이지(SRCn)를 예시적으로 도시하였다. n번째 구동 스테이지(SRCn)는 도 4에 도시된 k번째 번째 구동 스테이지(SRCk)와 유사한 구성을 갖는다. 도 4 및 도 5에서 동일한 번호들은 동일한 엘리먼트들을 지칭하며, 중복되는 설명은 생략한다.
도 5를 참조하면, 제1 노드(N1)의 신호는 전압 출력 단자(QOUT)를 통해 제1 전압 신호(VQ1)로서 출력된다.
도 6는 도 4에 도시된 k번째 구동 스테이지 및 도 5에 도시된 k번째 리플 디스차지 회로의 동작을 설명하기 위한 타이밍도이다.
도 4 내지 도 6을 참조하면, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 주파수는 같고 위상이 다른 신호이다. 이 실시예에서, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 상보적인 신호이다.
k-1번째 클럭 주기(k-1)에서, k-1번째 캐리 신호(CRk-1)가 하이 레벨로 천이하면, 제4 트랜지스터(TR4)가 턴 온되어서 제1 노드(N1)의 전압 레벨이 상승한다. k번째 클럭 주기(k)에서 제1 클럭 신호(CKV)가 하이 레벨로 천이하면, 제1 출력 트랜지스터(TR1)가 턴 온되어서 제1 노드(N1)의 전압은 커패시터(C)에 의해서 부스팅된다. 이때 출력 단자(OUT)를 통해 k번째 게이트 신호(Gk)가 출력된다. 제1 노드(N1)의 부스팅된 전압에 의해서 제2 출력 트랜지스터(TR15)가 턴 온되면 캐리 단자(CR)를 통해 k번째 캐리 신호(CRk)가 출력된다.
k+1번째 클럭 주기(k+1)에서 제1 클럭 신호(CKV)가 로우 레벨로 천이하면 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)가 턴 오프된다.
이후 k+1번째 캐리 신호(CRk+1)가 하이 레벨로 천이하면, 제1 풀다운 회로(280) 내 제2 트랜지스터(TR2)가 턴 온되어서 출력 단자(OUT)의 k번째 게이트 신호(Gk)는 제2 접지 전압(VSS2)으로 디스차지된다. 하이 레벨의 k+1번째 캐리 신호(CRk+1)에 응답해서 제2 풀다운 회로(290) 내 제17 트랜지스터(T17)가 턴 온되면, 출력 단자(OUT)의 의 k번째 게이트 신호(Gk)는 제2 접지 전압(VSS2)으로 디스차지된다. 하이 레벨의 k+1번째 게이트 신호(Gk+1)에 응답해서 제9 트랜지스터(TR9) 및 제16 트랜지스터(TR16)가 턴 온됨에 따라 제1 노드(N1)는 제2 접지 전압(VSS2) 레벨로 디스차지된다.
계속해서, k+2번째 클럭 주기(k+2)에서 k+2번째 게이트 신호(Gk+2)가 하이 레벨로 천이하면, 제6 트랜지스터(TR6)가 턴 온되어서 제1 노드(N1)는 제2 접지 전압(VSS2) 레벨로 유지된다.
한편, k+2번째 클럭 주기(k+2)에서 제1 클럭 신호(CKV)가 하이 레벨이면, 제2 노드(N2)는 하이 레벨로 천이한다. 제2 노드(N2)가 하이 레벨로 천이함에 따라 제3 트랜지스터(TR3)가 턴 온되어서 출력 단자(OUT)는 제1 접지 전압(VSS1)으로 유지될 수 있다. 마찬가지로, 제2 노드(N2)가 하이 레벨로 천이함에 따라 제11 트랜지스터(TR11)가 턴 온되어서 출력 단자(OUT)는 제2 접지 전압(VSS2)으로 유지될 수 있다. 제2 노드(N2)는 하이 레벨로 천이함에 따라 제10 트랜지스터(TR10)가 턴 온되어서 제1 노드(N1)는 제3 접지 전압(VSS3)으로 디스차지될 수 있다.
게이트 신호들(G1-Gn)은 게이트 온 전압 레벨로 유지되는 구간 이외의 구간 즉, 게이트 오프 전압 레벨(이 실시예에서, 제1 접지 전압(VSS1) 레벨)로 유지되는 구간에서 소정 레벨 이하로 유지되어야 한다. 게이트 신호들(G1-Gn)이 게이트 오프 전압 레벨로 유지되어야 도 1에 도시된 화소들(PX)이 비정상적으로 동작하는 것을 방지할 수 있다.
도 4 및 도 5에 도시된 트랜지스터들(TR1-TR17)은 고온에서 장시간 동작시 드레솔드 전압이 변화할 수 있다. 트랜지스터들(TR1-TR17)의 드레솔드 전압이 변화하는 경우, 트랜지스터들(TR1-TR17)은 약하게 턴 온될 수 있으며 이는 게이트 신호들(G1-Gn)의 전압 레벨을 상승시키는 원인이 될 수 있다.
한편, 제1 노드(N1)는 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)의 게이트 전극들에 연결되어 있다. 제1 노드(N1)의 전압 레벨이 비정상적으로 상승하는 경우, 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)가 턴 온되어 게이트 신호들(G1-Gn)의 전압 레벨을 상승시킬 수 있다.
본 실시예에서, n번째 구동 스테이지(SRCn)의 제1 노드(N1)의 신호는 제1 전압 신호(VQ1)로서 도 1에 도시된 전압 발생 회로(130)로 제공된다. 전압 발생 회로(130)는 제1 전압 신호(VQ1)의 전압 레벨에 따라서 제3 접지 전압(VSS3)의 전압 레벨을 설정한다.
예를 들어, 제1 노드(N1)의 신호 즉, 제1 전압 신호(VQ1)가 비정상적으로 상승하는 경우, 제3 접지 전압(VSS3)의 전압 레벨은 제2 접지 전압(VSS2)보다 낮은 레벨로 설정될 수 있다.
다시 도 4 및 도 6을 참조하면, 제1 클럭 신호(CKV)가 하이 레벨인 k+2번째 클럭 주기(k+2) 및 k+4번째 클럭 주기(k+4) 각각에서 디스차지 홀드 회로(240) 내 제12 트랜지스터(TR12) 및 제7 트랜지스터(TR7)는 턴 온되고, 제13 트랜지스터(TR13) 및 제8 트랜지스터(TR8)는 턴 오프 상태를 유지한다. 따라서 제2 노드(N2)의 전압 레벨은 제1 클럭 신호(CKV)의 하이 레벨로 상승하므로, 제1 디스차지 회로(250) 내 제10 트랜지스터(TR10)는 턴 온될 수 있다. 이 때, 제3 접지 전압(VSS3)의 전압 레벨은 제2 접지 전압(VSS2)보다 낮은 레벨로 설정되므로 제1 노드(N1)의 신호는 낮은 전압 레벨로 충분히 디스차지될 수 있다.
본 실시예에서, 도 1에 도시된 전압 발생 회로(130)는 n번째 구동 스테이지(SRCn)의 제1 노드(N1)의 신호인 제1 전압 신호(VQ1)를 수신하나, 구동 스테이지들(SRC1-SRCn-1) 중 어느 하나의 제1 노드(N1)의 신호를 수신할 수 있다. 다른 실시예에서, 전압 발생 회로(130)는 구동 스테이지들(SRC1-SRCn-1) 중 2개 이상의 구동 스테이지들의 제1 노드(N1)의 신호들을 수신할 수 있다.
앞서 도 3 내지 도 5에서 설명된 바와 같이, 구동 스테이지들(SRC1-SRCn)은 이전 구동 스테이지의 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다. 예를 들어, k번째 구동 스테이지(SRCk)는 구동 스테이지들(SRC1-SRCk-1)의 동작 결과(예를 들면, 이전 캐리 신호들)에 영향을 받을 수 있다. 그러므로, 가장 마지막 스테이지인 n번째 구동 스테이지(SRCn)의 제1 노드(N1)의 신호인 제1 전압 신호(VQ1)에 근거해서 제3 접지 전압(VSS3)의 전압 레벨을 설정하는 것이 바람직하다.
도 7은 본 발명의 일 실시예에 따른 전압 발생 회로의 블록도이다.
도 7을 참조하면, 전압 발생 회로(130)는 비교 회로(131), 룩업 테이블(132) 및 전압 발생기(133)를 포함한다.
비교 회로(131)는 제1 전압 신호(VQ1)와 기준 전압(VREF)을 비교하고, 제1 전압 신호(VQ1)와 기준 전압(VREF)의 차이 값에 대응하는 선택 신호(SEL)를 출력한다. 룩업 테이블(132)는 선택 신호(SEL)에 대응하는 전압 레벨 신호(V3_L)를 출력한다. 전압 발생기(133)는 전압 레벨 신호(V3_L)에 대응하는 제3 접지 전압(VSS3)을 발생한다. 전압 발생기(133)는 제3 접지 전압(VSS3)뿐만 아니라 도 1에 도시된 게이트 구동회로(140)의 동작에 필요한 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 더 발생할 수 있다.
도 8은 전압 발생 회로에서 발생되는 제3 접지 전압의 레벨을 예시적으로 보여주는 도면이다.
도 7 및 도 8을 참조하면, 비교 회로(131)는 제1 전압 신호(VQ1)와 기준 전압(VREF)의 차이 값(ΔV)이 제1 기준값(VR1)보다 작으면, 제1 레벨(V3_1)의 제3 접지 전압(VSS3)을 선택하기 위한 선택 신호(SEL)를 출력한다.
비교 회로(131)는 제1 전압 신호(VQ1)와 기준 전압(VREF)의 차이 값(ΔV)이 제1 기준값(VR1)보다 크고, 제2 기준값(VR2)보다 작으면, 제2 레벨(V3_2)의 제3 접지 전압(VSS3)을 선택하기 위한 선택 신호(SEL)를 출력한다.
비교 회로(131)는 제1 전압 신호(VQ1)와 기준 전압(VREF)의 차이 값(ΔV)이 제2 기준값(VR2)보다 크고, 제3 기준값(VR3)보다 작으면, 제3 레벨(V3_3)의 제3 접지 전압(VSS3)을 선택하기 위한 선택 신호(SEL)를 출력한다.
비교 회로(131)는 제1 전압 신호(VQ1)와 기준 전압(VREF)의 차이 값(ΔV)이 제3 기준값(VR3)보다 크고, 제4 기준값(VR4)보다 작으면, 제4 레벨(V3_4)의 제3 접지 전압(VSS3)을 선택하기 위한 선택 신호(SEL)를 출력한다.
이 실시예에서, 제1 기준값(VR1)<제2 기준값(VR2)< 제3 기준값(VR3)< 제4 기준값(VR4)이다. 또한 제3 접지 전압(VSS3)의 전압 레벨들은 제1 레벨(V3_1)>제2 레벨(V3_2)>제3 레벨(V3_3)>제4 레벨(V3_4)이다. 즉, 제1 전압 신호(VQ1)와 기준 전압(VREF)의 차이 값이 클수록 제3 접지 전압(VSS3)의 전압 레벨은 낮아진다.
도 5에 도시된 n번째 구동 스테이지(SRCn)의 제1 노드(N1)의 신호 즉, 제1 전압 신호(VQ1)가 비정상적으로 상승할 때 전압 발생 회로(130)는 제1 전압 신호(VQ1)와 기준 전압(VREF)의 차이 값에 대응하는 전압 레벨을 갖는 제3 접지 전압(VSS3)을 발생한다.
도 3 내지 도 5에 도시된 구동 스테이지들(SRC1-SRCn)의 제10 트랜지스터(TR10)에 의해서 제1 노드(N1)는 제3 접지 전압(VSS3)으로 디스차지될 수 있다.
다시 도 7을 참조하면, 비교 회로(131)는 도 1에 개시된 타이밍 컨트롤러(120)로부터의 수직 개시 신호(STV) 및 전압 발생기(133)로부터의 제2 클럭 신호(CKVB)를 더 수신한다. 비교 회로(131)는 카운터(CNT)를 포함한다. 카운터(CNT)는 수직 개시 신호(STV)에 응답해서 리셋되고, 제2 클럭 신호(CKVB)에 동기해서 카운트 업을 수행한다. 비교 회로(131)는 카운터(CNT)의 카운트 값이 소정 값(예를 들면, n/2)일 때 제1 전압 신호(VQ1)와 기준 전압(VREF)을 비교하지 않고, 선택 신호(SEL)를 출력하지 않는다. 도 6에 도시된 타이밍도에서 알 수 있는 바와 같이, n번째 클럭 주기(n)에서 제1 노드(N1)의 신호 즉, 제1 전압 신호(VQ1)가 하이 레벨로 상승해야 n번째 게이트 신호(Gn)가 정상적으로 하이 레벨로 출력될 수 있기 때문이다. 다른 실시예에서, 비교 회로(131)가 도 4에 도시된 k번째 구동 스테이지(SRCk)로부터 제1 전압 신호(VQ1)를 수신하는 경우 비교 회로(131)는 제2 클럭 신호(CKVB) 대신 제1 클럭 신호(CKV)를 수신할 수 있다. 만일 k가 홀수이면, 비교 회로(131)의 카운터(CNT)는 카운트 값이 ijk/2+1ij일 때 제1 전압 신호(VQ1)와 기준 전압(VREF)을 비교하지 않고, 선택 신호(SEL)를 출력하지 않는다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 블록도이다.
도 9에 도시된 표시 장치(300)는 표시 패널(310), 타이밍 컨트롤러(320), 전압 발생 회로(330), 게이트 구동회로(340) 및 소스 구동회로(350)를 포함한다. 도 9에 도시된 표시 장치(300)는 도 1에 도시된 표시 장치(100)와 유사한 구성을 가지므로 중복되는 설명은 생략한다.
도 1에 도시된 전압 발생 회로(130)는 게이트 구동회로(140)로부터 제1 전압 신호(VQ1)를 수신하나, 도 9에 도시된 전압 발생 회로(330)는 n번째 게이트 라인(GLn)으로 제공되는 n번째 게이트 신호(Gn)를 수신한다.
게이트 구동회로(340)는 도 3에 도시된 구동 스테이지들(SRC1-SRCn)과 동일한 회로 구성을 가질 수 있다. 단, 게이트 구동회로(340) 내 n번째 구동 스테이지(SRCn)는 다른 구동 스테이지들(SRC1-SRCn-1)과 동일한 회로 구성을 가질 수 있다.
전압 발생 회로(330)는 n번째 게이트 신호(Gn)에 근거해서 제3 접지 전압(VSS3)의 전압 레벨을 설정할 수 있다. 전압 발생 회로(330)는 n번째 게이트 신호(Gn)와 기준 전압의 차이 값에 근거해서 제3 접지 전압(VSS3)의 전압 레벨을 설정할 수 있다. 예를 들어, n번째 게이트 신호(Gn)와 기준 전압의 차이 값이 제1 기준값보다 작으면 제1 레벨의 제3 구동 전압(VSS3)을 발생하고, 상기 차이 값이 제1 기준값보다 크고 제2 기준값보다 작으면 제1 레벨보다 낮은 제2 레벨의 제3 구동 전압(VSS3)을 발생할 수 있다.
n번째 게이트 신호(Gn)의 전압 레벨이 비정상적으로 상승하는 경우, 전압 발생 회로(330)는 제3 접지 전압(VSS3)의 전압 레벨을 제2 접지 전압(VSS2)보다 낮은 레벨로 설정한다. 도 4에 도시된 구동 스테이지(SRCk)의 제1 노드(N1)는 제2 접지 전압(VSS2)보다 낮은 제3 접지 전압(VSS3)으로 디스차지될 수 있다. 제1 노드(N1)의 전압이 안정화됨에 따라 게이트 구동회로(340)의 신뢰성이 향상될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 표시 장치
110, 210: 표시 패널
120, 220: 타이밍 컨트롤러
130, 330: 전압 발생 회로
131: 비교 회로
132: 룩업 테이블
133: 전압 발생기
140, 340: 게이트 구동회로
150, 350: 소스 구동회로
210: 제1 출력 회로
220: 제2 출력 회로
230: 제어 회로
240: 디스차지 홀드 회로
250: 제1 디스차지 회로
260: 제2 디스차지 회로
270: 제3 디스차지 회로
280: 제1 풀다운 회로
290: 제2 풀다운 회로
300: 제3 풀다운 회로

Claims (18)

  1. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    복수의 클럭 신호들 및 제1 내지 제3 구동 전압들을 발생하는 전압 발생 회로;
    상기 복수의 클럭 신호들 및 상기 제1 내지 제3 구동 전압들을 수신하고, 각각이 캐리 신호 및 상기 복수의 게이트 라인들 중 대응하는 게이트 라인으로 게이트 신호를 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로; 및
    상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함하되,
    상기 복수의 구동 스테이지들 중 k(k는 2부터 n까지의 자연수, n은 구동 스테이지들의 개수)번째 구동 스테이지는,
    이전 구동 스테이지로부터 출력되는 이전 캐리 신호에 응답해서 상기 이전 캐리 신호를 제1 노드로 전달하는 제어 회로;
    상기 제1 노드의 신호에 응답해서 상기 복수의 클럭 신호들 중 하나를 수신하고, 수신된 클럭 신호를 k번째 게이트 신호 및 k번째 캐리 신호로 출력하는 출력 회로;
    상기 수신된 클럭 신호 및 상기 k번째 캐리 신호에 응답해서 상기 수신된 클럭 신호 및 제1 구동 전압 중 하나를 제2 노드로 제공하는 디스차지 홀드 회로; 및
    상기 제2 노드의 신호에 응답해서 상기 제1 노드를 제3 구동 전압으로 디스차지하고, 상기 이전 캐리 신호에 응답해서 상기 제2 노드를 제2 구동 전압으로 디스차지하는 제1 디스차지 회로를 포함하며,
    상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 적어도 하나의 상기 제1 노드의 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정하는 것을 특징으로 하는 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 전압 발생 회로는,
    상기 게이트 구동회로로부터 수신된 상기 제1 노드의 신호와 기준 전압의 차이 값에 근거해서 상기 제3 구동 전압을 발생하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 전압 발생 회로는,
    상기 차이 값이 제1 기준값보다 작으면 제1 레벨의 상기 제3 구동 전압을 발생하고, 상기 차이 값이 상기 제1 기준값보다 크고 제2 기준값보다 작으면 상기 제1 레벨보다 낮은 제2 레벨의 상기 제3 구동 전압을 발생하는 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 전압 발생 회로는,
    상기 제1 노드의 신호 및 기준 전압을 비교하고, 상기 제1 노드의 신호와 상기 기준 전압의 차이 값에 대응하는 선택 신호를 출력하는 비교 회로;
    상기 선택 신호에 대응하는 전압 레벨 신호를 출력하는 룩업 테이블; 및
    상기 전압 레벨 신호에 대응하는 상기 제3 구동 전압을 출력하는 전압 발생기를 포함하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 비교 회로는,
    상기 차이 값이 제1 기준값보다 작으면 제1 값의 상기 선택 신호를 출력하고, 상기 차이 값이 상기 제1 기준값보다 크고 제2 기준값보다 작으면 제2 값의 상기 선택 신호를 출력하는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 룩업 테이블은,
    상기 선택 신호가 상기 제1 값일 때 상기 전압 발생기에 의해서 제1 레벨의 상기 제3 구동 전압이 출력되도록 상기 전압 레벨 신호를 출력하고, 그리고
    상기 선택 신호가 상기 제2 값일 때 상기 전압 발생기에 의해서 제2 레벨의 상기 제3 구동 전압이 출력되도록 상기 전압 레벨 신호를 출력하되,
    상기 제3 구동 전압의 상기 제2 레벨은 상기 제1 레벨보다 낮은 전압 레벨인 것을 특징으로 하는 표시 장치.
  7. 제 4 항에 있어서,
    상기 전압 발생기는 상기 제1 및 제2 구동 전압들 및 상기 복수의 클럭 신호들을 더 발생하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 비교 회로는,
    수직 개시 신호 및 상기 복수의 클럭 신호들 중 어느 하나에 동기해서 카운트하는 카운터를 포함하며,
    상기 카운트 값이 소정 값일 때 상기 선택 신호를 출력하지 않는 것을 특징으로 하는 표시 장치.
  9. 제 1 항에 있어서,
    상기 제2 구동 전압은 상기 제1 구동 전압보다 낮은 전압 레벨을 가지며, 상기 제3 구동 전압은 상기 제2 구동 전압과 같거나 낮은 전압 레벨을 갖는 것을 특징으로 하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 k번째 구동 스테이지는,
    상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 구동 전압으로 디스차지하는 제2 디스차지 회로; 및
    상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 구동 전압으로 디스차지하는 제3 디스차지 회로를 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 마지막 구동 스테이지의 상기 제1 노드의 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정하는 것을 특징으로 하는 표시 장치.
  12. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    복수의 클럭 신호들 및 제1 내지 제3 구동 전압들을 발생하는 전압 발생 회로;
    상기 복수의 클럭 신호들 및 상기 제1 내지 제3 구동 전압들을 수신하고, 각각이 캐리 신호 및 상기 복수의 게이트 라인들 중 대응하는 게이트 라인으로 게이트 신호를 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로; 및
    상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함하되,
    상기 복수의 구동 스테이지들 중 k(k는 2부터 n까지의 자연수, n은 구동 스테이지들의 개수)번째 구동 스테이지는,
    이전 구동 스테이지로부터 출력되는 이전 캐리 신호에 응답해서 상기 이전 캐리 신호를 제1 노드로 전달하는 제어 회로;
    상기 제1 노드의 신호에 응답해서 상기 복수의 클럭 신호들 중 하나를 수신하고, 수신된 클럭 신호를 k번째 게이트 신호 및 k번째 캐리 신호로 출력하는 출력 회로;
    상기 수신된 클럭 신호 및 상기 k번째 캐리 신호에 응답해서 상기 수신된 클럭 신호 및 제1 구동 전압 중 하나를 제2 노드로 제공하는 디스차지 홀드 회로; 및
    상기 제2 노드의 신호에 응답해서 상기 제1 노드를 제3 구동 전압으로 디스차지하고, 상기 이전 캐리 신호에 응답해서 상기 제2 노드를 제2 구동 전압으로 디스차지하는 제1 디스차지 회로를 포함하며,
    상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 적어도 하나로부터 출력되는 상기 게이트 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정하는 것을 특징으로 하는 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 전압 발생 회로는,
    상기 게이트 구동회로로부터 수신된 상기 게이트 신호와 기준 전압의 차이 값에 근거해서 상기 제3 구동 전압을 발생하는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 전압 발생 회로는,
    상기 차이 값이 제1 기준값보다 작으면 제1 레벨의 상기 제3 구동 전압을 발생하고, 상기 차이 값이 상기 제1 기준값보다 크고 제2 기준값보다 작으면 상기 제1 레벨보다 낮은 제2 레벨의 상기 제3 구동 전압을 발생하는 것을 특징으로 하는 표시 장치.
  15. 제 12 항에 있어서,
    상기 전압 발생 회로는,
    상기 게이트 구동회로로부터 수신된 상기 게이트 신호와 기준 전압을 비교하고, 상기 제1 노드의 신호와 상기 기준 전압의 차이 값에 대응하는 선택 신호를 출력하는 비교 회로;
    상기 선택 신호에 대응하는 전압 레벨 신호를 출력하는 룩업 테이블; 및
    상기 전압 레벨 신호에 대응하는 상기 제3 구동 전압을 출력하는 전압 발생기를 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 전압 발생기는 상기 제1 및 제2 구동 전압들 및 상기 복수의 클럭 신호들을 더 발생하는 것을 특징으로 하는 표시 장치.
  17. 제 12 항에 있어서,
    상기 제2 구동 전압은 상기 제1 구동 전압보다 낮은 전압 레벨을 가지며, 상기 제3 구동 전압은 상기 제2 구동 전압과 같거나 낮은 전압 레벨을 갖는 것을 특징으로 하는 표시 장치.
  18. 제 12 항에 있어서,
    상기 전압 발생 회로는 상기 복수의 구동 스테이지들 중 마지막 구동 스테이지로부터 출력되는 상기 게이트 신호에 근거해서 상기 제3 구동 전압의 전압 레벨을 설정하는 것을 특징으로 하는 표시 장치.
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