KR20150116102A - 게이트 드라이버 및 이를 포함하는 표시 장치 - Google Patents

Abstract

본 발명의 일 실시예에 따르면, 캐스캐이드 연결된 복수의 스테이지를 포함하되, 상기 각 스테이지는, 제1 입력단과 제1 노드를 연결하며, 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력부, 상기 제1 노드와 제2 출력단을 연결하며, 출력 트랜지스터 및 출력 커패시터를 포함하는 출력부, 및 클럭 입력 단자와 제1 출력단을 연결하는 전달 신호 생성부를 포함하되, 상기 제1 입력 트랜지스터의 출력 단자와 상기 제2 입력 트랜지스터의 입력 단자는 제2 노드에 연결되며, 상기 입력부는 상기 제1 출력단의 전달 신호를 상기 제2 노드에 인가하는 다이오드 연결된 연결 트랜지스터를 포함하는 게이트 드라이버를 제공합니다.

Description

게이트 드라이버 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 표시 장치에 관한 것으로, 게이트 드라이버가 집적된 표시 장치에 대한 것이다.

표시 장치는 매트릭스 형상으로 배치된 복수의 화소를 포함할 수 있다. 복수의 화소에 전달되는 데이터 신호에 따라 색상 및 계조를 표시할 수 있다. 표시 장치는 복수의 화소에 인가되는 데이터 신호를 생성하기 위한 데이터 구동부를 포함할 수 있다. 데이터 구동부는 표시 장치가 표시하고자 하는 화상에 대응되는 데이터 신호를 생성할 수 있다.

표시 장치에 포함된 복수의 화소 각각은 게이트 신호에 따라 데이터 신호를 수신할지 여부를 결정할 수 있다. 표시 장치는 게이트 신호를 생성하기 위한 게이트 구동부를 포함할 수 있다. 게이트 구동부는 복수의 쉬프트 레지스터(shift register)를 포함하여 구성될 수 있다. 복수의 쉬프트 레지스터는 순차적으로 구동하여, 복수의 화소가 데이터 신호를 수신하도록 할 수 있는 게이트-온 신호를 생성할 수 있다.

게이트 구동부에 포함된 쉬프트 레지스터는 복수의 트랜지스터를 포함하여 형성될 수 있다. 트랜지스터는 주변 환경의 변화에 따라 특성이 변화할 수 있다. 예를 들어, 트랜지스터의 드레인과 소스 간의 전압(Vds)에 걸리는 전압이 커질수록, 상기 트랜지스터에 열화(Degradation)이 발생할 수 있으며, 열화(Degradation)로 인해 시작 신호의 레벨이 낮아지며, 최종적으로 출력 신호의 크기가 낮아져, 표시 장치는 원하는 화상을 표시할 수 없게 될 수 있다.

이에 본 발명이 해결하고자 하는 과제는, 트랜지스터의 열화를 방지할 수 있는 게이트 드라이버를 제공하고자 하는 것이다.

본 발명이 해결하고자 다른 하는 과제는, 트랜지스터의 열화를 방지할 수 있는 게이트 드라이버를 포함하는 표시 장치를 제공하고자 하는 것이다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 게이트 드라이버는 캐스캐이드 연결된 복수의 스테이지를 포함하되, 상기 각 스테이지는, 제1 입력단과 제1 노드를 연결하며, 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력부, 상기 제1 노드와 제2 출력단을 연결하며, 출력 트랜지스터 및 출력 커패시터를 포함하는 출력부, 및 클럭 입력 단자와 제1 출력단을 연결하는 전달 신호 생성부를 포함하되, 상기 제1 입력 트랜지스터의 출력 단자와 상기 제2 입력 트랜지스터의 입력 단자는 제2 노드에 연결되며, 상기 입력부는 상기 제1 출력단의 전달 신호를 상기 제2 노드에 인가하는 다이오드 연결된 연결 트랜지스터를 포함한다.

상기 제1 입력단은 전단 스테이지의 전달 신호가 인가되며, 상기 제1 출력단은 해당 스테이지의 전달 신호를 출력할 수 있다.

상기 제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제어 단자는 상기 제1 입력단에 연결될 수 있다.

상기 각 스테이지는, 클럭 단자와 제3 노드를 연결하며, 적어도 두개 이상의 트랜지스터를 포함하는 인버터부, 상기 클럭 단자와 상기 제1 출력단를 연결하며, 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부, 제1 전원 단자와 상기 제2 출력단을 연결하며, 적어도 하나 이상의 트랜지스터를 포함하는 노이즈 제거부, 및 제2 입력단으로 인가되는 신호에 응답하여, 상기 제1 출력단 또는 상기 제2 출력단에 제2 전원 단자의 전압을 인가하는 풀다운부를 포함할 수 있다.

상기 클럭 단자에는 클럭 신호가 인가되며, 상기 제2 입력단에는 다음단 스테이지 전달 신호가 인가되며, 상기 제2 출력단은 해당 스테이지의 게이트 신호를 출력하며, 상기 제1 전원 단자에는 제1 게이트 오프 신호가 인가되며, 상기 제2 전원 단자에는 제2 게이트 오프 신호가 인가될 수 있다.

상기 노이즈 제거부는 상기 제2 전원 단자와 제1 노드를 연결하며, 적어도 하나의 트랜지스터를 포함할 수 있다.

상기 인버터부는 상기 제3 노드에 연결되어, 인버터 출력 신호를 출력하는 제3 출력단을 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 게이트 드라이버는 캐스캐이드 연결된 복수의 스테이지를 포함하되, 상기 각 스테이지는, 제1 입력단과 제1 노드를 연결하며, 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력부, 상기 제1 노드와 제2 출력단을 연결하며, 출력 트랜지스터 및 출력 커패시터를 포함하는 출력부, 및 클럭 입력 단자와 제1 출력단을 연결하는 전달 신호 생성부를 포함하되, 상기 제1 입력 트랜지스터의 출력 단자와 상기 제2 입력 트랜지스터의 입력 단자는 제2 노드에 연결되며, 상기 입력부는 상기 제2 출력단의 게이트 신호를 상기 제2 노드에 인가하는 다이오드 연결된 연결 트랜지스터를 포함한다.

상기 제1 입력단에는 전단 스테이지의 전달 신호가 인가되며, 상기 제1 출력단은 해당 스테이지의 전달 신호를 출력하며, 상기 제2 출력단은 해당 스테이지의 게이트 신호를 출력할 수 있다.

상기 제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제어 단자는 상기 제1 입력단에 연결될 수 있다.

상기 각 스테이지는, 클럭 단자와 제3 노드를 연결하며, 적어도 두개 이상의 트랜지스터를 포함하는 인버터부, 상기 클럭 단자와 상기 제1 출력단을 연결하며, 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부, 제1 전원 단자와 상기 제2 출력단을 연결하며, 적어도 하나 이상의 트랜지스터를 포함하는 노이즈 제거부, 및 제2 입력단으로 인가되는 신호에 응답하여, 상기 제1 출력단 또는 상기 제2 출력단에 제2 전원 단자의 전압을 인가하는 풀다운부를 포함할 수 있다.

상기 클럭 단자에는 클럭 신호가 인가되며, 상기 제2 입력단에는 다음단 스테이지 전달 신호가 인가되며, 상기 제1 전원 단자에는 제1 게이트 오프 신호가 인가되며, 상기 제2 전원 단자에는 제2 게이트 오프 신호가 인가될 수 있다.

상기 노이즈 제거부는 상기 제2 전원 단자와 제1 노드를 연결하며, 적어도 하나의 트랜지스터를 포함할 수 있다.

상기 인버터부는 상기 제3 노드에 연결되어, 인버터 출력 신호를 출력하는 제3 출력단을 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치는 표시패널, 상기 표시 패널에 게이트 신호를 제공하는 게이트 드라이버를 포함하되, 상기 게이트 드라이버는 캐스캐이드 연결된 복수의 스테이지를 포함하되, 상기 각 스테이지는, 제1 입력단과 제1 노드를 연결하며, 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력부, 상기 제1 노드와 제2 출력단을 연결하며, 출력 트랜지스터 및 출력 커패시터를 포함하는 출력부, 및 클럭 입력 단자와 제1 출력단을 연결하는 전달 신호 생성부를 포함하되, 상기 제1 입력 트랜지스터의 출력 단자와 상기 제2 입력 트랜지스터의 입력 단자는 제2 노드에 연결되며, 상기 입력부는 상기 제1 출력단의 전달 신호를 상기 제2 노드에 인가하는 다이오드 연결된 연결 트랜지스터를 포함한다. .

상기 제1 입력단은 전단 스테이지의 전달 신호가 인가되며, 상기 제1 출력단은 해당 스테이지의 전달 신호를 출력하며, 상기 제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제어 단자는 상기 제1 입력단에 연결될 수 있다.

상기 각 스테이지는, 클럭 단자와 제3 노드를 연결하며, 적어도 두개 이상의 트랜지스터를 포함하는 인버터부, 상기 클럭 단자와 상기 제1 출력단를 연결하며, 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부, 제1 전원 단자와 상기 제2 출력단을 연결하며, 적어도 하나 이상의 트랜지스터를 포함하는 노이즈 제거부, 및 제2 입력단으로 인가되는 신호에 응답하여, 상기 제1 출력단 또는 상기 제2 출력단에 제2 전원 단자의 전압을 인가하는 풀다운부를 포함할 수 있다.

상기 클럭 단자에는 클럭 신호가 인가되며, 상기 제2 입력단에는 다음단 스테이지 전달 신호가 인가되며, 상기 제2 출력단은 해당 스테이지의 게이트 신호를 출력하며, 상기 제1 전원 단자에는 제1 게이트 오프 신호가 인가되며, 상기 제2 전원 단자에는 제2 게이트 오프 신호가 인가될 수 있다.

상기 노이즈 제거부는 상기 제2 전원 단자와 제1 노드를 연결하며, 적어도 하나의 트랜지스터를 포함할 수 있다.

상기 인버터부는 상기 제3 노드에 연결되어, 인버터 출력 신호를 출력하는 제3 출력단을 포함할 수 있다.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과 있다.

즉, 게이트 드라이버의 신뢰성을 향상시킬 수 있는 액정 표시 장치를 제공할 수 있다.

또, 게이트 드라이버에서 소비되는 전력을 감소시킬 수 있는 액정 표시 장치를 제공할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동부내의 제4 트랜지스터의 전압에 따른 전류 그래프이다.
도 6는 산화물 반도체를 적용한 게이트 구동부의 동작 특성을 도시한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 블록도이다.
도 13은 도 12의 게이트 구동부의 k번째 스테이지 회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다.
도 15는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.
도 16 내지 도 20은 본 발명의 또 다른 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 액정 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.

이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.

본 발명의 일 실시예에 따른 표시 장치(1000)는 표시 패널(100) 및 게이트 구동부(200)를 포함한다.

표시 패널(100)은 복수의 게이트 라인(G1, G2, ... Gn), 복수의 데이터 라인(D1, D2, ... Dm) 및 복수의 게이트 라인(G1, G2, ..., Gn) 및 복수의 데이터 라인(D1, D2, ... Dm)이 교차하여 형성되는 영역에 의하여 정의되는 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 복수의 데이터 라인(D1, D2, ... Dm)에 인가되는 데이터 신호에 대응되는 계조를 표시할 수 있으며, 복수의 게이트(G1, G2, ... Gn)에 인가되는 게이트 신호에 대응하여 데이터 신호를 수신할 지 여부를 결정할 수 있다. 이하 도 2를 참조하여 화소(PX)에 대하여 보다 상세히 설명하도록 한다.

도 2는 본 발명의 일 실시예에 따른 화소의 회로도이다. 도 2에서는 표시 패널(100)이 액정 패널인 것을 가정하고, 그에 따른 화소(PX)의 회로도를 도시하고 있다. 그러나, 이는 예시적인 것에 불과하며, 예를 들어, 표시 패널(100)은 액정 패널 외에도 유기 전계 디스플레이 패널 (Organic electro-luminescent display panel), 플라즈마 디스플레이 패널(Plasma display panel), 전계 방출 디스플레이 패널(field emission display panel), 또는 전기 영동 디스플레이 패널(Electrophoretic display panel) 등의 다양한 표시 패널일 수 있다.

도 2를 참조하면, 제1 기판(10)의 화소 전극(PE)과 대향하도록 제2 기판(20)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 또한, 예를 들어, i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는 그 게이트 라인(Gi) 및 데이터 라인(Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 여기서, 유지 커패시터(Cst)는 필요에 따라 생략될 수 있다. 스위칭 소자(Q)는 예컨대, a-Si(amorphous - silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)일 수 있다. 상술한 도 2에서는 색필터(CF)가 공통 전극(CE)을 포함하는 제2 기판(200)에 형성되어 있는 것으로 도시하였지만, 이에 한정되는 것은 아니며 제1 기판(100)에 형성될 수도 있다.

스위칭 소자(Q)는 박막 트랜지스터일 수 있다. 스위칭 소자(Q)의 게이트는 제i 게이트 라인(Gi)에 연결될 수 있고, 소스는 제j 데이터 라인(Dj)에 연결될 수 있고, 드레인은 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)의 일단에 연결될 수 있다. 스위칭 소자(Q)는 제i 게이트 라인(Gi)에 인가되는 게이트 신호에 대응하여 제j 데이터 라인(Dj)에 인가되는 데이터 신호를 액정 캐패시터(Clc) 및 유지 캐패시터(Cst)의 일단에 전달할지 여부를 결정할 수 있다.

액정 캐패시터(Clc)는 데이터 신호가 인가되는 화소 전극과 공통 전압(Vcom)이 인가되는 공통 전극 사이의 액정층이 갖는 캐패시턴스 성분을 나타내는 가상의 캐패시터일 수 있다. 액정 캐패시터(Clc) 양단의 전위차에 따라 액정층의 광투과율이 제어될 수 있다. 액정 캐패시터(Clc)의 일단은 스위칭 소자(Q)의 드레인에 연결되고, 타단에는 공통 전압(Vcom)이 인가될 수 있다.

유지 캐패시터(Cst)는 일단이 스위칭 소자(Q)의 드레인에 연결되고, 타단에는 공통 전압(Vcom)이 인가될 수 있다. 즉, 유지 캐패시터(Cst)는 액정 캐패시터(Clc)와 평행하게 배치될 수 있다. 유지 캐패시터(Cst)는 화소 전극과 공통 전극 사이의 캐패시턴스 용량을 증가시켜 스위칭 소자(Q)가 턴오프 된 상태에서 액정 캐패시터(Clc)의 양단에 인가된 전압이 보다 효율적으로 유지되도록 할 수 있다. 몇몇 실시예에 의하면, 유지 캐패시터(Cst)는 생략될 수도 있다.

다시 도 1을 참조하면, 게이트 구동부(200)는 개시 펄스 신호(STVP), 출력 제어 신호(OCS), 클럭 신호(CKV), 반전 클럭 신호(CKVB), 제1 게이트 오프 전압(VSS1) 및 제2 게이트 오프 전압(VSS2)을 이용하여 각 게이트 라인(G1, G2, ... Gn)에 게이트 신호를 제공할 수 있다. 게이트 구동부(200)에 관하여는 후에 도 3을 참조하여 보다 상세히 설명하도록 한다.

표시 장치(1000)는 타이밍 제어부(300), 데이터 구동부(500), 클럭 생성부(400)를 더 포함할 수 있다.

타이밍 제어부(300)는 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신하고, 영상 데이터 신호(DATA), 데이터 구동부 제어 신호(CONT1)를 생성하여 데이터 구동부(500)에 제공할 수 있다. 타이밍 제어부(300)는 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력받아 데이터 구동부 제어 신호(CONT1)를 출력한다. 여기서 데이터 구동부 제어 신호(CONT1)는 데이터 구동부(500)의 동작을 제어하는 신호로서, 데이터 구동부(500)의 동작을 개시하는 수평 개시 신호, 데이터 전압의 출력을 지시하는 로드 신호 등을 포함할 수 있다. 타이밍 제어부(300)는 클럭 생성 제어 신호(CONT2)를 클럭 생성부(400)에 제공할 수 있다. 클럭 생성 제어 신호(CONT2)는 클럭 생성부(400)의 게이트 온 전압(Von)의 출력 시기를 결정하는 게이트 클럭 신호 및 게이트 온 전압(Von)의 펄스폭을 결정하는 출력 인에이블 신호를 포함할 수 있다. 타이밍 제어부(300)는 개시 펄스 신호(STVP), 및 출력 제어 신호(OCS)를 게이트 구동부(200)에 제공할 수 있다.

데이터 구동부(500)는 영상 데이터 신호(DATA) 및 데이터 구동부 제어 신호(CONT1)를 제공받아, 영상 데이터 신호(DATA)에 대응하는 데이터 신호를 데이터 라인들(D1 내지 Dm)에 제공할 수 있다.

클럭 생성부(400)는 클럭 생성 제어신호(CONT2)에 대응하여 클럭 신호(CKV), 반전 클럭 신호(CKVB)를 생성할 수 있다. 반전 클럭 신호(CKVB)는 클럭 신호(CKV)의 반전 신호 또는 1/2 주기의 지연을 갖는 신호일 수 있다.

이하 도 3을 참조하여 본 발명의 일 실시예에 따른 게이트 구동부(200)에 대하여 보다 상세히 설명하도록 한다.

도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이다.

게이트 구동부(200)는 캐스케이드(cascade) 연결된 제1 내지 제n 스테이지(ST1, ST2, ..., STn)를 포함할 수 있다. 제1 내지 제n 스테이지(ST1, ST2, ..., STn) 각각은 제1 전원 단자(GV1), 제2 전원 단자(GV2), 클럭 단자(CK), 인버터 입력 단자(Iin), 인버터 출력 단자(Iout), 게이트 전압 출력단(OUT1), 전달 신호 출력단(OUT2), 제1 입력 단자(R) 및 제2 입력 단자(S)를 포함할 수 있다.

예를 들어 j번째(j≠1) 게이트 라인(Gj)과 연결된 제j 스테이지(STj)의 제2 입력 단자(S)에는 전단 스테이지(STj-1)의 캐리 신호(Cout(j-1))가, 제1 입력 단자(R)에는 후단 스테이지(STj+1)의 전달 신호(Cout(j+1))가 입력되고, 클럭 단자(CK)에는 클럭 신호(CKV) 및 반전 클럭 신호(CKVB)가 입력되며, 제1 전원 단자(GV1)에는 제1 게이트 오프 전압(VSS1)이 입력되며, 제2 전원 단자(GV2)에는 제2 게이트 오프 전압(VSS2)이 입력되며, 인버터 입력 단자(Iin)에는 후술하는 전단 스테이지(STj-1) 인버터부(212)의 I-노드(Inode, 이하, 제3 노드라고 함)에서 제공되는 전압 또는 출력 제어 신호(OCS)가 제공된다. 게이트 전압 출력단(OUT1)는 게이트 신호(Gout(j))를 출력하고, 전달 신호 출력단(OUT2)은 캐리 신호(Cout(j))를 출력하며, 인버터 출력 단자(Iout)는 후술하는 인버터부(212)의 제3 노드(Inode)의 전압을 출력할 수 있다.

단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 개시 펄스 신호(STVP)가 입력되며, 마지막 스테이지(STn)에는 후단 캐리 신호 대신 개시 펄스 신호(STVP)가 입력된다.

클럭 단자(CK)에는 클럭 생성부(400)로부터 생성된 클럭 신호(CKV) 및 반전 클럭 신호(CKVB)가 입력될 수 있다. 각 스테이지(ST1 ~STn)의 게이트 전압 출력단(Gout(1) ~ Gout(n))에서는 클럭 단자(CK)로 제공되는 클럭 단자의 하이 구간이 출력된다. 홀수 번째 스테이지(ST1, ST3,...)에는 클럭 신호(CKV)가 인가되며, 게이트 전압 출력단(OUT1)에서는 클럭 신호(CKV)의 하이 구간이 출력되고, 짝수 번째(ST2, ST4,...)의 게이트 전압 출력단(OUT1)에서는 클럭 신호(CKV)가 인가되며, 반전 클럭 신호(CKVB)의 하이 구간이 출력된다.

따라서, 각 스테이지는 순차적으로 게이트 신호(Gout(1) ~ Gout(n))를 출력할 수 있다.

제1 내지 제n 스테이지(ST1, ST2, ..., STn)의 게이트 전압 출력단(OUT1)를 통해 출력된 출력 신호들(Gout(1) ~ Gout(n))은 각각이 제1 내지 제n 게이트 라인(G1, G2, ... Gn)에 각각 인가되는 게이트 신호들일 수 있다.

제1 전원 단자(GV1)는 제1 게이트 오프 전원(VSS1)에 연결될 수 있으며, 제2 전원 단자(GV2)는 제2 게이트 오프 전원(VSS2)에 연결될 수 있다.

이하 도 4 내지 도 7을 참조하여 게이트 구동부(200)에 포함된 스테이지에 관하여 보다 상세히 설명하도록 한다. 도 4는 본 발명의 일 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다. 도 5는 본 발명의 일 실시예에 따른 게이트 구동부내의 제4 트랜지스터의 전압에 따른 전류 그래프이다. 도 6은 산화물 반도체를 적용한 게이트 구동부의 동작 특성을 도시한 타이밍도이다. 도 7은 본 발명의 일 실시예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.

도 4를 참조하면, 본 실시예에 따른 게이트 구동부(200)의 각 스테이지(ST)는 캐스캐이드 연결되며, 각 스테이지(ST)는 제1 입력 단자(R)과 제1 노드(Qnode)를 연결하며, 제4 트랜지스터(Tr4) 및 제4-1 트랜지스터(Tr4-1)를 포함하는 입력부(211), 인버터부(212), 클럭 단자(CK)와 제2 출력단(OUT2)을 연결하는 전달 신호 생성부(213), 제1 노드(Qnode)와 게이트 전압 출력단(OUT1)을 연결하며, 제1 트랜지스터(Tr1) 및 커패시터(C)를 포함하는 출력부(214), 노이즈 제거부(215) 및 풀다운부(216)를 포함할 수 있다.

먼저, 입력부(211)는 제4 트랜지스터(Tr4), 제4-1 트랜지스터(Tr4-1) 및 제15-1 트랜지스터(Tr15-1)를 포함하며, 제4 트랜지스터(Tr4)의 출력 단자와 제4-1 트랜지스터(Tr4-1)의 입력단자는 제2 노드(T4node)에 연결되어 있으며, 각 트랜지스터의 제어 단자가 제1 입력 단자(R)에 공통으로 연결된 한 쌍의 트랜지스터이다. 제4 트랜지스터(Tr4)의 입력 단자는 제1 입력 단자(R)에 연결되어 있으며, 제4-1 트랜지스터(Tr4-1)의 출력 단자는 제1 노드(Qnode)에 연결되어 있다. 제4 트랜지스터(Tr4)와 제4-1 트랜지스터(Tr4-1)가 연결된 제2 노드(T4node)에 제15-1 트랜지스터(Tr15)를 포함할 수 있다. 제15-1 트랜지스터(Tr15-1)의 입력 단자 및 제어 단자는 전달 신호 출력단(OUT2)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 제2 노드(T4node)에 연결될 수 있다.

입력부(211)는 제1 입력 단자(R)에 하이 전압이 인가되는 경우 이를 제1 노드(Qnode)로 전달하는 역할을 수행한다. 제4 트랜지스터(Tr4)와 제4-1 트랜지스터(Tr4-1)가 직렬로 연결됨에 따라, 각 트랜지스터가 제1 입력 단자(R)와 제1 노드(Qnode) 사이의 전압(이하, 입력부 전압이라 함) 차이를 나누어 인가 받도록 하여, 제2 노드(T4node)에서의 누설 전류가 적게 발생하도록 할 수 있다.

제15-1 트랜지스터(Tr15-1)는 k번째 스테이지 전달 신호를 제2 노드(T4node)에 전달할 수 있다. k번째 스테이지 전달 신호 출력단(OUT2)의 전압을 제2 노드(T4node)에 인가함으로써, 제4-1 트랜지스터(Tr4-1)에 인가되는 전압을 낮춰 제4-1 트랜지스터(Tr4-1)의 열화(Degradation)를 방지할 수 있다. 이하, 제4-1 트랜지스터(Tr4-1)가 열화(Degradation)되는 것을 방지하는 방법에 대해 도 6내지 도 7을 참조하여 자세히 서술한다.

도 6 내지 도 7을 참조하면, 도 6은 제 15-1 트랜지스터(Tr15)가 추가되지 않은 회로에서의 동작 특성을 도시한 그래프로, 도 6의 첫번째 그래프는 제1 노드(Qnode)에서의 전압 그래프를 도시하며, 두번째 그래프는 제2 노드(T4node)의 전압 그래프를 도시하며, 세번째 그래프는 제4-1 트랜지스터(Tr4-1)의 Vds전압 그래프를 도시한다.

먼저, 도 6의 첫번째 그래프는, 전단 스테이지 전달 신호를 입력 받아, 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)가 턴-온되어, 제1 노드(Qnode)에 전단 스테이지 전달 신호의 전압이 인가될 수 있다. 제1 노드(Qnode)는 커패시터(C)를 포함하고 있으므로, 상기 전단 스테이지 전달 신호의 전압을 저장할 수 있다. 다음으로, 클럭 신호(CKV)가 인가되면, 제 15 트랜지스터(Tr15)를 통해 클럭 신호(CKV)의 전압이 제1 노드(Qnode)에 전달되어, 부스트 업된 전압이 제1 노드(Qnode)에 인가될 수 있다. 다음으로, 후단 스테이지 전달 신호에 응답하여 턴-온된 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)에 의해 제2 게이트 오프 전압이 제1 노드(Qnode)에 인가되어, 제1 노드(Qnode)는 음의 전압을 갖게 된다.

도 6의 두번째 그래프는, 제4 트랜지스터(Tr4)가 전단 스테이지 전달 신호에 응답하여, 상기 전단 스테이지 전달 신호에 해당하는 전압을 제2 노드(T4node)에 인가하고 있음을 도시한다.

도 6의 세번째 그래프는, 제4-1 트랜지스터(Tr4-1)의 Vds를 도시한 그래프로, 제1 노드(Qnode)의 전압에서 제2 노드(T4node)의 전압을 뺀 크기의 전압이 제4-1 트랜지스터(Tr4-1)에 인가됨을 알 수 있다.

도 7은 제15-1 트랜지스터(Tr15-1)가 추가된 회로에서의 동작 특성을 도시한 그래프로, 도 7의 첫번째 그래프는 제1 노드(Qnode)에서의 전압 그래프를 도시하며, 두번째 그래프는 제2 노드(T4node)의 전압 그래프를 도시하며, 세번째 그래프는 제4-1 트랜지스터(Tr4-1)의 Vds전압 그래프를 도시한다.

먼저, 도 7의 첫번째 그래프는, 전단 스테이지 전달 신호를 입력 받아, 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)가 턴-온되어, 제1 노드(Qnode)에 전단 스테이지 전달 신호의 전압이 인가될 수 있다. 제1 노드(Qnode)는 출력 커패시터(C)를 포함하고 있으므로, 상기 전단 스테이지 전달 신호의 전압을 저장할 수 있다. 다음으로, 클럭 신호(CKV)가 인가되면, 제 15 트랜지스터(Tr15)를 통해 클럭 신호의 전압이 제1 노드(Qnode)에 전달되어, 부스트 업된 전압이 제1 노드(Qnode)에 인가될 수 있다. 다음으로, 후단 스테이지 전달 신호에 응답하여 턴-온된 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)에 의해 제2 게이트 오프 전압이 제1 노드(Qnode)에 인가되어, 제1 노드(Qnode)는 음의 전압을 갖게 된다.

도 7의 두번째 그래프는, 제4 트랜지스터(Tr4)가 전단 스테이지 전달 신호에 응답하여, 상기 전단 스테이지 전달 신호에 해당하는 전압을 제2 노드(T4node)에 인가하며, 본단 스테이지 전달 신호에 해당하는 전압을 다음 구간에 인가하여, 제2 노드(T4node)의 전압이 일정하게 유지될 수 있음을 도시한다. 점선으로 도시되어 있는 그래프는 제15-1 트랜지스터를 추가하였을 때의 제2 노드(T4node)의 전압을 나타낸다. n-1 구간에서는 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)에 의해서 제2 노드(T4node)의 전압이 10V이상으로 상승하며, n구간에서는 전달 신호에 해당하는 전압에 의해 전압이 10V 이상으로 유지될 수 있다. n+1구간에 양의 전압이 제2 노드(T4node)에 인가되는 것은 제15 트랜지스터(Tr15)의 기생 커패시터(미도시)에 의한 것이다.

도 7의 세번째 그래프는, 제4-1 트랜지스터의 Vds를 도시한 그래프로, 제1 노드(Qnode)의 전압에서 제2 노드의 전압(T4node)을 뺀 전압이 제4-1 트랜지스터(Tr4-1)에 인가될 수 있다. 제4-1 트랜지스터(Tr4-1)의 Vds는 제 15-1 트랜지스터(Tr15-1)가 추가되기 전에 비해 10V이상 낮아지므로, 제15-1 트랜지스터(Tr15-1)를 추가함으로써, 높은 Vds에 의한 제4-1 트랜지스터(Tr4-1)의 열화(Degradation)를 방지할 수 있다.

다시, 도 4를 참조하면, 인버터부(212)는 제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함할 수 있다. 먼저, 제12 트랜지스터(Tr12)는 다이오드 연결되어 제어 단자가 연결된 일단(입력단)은 클록 입력 단자(CK)와 연결되어 있으며, 타단(출력단)은 제7 트랜지스터(Tr7)의 제어 단자 및 제13 트랜지스터(Tr13)의 입력 단자와 연결되어 있다. 제7 트랜지스터(Tr7)는 제어 단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 입력 단자는 클록 입력 단자(CK)와 연결되어 있고, 출력 단자는 I-노드(Inode, 이하, 제3 노드라고도 함)과 연결되어 있다. 제8 트랜지스터(Tr8)는 제어 단자는 현 스테이지의 전달 신호 출력단(OUT2)와 연결되어 있으며, 입력 단자는 제3 노드(Inode)와 연결되고, 출력 단자는 제2 전원 단자(GV2)와 연결되어 있다. 제13 트랜지스터(Tr13)는 입력단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 제어 단자는 본단 스테이지의 전달 신호 출력단(OUT2)과 연결되어 있으며, 출력 단자는 제2 전원 단자(GV2)와 연결될 수 있다. 이상과 같은 연결에 의하여 클록 신호로 하이 신호가 인가되면, 제12 및 제7 트랜지스터(Tr12, Tr7)에 의하여 각각 제8 및 제13 트랜지스터(Tr8, Tr13)의 입력 단자로 전달되어 제3 노드(Inode)는 하이 전압을 가지며, 전달된 하이 신호는 현 스테이지의 전달 신호 출력단(OUT2)에서 전달 신호가 출력되면 제3 노드(Inode)의 전압을 제2 게이트 오프 전압(Vss2)으로 낮출 수 있다. 그 결과 인버터부(212)의 제3 노드(Inode)는 본단 스테이지의 전달 신호 및 게이트 온 전압과 반대의 전압 레벨을 가질 수 있다.

전달 신호 생성부(213)는 제15 트랜지스터(Tr15)를 포함할 수 있다. 제15 트랜지스터(Tr15)의 입력 단자에는 클럭 입력 단자(CK)가 연결되어 클록 신호(CKV) 또는 반전 클록 신호(CKVB)가 입력되고, 제어 단자는 상기 입력부(211)의 출력, 즉 제1 노드(Qnode)에 연결되고, 출력 단자는 전달 신호를 출력하는 전달 신호 출력단(OUT2)과 연결될 수 있다. 여기서 제어 단자와 출력 단자 사이에는 기생 커패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력 단자는 전달 신호 출력단(OUT2), 뿐만 아니라 노이즈 제거부(215) 및 풀다운부(216)와 연결되어 제2 게이트 오프 전압(Vss2)을 인가 받는다. 그 결과 전달 신호가 로우(low)일 때의 전압값은 제2 게이트 오프 전압(Vss2)값을 가질 수 있다.

출력부(214)는 제1 트랜지스터(Tr1) 및 출력 커패시터(C)를 포함할 수 있다. 제1 트랜지스터(Tr1)의 제어 단자는 제1 노드(Qnode)에 연결되고, 입력 단자는 클록 입력 단자(CK)를 통하여 클록 신호(CKV) 또는 반전 클록 신호(CKVB)를 입력 받으며, 제어 단자와 출력 단자 사이에는 출력 커패시터(C)가 형성되며, 출력 단자는 게이트 전압 출력단(OUT1)와 연결될 수 있다. 또한, 출력 단자는 노이즈 제거부(215) 및 풀다운부(216)와 연결되어 있으며, 노이즈 제거부(215) 및 풀다운부(216)를 통하여 제1 전원 단자(GV1)와 연결될 수 있다. 그 결과 게이트 오프 전압의 전압값은 제1 게이트 오프 전압(Vss1)값을 가질 수 있다. 이와 같은 출력부(214)는 제1 노드(Qnode)에서의 전압 및 상기 클록 신호(CKV)에 따라 게이트 전압을 출력할 수 있다. 제1 노드(Qnode)의 전압에 의하여 제1 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 전압차가 발생하고 이 전압차가 출력 커패시터(C)에 저장된 후 클록 신호에 의하여 하이 전압이 인가되면, 충전된 전압이 부스트 업 되면서 높은 전압이 게이트 온 전압으로 출력될 수 있다.

노이즈 제거부(215)는 제3 노드(Inode)의 출력에 의하여 제어되는 부분으로, 제3 트랜지스터(Tr3), 제10 및 제10-1 트랜지스터(Tr10, Tr10-1), 제 11 트랜지스터(Tr11) 및 제11-1 트랜지스터(Tr11-1))을 포함할 수 있다. 제3 트랜지스터(Tr3)의 제어 단자는 제3 노드(Inode)와 연결되어 있으며, 입력 단자는 게이트 전압 출력단(OUT1)와 연결되어 있으며, 출력 단자는 제1 전원 단자(GV1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 제3 노드(Inode)의 전압에 따라서 게이트 전압 출력단(OUT1)의 전압을 제1 게이트 오프 전압(Vss1)으로 변경시킬 수 있다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결(이하에서는 이를 간단하게 추가 연결이라 함)된 한 쌍의 트랜지스터로, 제어 단자는 모두 제3 노드(Inode)에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 제1 노드(Qnode)에 연결되어 있고, 출력 단자는 제2 전원 단자(GV2)와 연결될 수 있다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 제3 노드(Inode)의 전압에 따라서 제1 노드(Qnode)의 전압을 제2 게이트 오프 전압(Vss2)으로 변경시킬 수 있다. 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 게이트 오프 전압과 제3 노드(Inode) 사이의 전압 차이를 나누어 인가받도록 하여 제1 노드(Qnode)에서의 누설 전류가 적게 발생하도록 할 수 있다. 실시예에 따라 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 제3 노드(Inode)에 연결되어 있을 수 있다. 제11 트랜지스터(Tr11)은 제어 단자가 제3 노드(Inode)와 연결되어 있으며, 입력 단자는 전달 신호 출력단(OUT2)와 연결되어 있고, 출력 단자는 제2 전원 단자(GV2)와 연결될 수 있다. 즉, 제11 트랜지스터(Tr11)는 제3 노드(Inode)의 전압에 따라서 전달 신호 출력단(OUT2)의 전압을 제2 게이트 오프 전압(Vss2)으로 변경시킬 수 있다. 제11-1 트랜지스터(Tr11-1)의 제어 단자가 인버터 입력 단자(Iin)를 통하여 전단 스테이지의 제3 노드(Inode)와 연결될 수 있으며, 입력 단자는 게이트 전압 출력단(OUT1)과 연결될 수 있으며, 출력 단자는 제1 전원 단자(GV1)와 연결될 수 있다. 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 제3 노드(Inode)의 전압에 따라서 게이트 전압 출력단(OUT1)의 전압을 제1 게이트 오프 전압(Vss1)으로 변경시킨다. 여기서, 제3 트랜지스터(Tr3)는 현 스테이지의 인버터 출력에 의하여 게이트 전압 출력단(OUT1)를 제1 게이트 오프 전압(Vss1)으로 변경시키는 동작을 할 수 있으며, 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 인버터 출력에 의하여 게이트 전압 출력단(OUT1)를 제1 게이트 오프 전압(Vss1)으로 변경시킬 수 있다.

풀다운부(216)는 다음단 전달 신호에 의하여 제어되는 부분으로, 제2 트랜지스터(Tr2), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제17 트랜지스터(Tr17)를 포함할 수 있다. 제2 트랜지스터(Tr2)는 제어 단자는 제1 입력 단자(R)에 연결될 수 있으며, 입력 단자는 게이트 전압 출력단(OUT1)와 연결될 수 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결될 수 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호에 따라서 게이트 전압 출력단(OUT1)의 전압을 제1 게이트 오프 전압(Vss1)으로 변경시킬 수 있다. 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결, 즉, 추가 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 제1 입력 단자(R)에 연결될 수 있으며, 한 쌍의 트랜지스터의 입력 단자는 제3 노드(Inode)에 연결되어 있고, 출력 단자는 제1 입력 단자(R)와 연결될 수 있다. 이상과 같이 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 게이트 오프 전압(Vss2)과 다음 단의 전달 신호 간의 전압(특히, 저전압에서의 전압) 차이를 나누어 인가받도록 하여 제1 노드(Qnode)에서의 누설 전류가 적게 발생하도록 할 수 있다. 실시예에 따라서 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 제1 입력 단자(R)에 연결되어 있을 수 있다. 제17 트랜지스터(Tr17)는 제어 단자는 제1 입력 단자(R)에 연결되어 있으며, 입력 단자는 전달 신호 출력단(OUT2)과 연결되어 있으며, 출력 단자는 제2 전원 단자(GV2)와 연결될 수 있다.

게이트 전압 및 전달 신호는 다양한 전압 값을 가질 수 있지만, 제1 게이트 오프 전압(Vss1)과 제2 게이트 오프 전압(Vss2)는 음의 전압을 가질 수 있다.

하나의 스테이지(ST)는 제1 노드에서의 전압에 의하여 전달 신호 생성부(213), 출력부(214)가 동작하여 전달 신호의 하이(high) 전압 및 게이트 온 전압을 출력하며, 전단 및 다음단의 전달 신호에 의하여 전달 신호는 하이(high) 전압에서 제2 게이트 오프 전압(Vss2)으로 낮아지며, 게이트 온 전압은 제1 게이트 오프 전압(Vss1)으로 낮아져 게이트 오프 전압이 될 수 있다.

이상과 같은 구조는 다음과 같은 특징을 가질 수 있다.

먼저, 인버터부(212)의 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)는 출력 단자에 제2 게이트 오프 전압(Vss2)이 인가될 수 있다. 그 결과 제3 노드의 낮은 전압값으로 제2 게이트 오프 전압(Vss2)값을 가지도록 한다. 이는 인버터의 출력인 제3 노드(Inode)의 전압을 제어 단자로 받는 노이즈 제거부(215)의 트랜지스터에 영향을 줄 수 있다. 일반적으로 산화물 반도체를 사용하는 박막 트랜지스터는 비정질 실리콘을 사용한 박막 트랜지스터에 비하여 누설전류가 10배 이상 발생하므로 산화물 반도체를 사용하는 경우 누설 전류를 줄일 필요가 있다.

제1 노드(Qnode)의 전류 누설을 줄이기 위하여 도 4의 실시예에서는 한 쌍의 박막 트랜지스터를 추가 연결(입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결)한 구조를 가질 수 있다. 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)와 제10 및 제10-1 트랜지스터이(Tr10, Tr10-1)다. 두 쌍의 트랜지스터는 모두 제1 노드(Qnode)의 전압을 제2 게이트 전압(Vss2)으로 낮추는 동작을 하며, 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 다음단 스테이지의 전달 신호에 따라서 동작하며, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 인버터 출력(제3 노드 전압)에 의하여 동작할 수 있다. 이들 트랜지스터를 이와 같이 추가 연결한 구조의 한 쌍의 트랜지스터로 형성한 것은 하나의 트랜지스터로 형성하였을 때에 비하여 누설 전류를 줄일 수 있기 때문이다. 즉, 제어 단자에 인가되는 전압과 제2 게이트 오프 전압(Vss2) 사이의 전압 차이로 인하여 트랜지스터가 턴 오프 상태에서도 누설 전류가 발생하지만, 두 개의 트랜지스터를 추가 연결하면 두 트랜지스터가 이들 전압 차이를 나누어 가지게 되므로 트랜지스터를 통하여 누설 전류가 감소될 수 있다. 특히 산화물 반도체를 사용하는 박막 트랜지스터의 경우 전압이 증가함에 따라서 기하 급수적으로 누설 전류가 높아지지만, 전압이 반으로 떨어지면, 누설 전류도 반 이상 줄기 때문에 누설 전류를 줄일 수 있다.

또한, 도 4의 실시예에서는 제11-1 트랜지스터(Tr11-1)에 의하여 전단 스테이지의 제3 노드 전압(인버터 출력)을 이용하여 본 단 스테이지에서 플로팅되는 구간을 플로팅되지 않도록 잡아주어 게이트 전압을 안정화시킨다. 이에 의하여 클록 신호가 반전되면서 발생하는 노이즈에 대해서도 게이트 전압을 저전압으로 유지시킬 수 있다.

또한, 도 4의 실시예에서는 제17 트랜지스터(Tr17)를 사용하여 클록 신호의 지연에 의하여 전달 신호의 출력단에서 발생하는 노이즈(Glitch noise)를 다음 스테이지의 전달 신호에 기초하여 제거하도록 한다.

또한, 도 4의 실시예에서는 다음단 스테이지의 신호(예를 들면 전달 신호)를 이용하여 현 스테이지를 안정화시키는 트랜지스터 및 배선을 삭제하였다. 실시예에 따라서는 이러한 트랜지스터를 사용하여 현 스테이지의 제1 노드 또는 제3 노드의 전압을 안정화시킬 수 있지만, 도 4의 실시예에서는 이를 삭제하여 스테이지 간의 배선 연결을 간략화 하였으며, 스테이지에서도 트랜지스터를 하나 삭제하여 그 크기를 줄일 수 있다. 그 결과 표시 장치에서 화상을 표시하는 표시 영역 이외의 주변 영역에 포함된 게이트 구동부의 크기를 줄여 좁은 베젤(bezel)을 가지도록 할 수 있다.

또한, 도 4의 실시예에서는 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)의 출력 단자에 제2 게이트 오프 전압(Vss2)이 인가되도록 형성하고 있다. 이는 제1 노드(Qnode)에서 발생하는 딜레이 현상에 의하여 게이트 전압이 떨어지는 시간이 지연되는 것을 개선할 수 있다. 즉, 보다 낮은 전압으로 제1 노드(Qnode)의 전압을 낮추어 게이트 전압도 빠르게 저전압으로 낮아지도록 할 수 있다. 그 결과 제2 트랜지스터(Tr2)와 같이 게이트 전압 출력단(OUT1)의 전압을 풀다운 시키는 트랜지스터의 크기를 줄일 수 있다. 이와 같이 스테이지에 포함된 트랜지스터의 크기가 줄면, 각 스테이지의 크기가 줄어 좁은 베젤을 가지는 표시 장치를 구현할 수 있다.

도 5는 본 발명의 일 실시예에 따른 게이트 구동부내의 제4-1 트랜지스터의 전압에 따른 전류 그래프이다. 가로축은 게이트 전극과 소스 전극 사이의 전압차이며, 세로축은 소스 전극과 드레인 전극 사이의 전류(누설 전류)를 나타낸다.

산화물 반도체를 사용하는 박막 트랜지스터는 드레인 전극과 소스 전극 사이에 걸리는 전압(이하, Vds라고 함) 및 게이트 전극과 소스 전극 사이의 전압(이하, Vgs라고 함)의 크기에 따라 열화(Degradation)가 발생할 수 있다. 전단 스테이지의 전달 신호가 전단 스테이지 전달 신호 출력단에 입력되면, 제4-1 트랜지스터(Tr4-1)의 Vds는 순간적으로 40V 내지 50V까지 형성될 수 있다. 이에, 제4-1 트랜지스터(Tr4-1)는 열화(Degradation)가 발생하여, 개시 신호의 전압 레벨이 낮아지며, ,최종적으로 게이트 온 전압에 영향을 미칠 수 있다. 즉, 높은 Vds에 의해 게이트 드라이버의 신뢰성이 떨어질 수 있다.

도 5를 참조하면, 1점 쇄선과 2점 쇄선으로 도시되어 있는 그래프는 도 4의 실시예를 적용하기 전의 누설전류를 나타내며, 점선과 직선은 도 4의 실시예를 적용한 후의 누설전류를 나타낸다. 도 4의 실시예의 게이트 드라이버를 적용함으로써, 제4-1 트랜지스터(Tr4-1)의 Vds가 낮아질 수 있으며, 이는 Vgs도 낮출 수 있으므로, 누설 전류를 줄일 수 있다.

도 8 내지 도 11은 본 발명의 다른 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다.

도 8의 실시예는 도 4와 달리 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있다는 점에서 차이가 있다.

그 결과 추가 연결된 한 쌍의 트랜지스터(Tr9, Tr9-1)에 의하여 다음단 스테이지의 전달 신호에 의하여 본단 스테이지의 제1 노드(Qnode)의 전압이 제1 게이트 오프 전압(Vss1)으로 낮아질 수 있다.

도 8의 실시예에 의하여 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)에 의하여 제1 노드(Qnode)의 전압이 보다 낮은 제2 게이트 오프 전압(Vss2)으로 떨어지게 하지 않아 제1 노드(Qnode)의 전압이 저전압으로 떨어지는데 지연이 발생할 수 있지만, 풀다운부(216)의 다른 트랜지스터로 인하여 동작에는 문제가 없다. 또한, 게이트 온 전압의 출력에는 변화가 없어 본 실시예를 사용하는데 문제는 없다.

한편, 도 9의 실시예는 도 4의 실시예와 비교할 때 제10-1 트랜지스터(Tr10-1)이 제거될 수 있다.

즉, 도 4의 실시예에서 추가 연결되어 있는 한 쌍의 트랜지스터를 하나의 트랜지스터로 변경한 구조이다. 도 4에서는 누설 전류를 줄이기 위하여 한 쌍의 트랜지스터(Tr10, Tr10-1)를 사용하였지만, 반드시 한 쌍의 트랜지스터가 필요한 것은 아니며, 하나의 트랜지스터의 채널의 폭 및 길이를 이용하여 박막 트랜지스터를 크게 형성할 수도 있다.

도 9의 실시예는 도 8의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있는 변형도 가능하다.

한편, 도 10의 실시예는 도 4의 실시예와 비교할 때 제17 트랜지스터(Tr17)가 제거되어 있다는 점에서 차이가 있다.

도 4의 실시예에서 제17 트랜지스터(Tr17)는 다음단 스테이지의 전달 신호에 의하여 본 단의 전달 신호를 제2 게이트 오프 전압(Vss2)로 낮추는 역할을 할 수 있다. 하지만, 인버터의 출력(제3 노드 전압)에 의하여 전달 신호를 제2 게이트 오프 전압(Vss2)으로 낮추어주는 제11 트랜지스터(Tr11)이 존재하므로 제17 트랜지스터(Tr17)가 없는 도 9의 실시예도 사용 가능하다.

도 10의 실시예는 도 8 또는 도 9의 실시예와 같이 제9-1 및 제10-1 트랜지스터(Tr9-1, Tr10-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있는 변형도 가능하다.

한편, 도 11의 실시예는 도 4의 실시예와 비교할 때 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)의 제어 단자가 공통 접점에 연결되어 있지 않다는 차이가 있다.

즉, 도 4의 실시예에서 제4-1 트랜지스터(Tr4-1)의 제어 단자가 제2 노드(T4node)에 연결되도록 변경한 구조이다. 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)는 각각 제어 단자와 입력 단자가 연결될 수 있다. 즉, 제4 및 제 4-1 트랜지스터(Tr4, Tr4-1)는 다이오드 연결되어 있다. 상기 연결에 의해 제4-1 트랜지스터(Tr4-1)는 제2 노드의 전압에 의해 스위칭 될 수 있고, 제 15-1 트랜지스터(Tr15-1)가 추가되더라도, 제2 노드(T4node)의 전압은 제4-1 트랜지스터(Tr4-1)가 포화 영역에서 동작할 수 있는 전압이 인가되므로, 도 4의 실시예와 동일하게 동작할 수 있다.

도 12는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 블록도이다.

도 12를 참조하면, 게이트 구동부(200)는 캐스케이드(cascade) 연결된 제1 내지 제n 스테이지(ST1, ST2, ..., STn)를 포함할 수 있다. 제1 내지 제n 스테이지(ST1, ST2, ..., STn) 각각은 제1 전원 단자(GV1), 제2 전원 단자(GV2), 클럭 단자(CK), 게이트 전압 출력단(OUT1), 캐리 출력 단자(OUT2), 제1 입력 단자(R) 및 제2 입력 단자(S)를 포함할 수 있다.

예를 들어 j번째(j≠1) 게이트 라인(Gj)과 연결된 제j 스테이지(STj)의 제2 입력 단자(S)에는 전단 스테이지(STj-1)의 전달 신호(Cout(j-1))가, 제1 입력 단자(R)에는 후단 스테이지(STj+1)의 전달 신호(Cout(j+1))가 입력되고, 클럭 단자(CK)에는 클럭 신호(CKV) 및 반전 클럭 신호(CKVB)가 입력되며, 제1 전원 단자(GV1)에는 제1 게이트 오프 전압(VSS1)이 입력되며, 제2 전원 단자(GV2)에는 제2 게이트 오프 전압(VSS2)이 입력되며, 게이트 전압 출력단(OUT1)는 게이트 신호(Gout(j))를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력하며, 인버터 출력 단자(Iout)는 후술하는 인버터부(212)의 제3 노드(Inode)의 전압을 출력할 수 있다.

단, 첫 번째 스테이지(ST1)에는 전단 전달 신호 대신 개시 펄스 신호(STVP)가 입력되며, 마지막 스테이지(STn)에는 후단 전달 신호 대신 개시 펄스 신호(STVP)가 입력된다.

클럭 단자(CK)에는 클럭 생성부(400)로부터 생성된 클럭 신호(CKV) 및 반전 클럭 신호(CKVB)가 입력될 수 있다. 각 스테이지(ST1 ~STn)의 게이트 전압 출력단(Gout(1) ~ Gout(n))에서는 클럭 단자(CK)로 제공되는 클럭 단자의 하이 구간이 출력된다. 홀수 번째 스테이지(ST1, ST3,...)에는 클럭 신호(CKV)가 인가되며, 게이트 전압 출력단(OUT1)에서는 클럭 신호(CKV)의 하이 구간이 출력되고, 짝수 번째(ST2, ST4,...)의 게이트 전압 출력단(OUT1)에서는 클럭 신호(CKV)가 인가되며, 반전 클럭 신호(CKVB)의 하이 구간이 출력된다.

따라서, 각 스테이지는 순차적으로 게이트 신호(Gout(1) ~ Gout(n))를 출력할 수 있다.

제1 내지 제n 스테이지(ST1, ST2, ..., STn)의 게이트 전압 출력단(OUT1)를 통해 출력된 출력 신호들(Gout(1), Gout(2), ..., Gout(n))은 각각이 제1 내지 제n 게이트 라인(G1, G2, ... Gn)에 각각 인가되는 게이트 신호들일 수 있다.

제1 전원 단자(GV1)는 제1 게이트 오프 전원(VSS1)에 연결될 수 있으며, 제2 전원 단자(GV2)는 제2 게이트 오프 전원(VSS2)에 연결될 수 있다.

도 13는 도 12의 게이트 구동부의 k번째 스테이지 회로도이다.

한편, 도 13의 실시예는 도 4의 실시예와 비교할 때 제11-1 박막 트랜지스터(Tr11-1)가 제거될 수 있다.

제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 제3 노드(Inode)의 전압에 따라서 게이트 전압 출력단(OUT1)의 전압을 제1 게이트 오프 전압(Vss1)으로 변경시키는 동작을 하는 트랜지스터로 반전 클록(CKVB)에 의하여 생성된 전단 스테이지의 인버터 출력으로 게이트 전압을 저전압으로 낮추는 것이다. 하지만, 게이트 전압 출력을 제1 게이트 오프 전압(Vss1)으로 낮추는 트랜지스터는 제2 및 제3 트랜지스터(Tr2, Tr3)도 존재하므로 삭제되어도 동작하는데 문제가 없다.

도 13의 실시예는 도 8의 실시예 또는 도 9의 실시예와 같이 제9-1 또는 제10-1 트랜지스터(Tr9-1, Tr10-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있거나, 도 10의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되는 변형도 가능하다.

도 14는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다. 도 15는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 동작 특성을 도시한 타이밍도이다.

도 14를 참조하면, 본 실시예에 따른 게이트 구동부(200)의 각 스테이지(ST)는 입력부(211), 인버터부(212), 전달 신호 생성부(213), 출력부(214), 노이즈 제거부(215) 및 풀다운부(216)를 포함할 수 있다.

먼저, 입력부(211)는 제4 트랜지스터, 제4-1 트랜지스터(Tr4, Tr4-1) 및 제15-1 트랜지스터(Tr15-1)를 포함하며, 제4 트랜지스터(Tr4)의 출력 단자와 제4-1 트랜지스터(Tr4-1)의 입력단자는 제2 노드(T4node)에 연결되어 있으며, 각 트랜지스터의 제어 단자가 제1 입력 단자(R)에 공통으로 연결된 한 쌍의 트랜지스터이다. 제4 트랜지스터(Tr4)의 입력 단자는 제1 입력 단자(R)에 연결되어 있으며, 제4-1 트랜지스터(Tr4-1)의 출력 단자는 제1 노드(Qnode)에 연결되어 있다. 제4 트랜지스터와 제4-1 트랜지스터(Tr4, Tr4-1)가 연결된 제2 노드(T4node)에 제15-1 트랜지스터(Tr15-1)를 포함할 수 있다. 제15-1 트랜지스터(Tr15-1)의 입력 단자 및 제어 단자는 게이트 전압 출력단(OUT1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 제2 노드(T4node)에 연결될 수 있다.

입력부(211)는 제1 입력 단자(R)에서 하이 전압이 인가되는 경우 이를 제1 노드(Qnode)로 전달하는 역할을 수행한다. 제4 트랜지스터와 제4-1 트랜지스터(Tr4, Tr4-1)가 직렬로 연결됨에 따라, 각 트랜지스터가 전단 스테이지 전달 신호 출력단과 제1 노드(Qnode) 사이의 전압(이하, 입력부 전압이라 함) 차이를 나누어 인가받도록 하여, 제2 노드(T4node)에서의 누설 전류가 적게 발생하도록 할 수 있다.

제15-1 트랜지스터(Tr15-1)는 k번째 스테이지 전달 신호를 제2 노드(T4node)에 전달할 수 있다. k번째 스테이지 게이트 전압 출력단(OUT1)의 전압을 제2 노드(T4node)에 인가함으로써, 제4-1 트랜지스터(Tr4-1)에 인가되는 전압을 낮춰 제4-1 트랜지스터(Tr4-1)의 열화(Degradation)를 방지할 수 있다. 이하, 제4-1 트랜지스터(Tr4-1)가 열화(Degradation)되는 것을 방지하는 방법에 대해 도 15을 참조하여 자세히 서술한다.

도 15는 제15-1 트랜지스터(Tr15-1)가 추가된 회로에서의 동작 특성을 도시한 그래프로, 도 15의 첫번째 그래프는 제1 노드(Qnode)에서의 전압 그래프를 도시하며, 두번째 그래프는 게이트 전압 출력단(OUT1)의 전압 그래프를 도시하며, 세번째 그래프는 제2 노드(T4node)의 전압 그래프를 도시하며, 네번째 그래프는 제4-1 트랜지스터(Tr4-1)의 Vds전압 그래프를 도시한다.

먼저, 도 15의 첫번째 그래프는, 전단 스테이지 전달 신호를 입력 받아, 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)가 턴-온되어, 제1 노드(Qnode)에 전단 스테이지 전달 신호의 전압이 인가될 수 있다. 제1 노드(Qnode)는 커패시터(C)를 포함하고 있으므로, 상기 전단 스테이지 전달 신호의 전압을 저장할 수 있다. 다음으로, 클럭 신호(CKV)가 인가되면, 제 15 트랜지스터(Tr15)를 통해 클럭 신호의 전압이 제1 노드(Qnode)에 전달되어, 부스트 업된 전압이 제1 노드(Qnode)에 인가될 수 있다. 다음으로, 후단 스테이지 전달 신호에 응답하여 턴-온된 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)에 의해 제2 게이트 오프 전압(Vss2)이 제1 노드(Qnode)에 인가되어, 제1 노드(Qnode)는 음의 전압을 갖게된다.

도 15의 두번째 그래프는, n구간에서 게이트 전압 출력단(OUT1)에 인가되는 전압 그래프를 도시한다. 게이트 전압 출력단(OUT1)의 전압은 제1 트랜지스터(Tr1)가 클럭 신호에 대응하는 전압을 출력하는 것이므로, 게이트 전압 출력단(OUT1)에서의 전압은 전달 신호 출력단(OUT2)에서의 전압과 거의 동일하다. n+1구간에서 전압을 유지할 수 있는 것은 출력 커패시터(C)에 의한 것이다.

도 15의 세번째 그래프는, 제4 트랜지스터(Tr4)가 전단 스테이지 전달 신호에 응답하여, 상기 전단 스테이지 전달 신호에 해당하는 전압을 제2 노드(T4node)에 인가하며, 본단 스테이지 전달 신호에 해당하는 전압을 다음 구간에 인가하여, 제2 노드(T4node)의 전압이 일정하게 유지될 수 있음을 도시한다. 점선으로 도시되어 있는 그래프는 제15-1 트랜지스터(Tr15-1)를 추가하였을 때의 제2 노드의 전압을 나타낸다. n-1 구간에서는 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)에 의해서 제2 노드(T4node)의 전압이 10V이상으로 상승하며, n구간에서는 전달 신호에 해당하는 전압에 의해 전압이 10V 이상으로 유지될 수 있다. n+1구간에 양의 전압이 제2 노드(T4node)에 인가되는 것은 제15 트랜지스터(Tr15)의 기생 커패시터에 의한 것이다(기생 커패시터는 도 4에 도시되지 않음)

도 15의 네번째 그래프는, 제4-1 트랜지스터의 Vds를 도시한 그래프로, 제1 노드(Qnode)의 전압에서 제2 노드(T4node)의 전압을 뺀 전압이 제4-1 트랜지스터(Tr4-1)에 인가될 수 있다. 제4-1 트랜지스터(Tr4-1)의 Vds는 제15-1 트랜지스터(Tr15-1)가 추가되기 전에 비해 10V이상 낮아지므로, 제15-1 트랜지스터를 추가함으로써, 높은 Vds에 의한 제4 트랜지스터의 열화(Degradation)를 방지할 수 있다.

이하, 인버터부(212), 전달 신호 생성부(213), 출력부(214), 노이즈 제거부(215), 및 풀다운부(216)에 대한 설명은 도 4에서 자세하게 설명하였으므로, 중복되는 내용은 생략한다.

도 16 내지 도 20은 본 발명의 또 다른 실시예에 따른 게이트 구동부의 k번째 스테이지 회로도이다.

도 16의 실시예는 도 14과 달리 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있다는 점에서 차이가 있다.

그 결과 추가 연결된 한 쌍의 트랜지스터(Tr9, Tr9-1)에 의하여 다음단 스테이지의 전달 신호에 의하여 본단 스테이지의 제1 노드(Qnode)의 전압이 제1 게이트 오프 전압(Vss1)으로 낮아질 수 있다.

도 16의 실시예에 의하여 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)에 의하여 제1 노드(Qnode)의 전압이 보다 낮은 제2 게이트 오프 전압(Vss2)으로 떨어지게 하지 않아 제1 노드(Qnode)의 전압이 저전압으로 떨어지는데 지연이 발생할 수 있지만, 풀다운부(216)의 다른 트랜지스터로 인하여 동작에는 문제가 없다. 또한, 게이트 온 전압의 출력에는 변화가 없어 본 실시예를 사용하는데 문제는 없다.

한편, 도 17의 실시예는 도 14의 실시예와 비교할 때 제10-1 트랜지스터(Tr10-1)이 제거될 수 있다.

즉, 도 14의 실시예에서 추가 연결되어 있는 한 쌍의 트랜지스터를 하나의 트랜지스터로 변경한 구조이다. 도 14에서는 누설 전류를 줄이기 위하여 한 쌍의 트랜지스터(Tr10, Tr10-1)를 사용하였지만, 반드시 한 쌍의 트랜지스터가 필요한 것은 아니며, 하나의 트랜지스터의 채널의 폭 및 길이를 이용하여 박막 트랜지스터를 크게 형성할 수도 있다.

도 17의 실시예는 도 16의 실시예와 같이 제9-1 트랜지스터(Tr9-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있는 변형도 가능하다.

한편, 도 18의 실시예는 도 14의 실시예와 비교할 때 제17 트랜지스터(Tr17)가 제거되어 있다는 점에서 차이가 있다.

도 14의 실시예에서 제17 트랜지스터(Tr17)는 다음단 스테이지의 전달 신호에 의하여 본 단의 전달 신호를 제2 게이트 오프 전압(Vss2)로 낮추는 역할을 할 수 있다. 하지만, 인버터의 출력(제3 노드 전압)에 의하여 전달 신호를 제2 게이트 오프 전압(Vss2)으로 낮추어주는 제11 트랜지스터(Tr11)이 존재하므로 제17 트랜지스터(Tr17)가 없는 도 18의 실시예도 사용 가능하다.

도 18의 실시예는 도 16 또는 도 17의 실시예와 같이 제9-1 및 제10-1 트랜지스터(Tr9-1, Tr10-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있는 변형도 가능하다.

한편, 도 19의 실시예는 도 4의 실시예와 비교할 때 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)의 제어 단자가 공통 접점에 연결되어 있지 않다는 차이가 있다.

즉, 도 14의 실시예에서 제4-1 트랜지스터(Tr4-1)의 제어 단자가 제2 노드(T4node)에 연결되도록 변경한 구조이다. 제4 및 제4-1 트랜지스터(Tr4, Tr4-1)는 각각 제어 단자와 입력 단자가 연결될 수 있다. 즉, 제4 및 제 4-1 트랜지스터(Tr4, Tr4-1)는 다이오드 연결되어 있다. 상기 연결에 의해 제4-1 트랜지스터(Tr4-1)는 제2 노드(T4node)의 전압에 의해 스위칭 될 수 있고, 제15-1 트랜지스터(Tr15-1)가 추가되더라도, 제2 노드(T4node)의 전압은 제4-1 트랜지스터(Tr4-1)가 포화 영역에서 동작할 수 있는 전압이 인가되므로, 도 14의 실시예와 동일하게 동작할 수 있다.

한편, 도 20의 실시예는 도 14의 실시예와 비교할 때 제11-1 박막 트랜지스터(Tr11-1)가 제거될 수 있다.

제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 제3 노드(Inode)의 전압에 따라서 게이트 전압 출력단(OUT1)의 전압을 제1 게이트 오프 전압(Vss1)으로 변경시키는 동작을 하는 트랜지스터로 반전 클록에 의하여 생성된 전단 스테이지의 인버터 출력으로 게이트 전압을 저전압으로 낮추는 것이다. 하지만, 게이트 전압 출력을 제1 게이트 오프 전압(Vss1)으로 낮추는 트랜지스터는 제2 및 제3 트랜지스터(Tr2, Tr3)도 존재하므로 삭제되어도 동작하는데 문제가 없다.

도 20의 실시예는 도 16의 실시예 또는 도 17의 실시예와 같이 제9-1 또는 제10-1 트랜지스터(Tr9-1, Tr10-1)의 출력 단자가 제1 전원 단자(GV1)와 연결되어 있거나, 도 18의 실시예와 같이 제17 트랜지스터(Tr17)가 제거되는 변형도 가능하다.

이상 첨부된 도면을 참조하여 본 발명의 실시예을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 표시 패널 200: 게이트 구동부
211: 입력부 212: 인버터부
213: 전달 신호 발생부 214: 출력부
215: 노이즈 제거부 216: 풀다운부
Cout(j-1): 전단 스테이지 전달 신호 Cout(j):현 스테이지 전달 신호
Cput(j+1): 후단 스테이지 전달 신호 Gout(j):현 스테이지 게이트 신호
Iout(j-1): 전단 스테이지 인버터 신호 Iout(j):현 스테이지 인버터 신호
300: 타이밍 제어부 400: 클럭 생성부
500: 데이터 구동부 1000: 표시 장치
OUT1: 게이트 전압 출력단 OUT2: 전달 신호 출력단
Vss1: 제1 게이트 오프 전압 Vss2: 제2 게이트 오프 전압
Qnode: 제1 노드 T4node: 제2 노드
Inode: 제3 노드 R: 제1 입력 단자
GV1: 제1 전원 단자 GV2: 제2 전원 단자

Claims (20)

1. 캐스캐이드 연결된 복수의 스테이지를 포함하되,
   상기 각 스테이지는,
   제1 입력단과 제1 노드를 연결하며, 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력부;
   상기 제1 노드와 제1 출력단을 연결하며, 출력 트랜지스터 및 출력 커패시터를 포함하는 출력부; 및
   클럭 단자와 제2 출력단을 연결하는 전달 신호 생성부를 포함하되,
   상기 제1 입력 트랜지스터의 출력 단자와 상기 제2 입력 트랜지스터의 입력 단자는 제2 노드에 연결되며,
   상기 입력부는 상기 제1 출력단의 전달 신호를 상기 제2 노드에 인가하는 다이오드 연결된 연결 트랜지스터를 포함하는 게이트 드라이버.
2. 제1 항에 있어서,
   상기 제1 입력단은 전단 스테이지의 전달 신호가 인가되며,
   상기 제1 출력단은 해당 스테이지의 전달 신호를 출력하는 게이트 드라이버.
3. 제2 항에 있어서,
   상기 제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제어 단자는 상기 제1 입력단에 연결되어 있는 게이트 드라이버.
4. 제3 항에 있어서,
   상기 각 스테이지는,
   상기 클럭 단자와 제3 노드를 연결하며, 적어도 두개 이상의 트랜지스터를 포함하는 인버터부;
   제1 전원 단자와 상기 제2 출력단을 연결하며, 적어도 하나 이상의 트랜지스터를 포함하는 노이즈 제거부; 및
   제2 입력단으로 인가되는 신호에 응답하여, 상기 제1 출력단 또는 상기 제2 출력단에 제2 전원 단자의 전압을 인가하는 풀다운부를 포함하는 게이트 드라이버.
5. 제4 항에 있어서,
   상기 클럭 단자에는 클럭 신호가 인가되며,
   상기 제2 입력단에는 다음단 스테이지 전달 신호가 인가되며,
   상기 제2 출력단은 해당 스테이지의 게이트 신호를 출력하며,
   상기 제1 전원 단자에는 제1 게이트 오프 신호가 인가되며
   상기 제2 전원 단자에는 제2 게이트 오프 신호가 인가되는 게이트 드라이버.
6. 제4 항에 있어서,
   상기 노이즈 제거부는 상기 제2 전원 단자와 제1 노드를 연결하며, 적어도 하나의 트랜지스터를 포함하는 게이트 드라이버.
7. 제4 항에 있어서,
   상기 인버터부는 상기 제3 노드에 연결되어, 인버터 출력 신호를 출력하는 제3 출력단을 포함하는 게이트 드라이버.
8. 캐스캐이드 연결된 복수의 스테이지를 포함하되,
   상기 각 스테이지는,
   제1 입력단과 제1 노드를 연결하며, 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력부;
   상기 제1 노드와 제2 출력단을 연결하며, 출력 트랜지스터 및 출력 커패시터를 포함하는 출력부; 및
   클럭 입력 단자와 제1 출력단을 연결하는 전달 신호 생성부를 포함하되,
   상기 제1 입력 트랜지스터의 출력 단자와 상기 제2 입력 트랜지스터의 입력 단자는 제2 노드에 연결되며,
   상기 입력부는 상기 제2 출력단의 게이트 신호를 상기 제2 노드에 인가하는 다이오드 연결된 연결 트랜지스터를 포함하는 게이트 드라이버.
9. 제8 항에 있어서,
   상기 제1 입력단에는 전단 스테이지의 전달 신호가 인가되며,
   상기 제1 출력단은 해당 스테이지의 전달 신호를 출력하며,
   상기 제2 출력단은 해당 스테이지의 게이트 신호를 출력하는 게이트 드라이버.
10. 제9 항에 있어서,
    상기 제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제어 단자는 상기 제1 입력단에 연결되어 있는 게이트 드라이버.
11. 제10 항에 있어서,
    상기 각 스테이지는,
    클럭 단자와 제3 노드를 연결하며, 적어도 두개 이상의 트랜지스터를 포함하는 인버터부;
    상기 클럭 단자와 상기 제1 출력단을 연결하며, 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부;
    제1 전원 단자와 상기 제2 출력단을 연결하며, 적어도 하나 이상의 트랜지스터를 포함하는 노이즈 제거부; 및
    제2 입력단으로 인가되는 신호에 응답하여, 상기 제1 출력단 또는 상기 제2 출력단에 제2 전원 단자의 전압을 인가하는 풀다운부를 포함하는 게이트 드라이버.
12. 제11 항에 있어서,
    상기 클럭 단자에는 클럭 신호가 인가되며,
    상기 제2 입력단에는 다음단 스테이지 전달 신호가 인가되며,
    상기 제1 전원 단자에는 제1 게이트 오프 신호가 인가되며
    상기 제2 전원 단자에는 제2 게이트 오프 신호가 인가되는 게이트 드라이버.
13. 제11 항에 있어서,
    상기 노이즈 제거부는 상기 제2 전원 단자와 제1 노드를 연결하며, 적어도 하나의 트랜지스터를 포함하는 게이트 드라이버.
14. 제11 항에 있어서,
    상기 인버터부는 상기 제3 노드에 연결되어, 인버터 출력 신호를 출력하는 제3 출력단을 포함하는 게이트 드라이버.
15. 표시 패널; 및
    상기 표시 패널에 게이트 신호를 제공하는 게이트 드라이버를 포함하되,
    상기 게이트 드라이버는 캐스캐이드 연결된 복수의 스테이지를 포함하되,
    상기 각 스테이지는,
    제1 입력단과 제1 노드를 연결하며, 제1 입력 트랜지스터 및 제2 입력 트랜지스터를 포함하는 입력부;
    상기 제1 노드와 제2 출력단을 연결하며, 출력 트랜지스터 및 출력 커패시터를 포함하는 출력부; 및
    클럭 입력 단자와 제1 출력단을 연결하는 전달 신호 생성부를 포함하되,
    상기 제1 입력 트랜지스터의 출력 단자와 상기 제2 입력 트랜지스터의 입력 단자는 제2 노드에 연결되며,
    상기 입력부는 상기 제1 출력단의 전달 신호를 상기 제2 노드에 인가하는 다이오드 연결된 연결 트랜지스터를 포함하는 표시 장치.
16. 제15 항에 있어서,
    상기 제1 입력단은 전단 스테이지의 전달 신호가 인가되며,
    상기 제1 출력단은 해당 스테이지의 전달 신호를 출력하며,
    상기 제1 입력 트랜지스터 및 제2 입력 트랜지스터의 제어 단자는 상기 제1 입력단에 연결되어 있는 표시 장치.
17. 제16 항에 있어서,
    상기 각 스테이지는,
    클럭 단자와 제3 노드를 연결하며, 적어도 두개 이상의 트랜지스터를 포함하는 인버터부;
    상기 클럭 단자와 상기 제1 출력단를 연결하며, 적어도 하나의 트랜지스터를 포함하는 전달 신호 생성부;
    제1 전원 단자와 상기 제2 출력단을 연결하며, 적어도 하나 이상의 트랜지스터를 포함하는 노이즈 제거부; 및
    제2 입력단으로 인가되는 신호에 응답하여, 상기 제1 출력단 또는 상기 제2 출력단에 제2 전원 단자의 전압을 인가하는 풀다운부를 포함하는 표시 장치.
18. 제17 항에 있어서,
    상기 클럭 단자에는 클럭 신호가 인가되며,
    상기 제2 입력단에는 다음단 스테이지 전달 신호가 인가되며,
    상기 제2 출력단은 해당 스테이지의 게이트 신호를 출력하며,
    상기 제1 전원 단자에는 제1 게이트 오프 신호가 인가되며
    상기 제2 전원 단자에는 제2 게이트 오프 신호가 인가되는 표시 장치.
19. 제 17항에 있어서,
    상기 노이즈 제거부는 상기 제2 전원 단자와 제1 노드를 연결하며, 적어도 하나의 트랜지스터를 포함하는 게이트 드라이버.
20. 제17 항에 있어서,
    상기 인버터부는 상기 제3 노드에 연결되어, 인버터 출력 신호를 출력하는 제3 출력단을 포함하는 게이트 드라이버.

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