KR20210047436A - 표시 장치 - Google Patents

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KR20210047436A
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양태훈
이준호
박기찬
김기범
박향아
이종찬
정웅희
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삼성디스플레이 주식회사
건국대학교 산학협력단
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Abstract

표시 장치가 제공된다. 표시 장치는 스캔 라인들 각각에 접속되는 복수의 화소, 및 상기 스캔 라인들 각각에 스캔 신호를 공급하는 스테이지들을 구비한 스캔 구동부를 포함하고, 상기 스테이지들 각각은 제1 클럭 단자의 입력 신호 또는 이전 스테이지의 제1 출력 신호를 기초로 이전 스테이지의 제2 출력 신호를 제1 노드에 공급하는 노드 제어부, 상기 제1 노드와 제2 노드 사이에 배치되는 제1 인버터부, 제2 클럭 단자의 입력 신호를 기초로 상기 제2 노드의 전압을 제1 출력 단자에 공급하는 버퍼부, 및 상기 제1 출력 단자와 제2 출력 단자 사이에 배치되는 제2 인버터부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 유기 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함하므로, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
유기 발광 표시 장치는 데이터 라인들과 스캔 라인들 및 해당하는 데이터 라인과 스캔 라인에 연결된 복수의 화소를 갖는 표시 패널, 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부, 및 스캔 라인들에 스캔 신호를 공급하는 쉬프트 레지스터를 갖는 스캔 구동부를 구비한다.
복수의 화소 각각은 스캔 구동부로부터 스캔 라인에 공급되는 스캔 신호에 동기되도록 데이터 구동부로부터 데이터 라인으로 공급되는 데이터 신호를 공급받아 데이터 신호에 대응하는 영상을 표시한다.
본 발명이 해결하고자 하는 과제는 상대적으로 전류 구동 능력이 향상되고 회로 면적과 소비 전력을 감소시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 스캔 라인들 각각에 접속되는 복수의 화소, 및 상기 스캔 라인들 각각에 스캔 신호를 공급하는 스테이지들을 구비한 스캔 구동부를 포함하고, 상기 스테이지들 각각은 제1 클럭 단자의 입력 신호 또는 이전 스테이지의 제1 출력 신호를 기초로 이전 스테이지의 제2 출력 신호를 제1 노드에 공급하는 노드 제어부, 상기 제1 노드와 제2 노드 사이에 배치되는 제1 인버터부, 제2 클럭 단자의 입력 신호를 기초로 상기 제2 노드의 전압을 제1 출력 단자에 공급하는 버퍼부, 및 상기 제1 출력 단자와 제2 출력 단자 사이에 배치되는 제2 인버터부를 포함한다.
노드 제어부는 상기 제1 클럭 단자의 입력 신호가 게이트 로우 전압을 갖는 경우 상기 이전 스테이지의 제2 출력 신호를 상기 제1 노드에 공급하는 제1 트랜지스터, 및 상기 이전 스테이지의 제1 출력 신호가 게이트 하이 전압을 갖는 경우 상기 이전 스테이지의 제2 출력 신호를 상기 제1 노드에 공급하는 제2 트랜지스터를 포함할 수 있다.
상기 제1 트랜지스터의 게이트 전극은 상기 스테이지의 제1 클럭 단자에 접속되고, 제1 전극은 상기 스테이지의 제2 스타트 단자에 접속되며, 제2 전극은 상기 제1 노드에 접속되고, 상기 제2 트랜지스터의 게이트 전극은 상기 스테이지의 제1 스타트 단자에 접속되고, 제1 전극은 상기 스테이지의 제2 스타트 단자에 접속되며, 제2 전극은 상기 제1 노드에 접속될 수 있다.
상기 제1 인버터부는 상기 제1 노드가 게이트 로우 전압을 갖는 경우 게이트 하이 전압을 상기 제2 노드에 공급하는 제5 트랜지스터, 및 상기 제1 노드가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제2 노드에 공급하는 제6 트랜지스터를 포함할 수 있다.
상기 제5 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되고, 제1 전극은 상기 게이트 하이 전압을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 상기 제2 노드에 접속되고, 상기 제6 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되고, 제1 전극은 상기 제2 노드에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
상기 버퍼부는 상기 제2 클럭 단자의 입력 신호가 게이트 로우 전압을 갖는 경우 상기 제2 노드의 전압을 상기 제1 출력 단자에 공급하는 제3 트랜지스터, 및 상기 제2 클럭 단자의 입력 신호가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제1 출력 단자에 공급하는 제4 트랜지스터를 포함할 수 있다.
상기 제3 트랜지스터의 게이트 전극은 상기 스테이지의 제2 클럭 단자에 접속되고, 제1 전극은 상기 제2 노드에 접속되며, 제2 전극은 상기 제1 출력 단자에 접속되고, 상기 제4 트랜지스터의 게이트 전극은 상기 스테이지의 제2 클럭 단자에 접속되고, 제1 전극은 상기 제1 출력 단자에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
상기 제2 인버터부는 상기 제1 출력 단자가 게이트 로우 전압을 갖는 경우 게이트 하이 전압을 상기 제2 출력 단자에 공급하는 제7 트랜지스터, 및 상기 제1 출력 단자가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제2 출력 단자에 공급하는 제8 트랜지스터를 포함할 수 있다.
상기 제7 트랜지스터의 게이트 전극은 상기 제1 출력 단자에 접속되고, 제1 전극은 상기 게이트 하이 전압을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 상기 제2 출력 단자에 접속되고, 상기 제8 트랜지스터의 게이트 전극은 상기 제1 출력 단자에 접속되고, 제1 전극은 상기 제2 출력 단자에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
상기 스테이지들 각각은 상기 제2 출력 단자와 제3 출력 단자 사이에 배치되는 제3 인버터부를 더 포함할 수 있다.
상기 제3 인버터부는 상기 제2 출력 단자가 게이트 로우 전압을 갖는 경우 게이트 하이 전압을 상기 제3 출력 단자에 공급하는 제9 트랜지스터, 및 상기 제2 출력 단자가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제3 출력 단자에 공급하는 제10 트랜지스터를 포함할 수 있다.
상기 제9 트랜지스터의 게이트 전극은 상기 제2 출력 단자에 접속되고, 제1 전극은 상기 게이트 하이 전압을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 상기 제3 출력 단자에 접속되고, 상기 제10 트랜지스터의 게이트 전극은 상기 제2 출력 단자에 접속되고, 제1 전극은 상기 제3 출력 단자에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
상기 스테이지들 각각은 상기 제1 노드와 게이트 로우 전압 라인 사이에 배치되는 커패시터를 더 포함할 수 있다.
상기 스테이지들 중 제2n-1(n은 자연수) 스테이지는 상기 제1 클럭 단자에 제1 클럭 신호를 수신하고, 상기 제2 클럭 단자에 제2 클럭 신호를 수신하며, 상기 스테이지들 중 제2n 스테이지는 상기 제1 클럭 단자에 제2 클럭 신호를 수신하고, 상기 제2 클럭 단자에 제1 클럭 신호를 수신할 수 있다.
상기 스테이지들 중 제k(k는 2 이상의 자연수) 스테이지의 제1 스타트 단자는 제k-1 스테이지의 제1 출력 단자와 접속되고, 제k 스테이지의 제2 스타트 단자는 제k-1 스테이지의 제2 출력 단자와 접속될 수 있다.
상기 복수의 화소 각각은 발광 소자, 상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 초기화 전압을 상기 구동 트랜지스터의 게이트 전극에 선택적으로 공급하는 제1 스위칭 트랜지스터, 데이터 전압을 상기 구동 트랜지스터의 제1 전극에 선택적으로 공급하는 제2 스위칭 트랜지스터, 상기 구동 트랜지스터의 제2 전극과 게이트 전극을 선택적으로 접속시키는 제3 스위칭 트랜지스터, 초기화 전압을 상기 발광 소자의 제1 전극에 선택적으로 공급하는 제4 스위칭 트랜지스터, 구동 전압을 상기 구동 트랜지스터의 제1 전극에 선택적으로 공급하는 제5 스위칭 트랜지스터, 및 상기 구동 트랜지스터의 제2 전극과 상기 발광 소자의 제1 전극을 선택적으로 접속시키는 제6 스위칭 트랜지스터를 포함할 수 있다.
상기 복수의 화소 중 제k(k는 2 이상의 자연수) 열에 배치된 화소들의 상기 제2 스위칭 트랜지스터와 상기 제3 스위칭 트랜지스터는 상기 스테이지들 중 제k 스테이지의 상기 제2 출력 단자의 출력 신호를 기초로 턴-온될 수 있다.
상기 복수의 화소 중 제k(k는 2 이상의 자연수) 열에 배치된 화소들의 상기 제1 스위칭 트랜지스터는 상기 스테이지들 중 제k-1 스테이지의 제3 출력 단자의 출력 신호를 기초로 턴-온될 수 있다.
상기 복수의 화소 중 제k(k는 2 이상의 자연수) 열에 배치된 화소들의 상기 제4 스위칭 트랜지스터는 상기 스테이지들 중 제k 스테이지의 제3 출력 단자의 출력 신호를 기초로 턴-온될 수 있다.
상기 제1 스위칭 트랜지스터 및 상기 제4 스위칭 트랜지스터는 상기 제2 스위칭 트랜지스터 및 상기 제3 스위칭 트랜지스터와 서로 다른 타입으로 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 스테이지들 각각은 클럭 신호와 이전 스테이지의 캐리 신호 및 스캔 신호를 입력 받는다. 스테이지들 각각은 적어도 하나의 인버터부를 포함함으로써, 제1 노드의 전압을 일정하게 유지하면서 출력되는 스캔 신호의 폭을 클럭 신호와 동일하게 할 수 있다.
실시예들에 따른 표시 장치에 의하면, 스테이지들 각각은 제1 노드에 연결된 커패시터와, 제1 노드로부터 적어도 하나의 출력 단자까지 접속된 적어도 하나의 인버터부를 포함함으로써, 부트스트래핑을 이용하지 않고 게이트 하이 전압과 게이트 로우 전압의 스캔 신호를 출력할 수 있다. 따라서, 스캔 구동부는 상대적으로 전류 구동 능력이 향상되고 회로 면적과 소비 전력을 감소시켜 표시 장치의 신뢰성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 4는 일 실시예에 따른 서브 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 스캔 구동부를 나타내는 일 예시도면이다.
도 6은 일 실시예에 따른 스캔 구동부의 제2n-1 스테이지를 보여주는 일 예시도면이다.
도 7은 일 실시예에 따른 스캔 구동부의 제2n 스테이지를 보여주는 일 예시도면이다.
도 8은 도 6의 제2n-1 스테이지의 일 예를 상세히 나타내는 회로도이다.
도 9는 도 7의 제2n 스테이지의 일 예를 상세히 나타내는 회로도이다.
도 10은 일 실시예에 따른 스테이지의 입출력 신호를 나타내는 파형도이다.
도 11 내지 도 18은 도 10의 제1 기간 내지 제8 기간 동안 제k 스테이지의 동작을 나타내는 일 예시도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이고, 도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이며, 도 3은 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
본 명세서에서, "상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치(10)를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 내지 도 3을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro Light Emitting Diode(LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 서브 화소들(SP)이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 서브 화소들(SP), 서브 화소들(SP)에 접속되는 스캔 라인들(SL), 발광 제어 라인들(EL), 데이터 라인들(DL), 및 전압 공급 라인(VL)을 포함할 수 있다. 스캔 라인들(SL)과 발광 제어 라인들(EL)은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인들(DL)과 전압 공급 라인(VL)은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다.
서브 화소들(SP) 각각은 적어도 하나의 스캔 라인(SL), 적어도 하나의 데이터 라인(DL), 적어도 하나의 발광 제어 라인(EL), 및 적어도 하나의 전압 공급 라인(VL)에 접속될 수 있다. 도 2에서, 서브 화소들(SP) 각각은 2 개의 스캔 라인들(SL), 1 개의 데이터 라인(DL), 1 개의 발광 제어 라인(EL), 및 전압 공급 라인(VL)에 접속될 있으나, 반드시 이에 한정되는 것은 아니다. 다른 예를 들어, 서브 화소들(SP) 각각은 3 개의 스캔 라인들(SL)에 접속될 수도 있다.
서브 화소들(SP) 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 적어도 하나의 커패시터를 포함할 수 있다. 스위칭 트랜지스터는 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 턴-온될 수 있고, 이로 인해 데이터 라인(DL)의 데이터 전압은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급할 수 있고, 발광 소자는 구동 전류의 크기에 따라 소정의 휘도를 갖는 광을 방출할 수 있다. 예를 들어, 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터는 박막 스위칭 트랜지스터(Thin Film Transistor)일 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 일정하게 유지할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)은 스캔 라인들(SL)에 스캔 신호들을 인가하는 스캔 구동 회로(400), 데이터 라인들(DL)과 표시 구동 회로(200) 사이의 팬 아웃 라인들(FL), 및 표시 구동 회로(200)에 접속되는 패드들(DP)을 포함할 수 있다. 예를 들어, 표시 구동 회로(200)와 패드들(DP)은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 패드들(DP)은 표시 구동 회로(200)보다 표시 패널(100)의 일 측 가장자리에 인접하게 배치될 수 있다.
스캔 구동 회로(400)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)에 접속될 수 있다. 스캔 구동 회로(400)는 복수의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(200)로부터 스캔 제어 신호(SCS)와 발광 제어 신호(ECS)를 입력 받을 수 있다.
도 3에서, 스캔 구동 회로(400)는 스캔 구동부(410)와 발광 제어 구동부(420)를 포함할 수 있다.
스캔 구동부(410)는 스캔 제어 신호(SCS)를 기초로 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인들(SL)에 순차적으로 출력할 수 있다. 발광 제어 구동부(420)는 발광 제어 신호(ECS)에 따라 에미션 신호들을 생성하고, 에미션 신호들을 발광 제어 라인들(EL)에 순차적으로 출력할 수 있다.
스캔 구동 회로(400)는 복수의 박막 트랜지스터를 포함할 수 있다. 스캔 구동 회로(400)는 서브 화소들(SP)의 박막 트랜지스터들과 동일한 층에 형성될 수 있다. 도 2에서, 스캔 구동 회로(400)는 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동 회로(400)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
도 3에서, 표시 구동 회로(200)는 타이밍 제어부(210), 데이터 구동부(220), 및 전원 공급부(230)를 포함할 수 있다.
타이밍 제어부(210)는 회로 보드(300)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 타이밍 제어부(210)는 타이밍 신호들을 기초로 데이터 구동부(220)의 동작 타이밍을 제어하는 데이터 제어 신호(DCS)를 생성하고, 스캔 구동부(410)의 동작 타이밍을 제어하는 스캔 제어 신호(SCS)를 생성하며, 발광 제어 구동부(420)의 동작 타이밍을 제어하는 발광 제어 신호(ECS)를 생성할 수 있다. 타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(220)에 공급할 수 있다. 타이밍 제어부(210)는 복수의 스캔 제어 라인(SCL)을 통해 스캔 제어 신호(SCS)를 스캔 구동부(410)에 공급하고, 발광 제어 신호(ECS)를 발광 제어 구동부(420)에 공급할 수 있다.
데이터 구동부(220)는 디지털 비디오 데이터(DATA)를 아날로그 정극성/부극성 데이터 전압들로 변환하여 팬 아웃 라인들(FL)을 통해 데이터 라인들(DL)에 공급할 수 있다. 스캔 구동 회로(400)의 스캔 신호들은 데이터 전압이 공급될 서브 화소들(SP)을 선택할 수 있고, 데이터 구동부(220)는 선택된 서브 화소들(SP)에 데이터 전압을 공급할 수 있다.
전원 공급부(230)는 제1 구동 전압을 생성하여 전압 공급 라인(VL)에 공급할 수 있다. 전원 공급부(230)는 제2 구동 전압을 생성하여 서브 화소들(SP) 각각의 발광 소자의 캐소드 전극에 공급할 수 있다. 여기에서, 제1 구동 전압은 발광 소자의 구동을 위한 고전위 전압일 수 있으며, 제2 구동 전압은 발광 소자의 구동을 위한 저전위 전압일 수 있다. 예를 들어, 제1 구동 전압은 제2 구동 전압보다 높은 전위를 가질 수 있다.
표시 구동 회로(200)는 집적 회로(Integrated Circuit)로 형성되어 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다. 다른 예를 들어, 표시 구동 회로(200)는 회로 보드(300) 상에 배치될 수 있다. 전원 공급부(230)는 회로 보드(300) 상에 배치될 수 있다.
회로 보드(300)는 이방성 도전 필름(Anisotropic Conductive Film)을 이용하여 패드들(DP) 상에 부착될 수 있다. 이로 인해, 회로 보드(300)의 리드 라인들은 패드들(DP)에 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(Flexible Prinited Circuit Board), 인쇄 회로 보드(Printed Circuit Board) 또는 칩온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
도 4는 일 실시예에 따른 서브 화소를 나타내는 회로도이다.
도 4를 참조하면, 서브 화소(SP)는 표시 패널(100) 상에서 복수의 행과 복수의 열을 따라 배열될 수 있다. 예를 들어, 서브 화소(SP)는 표시 영역(DA)의 제k 행과 제j 열에 배치될 수 있다. 이 경우, 서브 화소(SP)는 제k-1(이하, k는 2 이상의 자연수) 반전 스캔 라인(SLb(k-1)), 제k 반전 스캔 라인(SLb(k)), 제k 스캔 라인(SL(k)), 제k 발광 제어 라인(EL(k)), 및 제j(이하, j는 자연수) 데이터 라인(DLj)에 접속될 수 있다. 또한, 서브 화소(SP)는 제1 구동 전압(VDD)을 공급하는 전압 공급 라인(VL), 초기화 전압(VINT)을 공급하는 초기화 전압 라인, 및 제2 구동 전압(VSS)을 공급하는 전압 공급 라인에 접속될 수 있다.
서브 화소(SP)는 구동 트랜지스터(DT), 발광 소자(E), 스위칭 소자들, 및 제1 커패시터(C1)를 포함할 수 있다. 예를 들어, 스위칭 소자들은 제1 내지 제6 스위칭 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함할 수 있다.
예를 들어, 구동 트랜지스터(DT), 제2, 제3, 제5, 및 제6 스위칭 트랜지스터(ST2, ST3, ST5, ST6)는 p-타입으로 형성될 수 있고, 제1 및 제4 스위칭 트랜지스터(ST1, ST4)는 n-타입으로 형성될 수 있다. p-타입의 트랜지스터들은 게이트 로우 전압(VGL)에 의해 턴-온될 수 있고, n-타입의 트랜지스터들은 게이트 하이 전압(VGH)에 의해 턴-온될 수 있다.
구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압을 기초로 소스-드레인 전류(Isd, 이하 "구동 전류"라 함)를 제어할 수 있다. 구동 전류(Isd)는 구동 트랜지스터(DT)의 소스-게이트 전압(Vsg)이 문턱 전압(Vth)을 초과하면, 구동 트랜지스터(DT)의 채널을 통해 흐를 수 있다. 예를 들어, 구동 전류(Isd)는 하기의 수학식 1과 같이, 구동 트랜지스터(DT)의 소스-게이트 전압(Vsg)과 문턱 전압(Vth)의 차이의 제곱에 비례할 수 있다.
Figure pat00001
수학식 1에서, k'는 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 상수, Vsg는 구동 트랜지스터(DT)의 소스-게이트 전압, Vth는 구동 트랜지스터(DT)의 문턱 전압을 의미한다.
발광 소자(E)는 구동 전류(Isd)를 수신하여 발광할 수 있다. 발광 소자(E)의 발광량 또는 휘도는 구동 전류(Isd)의 크기에 비례할 수 있다.
발광 소자(E)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(E)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(E)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(E)는 마이크로 발광 다이오드일 수 있다. 예를 들어, 발광 소자(E)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있으나, 반드시 이에 한정되는 것은 아니다.
발광 소자(E)의 제1 전극 또는 애노드 전극은 제4 스위칭 트랜지스터(ST4)의 제2 전극 또는 소스 전극과 제6 스위칭 트랜지스터(ST6)의 제2 전극 또는 드레인 전극에 접속될 수 있다. 발광 소자(E)의 제2 전극 또는 캐소드 전극은 제2 구동 전압(VSS)을 공급하는 전압 공급 라인에 접속될 수 있다. 기생 용량(Cel)은 발광 소자(E)의 제1 전극과 제2 전극 사이에 형성될 수 있다.
제1 스위칭 트랜지스터(ST1)는 초기화 전압(VINT)을 구동 트랜지스터(DT)의 게이트 전극에 선택적으로 공급할 수 있다. 예를 들어, 제1 스위칭 트랜지스터(ST1)는 제1-1 스위칭 트랜지스터(ST1-1)와 제1-2 스위칭 트랜지스터(ST1-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제1-1 스위칭 트랜지스터(ST1-1)와 제1-2 스위칭 트랜지스터(ST1-2)는 제k-1 반전 스캔 라인(SLb(k-1))의 반전 스캔 신호를 기초로 턴-온되어, 초기화 전압(VINT)을 구동 트랜지스터(DT)의 게이트 전극에 공급할 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 초기화 전압을 공급받아 방전될 수 있다. 제1-1 스위칭 트랜지스터(ST1-1)의 게이트 전극은 제k-1 반전 스캔 라인(SLb(k-1))에 접속될 수 있다. 제1-1 스위칭 트랜지스터(ST1-1)의 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되고, 제2 전극은 제1-2 스위칭 트랜지스터(ST1-2)의 제1 전극에 접속될 수 있다. 제1-2 스위칭 트랜지스터(ST1-2)의 게이트 전극은 제k-1 반전 스캔 라인(SLb(k-1))에 접속될 수 있고, 제1 전극은 제1-1 스위칭 트랜지스터(ST1-1)의 제2 전극에 접속되며, 제2 전극은 초기화 전압(VINT)을 공급하는 초기화 전압 라인에 접속될 수 있다. 예를 들어, 제1 스위칭 트랜지스터(ST1)의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
제2 스위칭 트랜지스터(ST2)는 데이터 전압을 구동 트랜지스터(DT)의 제1 전극에 선택적으로 공급할 수 있다. 제2 스위칭 트랜지스터(ST2)는 제k 스캔 라인(SL(k))의 스캔 신호를 기초로 턴-온되어 데이터 전압을 구동 트랜지스터(DT)의 제1 전극에 공급할 수 있다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제k 스캔 라인(SL(k))에 접속되고, 제1 전극은 제j 데이터 라인(DLj)에 접속에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 접속될 수 있다. 예를 들어, 제2 스위칭 트랜지스터(ST2)의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.
제3 스위칭 트랜지스터(ST3)는 구동 트랜지스터(DT)의 제2 전극과 게이트 전극을 선택적으로 접속시킬 수 있다. 예를 들어, 제3 스위칭 트랜지스터(ST3)는 제3-1 스위칭 트랜지스터(ST3-1)와 제3-2 스위칭 트랜지스터(ST3-2)를 포함하는 듀얼 트랜지스터일 수 있다. 제3-1 스위칭 트랜지스터(ST3-1)와 제3-2 스위칭 트랜지스터(ST3-2)는 제k 스캔 라인(SL(k))의 스캔 신호를 기초로 턴-온되어 구동 트랜지스터(DT)의 제2 전극과 게이트 전극을 접속시킬 수 있다. 즉, 제3-1 스위칭 트랜지스터(ST3-1)와 제3-2 스위칭 트랜지스터(ST3-2)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 접속되므로, 구동 트랜지스터(DT)는 다이오드(Diode)로 구동될 수 있다. 제3-1 스위칭 트랜지스터(ST3-1)의 게이트 전극은 제k 스캔 라인(SL(k))에 접속되고, 제1 전극은 제3-2 스위칭 트랜지스터(ST3)의 제2 전극에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속될 수 있다. 제3-2 스위칭 트랜지스터(ST3-2)의 게이트 전극은 제k 스캔 라인(SL(k))에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 제3-1 스위칭 트랜지스터(ST3-1)의 제1 전극에 접속될 수 있다. 예를 들어, 제3 스위칭 트랜지스터(ST3)의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.
제4 스위칭 트랜지스터(ST4)는 초기화 전압(VINT)을 발광 소자(E)의 제1 전극에 선택적으로 공급할 수 있다. 제4 스위칭 트랜지스터(ST4)는 제k 반전 스캔 라인(SLb(k))의 반전 스캔 신호를 기초로 턴-온되어, 초기화 전압(VINT)을 발광 소자(E)의 제1 전극에 공급할 수 있다. 발광 소자(E)의 제1 전극은 초기화 전압(VINT)을 공급받아 방전될 수 있다. 제4 스위칭 트랜지스터(ST4)의 게이트 전극은 제k 반전 스캔 라인(SLb(k))에 접속되고, 제1 전극은 발광 소자(E)의 제1 전극에 접속되며, 제2 전극은 초기화 전압(VINT)을 공급하는 초기화 전압 라인에 접속될 수 있다. 예를 들어, 제4 스위칭 트랜지스터(ST4)의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
제5 스위칭 트랜지스터(ST5)는 제1 구동 전압(VDD)을 구동 트랜지스터(DT)의 제1 전극에 선택적으로 공급할 수 있다. 제5 스위칭 트랜지스터(ST5)는 제k 발광 제어 라인(EL(k))의 에미션 신호를 기초로 턴-온되어, 제1 구동 전압(VDD)을 구동 트랜지스터(DT)의 제1 전극에 공급할 수 있다. 제5 스위칭 트랜지스터(ST5)의 게이트 전극은 제k 발광 제어 라인(EL(k))에 접속되고, 제1 전극은 제1 구동 전압(VDD)을 공급하는 전압 공급 라인(VL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 접속될 수 있다. 예를 들어, 제5 스위칭 트랜지스터(ST5)의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.
제6 스위칭 트랜지스터(ST6)는 구동 트랜지스터(DT)의 제2 전극과 발광 소자(E)의 제1 전극을 선택적으로 접속시킬 수 있다. 제6 스위칭 트랜지스터(ST6)는 제k 발광 제어 라인(EL(k))의 에미션 신호를 기초로 턴-온되어, 구동 트랜지스터(DT)의 제2 전극과 발광 소자(E)의 제1 전극을 접속시킬 수 있다. 제6 스위칭 트랜지스터(ST6)의 게이트 전극은 제k 발광 제어 라인(EL(k))에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 발광 소자(E)의 제1 전극에 접속될 수 있다. 예를 들어, 제6 스위칭 트랜지스터(ST6)의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다. 제5 스위칭 트랜지스터(ST5)와 제6 스위칭 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 전류(Isd)는 발광 소자(E)에 공급될 수 있다.
제1 및 제4 스위칭 트랜지스터(ST1, ST4)는 구동 트랜지스터(DT), 제2, 제3, 제5, 및 제6 스위칭 트랜지스터(ST2, ST3, ST5, ST6)와 서로 다른 타입으로 형성될 수 있다. 예를 들어, 제1 및 제4 스위칭 트랜지스터(ST1, ST4)는 n-타입으로 형성됨으로써, 초기화 전압 또는 저전위 전압의 전달 효율을 향상시킬 수 있다. 구동 트랜지스터(DT), 제2, 제3, 제5, 및 제6 스위칭 트랜지스터(ST2, ST3, ST5, ST6)는 p-타입으로 형성됨으로써, 구동 전압, 데이터 전압, 또는 고전위 전압의 전달 효율을 향상시킬 수 있다. 따라서, 서브 화소(SP)는 반전 스캔 신호를 기초로 턴-온되는 제1 및 제4 스위칭 트랜지스터(ST1, ST4)와, 스캔 신호 또는 에미션 신호를 기초로 턴-온되는 제2, 제3, 제5, 및 제6 스위칭 트랜지스터(ST2, ST3, ST5, ST6)를 포함함으로써, 화소 회로의 전압 전달 효율을 향상시킬 수 있다.
제1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극과 전압 공급 라인(VL) 사이에 접속될 수 있다. 제1 커패시터(C1)의 일 전극은 전압 공급 라인(VL)에 접속되고, 타 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속됨으로써, 전압 공급 라인(VL)과 구동 트랜지스터(DT)의 게이트 전극의 전위차를 유지할 수 있다.
제1 내지 제6 스위칭 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(a-Si), 및 산화물 반도체 중 어느 하나로 형성될 수 있다. 예를 들어, 제1 내지 제6 스위칭 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층은 폴리 실리콘을 사용한 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정을 통해 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 5는 일 실시예에 따른 스캔 구동부를 나타내는 일 예시도면이다.
도 5를 참조하면, 스캔 구동부(410)는 복수의 스테이지(STG1~STG4)를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 제1 내지 제4 스캔 라인(SL1~SL4)과 제1 내지 제4 반전 스캔 라인(SLb1~SLb4) 각각에 연결된 제1 내지 제4 스테이지(STG1~STG4)만을 도시하였다. 스캔 구동부(410)의 제5 내지 제i(i는 6 이상의 자연수) 스테이지(STG5~STGi)의 구성은 제1 내지 제4 스테이지(STG1~STG4)의 구성과 실질적으로 동일할 수 있으므로, 생략하기로 한다.
복수의 스테이지(STG1~STG4) 각각은 제1 및 제2 클럭 단자(CT1, CT2), 제1 및 제2 스타트 단자(ST1, ST2), 및 제1 내지 제3 출력 단자(OUT1, OUT2, OUT3)를 포함할 수 있다.
제2n-1 스테이지(STG(2n-1))는 제1 클럭 단자(CT1)를 통해 제1 클럭 신호(CLK1)를 수신할 수 있고, 제2 클럭 단자(CT2)를 통해 제2 클럭 신호(CLK2)를 수신할 수 있다. 여기에서, 제1 및 제2 클럭 신호(CLK1, CLK2)는 동일한 펄스폭을 가지면서 서로 중첩되지 않을 수 있다.
제2n 스테이지(STG(2n))는 제1 클럭 단자(CT1)를 통해 제2 클럭 신호(CLK2)를 수신할 수 있고, 제2 클럭 단자(CT2)를 통해 제1 클럭 신호(CLK1)를 수신할 수 있다. 따라서, 복수의 스테이지(STG1~STG4)는 제1 또는 제2 클럭 단자(CT1, CT2)를 통해 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 교번적으로 수신함으로써, 각각의 행을 따라 배열된 서브 화소들에 스캔 신호와 반전 스캔 신호를 순차적으로 출력할 수 있다.
제1 스테이지(STG1)는 제1 스타트 단자(ST1)를 통해 제1 스타트 신호 라인(STL1)과 접속되고, 제2 스타트 단자(ST2)를 통해 제2 스타트 신호 라인(STL2)과 접속될 수 있다. 제1 스테이지(STG1)의 제1 스타트 단자(ST1)는 제1 스타트 신호 라인(STL1)으로부터 제1 스타트 신호를 수신할 수 있고, 제2 스타트 단자(ST2)는 제2 스타트 신호 라인(STL2)으로부터 제2 스타트 신호를 수신할 수 있다.
제2 스테이지(STG2)의 제1 스타트 단자(ST1)는 제1 스테이지(STG1)의 제1 출력 단자(OUT1)와 접속될 수 있고, 제2 스테이지(STG2)의 제2 스타트 단자(ST2)는 제1 스테이지(STG1)의 제2 출력 단자(OUT2)와 접속될 수 있다. 따라서, 제2 스테이지(STG2)의 제1 스타트 단자(ST1)는 제1 스테이지(STG1)의 캐리 신호를 수신할 수 있고, 제2 스테이지(STG2)의 제2 스타트 단자(ST2)는 제1 스테이지(STG1)의 제1 스캔 신호를 수신할 수 있다.
이와 같은 방식으로, 제3 내지 제2n 스테이지(STG2~STG(2n-1)) 각각의 제1 스타트 단자(ST1)는 제2 내지 제2n-1 스테이지(STG1~STG(2n-1)) 각각의 제1 출력 단자(OUT1)와 접속될 수 있고, 제3 내지 제2n 스테이지(STG2~STG(2n-1)) 각각의 제2 스타트 단자(ST2)는 제2 내지 제2n-1 스테이지(STG1~STG(2n-1)) 각각의 제2 출력 단자(OUT2)와 접속될 수 있다. 따라서, 제3 내지 제2n 스테이지(STG2~STG(2n-1)) 각각의 제1 스타트 단자(ST1)는 제2 내지 제2n-1 스테이지(STG1~STG(2n-1)) 각각의 캐리 신호를 수신할 수 있고, 제3 내지 제2n 스테이지(STG2~STG(2n-1)) 각각의 제2 스타트 단자(ST2)는 제2 내지 제2n-1 스테이지(STG1~STG(2n-1)) 각각의 제1 스캔 신호를 수신할 수 있다.
복수의 스테이지(STG1~STG4) 각각의 제1 출력 단자(OUT1)는 다음 스테이지의 제1 스타트 단자(ST1)에 접속될 수 있다. 따라서, 복수의 스테이지(STG1~STG4) 각각은 제1 출력 단자(OUT1)를 통해 캐리 신호를 다음 스테이지의 제1 스타트 단자(ST1)에 공급할 수 있다. 따라서, 복수의 스테이지(STG1~STG4) 각각의 캐리 신호는 다음 스테이지의 제1 스타트 신호의 역할을 수행할 수 있다.
복수의 스테이지(STG1~STG4) 각각의 제2 출력 단자(OUT2)는 복수의 스캔 라인(SL1~SL4) 및 다음 스테이지의 제2 스타트 단자(ST2)에 접속될 수 있다. 예를 들어, 제1 스테이지(STG1)의 제2 출력 단자(OUT2)는 제1 스캔 신호를 제1 스캔 라인(SL1)을 통해 복수의 화소에 공급하면서, 제2 스테이지(STG2)의 제2 스타트 단자(ST2)에 공급할 수 있다. 따라서, 제1 스테이지(STG1)의 제1 스캔 신호는 제2 스테이지(STG2)의 제2 스타트 신호의 역할을 수행할 수 있다.
복수의 스테이지(STG1~STG4) 각각의 제3 출력 단자(OUT3)는 복수의 반전 스캔 라인(SLb1~SLb4) 각각에 접속될 수 있다. 복수의 스테이지(STG1~STG4) 각각은 반전 스캔 라인(SLb1~SLb4) 각각을 통해 반전 스캔 신호를 복수의 화소에 공급할 수 있다.
도 6은 일 실시예에 따른 스캔 구동부의 제2n-1 스테이지를 보여주는 일 예시도면이고, 도 7은 일 실시예에 따른 스캔 구동부의 제2n 스테이지를 보여주는 일 예시도면이다. 도 8은 도 6의 제2n-1 스테이지의 일 예를 상세히 나타내는 회로도이고, 도 9는 도 7의 제2n 스테이지의 일 예를 상세히 나타내는 회로도이다.
도 6 내지 도 9를 참조하면, 제2n-1(이하, n은 자연수) 스테이지(STG(2n-1))는 제2n-1 스캔 라인 및 제2n-1 반전 스캔 라인과 접속된 오드 스테이지(Odd Stage)일 수 있고, 제2n 스테이지(STG(2n))는 제2n 스캔 라인 및 제2n 반전 스캔 라인과 접속된 이븐 스테이지(Even Stage)일 수 있다.
도 6 및 도 8에서, 제2n-1 스테이지(STG(2n-1))는 제1 클럭 단자(CT1)를 통해 제1 클럭 신호(CLK1)를 수신할 수 있고, 제2 클럭 단자(CT2)를 통해 제2 클럭 신호(CLK2)를 수신할 수 있다. 도 7 및 도 9에서, 제2n 스테이지(STG(2n))는 제1 클럭 단자(CT1)를 통해 제2 클럭 신호(CLK2)를 수신할 수 있고, 제2 클럭 단자(CT2)를 통해 제1 클럭 신호(CLK1)를 수신할 수 있다. 따라서, 복수의 스테이지(STG1~STG(2n))는 제1 또는 제2 클럭 단자(CT1, CT2)를 통해 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 교번적으로 수신함으로써, 각각의 행을 따라 배열된 서브 화소들에 스캔 신호와 반전 스캔 신호를 순차적으로 출력할 수 있다.
제2n-1 스테이지(STG(2n-1))와 제2n 스테이지(STG(2n))는 제1 및 제2 클럭 신호(CLK1, CLK2)에 대한 차이점을 제외하면, 동일한 방식으로 동작할 수 있다. 이하에서는, 제2n-1 스테이지(STG(2n-1)) 중 어느 하나의 스테이지(예를 들어, 제k 스테이지)를 중심으로 설명하고, 제2n 스테이지(STG(2n))에 대한 설명은 생략하기로 한다.
제k 스테이지(STG(k))는 노드 제어부(NC), 제1 인버터부(INV1), 버퍼부(BUF), 제2 인버터부(INV2), 및 제3 인버터부(INV3)를 포함할 수 있다.
제k 스테이지(STG(k))의 노드 제어부(NC)는 제1 클럭 단자(CT1)의 입력 신호(CLK1) 또는 이전 스테이지(STG(k-1))의 제1 출력 신호(CR(k-1))를 기초로 이전 스테이지(STG(k-1))의 제2 출력 신호(SC(k-1))를 제1 노드(N1)에 공급할 수 있다. 여기에서, 제k-1 스테이지(STG(k-1))의 제1 출력 신호는 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)에 공급되는 캐리 신호(CR(k-1))에 해당할 수 있다. 제k-1 스테이지(STG(k-1))의 제2 출력 신호는 제k 스테이지(STG(k))의 제2 스타트 단자(ST2)에 공급되는 스캔 신호(SC(k-1))에 해당할 수 있다.
예를 들어, 노드 제어부(NC)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다.
제1 트랜지스터(T1)의 게이트 전극은 제1 클럭 단자(CT1)로부터 제1 클럭 신호(CLK1)를 수신할 수 있다. 제1 트랜지스터(T1)는 제1 클럭 신호(CLK1)가 게이트 로우 전압(VGL)을 갖는 경우, 이전 스테이지(STG(k-1))의 제2 출력 신호(SC(k-1))를 제1 노드(N1)에 공급할 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제k 스테이지(STG(k))의 제1 클럭 단자(CT1)에 접속되고, 제1 전극은 제2 스타트 단자(ST2)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스타트 단자(ST1)로부터 이전 스테이지(STG(k-1))의 제1 출력 신호(CR(k-1))를 수신할 수 있다. 제2 트랜지스터(T2)는 이전 스테이지(STG(k-1))의 캐리 신호(CR(k-1))가 게이트 하이 전압(VGH)을 갖는 경우, 이전 스테이지(STG(k-1))의 제2 출력 신호(SC(k-1))를 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)에 접속되고, 제1 전극은 제2 스타트 단자(ST2)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다.
따라서, 노드 제어부(NC)는 제1 및 제2 트랜지스터(T1, T2) 중 적어도 하나의 트랜지스터가 턴-온되면, 이전 스테이지(STG(k-1))의 제2 출력 신호(SC(k-1))를 제1 노드(N1)에 공급할 수 있다. 예를 들어, 노드 제어부(NC)는 p-타입의 제1 트랜지스터(T1)와 n-타입의 제2 트랜지스터(T2)를 포함할 수 있다. p-타입의 제1 트랜지스터(T1)는 하이 레벨의 캐리 신호(CR(k-1))의 전달 효율이 상대적으로 높을 수 있고, n-타입의 제2 트랜지스터(T2)는 로우 레벨의 캐리 신호(CR(k-1))의 전달 효율이 상대적으로 높을 수 있다. 결과적으로, 노드 제어부(NC)는 서로 다른 타입의 제1 및 제2 트랜지스터(T1, T2)를 포함함으로써, 제1 노드(N1)에 공급되는 캐리 신호(CR(k-1))의 전달 효율을 향상시킬 수 있다.
제1 인버터부(INV1)는 제1 노드(N1)와 제2 노드(N2) 사이에 배치될 수 있다. 제1 인버터부(INV1)는 제1 노드(N1)의 전압을 반전시켜 제2 노드(N2)에 공급할 수 있다.
예를 들어, 제1 인버터부(INV1)는 제5 및 제6 트랜지스터(T5, T6)를 포함할 수 있다.
제5 트랜지스터(T5)는 제1 노드(N1)의 전압을 기초로 게이트 하이 전압(VGH)을 제2 노드(N2)에 공급할 수 있다. 제5 트랜지스터(T5)는 제1 노드(N1)가 게이트 로우 전압(VGL)을 갖는 경우, 게이트 하이 전압(VGH)을 제2 노드(N2)에 공급할 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 게이트 하이 전압(VGH)을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 제2 노드(N2)에 접속될 수 있다.
제6 트랜지스터(T6)는 제1 노드(N1)의 전압을 기초로 게이트 로우 전압(VGL)을 제2 노드(N2)에 공급할 수 있다. 제6 트랜지스터(T6)는 제1 노드(N1)가 게이트 하이 전압(VGH)을 갖는 경우, 제2 노드(N2)를 방전시킬 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 게이트 로우 전압(VGL)을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
예를 들어, 제1 인버터부(INV1)는 p-타입의 제5 트랜지스터(T5)와 n-타입의 제6 트랜지스터(T6)를 포함할 수 있다. p-타입의 제5 트랜지스터(T5)와 n-타입의 제6 트랜지스터(T6)는 상보형 금속 산화 반도체(Complementary Metal Oxide Silicon, CMOS) 회로(이하, CMOS 회로)를 구성할 수 있다. 제5 트랜지스터(T5)가 제2 노드(N2)를 충전시키고 제6 트랜지스터(T6)가 제2 노드(N2)를 방전시키는 과정에서, 제6 트랜지스터(T6)의 게이트-소스 전압(Vgs)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차전압에 해당할 수 있다.
만일, 2 개의 p-타입의 트랜지스터 또는 2 개의 n 타입의 트랜지스터를 이용하여 제2 노드(N2)를 충전 및 방전시키는 경우, 제2 노드(N2)를 방전시키는 트랜지스터의 소스-게이트 전압(Vsg) 또는 게이트-소스 전압(Vgs)은 트랜지스터의 문턱 전압(Vth)에 상당하는 전압 손실이 발생할 수 있다. 따라서, 2 개의 p-타입의 트랜지스터 또는 2 개의 n 타입의 트랜지스터는 상대적으로 전류 구동 능력이 저하될 수 있다.
따라서, 스캔 구동부(410)의 제k 스테이지(STG(k))의 제1 인버터부(INV1)는 CMOS 회로를 구성하는 제5 및 제6 트랜지스터(T5, T6)를 포함함으로써, 상대적으로 전류 구동 능력을 향상시킬 수 있다. 제1 인버터부(INV1)는 스캔 구동부(410)의 제k 스테이지(STG(k))에 상대적으로 낮은 구동 전압 또는 게이트 하이 전압이 인가되더라도, 전압 손실 없이 제1 노드(N1)의 전압을 반전시켜 제2 노드(N2)에 공급할 수 있다. 제1 인버터부(INV1)는 CMOS 회로를 구성하는 제5 및 제6 트랜지스터(T5, T6)를 포함함으로써, 소비 전력과 회로 면적을 감소시킬 수 있고, 표시 장치(10)의 신뢰성을 향상시킬 수 있다.
제k 스테이지(STG(k))는 제1 노드(N1)와 게이트 로우 전압 라인 사이에 배치되는 커패시터(C1)를 더 포함할 수 있다. 커패시터(C1)는 제1 노드(N1)와 게이트 로우 전압 라인 사이에 소정의 정전 용량을 형성함으로써, 제1 노드(N1)의 전압을 안정적으로 유지할 수 있다. 예를 들어, 커패시터(C1)의 일 전극은 제1 노드(N1)에 접속되고, 타 전극은 게이트 로우 전압(VGL)을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
만일, 스테이지가 풀-업 노드의 전압에 의해 턴-온되어 출력 단자에 클럭 신호를 출력하는 풀-업 트랜지스터, 및 출력 단자와 풀-업 노드 사이에 접속되는 커패시터를 포함하는 경우, 부트스트래핑(Bootstrapping)이 발생하여 풀-업 트랜지스터의 게이트-소스 전압과 드레인-소스 전압이 증가할 수 있다.
따라서, 스캔 구동부(410)의 제k 스테이지(STG(k))는 제1 노드(N1)와 게이트 로우 전압 라인 사이에 접속된 커패시터(C1)를 포함함으로써, 부트스트래핑을 이용하지 않고 제1 노드(N1)의 전압을 안정적으로 유지할 수 있다. 스캔 구동부(410)의 제k 스테이지(STG(k))는 부트스트래핑 없이 스캔 신호(SC(k))와 반전 스캔 신호(SCb(k))를 출력함으로서, 출력 단자에 접속된 트랜지스터들의 게이트-소스 전압과 드레인-소스 전압이 증가하는 것을 방지할 수 있고, 스캔 구동부(410)의 신뢰성이 향상될 수 있다.
버퍼부(BUF)는 제2 클럭 단자(CT2)의 입력 신호를 기초로 제2 노드(N2)의 전압을 제1 출력 단자(OUT1)에 공급할 수 있다. 여기에서, 제k 스테이지(STG(k))의 제1 출력 단자(OUT1)는 버퍼부(BUF)와 제2 인버터부(INV2) 사이에 배치된 제3 노드(N3)에 접속될 수 있다. 제k 스테이지(STG(k))의 버퍼부(BUF)는 제1 출력 단자(OUT1)를 통해 캐리 신호(CR(k))를 출력할 수 있다. 제k 스테이지(STG(k))의 캐리 신호(CR(k))는 제k+1 스테이지(STG(k+1))의 제1 스타트 단자(ST1)에 전달되어, 제1 스타트 신호의 역할을 수행할 수 있다.
예를 들어, 버퍼부(BUF)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함할 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 제2 클럭 단자(CT2)로부터 제2 클럭 신호(CLK2)를 수신할 수 있다. 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)가 게이트 로우 전압을 갖는 경우, 제2 노드(N2)의 전압을 제1 출력 단자(OUT1)에 공급할 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제k 스테이지(STG(k))의 제2 클럭 단자(CT2)에 접속되고, 제1 전극은 제2 노드(N2)에 접속되며, 제2 전극은 제1 출력 단자(OUT1)에 접속될 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제2 클럭 단자(CT2)로부터 제2 클럭 신호(CLK2)를 수신할 수 있다. 제4 트랜지스터(T4)는 제2 클럭 신호(CLK2)를 기초로 게이트 로우 전압(VGL)을 제3 노드(N3)에 공급할 수 있다. 제4 트랜지스터(T4)는 제2 클럭 신호(CLK2)가 게이트 하이 전압을 갖는 경우, 제3 노드(N3)를 방전시킬 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제k 스테이지(STG(k))의 제2 클럭 단자(CT2)에 접속되고, 제1 전극은 제1 출력 단자(OUT1)에 접속되며, 제2 전극은 게이트 로우 전압(VGL)을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
예를 들어, 버퍼부(BUF)는 p-타입의 제3 트랜지스터(T3)와 n-타입의 제4 트랜지스터(T4)를 포함할 수 있다. p-타입의 제3 트랜지스터(T3)는 하이 레벨의 제2 노드(N2) 전압의 전달 효율이 상대적으로 높을 수 있고, n-타입의 제4 트랜지스터(T4)는 게이트 로우 전압(VGL)의 전달 효율이 상대적으로 높을 수 있다. 결과적으로, 버퍼부(BUF)는 서로 다른 타입의 제3 및 제4 트랜지스터(T3, T4)를 포함하여, 버퍼(Buffer)의 역할을 수행하는 트랜지스터의 개수 및 면적을 감소시킬 수 있고, 소비 전력과 회로 면적을 감소시킬 수 있다.
제2 인버터부(INV2)는 제1 출력 단자(OUT1)와 제2 출력 단자(OUT2) 사이에 배치될 수 있다. 제2 인버터부(INV2)는 제1 출력 단자(OUT1)의 전압을 반전시켜 제2 출력 단자(OUT2)에 공급할 수 있다. 여기에서, 제k 스테이지(STG(k))의 제1 출력 단자(OUT1)는 제3 노드(N3)에 접속되고, 제2 출력 단자(OUT2)는 제4 노드(N4)에 접속될 수 있다. 제k 스테이지(STG(k))의 제2 인버터부(INV2)는 제2 출력 단자(OUT2)를 통해 스캔 신호(SC(k))를 출력할 수 있다. 제k 스테이지(STG(k))의 스캔 신호(SC(k))는 제k+1 스테이지(STG(k+1))의 제2 스타트 단자(ST2)에 전달되어, 제2 스타트 신호의 역할을 수행할 수 있다.
제k 스테이지(STG(k))의 스캔 신호(SC(k))는 제k 행에 배치된 화소들에 공급될 수 있다. 도 4에서, 제k 행에 배치된 화소들의 제2 및 제3 스위칭 트랜지스터(ST2, ST3)는 제k 스테이지(STG(k))의 스캔 신호(SC(k))를 기초로 턴-온될 수 있다.
예를 들어, 제2 인버터부(INV2)는 제7 및 제8 트랜지스터(T7, T8)를 포함할 수 있다.
제7 트랜지스터(T7)는 제3 노드(N3)의 전압을 기초로 게이트 하이 전압(VGH)을 제4 노드(N4)에 공급할 수 있다. 제7 트랜지스터(T7)는 제3 노드(N3)가 게이트 로우 전압(VGL)을 갖는 경우, 게이트 하이 전압(VGH)을 제4 노드(N4)에 공급할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제3 노드(N3)에 접속되고, 제1 전극은 게이트 하이 전압(VGH)을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 제4 노드(N4)에 접속될 수 있다.
제8 트랜지스터(T8)는 제3 노드(N3)의 전압을 기초로 게이트 로우 전압(VGL)을 제4 노드(N4)에 공급할 수 있다. 제8 트랜지스터(T8)는 제3 노드(N3)가 게이트 하이 전압(VGH)을 갖는 경우, 제4 노드(N4)를 방전시킬 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제3 노드(N3)에 접속되고, 제1 전극은 제4 노드(N4)에 접속되며, 제2 전극은 게이트 로우 전압(VGL)을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
예를 들어, 제2 인버터부(INV2)는 p-타입의 제7 트랜지스터(T7)와 n-타입의 제8 트랜지스터(T8)를 포함할 수 있다. p-타입의 제7 트랜지스터(T7)와 n-타입의 제8 트랜지스터(T8)는 상보형 금속 산화 반도체(CMOS) 회로를 구성할 수 있다. 제7 트랜지스터(T7)가 제4 노드(N4)를 충전시키고 제8 트랜지스터(T8)가 제4 노드(N4)를 방전시키는 과정에서, 제8 트랜지스터(T8)의 게이트-소스 전압(Vgs)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차전압에 해당할 수 있다.
만일, 2 개의 p-타입의 트랜지스터 또는 2 개의 n 타입의 트랜지스터를 이용하여 제4 노드(N4)를 충전 및 방전시키는 경우, 제4 노드(N4)를 방전시키는 트랜지스터의 소스-게이트 전압(Vsg) 또는 게이트-소스 전압(Vgs)은 트랜지스터의 문턱 전압(Vth)에 상당하는 전압 손실이 발생할 수 있다. 따라서, 2 개의 p-타입의 트랜지스터 또는 2 개의 n 타입의 트랜지스터는 상대적으로 전류 구동 능력이 저하될 수 있다.
따라서, 스캔 구동부(410)의 제k 스테이지(STG(k))의 제2 인버터부(INV2)는 CMOS 회로를 구성하는 제7 및 제8 트랜지스터(T7, T8)를 포함함으로써, 상대적으로 전류 구동 능력을 향상시킬 수 있다. 제2 인버터부(INV2)는 스캔 구동부(410)의 제k 스테이지(STG(k))에 상대적으로 낮은 구동 전압 또는 게이트 하이 전압이 인가되더라도, 전압 손실 없이 제3 노드(N3)의 전압을 반전시켜 제4 노드(N4)에 공급할 수 있다. 제2 인버터부(INV2)는 CMOS 회로를 구성하는 제7 및 제8 트랜지스터(T7, T8)를 포함함으로써, 소비 전력과 회로 면적을 감소시킬 수 있고, 표시 장치(10)의 신뢰성을 향상시킬 수 있다.
제3 인버터부(INV3)는 제2 출력 단자(OUT2)와 제3 출력 단자(OUT3) 사이에 배치될 수 있다. 제3 인버터부(INV3)는 제2 출력 단자(OUT2)의 전압을 반전시켜 제3 출력 단자(OUT3)에 공급할 수 있다. 여기에서, 제k 스테이지(STG(k))의 제2 출력 단자(OUT2)는 제4 노드(N4)에 접속될 수 있다. 제k 스테이지(STG(k))의 제3 인버터부(INV3)는 제3 출력 단자(OUT3)를 통해 반전 스캔 신호(SCb(k))를 출력할 수 있다.
제k-1 스테이지(STG(k))의 반전 스캔 신호(SCb(k-1))는 제k 행에 배치된 화소들에 공급될 수 있다. 도 4에서, 제k 행에 배치된 화소들의 제1 스위칭 트랜지스터(ST1)는 제k-1 스테이지(STG(k))의 반전 스캔 신호(SCb(k-1))를 기초로 턴-온될 수 있다.
제k 스테이지(STG(k))의 반전 스캔 신호(SCb(k))는 제k 행에 배치된 화소들에 공급될 수 있다. 도 4에서, 제k 행에 배치된 화소들의 제4 스위칭 트랜지스터(ST4)는 제k 스테이지(STG(k))의 반전 스캔 신호(SCb(k))를 기초로 턴-온될 수 있다.
예를 들어, 제3 인버터부(INV3)는 제9 및 제10 트랜지스터(T9, T10)를 포함할 수 있다.
제9 트랜지스터(T9)는 제4 노드(N4)의 전압을 기초로 게이트 하이 전압(VGH)을 제3 출력 단자(OUT3)에 공급할 수 있다. 제9 트랜지스터(T9)는 제4 노드(N4)가 게이트 로우 전압(VGL)을 갖는 경우, 게이트 하이 전압(VGH)을 제3 출력 단자(OUT3)에 공급할 수 있다. 제9 트랜지스터(T9)의 게이트 전극은 제4 노드(N4)에 접속되고, 제1 전극은 게이트 하이 전압(VGH)을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 제3 출력 단자(OUT3)에 접속될 수 있다.
제10 트랜지스터(T10)는 제4 노드(N4)의 전압을 기초로 게이트 로우 전압(VGL)을 제3 출력 단자(OUT3)에 공급할 수 있다. 제10 트랜지스터(T10)는 제4 노드(N4)가 게이트 하이 전압(VGH)을 갖는 경우, 제3 출력 단자(OUT3)를 방전시킬 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 제4 노드(N4)에 접속되고, 제1 전극은 제3 출력 단자(OUT3)에 접속되며, 제2 전극은 게이트 로우 전압(VGL)을 공급하는 게이트 로우 전압 라인에 접속될 수 있다.
예를 들어, 제3 인버터부(INV3)는 p-타입의 제9 트랜지스터(T9)와 n-타입의 제10 트랜지스터(T10)를 포함할 수 있다. p-타입의 제9 트랜지스터(T9)와 n-타입의 제10 트랜지스터(T10)는 상보형 금속 산화 반도체(CMOS) 회로를 구성할 수 있다. 제9 트랜지스터(T9)가 제3 출력 단자(OUT3)를 충전시키고 제10 트랜지스터(T10)가 제3 출력 단자(OUT3)를 방전시키는 과정에서, 제10 트랜지스터(T10)의 게이트-소스 전압(Vgs)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차전압에 해당할 수 있다.
만일, 2 개의 p-타입의 트랜지스터 또는 2 개의 n 타입의 트랜지스터를 이용하여 제3 출력 단자(OUT3)를 충전 및 방전시키는 경우, 제3 출력 단자(OUT3)를 방전시키는 트랜지스터의 소스-게이트 전압(Vsg) 또는 게이트-소스 전압(Vgs)은 트랜지스터의 문턱 전압(Vth)에 상당하는 전압 손실이 발생할 수 있다. 따라서, 2 개의 p-타입의 트랜지스터 또는 2 개의 n 타입의 트랜지스터는 상대적으로 전류 구동 능력이 저하될 수 있다.
따라서, 스캔 구동부(410)의 제k 스테이지(STG(k))의 제3 인버터부(INV3)는 CMOS 회로를 구성하는 제9 및 제10 트랜지스터(T9, T10)를 포함함으로써, 상대적으로 전류 구동 능력을 향상시킬 수 있다. 제3 인버터부(INV3)는 스캔 구동부(410)의 제k 스테이지(STG(k))에 상대적으로 낮은 구동 전압 또는 게이트 하이 전압이 인가되더라도, 전압 손실 없이 제4 노드(N4)의 전압을 반전시켜 제3 출력 단자(OUT3)에 공급할 수 있다. 제3 인버터부(INV3)는 CMOS 회로를 구성하는 제9 및 제10 트랜지스터(T9, T10)를 포함함으로써, 소비 전력과 회로 면적을 감소시킬 수 있고, 표시 장치(10)의 신뢰성을 향상시킬 수 있다.
도 10은 일 실시예에 따른 스테이지의 입출력 신호를 나타내는 파형도이다.
도 10을 참조하면, 제1 클럭 신호(CLK1)는 제2n-1 스테이지(STG(2n-1))는 제1 클럭 단자(CT1)에 인가될 수 있고, 제2n 스테이지(STG(2n))의 제2 클럭 단자(CT2)에 인가될 수 있다. 제2 클럭 신호(CLK2)는 제2n-1 스테이지(STG(2n-1))의 제2 클럭 신호(CLK2)에 인가될 수 있고, 제2n 스테이지(STG(2n))의 제1 클럭 단자(CT1)에 인가될 수 있다. 여기에서, 제2n-1 스테이지(STG(2n-1))는 오드 스테이지(Odd Stage)일 수 있고, 제2n 스테이지(STG(2n))는 이븐 스테이지(Even Stage)일 수 있다.
제k-1 캐리 신호(CR(k-1))는 제k-1 스테이지(STG(k-1))의 제1 출력 단자(OUT1)에서 출력되어, 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)에 인가될 수 있다. 제k 캐리 신호(CR(k))는 제k 스테이지(STG(k))의 제1 출력 단자(OUT1)에서 출력되어, 제k+1 스테이지(STG(k+1))의 제1 스타트 단자(ST1)에 인가될 수 있다.
제k-1 스캔 신호(SC(k-1))는 제k-1 스테이지(STG(k-1))의 제2 출력 단자(OUT2)에서 출력될 수 있다. 제k-1 스캔 신호(SC(k-1))는 제k 스테이지(STG(k))의 제2 스타트 단자(ST2)에 인가될 수 있고, 제k-1 열에 배치된 화소들의 제2 및 제3 스위칭 트랜지스터(ST2, ST3)에 인가될 수 있다.
제k 스캔 신호(SC(k))는 제k 스테이지(STG(k))의 제2 출력 단자(OUT2)에서 출력될 수 있다. 제k 스캔 신호(SC(k))는 제k 스테이지(STG(k+1))의 제2 스타트 단자(ST2)에 인가될 수 있고, 제k 열에 배치된 화소들의 제2 및 제3 스위칭 트랜지스터(ST2, ST3)에 인가될 수 있다.
제k 반전 스캔 신호(SCb(k))는 제k 스테이지(STG(k))의 제3 출력 단자(OUT3)에서 출력될 수 있다. 제k 반전 스캔 신호(SCb(k))는 제k 열에 배치된 화소들의 제4 스위칭 트랜지스터(ST4)에 인가될 수 있다.
제k 캐리 신호(CR(k)), 제k 스캔 신호(SC(k)), 및 제k 반전 스캔 신호(SCb(k)) 각각은 1 프레임 기간을 주기로 반복될 수 있다. 예를 들어, 제k 캐리 신호(CR(k)) 및 제k 반전 스캔 신호(SCb(k))는 1 프레임 기간의 1 수평 기간 동안 게이트 하이 전압(VGH)을 갖고, 나머지 기간 동안 게이트 로우 전압(VGL)을 가질 수 있다. 제k 스캔 신호(SC(k))는 1 프레임 기간의 1 수평 기간 동안 게이트 로우 전압(VGL)을 갖고, 나머지 기간 동안 게이트 하이 전압(VGH)을 가질 수 있다.
도 11 내지 도 18은 도 10의 제1 기간 내지 제8 기간 동안 제k 스테이지의 동작을 나타내는 일 예시도면들이다.
도 11을 참조하면, 제1 기간(t1) 동안 제k 스테이지(STG(k))의 제1 클럭 단자(CT1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 수신하고, 제2 스타트 단자(ST2)는 게이트 하이 전압(VGH)을 갖는 제k-1 스캔 신호(SC(k-1))를 수신할 수 있다.
노드 제어부(NC)의 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 기초로 턴-오프될 수 있고, 제2 트랜지스터(T2)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 기초로 턴-오프될 수 있다.
제1 노드(N1)는 커패시터(C1)의 정전 용량을 기초로 이전 기간에서 저장된 게이트 하이 전압(VGH)을 가질 수 있다. 따라서, 제1 인버터부(INV1)의 제5 트랜지스터(T5)는 턴-오프되고 제6 트랜지스터(T6)는 턴-온되어, 제2 노드(N2)는 게이트 로우 전압(VGL)으로 방전될 수 있다.
버퍼부(BUF)의 제3 트랜지스터(T3)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 기초로 턴-오프될 수 있고, 제4 트랜지스터(T4)는 턴-온될 수 있다. 따라서, 제3 노드(N3)는 게이트 로우 전압(VGL)으로 방전될 수 있고, 버퍼부(BUF)는 제1 출력 단자(OUT1)를 통해 게이트 로우 전압(VGL)의 제k 캐리 신호(CR(k))를 출력할 수 있다.
제2 인버터부(INV2)의 제7 트랜지스터(T7)는 게이트 로우 전압(VGL)을 갖는 제3 노드(N3)의 전압을 기초로 턴-온될 수 있고, 제8 트랜지스터(T8)는 턴-오프될 수 있다. 따라서, 제2 인버터부(INV2)는 제2 출력 단자(OUT2)를 통해 게이트 하이 전압(VGH)의 제k 스캔 신호(SC(k))를 출력할 수 있다.
제3 인버터부(INV3)의 제9 트랜지스터(T9)는 게이트 하이 전압(VGH)을 갖는 제4 노드(N4)의 전압을 기초로 턴-오프될 수 있고, 제10 트랜지스터(T10)는 턴-온될 수 있다. 따라서, 제3 인버터부(INV3)는 제3 출력 단자(OUT3)를 통해 게이트 로우 전압(VGL)의 제k 반전 스캔 신호(SCb(k))를 출력할 수 있다.
도 12를 참조하면, 제2 기간(t2) 동안 제k 스테이지(STG(k))의 제1 클럭 단자(CT1)는 게이트 로우 전압(VGL)을 갖는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)는 게이트 하이 전압(VGH)을 갖는 제k-1 캐리 신호(CR(k-1))를 수신하고, 제2 스타트 단자(ST2)는 게이트 로우 전압(VGL)을 갖는 제k-1 스캔 신호(SC(k-1))를 수신할 수 있다.
노드 제어부(NC)의 제1 트랜지스터(T1)는 게이트 로우 전압(VGL)을 갖는 제1 클럭 신호(CLK1)를 기초로 턴-온될 수 있고, 제2 트랜지스터(T2)는 게이트 하이 전압(VGH)을 갖는 제k-1 캐리 신호(CR(k-1))를 기초로 턴-온될 수 있다. 따라서, 노드 제어부(NC)의 제1 및 제2 트랜지스터(T1, T2)는 게이트 로우 전압(VGL)의 제k-1 스캔 신호(SC(k-1))를 제1 노드(N1)에 공급할 수 있다.
제1 인버터부(INV1)의 제5 트랜지스터(T5)는 게이트 로우 전압(VGL)을 갖는 제1 노드(N1)의 전압을 기초로 턴-온될 수 있고, 제6 트랜지스터(T6)는 턴-오프될 수 있다. 따라서, 제1 인버터부(INV1)는 게이트 하이 전압(VGH)을 제2 노드(N2)에 공급할 수 있다.
버퍼부(BUF)의 제3 트랜지스터(T3)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 기초로 턴-오프될 수 있고, 제4 트랜지스터(T4)는 턴-온될 수 있다. 따라서, 제3 노드(N3)는 게이트 로우 전압(VGL)으로 방전될 수 있고, 버퍼부(BUF)는 제1 출력 단자(OUT1)를 통해 게이트 로우 전압(VGL)의 제k 캐리 신호(CR(k))를 출력할 수 있다.
제2 인버터부(INV2)의 제7 트랜지스터(T7)는 게이트 로우 전압(VGL)을 갖는 제3 노드(N3)의 전압을 기초로 턴-온될 수 있고, 제8 트랜지스터(T8)는 턴-오프될 수 있다. 따라서, 제2 인버터부(INV2)는 제2 출력 단자(OUT2)를 통해 게이트 하이 전압(VGH)의 제k 스캔 신호(SC(k))를 출력할 수 있다.
제3 인버터부(INV3)의 제9 트랜지스터(T9)는 게이트 하이 전압(VGH)을 갖는 제4 노드(N4)의 전압을 기초로 턴-오프될 수 있고, 제10 트랜지스터(T10)는 턴-온될 수 있다. 따라서, 제3 인버터부(INV3)는 제3 출력 단자(OUT3)를 통해 게이트 로우 전압(VGL)의 제k 반전 스캔 신호(SCb(k))를 출력할 수 있다.
도 13을 참조하면, 제3 기간(t3) 동안 제k 스테이지(STG(k))의 제1 클럭 단자(CT1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 수신하고, 제2 스타트 단자(ST2)는 게이트 하이 전압(VGH)을 갖는 제k-1 스캔 신호(SC(k-1))를 수신할 수 있다.
노드 제어부(NC)의 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 기초로 턴-오프될 수 있고, 제2 트랜지스터(T2)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 기초로 턴-오프될 수 있다.
제1 노드(N1)는 커패시터(C1)의 정전 용량을 기초로 제2 기간(t2)에서 저장된 게이트 로우 전압(VGL)을 가질 수 있다.
제1 인버터부(INV1)의 제5 트랜지스터(T5)는 게이트 로우 전압(VGL)을 갖는 제1 노드(N1)의 전압을 기초로 턴-온될 수 있고, 제6 트랜지스터(T6)는 턴-오프될 수 있다. 따라서, 제1 인버터부(INV1)는 게이트 하이 전압(VGH)을 제2 노드(N2)에 공급할 수 있다.
버퍼부(BUF)의 제3 트랜지스터(T3)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 기초로 턴-오프될 수 있고, 제4 트랜지스터(T4)는 턴-온될 수 있다. 따라서, 제3 노드(N3)는 게이트 로우 전압(VGL)으로 방전될 수 있고, 버퍼부(BUF)는 제1 출력 단자(OUT1)를 통해 게이트 로우 전압(VGL)의 제k 캐리 신호(CR(k))를 출력할 수 있다.
제2 인버터부(INV2)의 제7 트랜지스터(T7)는 게이트 로우 전압(VGL)을 갖는 제3 노드(N3)의 전압을 기초로 턴-온될 수 있고, 제8 트랜지스터(T8)는 턴-오프될 수 있다. 따라서, 제2 인버터부(INV2)는 제2 출력 단자(OUT2)를 통해 게이트 하이 전압(VGH)의 제k 스캔 신호(SC(k))를 출력할 수 있다.
제3 인버터부(INV3)의 제9 트랜지스터(T9)는 게이트 하이 전압(VGH)을 갖는 제4 노드(N4)의 전압을 기초로 턴-오프될 수 있고, 제10 트랜지스터(T10)는 턴-온될 수 있다. 따라서, 제3 인버터부(INV3)는 제3 출력 단자(OUT3)를 통해 게이트 로우 전압(VGL)의 제k 반전 스캔 신호(SCb(k))를 출력할 수 있다.
도 14를 참조하면, 제4 기간(t4) 동안 제k 스테이지(STG(k))의 제1 클럭 단자(CT1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 게이트 로우 전압(VGL)을 갖는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 수신하고, 제2 스타트 단자(ST2)는 게이트 하이 전압(VGH)을 갖는 제k-1 스캔 신호(SC(k-1))를 수신할 수 있다.
노드 제어부(NC)의 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 기초로 턴-오프될 수 있고, 제2 트랜지스터(T2)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 기초로 턴-오프될 수 있다.
제1 노드(N1)는 커패시터(C1)의 정전 용량을 기초로 제3 기간(t3)에서 저장된 게이트 로우 전압(VGL)을 가질 수 있다.
제1 인버터부(INV1)의 제5 트랜지스터(T5)는 게이트 로우 전압(VGL)을 갖는 제1 노드(N1)의 전압을 기초로 턴-온될 수 있고, 제6 트랜지스터(T6)는 턴-오프될 수 있다. 따라서, 제1 인버터부(INV1)는 게이트 하이 전압(VGH)을 제2 노드(N2)에 공급할 수 있다.
버퍼부(BUF)의 제3 트랜지스터(T3)는 게이트 로우 전압(VGL)을 갖는 제2 클럭 신호(CLK2)를 기초로 턴-온될 수 있고, 제4 트랜지스터(T4)는 턴-오프될 수 있다. 따라서, 버퍼부(BUF)는 게이트 하이 전압(VGH)을 제3 노드(N3)에 공급할 수 있고, 제1 출력 단자(OUT1)를 통해 게이트 하이 전압(VGH)의 제k 캐리 신호(CR(k))를 출력할 수 있다.
제2 인버터부(INV2)의 제7 트랜지스터(T7)는 게이트 하이 전압(VGH)을 갖는 제3 노드(N3)의 전압을 기초로 턴-오프될 수 있고, 제8 트랜지스터(T8)는 턴-온될 수 있다. 따라서, 제2 인버터부(INV2)는 제2 출력 단자(OUT2)를 통해 게이트 로우 전압(VGL)의 제k 스캔 신호(SC(k))를 출력할 수 있다. 게이트 로우 전압(VGL)의 제k 스캔 신호(SC(k))는 서브 화소(SP)에 공급되어, 서브 화소(SP)의 제2 및 제3 스위칭 트랜지스터(ST2, ST3)를 턴-온시킬 수 있다.
제3 인버터부(INV3)의 제9 트랜지스터(T9)는 게이트 로우 전압(VGL)을 갖는 제4 노드(N4)의 전압을 기초로 턴-온될 수 있고, 제10 트랜지스터(T10)는 턴-오프될 수 있다. 따라서, 제3 인버터부(INV3)는 제3 출력 단자(OUT3)를 통해 게이트 하이 전압(VGH)의 제k 반전 스캔 신호(SCb(k))를 출력할 수 있다. 게이트 하이 전압(VGH)의 제k 반전 스캔 신호(SCb(k))는 서브 화소(SP)에 공급되어, 서브 화소(SP)의 제4 스위칭 트랜지스터(ST4)를 턴-온시킬 수 있다.
도 15를 참조하면, 제5 기간(t5) 동안 제k 스테이지(STG(k))의 제1 클럭 단자(CT1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 수신하고, 제2 스타트 단자(ST2)는 게이트 하이 전압(VGH)을 갖는 제k-1 스캔 신호(SC(k-1))를 수신할 수 있다.
노드 제어부(NC)의 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)을 갖는 제1 클럭 신호(CLK1)를 기초로 턴-오프될 수 있고, 제2 트랜지스터(T2)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 기초로 턴-오프될 수 있다.
제1 노드(N1)는 커패시터(C1)의 정전 용량을 기초로 제4 기간(t4)에서 저장된 게이트 로우 전압(VGL)을 가질 수 있다.
제1 인버터부(INV1)의 제5 트랜지스터(T5)는 게이트 로우 전압(VGL)을 갖는 제1 노드(N1)의 전압을 기초로 턴-온될 수 있고, 제6 트랜지스터(T6)는 턴-오프될 수 있다. 따라서, 제1 인버터부(INV1)는 게이트 하이 전압(VGH)을 제2 노드(N2)에 공급할 수 있다.
버퍼부(BUF)의 제3 트랜지스터(T3)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 기초로 턴-오프될 수 있고, 제4 트랜지스터(T4)는 턴-온될 수 있다. 따라서, 제3 노드(N3)는 게이트 로우 전압(VGL)으로 방전될 수 있고, 버퍼부(BUF)는 제1 출력 단자(OUT1)를 통해 게이트 로우 전압(VGL)의 제k 캐리 신호(CR(k))를 출력할 수 있다.
제2 인버터부(INV2)의 제7 트랜지스터(T7)는 게이트 로우 전압(VGL)을 갖는 제3 노드(N3)의 전압을 기초로 턴-온될 수 있고, 제8 트랜지스터(T8)는 턴-오프될 수 있다. 따라서, 제2 인버터부(INV2)는 제2 출력 단자(OUT2)를 통해 게이트 하이 전압(VGH)의 제k 스캔 신호(SC(k))를 출력할 수 있다.
제3 인버터부(INV3)의 제9 트랜지스터(T9)는 게이트 하이 전압(VGH)을 갖는 제4 노드(N4)의 전압을 기초로 턴-오프될 수 있고, 제10 트랜지스터(T10)는 턴-온될 수 있다. 따라서, 제3 인버터부(INV3)는 제3 출력 단자(OUT3)를 통해 게이트 로우 전압(VGL)의 제k 반전 스캔 신호(SCb(k))를 출력할 수 있다.
도 16을 참조하면, 제6 기간(t6) 동안 제k 스테이지(STG(k))의 제1 클럭 단자(CT1)는 게이트 로우 전압(VGL)을 갖는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 수신할 수 있다. 제k 스테이지(STG(k))의 제1 스타트 단자(ST1)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 수신하고, 제2 스타트 단자(ST2)는 게이트 하이 전압(VGH)을 갖는 제k-1 스캔 신호(SC(k-1))를 수신할 수 있다.
노드 제어부(NC)의 제1 트랜지스터(T1)는 게이트 로우 전압(VGL)을 갖는 제1 클럭 신호(CLK1)를 기초로 턴-온될 수 있고, 제2 트랜지스터(T2)는 게이트 로우 전압(VGL)을 갖는 제k-1 캐리 신호(CR(k-1))를 기초로 턴-오프될 수 있다. 따라서, 노드 제어부(NC)의 제1 트랜지스터(T1)는 게이트 하이 전압(VGH)을 갖는 제k-1 스캔 신호(SC(k-1))를 제1 노드(N1)에 공급할 수 있다.
제1 인버터부(INV1)의 제5 트랜지스터(T5)는 게이트 하이 전압(VGH)을 갖는 제1 노드(N1)의 전압을 기초로 턴-오프될 수 있고, 제6 트랜지스터(T6)는 턴-온될 수 있다. 따라서, 제2 노드(N2)는 게이트 로우 전압(VGL)으로 방전될 수 있다.
버퍼부(BUF)의 제3 트랜지스터(T3)는 게이트 하이 전압(VGH)을 갖는 제2 클럭 신호(CLK2)를 기초로 턴-오프될 수 있고, 제4 트랜지스터(T4)는 턴-온될 수 있다. 따라서, 제3 노드(N3)는 게이트 로우 전압(VGL)으로 방전될 수 있고, 버퍼부(BUF)는 제1 출력 단자(OUT1)를 통해 게이트 로우 전압(VGL)의 제k 캐리 신호(CR(k))를 출력할 수 있다.
제2 인버터부(INV2)의 제7 트랜지스터(T7)는 게이트 로우 전압(VGL)을 갖는 제3 노드(N3)의 전압을 기초로 턴-온될 수 있고, 제8 트랜지스터(T8)는 턴-오프될 수 있다. 따라서, 제2 인버터부(INV2)는 제2 출력 단자(OUT2)를 통해 게이트 하이 전압(VGH)의 제k 스캔 신호(SC(k))를 출력할 수 있다.
제3 인버터부(INV3)의 제9 트랜지스터(T9)는 게이트 하이 전압(VGH)을 갖는 제4 노드(N4)의 전압을 기초로 턴-오프될 수 있고, 제10 트랜지스터(T10)는 턴-온될 수 있다. 따라서, 제3 인버터부(INV3)는 제3 출력 단자(OUT3)를 통해 게이트 로우 전압(VGL)의 제k 반전 스캔 신호(SCb(k))를 출력할 수 있다.
도 17 및 도 18을 참조하면, 제7 기간(t7) 및 제8 기간(t8) 동안 제1 및 제2 트랜지스터(T1, T2)는 턴-오프될 수 있다. 따라서, 제1 노드(N1)는 커패시터(C1)의 정전 용량을 기초로 제6 기간(t6)에서 저장된 게이트 하이 전압(VGH)을 가질 수 있다.
제7 기간(t7)부터 다음 프레임이 시작되기 전까지, 제k-1 스캔 신호(SC(k-1))는 게이트 하이 전압(VGH)을 가질 수 있고, 제1 트랜지스터(T1)가 턴-온되는 경우에도 제1 노드(N1)는 게이트 하이 전압(VGH)을 가질 수 있다.
제1 인버터부(INV1)는 제1 노드(N1)의 전압을 반전시켜, 게이트 로우 전압(VGL)을 제2 노드(N2)에 공급할 수 있다.
제7 기간(t7)부터 다음 프레임이 시작되기 전까지, 버퍼부(BUF)는 제2 클럭 신호(CLK2)를 기초로 제3 트랜지스터(T3)가 턴-온되면 게이트 로우 전압(VGL)을 갖는 제2 노드(N2)의 전압을 제3 노드(N3)에 공급할 수 있고, 제4 트랜지스터(T4)가 턴-온되면 제3 노드(N3)를 방전시킬 수 있다. 따라서, 버퍼부(BUF)는 제7 기간(t7)부터 다음 프레임이 시작되기 전까지 제3 노드(N3)의 전압을 게이트 로우 전압(VGL)으로 유지할 수 있다.
제2 인버터부(INV2)는 제3 노드(N3)의 전압을 반전시켜, 게이트 하이 전압(VGH)을 제4 노드(N4)에 공급할 수 있다.
제3 인버터부(INV3)는 제4 노드(N4)의 전압을 반전시켜, 게이트 로우 전압(VGL)을 제3 출력 단자(OUT3)에 공급할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 210: 타이밍 제어부
220: 데이터 구동부 230: 전원 공급부
300: 회로 보드 400: 스캔 구동 회로
410: 스캔 구동부 420: 발광 제어 구동부

Claims (20)

  1. 스캔 라인들 각각에 접속되는 복수의 화소; 및
    상기 스캔 라인들 각각에 스캔 신호를 공급하는 스테이지들을 구비한 스캔 구동부를 포함하고,
    상기 스테이지들 각각은,
    제1 클럭 단자의 입력 신호 또는 이전 스테이지의 제1 출력 신호를 기초로 이전 스테이지의 제2 출력 신호를 제1 노드에 공급하는 노드 제어부;
    상기 제1 노드와 제2 노드 사이에 배치되는 제1 인버터부;
    제2 클럭 단자의 입력 신호를 기초로 상기 제2 노드의 전압을 제1 출력 단자에 공급하는 버퍼부; 및
    상기 제1 출력 단자와 제2 출력 단자 사이에 배치되는 제2 인버터부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 노드 제어부는,
    상기 제1 클럭 단자의 입력 신호가 게이트 로우 전압을 갖는 경우 상기 이전 스테이지의 제2 출력 신호를 상기 제1 노드에 공급하는 제1 트랜지스터; 및
    상기 이전 스테이지의 제1 출력 신호가 게이트 하이 전압을 갖는 경우 상기 이전 스테이지의 제2 출력 신호를 상기 제1 노드에 공급하는 제2 트랜지스터를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극은 상기 스테이지의 제1 클럭 단자에 접속되고, 제1 전극은 상기 스테이지의 제2 스타트 단자에 접속되며, 제2 전극은 상기 제1 노드에 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 스테이지의 제1 스타트 단자에 접속되고, 제1 전극은 상기 스테이지의 제2 스타트 단자에 접속되며, 제2 전극은 상기 제1 노드에 접속되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 인버터부는,
    상기 제1 노드가 게이트 로우 전압을 갖는 경우 게이트 하이 전압을 상기 제2 노드에 공급하는 제5 트랜지스터; 및
    상기 제1 노드가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제2 노드에 공급하는 제6 트랜지스터를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제5 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되고, 제1 전극은 상기 게이트 하이 전압을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 상기 제2 노드에 접속되고,
    상기 제6 트랜지스터의 게이트 전극은 상기 제1 노드에 접속되고, 제1 전극은 상기 제2 노드에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속되는 표시 장치.
  6. 제1 항에 있어서,
    상기 버퍼부는,
    상기 제2 클럭 단자의 입력 신호가 게이트 로우 전압을 갖는 경우 상기 제2 노드의 전압을 상기 제1 출력 단자에 공급하는 제3 트랜지스터; 및
    상기 제2 클럭 단자의 입력 신호가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제1 출력 단자에 공급하는 제4 트랜지스터를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 스테이지의 제2 클럭 단자에 접속되고, 제1 전극은 상기 제2 노드에 접속되며, 제2 전극은 상기 제1 출력 단자에 접속되고,
    상기 제4 트랜지스터의 게이트 전극은 상기 스테이지의 제2 클럭 단자에 접속되고, 제1 전극은 상기 제1 출력 단자에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 인버터부는,
    상기 제1 출력 단자가 게이트 로우 전압을 갖는 경우 게이트 하이 전압을 상기 제2 출력 단자에 공급하는 제7 트랜지스터; 및
    상기 제1 출력 단자가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제2 출력 단자에 공급하는 제8 트랜지스터를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제7 트랜지스터의 게이트 전극은 상기 제1 출력 단자에 접속되고, 제1 전극은 상기 게이트 하이 전압을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 상기 제2 출력 단자에 접속되고,
    상기 제8 트랜지스터의 게이트 전극은 상기 제1 출력 단자에 접속되고, 제1 전극은 상기 제2 출력 단자에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속되는 표시 장치.
  10. 제1 항에 있어서,
    상기 스테이지들 각각은 상기 제2 출력 단자와 제3 출력 단자 사이에 배치되는 제3 인버터부를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 인버터부는,
    상기 제2 출력 단자가 게이트 로우 전압을 갖는 경우 게이트 하이 전압을 상기 제3 출력 단자에 공급하는 제9 트랜지스터; 및
    상기 제2 출력 단자가 게이트 하이 전압을 갖는 경우 게이트 로우 전압을 상기 제3 출력 단자에 공급하는 제10 트랜지스터를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제9 트랜지스터의 게이트 전극은 상기 제2 출력 단자에 접속되고, 제1 전극은 상기 게이트 하이 전압을 공급하는 게이트 하이 전압 라인에 접속되며, 제2 전극은 상기 제3 출력 단자에 접속되고,
    상기 제10 트랜지스터의 게이트 전극은 상기 제2 출력 단자에 접속되고, 제1 전극은 상기 제3 출력 단자에 접속되며, 제2 전극은 상기 게이트 로우 전압을 공급하는 게이트 로우 전압 라인에 접속되는 표시 장치.
  13. 제1 항에 있어서,
    상기 스테이지들 각각은 상기 제1 노드와 게이트 로우 전압 라인 사이에 배치되는 커패시터를 더 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 스테이지들 중 제2n-1(n은 자연수) 스테이지는 상기 제1 클럭 단자에 제1 클럭 신호를 수신하고, 상기 제2 클럭 단자에 제2 클럭 신호를 수신하며,
    상기 스테이지들 중 제2n 스테이지는 상기 제1 클럭 단자에 제2 클럭 신호를 수신하고, 상기 제2 클럭 단자에 제1 클럭 신호를 수신하는 표시 장치.
  15. 제1 항에 있어서,
    상기 스테이지들 중 제k(k는 2 이상의 자연수) 스테이지의 제1 스타트 단자는 제k-1 스테이지의 제1 출력 단자와 접속되고, 제k 스테이지의 제2 스타트 단자는 제k-1 스테이지의 제2 출력 단자와 접속되는 표시 장치.
  16. 제10 항에 있어서,
    상기 복수의 화소 각각은,
    발광 소자;
    상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터;
    초기화 전압을 상기 구동 트랜지스터의 게이트 전극에 선택적으로 공급하는 제1 스위칭 트랜지스터;
    데이터 전압을 상기 구동 트랜지스터의 제1 전극에 선택적으로 공급하는 제2 스위칭 트랜지스터;
    상기 구동 트랜지스터의 제2 전극과 게이트 전극을 선택적으로 접속시키는 제3 스위칭 트랜지스터;
    초기화 전압을 상기 발광 소자의 제1 전극에 선택적으로 공급하는 제4 스위칭 트랜지스터;
    구동 전압을 상기 구동 트랜지스터의 제1 전극에 선택적으로 공급하는 제5 스위칭 트랜지스터; 및
    상기 구동 트랜지스터의 제2 전극과 상기 발광 소자의 제1 전극을 선택적으로 접속시키는 제6 스위칭 트랜지스터를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 화소 중 제k(k는 2 이상의 자연수) 행에 배치된 화소들의 상기 제2 스위칭 트랜지스터와 상기 제3 스위칭 트랜지스터는 상기 스테이지들 중 제k 스테이지의 상기 제2 출력 단자의 출력 신호를 기초로 턴-온되는 표시 장치.
  18. 제16 항에 있어서,
    상기 복수의 화소 중 제k(k는 2 이상의 자연수) 행에 배치된 화소들의 상기 제1 스위칭 트랜지스터는 상기 스테이지들 중 제k-1 스테이지의 제3 출력 단자의 출력 신호를 기초로 턴-온되는 표시 장치.
  19. 제16 항에 있어서,
    상기 복수의 화소 중 제k(k는 2 이상의 자연수) 행에 배치된 화소들의 상기 제4 스위칭 트랜지스터는 상기 스테이지들 중 제k 스테이지의 제3 출력 단자의 출력 신호를 기초로 턴-온되는 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 스위칭 트랜지스터 및 상기 제4 스위칭 트랜지스터는 상기 제2 스위칭 트랜지스터 및 상기 제3 스위칭 트랜지스터와 서로 다른 타입으로 형성된 표시 장치.
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