CN113192551A - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够满足LTPO像素驱动电路的驱动需求。该移位寄存器包括输入电路、第一控制电路、第二控制电路和输出电路，输入电路在来自信号输入端的输入信号的控制下，将来自第一电压信号端的第一电压信号传输至第一节点；第一控制电路在来自第一时钟信号端的第一时钟信号和第一节点的电压的控制下，将来自第二电压信号端的第二电压信号传输至第二节点；第二控制电路在第二节点的电压的控制下，将来自第二时钟信号端的第二时钟信号传输至第三节点；输出电路在第三节点的电压的控制下，将来自第一电压信号端的第一电压信号传输至扫描信号输出端。本公开用于显示装置。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

在像素驱动电路中，扫描晶体管与复位晶体管大部分时间都是关闭的，需要较低的漏电速度；开关晶体管和驱动晶体管大部分时间都是开启的，需要较高的电荷迁移率。结合氧化物薄膜晶体管(英文：Thin Film Transistor，简称TFT)在低刷新率下的稳定性高和制作成本较低的优点，以及低温多晶硅TFT高电荷迁移率的优点，产生了低温多晶氧化物(英文：Low Temperature Polycrystalline Oxide，简称LTPO)像素驱动电路。

在LTPO像素驱动电路中，扫描晶体管与复位晶体管采用N型的氧化物TFT，开关晶体管和驱动晶体管采用P型的低温多晶硅TFT，这样可以以低生产成本实现高的电荷迁移率、稳定性和可扩展性。

发明内容

本公开提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够满足LTPO像素驱动电路的驱动需求。

一方面，提供了一种移位寄存器。所述移位寄存器包括输入电路、第一控制电路、第二控制电路和输出电路。

所述输入电路与信号输入端、第一电压信号端、和第一节点耦接；所述输入电路被配置为，在来自所述信号输入端的输入信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点。

所述第一控制电路与所述第一节点、第一时钟信号端、第二电压信号端、和第二节点耦接；所述第一控制电路被配置为，在来自所述第一时钟信号端的第一时钟信号和所述第一节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第二节点。

所述第二控制电路与所述第二节点、第二时钟信号端、和第三节点耦接；所述第二控制电路被配置为，在所述第二节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第三节点。

所述输出电路与所述第三节点、所述第一电压信号端、和扫描信号输出端耦接；所述输出电路被配置为，在所述第三节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述扫描信号输出端。

在一些实施例中，所述输入电路还与所述第二电压信号端、和所述第二节点耦接；所述输入电路还被配置为，在来自所述信号输入端的输入信号和所述第二节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点。

所述第一控制电路还与所述第一电压信号端耦接；所述第一控制电路还被配置为，在来自所述第一时钟信号端的第一时钟信号和所述第一节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点。

所述第二控制电路还与所述第一电压信号端耦接；所述第二控制电路还被配置为，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第三节点。

所述输出电路还与所述第二电压信号端耦接；所述输出电路还被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端。

在一些实施例中，所述第一控制电路包括一级控制子电路和二级控制子电路。

所述一级控制子电路，与所述第一节点、所述第二节点、所述第一电压信号端、所述第二电压信号端、和第四节点耦接；所述一级控制子电路被配置为，在所述第一节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点或将来自所述第二电压信号端的第二电压信号传输至所述第四节点。

所述二级控制子电路与所述第一时钟信号端、所述第二节点、所述第一电压信号端、和所述第四节点耦接；所述二级控制子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将所述第四节点的电压或来自所述第一电压信号端的第一电压信号传输至所述第二节点。

在一些实施例中，所述一级控制子电路包括第一晶体管和第二晶体管，所述第一晶体管的控制极与所述第一节点耦接，所述第一晶体管的第一极与所述第一电压信号端耦接，所述第一晶体管的第二极与所述第二节点耦接；所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第二电压信号端耦接，所述第二晶体管的第二极与所述第四节点耦接。

所述二级控制子电路包括第三晶体管和第四晶体管，所述第三晶体管的控制极与所述第一时钟信号端耦接，所述第三晶体管的第一极与所述第一电压信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；所述第四晶体管的控制极与所述第一时钟信号端耦接，所述第四晶体管的第一极与所述第四节点耦接，所述第四晶体管的第二极与所述第二节点耦接。

在一些实施例中，所述第二控制电路包括三级控制子电路和四级控制子电路。

所述三级控制子电路与所述第二节点、所述第一电压信号端、所述第二电压信号端和第五节点耦接；所述三级控制子电路被配置为，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述第五节点。

所述四级控制子电路与所述第五节点、所述第一电压信号端、所述第二时钟信号端和所述第三节点耦接；所述四级控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二时钟信号端的第二时钟信号传输至所述第三节点。

在一些实施例中，所述三级控制子电路包括第五晶体管和第六晶体管，所述第五晶体管的控制极与所述第二节点耦接，所述第五晶体管的第一极与所述第一电压信号端耦接，所述第五晶体管的第二极与所述第五节点耦接；所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第二电压信号端耦接，所述第六晶体管的第二极与所述第五节点耦接。

所述四级控制子电路包括第七晶体管和第八晶体管，所述第七晶体管的控制极与所述第五节点耦接，所述第七晶体管的第一极与所述第一电压信号端耦接，所述第七晶体管的第二极与所述第三节点耦接；所述第八晶体管的控制极与所述第五节点耦接，所述第八晶体管的第一极与所述第二时钟信号端耦接，所述第八晶体管的第二极与所述第三节点耦接。

在一些实施例中，所述第二控制电路还包括五级控制子电路，所述五级控制子电路与所述第五节点、所述第一电压信号端、所述第二电压信号端、所述第二时钟信号端和所述第三节点耦接；所述五级控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第三节点。

在一些实施例中，所述五级控制子电路包括第九晶体管、第十晶体管和第十一晶体管，所述第九晶体管的控制极与所述第五节点耦接，所述第九晶体管的第一极与所述第一电压信号端耦接，所述第九晶体管的第二极与第六节点耦接；所述第十晶体管的控制极与所述第五节点耦接，所述第十晶体管的第一极与所述第二电压信号端耦接，所述第十晶体管的第二极与所述第六节点耦接；所述第十一晶体管的控制极与所述第六节点耦接，所述第十一晶体管的第一极与所述第二时钟信号端耦接，所述第十一晶体管的第二极与所述第三节点耦接。

在一些实施例中，所述第三节点还与级联信号输出端耦接，所述级联信号输出端被配置为，向其它移位寄存器输出级联信号。

在一些实施例中，所述输出电路包括第十二晶体管和第十三晶体管，所述第十二晶体管的控制极与所述第三节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述扫描信号输出端耦接；所述第十三晶体管的控制极与所述第三节点耦接，所述第十三晶体管的第一极与所述第二电压信号端耦接，所述第十三晶体管的第二极与所述扫描信号输出端耦接。

在一些实施例中，所述输出电路包括串联的奇数个输出子电路，其中第一个输出子电路与所述第三节点耦接，最后一个输出子电路与所述扫描信号输出端耦接。

第一个输出子电路被配置为，在所述第三节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至相邻的下一个输出子电路；最后一个输出子电路被配置为，在相邻的上一个输出子电路所输出的信号的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端。

奇数个输出子电路中除第一个和最后一个输出子电路以外的其他输出子电路被配置为，在相邻的上一个输出子电路所输出的信号的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至相邻的下一个输出子电路。

在一些实施例中，所述输出电路包括第一输出子电路、第二输出子电路和第三输出子电路。

所述第一输出子电路与所述第三节点、所述第一电压信号端、所述第二电压信号端、和第七节点耦接；所述第一输出子电路被配置为，在所述第三节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述第七节点。

所述第二输出子电路与所述第七节点、所述第一电压信号端、所述第二电压信号端、和第八节点耦接；所述第二输出子电路被配置为，在所述第七节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述第八节点。

所述第三输出子电路与所述第八节点、所述第一电压信号端、所述第二电压信号端、和所述扫描信号输出端耦接；所述第三输出子电路被配置为，在所述第八节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端。

在一些实施例中，所述第一输出子电路包括第十二晶体管和第十三晶体管，所述第十二晶体管的控制极与所述第三节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第七节点耦接；所述第十三晶体管的控制极与所述第三节点耦接，所述第十三晶体管的第一极与所述第二电压信号端耦接，所述第十三晶体管的第二极与所述第七节点耦接。

所述第二输出子电路包括第十四晶体管和第十五晶体管，所述第十四晶体管的控制极与所述第七节点耦接，所述第十四晶体管的第一极与所述第一电压信号端耦接，所述第十四晶体管的第二极与所述第八节点耦接；所述第十五晶体管的控制极与所述第七节点耦接，所述第十五晶体管的第一极与所述第二电压信号端耦接，所述第十五晶体管的第二极与所述第八节点耦接。

所述第三输出子电路包括第十六晶体管和第十七晶体管，所述第十六晶体管的控制极与所述第八节点耦接，所述第十六晶体管的第一极与所述第一电压信号端耦接，所述第十六晶体管的第二极与所述扫描信号输出端耦接；所述第十七晶体管的控制极与所述第八节点耦接，所述第十七晶体管的第一极与所述第二电压信号端耦接，所述第十七晶体管的第二极与所述扫描信号输出端耦接。

在一些实施例中，所述输入电路包括第一初始化子电路和第二初始化子电路。

所述第一初始化子电路与所述第一节点、所述第二节点、所述第一电压信号端、所述第二电压信号端、和第九节点耦接；所述第一初始化子电路被配置为，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点或将来自所述第二电压信号端的第二电压信号传输至所述第九节点。

所述第二初始化子电路与所述信号输入端、所述第一节点、所述第一电压信号端、所述第二电压信号端、和所述第九节点耦接；所述第二初始化子电路被配置为，在来自所述信号输入端的输入信号的控制下，将来自所述第一电压信号端的第一电压信号或所述第九节点的电压传输至所述第一节点。

在一些实施例中，所述第一初始化子电路包括第十八晶体管和第十九晶体管，所述第十八晶体管的控制极与所述第二节点耦接，所述第十八晶体管的第一极与所述第一电压信号端耦接，所述第十八晶体管的第二极与所述第一节点耦接；所述第十九晶体管的控制极与所述第二节点耦接，所述第十九晶体管的第一极与所述第二电压信号端耦接，所述第十九晶体管的第二极与所述第九节点耦接。所述第二初始化子电路包括第二十晶体管和第二十一晶体管，所述第二十晶体管的控制极与所述信号输入端耦接，所述第二十晶体管的第一极与所述第一电压信号端耦接，所述第二十晶体管的第二极与所述第一节点耦接；所述第二十一晶体管的控制极与所述信号输入端耦接，所述第二十一晶体管的第一极与所述第九节点耦接，所述第二十一晶体管的第二极与所述第一节点耦接。

在一些实施例中，所述移位寄存器还包括复位电路，所述复位电路与所述第一电压信号端、所述第二节点、和复位信号端耦接；所述复位电路被配置为，在来自所述复位信号端的复位信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点。

在一些实施例中，所述复位电路包括第二十二晶体管，所述第二十二晶体管的控制极与所述复位信号端耦接，所述第二十二晶体管的第一极与所述第一电压信号端耦接，所述第二十二晶体管的第二极与所述第二节点耦接。

在一些实施例中，所述移位寄存器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第十八晶体管、第十九晶体管、第二十晶体管、和第二十一晶体管，其中，第一晶体管、第三晶体管、第五晶体管、第七晶体管、第十八晶体管、和第二十晶体管为P型晶体管；第二晶体管、第四晶体管、第六晶体管、第八晶体管、第十九晶体管、和第二十一晶体管为N型晶体管。

所述移位寄存器的输出电路包括奇数个输出子电路，每个输出子电路包括一个P型晶体管和一个N型晶体管；在所述移位寄存器还包括第九晶体管、第十晶体管、和第十一晶体管的情况下，第九晶体管和第十一晶体管为P型晶体管，第十晶体管为N型晶体管。

在所述移位寄存器还包括第二十二晶体管的情况下，第二十二晶体管为P型晶体管。

由上述可知，本公开的一些实施例所提供的移位寄存器，输入电路在来自信号输入端的输入信号的低电压的控制下打开，并将来自第一电压信号端的第一电压信号传输至第一节点；第一控制电路在来自第一时钟信号端的第一时钟信号的高电压以及第一节点的高电压的控制下，将来自第二电压信号端的第二电压信号传输至第二节点；第二控制电路在第二节点的低电压的控制下，将来自第二时钟信号端的第二时钟信号的低电压传输至第三节点；输出电路在第三节点的低电压的控制下，将来自第一电压信号端的第一电压信号传输至扫描信号输出端，从而使得移位寄存器的信号输出端输出扫描信号。

这样，在输出阶段，输出电路将来自第一电压信号端的第一电压信号传输至扫描信号输出端，从而输出扫描信号。其中，移位寄存器通过恒定电压端(第一电压信号端)输出扫描信号，相较于通过方波脉冲信号端(输出的电压包括低电压与高电压)输出扫描信号，能够降低扫描信号输出端存在的负载对移位寄存器输出的电压信号造成的影响，移位寄存器的扫描信号输出端输出的电压信号更加稳定，提高了显示的稳定性。

此外，根据像素驱动电路的驱动需求，控制第一电压信号端的第一电压信号的电压的大小，即可满足像素驱动电路的驱动需求。

另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括至少两个级联的如上述任一实施例所述的移位寄存器。

在一些实施例中，每相邻两个移位寄存器中，下一级移位寄存器的信号输入端与上一级的移位寄存器的级联信号输出端耦接，第一级移位寄存器的信号输入端与初始化信号端耦接；所述栅极驱动电路还包括第一时钟信号线、第二时钟信号线和第三时钟信号线，所述第一时钟信号线与每个所述移位寄存器的第一时钟信号端耦接；所述第二时钟信号线与奇数级移位寄存器的第二时钟信号端耦接；所述第三时钟信号线与偶数级移位寄存器的第二时钟信号端耦接。

与现有技术相比，本公开提供的栅极驱动电路的有益效果与上述技术方案提供的移位寄存器的有益效果相同，在此不做赘述。

再一方面，提供了一种移位寄存器的驱动方法。该移位寄存器的驱动方法应用于如上述任一实施例所述的移位寄存器；一个帧周期包括充电阶段和输出阶段，所述驱动方法包括：

在所述充电阶段，输入电路在来自信号输入端的输入信号的低电压的控制下，将来自第一电压信号端的第一电压信号传输至第一节点；第一控制电路在来自第一时钟信号端的第一时钟信号的高电压以及所述第一节点的高电压的控制下，将来自第二电压信号端的第二电压信号传输至第二节点；第二控制电路在所述第二节点的低电压的控制下，将来自第二时钟信号端的第二时钟信号的高电压传输至第三节点；输出电路在所述第三节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至扫描信号输出端；

在所述输出阶段，所述输入电路在所述第二节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点；所述第一控制电路在来自第一时钟信号端的第一时钟信号的高电压以及所述第一节点的高电压的控制下，将来自第二电压信号端的第二电压信号传输至所述第二节点；所述第二控制电路在所述第二节点的低电压的控制下，将来自第二时钟信号端的第二时钟信号的低电压传输至所述第三节点；所述输出电路在所述第三节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述扫描信号输出端。

在一些实施例中，所述移位寄存器还包括复位电路；所述输入电路还与所述第二电压信号端、和所述第二节点耦接，所述第一控制电路还与所述第一电压信号端耦接，所述第二控制电路还与所述第一电压信号端耦接，所述输出电路还与所述第二电压信号端耦接；一个帧周期还包括去噪阶段和复位阶段，所述驱动方法还包括：

在所述去噪阶段，所述输入电路在来自所述信号输入端的输入信号的高电压和所述第二节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点；所述第一控制电路在来自所述第一时钟信号端的第一时钟信号的低电压和所述第一节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至第二节点；所述第二控制电路在所述第二节点的高电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第三节点；所述输出电路在所述第三节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端。

在所述复位阶段，所述复位电路在来自复位信号端的复位信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点；所述输入电路在来自信号输入端的输入信号的高电压以及所述第二节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点；所述第一控制电路在所述第一节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点。

与现有技术相比，本公开提供的移位寄存器的驱动方法的有益效果与上述技术方案提供的移位寄存器的有益效果相同，在此不做赘述。

又一方面，提供了一种显示装置。该显示装置包括上述任一实施例所述的栅极驱动电路。

与现有技术相比，本公开提供的显示装置的有益效果与上述技术方案提供的移位寄存器的有益效果相同，在此不做赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的显示装置的结构图；

图2为根据一些实施例的显示面板的结构图；

图3为根据一些实施例的显示面板的栅极驱动架构图；

图4A为根据一些实施例的一种像素驱动电路的结构图；

图4B为图4A所示的像素驱动电路的驱动时序图；

图4C为根据一些实施例的另一种像素驱动电路的结构图；

图4D为图4C所示的的像素驱动电路的驱动时序图；

图5为根据一些实施例的移位寄存器的一种电路结构框图；

图6为根据一些实施例的移位寄存器的另一种电路结构框图；

图7为根据一些实施例的移位寄存器的再一种电路结构框图；

图8为根据一些实施例的移位寄存器的一种电路结构图；

图9为根据一些实施例的移位寄存器的又一种电路结构框图；

图10为根据一些实施例的移位寄存器的另一种电路结构图；

图11为根据一些实施例的移位寄存器的再一种电路结构图；

图12为根据一些实施例的栅极驱动电路的结构图；

图13为根据一些实施例的移位寄存器的驱动时序图。

具体实施方式

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”等类似表达仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本公开的实施例提供的移位寄存器中，移位寄存器所采用的晶体管可以为薄膜晶体管(英文：Thin Film Transistor，简称TFT)、场效应晶体管(英文：metal oxidesemiconductor，简称MOS)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

在本公开的实施例提供的移位寄存器中，移位寄存器所采用的各薄膜晶体管的控制极为晶体管的栅极，第一极为薄膜晶体管的源极和漏极中一者，第二极为薄膜晶体管的源极和漏极中另一者。由于薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的薄膜晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

在本公开的实施例中，电容器可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。

本公开的实施例提供的移位寄存器中，第一节点、第二节点等节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

本公开的实施例中提供的移位寄存器中的“低电压”指的是能够使得其包括的被操作P型晶体管被导通的电压，并不能使得其包括的被操作N型晶体管被导通(即，该N型晶体管被截止)的电压；相应地，“高电压”指的是能够使得其包括的被操作N型晶体管被导通的电压，并不能使得其包括的被操作P型晶体管被导通(即，该P型晶体管被截止)的电压。

如图1所示，本公开的一些实施例提供一种显示装置1000，该显示装置1000可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(英文：Personal DigitalAssistant，简称PDA)、车载电脑等。

如图1所示，该显示装置1000包括框架1100、设置于框架1100内的显示面板1200、电路板、显示驱动集成电路以及其他电子配件等。

上述显示面板1200可以为有机发光二极管(英文：Organic Light EmittingDiode，简称OLED)显示面板、量子点发光二极管(英文：Quantum Dot Light EmittingDiodes，简称QLED)显示面板、微发光二极管(英文：Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

下面以上述显示面板1200为OLED显示面板为例，对本公开的一些实施例进行示意性说明。

在一些实施例中，如图2所示，显示面板1200具有显示区AA，以及设置在显示区AA的至少一侧的周边区BB。图2中以周边区BB围绕显示区AA设置为例。

参阅图2和图3，显示面板1200中，显示区AA中设置有多种发光颜色的子像素P，该多种发光颜色的子像素P至少包括发光颜色为第一颜色的第一子像素、发光颜色为第二颜色的第二子像素和发光颜色为第三颜色的第三子像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。

为了方便说明，本公开中上述多个子像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的子像素P称为同一行子像素P；沿竖直方向Y排列成一列的子像素P称为同一列子像素P。

参阅图3和图4A，每一子像素P中均包括像素驱动电路100，位于同行的像素驱动电路100的晶体管的控制极与同一栅线GL耦接，位于同列的像素驱动电路100的晶体管的第一极(例如源极)与同一数据线DL耦接。

在一些实施例中，上述像素驱动电路100包括一个驱动晶体管和六个开关晶体管，驱动晶体管和六个开关晶体管可以采用低温多晶硅TFT，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。

其中，低温多晶硅薄膜晶体管的有源层采用低温多晶硅(英文：Low TemperaturePoly-Silicon，简称：LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(英文：Oxide)，例如氧化铟镓锌，氧化铟镓锡等。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示面板上，形成低温多晶氧化物(英文：Low Temperature PolycrystallineOxide，简称LTPO)显示面板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

下面结合图2、图4A、图4B、图4C和图4D，以像素驱动电路100包括7个晶体管T与1个电容器Cst为例，对LTPO显示面板所包括的像素驱动电路100进行示意性说明。在下面的描述中，像素驱动电路100为位于第N行子像素P中的像素驱动电路100中的任一个，N为正整数。

示例性地，如图4A所示，像素驱动电路100包括7个晶体管T与1个电容器Cst。像素驱动电路100的第一晶体管T1＇的控制极与复位信号端RESET耦接，第四晶体管T4＇和第七晶体管T7＇的控制极均与第一扫描信号端GATE1耦接，第二晶体管T2＇的控制极与第二扫描信号端GATE2耦接。第一晶体管T1＇为复位晶体管，第二晶体管T2＇、第四晶体管T4＇和第七晶体管T7＇为扫描晶体管，T1＇、T2＇、T4＇和T7＇均为N型氧化物TFT。第三晶体管T3＇的控制极与电容器CST的一端耦接，第五晶体管T5＇和第六晶体管T6＇的控制极均与使能信号端EM耦接；第三晶体管T3＇为驱动晶体管，第五晶体管T5＇和第六晶体管T6＇为开关晶体管，T3＇、T5＇和T6＇均为P型的低温多晶硅TFT。

在这种情况下，结合氧化物TFT在低刷新率下的稳定性高和制作成本较低的优点，以及低温多晶硅TFT高迁移率的优点，能够以低生产成本实现高的电荷迁移率、稳定性和可扩展性。

需要说明的是，第N行的子像素中的像素驱动电路100的第一扫描信号端GATE1与栅线GL(N)耦接，第N行的子像素中的像素驱动电路100的第二扫描信号端GATE2与栅线GL(N-1)耦接，第N行的子像素中的像素驱动电路100的复位信号端RESET与栅线GL(N-1)耦接。当然，第二扫描信号端GATE2与复位信号端RESET也可以分别与两条栅线GL耦接，与复位信号端RESET耦接的栅线GL和与第二扫描信号端GATE2耦接的栅线GL可以分别采用不同的栅极驱动电路200进行驱动。

参阅图4B，像素驱动电路100，一个帧周期包括复位阶段S1＇、扫描阶段S2＇和发光阶段S3＇。在复位阶段S1＇，第一晶体管T1＇在来自复位信号端RESET的复位信号Reset的控制下打开，第二晶体管T2＇在来自第二扫描信号端GATE2的第二扫描信号Gate2的控制下打开，第一节点N1＇和第二节点N2＇的电压被重置为初始化电压信号Vinit。在扫描阶段S2＇，第四晶体管T4＇和第七晶体管T7＇均在来自第一扫描信号端GATE1的第一扫描信号Gate1的控制下打开，第三晶体管T3＇在第二节点N2＇的电压的控制下打开，电容器CST被写入来自数据信号端DATA的数据信号Data。。在发光阶段S3＇，第五晶体管T5＇和第六晶体管T6＇在使能信号端EM的使能信号Em的控制下打开，第三晶体管T3＇在第二节点N2＇的电压的控制下打开，以向待驱动元件400输出驱动电流信号。

但是，由于上述像素驱动电路驱动需要适用N型晶体管的扫描信号(即高电压信号)进行驱动，且扫描晶体管均为氧化物TFT，其电荷迁移率低于低温多晶氧化物TFT，写入能力较差，因此，需要提升栅极驱动电路的输出能力。

示例性地，如图4C所示，像素驱动电路100包括7个晶体管T与1个电容器Cst。像素驱动电路100的第二晶体管T2＇和第七晶体管T7＇的控制极均与第一扫描信号端GATE1耦接，第一晶体管T1＇和第四晶体管T4＇的控制极与第二扫描信号端GATE2耦接。第一晶体管T1＇、第二晶体管T2＇、第四晶体管T4＇和第七晶体管T7＇均为扫描晶体管，T1＇和T4＇为P型的低温多晶硅TFT，T2＇和T7＇为N型氧化物TFT。第三晶体管T3＇的控制极与电容器CST的一端耦接，第五晶体管T5＇和第六晶体管T6＇的控制极均与使能信号端EM耦接；第三晶体管T3＇为驱动晶体管，第五晶体管T5＇和第六晶体管T6＇为开关晶体管。

在这种情况下，结合氧化物TFT在低刷新率下的稳定性高和制作成本较低的优点，以及低温多晶硅TFT高迁移率的优点，能够以低生产成本实现高的电荷迁移率、稳定性和可扩展性。

需要说明的是，第N行的子像素中的像素驱动电路100的第一扫描信号端GATE1与传输N型扫描信号的栅线GL(N-1)耦接，第二扫描信号端GATE2与传输P型扫描信号的栅线GL(N)耦接，第三扫描信号端GATE3均与传输N型扫描信号的栅线GL(N)耦接。

参阅图4D，像素驱动电路100，一个帧周期包括复位阶段S1＇、扫描阶段S2＇和发光阶段S3＇。在复位阶段S1＇，第二晶体管T2＇在来自第一扫描信号端GATE1的第一扫描信号Gate1的控制下打开，第二节点N2＇的电压被重置为初始化电压信号Vinit。

在扫描阶段S2＇，第一晶体管T1＇在来自第二扫描信号端GATE2的第二扫描信号Gate2的控制下打开，第一节点N1＇的电压被重置为初始化电压信号Vinit；第四晶体管T4＇在来自第二扫描信号端GATE2的第二扫描信号Gate2的控制下打开，第七晶体管T7＇在来自第三扫描信号端GATE3的第三扫描信号Gate3的控制下打开，电容器CST被写入来自数据信号端DATA的数据信号Data。

在发光阶段S3＇，第五晶体管T5＇和第六晶体管T6＇在使能信号端EM的使能信号Em的控制下打开，第三晶体管T3＇在第二节点N2＇的电压的控制下打开，以向待驱动元件400输出驱动电流信号。

但是，由于上述像素驱动电路100驱动需要适用N型晶体管的扫描信号(即高电压信号)以及P型晶体管的扫描信号(即低电压信号)进行驱动，因此，需要栅极驱动电路同时提供高电压扫描信号和低电压扫描信号。

如图2所示，显示面板1200在周边区BB设置有栅极驱动电路200和数据驱动电路300。在一些实施例中，栅极驱动电路200可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路300可以设置在沿数据线DL的延伸方向上的侧边，以驱动显示面板1200中的像素驱动电路100进行显示。

在一些实施例中，上述栅极驱动电路200为栅极驱动IC。在另一些实施例中，上述栅极驱动电路200为GOA(Gate Driver on Array)电路，即，将上述栅极驱动电路200直接集成在显示面板1200的阵列基板中。

其中，将栅极驱动电路200设置为GOA电路相比于设置为栅极驱动IC而言，可以降低显示面板1200的制作成本，并减小显示面板1200的边框尺寸，实现窄边框设计。以下实施例均是以栅极驱动电路200为GOA电路为例进行说明。

需要说明的是，图2和图3仅是示意的，以显示面板1200在周边区BB的单侧设置栅极驱动电路200，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在一些实施例中，显示面板1200可以在周边区BB中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路200，通过两个栅极驱动电路200同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，显示面板1200可以在周边区BB中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路200，通过两个栅极驱动电路200交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本公开以下实施例均是以单侧驱动为例进行说明的。

本公开的一些实施例中，如图3所示，栅极驱动电路200中包括至少两个级联的移位寄存器RS。

参阅图3，栅极驱动电路200中包括N个级联的移位寄存器(RS1、RS2……RS(N))，在此情况下，N级个联的移位寄存器(RS1、RS2……RS(N))分别一一对应连接的N条栅线(GL1、GL2……GL(N))，其中，N为正整数。

在一些实施例中，如图3和图10所示，在栅极驱动电路200的移位寄存器(RS1、RS2……RS(N))中，独立设置扫描信号输出端OUTPUT1和级联信号输出端OUTPUT2，通过扫描信号输出端OUTPUT1向与其连接的栅线GL输出栅极扫描信号Gate，通过级联信号输出端OUTPUT2输出级联信号。

示例性地，每相邻两个移位寄存器RS中，下一级移位寄存器RS的信号输入端INPUT与上一级的移位寄存器RS的级联信号输出端OUTPUT2耦接，第一级移位寄存器RS1的信号输入端INPUT与初始化信号端STV耦接。

本公开的一些实施例提供一种移位寄存器RS，如图5所示，包括输入电路1、第一控制电路2、第二控制电路3、和输出电路4。

输入电路1与信号输入端INPUT、第一电压信号端VGH、和第一节点N1耦接；输入电路1被配置为，在来自信号输入端INPUT的输入信号Input的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1。

示例性地，在信号输入端INPUT所传输的输入信号Input的电压为低电压的情况下，输入电路1可以在来自信号输入端INPUT的输入信号Input的低电压的控制下打开，并将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1。

例如，在充电阶段S2(参见图13)，信号输入端INPUT所传输的输入信号Input的电压为低电压，输入电路1在来自信号输入端INPUT的输入信号Input的低电压的控制下打开，并将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1，使得第一节点N1的电压升高。

第一控制电路2与第一节点N1、第一时钟信号端CK1、第二电压信号端VGL、和第二节点N2耦接；第一控制电路2被配置为，在来自第一时钟信号端CK1的第一时钟信号Ck1和第一节点N1的电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至第二节点N2。

示例性地，在第一时钟信号端CK1的第一时钟信号Ck1的电压为高电压，且第一节点N1的电压为高电压的情况下，第一控制电路2可以在来自第一时钟信号端CK1的第一时钟信号Ck1的高电压和第一节点N1的高电压的控制下打开，并将来自第二电压信号端VGL的第二电压信号Vgl传输至第二节点N2。

例如，在充电阶段S2(参见图13)，第一时钟信号端CK1所传输的第一时钟信号Ck1的电压为高电压，第一节点N1的电压为高电压，第一控制电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的高电压和第一节点N1的高电压的控制下打开，并将来自第二电压信号端VGL的第二电压信号Vgl传输至第二节点N2，使得第二节点N2的电压降低。

第二控制电路3与第二节点N2、第二时钟信号端CK2、和第三节点N3耦接；第二控制电路3被配置为，在第二节点N2的电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

示例性地，在第二节点N2的电压为低电压的情况下，第二控制电路3可以在第二节点N2的低电压的控制下打开，并将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

例如，在输出阶段S3(参见图13)，第二时钟信号Ck2为低电压，第二节点N2的电压为低电压；第二控制电路3在第二节点N2的低电压的控制下打开，并将来自第二时钟信号端CK2的第二时钟信号Ck2的低电压传输至第三节点N3，使得第三节点N3的电压降低。

输出电路4与第三节点N3、第一电压信号端VGH、和扫描信号输出端OUTPUT1耦接；输出电路4被配置为，在第三节点N3的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1。

示例性地，在第三节点N3的电压为低电压的情况下，输出电路4可以在第三节点N3的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1。

例如，在输出阶段S3(参见图13)，第三节点N3的电压为低电压，输出电路4在第三节点N3的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1，从而使得移位寄存器RS的扫描信号输出端OUTPUT1输出扫描信号。

需要说明的是，第一电压信号端VGL被配置为传输直流低电压信号(低电压)；第二电压信号端VGH被配置为传输直流高电压信号(高电压)。

由上述可知，本公开的一些实施例所提供的移位寄存器RS，输入电路1在来自信号输入端INPUT的输入信号Input的低电压的控制下打开，并将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1；第一控制电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的高电压以及第一节点N1的高电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至第二节点N2；第二控制电路3在第二节点N2的低电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2的低电压传输至第三节点N3；输出电路4在第三节点N3的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1，从而使得移位寄存器RS的信号输出端OUTPUT输出扫描信号。

这样，在输出阶段S3(参见图13)，输出电路4将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1，从而输出扫描信号。其中，移位寄存器RS通过恒定电压端(第一电压信号端VGH)输出扫描信号，相较于通过方波脉冲信号端(输出的电压包括低电压与高电压)输出扫描信号，能够降低扫描信号输出端OUTPUT1存在的负载对移位寄存器RS输出的电压信号造成的影响，移位寄存器RS的扫描信号输出端OUTPUT1输出的电压信号更加稳定，提高了显示的稳定性。

此外，根据像素驱动电路100的驱动需求，控制第一电压信号端VGH的第一电压信号Vgh的电压的大小，即可满足像素驱动电路的驱动需求。

示例性地，对于图4A所示的LTPO像素驱动电路，扫描晶体管(即T2＇、T4＇和T7＇)与复位晶体管(即T1＇)为N型晶体管，需要高电压开启，通过上述移位寄存器RS，控制第一电压信号端VGH的第一电压信号Vgh的电压为高电压，可以输出扫描晶体管与复位晶体管开启所需要的高电压。

示例性地，对于图4C所示的LTPO像素驱动电路，即T2＇和T7＇为N型晶体管，需要高电压开启，通过上述移位寄存器RS，控制第一电压信号端VGH的第一电压信号Vgh的电压为高电压，可以输出T2＇和T7＇开启所需要的高电压。

需要说明的是，本公开的实施例提供的移位寄存器RS中，不仅限于应用于图4A和图4C所示的LTPO像素驱动电路，其他的至少部分扫描晶体管采用N型晶体管的LTPO像素驱动电路100也可以使用。

在一些实施例中，如图5和图6所示，输入电路1还与第二电压信号端VGL、和第二节点N2耦接；输入电路1还被配置为，在来自信号输入端INPUT的输入信号Input和第二节点N2的电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至第一节点N1。

示例性地，在信号输入端INPUT所传输的输入信号Input的电压为高电压，且第二节点N2的电压为高电压的情况下，输入电路1可以在来自信号输入端INPUT的输入信号Input的高电压和第二节点N2的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第一节点N1。

例如，在去噪阶段S4(参见图13)，信号输入端INPUT所传输的输入信号Input的电压为高电压，第二节点N2的电压为高电压，输入电路1在来自信号输入端INPUT的输入信号Input的高电压和第二节点N2的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第一节点N1，使得第一节点N1的电压降低。

第一控制电路2还与第一电压信号端VGH耦接；第一控制电路2还被配置为，在来自第一时钟信号端CK1的第一时钟信号Ck1和第一节点N1的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2。

示例性地，在第一时钟信号端CK1所传输的第一时钟信号Ck1的电压为低电压，且第一节点N1的电压为低电压的情况下，第一控制电路2可以在来自第一时钟信号端CK1的第一时钟信号Ck1的低电压和第一节点N1的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2。

例如，在去噪阶段S4(参阅图13)，第一时钟信号端CK1所传输的第一时钟信号Ck1的电压为低电压，第一节点N1的电压为低电压，第一控制电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的低电压和第一节点N1的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2，使得第二节点N2的电压升高。

第二控制电路3还与第一电压信号端VGH耦接；第二控制电路3还被配置为，在第二节点N2的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第三节点N3。

示例性地，在第二节点N2的电压为高电压的情况下，第二控制电路3可以在第二节点N2的高电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第三节点N3。

例如，在去噪阶段S4(参见图13)，第二节点N2的电压为高电压，第二控制电路3在第二节点N2的电压的控制下打开，并将来自第一电压信号端VGH的第一电压信号Vgh传输至第三节点N3，使得第三节点N3的电压升高。

输出电路4还与第二电压信号端VGL耦接；输出电路4还被配置为，在第三节点N3的电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1。

示例性地，在第三节点N3的电压为高电压的情况下，输出电路4可以在第三节点N3的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1。

例如，在去噪阶段S4(参见图13)，第三节点N3的电压为高电压，输出电路4在第三节点N3的高电压的控制下打开，并将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1，停止扫描信号的输出，对扫描信号输出端OUTPUT1进行去噪处理。

由上述可知，本公开的一些实施例所提供的移位寄存器RS，输入电路1在来自信号输入端INPUT的输入信号Input的高电压和第二节点N2的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第一节点N1；第一控制电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的低电压和第一节点N1的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2；第二控制电路3在第二节点N2的电压的控制下打开，并将来自第一电压信号端VGH的第一电压信号Vgh传输至第三节点N3；输出电路4在第三节点N3的高电压的控制下打开，并将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1，从而对扫描信号输出端OUTPUT1进行去噪处理。

这样，在输出阶段S3(参阅图13)之后，输出电路4将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1，从而对扫描信号输出端OUTPUT1持续去噪。

其中，第三节点N3还与级联信号输出端OUTPUT2耦接，级联信号输出端OUTPUT2被配置为，向其它移位寄存器RS输出级联信号，以向其他移位寄存器RS提供输入信号Input。此外，扫描信号与级联信号分别通过扫描信号端OUTPUT1和级联信号输出端OUTPUT2输出，扫描信号与级联信号不会相互干扰，输出更加稳定。

此外，级联信号输出端OUTPUT2还可以被配置为向图4C所示的像素驱动电路的GATE2提供P型扫描信号。

示例性地，对于图4C所示的LTPO像素驱动电路，T2＇和T7＇为N型晶体管，需要高电压开启，通过上述移位寄存器RS的扫描信号输出单OUTPUT1，控制第一电压信号端VGH的第一电压信号Vgh的电压为高电压，可以输出T2＇和T7＇开启所需要的高电压；T1＇和T4＇为P型晶体管，需要低电压开启，通过上述移位寄存器RS的级联信号输出端OUTPUT2，控制第二时钟信号端CK2的第二时钟信号Ck2输出的低电压，可以输出T1＇和T4＇开启所需要的低电压。

需要说明的是，本公开的实施例提供的移位寄存器RS中，不仅限于应用于图4C所示的LTPO像素驱动电路，其他的至少部分扫描晶体管采用N型晶体管和P型晶体管的LTPO像素驱动电路100也可以使用。

在一些实施例中，如图6、图9和图10所示，移位寄存器RS还包括复位电路5，与第一电压信号端VGH、第二节点N2、和复位信号端RESET耦接；复位电路5被配置为，在来自复位信号端RESET的复位信号Reset的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2。

示例性地，如图6、图9和图10所示，复位电路5包括第二十二晶体管T22，第二十二晶体管T22的控制极与复位信号端RESET耦接，第二十二晶体管T22的第一极与第一电压信号端VGH耦接，第二十二晶体管T22的第二极与第二节点耦接N2。

基于此，在移位寄存器RS进行充电之前，即信号输入端INPUT的输入信号Input传输低电压之前，复位电路5可以在来自复位信号端RESET的复位信号Reset的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2，以使得第二节点N2的电压复位，起到防止开机大电流的作用。

例如，在复位阶段S1(参见图13)，复位电路5可以在来自复位信号端RESET的复位信号Reset的低电压的控制下打开，并将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2，从而使得使得第二节点N2的电压近似等于来自第一电压信号端VGH的第一电压信号Vgh的电压。

在一些实施例中，如图6、图7和图9所示，第一控制电路2包括一级控制子电路21和二级控制子电路22。

一级控制子电路21与第一节点N1、第二节点N2、第一电压信号端VGH、第二电压信号端VGL、和第四节点N4耦接；一级控制子电路21被配置为，在第一节点N1的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2或将第二电压信号端VGL的第二电压信号Vgl传输至第四节点N4。

示例性地，如图8和图10所示，一级控制子电路21包括第一晶体管T1和第二晶体管T2，第一晶体管T1的控制极与第一节点N1耦接，第一晶体管T1的第一极与第一电压信号端VGH耦接，第一晶体管T1的第二极与第二节点N2耦接；第二晶体管T2的控制极与第一节点N1耦接，第二晶体管T2的第一极与第二电压信号端VGL耦接，第二晶体管T2的第二极与第四节点N4耦接。

二级控制子电路22与第一时钟信号端CK1、第二节点N2、第一电压信号端VGH、和第四节点N4耦接；二级控制子电路22被配置为，在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下，将第四节点N4的电压或来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2。

示例性地，如图8和图10所示，二级控制子电路22包括第三晶体管T3和第四晶体管T4，第三晶体管T3的控制极与第一时钟信号端CK1耦接，第三晶体管T3的第一极与第一电压信号端VGH耦接，第三晶体管T3的第二极与第二节点N2耦接；第四晶体管T4的控制极与第一时钟信号端CK1耦接，第四晶体管T4的第一极与第四节点N4耦接，第四晶体管T4的第二极与第二节点N2耦接。

其中，在充电阶段S2(参见图13)，输入电路1在来自信号输入端INPUT的输入信号Input的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1，第一节点N1为高电压；一级控制子电路21在第一节点N1的高电压的控制下，将第二电压信号端VGL的第二电压信号Vgl传输至第四节点N4；二级控制子电路22在来自第一时钟信号端CK1的第一时钟信号Ck1的高电压的控制下，将第四节点N4的电压传输至第二节点N2，第二节点N2为低电压。

在输出阶段S3(参见图13)，输入电路1在来自第二节点N2的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1，第一节点N1为高电压；一级控制子电路21在第一节点N1的高电压的控制下，将第二电压信号端VGL的第二电压信号Vgl传输至第四节点N4；二级控制子电路22在来自第一时钟信号端CK1的第一时钟信号Ck1的高电压的控制下，将第四节点N4的电压传输至第二节点N2，第二节点N2为低电压。

由上述可知，在一级控制子电路21和二级控制子电路22的作用下，在充电阶段S2和输出阶段S3(参见图13)，使得第一节点N1持续稳定在高电压，第二节点N2持续稳定在低电压。也就是说，在包括输出阶段S3的一帧内，第一节点N1的高电压的波宽和第二节点N2的低电压的波宽近似信号输入端INPUT的输入信号Input的波宽的两倍。这样，在输出阶段S3，可以设计输出级联信号，以向其他移位寄存器RS的提供输入信号Input。

在一些实施例中，如图6、图7和图8所示，第二控制电路3包括三级控制子电路31和四级控制子电路32。

三级控制子电路31与第二节点N2、第一电压信号端VGH、第二电压信号端VGL和第五节点N5耦接；三级控制子电路31被配置为，在第二节点N2的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输或来自第二电压信号端VGL的第二电压信号Vgl传输至第五节点N5。

示例性地，如图7和图8所示，三级控制子电路31包括第五晶体管T5和第六晶体管T6，第五晶体管T5的控制极与第二节点N2耦接，第五晶体管T5的第一极与第一电压信号端VGH耦接，第五晶体管T5的第二极与第五节点N5耦接；第六晶体管T6的控制极与第二节点N2耦接，第六晶体管T6的第一极与第二电压信号端VGL耦接，第六晶体管T6的第二极与第五节点N5耦接。

四级控制子电路32与第五节点N5、第一电压信号端VGH、第二时钟信号端CK2和第三节点N3耦接；四级控制子电路被配置为，在第五节点N5的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

示例性地，如图7和图8所示，四级控制子电路32包括第七晶体管T7和第八晶体管T8，第七晶体管T7的控制极与第五节点N5耦接，第七晶体管T7的第一极与第一电压信号端VGH耦接，第七晶体管T7的第二极与第三节点N3耦接；第八晶体管T8的控制极与第五节点N5耦接，第八晶体管T8的第一极与第二时钟信号端CK2耦接，第八晶体管T8的第二极与第三节点N3耦接。

其中，在充电阶段S2(参见图13)，三级控制子电路31在第二节点N2的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第五节点N5，第五节点N5为高电压；四级控制子电路32在第五节点N5的高电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2的高电压传输至第三节点N3，第三节点N3为高电压。

在输出阶段S3(参见图13)，三级控制子电路31在第二节点N2的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第五节点N5，第五节点N5为高电压；四级控制子电路32在第五节点N5的高电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2的低电压传输至第三节点N3，第三节点N3为低电压。

由上述可知，由于在充电阶段S2和输出阶段S3(参见图13)，第二节点N2持续稳定在低电压，使得三级控制子电路31在第二节点N2的低电压的控制下持续将来自第一电压信号端VGH的第一电压信号Vgh传输至第五节点N5，第五节点N5持续稳定在高电压；四级控制子电路32在第五节点N5的高电压的控制下持续将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。也就是说，第三节点N3的电压根据第二时钟信号端CK2的第二时钟信号Ck2的电压变化。这样，在输出阶段S3，第二时钟信号端CK2的第二时钟信号Ck2传输的低电压，可以作为输出级联信号，以向其他移位寄存器RS的提供输入信号Input。

在一些实施例中，如图6、图9和图10所示，第二控制电路3还包括五级控制子电路33，五级控制子电路33与第五节点N5、第一电压信号端VGH、第二电压信号端VGL、第二时钟信号端CK2和第三节点N3耦接；五级控制子电路33被配置为，在第五节点N5的电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

示例性地，如图9和图10所示，五级控制子电路33包括第九晶体管T9、第十晶体管T10和第十一晶体管T11，第九晶体管T9的控制极与第五节点N5耦接，第九晶体管T9的第一极与第一电压信号端VGH耦接，第九晶体管T9的第二极与第六节点N6耦接；第十晶体管T10的控制极与第五节点N5耦接，第十晶体管T10的第一极与第二电压信号端VGL耦接，第十晶体管T10的第二极与第六节点N6耦接；第十一晶体管T11的控制极与第六节点N6耦接，第十一晶体管T11的第一极与第二时钟信号端CK2耦接，第十一晶体管T11的第二极与第三节点N3耦接。

其中，在充电阶段S2(参见图13)，五级控制子电路33在第五节点N5的高电压的控制下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

在输出阶段S3(参见图13)，五级控制子电路33在第五节点N5的高电压的控制下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

由上述可知，在充电阶段S2和输出阶段S3(参见图13)，五级控制子电路33在第五节点N5的高电压的控制下持续将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。也就是说，五级控制子电路33与四级控制子电路32并联，这样利于第三节点N3的电压快速响应于来自第二时钟信号端CK2的第二时钟信号Ck2的电压的变化。

在一些实施例中，如图6和图11所示，输出电路4包括第十二晶体管T12和第十三晶体管T13，第十二晶体管T12的控制极与第三节点N3耦接，第十二晶体管T12的第一极与第一电压信号端VGH耦接，第十二晶体管T12的第二极与扫描信号输出端OUTPUT1耦接；第十三晶体管T13的控制极与第三节点N3耦接，第十三晶体管T13的第一极与第二电压信号端VGL耦接，第十三晶体管T13的第二极与扫描信号输出端耦接OUTPUT1。

其中，在输出阶段S3(参见图13)，第十二晶体管T12在第三节点N3的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1。

在去噪阶段S4(参见图13)，第十三晶体管T13在第三节点N3的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1，对扫描信号输出端OUTPUT1进行去噪处理。

在另一些实施例中，如图6、图9和图10所示，输出电路4包括串联的奇数个输出子电路，其中第一个输出子电路与第三节点N3耦接，最后一个输出子电路与扫描信号输出端OUTPUT1耦接。

第一个输出子电路被配置为，在第三节点N3的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或来自第二电压信号端VGL的第二电压信号Vgl传输至相邻的下一个输出子电路。

最后一个输出子电路被配置为，在相邻的上一个输出子电路所输出的信号的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1。

奇数个输出子电路中除第一个和最后一个输出子电路以外的其他输出子电路被配置为，在相邻的上一个输出子电路所输出的信号的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或来自第二电压信号端VGL的第二电压信号Vgl传输至相邻的下一个输出子电路。

为了提高移位寄存器RS的输出能力，示例性地，如图6、图9和图10所示，输出电路4包括第一输出子电路41、第二输出子电路42和第三输出子电路43。

第一输出子电路41与第三节点N3、第一电压信号端VGH、第二电压信号端VGL、和第七节点N7耦接；第一输出子电路41被配置为，在第三节点N3的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或来自第二电压信号端VGL的第二电压信号Vgl传输至第七节点N7。

示例性地，如图9和图10所示，第一输出子电路41包括第十二晶体管T12和第十三晶体管T13，第十二晶体管T12的控制极与第三节点N3耦接，第十二晶体管T12的第一极与第一电压信号端VGH耦接，第十二晶体管T12的第二极与第七节点N7耦接；第十三晶体管T13的控制极与第三节点N3耦接，第十三晶体管T13的第一极与第二电压信号端VGL耦接，第十三晶体管T13的第二极与第七节点N7耦接。

第二输出子电路42与第七节点N7、第一电压信号端VGH、第二电压信号端VGL、和第八节点N8耦接；第二输出子电路42被配置为，在第七节点N7的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或来自第二电压信号端VGL的第二电压信号Vgl传输至第八节点N8。

示例性地，如图9和图10所示，第二输出子电路42包括第十四晶体管T14和第十五晶体管T15，第十四晶体管T14的控制极与第七节点N7耦接，第十四晶体管T14的第一极与第一电压信号端VGH耦接，第十四晶体管T14的第二极与第八节点N8耦接；第十五晶体管T15的控制极与第七节点N7耦接，第十五晶体管T15的第一极与第二电压信号端VGL耦接，第十五晶体管T15的第二极与第八节点N8耦接。

第三输出子电路43与第八节点N8、第一电压信号端VGH、第二电压信号端VGL、和扫描信号输出端OUTPUT1耦接；第三输出子电路43被配置为，在第八节点N8的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1。

示例性地，如图9和图10所示，第三输出子电路43包括第十六晶体管T16和第十七晶体管T17，第十六晶体管T16的控制极与第八节点N8耦接，第十六晶体管T16的第一极与第一电压信号端VGH耦接，第十六晶体管T16的第二极与扫描信号输出端OUTPUT1耦接；第十七晶体管T17的控制极与第八节点N8耦接，第十七晶体管T17的第一极与第二电压信号端VGL耦接，第十七晶体管T17的第二极与扫描信号输出端OUTPUT1耦接。

其中，在输出阶段S3(参见图13)，第一输出子电路41在第三节点N3的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第七节点N7；第二输出子电路42在第七节点N7的高电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至第八节点N8；第三输出子电路43在第八节点N8的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1。

这里，采用三级输出子电路，可以使得最后一级输出子电路的晶体管的栅极由稳压信号端输出的信号控制，输出更加稳定。此外，相较于采用一级输出子电路直接输出，采用三级输出子电路，输出子电路的输出能力可以逐级增大，采用宽长比较小的晶体管即可输出满足像素驱动电路的驱动需求的扫描信号。

在一些实施例中，如图6、图9和图10所示，输入电路1包括第一初始化子电路11和第二初始化子电路12。

第一初始化子电路11与第一节点N1、第二节点N2、第一电压信号端VGH、第二电压信号端VGL、和第九节点N9耦接；第一初始化子电路11被配置为，在第二节点N2的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1或将来自第二电压信号端VGL的第二电压信号Vgl传输至第九节点N9。

示例性地，如图7和图9所示，第一初始化子电路11包括第十八晶体管T18和第十九晶体管T19，第十八晶体管T18的控制极与第二节点N2耦接，第十八晶体管T18的第一极与第一电压信号端VGH耦接，第十八晶体管T18的第二极与第一节点N1耦接；第十九晶体管T19的控制极与第二节点N2耦接，第十九晶体管T19的第一极与第二电压信号端VGL耦接，第十九晶体管T19的第二极与第九节点N9耦接。

第二初始化子电路12与信号输入端INPUT、第一节点N1、第一电压信号端VGH、第二电压信号端VGL、和第九节点N9耦接；第二初始化子电路12被配置为，在来自信号输入端INPUT的输入信号Input的控制下，将来自第一电压信号端VGH的第一电压信号Vgh或第九节点N9的电压传输至第一节点N1。

示例性地，如图7和图9所示，第二初始化子电路12包括第二十晶体管T20和第二十一晶体管T21，第二十晶体管T20的控制极与信号输入端INPUT耦接，第二十晶体管T20的第一极与第一电压信号端VGH耦接，第二十晶体管T20的第二极与第一节点N1耦接；第二十一晶体管T21的控制极与信号输入端INPUT耦接，第二十一晶体管T21的第一极与第九节点N9耦接，第二十一晶体管T21的第二极与第一节点N1耦接。

其中，在充电阶段S2(参见图13)，第二初始化子电路12在来自信号输入端INPUT的输入信号Input的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1，第一节点N1为高电压。

在输出阶段S3(参见图13)，在第二节点N2的电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1，第一节点N1为高电压。

由上述可知，在充电阶段S2和输出阶段S3(参见图13)，第一节点N1可以持续稳定在高电压。

在本公开的移位寄存器中，在移位寄存器RS的输出电路包括奇数个输出子电路，每个输出子电路包括一个P型晶体管和一个N型晶体管。

在本公开的移位寄存器中，第一晶体管T1、第三晶体管T3、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十一晶体管T11、第十二晶体管T12、第十四晶体管T14、第十六晶体管T16、第十八晶体管T18、第二十晶体管T20、和第二十二晶体管T22均为P型晶体管；第二晶体管T2、第四晶体管T4、第六晶体管T6、第八晶体管T8、第十晶体管T10、第十三晶体管T13、第十五晶体管T15、第十七晶体管T17、第十九晶体管T19、第二十一晶体管T21均为N型晶体管。

本公开的一些实施例还提供一种移位寄存器RS的驱动方法，应用于上述任一实施例的移位寄存器RS。如图13所示，一个帧周期包括充电阶段S2和输出阶段S3，驱动方法包括：

在充电阶段S2，输入电路1在来自信号输入端INPUT的输入信号Input的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1；第一控制电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的高电压以及第一节点N1的高电压的控制下，将来自第二电压信号端VGL的第二电压信号传输至第二节点Vgl；第二控制电路3在第二节点N2的低电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2的高电压传输至第三节点N3；输出电路4在第三节点的高电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1。

在输出阶段S3，输入电路1在第二节点N2的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1；第一控制电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的高电压以及第一节点N1的高电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至第二节点N2；第二控制电路3在第二节点N2的低电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2的低电压传输至第三节点N3；输出电路4在第三节点N3的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至扫描信号输出端OUTPUT1。

在一些实施例中，如图13所示，一个帧周期包括还包括去噪阶段S4，驱动方法还包括：

在去噪阶段S4，输入电路1在来自信号输入端INPUT的输入信号Input的高电压和第二节点N2的高电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至第一节点N1；第一控制电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的低电压和第一节点N1的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2；第二控制电路3在第二节点N2的高电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第三节点N3；输出电路4在第三节点的高电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号输出端OUTPUT1。

在一些实施例中，如图13所示，一个帧周期包括还包括复位阶段S1，驱动方法还包括：

在复位阶段S1，复位电路5在来自复位信号端RESET的复位信号Reset的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2；输入电路1在来自信号输入端INPUT的输入信号Input的高电压以及第二节点N2的高电压的控制下，将来自第二电压信号端VGL的第二电压信号Vgl传输至第一节点N1；第一控制电路2在第一节点N1的低电压的控制下，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2。

以下结合图10所示的移位寄存器RS在一行栅线的驱动过程中的具体工作过程进行详细地说明。在下面的描述中，移位寄存器RS中的第一晶体管T1、第三晶体管T3、第五晶体管T5、第七晶体管T7、第九晶体管T9、第十一晶体管T11、第十二晶体管T12、第十四晶体管T14、第十六晶体管T16、第十八晶体管T18、第二十晶体管T20、和第二十二晶体管T22均为P型晶体管，第二晶体管T2、第四晶体管T4、第六晶体管T6、第八晶体管T8、第十晶体管T10、第十三晶体管T13、第十五晶体管T15、第十七晶体管T17、第十九晶体管T19、第二十一晶体管T21均为N型晶体管(不考虑晶体管的阈值电压的影响)，第一电压信号端VGL所传输的电压为低电压，第二电压信号端VGH所传输的电压为高电压为例进行说明。

其中，“低电压”能够使得P型晶体管被导通，不能够使得N型晶体管被导通(即，N型晶体管被截止)；“高电压”能够使得N型晶体管被导通，不能够使得P型晶体管被导通(即，P型晶体管被截止)。

示例性地，在下面的描述中，“0”表示低电压，“1”表示高电压。

在复位阶段S1，参阅图10和图13，RESET＝0。

在此情况下，第二十二晶体管T22在来自复位信号端RESET的复位信号Reset的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2，第二节点N2为高电压。

第十九晶体管T19在第二节点N2的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第九节点N9，第九节点N9为低电压；第二十一晶体管T21在来自信号输入端INPUT的输入信号Input的高电压的控制下打开，将第九节点N9的低电压传输至第一节点N1，第一节点N1的电压为低电压。

第一晶体管T1在第一节点N1的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2，第二节点N2的电压为高电压。

需要说明的是，图13中的复位阶段S1中包括RESET＝1的阶段，该阶段第二十二晶体管T22关闭，第二节点N2的电压已被重置，且该阶段第二节点N2的电压依旧为第一电压信号端VGH传输的第一电压信号vgh的电压，即高电压。

在充电阶段S2，参阅图10和图13，INPUT＝0，RESET＝1，CK1＝1，CK2＝1。

在此情况下，第二十二晶体管T22在在来自复位信号端RESET的复位信号Reset的高电压的控制下关闭，在充电阶段S2保证第二节点N2的电压不受复位信号Reset的影响。

第二十晶体管T20在来自信号输入端INPUT的输入信号Input的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1，第一节点N1为高电压；

第二晶体管T2在第一节点N1的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第四节点N4，第四节点N4为低电压。

第四晶体管T4在第一时钟信号端CK1的第一时钟信号Ck1的高电压的控制下打开，将第四节点N4的低电压传输至第二节点N2，第二节点N2为低电压。

第五晶体管T5在第二节点N2的低电压的控制下打开，将自第一电压信号端VGH的第一电压信号Vgh传输至第五节点N5，第五节点N5为高电压。

第八晶体管T8在第五节点N5的高电压的控制下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2的高电压传输至第三节点N3和级联信号输出端OUTPUT2。

第十晶体管T10在第五节点N5的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第六节点N6，第六节点N6为低电压；第十一晶体管T11在第六节点N6的低电压的控制下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2的高电压传输至第三节点N3和级联信号输出端OUTPUT2。

第十三晶体管T13在第三节点N3的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第七节点N7，第七节点N7为低电压。

第十四晶体管T14在第七节点N7的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第八节点N8，第八节点N8为高电压。

第十七晶体管T17在第八节点N8的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号端OUTPUT1，对扫描信号端OUTPUT1持续去噪。

在输出阶段S3，参阅图10和图13，INPUT＝1，RESET＝1，CK1＝1，CK2＝0。

在此情况下，第二十二晶体管T22在在来自复位信号端RESET的复位信号Reset的高电压的控制下关闭，在充电阶段S2保证第二节点N2的电压不受复位信号Reset的影响。

第十八晶体管T18在第二节点N2的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第一节点N1，第一节点N1为高电压。

第二晶体管T2在第一节点N1的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第四节点N4，第四节点N4为低电压。

第四晶体管T4在第一时钟信号端CK1的第一时钟信号Ck1的高电压的控制下打开，将第四节点N4的低电压传输至第二节点N2，第二节点N2为低电压。

第五晶体管T5在第二节点N2的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第五节点N5，第五节点N5为高电压。

第八晶体管T8在第五节点N5的高电压的控制下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2的低电压传输至第三节点N3和级联信号输出端OUTPUT2。

第十晶体管T10在第五节点N5的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第六节点N6，第六节点N6为低电压；第十一晶体管T11在第六节点N6的低电压的控制下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2的低电压传输至第三节点N3和级联信号输出端OUTPUT2。

第十二晶体管T12在第三节点N3的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第七节点N7，第七节点N7为高电压。

第十五晶体管T15在第七节点N7的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第八节点N8，第八节点N8为低电压。

第十六晶体管T16在第八节点N8的低电压的控制下打开，第一电压信号端VGH的第一电压信号Vgh传输至扫描信号端OUTPUT1，输出扫描信号。

在去噪阶段S4，参阅图10和图13，INPUT＝1，RESET＝1，CK1＝0，CK2＝1。

在此情况下，第二十二晶体管T22在在来自复位信号端RESET的复位信号Reset的高电压的控制下关闭，在充电阶段S2保证第二节点N2的电压不受复位信号Reset的影响。

第三晶体管T3在第一时钟信号端CK1的第一时钟信号Ck1的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2，第二节点N2为高电压。

第十九晶体管T19在第二节点N2的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第九节点N9，第九节点N9为低电压。

第二十一晶体管T21在信号输入端INPUT的高电压的控制下打开，将来自第九节点N9的低电压传输至第一节点N1，第一节点N1为低电压。

第一晶体管T1在第一节点N1的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第二节点N2，第二节点N2为高电压。

第六晶体管T6在第二节点N2的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第五节点N5，第五节点N5为低电压。

第七晶体管T7在第五节点N5的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第三节点N3，第三节点N3为高电压。

第九晶体管T9在第五节点N5的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第六节点N6，第六节点N6为高电压；第十一晶体管T11在第六节点N6的高电压的控制下关闭。

第十三晶体管T13在第三节点N3的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至第七节点N7，第七节点N7为低电压。

第十四晶体管T14在第七节点N7的低电压的控制下打开，将来自第一电压信号端VGH的第一电压信号Vgh传输至第八节点N8，第八节点N8为高电压。

第十七晶体管T17在第八节点N8的高电压的控制下打开，将来自第二电压信号端VGL的第二电压信号Vgl传输至扫描信号端OUTPUT1，对扫描信号端OUTPUT1进行去噪。

本公开的一些实施例还提供一种栅极驱动电路200，参阅图12，包括至少两个级联的移位寄存器RS。

在一些实施例中，如图3和图12所示，在栅极驱动电路200的移位寄存器(RS1、RS2……RS(N))中，独立设置扫描信号输出端OUTPUT1和级联信号输出端OUTPUT2，通过扫描信号输出端OUTPUT1向与其连接的栅线GL输出栅极扫描信号Gate，通过级联信号输出端OUTPUT2输出级联信号。

示例性地，每相邻两个移位寄存器RS中，下一级移位寄存器RS的信号输入端INPUT与上一级的移位寄存器RS的级联信号输出端OUTPUT2耦接，第一级移位寄存器RS1的信号输入端INPUT与初始化信号端STV耦接。

在一些实施例中，栅极驱动电路200还包括第一时钟信号线LCK1、第二时钟信号线LCK2和第三时钟信号线LCK3，第一时钟信号线LCK1与每个移位寄存器RS的第一时钟信号端CK1耦接；第二时钟信号线LCK2与奇数级移位寄存器RS的第二时钟信号端CK2耦接；第三时钟信号线LCK3与偶数级移位寄存器RS的第二时钟信号端CK2耦接。

其中，如图13所示，图13中N-CK2为下一级移位寄存器RS的第二时钟信号端CK2的方波脉冲信号；N-CK2的上升沿与上一级移位寄存器RS的信号输出端OUTPUT的上升沿对齐。例如，CK2为与奇数级移位寄存器RS的第二时钟信号线LCK2所提供的方波脉冲信号，N-CK3为与偶数级移位寄存器RS的第三时钟信号线LCK3所提供的方波脉冲信号。

此外，本公开的一些实施中的栅极驱动电路200还包括第一电压信号线LVGL和第二电压信号线LVGH，第一电压信号线LVGL与每个移位寄存器RS的第一电压信号端VGL耦接；第二电压信号线LVGH与每个移位寄存器RS的第二电压信号端VGH耦接。

在本公开的实施例中，栅极驱动电路200中各级移位寄存器RS的级联方式以及与各时钟信号线的连接方式不限于此。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (23)

1.一种移位寄存器，其特征在于，包括：

输入电路，与信号输入端、第一电压信号端、和第一节点耦接；所述输入电路被配置为，在来自所述信号输入端的输入信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点；

第一控制电路，与所述第一节点、第一时钟信号端、第二电压信号端、和第二节点耦接；所述第一控制电路被配置为，在来自所述第一时钟信号端的第一时钟信号和所述第一节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第二节点；

第二控制电路，与所述第二节点、第二时钟信号端、和第三节点耦接；所述第二控制电路被配置为，在所述第二节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第三节点；

输出电路，与所述第三节点、所述第一电压信号端、和扫描信号输出端耦接；所述输出电路被配置为，在所述第三节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述扫描信号输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入电路还与所述第二电压信号端、和所述第二节点耦接；所述输入电路还被配置为，在来自所述信号输入端的输入信号和所述第二节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点；

所述第一控制电路还与所述第一电压信号端耦接；所述第一控制电路还被配置为，在来自所述第一时钟信号端的第一时钟信号和所述第一节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点；

所述第二控制电路还与所述第一电压信号端耦接；所述第二控制电路还被配置为，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第三节点；

所述输出电路还与所述第二电压信号端耦接；所述输出电路还被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制电路包括：

一级控制子电路，与所述第一节点、所述第二节点、所述第一电压信号端、所述第二电压信号端、和第四节点耦接；所述一级控制子电路被配置为，在所述第一节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点或将来自所述第二电压信号端的第二电压信号传输至所述第四节点；

二级控制子电路，与所述第一时钟信号端、所述第二节点、所述第一电压信号端、和所述第四节点耦接；所述二级控制子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将所述第四节点的电压或来自所述第一电压信号端的第一电压信号传输至所述第二节点。

4.根据权利要求3所述的移位寄存器，其特征在于，

所述一级控制子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第一节点耦接，所述第一晶体管的第一极与所述第一电压信号端耦接，所述第一晶体管的第二极与所述第二节点耦接；

第二晶体管，所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第二电压信号端耦接，所述第二晶体管的第二极与所述第四节点耦接；

所述二级控制子电路包括：

第三晶体管，所述第三晶体管的控制极与所述第一时钟信号端耦接，所述第三晶体管的第一极与所述第一电压信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；

第四晶体管，所述第四晶体管的控制极与所述第一时钟信号端耦接，所述第四晶体管的第一极与所述第四节点耦接，所述第四晶体管的第二极与所述第二节点耦接。

5.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制电路包括：

三级控制子电路，与所述第二节点、所述第一电压信号端、所述第二电压信号端和第五节点耦接；所述三级控制子电路被配置为，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述第五节点；

四级控制子电路，与所述第五节点、所述第一电压信号端、所述第二时钟信号端和所述第三节点耦接；所述四级控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二时钟信号端的第二时钟信号传输至所述第三节点。

6.根据权利要求5所述的移位寄存器，其特征在于，

所述三级控制子电路包括：

第五晶体管，所述第五晶体管的控制极与所述第二节点耦接，所述第五晶体管的第一极与所述第一电压信号端耦接，所述第五晶体管的第二极与所述第五节点耦接；

第六晶体管，所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第二电压信号端耦接，所述第六晶体管的第二极与所述第五节点耦接；

所述四级控制子电路包括：

第七晶体管，所述第七晶体管的控制极与所述第五节点耦接，所述第七晶体管的第一极与所述第一电压信号端耦接，所述第七晶体管的第二极与所述第三节点耦接；

第八晶体管，所述第八晶体管的控制极与所述第五节点耦接，所述第八晶体管的第一极与所述第二时钟信号端耦接，所述第八晶体管的第二极与所述第三节点耦接。

7.根据权利要求5所述的移位寄存器，其特征在于，所述第二控制电路还包括：

五级控制子电路，与所述第五节点、所述第一电压信号端、所述第二电压信号端、所述第二时钟信号端和所述第三节点耦接；所述五级控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第三节点。

8.根据权利要求7所述的移位寄存器，其特征在于，所述五级控制子电路包括：

第九晶体管，所述第九晶体管的控制极与所述第五节点耦接，所述第九晶体管的第一极与所述第一电压信号端耦接，所述第九晶体管的第二极与第六节点耦接；

第十晶体管，所述第十晶体管的控制极与所述第五节点耦接，所述第十晶体管的第一极与所述第二电压信号端耦接，所述第十晶体管的第二极与所述第六节点耦接；

第十一晶体管，所述第十一晶体管的控制极与所述第六节点耦接，所述第十一晶体管的第一极与所述第二时钟信号端耦接，所述第十一晶体管的第二极与所述第三节点耦接。

9.根据权利要求2所述的移位寄存器，其特征在于，所述第三节点还与级联信号输出端耦接，所述级联信号输出端被配置为，向其它移位寄存器输出级联信号。

10.根据权利要求2所述的移位寄存器，其特征在于，所述输出电路包括：

第十二晶体管，所述第十二晶体管的控制极与所述第三节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述扫描信号输出端耦接；

第十三晶体管，所述第十三晶体管的控制极与所述第三节点耦接，所述第十三晶体管的第一极与所述第二电压信号端耦接，所述第十三晶体管的第二极与所述扫描信号输出端耦接。

11.根据权利要求2所述的移位寄存器，其特征在于，所述输出电路包括串联的奇数个输出子电路，其中第一个输出子电路与所述第三节点耦接，最后一个输出子电路与所述扫描信号输出端耦接；

第一个输出子电路被配置为，在所述第三节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至相邻的下一个输出子电路；

最后一个输出子电路被配置为，在相邻的上一个输出子电路所输出的信号的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端；

奇数个输出子电路中除第一个和最后一个输出子电路以外的其他输出子电路被配置为，在相邻的上一个输出子电路所输出的信号的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至相邻的下一个输出子电路。

12.根据权利要求11所述的移位寄存器，其特征在于，所述输出电路包括：

第一输出子电路，与所述第三节点、所述第一电压信号端、所述第二电压信号端、和第七节点耦接；所述第一输出子电路被配置为，在所述第三节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述第七节点；

第二输出子电路，与所述第七节点、所述第一电压信号端、所述第二电压信号端、和第八节点耦接；所述第二输出子电路被配置为，在所述第七节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述第八节点；

第三输出子电路，与所述第八节点、所述第一电压信号端、所述第二电压信号端、和所述扫描信号输出端耦接；所述第三输出子电路被配置为，在所述第八节点的电压的控制下，将来自所述第一电压信号端的第一电压信号或来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端。

13.根据权利要求12所述的移位寄存器，其特征在于，

所述第一输出子电路包括：

第十二晶体管，所述第十二晶体管的控制极与所述第三节点耦接，所述第十二晶体管的第一极与所述第一电压信号端耦接，所述第十二晶体管的第二极与所述第七节点耦接；

第十三晶体管，所述第十三晶体管的控制极与所述第三节点耦接，所述第十三晶体管的第一极与所述第二电压信号端耦接，所述第十三晶体管的第二极与所述第七节点耦接；

所述第二输出子电路包括：

第十四晶体管，所述第十四晶体管的控制极与所述第七节点耦接，所述第十四晶体管的第一极与所述第一电压信号端耦接，所述第十四晶体管的第二极与所述第八节点耦接；

第十五晶体管，所述第十五晶体管的控制极与所述第七节点耦接，所述第十五晶体管的第一极与所述第二电压信号端耦接，所述第十五晶体管的第二极与所述第八节点耦接；

所述第三输出子电路包括：

第十六晶体管，所述第十六晶体管的控制极与所述第八节点耦接，所述第十六晶体管的第一极与所述第一电压信号端耦接，所述第十六晶体管的第二极与所述扫描信号输出端耦接；

第十七晶体管，所述第十七晶体管的控制极与所述第八节点耦接，所述第十七晶体管的第一极与所述第二电压信号端耦接，所述第十七晶体管的第二极与所述扫描信号输出端耦接。

14.根据权利要求2所述的移位寄存器，其特征在于，所述输入电路包括：

第一初始化子电路，与所述第一节点、所述第二节点、所述第一电压信号端、所述第二电压信号端、和第九节点耦接；所述第一初始化子电路被配置为，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点或将来自所述第二电压信号端的第二电压信号传输至所述第九节点；

第二初始化子电路，与所述信号输入端、所述第一节点、所述第一电压信号端、所述第二电压信号端、和所述第九节点耦接；所述第二初始化子电路被配置为，在来自所述信号输入端的输入信号的控制下，将来自所述第一电压信号端的第一电压信号或所述第九节点的电压传输至所述第一节点。

15.根据权利要求14所述的移位寄存器，其中，所述第一初始化子电路包括：

第十八晶体管，所述第十八晶体管的控制极与所述第二节点耦接，所述第十八晶体管的第一极与所述第一电压信号端耦接，所述第十八晶体管的第二极与所述第一节点耦接；

第十九晶体管，所述第十九晶体管的控制极与所述第二节点耦接，所述第十九晶体管的第一极与所述第二电压信号端耦接，所述第十九晶体管的第二极与所述第九节点耦接；

所述第二初始化子电路包括：

第二十晶体管，所述第二十晶体管的控制极与所述信号输入端耦接，所述第二十晶体管的第一极与所述第一电压信号端耦接，所述第二十晶体管的第二极与所述第一节点耦接；

第二十一晶体管，所述第二十一晶体管的控制极与所述信号输入端耦接，所述第二十一晶体管的第一极与所述第九节点耦接，所述第二十一晶体管的第二极与所述第一节点耦接。

16.根据权利要求1所述的移位寄存器，其特征在于，还包括：

复位电路，与所述第一电压信号端、所述第二节点、和复位信号端耦接；所述复位电路被配置为，在来自所述复位信号端的复位信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点。

17.根据权利要求16所述的移位寄存器，其特征在于，所述复位电路包括：

第二十二晶体管，所述第二十二晶体管的控制极与所述复位信号端耦接，所述第二十二晶体管的第一极与所述第一电压信号端耦接，所述第二十二晶体管的第二极与所述第二节点耦接。

18.根据权利要求1～17中任一项所述的移位寄存器，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第十八晶体管、第十九晶体管、第二十晶体管、和第二十一晶体管；

其中，第一晶体管、第三晶体管、第五晶体管、第七晶体管、第十八晶体管、和第二十晶体管为P型晶体管；第二晶体管、第四晶体管、第六晶体管、第八晶体管、第十九晶体管、和第二十一晶体管为N型晶体管；

所述移位寄存器的输出电路包括奇数个输出子电路，每个输出子电路包括一个P型晶体管和一个N型晶体管；

在所述移位寄存器还包括第九晶体管、第十晶体管、和第十一晶体管的情况下，第九晶体管和第十一晶体管为P型晶体管，第十晶体管为N型晶体管；

在所述移位寄存器还包括第二十二晶体管的情况下，第二十二晶体管为P型晶体管。

19.一种栅极驱动电路，其特征在于，包括：

至少两个级联的如权利要求1～18中任一项所述的移位寄存器。

20.根据权利要求19所述的栅极驱动电路，其特征在于，每相邻两个移位寄存器中，下一级移位寄存器的信号输入端与上一级的移位寄存器的级联信号输出端耦接，第一级移位寄存器的信号输入端与初始化信号端耦接；

所述栅极驱动电路还包括：

第一时钟信号线，与每个所述移位寄存器的第一时钟信号端耦接；

第二时钟信号线，与奇数级移位寄存器的第二时钟信号端耦接；

第三时钟信号线，与偶数级移位寄存器的第二时钟信号端耦接。

21.一种移位寄存器的驱动方法，其特征在于，应用于权利要求1～18中任一项所述的移位寄存器；一个帧周期包括充电阶段和输出阶段，所述驱动方法包括：

在所述充电阶段，

输入电路在来自信号输入端的输入信号的低电压的控制下，将来自第一电压信号端的第一电压信号传输至第一节点；

第一控制电路在来自第一时钟信号端的第一时钟信号的高电压以及所述第一节点的高电压的控制下，将来自第二电压信号端的第二电压信号传输至第二节点；

第二控制电路在所述第二节点的低电压的控制下，将来自第二时钟信号端的第二时钟信号的高电压传输至第三节点；

输出电路在所述第三节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至扫描信号输出端；

在所述输出阶段，

所述输入电路在所述第二节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点；

所述第一控制电路在来自第一时钟信号端的第一时钟信号的高电压以及所述第一节点的高电压的控制下，将来自第二电压信号端的第二电压信号传输至所述第二节点；

所述第二控制电路在所述第二节点的低电压的控制下，将来自第二时钟信号端的第二时钟信号的低电压传输至所述第三节点；

所述输出电路在所述第三节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述扫描信号输出端。

22.根据权利要求21所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器还包括复位电路；所述输入电路还与所述第二电压信号端、和所述第二节点耦接，所述第一控制电路还与所述第一电压信号端耦接，所述第二控制电路还与所述第一电压信号端耦接，所述输出电路还与所述第二电压信号端耦接；一个帧周期还包括去噪阶段和复位阶段，所述驱动方法还包括：

在所述去噪阶段，

所述输入电路在来自所述信号输入端的输入信号的高电压和所述第二节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点；

所述第一控制电路在来自所述第一时钟信号端的第一时钟信号的低电压和所述第一节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至第二节点；

所述第二控制电路在所述第二节点的高电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第三节点；

所述输出电路在所述第三节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述扫描信号输出端。

在所述复位阶段，

所述复位电路在来自复位信号端的复位信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点；

所述输入电路在来自信号输入端的输入信号的高电压以及所述第二节点的高电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点；

所述第一控制电路在所述第一节点的低电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点。

23.一种显示装置，包括：如权利要求19或20所述的栅极驱动电路。

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