WO2024131713A1 - 驱动电路、驱动方法、驱动模组和显示装置 - Google Patents

驱动电路、驱动方法、驱动模组和显示装置 Download PDF

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control
transistor
electrically connected
terminal
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French (fr)
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于子阳
邱海军
胡明
蒋志亮
吴建鹏
承天一
赵二瑾
陈文波
艾思飞
刘聪
郭永林
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京东方科技集团股份有限公司
成都京东方光电科技有限公司
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • the present disclosure relates to the field of display technology, and in particular to a driving circuit, a driving method, a driving module and a display device.
  • the AOD display screen is a screen that controls the partial lighting of the screen without lighting the entire mobile phone screen
  • static screens or seldom updated screens most of the pixel circuits on the entire screen do not need to update the pixel voltage, that is, most of the pixel circuits can be maintained at the original display brightness through low-leakage LTPO (low-temperature polycrystalline oxide) TFT (thin-film transistor), and the repeated refresh of these pixel circuits causes a waste of power consumption.
  • LTPO low-temperature polycrystalline oxide
  • TFT thin-film transistor
  • an embodiment of the present disclosure provides a driving circuit, including a first driving signal generating circuit, a first output control circuit, a first gating circuit, a first first energy storage circuit, a first second energy storage circuit and a first output circuit; N is a positive integer;
  • the first drive signal generating circuit is electrically connected to the first first control node, the first second control node and the Nth level drive signal output terminal respectively, and is used to generate and output the Nth level drive signal through the Nth level drive signal output terminal under the control of the potential of the first first control node and the potential of the first second control node;
  • the first output control circuit is electrically connected to the first first node, the first first control node and the first second node respectively, and is used to control the connection between the first first control node and the first second node under the control of the potential of the first first node;
  • the first gating circuit is electrically connected to the first first node, the gating input terminal and the gating control terminal respectively, and is used to control the gating input signal provided by the gating input terminal to be written into the first first node under the control of the gating control signal provided by the gating control terminal;
  • the first first energy storage circuit is electrically connected to the first first node and the first second node respectively, and is used to control the potential of the first second node according to the potential of the first first node;
  • the first and second energy storage circuits are electrically connected to the first and third control nodes and the N-th level output drive terminal, respectively. controlling the potential of the first third control node according to the N-th stage driving output signal provided by the N-th stage output driving terminal;
  • the first output circuit is electrically connected to the first second node, the first third control node, the first voltage terminal, the second voltage terminal and the N-th level output driver terminal respectively, and is used to control the connection between the N-th level output driver terminal and the first voltage terminal under the control of the potential of the first second node, and to control the connection between the N-th level output driver terminal and the second voltage terminal under the control of the potential of the first third control node;
  • the first third control node and the first second control node are different nodes.
  • the first gating circuit is used to control the writing of the gating input signal provided by the gating input terminal into the first first node when the potential of the first third node of the N-1th level is the second voltage and the potential of the Nth level driving signal is the second voltage.
  • the first gating circuit includes a first first transistor; the gate of the first first transistor is electrically connected to the gating control terminal, the first electrode of the first first transistor is electrically connected to the first first node, and the second electrode of the first first transistor is electrically connected to the gating input terminal.
  • the gating control terminal includes a first gating control terminal and a second gating control terminal;
  • the first gating circuit includes a first first transistor and a first second transistor;
  • the gate of the first first transistor is electrically connected to the first selection control terminal, the first electrode of the first first transistor is electrically connected to the first first node, and the second electrode of the first first transistor is electrically connected to the first electrode of the first second transistor;
  • the gate of the first second transistor is electrically connected to the second gate control terminal, and the second electrode of the first second transistor is electrically connected to the gate input terminal;
  • the first gating control terminal is the Nth level driving signal output terminal
  • the second gating control terminal is the first third node of the N-1th level
  • the first first transistor and the first second transistor are both p-type transistors
  • the first gating control terminal is the first third node of the N-1th stage
  • the second gating control terminal is the Nth stage driving signal output terminal
  • the first first transistor and the first second transistor are both p-type transistors
  • the first gating control terminal is the N-1th level driving signal output terminal
  • the second gating control terminal is the Nth level driving signal output terminal
  • the first first transistor is an n-type transistor
  • the first second transistor is a p-type transistor
  • the first gating control terminal is an N-th level driving signal output terminal
  • the second gating control terminal is an N-1-th level driving signal output terminal
  • the first first transistor is a p-type transistor
  • the first second transistor is an n-type transistor
  • the first gating control terminal is connected to the inverted signal of the N-1th level driving signal, the second gating control terminal is the output terminal of the Nth level driving signal, and the first first transistor and the first second transistor are both p-type transistors; or
  • the first gating control terminal is an output terminal of the Nth level driving signal, and the second gating control terminal is connected to the inverted signal of the N-1th level driving signal; the first first transistor and the first second transistor are both p-type transistors; or,
  • the first strobe control terminal is the N-1th level driving signal terminal, and the second strobe control terminal is connected to the Nth level driving signal terminal.
  • the first transistor and the first second transistor are both n-type transistors; or,
  • the first gating control terminal is connected to the inverted signal of the Nth level driving signal
  • the second gating control terminal is the N-1th level driving signal terminal
  • the first first transistor and the first second transistor are both n-type transistors.
  • the first first energy storage circuit includes a first first capacitor
  • the first second energy storage circuit includes a first second capacitor
  • the first end of the first first capacitor is electrically connected to the first first node, and the second end of the first first capacitor is electrically connected to the first second node;
  • the first end of the first second capacitor is electrically connected to the first third control node, and the second end of the first second capacitor is electrically connected to the Nth stage output driving end.
  • the first output control circuit includes a first third transistor
  • a gate of the first third transistor is electrically connected to the first first node, a first electrode of the first third transistor is electrically connected to the first first control node, and a second electrode of the first third transistor is electrically connected to the first second node.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first second node control circuit
  • the first second node control circuit is electrically connected to the first third control node, the first second node and the first voltage terminal respectively, and is used to control the connection between the first second node and the first voltage terminal under the control of the potential of the first third control node.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first second node control circuit
  • the first second node control circuit is electrically connected to the first third control node, the N-th level output driver terminal, the first second node and the first voltage terminal, respectively, and is used to control the connection between the first second node and the first voltage terminal under the control of the potential of the first third control node and the N-th level drive output signal provided by the N-th level output driver terminal.
  • the first second node control circuit includes a first fourth transistor
  • a gate of the first fourth transistor is electrically connected to the first third control node, a first electrode of the first fourth transistor is electrically connected to the first second node, and a second electrode of the first fourth transistor is electrically connected to the first voltage terminal.
  • the first second node control circuit includes a first fourth transistor and a first control transistor
  • the gate of the first fourth transistor is electrically connected to the first third control node, the first electrode of the first fourth transistor is electrically connected to the second electrode of the first control transistor, and the second electrode of the first fourth transistor is electrically connected to the first voltage terminal;
  • the gate of the first control transistor is electrically connected to the Nth stage output driving terminal, and the first electrode of the first control transistor is electrically connected to the first second node.
  • the first output circuit includes a first fifth transistor, a first sixth transistor and a first third capacitor;
  • the gate of the first fifth transistor is electrically connected to the first second node, and the first fifth transistor
  • the first electrode of the first fifth transistor is electrically connected to the first voltage terminal, and the second electrode of the first fifth transistor is electrically connected to the N-level output driving terminal;
  • the gate of the first sixth transistor is electrically connected to the first third control node, the first electrode of the first sixth transistor is electrically connected to the Nth stage output driving terminal, and the second electrode of the first sixth transistor is electrically connected to the second voltage terminal;
  • a first end of the first third capacitor is electrically connected to the first second node, and a second end of the first third capacitor is electrically connected to the first voltage end.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first initialization circuit
  • the first initialization circuit is electrically connected to the initial control terminal, the second voltage terminal and the first first node respectively, and is used to control the connection between the first first node and the second voltage terminal under the control of the initial control signal provided by the initial control terminal.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first first node control circuit
  • the first first node control circuit is electrically connected to the first fourth node, the second voltage terminal and the first first node respectively, and is used to control the connection between the first first node and the second voltage terminal under the control of the potential of the first fourth node.
  • the first initialization circuit includes a first seventh transistor
  • a gate of the first seventh transistor is electrically connected to the initial control terminal, a first electrode of the first seventh transistor is electrically connected to the first first node, and a second electrode of the first seventh transistor is electrically connected to the second voltage terminal.
  • the first first node control circuit includes a first eighth transistor
  • a gate of the first eighth transistor is electrically connected to the first fourth node, a first electrode of the first eighth transistor is electrically connected to the first first node, and a second electrode of the first eighth transistor is electrically connected to the second voltage terminal.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first third control node control circuit
  • the first third control node control circuit is electrically connected to the first first node, the first fifth node, the first second control node, the first third control node and the first sixth node, respectively, and is used to control the connection between the first fifth node and the first third control node under the control of the potential of the first first node, control the connection between the first second control node and the first sixth node under the control of the potential of the first sixth node, and control the connection between the first sixth node and the first third control node.
  • the first third control node control circuit includes a first ninth transistor, a first tenth transistor and a first eleventh transistor;
  • the gate of the first ninth transistor is electrically connected to the first first node, the first electrode of the first ninth transistor is electrically connected to the first fifth node, and the second electrode of the first ninth transistor is electrically connected to the first third control node;
  • the gate electrode of the first tenth transistor and the second electrode of the first tenth transistor are both electrically connected to the first sixth node, and the first electrode of the first tenth transistor is electrically connected to the first second control node;
  • the gate of the first eleventh transistor and the first electrode of the first eleventh transistor are both electrically connected to the first sixth node, and the second electrode of the first eleventh transistor is electrically connected to the first third control node.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first output pull-down circuit
  • the first output pull-down circuit is electrically connected to the first first control node, the Nth level drive signal output terminal and the second voltage terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the second voltage terminal under the control of the potential of the first first control node.
  • the first drive signal generating circuit includes a first first drive output circuit, a first second drive output circuit, a first first control node control circuit and a first second control node control circuit;
  • the first first control node control circuit is used to control the potential of the first first control node
  • the first second control node control circuit is used to control the potential of the first second control node
  • the first first drive output circuit is electrically connected to the first first control node, the first voltage terminal and the Nth level drive signal output terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the first voltage terminal under the control of the potential of the first first control node;
  • the first second drive output circuit is electrically connected to the first second control node, the second voltage terminal and the Nth level drive signal output terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the second voltage terminal under the control of the potential of the first second control node.
  • the first first control node control circuit includes a first seventh node control circuit, a first eighth node control circuit, a first third node control circuit and a first first control circuit;
  • the first seventh-node control circuit is electrically connected to the seventh node, the second voltage terminal, the first clock signal terminal and the first fifth node, respectively, and is used to control the first seventh node to be connected to the second voltage terminal under the control of the first clock signal provided by the first clock signal terminal, and to control the first seventh node to be connected to the first clock signal terminal under the control of the potential of the first fifth node;
  • the first eighth node control circuit is electrically connected to the second voltage terminal, the first seventh node and the first eighth node respectively, and is used to control the connection between the first seventh node and the first eighth node under the control of the second voltage signal provided by the second voltage terminal;
  • the first third node control circuit is electrically connected to the first eighth node, the second clock signal terminal and the first third node respectively, and is used to control the first third node to be electrically connected to the second clock signal terminal under the control of the potential of the first eighth node, and to control the potential of the first third node according to the potential of the first eighth node;
  • the first first control circuit is electrically connected to the second clock signal terminal, the first third node, the first first control node, the first fifth node and the first voltage terminal, respectively, and is used to control the connection between the first third node and the first first control node under the control of the second clock signal provided by the second clock signal terminal, and to control the connection between the first first control node and the first voltage terminal under the control of the potential of the first fifth node.
  • the first second control node control circuit includes a first sixth node control circuit, a first fifth node control circuit, a first ninth node control circuit, a first fourth node control circuit and a first second control circuit. Circuit;
  • the first sixth node control circuit is electrically connected to the second voltage terminal, the first ninth node, the first sixth node and the first fourth node respectively, and is used to control the connection between the first ninth node and the first sixth node under the control of the second voltage signal provided by the second voltage terminal, and control the potential of the first sixth node according to the potential of the first fourth node;
  • the first fifth node control circuit is electrically connected to the N-1th level drive signal output terminal, the first clock signal terminal, the first fifth node, the initial control terminal and the first voltage terminal respectively, and is used to control the first fifth node to be connected to the N-1th level drive signal output terminal under the control of the first clock signal provided by the first clock signal terminal, and to control the first fifth node to be connected to the first voltage terminal under the control of the initial control signal provided by the initial control terminal;
  • the first ninth node control circuit is electrically connected to the first clock signal terminal, the N-1th level drive signal output terminal and the first ninth node respectively, and is used to control the connection between the first ninth node and the N-1th level drive signal output terminal under the control of the first clock signal provided by the first clock signal terminal;
  • the first fourth node control circuit is electrically connected to the first seventh node, the first voltage terminal, the first fourth node, the second clock signal terminal and the first sixth node, respectively, and is used to control the first fourth node to be connected to the first voltage terminal under the control of the potential of the first seventh node, and to control the first fourth node to be connected to the second clock signal terminal under the control of the potential of the first sixth node;
  • the first second control circuit is electrically connected to the second voltage terminal, the first fifth node and the first second control node respectively, and is used to control the connection between the first fifth node and the first second control node under the control of the second voltage signal provided by the second voltage terminal.
  • the first seventh-node control circuit includes a first twelfth transistor and a first thirteenth transistor
  • the first eighth-node control circuit includes a first fourteenth transistor
  • the first third-node control circuit includes a first fifteenth transistor and a first fourth capacitor
  • the first first control circuit includes a first sixteenth transistor and a first seventeenth transistor
  • the gate of the first twelfth transistor is electrically connected to the first clock signal terminal, the first electrode of the first twelfth transistor is electrically connected to the second voltage terminal, and the second electrode of the first twelfth transistor is electrically connected to the first seventh node;
  • the gate of the first thirteenth transistor is electrically connected to the first fifth node, the first electrode of the first thirteenth transistor is electrically connected to the first seventh node, and the second electrode of the first thirteenth transistor is electrically connected to the first clock signal terminal;
  • the gate of the first fourteenth transistor is electrically connected to the second voltage terminal, the first electrode of the first fourteenth transistor is electrically connected to the first seventh node, and the second electrode of the first fourteenth transistor is electrically connected to the first eighth node;
  • the gate of the first fifteenth transistor is electrically connected to the first eighth node, the first electrode of the first fifteenth transistor is electrically connected to the second clock signal terminal, and the second electrode of the first fifteenth transistor is electrically connected to the first
  • the third node is electrically connected;
  • the first end of the first fourth capacitor is electrically connected to the first eighth node, and the second end of the first fourth capacitor is electrically connected to the first third node;
  • the gate of the first sixteenth transistor is electrically connected to the second clock signal terminal, the first electrode of the first sixteenth transistor is electrically connected to the first third node, and the second electrode of the first sixteenth transistor is electrically connected to the first first control node;
  • the gate of the first seventeenth transistor is electrically connected to the first fifth node, the first electrode of the first seventeenth transistor is electrically connected to the first first control node, and the second electrode of the first seventeenth transistor is electrically connected to the first voltage terminal.
  • the first sixth-node control circuit includes a first eighteenth transistor and a first fifth capacitor
  • the first fifth-node control circuit includes a first nineteenth transistor and a first twentieth transistor
  • the first ninth-node control circuit includes a first twenty-first transistor
  • the first fourth-node control circuit includes a first twenty-second transistor and a first twenty-third transistor
  • the first second control circuit includes a first twenty-fourth transistor
  • the gate of the first eighteenth transistor is electrically connected to the second voltage terminal, the first electrode of the first eighteenth transistor is electrically connected to the first ninth node, and the second electrode of the first eighteenth transistor is electrically connected to the first sixth node;
  • the first end of the first fifth capacitor is electrically connected to the first fourth node, and the second end of the first fifth capacitor is electrically connected to the first sixth node;
  • the gate of the first nineteenth transistor is electrically connected to the first clock signal terminal, the first electrode of the first nineteenth transistor is electrically connected to the N-1th stage driving signal output terminal, and the second electrode of the first nineteenth transistor is electrically connected to the first fifth node;
  • the gate of the first twentieth transistor is electrically connected to the initial control terminal, the first electrode of the first twentieth transistor is electrically connected to the first voltage terminal, and the second electrode of the first twentieth transistor is electrically connected to the first fifth node;
  • the gate of the first 21st transistor is electrically connected to the first clock signal terminal, the first electrode of the first 21st transistor is electrically connected to the N-1th stage driving signal output terminal, and the second electrode of the first 21st transistor is electrically connected to the first ninth node;
  • the gate of the first twenty-second transistor is electrically connected to the first seventh node, the first electrode of the first twenty-second transistor is electrically connected to the first voltage terminal, and the second electrode of the first twenty-second transistor is electrically connected to the first fourth node;
  • the gate of the first twenty-third transistor is electrically connected to the first sixth node, the first electrode of the first twenty-third transistor is electrically connected to the first fourth node, and the second electrode of the first twenty-third transistor is electrically connected to the second clock signal terminal;
  • the gate of the first twenty-fourth transistor is electrically connected to the second voltage terminal, and the first twenty-fourth transistor
  • the first electrode of is electrically connected to the first ninth node, and the second electrode of the first twenty-fourth transistor is electrically connected to the first second control node.
  • the first first drive output circuit includes a first twenty-fifth transistor and a first sixth capacitor
  • the first second drive output circuit includes a first twenty-sixth transistor and a first seventh capacitor
  • the gate of the first twenty-fifth transistor is electrically connected to the first first control node, the first electrode of the first twenty-fifth transistor is electrically connected to the first voltage terminal, and the second electrode of the first twenty-fifth transistor is electrically connected to the Nth level driving signal output terminal;
  • a first end of the first sixth capacitor is electrically connected to the first first control node, and a second end of the first sixth capacitor is electrically connected to the first voltage end;
  • the gate of the first twenty-sixth transistor is electrically connected to the first second control node, the first electrode of the first twenty-sixth transistor is electrically connected to the Nth stage driving signal output terminal, and the second electrode of the first twenty-sixth transistor is electrically connected to the second voltage terminal;
  • the first end of the first seventh capacitor is electrically connected to the Nth stage driving signal output terminal, and the second end of the first seventh capacitor is electrically connected to the second voltage terminal.
  • the first output pull-down circuit comprises a first twenty-seventh transistor
  • the gate of the first twenty-seventh transistor is electrically connected to the first first control node, the first electrode of the first twenty-seventh transistor is electrically connected to the Nth level drive signal output terminal, and the second electrode of the first twenty-seventh transistor is electrically connected to the second voltage terminal.
  • an embodiment of the present disclosure provides a driving method, which is applied to the above-mentioned driving circuit, and the driving method includes:
  • the first driving signal generating circuit generates an N-th level driving signal under the control of the potential of the first first control node and the potential of the first second control node and outputs the N-th level driving signal through the N-th level driving signal output terminal;
  • the first output control circuit controls the connection between the first first control node and the first second node under the control of the potential of the first first node
  • the first gating circuit controls the gating input signal to be written into the first first node under the control of the gating control signal
  • a first first energy storage circuit controls the potential of the first second node according to the potential of the first first node
  • the first second energy storage circuit controls the potential of the first third control node according to the Nth level driving output signal provided by the Nth level output driving terminal;
  • the first output circuit controls the Nth level output driving terminal to be connected to the first voltage terminal under the control of the potential of the first second node, and the first output circuit controls the Nth level output driving terminal to be connected to the second voltage terminal under the control of the potential of the first third control node;
  • the first third control node and the first second control node are different nodes, and N is a positive integer.
  • an embodiment of the present disclosure provides a driving module, comprising a plurality of stages of the above-mentioned driving circuits;
  • the Nth stage driving circuit is electrically connected to the driving signal output terminal included in the N-1th stage driving circuit; N is a positive integer.
  • an embodiment of the present disclosure provides a display device, comprising the above-mentioned driving module.
  • FIG1 is a structural diagram of a driving circuit according to an embodiment of the present disclosure.
  • FIG2 is a circuit diagram of a related pixel circuit
  • FIG3 is a working timing diagram of the related pixel circuit shown in FIG2 ;
  • FIG4 is a circuit diagram of a related pixel circuit
  • FIG. 5 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 6 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 7 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 8 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 9 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure.
  • FIG. 10 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 11 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 12 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 13 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG. 14 is a circuit diagram of at least one embodiment of a first gating circuit in a driving circuit according to an embodiment of the present disclosure
  • FIG15 is a circuit diagram of at least one embodiment of a first inverter
  • FIG16 is a circuit diagram of at least one embodiment of a second inverter
  • FIG17A is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG17B is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG18A is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG18B is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG18C is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG18D is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG19A is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG19B is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG19C is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG19D is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG20A is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG20B is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG20C is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG20D is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG21A is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG21B is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG21C is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG21D is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG22A is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG22B is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG22C is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG22D is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG23 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG. 24A is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG24B is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG24;
  • FIG25 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG26 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG27 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG28 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG29 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG30 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG31 is a structural diagram of a driving circuit according to an embodiment of the present disclosure.
  • FIG32 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG33 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG34 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG35 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG36 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG37 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG38 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG39 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG40 is an operation timing diagram of at least one embodiment of the driving circuit shown in FIG39;
  • FIG41 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG39;
  • FIG42 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG43 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG44 is a structural diagram of a driving circuit according to an embodiment of the present disclosure.
  • FIG45 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG46 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG47 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG48 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG49 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG50 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG51 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG50;
  • FIG52 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG50;
  • FIG53 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG54 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG53;
  • FIG55 is a structural diagram of a driving circuit according to an embodiment of the present disclosure.
  • FIG56 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG57 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG58 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG59 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG60 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG61 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG62 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG63 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG62;
  • FIG64 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG62;
  • FIG65 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG66 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG65;
  • FIG67 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG68 is an operation timing diagram of at least one embodiment of the driving circuit shown in FIG67;
  • FIG69 is a structural diagram of a driving circuit according to an embodiment of the present disclosure.
  • FIG70 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG71 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG72 is a structural diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG73 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG74 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG73;
  • FIG75 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG73;
  • FIG76 is a circuit diagram of a driving circuit according to at least one embodiment of the present disclosure.
  • FIG77 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG76;
  • FIG78 is a structural diagram of a driving module according to at least one embodiment of the present disclosure.
  • FIG79 is a timing diagram of the operation of at least one embodiment of the driving module shown in FIG78;
  • FIG80 is a waveform diagram of a first clock signal provided by GCK and a second clock signal provided by GCB.
  • the transistors used in all embodiments of the present disclosure may be thin film transistors or field effect transistors or other devices with the same characteristics.
  • one of the electrodes is called the first electrode and the other is called the second electrode.
  • the first electrode when the transistor is a thin film transistor or a field effect transistor, the first electrode may be a drain electrode, and the second electrode may be a source electrode; or, the first electrode may be a source electrode, and the second electrode may be a drain electrode.
  • the driving circuit described in the embodiment of the present disclosure includes a first driving signal generating circuit 110 , a first gating circuit 111 , a first output control circuit 112 , a first output circuit 113 , a first first energy storage circuit 114 and a first second energy storage circuit 115 ; N is a positive integer;
  • the first drive signal generating circuit 110 is electrically connected to the first first control node NC1-1, the first second control node NC1-2 and the N-th level drive signal output terminal NS(N) respectively, and is used to generate and output the N-th level drive signal through the N-th level drive signal output terminal NS(N) under the control of the potential of the first first control node NC1-1 and the potential of the first second control node NC1-2;
  • the first gating circuit 111 is electrically connected to the first first node N1-1, the gating input terminal VCT and the gating control terminal CX respectively, and is used to control the gating input signal provided by the gating input terminal VCT to be written into the first first node N1-1 under the control of the gating control signal provided by the gating control terminal CX;
  • the first output control circuit 112 is electrically connected to the first first node N1-1, the first first control node NC1-1 and the first second node N1-2 respectively, and is used to control the connection between the first first control node NC1-1 and the first second node N1-2 under the control of the potential of the first first node N1-1;
  • the first first energy storage circuit 114 is electrically connected to the first first node N1-1 and the first second node N1-2 respectively, and is used to control the potential of the first second node N1-2 according to the potential of the first first node N1-1;
  • the first second energy storage circuit 115 is electrically connected to the first third control node NC1-3 and the N-th level output driving terminal NO(N) respectively, and is used to control the potential of the first third control node NC1-3 according to the N-th level driving output signal provided by the N-th level output driving terminal NO(N);
  • the first output circuit 113 is electrically connected to the first second node N1-2, the first third control node NC1-3, the first voltage terminal V1, the second voltage terminal V2 and the N-th level output driver terminal NO(N), respectively, and is used to control the connection between the N-th level output driver terminal NO(N) and the first voltage terminal V1 under the control of the potential of the first second node N1-2, and to control the connection between the N-th level output driver terminal NO(N) and the second voltage terminal V2 under the control of the potential of the first third control node NC1-3;
  • the first third control node NC1-3 and the first second control node NC1-2 are different nodes.
  • the first driving signal generating circuit 110 When the embodiment of the driving circuit shown in FIG. 1 of the present disclosure is working, the first driving signal generating circuit 110 generates and outputs the N-th level driving signal through the N-th level driving signal output terminal NS(N) under the control of the potential of the first first control node NC1-1 and the potential of the first second control node NC1-2; the first gating circuit 111 controls the gating input terminal VCT under the control of the gating control signal provided by the gating control terminal CX.
  • the provided selection input signal is written into the first first node N1-1; the first output control circuit 112 controls the connection between the first first control node NC1-1 and the first second node N1-2 under the control of the potential of the first first node N1-1; the first first energy storage circuit 114 controls the potential of the first second node N1-2 according to the potential of the first first node N1-1; the first second energy storage circuit 115 controls the potential of the first third control node NC1-3 according to the Nth level drive output signal provided by the Nth level output drive terminal NO(N); the first output circuit 113 controls the connection between the Nth level output drive terminal NO(N) and the first voltage terminal V1 under the control of the potential of the first second node N1-2, and controls the connection between the Nth level output drive terminal NO(N) and the second voltage terminal V2 under the control of the potential of the first third control node NC1-3.
  • the first voltage terminal may be a high voltage terminal, but is not limited thereto.
  • the embodiment of the driving circuit shown in FIG. 1 of the present disclosure may be an N-th stage driving circuit.
  • the first gating circuit 111 Before the Nth stage driving signal providing stage, the first gating circuit 111 writes the gating input signal provided by the gating input terminal VCT into the first first node N1-1 under the control of the gating control signal;
  • the N-th level driving signal output terminal NS(N) outputs a high voltage signal
  • the potential of the first first node N1-1 is a high voltage
  • the first output control circuit 112 controls the first first control node NC1-1 to be disconnected from the first second node N1-2 under the control of the potential of the first first node N1-1
  • the first first energy storage circuit 114 controls the potential of the first second node N1-2 to be a high voltage according to the potential of the first first node N1-1
  • the first output circuit 113 controls the output driving terminal NO(N) to maintain the output low voltage signal, so as to control the corresponding row pixel circuit not to update the pixel voltage;
  • the N-th level drive signal output terminal NS(N) When the selection input signal is a low voltage signal, in the N-th level drive signal providing stage, the N-th level drive signal output terminal NS(N) outputs a high voltage signal, and the potential of the first first node N1-1 is a low voltage.
  • the first output control circuit 112 under the control of the potential of the first first node N1-1, controls the connection between the first first control node NC1-1 and the first second node N1-2, so that the potential of the first second node N1-2 is a low voltage.
  • the first output circuit 113 under the control of the potential of the first second node N1-2, controls the connection between the output drive terminal NO(N) and the first voltage terminal V1, so that NO(N) outputs a high voltage signal, which can control the corresponding row pixel circuit to update the pixel voltage.
  • the disclosed embodiment can realize the update of a partial picture of the display screen by controlling the selection input signal provided by the selection input terminal VCT, thereby reducing power consumption, or realize ultra-low power consumption of OLED display products such as wearable products, mobile terminals, NB (notebook computers) by partial update of the display picture.
  • the related pixel circuit may include a first display control transistor M1, a second display control transistor M2, a driving transistor M3, a fourth display control transistor M4, a fifth display control transistor M5, a sixth display control transistor M6, a seventh display control transistor M7, a storage capacitor Cst and an organic light emitting diode O1;
  • the gate of M1 is electrically connected to the first reset terminal NR(N), the source of M1 is electrically connected to the initial voltage terminal I1, and the drain of M1 is electrically connected to the gate of M3;
  • the gate of M2 is electrically connected to the first scanning terminal NG(N), the source of M2 is electrically connected to the gate of M3, and the drain of M2 is electrically connected to the drain of M3;
  • the gate of M4 is electrically connected to the second scanning terminal PG(N), the source of M4 is electrically connected to the data line D1, and the drain of M4 is electrically connected to the source of M3;
  • the gate of M5 is electrically connected to the light emitting control terminal E(N), the source of M5 is electrically connected to the power supply voltage terminal ELVDD, and the drain of M5 is electrically connected to the source of M3;
  • the gate of M6 is electrically connected to the light emitting control terminal E(N), the source of M6 is electrically connected to the drain of M3, the drain of M6 is electrically connected to the anode of O1; the cathode of O1 is electrically connected to the low level terminal ELVSS;
  • the gate of M7 is electrically connected to the second scanning terminal PG(N), the source of M7 is electrically connected to the initial voltage terminal I1, and the drain of M7 is electrically connected to the anode of O1.
  • the first reset terminal NR(N) may be the N-1th stage first scan terminal NG(N), but is not limited thereto.
  • M1 and M2 are n-type transistors
  • M3, M4, M5, M6 and M7 are all p-type transistors
  • M1 and M2 are IGZO TFTs with small leakage current
  • M3, M4, M5, M6 and M7 are all LTPS TFTs.
  • M1 and M2 are IGZO TFTs.
  • IGZO TFT can ensure that Cst can maintain the gate voltage of M3 for a longer time.
  • the second scanning terminal PG (N) is responsible for resetting the voltage of the anode of O1 and writing the data voltage on the data line into the source of the driving transistor
  • the first scanning terminal NG (N) is responsible for resetting Cst, extracting Vth (Vth is the threshold voltage of the driving transistor) and writing the data voltage into the gate of the driving transistor.
  • the first scanning signal provided by the first scanning terminal NG(N) and the second scanning signal provided by the second scanning terminal PG(N) may be in opposite phases to each other, but the present invention is not limited thereto.
  • the driving circuit described in at least one embodiment of the present disclosure may provide the first scanning signal to the first scanning terminal NG(N) via the output driving terminal NO(N), but the present invention is not limited thereto.
  • the display cycle may include a first display control stage t1 , a second display control stage t2 and a third display control stage t3 which are set successively;
  • E(N) outputs a high voltage signal
  • NR(N) provides a high voltage signal
  • PG(N) provides a high voltage signal
  • NG(N) provides a low voltage signal
  • M5 and M6 are turned off, M1 is turned on, and the potential of the gate of M3 is pulled down to the initial voltage Vinit; the initial voltage terminal I1 is used to provide the initial voltage Vinit;
  • E(N) outputs a high voltage signal
  • NR(N) provides a low voltage signal
  • PG(N) Provide a low voltage signal
  • NG (N) provides a high voltage signal
  • M5 and M6 are turned off
  • M1 is turned off
  • M2 is turned on
  • M4 is turned on
  • M2 and M3 form a diode structure
  • the data voltage Vdata provided by the data line D1 charges Cst until M3 is turned off.
  • the gate voltage of M3 is Vdata+Vth
  • Vth is the threshold voltage of M3
  • M7 is turned on to reset the anode voltage of O1;
  • E(N) outputs a low voltage signal
  • NR(N) provides a low voltage signal
  • PG(N) provides a high voltage signal
  • NG(N) provides a low voltage signal
  • M5 and M6 are turned on, M3 drives O1 to emit light; O1 emits light according to the voltage setting of Vdata.
  • NG(N) can control whether the data voltage Vdata (the data voltage Vdata can be the pixel voltage) is written into the gate of M3 in the second display control stage.
  • FIG. 4 is a circuit diagram of a related pixel circuit.
  • the related pixel circuit may include a first display control transistor M1, a second display control transistor M2, a driving transistor M3, a fourth display control transistor M4, a fifth display control transistor M5, a sixth display control transistor M6, a seventh display control transistor M7, a storage capacitor Cst and an organic light emitting diode O1;
  • the gate of M1 is electrically connected to the third reset terminal RST1, the source of M1 is electrically connected to the initial voltage terminal I1, and the drain of M1 is electrically connected to the drain of M3;
  • the gate of M2 is electrically connected to the first scanning terminal NG(N), the source of M2 is electrically connected to the gate of M3, and the drain of M2 is electrically connected to the drain of M3;
  • the gate of M4 is electrically connected to the second scanning terminal PG(N), the source of M4 is electrically connected to the data line D1, and the drain of M4 is electrically connected to the source of M3;
  • the gate of M5 is electrically connected to the light emitting control terminal E(N), the source of M5 is electrically connected to the power supply voltage terminal ELVDD, and the drain of M5 is electrically connected to the source of M3;
  • the gate of M6 is electrically connected to the light emitting control terminal E(N), the source of M6 is electrically connected to the drain of M3, the drain of M6 is electrically connected to the anode of O1; the cathode of O1 is electrically connected to the low level terminal ELVSS;
  • the gate of M7 is electrically connected to the fourth reset terminal RST2 , the source of M7 is electrically connected to the initial voltage terminal I1 , and the drain of M7 is electrically connected to the anode of O1 .
  • NG(N) can control whether the data voltage Vdata on the data line D1 is written into the gate of the driving transistor M3.
  • the first scanning signal provided by NG(N) can be used to control the opening or closing of the first second transistor to control whether the data voltage on the data line is written into the gate of the driving transistor, thereby controlling whether the brightness of the pixel circuit of this row is updated; when NG(N) outputs a high voltage signal, the first second transistor is turned on, and the brightness of the pixel circuit of this row can be updated; when NG(N) outputs a low voltage signal, the first second transistor is always turned off, and the change of the data voltage on the data line will not be written into the gate of the driving transistor, and the luminous brightness of the organic light emitting diode will not change, that is, the display brightness of the pixel circuit of the current row in the current frame remains unchanged.
  • the pixel brightness can be refreshed by controlling the opening or closing of the N-type transistor, so when you want to achieve non-refresh of some pixels, just ensure that the N-type transistor is turned off.
  • the first selection circuit is used to control the writing of the selection input signal provided by the selection input terminal into the first first node when the potential of the first third node of the N-1 level is the second voltage and the potential of the N-level driving signal is the second voltage.
  • the second voltage may be a low voltage, but is not limited thereto.
  • the first gating circuit includes a first first transistor; the gate of the first first transistor is electrically connected to the gating control terminal, the first electrode of the first first transistor is electrically connected to the first first node, and the second electrode of the first first transistor is electrically connected to the gating input terminal.
  • the first gating circuit may include a first first transistor T1 - 1 ;
  • the gate of the first first transistor T1-1 is electrically connected to the gate control terminal S0, the drain of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the source of the first first transistor T1-1 is electrically connected to the gate input terminal VCT;
  • T1-1 is a p-type transistor.
  • the first gating circuit may include a first first transistor T1 - 1 ;
  • the gate of the first first transistor T1-1 is electrically connected to the gate control terminal S0, the source of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the drain of the first first transistor T1-1 is electrically connected to the gate input terminal VCT;
  • T1-1 is an n-type transistor.
  • the gating control terminal includes a first gating control terminal and a second gating control terminal;
  • the first gating circuit includes a first first transistor and a first second transistor;
  • the gate of the first first transistor is electrically connected to the first selection control terminal, the first electrode of the first first transistor is electrically connected to the first first node, and the second electrode of the first first transistor is electrically connected to the first electrode of the first second transistor;
  • the gate of the first second transistor is electrically connected to the second gate control terminal, and the second electrode of the first second transistor is electrically connected to the gate input terminal;
  • the first gating control terminal is the Nth level driving signal output terminal
  • the second gating control terminal is the first third node of the N-1th level
  • the first first transistor and the first second transistor are both p-type transistors
  • the first gating control terminal is the first third node of the N-1th stage
  • the second gating control terminal is the Nth stage driving signal output terminal
  • the first first transistor and the first second transistor are both p-type transistors
  • the first gating control terminal is the N-1th level driving signal output terminal
  • the second gating control terminal is the Nth level driving signal output terminal
  • the first first transistor is an n-type transistor
  • the first second transistor is a p-type transistor
  • the first gating control terminal is an N-th level driving signal output terminal
  • the second gating control terminal is an N-1-th level driving signal output terminal
  • the first first transistor is a p-type transistor
  • the first second transistor is an n-type transistor
  • the first gating control terminal is connected to the inverted signal of the N-1th level driving signal, the second gating control terminal is the output terminal of the Nth level driving signal, and the first first transistor and the first second transistor are both p-type transistors; or
  • the first gating control terminal is an output terminal of the Nth level driving signal, and the second gating control terminal is connected to the inverted signal of the N-1th level driving signal; the first first transistor and the first second transistor are both p-type transistors; or,
  • the first gating control terminal is the N-1th level driving signal terminal, the second gating control terminal is connected to the inverted signal of the Nth level driving signal, and the first first transistor and the first second transistor are both n-type transistors; or
  • the first gating control terminal is connected to the inverted signal of the Nth level driving signal
  • the second gating control terminal is the N-1th level driving signal terminal
  • the first first transistor and the first second transistor are both n-type transistors.
  • the first gating circuit may include a first first transistor T1 - 1 and a first second transistor T1 - 2 ;
  • the gate of the first first transistor T1-1 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), the source of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the drain of the first first transistor T1-1 is electrically connected to the drain of the first second transistor T1-2;
  • the gate of the first second transistor T1-2 is electrically connected to the Nth stage driving signal output terminal NS(N), and the source of the first second transistor T1-2 is electrically connected to the gate input terminal VCT;
  • T1-1 is an n-type transistor
  • T1-2 is a p-type transistor.
  • the first gating circuit may include a first first transistor T1 - 1 and a first second transistor T1 - 2 ;
  • the gate of the first first transistor T1-1 is electrically connected to the N-th stage driving signal output terminal NS(N), the drain of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the source of the first first transistor T1-1 is electrically connected to the source of the first second transistor T1-2;
  • the gate of the first second transistor T1-2 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the drain of the first second transistor T1-2 is electrically connected to the gate input terminal VCT;
  • T1-1 is a p-type transistor
  • T1-2 is an n-type transistor
  • the first gating circuit may include a first first transistor T1 - 1 and a first second transistor T1 - 2 ;
  • the gate of the first first transistor T1-1 is electrically connected to the first third node N1-3 (N-1) of the N-1th stage, the drain of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the source of the first first transistor T1-1 is electrically connected to the drain of the first second transistor T1-2;
  • the gate of the first second transistor T1-2 is electrically connected to the Nth stage driving signal output terminal NS(N), and the source of the first second transistor T1-2 is electrically connected to the gate input terminal VCT;
  • T1-1 is a p-type transistor
  • T1-2 is a p-type transistor.
  • the first third node N1-3(N-1) of the N-1th stage may be the first third node in the N-1th stage driving circuit.
  • the first gating circuit may include a first first transistor T1 - 1 and a first second transistor T1 - 2 ;
  • the gate of the first first transistor T1-1 is electrically connected to the N-th stage driving signal output terminal NS(N), the drain of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the source of the first first transistor T1-1 is electrically connected to the drain of the first second transistor T1-2;
  • the gate of the first second transistor T1-2 is electrically connected to the first third node N1-3 (N-1) of the N-1th stage, and the source of the first second transistor T1-2 is electrically connected to the gate input terminal VCT;
  • T1-1 is a p-type transistor
  • T1-2 is a p-type transistor.
  • the first gating circuit may include a first first transistor T1 - 1 and a first second transistor T1 - 2 ;
  • the gate of the first first transistor T1-1 is electrically connected to the first inverted driving signal terminal NGI1, the drain of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the source of the first first transistor T1-1 is electrically connected to the drain of the first second transistor T1-2; the first inverted driving signal provided by the first inverted driving signal terminal NGI1 is inverted with the N-1th level driving signal provided by the N-1th level driving signal output terminal NS(N-1);
  • the gate of the first second transistor T1-2 is electrically connected to the Nth stage driving signal output terminal NS(N), and the source of the first second transistor T1-2 is electrically connected to the gate input terminal VCT;
  • T1-1 is a p-type transistor
  • T1-2 is a p-type transistor.
  • the first gating circuit may include a first first transistor T1 - 1 and a first second transistor T1 - 2 ;
  • the gate of the first first transistor T1-1 is electrically connected to the N-th stage driving signal output terminal NS(N), the drain of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the source of the first first transistor T1-1 is electrically connected to the drain of the first second transistor T1-2;
  • the gate of the first second transistor T1-2 is electrically connected to the first inverted driving signal terminal NGI1, and the source of the first second transistor T1-2 is electrically connected to the selection input terminal VCT; the first inverted driving signal provided by the first inverted driving signal terminal NGI1 is inverted with the N-1th level driving signal provided by the N-1th level driving signal output terminal NS(N-1);
  • T1-1 is a p-type transistor
  • T1-2 is a p-type transistor.
  • the first gating circuit may include a first first transistor T1 - 1 and a first second transistor T1 - 2 ;
  • the gate of the first first transistor T1-1 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), the source of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the drain of the first first transistor T1-1 is electrically connected to the source of the first second transistor T1-2;
  • the gate of the first second transistor T1-2 is electrically connected to the second inverted driving signal terminal NGI2, and the drain of the first second transistor T1-2 is electrically connected to the selection input terminal VCT; the second inverted driving signal provided by the second inverted driving signal terminal NGI2 is inverted with the N-th level driving signal provided by the N-th level driving signal output terminal NS(N);
  • T1-1 is an n-type transistor
  • T1-2 is an n-type transistor.
  • the first gating circuit may include a first first transistor T1-1 and a first second transistor Tube T1-2;
  • the gate of the first first transistor T1-1 is electrically connected to the second inverted driving signal terminal NGI2, the source of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the drain of the first first transistor T1-1 is electrically connected to the source of the first second transistor T1-2; the second inverted driving signal provided by the second inverted driving signal terminal NGI2 is inverted with the N-th level driving signal provided by the N-th level driving signal output terminal NS(N);
  • the gate of the first second transistor T1-2 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the drain of the first second transistor T1-2 is electrically connected to the gate input terminal VCT;
  • T1-1 is an n-type transistor
  • T1-2 is an n-type transistor.
  • the N-1th level driving signal provided by the N-1th level driving signal output terminal NS(N-1) can be inverted by the first inverter to obtain the first inverted driving signal provided by the first inverted driving signal terminal NGI1;
  • the first inverter includes a first inversion control transistor T01 and a second inversion control transistor T02;
  • T01 is a p-type transistor
  • T02 is an n-type transistor
  • the N-th level driving signal provided by the N-th level driving signal output terminal NS(N) can be inverted by the second inverter to obtain the second inverted driving signal provided by the second inverted driving signal terminal NGI2;
  • the second inverter includes a third inverting control transistor T03 and a fourth inverting control transistor T04;
  • T03 is a p-type transistor
  • T04 is an n-type transistor
  • the first first energy storage circuit includes a first first capacitor
  • the first second energy storage circuit includes a first second capacitor
  • the first end of the first first capacitor is electrically connected to the first first node, and the second end of the first first capacitor is electrically connected to the first second node;
  • the first end of the first second capacitor is electrically connected to the first third control node, and the second end of the first second capacitor is electrically connected to the Nth stage output driving end.
  • the first output control circuit includes a first third transistor
  • a gate of the first third transistor is electrically connected to the first first node, a first electrode of the first third transistor is electrically connected to the first first control node, and a second electrode of the first third transistor is electrically connected to the first second node.
  • the driving circuit described in at least one embodiment of the present disclosure may further include a first second node control circuit
  • the first second node control circuit is electrically connected to the first third control node, the first second node and the first voltage terminal respectively, and is used to control the connection between the first second node and the first voltage terminal under the control of the potential of the first third control node.
  • the driving circuit may further include a first second node control circuit
  • the first second node control circuit controls the connection between the first second node and the first voltage terminal under the control of the potential of the first third control node.
  • the driving circuit further includes a first second node control circuit 120;
  • the first second node control circuit 120 is electrically connected to the first third control node NC1-3, the first second node N1-2 and the first voltage terminal V1, respectively, and is used to control the connection between the first second node N1-2 and the first voltage terminal V1 under the control of the potential of the first third control node NC1-3.
  • the potential of the first third control node NC1-3 when at least one embodiment of the driving circuit shown in FIG. 17A is in operation, when the potential of the first third control node NC1-3 is an effective voltage, the potential of the first second node N1-2 may be a first voltage.
  • the first second node control circuit includes a first fourth transistor
  • a gate of the first fourth transistor is electrically connected to the first third control node, a first electrode of the first fourth transistor is electrically connected to the first second node, and a second electrode of the first fourth transistor is electrically connected to the first voltage terminal.
  • the driving circuit described in at least one embodiment of the present disclosure may further include a first second node control circuit
  • the first second node control circuit is electrically connected to the first third control node, the N-th level output driver terminal, the first second node and the first voltage terminal, respectively, and is used to control the connection between the first second node and the first voltage terminal under the control of the potential of the first third control node and the N-th level drive output signal provided by the N-th level output driver terminal.
  • the driving circuit may further include a first second node control circuit
  • the first second node control circuit controls the connection between the first second node and the first voltage terminal under the control of the potential of the first third control node and the Nth level driving output signal provided by the Nth level output driving terminal.
  • the driving circuit further includes a first second node control circuit 120;
  • the first second node control circuit 120 is electrically connected to the first third control node NC1-3, the N-th level output driver terminal NO(N), the first second node N1-2 and the first voltage terminal V1, respectively, and is used to control the connection between the first second node N1-2 and the first voltage terminal V1 under the control of the potential of the first third control node NC1-3 and the N-th level drive output signal provided by the N-th level output driver terminal NO(N).
  • the potential of the first third control node NC1-3 when at least one embodiment of the driving circuit shown in FIG. 17B is in operation, when the potential of the first third control node NC1-3 is a valid voltage and the potential of the Nth stage driving output signal is a valid voltage, the potential of the first second node N1-2 may be a first voltage.
  • the first second node control circuit includes a first fourth transistor and a first control transistor
  • the gate of the first fourth transistor is electrically connected to the first third control node, the first electrode of the first fourth transistor is electrically connected to the second electrode of the first control transistor, and the second electrode of the first fourth transistor is electrically connected to the first voltage terminal;
  • the gate of the first control transistor is electrically connected to the Nth stage output driving terminal, and the first electrode of the first control transistor is electrically connected to the first second node.
  • the first output circuit includes a first fifth transistor, a first sixth transistor and a first third capacitor;
  • the gate of the first fifth transistor is electrically connected to the first second node, the first electrode of the first fifth transistor is electrically connected to the first voltage terminal, and the second electrode of the first fifth transistor is electrically connected to the N-th stage output driving terminal;
  • the gate of the first sixth transistor is electrically connected to the first third control node, the first electrode of the first sixth transistor is electrically connected to the Nth stage output driving terminal, and the second electrode of the first sixth transistor is electrically connected to the second voltage terminal;
  • a first end of the first third capacitor is electrically connected to the first second node, and a second end of the first third capacitor is electrically connected to the first voltage end.
  • the driving circuit according to at least one embodiment of the present disclosure further includes a first initialization circuit
  • the first initialization circuit is electrically connected to the initial control terminal, the second voltage terminal and the first first node respectively, and is used to control the connection between the first first node and the second voltage terminal under the control of the initial control signal provided by the initial control terminal.
  • the driving circuit may further include a first initialization circuit.
  • the first initialization circuit controls the connection between the first first node and the second voltage terminal under the control of an initial control signal to control the potential of the first first node to be the second voltage.
  • the first output control circuit controls the connection between the first first control node and the first second node under the control of the potential of the first first node.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first first node control circuit
  • the first first node control circuit is electrically connected to the first fourth node, the second voltage terminal and the first first node respectively, and is used to control the connection between the first first node and the second voltage terminal under the control of the potential of the first fourth node.
  • the drive circuit may further include a first first node control circuit, which controls the connection between the first first node and the second voltage terminal under the control of the potential of the first fourth node; after the Nth level drive signal providing stage, when the potential of the first fourth node is an effective voltage, the first first node control circuit controls the connection between the first first node and the second voltage terminal so that the potential of the first first node is the second voltage, and the first output control circuit controls the connection between the first first control node and the first second node under the control of the potential of the first first node.
  • the effective voltage when the transistor included in the first first node control circuit is a p-type transistor, the effective voltage may be a low voltage, and when the transistor included in the first first node control circuit is an n-type transistor, the effective voltage may be a high voltage.
  • the driving circuit may further include a first first node control circuit 122 ;
  • the first first node control circuit 122 is electrically connected to the first fourth node N1-4, the first first node N1-1 and the second voltage terminal V2 respectively, and is used to control the connection between the first first node N1-1 and the second voltage terminal V2 under the control of the potential of the first fourth node N1-4.
  • the driving circuit A first first node control circuit 122 may also be included;
  • the first first node control circuit 122 is electrically connected to the first fourth node N1-4, the first first node N1-1 and the second voltage terminal V2 respectively, and is used to control the connection between the first first node N1-1 and the second voltage terminal V2 under the control of the potential of the first fourth node N1-4.
  • the driving circuit may further include a first initialization circuit 121 and a first first node control circuit 122 ;
  • the first initialization circuit 121 is electrically connected to the initial control terminal NCX, the first first node N1-1 and the second voltage terminal V2 respectively, and is used to control the connection between the first first node N1-1 and the second voltage terminal V2 under the control of the initial control signal provided by the initial control terminal NCX;
  • the first first node control circuit 122 is electrically connected to the first fourth node N1-4, the first first node N1-1 and the second voltage terminal V2 respectively, and is used to control the connection between the first first node N1-1 and the second voltage terminal V2 under the control of the potential of the first fourth node N1-4.
  • the driving circuit may further include a first initialization circuit 121 and a first first node control circuit 122 ;
  • the first initialization circuit 121 is electrically connected to the initial control terminal NCX, the first first node N1-1 and the second voltage terminal V2 respectively, and is used to control the connection between the first first node N1-1 and the second voltage terminal V2 under the control of the initial control signal provided by the initial control terminal NCX;
  • the first first node control circuit 122 is electrically connected to the first fourth node N1-4, the first first node N1-1 and the second voltage terminal V2 respectively, and is used to control the connection between the first first node N1-1 and the second voltage terminal V2 under the control of the potential of the first fourth node N1-4.
  • the first initialization circuit includes a first seventh transistor
  • a gate of the first seventh transistor is electrically connected to the initial control terminal, a first electrode of the first seventh transistor is electrically connected to the first first node, and a second electrode of the first seventh transistor is electrically connected to the second voltage terminal.
  • the first first node control circuit includes a first eighth transistor
  • a gate of the first eighth transistor is electrically connected to the first fourth node, a first electrode of the first eighth transistor is electrically connected to the first first node, and a second electrode of the first eighth transistor is electrically connected to the second voltage terminal.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first third control node control circuit
  • the first third control node control circuit is electrically connected to the first first node, the first fifth node, the first second control node, the first third control node and the first sixth node, respectively, and is used to control the connection between the first fifth node and the first third control node under the control of the potential of the first first node, control the connection between the first second control node and the first sixth node under the control of the potential of the first sixth node, and control the connection between the first sixth node and the first third control node.
  • the driving circuit may include a first third control node control circuit, wherein the first third control node control circuit controls the first sixth node under the control of the potential of the first first node and the potential of the first sixth node. A potential of a third control node.
  • the driving circuit further includes a first third control node control circuit 130 ;
  • the first third control node control circuit 130 is electrically connected to the first first node N1-1, the first fifth node N1-5, the first second control node NC1-2, the first third control node NC1-3 and the first sixth node N1-6, respectively, and is used to control the connection between the first fifth node N1-5 and the first third control node NC1-3 under the control of the potential of the first first node N1-1, control the connection between the first second control node NC1-2 and the first sixth node N1-6 under the control of the potential of the first sixth node N1-6, and control the connection between the first sixth node N1-6 and the first third control node NC1-3.
  • the driving circuit further includes a first third control node control circuit 130 ;
  • the first third control node control circuit 130 is electrically connected to the first first node N1-1, the first fifth node N1-5, the first second control node NC1-2, the first third control node NC1-3 and the first sixth node N1-6, respectively, and is used to control the connection between the first fifth node N1-5 and the first third control node NC1-3 under the control of the potential of the first first node N1-1, control the connection between the first second control node NC1-2 and the first sixth node N1-6 under the control of the potential of the first sixth node N1-6, and control the connection between the first sixth node N1-6 and the first third control node NC1-3.
  • the driving circuit further includes a first third control node control circuit 130;
  • the first third control node control circuit 130 is electrically connected to the first first node N1-1, the first fifth node N1-5, the first second control node NC1-2, the first third control node NC1-3 and the first sixth node N1-6, respectively, and is used to control the connection between the first fifth node N1-5 and the first third control node NC1-3 under the control of the potential of the first first node N1-1, control the connection between the first second control node NC1-2 and the first sixth node N1-6 under the control of the potential of the first sixth node N1-6, and control the connection between the first sixth node N1-6 and the first third control node NC1-3.
  • the driving circuit further includes a first third control node control circuit 130;
  • the first third control node control circuit 130 is electrically connected to the first first node N1-1, the first fifth node N1-5, the first second control node NC1-2, the first third control node NC1-3 and the first sixth node N1-6, respectively, and is used to control the connection between the first fifth node N1-5 and the first third control node NC1-3 under the control of the potential of the first first node N1-1, control the connection between the first second control node NC1-2 and the first sixth node N1-6 under the control of the potential of the first sixth node N1-6, and control the connection between the first sixth node N1-6 and the first third control node NC1-3.
  • the first third control node control circuit includes a first ninth transistor, a first tenth transistor and a first eleventh transistor;
  • the gate of the first ninth transistor is electrically connected to the first first node, the first electrode of the first ninth transistor is electrically connected to the first fifth node, and the second electrode of the first ninth transistor is electrically connected to the first third control node;
  • the gate electrode of the first tenth transistor and the second electrode of the first tenth transistor are both electrically connected to the first sixth node, and the first electrode of the first tenth transistor is electrically connected to the first second control node;
  • the gate of the first eleventh transistor and the first electrode of the first eleventh transistor are both electrically connected to the first sixth node, and the second electrode of the first eleventh transistor is electrically connected to the first third control node.
  • the first drive signal generating circuit includes a first first drive output circuit, a first second drive output circuit, a first first control node control circuit, and a first second control node control circuit;
  • the first first control node control circuit is used to control the potential of the first control node
  • the first second control node control circuit is used to control the potential of the second control node
  • the first first drive output circuit is electrically connected to the first first control node, the first voltage terminal and the Nth level drive signal output terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the first voltage terminal under the control of the potential of the first first control node;
  • the first second drive output circuit is electrically connected to the first second control node, the second voltage terminal and the Nth level drive signal output terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the second voltage terminal under the control of the potential of the first second control node.
  • the driving circuit further includes a first first control node control circuit 131, a first second control node control circuit 132, a first first driving output circuit 133 and a first second driving output circuit 134;
  • the first first control node control circuit 131 is electrically connected to the first first control node NC1-1, and is used to control the potential of the first first control node NC1-1;
  • the first second control node control circuit 132 is electrically connected to the first second control node NC1-2, and is used to control the potential of the first second control node NC1-2;
  • the first first driving output circuit 133 is electrically connected to the first first control node NC1-1, the first voltage terminal V1 and the N-th driving signal output terminal NS(N) respectively, and is used to control the connection between the N-th driving signal output terminal NS(N) and the first voltage terminal V1 under the control of the potential of the first first control node NC1-1;
  • the first second drive output circuit 134 is electrically connected to the first second control node NC1-2, the Nth level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the Nth level drive signal output terminal NS(N) and the second voltage terminal V2 under the control of the potential of the first second control node NC1-2.
  • the driving circuit further includes a first first control node control circuit 131, a first second control node control circuit 132, a first first driving output circuit 133 and a first second driving output circuit 134;
  • the first first control node control circuit 131 is electrically connected to the first first control node NC1-1, and is used to control Controlling the potential of the first control node NC1-1;
  • the first second control node control circuit 132 is electrically connected to the first second control node NC1-2, and is used to control the potential of the first second control node NC1-2;
  • the first first driving output circuit 133 is electrically connected to the first first control node NC1-1, the first voltage terminal V1 and the N-th driving signal output terminal NS(N) respectively, and is used to control the connection between the N-th driving signal output terminal NS(N) and the first voltage terminal V1 under the control of the potential of the first first control node NC1-1;
  • the first second drive output circuit 134 is electrically connected to the first second control node NC1-2, the Nth level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the Nth level drive signal output terminal NS(N) and the second voltage terminal V2 under the control of the potential of the first second control node NC1-2.
  • the driving circuit further includes a first first control node control circuit 131, a first second control node control circuit 132, a first first driving output circuit 133 and a first second driving output circuit 134;
  • the first first control node control circuit 131 is electrically connected to the first first control node NC1-1, and is used to control the potential of the first first control node NC1-1;
  • the first second control node control circuit 132 is electrically connected to the first second control node NC1-2, and is used to control the potential of the first second control node NC1-2;
  • the first first driving output circuit 133 is electrically connected to the first first control node NC1-1, the first voltage terminal V1 and the N-th driving signal output terminal NS(N) respectively, and is used to control the connection between the N-th driving signal output terminal NS(N) and the first voltage terminal V1 under the control of the potential of the first first control node NC1-1;
  • the first second drive output circuit 134 is electrically connected to the first second control node NC1-2, the Nth level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the Nth level drive signal output terminal NS(N) and the second voltage terminal V2 under the control of the potential of the first second control node NC1-2.
  • the driving circuit further includes a first first control node control circuit 131, a first second control node control circuit 132, a first first driving output circuit 133 and a first second driving output circuit 134;
  • the first first control node control circuit 131 is electrically connected to the first first control node NC1-1, and is used to control the potential of the first first control node NC1-1;
  • the first second control node control circuit 132 is electrically connected to the first second control node NC1-2, and is used to control the potential of the first second control node NC1-2;
  • the first first driving output circuit 133 is electrically connected to the first first control node NC1-1, the first voltage terminal V1 and the N-th driving signal output terminal NS(N) respectively, and is used to control the connection between the N-th driving signal output terminal NS(N) and the first voltage terminal V1 under the control of the potential of the first first control node NC1-1;
  • the first second drive output circuit 134 is electrically connected to the first second control node NC1-2, the Nth level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the Nth level drive signal output terminal NS(N) and the second voltage terminal V2 under the control of the potential of the first second control node NC1-2.
  • the first first control node control circuit includes a first seventh node control circuit, a first eighth node control circuit, a first third node control circuit and a first first control circuit;
  • the first seventh-node control circuit is electrically connected to the first seventh node, the second voltage terminal, the first clock signal terminal and the first fifth node, respectively, and is used to control the first seventh node to be connected to the second voltage terminal under the control of the first clock signal provided by the first clock signal terminal, and to control the first seventh node to be connected to the first clock signal terminal under the control of the potential of the first fifth node;
  • the first eighth node control circuit is electrically connected to the second voltage terminal, the first seventh node and the first eighth node respectively, and is used to control the connection between the first seventh node and the first eighth node under the control of the second voltage signal provided by the second voltage terminal;
  • the first third node control circuit is electrically connected to the first eighth node, the second clock signal terminal and the first third node respectively, and is used to control the first third node to be electrically connected to the second clock signal terminal under the control of the potential of the first eighth node, and to control the potential of the first third node according to the potential of the first eighth node;
  • the first first control circuit is electrically connected to the second clock signal terminal, the first third node, the first first control node, the first fifth node and the first voltage terminal, respectively, and is used to control the connection between the first third node and the first first control node under the control of the second clock signal provided by the second clock signal terminal, and to control the connection between the first first control node and the first voltage terminal under the control of the potential of the first fifth node.
  • the first first control node control circuit may include a first seventh node control circuit, a first eighth node control circuit, a first third node control circuit and a first first control circuit; the first seventh node control circuit controls the potential of the first seventh node under the control of the first clock signal and the potential of the first fifth node; the first eighth node control circuit controls the connection between the first seventh node and the first eighth node under the control of the second voltage signal; the first third node control circuit controls the electrical connection between the first third node and the second clock signal end under the control of the potential of the first eighth node, and controls the potential of the first third node according to the potential of the first eighth node; the first first control circuit controls the connection between the first third node and the first first control node under the control of the second clock signal, and controls the connection between the first first control node and the first voltage end under the control of the potential of the first fifth node.
  • the first second control node control circuit includes a first sixth node control circuit, a first fifth node control circuit, a first ninth node control circuit, a first fourth node control circuit and a first second control circuit;
  • the first sixth node control circuit is electrically connected to the second voltage terminal, the first ninth node, the first sixth node and the first fourth node respectively, and is used to control the connection between the first ninth node and the first sixth node under the control of the second voltage signal provided by the second voltage terminal, and control the connection between the first ninth node and the first sixth node according to the electrical signal of the first fourth node. bit controls the potential of the first sixth node;
  • the first fifth node control circuit is electrically connected to the N-1th level drive signal output terminal, the first clock signal terminal, the first fifth node, the initial control terminal and the first voltage terminal respectively, and is used to control the first fifth node to be connected to the N-1th level drive signal output terminal under the control of the first clock signal provided by the first clock signal terminal, and to control the first fifth node to be connected to the first voltage terminal under the control of the initial control signal provided by the initial control terminal;
  • the first ninth node control circuit is electrically connected to the first clock signal terminal, the N-1th level drive signal output terminal and the first ninth node respectively, and is used to control the connection between the first ninth node and the N-1th level drive signal output terminal under the control of the first clock signal provided by the first clock signal terminal;
  • the first fourth node control circuit is electrically connected to the first seventh node, the first voltage terminal, the first fourth node, the second clock signal terminal and the first sixth node, respectively, and is used to control the first fourth node to be connected to the first voltage terminal under the control of the potential of the first seventh node, and to control the first fourth node to be connected to the second clock signal terminal under the control of the potential of the first sixth node;
  • the first second control circuit is electrically connected to the second voltage terminal, the first fifth node and the first second control node respectively, and is used to control the connection between the first fifth node and the first second control node under the control of the second voltage signal provided by the second voltage terminal.
  • the first second control node control circuit may include a first sixth node control circuit, a first fifth node control circuit, a first ninth node control circuit, a first fourth node control circuit and a first second control circuit;
  • the first fourth node control circuit controls the potential of the first fourth node under the control of the potential of the first seventh node and the potential of the first sixth node;
  • the first sixth node control circuit controls the connection between the first ninth node and the first sixth node under the control of the second voltage signal, and controls the potential of the first sixth node according to the potential of the first fourth node;
  • the first fifth node control circuit controls the first The first fifth node is connected to the N-1th level drive signal output terminal, and under the control of the initial control signal, the first fifth node is controlled to be connected to the first voltage terminal;
  • the first ninth node control circuit is controlled to be connected to the N-1th level drive signal output terminal under the control of the first clock signal;
  • the first fourth node control circuit is controlled to be connected to the first fourth
  • the first first control node control circuit includes a first seventh node control circuit 141 , a first eighth node control circuit 142 , a first third node control circuit 143 and a first first control circuit 144 ;
  • the first seventh node control circuit 141 is electrically connected to the first seventh node N1-7, the second voltage terminal V2, the first clock signal terminal GCK and the first fifth node N1-5 respectively, and is used to control the voltage between the first seventh node N1-7 and the second voltage terminal V2 under the control of the first clock signal provided by the first clock signal terminal GCK. Connected, under the control of the potential of the first fifth node N1-5, controlling the first seventh node N1-7 to be connected to the first clock signal terminal GCK;
  • the first eighth node control circuit 142 is electrically connected to the second voltage terminal V2, the seventh node N1-7 and the first eighth node N1-8 respectively, and is used to control the first seventh node N1-7 to be connected to the first eighth node N1-8 under the control of the second voltage signal provided by the second voltage terminal V2;
  • the first third node control circuit 143 is electrically connected to the first eighth node N1-8, the second clock signal terminal GCB and the first third node N1-3 respectively, and is used to control the first third node N1-3 to be electrically connected to the second clock signal terminal GCB under the control of the potential of the first eighth node N1-8, and control the potential of the first third node N1-3 according to the potential of the first eighth node N1-8;
  • the first first control circuit 144 is electrically connected to the second clock signal terminal GCB, the first third node N1-3, the first first control node NC1-1, the first fifth node N1-5 and the first voltage terminal V1, respectively, and is used to control the first third node N1-3 to be connected to the first first control node NC1-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and to control the first first control node NC1-1 to be connected to the first voltage terminal V1 under the control of the potential of the first fifth node N1-5;
  • the first second control node control circuit includes a first sixth node control circuit 151, a first fifth node control circuit 152, a first ninth node control circuit 153, a first fourth node control circuit 154 and a first second control circuit 155;
  • the first sixth node control circuit 151 is electrically connected to the second voltage terminal V2, the first ninth node N1-9, the first sixth node N1-6 and the first fourth node N1-4, respectively, and is used to control the connection between the first ninth node N1-9 and the first sixth node N1-6 under the control of the second voltage signal provided by the second voltage terminal V2, and control the potential of the first sixth node N1-6 according to the potential of the first fourth node N1-4;
  • the first fifth node control circuit 152 is electrically connected to the N-1th stage drive signal output terminal NS(N-1), the first clock signal terminal GCK, the first fifth node N1-5, the initial control terminal NCX and the first voltage terminal V1, respectively, and is used to control the first fifth node N1-5 to be connected to the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the first fifth node N1-5 to be connected to the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the first ninth node control circuit 153 is electrically connected to the first clock signal terminal GCK, the N-1th stage drive signal output terminal NS(N-1) and the first ninth node N1-9 respectively, and is used to control the connection between the first ninth node N1-9 and the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK;
  • the first fourth node control circuit 154 is electrically connected to the first seventh node N1-7, the first voltage terminal V1, the first sixth node N1-6, the first fourth node N1-4 and the second clock signal terminal GCB respectively, and is used to control the first fourth node N1-4 to be electrically connected to the first voltage terminal V1 under the control of the potential of the first seventh node N1-7, and to control the first fourth node N1-4 to be connected to the second clock signal terminal GCB under the control of the potential of the first sixth node N1-6;
  • the first second control circuit 155 is electrically connected to the second voltage terminal V2, the first fifth node N1-5 and the first second control node NC1-2, respectively, and is used to control the connection between the first fifth node N1-5 and the first second control node NC1-2 under the control of the second voltage signal provided by the second voltage terminal V2.
  • the first first control node control circuit includes a first seventh node control circuit 141 , a first eighth node control circuit 142 , a first third node control circuit 143 and a first first control circuit 144 ;
  • the first seventh-node control circuit 141 is electrically connected to the first seventh node N1-7, the second voltage terminal V2, the first clock signal terminal GCK and the first fifth node N1-5, respectively, and is used to control the first seventh node N1-7 to be connected to the second voltage terminal V2 under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the first seventh node N1-7 to be connected to the first clock signal terminal GCK under the control of the potential of the first fifth node N1-5;
  • the first eighth node control circuit 142 is electrically connected to the second voltage terminal V2, the first seventh node N1-7 and the first eighth node N1-8 respectively, and is used to control the first seventh node N1-7 to be connected to the first eighth node N1-8 under the control of the second voltage signal provided by the second voltage terminal V2;
  • the first third node control circuit 143 is electrically connected to the first eighth node N1-8, the second clock signal terminal GCB and the first third node N1-3 respectively, and is used to control the first third node N1-3 to be electrically connected to the second clock signal terminal GCB under the control of the potential of the first eighth node N1-8, and control the potential of the first third node N1-3 according to the potential of the first eighth node N1-8;
  • the first first control circuit 144 is electrically connected to the second clock signal terminal GCB, the first third node N1-3, the first first control node NC1-1, the first fifth node N1-5 and the first voltage terminal V1, respectively, and is used to control the first third node N1-3 to be connected to the first first control node NC1-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and to control the first first control node NC1-1 to be connected to the first voltage terminal V1 under the control of the potential of the first fifth node N1-5;
  • the first second control node control circuit includes a first sixth node control circuit 151, a first fifth node control circuit 152, a first ninth node control circuit 153, a first fourth node control circuit 154 and a first second control circuit 155;
  • the first sixth node control circuit 151 is electrically connected to the second voltage terminal V2, the first ninth node N1-9, the first sixth node N1-6 and the first fourth node N1-4, respectively, and is used to control the connection between the first ninth node N1-9 and the first sixth node N1-6 under the control of the second voltage signal provided by the second voltage terminal V2, and control the potential of the first sixth node N1-6 according to the potential of the first fourth node N1-4;
  • the first fifth node control circuit 152 is electrically connected to the N-1th stage drive signal output terminal NS(N-1), the first clock signal terminal GCK, the first fifth node N1-5, the initial control terminal NCX and the first voltage terminal V1, respectively, and is used to control the first fifth node N1-5 to be connected to the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the first fifth node N1-5 to be connected to the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the first ninth node control circuit 153 is electrically connected to the first clock signal terminal GCK, the N-1th stage drive signal output terminal NS(N-1) and the first ninth node N1-9 respectively, and is used to control the connection between the first ninth node N1-9 and the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK;
  • the first fourth node control circuit 154 is electrically connected to the first seventh node N1-7, the first voltage terminal V1, the first sixth node N1-6, the first fourth node N1-4 and the second clock signal terminal GCB respectively, and is used to control the first fourth node N1-4 to be electrically connected to the first voltage terminal V1 under the control of the potential of the first seventh node N1-7, and to control the first fourth node N1-4 to be connected to the second clock signal terminal GCB under the control of the potential of the first sixth node N1-6;
  • the first second control circuit 155 is electrically connected to the second voltage terminal V2, the first fifth node N1-5 and the first second control node NC1-2, respectively, and is used to control the connection between the first fifth node N1-5 and the first second control node NC1-2 under the control of the second voltage signal provided by the second voltage terminal V2.
  • the first first control node control circuit includes a first seventh node control circuit 141 , a first eighth node control circuit 142 , a first third node control circuit 143 and a first first control circuit 144 ;
  • the first seventh-node control circuit 141 is electrically connected to the first seventh node N1-7, the second voltage terminal V2, the first clock signal terminal GCK and the first fifth node N1-5, respectively, and is used to control the first seventh node N1-7 to be connected to the second voltage terminal V2 under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the first seventh node N1-7 to be connected to the first clock signal terminal GCK under the control of the potential of the first fifth node N1-5;
  • the first eighth node control circuit 142 is electrically connected to the second voltage terminal V2, the first seventh node N1-7 and the first eighth node N1-8 respectively, and is used to control the first seventh node N1-7 to be connected to the first eighth node N1-8 under the control of the second voltage signal provided by the second voltage terminal V2;
  • the first third node control circuit 143 is electrically connected to the first eighth node N1-8, the second clock signal terminal GCB and the first third node N1-3 respectively, and is used to control the first third node N1-3 to be electrically connected to the second clock signal terminal GCB under the control of the potential of the first eighth node N1-8, and control the potential of the first third node N1-3 according to the potential of the first eighth node N1-8;
  • the first first control circuit 144 is electrically connected to the second clock signal terminal GCB, the first third node N1-3, the first first control node NC1-1, the first fifth node N1-5 and the first voltage terminal V1, respectively, and is used to control the first third node N1-3 to be connected to the first first control node NC1-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and to control the first first control node NC1-1 to be connected to the first voltage terminal V1 under the control of the potential of the first fifth node N1-5;
  • the first second control node control circuit includes a first sixth node control circuit 151, a first fifth node control circuit 152, a first ninth node control circuit 153, a first fourth node control circuit 154 and a first second control circuit 155;
  • the first sixth node control circuit 151 is electrically connected to the second voltage terminal V2, the first ninth node N1-9, the first sixth node N1-6 and the first fourth node N1-4, respectively, and is used to control the connection between the first ninth node N1-9 and the first sixth node N1-6 under the control of the second voltage signal provided by the second voltage terminal V2, and control the potential of the first sixth node N1-6 according to the potential of the first fourth node N1-4;
  • the first fifth node control circuit 152 is electrically connected to the N-1th stage drive signal output terminal NS(N-1), the first clock signal terminal GCK, the first fifth node N1-5, the initial control terminal NCX and the first voltage terminal V1, respectively, and is used to control the first fifth node N1-5 to be connected to the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the first fifth node N1-5 to be connected to the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the first ninth node control circuit 153 is electrically connected to the first clock signal terminal GCK, the N-1th stage drive signal output terminal NS(N-1) and the first ninth node N1-9 respectively, and is used to control the connection between the first ninth node N1-9 and the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK;
  • the first fourth node control circuit 154 is electrically connected to the first seventh node N1-7, the first voltage terminal V1, the first sixth node N1-6, the first fourth node N1-4 and the second clock signal terminal GCB respectively, and is used to control the first fourth node N1-4 to be electrically connected to the first voltage terminal V1 under the control of the potential of the first seventh node N1-7, and to control the first fourth node N1-4 to be connected to the second clock signal terminal GCB under the control of the potential of the first sixth node N1-6;
  • the first second control circuit 155 is electrically connected to the second voltage terminal V2, the first fifth node N1-5 and the first second control node NC1-2, respectively, and is used to control the connection between the first fifth node N1-5 and the first second control node NC1-2 under the control of the second voltage signal provided by the second voltage terminal V2.
  • the first first control node control circuit includes a first seventh node control circuit 141 , a first eighth node control circuit 142 , a first third node control circuit 143 and a first first control circuit 144 ;
  • the first seventh-node control circuit 141 is electrically connected to the first seventh node N1-7, the second voltage terminal V2, the first clock signal terminal GCK and the first fifth node N1-5, respectively, and is used to control the first seventh node N1-7 to be connected to the second voltage terminal V2 under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the first seventh node N1-7 to be connected to the first clock signal terminal GCK under the control of the potential of the first fifth node N1-5;
  • the first eighth node control circuit 142 is electrically connected to the second voltage terminal V2, the first seventh node N1-7 and the first eighth node N1-8 respectively, and is used to control the first seventh node N1-7 to be connected to the first eighth node N1-8 under the control of the second voltage signal provided by the second voltage terminal V2;
  • the first third node control circuit 143 is electrically connected to the first eighth node N1-8, the second clock signal terminal GCB and the first third node N1-3 respectively, and is used to control the first third node N1-3 to be electrically connected to the second clock signal terminal GCB under the control of the potential of the first eighth node N1-8, and The potential of the point N1-8 controls the potential of the first third node N1-3;
  • the first first control circuit 144 is electrically connected to the second clock signal terminal GCB, the first third node N1-3, the first first control node NC1-1, the first fifth node N1-5 and the first voltage terminal V1, respectively, and is used to control the first third node N1-3 to be connected to the first first control node NC1-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and to control the first first control node NC1-1 to be connected to the first voltage terminal V1 under the control of the potential of the first fifth node N1-5;
  • the first second control node control circuit includes a first sixth node control circuit 151, a first fifth node control circuit 152, a first ninth node control circuit 153, a first fourth node control circuit 154 and a first second control circuit 155;
  • the first sixth node control circuit 151 is electrically connected to the second voltage terminal V2, the first ninth node N1-9, the first sixth node N1-6 and the first fourth node N1-4, respectively, and is used to control the connection between the first ninth node N1-9 and the first sixth node N1-6 under the control of the second voltage signal provided by the second voltage terminal V2, and control the potential of the first sixth node N1-6 according to the potential of the first fourth node N1-4;
  • the first fifth node control circuit 152 is electrically connected to the N-1-th stage drive signal output terminal NS(N-1), the first clock signal terminal GCK, the first fifth node N5, the initial control terminal NCX and the first voltage terminal V1, respectively, and is used to control the first fifth node N1-5 to be connected to the N-1-th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the first fifth node N1-5 to be connected to the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the first ninth node control circuit 153 is electrically connected to the first clock signal terminal GCK, the N-1th stage drive signal output terminal NS(N-1) and the first ninth node N1-9 respectively, and is used to control the connection between the first ninth node N1-9 and the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK;
  • the first fourth node control circuit 154 is electrically connected to the first seventh node N1-7, the first voltage terminal V1, the first sixth node N1-6, the first fourth node N1-4 and the second clock signal terminal GCB respectively, and is used to control the first fourth node N1-4 to be electrically connected to the first voltage terminal V1 under the control of the potential of the first seventh node N1-7, and to control the first fourth node N1-4 to be connected to the second clock signal terminal GCB under the control of the potential of the first sixth node N1-6;
  • the first second control circuit 155 is electrically connected to the second voltage terminal V2, the first fifth node N1-5 and the first second control node NC1-2, respectively, and is used to control the connection between the first fifth node N1-5 and the first second control node NC1-2 under the control of the second voltage signal provided by the second voltage terminal V2.
  • the first seventh-node control circuit includes a first twelfth transistor and a first thirteenth transistor
  • the first eighth-node control circuit includes a first fourteenth transistor
  • the first third-node control circuit includes a first fifteenth transistor and a first fourth capacitor
  • the first first control circuit includes a first sixteenth transistor and a first seventeenth transistor
  • the gate of the first twelfth transistor is electrically connected to the first clock signal terminal, and the first twelfth transistor
  • the first electrode of the first twelfth transistor is electrically connected to the second voltage terminal, and the second electrode of the first twelfth transistor is electrically connected to the first seventh node;
  • the gate of the first thirteenth transistor is electrically connected to the first fifth node, the first electrode of the first thirteenth transistor is electrically connected to the first seventh node, and the second electrode of the first thirteenth transistor is electrically connected to the first clock signal terminal;
  • the gate of the first fourteenth transistor is electrically connected to the second voltage terminal, the first electrode of the first fourteenth transistor is electrically connected to the first seventh node, and the second electrode of the first fourteenth transistor is electrically connected to the first eighth node;
  • the gate of the first fifteenth transistor is electrically connected to the first eighth node, the first electrode of the first fifteenth transistor is electrically connected to the second clock signal terminal, and the second electrode of the first fifteenth transistor is electrically connected to the first third node;
  • the first end of the first fourth capacitor is electrically connected to the first eighth node, and the second end of the first fourth capacitor is electrically connected to the first third node;
  • the gate of the first sixteenth transistor is electrically connected to the second clock signal terminal, the first electrode of the first sixteenth transistor is electrically connected to the first third node, and the second electrode of the first sixteenth transistor is electrically connected to the first first control node;
  • the gate of the first seventeenth transistor is electrically connected to the first fifth node, the first electrode of the first seventeenth transistor is electrically connected to the first first control node, and the second electrode of the first seventeenth transistor is electrically connected to the first voltage terminal.
  • the first sixth-node control circuit includes a first eighteenth transistor and a first fifth capacitor
  • the first fifth-node control circuit includes a first nineteenth transistor and a first twentieth transistor
  • the first ninth-node control circuit includes a first twenty-first transistor
  • the first fourth-node control circuit includes a first twenty-second transistor and a first twenty-third transistor
  • the first second control circuit includes a first twenty-fourth transistor
  • the gate of the first eighteenth transistor is electrically connected to the second voltage terminal, the first electrode of the first eighteenth transistor is electrically connected to the first ninth node, and the second electrode of the first eighteenth transistor is electrically connected to the first sixth node;
  • the first end of the first fifth capacitor is electrically connected to the first fourth node, and the second end of the first fifth capacitor is electrically connected to the first sixth node;
  • the gate of the first nineteenth transistor is electrically connected to the first clock signal terminal, the first electrode of the first nineteenth transistor is electrically connected to the N-1th stage driving signal output terminal, and the second electrode of the first nineteenth transistor is electrically connected to the first fifth node;
  • the gate of the first twentieth transistor is electrically connected to the initial control terminal, the first electrode of the first twentieth transistor is electrically connected to the first voltage terminal, and the second electrode of the first twentieth transistor is electrically connected to the first fifth node;
  • the gate of the first 21st transistor is electrically connected to the first clock signal terminal, the first electrode of the first 21st transistor is electrically connected to the N-1th stage driving signal output terminal, and the second electrode of the first 21st transistor is electrically connected to the first ninth node;
  • the gate of the first twenty-second transistor is electrically connected to the first seventh node, the first electrode of the first twenty-second transistor is electrically connected to the first voltage terminal, and the second electrode of the first twenty-second transistor is electrically connected to the first fourth node;
  • the gate of the first twenty-third transistor is electrically connected to the first sixth node, the first electrode of the first twenty-third transistor is electrically connected to the first fourth node, and the second electrode of the first twenty-third transistor is electrically connected to the second clock signal terminal;
  • the gate of the first twenty-fourth transistor is electrically connected to the second voltage terminal, the first electrode of the first twenty-fourth transistor is electrically connected to the first ninth node, and the second electrode of the first twenty-fourth transistor is electrically connected to the first second control node.
  • the first first drive output circuit includes a first twenty-fifth transistor and a first sixth capacitor
  • the first second drive output circuit includes a first twenty-sixth transistor and a first seventh capacitor
  • the gate of the first twenty-fifth transistor is electrically connected to the first first control node, the first electrode of the first twenty-fifth transistor is electrically connected to the first voltage terminal, and the second electrode of the first twenty-fifth transistor is electrically connected to the Nth level driving signal output terminal;
  • a first end of the first sixth capacitor is electrically connected to the first first control node, and a second end of the first sixth capacitor is electrically connected to the first voltage end;
  • the gate of the first twenty-sixth transistor is electrically connected to the first second control node, the first electrode of the first twenty-sixth transistor is electrically connected to the Nth stage driving signal output terminal, and the second electrode of the first twenty-sixth transistor is electrically connected to the second voltage terminal;
  • the first end of the first seventh capacitor is electrically connected to the Nth stage driving signal output terminal, and the second end of the first seventh capacitor is electrically connected to the second voltage terminal.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a first output pull-down circuit
  • the first output pull-down circuit is electrically connected to the first first control node, the Nth level drive signal output terminal and the second voltage terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the second voltage terminal under the control of the potential of the first first control node.
  • the driving circuit may further include a first output pull-down circuit, which may control the connection between the Nth level driving signal output terminal and the second voltage terminal under the control of the potential of the first first control node, so as to enhance the second voltage signal output capability of the Nth level driving signal output terminal.
  • a first output pull-down circuit which may control the connection between the Nth level driving signal output terminal and the second voltage terminal under the control of the potential of the first first control node, so as to enhance the second voltage signal output capability of the Nth level driving signal output terminal.
  • the driving circuit according to at least one embodiment of the present disclosure further includes a first output pull-down circuit 1220 ;
  • the first output pull-down circuit 1220 is electrically connected to the first first control node NC1-1, the Nth stage driving signal output terminal NS(N) and the second voltage terminal V2 respectively, and is used for Under the control of the potential, the Nth level driving signal output terminal NS(N) is controlled to be connected to the second voltage terminal V2.
  • the driving circuit according to at least one embodiment of the present disclosure further includes a first output pull-down circuit 1220 ;
  • the first output pull-down circuit 1220 is electrically connected to the first first control node NC1-1, the N-th level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the N-th level drive signal output terminal NS and the second voltage terminal V2 under the control of the potential of the first first control node NC1-1.
  • the driving circuit according to at least one embodiment of the present disclosure further includes a first output pull-down circuit 1220 ;
  • the first output pull-down circuit 1220 is electrically connected to the first first control node NC1-1, the N-th level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the N-th level drive signal output terminal NS and the second voltage terminal V2 under the control of the potential of the first first control node NC1-1.
  • the driving circuit according to at least one embodiment of the present disclosure further includes a first output pull-down circuit 1220 ;
  • the first output pull-down circuit 1220 is electrically connected to the first first control node NC1-1, the N-th level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the N-th level drive signal output terminal NS and the second voltage terminal V2 under the control of the potential of the first first control node NC1-1.
  • the first gating circuit includes a first first transistor T1-1 and a first second transistor T1-2;
  • the gate of the first first transistor T1-1 is electrically connected to the N-th stage driving signal output terminal NS(N), the drain of the first first transistor T1-1 is electrically connected to the first first node N1-1, and the source of the first first transistor T1-1 is electrically connected to the drain of the first second transistor T1-2;
  • the gate of the first second transistor T1-2 is electrically connected to the first third node N1-3 (N-1) of the N-1th stage, and the source of the first second transistor T1-2 is electrically connected to the selection input terminal VCT;
  • the first output control circuit includes a first third transistor T1-3;
  • the gate of the first third transistor T1-3 is electrically connected to the first first node N1-1, the source of the first third transistor T1-3 is electrically connected to the first first control node NC1-1, and the drain of the first third transistor T1-3 is electrically connected to the first second node N1-2;
  • the first first energy storage circuit includes a first first capacitor C1-1;
  • the first end of the first capacitor C1-1 is electrically connected to the first first node N1-1, and the second end of the first capacitor C1-1 is electrically connected to the first second node N1-2;
  • the first second energy storage circuit includes a first second capacitor C1-2;
  • the first end of the first second capacitor C1-2 is electrically connected to the first third control node NC1-3, and the second end of the first second capacitor C1-2 is electrically connected to the N-th stage output driving terminal NO(N);
  • the first second node control circuit includes a first fourth transistor T1-4;
  • the gate of the first fourth transistor T1-4 is electrically connected to the first third control node NC1-3, the source of the first fourth transistor T1-4 is electrically connected to the first second node N1-2, and the drain of the first fourth transistor T1-4 is electrically connected to the high voltage terminal VGH;
  • the first output circuit includes a first fifth transistor T1-5, a first sixth transistor and a first third capacitor C1-3;
  • the gate of the first fifth transistor T1-5 is electrically connected to the first second node N1-2, the source of the first fifth transistor T1-5 is electrically connected to the high voltage terminal VGH, and the drain of the first fifth transistor T1-5 is electrically connected to the output driving terminal NO(N);
  • the gate of the first sixth transistor T1-6 is electrically connected to the first third control node NC1-3, the source of the first sixth transistor T1-6 is electrically connected to the output driving terminal NO(N), and the drain of the first sixth transistor T1-6 is electrically connected to the low voltage terminal VGL;
  • a first end of the first third capacitor C1-3 is electrically connected to the first second node N1-2, and a second end of the first third capacitor C1-3 is electrically connected to the high voltage terminal VGH;
  • the first first node control circuit includes a first eighth transistor T1-8;
  • the gate of the first eighth transistor T1-8 is electrically connected to the first fourth node N1-4, the source of the first eighth transistor T1-8 is electrically connected to the first first node N1-1, and the drain of the first eighth transistor T8 is electrically connected to the low voltage terminal VGL;
  • the first third control node control circuit includes a first ninth transistor T1-9, a first tenth transistor T1-10 and a first eleventh transistor T1-11;
  • the gate of the first ninth transistor T1-9 is electrically connected to the first first node N1-1, the drain of the first ninth transistor T1-9 is electrically connected to the first fifth node N1-5, and the source of the first ninth transistor T1-9 is electrically connected to the first third control node NC1-3;
  • the gate of the first tenth transistor T1-10 and the source of the first tenth transistor T1-10 are both electrically connected to the first sixth node N1-6, and the drain of the first tenth transistor T1-10 is electrically connected to the first second control node NC1-2;
  • the gate of the first eleventh transistor T1-11 and the source of the first eleventh transistor T1-11 are both electrically connected to the first sixth node N1-6, and the drain of the first eleventh transistor T1-11 is electrically connected to the first third control node NC1-3;
  • the first seventh node control circuit includes a first twelfth transistor T1-12 and a first thirteenth transistor T1-13, the first eighth node control circuit includes a first fourteenth transistor T1-14, the first third node control circuit includes a first fifteenth transistor T1-15 and a first fourth capacitor C1-4, and the first first control circuit includes a first sixteenth transistor T1-16 and a first seventeenth transistor T1-17;
  • the gate of the first twelfth transistor T1-12 is electrically connected to the first clock signal terminal GCK, the source of the first twelfth transistor T1-12 is electrically connected to the low voltage terminal VGL, and the drain of the first twelfth transistor T1-12 is electrically connected to the first seventh node N1-7;
  • the gate of the first thirteenth transistor T1-13 is electrically connected to the first fifth node N1-5, the source of the first thirteenth transistor T1-13 is electrically connected to the first seventh node N1-7, and the drain of the first thirteenth transistor T1-13 is electrically connected to the first clock signal terminal GCK;
  • the gate of the first fourteenth transistor T1-14 is electrically connected to the low voltage terminal VGL, the source of the first fourteenth transistor T1-14 is electrically connected to the first seventh node N1-7, and the drain of the first fourteenth transistor T1-14 is electrically connected to the first eighth node N1-8;
  • the gate of the first fifteenth transistor T1-15 is electrically connected to the first eighth node N1-8, the source of the first fifteenth transistor T1-15 is electrically connected to the second clock signal terminal GCB, and the drain of the first fifteenth transistor T1-15 is electrically connected to the first third node N1-3;
  • the first end of the first fourth capacitor C1-4 is electrically connected to the first eighth node N1-8, and the second end of the first fourth capacitor C1-4 is electrically connected to the first third node N1-3;
  • the gate of the first sixteenth transistor T1-16 is electrically connected to the second clock signal terminal GCB, the source of the first sixteenth transistor T1-16 is electrically connected to the first third node N1-3, and the drain of the first sixteenth transistor T1-16 is electrically connected to the first first control node NC1-1;
  • the gate of the first seventeenth transistor T1-17 is electrically connected to the first fifth node N1-5, the source of the first seventeenth transistor T1-17 is electrically connected to the first first control node NC1-1, and the drain of the first seventeenth transistor T1-17 is electrically connected to the high voltage terminal VGH;
  • the first sixth node control circuit includes a first eighteenth transistor T1-18 and a first fifth capacitor C1-5, the first fifth node control circuit includes a first nineteenth transistor T1-19 and a first twentieth transistor T1-20, the first ninth node control circuit includes a first twenty-first transistor T1-21, the first fourth node control circuit includes a first twenty-second transistor T1-22 and a first twenty-third transistor T1-23, and the first second control circuit includes a first twenty-fourth transistor T1-24;
  • the gate of the first eighteenth transistor T1-18 is electrically connected to the low voltage terminal VGL, the source of the first eighteenth transistor T1-18 is electrically connected to the first ninth node N1-9, and the drain of the first eighteenth transistor T1-18 is electrically connected to the first sixth node N1-6;
  • a first end of the first fifth capacitor C1-5 is electrically connected to the first fourth node N1-4, and a second end of the first fifth capacitor C1-5 is electrically connected to the first sixth node N1-6;
  • the gate of the first nineteenth transistor T1-19 is electrically connected to the first clock signal terminal GCK, the source of the first nineteenth transistor T1-19 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the drain of the first nineteenth transistor T1-19 is electrically connected to the first fifth node N1-5;
  • the gate of the first twentieth transistor T1-20 is electrically connected to the initial control terminal NCX, the source of the first twentieth transistor T1-20 is electrically connected to the high voltage terminal VGH, and the drain of the first twentieth transistor T1-20 is electrically connected to the first fifth node N1-5;
  • the gate of the first 21st transistor T1-21 is electrically connected to the first clock signal terminal GCK, the source of the first 21st transistor T1-21 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the first A drain of the twenty-first transistor T1-21 is electrically connected to the first ninth node N1-9;
  • the gate of the first twenty-second transistor T1-22 is electrically connected to the first seventh node N1-7, the source of the first twenty-second transistor T1-22 is electrically connected to the high voltage terminal VGH, and the drain of the first twenty-second transistor T1-22 is electrically connected to the first fourth node N1-4;
  • the gate of the first twenty-third transistor T1-23 is electrically connected to the first sixth node N1-6, the source of the first twenty-third transistor T1-23 is electrically connected to the first fourth node N1-4, and the drain of the first twenty-third transistor T1-23 is electrically connected to the second clock signal terminal GCB;
  • the gate of the first twenty-fourth transistor T1-24 is electrically connected to the low voltage terminal VGL, the source of the first twenty-fourth transistor T1-24 is electrically connected to the first ninth node N1-9, and the drain of the first twenty-fourth transistor T1-24 is electrically connected to the first second control node NC1-2;
  • the first first drive output circuit includes a first twenty-fifth transistor T1-25 and a first sixth capacitor C1-6, and the first second drive output circuit includes a first twenty-sixth transistor T1-26 and a first seventh capacitor C1-7;
  • the gate of the first twenty-fifth transistor T1-25 is electrically connected to the first first control node NC1-1, the source of the first twenty-fifth transistor T1-25 is electrically connected to the high voltage terminal VGH, and the drain of the first twenty-fifth transistor T1-25 is electrically connected to the N-th stage driving signal output terminal NS(N);
  • a first end of the first sixth capacitor C1-6 is electrically connected to the first first control node NC1-1, and a second end of the first sixth capacitor C1-6 is electrically connected to the high voltage terminal VGH;
  • the gate of the first twenty-sixth transistor T1-26 is electrically connected to the first second control node NC1-2, the source of the first twenty-sixth transistor T1-26 is electrically connected to the N-th stage driving signal output terminal NS(N), and the drain of the first twenty-sixth transistor T1-26 is electrically connected to the low voltage terminal VGL;
  • a first end of the first seventh capacitor C1-7 is electrically connected to the Nth stage driving signal output terminal NS(N), and a second end of the first seventh capacitor C1-7 is electrically connected to the low voltage terminal VGL.
  • T1 - 3 is a dual-gate transistor, but the present invention is not limited thereto; in a specific implementation, T1 - 3 may also be replaced by a single-gate transistor.
  • the node labeled N1-10 is the first tenth node.
  • all transistors are p-type transistors, but the present invention is not limited thereto.
  • the first voltage terminal is a high voltage terminal
  • the second voltage terminal is a low voltage terminal
  • all transistors are p-type transistors, but the present invention is not limited thereto.
  • N1-10 is the first tenth node.
  • the structure of the first drive signal generating circuit is not limited to that shown in FIG. 22.
  • the first drive signal generating circuit may be, for example, a 16T3C circuit, a 13T3C circuit, a 12T3C circuit, a 10T3C circuit, or a Circuits, etc., but not limited to these.
  • At least one embodiment of the driving circuit shown in FIG. 23 of the present disclosure is in operation.
  • T1-19 and T1-21 are turned on to pull down the potential of N1-5 and the potential of N1-9, T1-24 and T1-18 are turned on to pull down the potential of NC1-2 and N1-6, and T1-26 is turned on; the potential of N1-6 is a low voltage, ensuring that T1-23 is turned on and the potential of N1-5 is a low voltage.
  • T1-13 GCK provides a low voltage signal
  • open T1-12 T1-14 is open, the potential of N1-7 and the potential of N1-8 are low voltage
  • T1-15 is open to control the potential of N1-3 to be high voltage
  • the potential of N1-5 is low voltage
  • to open T1-17 the potential of NC1-1 is high voltage
  • T1-10 and T1-11 are open, the potential of NC1-2 and the potential of NC1-3 are both low voltage;
  • NS (N-1) outputs a low voltage signal
  • the potential of the first clock signal output by GCK jumps from a low voltage to a high voltage
  • GCB outputs a low voltage signal
  • T1-19 and T1-21 are closed
  • the potential of N1-5 is a low voltage
  • T1-12 is closed
  • the potential of N1-5 is maintained at a low voltage
  • T1-13 is turned on
  • T1-14 is turned on
  • the potential of N1-7 and the potential of N1-8 are high voltages
  • T1-15 is turned off
  • the potential of N1-3 maintains the high voltage of the previous stage
  • T1-16 is turned on to maintain the potential of NC1-1 at a high voltage
  • T1-25 is turned off
  • the potential of N1-6 is a low voltage
  • T1-23 is turned on
  • GCB writes a low voltage signal to N1-4, and pulls the potential of N1-6 down to a lower voltage through C1-4 (5V lower than the voltage value of the low voltage signal provided by GCB)
  • NS (N-1) outputs a high voltage signal
  • GCK outputs a low voltage signal
  • GCB outputs a high voltage signal
  • T1-19 and T1-21 are turned on to pull the potential of N1-5 and the potential of N1-9 high
  • T1-24 and T1-18 are turned on
  • the potential of NC1-2 and the potential of N1-6 are high voltage
  • T1-26 is turned off
  • the potential of N1-6 is high voltage
  • T1-23 is turned off
  • the potential of N1-5 is high voltage
  • T1-13 turned off
  • GCK outputs a low voltage signal to turn on T1-12
  • T 1-14 is turned on to pull down the potential of N1-7 and the potential of N1-8, turn on T1-15
  • GCB writes a high voltage signal to N1-3
  • T1-16 is turned off
  • the potential of N1-5 is a high voltage
  • to turn off T1-17 the potential of NC1-1 is a high voltage
  • ensure that T1-25 is turned off
  • T1-22 is turned
  • N1-3 (N-1) and NS (N) output low voltage signals, T1-1 and T1-2 are turned on, and VCT is connected to N1-1;
  • the potential of N1-1 is high voltage
  • T1-9 is turned off
  • T1-3 is turned off
  • the potential of N1-2 is maintained at a high voltage
  • T1-9 is turned off
  • NC1-3 is disconnected from N1-5
  • the potential of N1-6 is high voltage
  • T1-10 and T1-11 are turned off
  • the potential of NC1-3 is maintained at a low voltage
  • T1-6 is turned on
  • NO (N) outputs a low voltage signal
  • the potential of N1-1 is low voltage
  • T1-9 is turned on
  • T1-3 is turned on
  • NC1-1 is connected to N1-2
  • the potential of N1-2 is high voltage
  • T1-5 is turned off
  • T1-9 is turned on to control the connection between NC1-3 and N1-5
  • the potential of NC1-3 is high voltage
  • NO(N) continues to output a low voltage signal
  • NS(N-1) outputs a high voltage signal
  • the potential of the first clock signal output by GCK jumps from a low voltage to a high voltage
  • GCB outputs a low voltage signal
  • T1-19 and T1-21 are turned off
  • the potential of N1-7 is maintained at a low voltage
  • T1-14 is turned on
  • the potential of N1-8 is a low voltage
  • T1-15 is turned on
  • T1-16 is turned on to write the low voltage signal to N1-3 and NC1-1
  • T1-25 is turned on
  • NS(N) outputs a high voltage signal
  • the potential of N1-6 is a high voltage
  • T1-23 is turned off
  • the potential of N1-4 is maintained at a high voltage
  • the potential of N1-6 is maintained at a high voltage
  • T1-10 and T1-11 are turned off;
  • N1-3 (N-1) outputs a high voltage signal, T1-2 is turned off, and T1-8 is turned off;
  • T1-9 When the potential of N1-1 is low voltage, T1-9 is turned on to control the connection between N1-5 and NC1-3, the potential of N1-5 is high voltage, the potential of NC1-3 is high voltage, and T1-6 is turned off; T1-3 is turned on to control the connection between NC1-1 and N1-2, the potential of N1-2 is low voltage, T1-5 is turned on, T1-6 is turned off, and NO(N) outputs a high voltage signal;
  • T1-9 When the potential of N1-1 is high voltage, T1-9 is turned off to control the disconnection between N1-5 and NC1-3, the potential of NC1-3 is maintained at a high voltage, the potential of NC1-3 is maintained at a low voltage in the third stage, and T1-6 remains on; T1-3 is turned off to control the disconnection between NC1-1 and N1-2, the potential of N1-2 is maintained at a high voltage, T1-5 is turned off, and NO(N) continues to output a low voltage signal;
  • the potential of the N-1th level driving signal output by NS(N-1) jumps from high voltage to low voltage
  • GCK outputs a high voltage signal
  • GCB outputs a low voltage signal
  • T1-19 and T1-21 are turned off, the potential of N1-5 and the potential of N1-9 are maintained at a high voltage, and the potential of the remaining nodes remains unchanged, ensuring that NS(N) outputs a high voltage signal;
  • NS (N-1) outputs a low voltage signal
  • the potential of the first clock signal output by GCK jumps from high voltage to low voltage
  • GCB outputs a high voltage signal
  • T1-19 and T1-21 are turned on, and the potential of N1-5 and the potential of N1-9 are controlled to be low voltage
  • T1-24 and T1-18 are turned on
  • the potentials of NC1-2 and N1-6 are low voltage
  • T1-26 is turned on
  • the potential of N1-6 is low voltage
  • T1-23 is ensured to be turned on
  • the potential of N1-5 is low voltage to turn on T1-13
  • T1-12 is turned on to pull down the potentials of N1-7 and N1-8
  • T1-15 GCB writes a high voltage signal to N1-3
  • the potential of N1-5 is low voltage to turn on T1-17
  • the potential of NC1-1 is pulled up to a high voltage to ensure that T1-25 is turned off.
  • the first second node control circuit includes a first fourth transistor T1-4 and a first control transistor TC1;
  • the gate of the first fourth transistor T1-4 is electrically connected to the first third control node NC1-3, the source of the first fourth transistor T1-4 is electrically connected to the drain of the first control transistor TC1, and the drain of the first fourth transistor T1-4 is electrically connected to the high voltage terminal VGH;
  • a gate of the first control transistor TC1 is electrically connected to the Nth stage output driving terminal NO(N), and a source of the first control transistor TC1 is electrically connected to the first second node N1 - 2 .
  • the node labeled N1-11 is the first eleventh node.
  • FIG. 24B is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG. 24A of the present disclosure.
  • At least one embodiment of the driving circuit shown in FIG. 25 of the present disclosure further includes a first initialization circuit
  • the first initialization circuit includes a first seventh transistor T1-7;
  • a gate of the first seventh transistor T1-7 is electrically connected to the initial control terminal NCX, a source of the first seventh transistor T1-7 is electrically connected to the first first node N1-1, and a drain of the first seventh transistor T1-7 is electrically connected to the low voltage terminal VGL.
  • T1 - 7 is a p-type transistor.
  • At least one embodiment of the driving circuit shown in FIG. 25 of the present disclosure is in operation.
  • NCX When the display starts (that is, when the display device is turned on), in the reset stage before the first stage, NCX outputs a low voltage signal, T1-7 is turned on to control the potential of N1-1 to be low voltage, T1-3 is turned on to control the connection between NC1-1 and N1-2; T1-9 is turned on to control the connection between NC1-3 and N1-5; T1-20 is turned on to control the potential of N1-5 and NC1-3 to be high voltage; at this time, NC1-1 and N1-2 are low potential, T1-25 is turned on, T1-5 is turned on, NS (N) and NO (N) both output high voltage signals, and the second display control transistor M2 included in all pixel circuits in the effective display area can be turned on to clear the residual charge in the storage capacitor Cst, thereby improving the screen flickering problem when the screen is turned on;
  • T1-1 and T1-2 are turned on to control the connection between VCT and N1-1;
  • N1-1 When VCT provides a low voltage signal, the potential of N1-1 is low voltage, and C1-1 maintains the potential of N1-1; T1-3 is turned on to control the connection between NC1-1 and N1-2. At this time, the potential of NC1-1 is high voltage, the potential of N1-2 is high voltage, T1-5 is turned off, and T1-9 is turned on to control the connection between NC1-3 and N1-5. The potential of NC1-3 is high voltage, and NO(N) continues to output a low voltage signal;
  • N1-1 When VCT provides a high voltage signal, the potential of N1-1 is high voltage, T1-3 is turned off, NC1-1 is disconnected from N1-2, C1-1 controls the potential of N1-2 to be high voltage, T1-9 is turned off, NC1-3 is disconnected from N1-5, the potential of N1-6 is high voltage, T1-10 and T1-11 are turned off, the potential of NC1-3 is maintained at a low voltage, T1-6 is turned on, and NO (N) outputs a low voltage signal;
  • NS(N) outputs a high voltage signal.
  • the potential of NC1-1 is low voltage
  • the potential of NC1-2 is high voltage.
  • T1-3 is turned on
  • NC1-1 is connected to N1-2
  • the potential of N1-2 is low voltage
  • T1-9 is turned on to control the connection between N1-5 and NC1-3
  • the potential of N1-5 is high voltage.
  • the potential is high voltage
  • the potential of NC1-3 is high voltage
  • T1-6 is turned off
  • T1-5 is turned on
  • T1-6 is turned off
  • NO (N) outputs a high voltage signal
  • N1-1 When the potential of N1-1 is high voltage, T1-3 is turned off, NC1-1 is disconnected from N1-2, the potential of N1-2 is maintained at a high voltage, T1-9 is turned off to control the disconnection between N1-5 and NC1-3, the potential of NC1-3 is maintained at a low voltage, T1-6 is turned on; T1-5 is turned off, and NO(N) continues to output a low voltage signal;
  • T1-8 is turned on to control the connection between N1-1 and VGL
  • the potential of N1-1 is a low voltage
  • T1-3 is turned on to control the connection between NC1-1 and N1-2
  • the potential of NC1-1 is a high voltage
  • the potential of NC1-2 is a low voltage
  • the potential of N1-2 is a high voltage
  • T1-9 is turned on to control the connection between NC1-3 and N1-5
  • the potential of N1-5 and the potential of N1-6 are both low voltages
  • T1-10 and T1-11 are turned on
  • the potential of NC1-3 is a low voltage
  • NO(N) outputs a low voltage signal.
  • N1-3 (N-1) When at least one embodiment of the driving circuit shown in FIG. 25 of the present disclosure is in operation, when N1-3 (N-1) outputs a low voltage signal and NS (N) outputs a low voltage signal, T1-1 and T1-2 are turned on. By simultaneously selecting the above two signals, the state of the selection input signal within a high-low frequency switching cycle can be obtained and written to N1-1. T1-1 and T1-2 will not be turned on at the same time at other times to prevent the potential of N1-1 from being affected by the selection input signal provided by VCT.
  • At least one embodiment of the driving circuit shown in FIG. 25 of the present disclosure is in operation, if when NS (N) and N3 (N-1) both output low voltage signals, when VCT outputs a low voltage signal, the potential of N1-1 is low voltage, T1-3 is turned on, the potential of N1-2 is the same as the potential of NC1-1, NC1-3 turns off T1-6, and N1-2 turns on T1-5, it can ensure that NO (N) outputs normally;
  • N1-1 is high voltage
  • T1-3 is closed
  • T1-9 is closed
  • the potential of N1-2 is high voltage
  • T1-5 is closed
  • the potential of N1-6 is high voltage
  • T1-11 is in a reverse cut-off state
  • the potential of NC1-3 is maintained at a low voltage
  • T1-6 is turned on
  • NO(N) always outputs a low voltage signal
  • the potential of NC1-3 is low voltage to turn on T1-4, maintain the potential of N1-2 at a high voltage, and prevent T1-5 from leaking.
  • NO(N) completes the output
  • the potential of N1-4 is low voltage
  • T1-8 is turned on to pull the potential of N1-1 down to a low voltage.
  • At least one embodiment of the driving circuit shown in FIG. 26 of the present disclosure further includes a first output pull-down circuit
  • the first output pull-down circuit includes a first twenty-seventh transistor T1-27;
  • the gate of the first twenty-seventh transistor T1-27 is electrically connected to the first first control node NC1-1, the source of the first twenty-seventh transistor T1-27 is electrically connected to the Nth stage drive signal output terminal NS(N), and the drain of the first twenty-seventh transistor T1-27 is electrically connected to the low voltage terminal VGL.
  • T1 - 27 is an n-type transistor.
  • the difference between at least one embodiment of the driving circuit shown in FIG. 27 and at least one embodiment of the driving circuit shown in FIG. 23 is The point is that the first to fourth transistors T1 - 4 are not included.
  • the difference between at least one embodiment of the driving circuit shown in FIG. 28 and at least one embodiment of the driving circuit shown in FIG. 23 is that the first eighth transistor T1 - 8 is not included.
  • the difference between at least one embodiment of the driving circuit shown in FIG. 29 and at least one embodiment of the driving circuit shown in FIG. 24 is that the first eighth transistor T1 - 8 is not included.
  • T1 - 3 is a single-gate transistor.
  • the driving circuit includes a second driving signal generating circuit 210 , a second gating circuit 211 , a second output control circuit 212 and a second output circuit 213 ;
  • the second driving signal generating circuit 210 is electrically connected to the N-th driving signal output terminal NS(N), and is used to generate and output the N-th driving signal through the N-th driving signal output terminal NS(N);
  • the second gating circuit 211 is electrically connected to the second first node N2-1, the gating input terminal VCT and the gating control terminal CX respectively, and is used to control the gating input signal provided by the gating input terminal VCT to be written into the second first node N2-1 under the control of the gating control signal provided by the gating control terminal CX;
  • the first end of the second output control circuit 212 is electrically connected to the N-th level drive signal output terminal NS(N), and the second end of the second output control circuit 212 is electrically connected to the second first node N2-1, and is used to perform a NAND operation on the N-th level drive signal and the potential of the second end of the second output control circuit 212 to obtain a first output signal;
  • the second output circuit 213 is electrically connected to the second output control circuit 212 and the output drive terminal NO(N) respectively, and is used to invert the first output signal to obtain and provide an output drive signal through the output drive terminal NO(N);
  • N is a positive integer.
  • the second driving signal generating circuit 210 When the embodiment of the driving circuit shown in Figure 31 of the present disclosure is working, the second driving signal generating circuit 210 generates and outputs the Nth level driving signal through the Nth level driving signal output terminal NS(N), and the second selecting circuit 211 writes the selecting input signal into the second first node N2-1 under the control of the selecting control signal; the second output control circuit 212 performs an AND-NOT operation on the Nth level driving signal and the potential of the second end of the second output control circuit 212 to obtain the first output signal, and the second output circuit 213 inverts the first output signal to obtain and provide the output driving signal through the output driving terminal NO(N).
  • the embodiment of the driving circuit shown in FIG. 31 of the present disclosure may be an Nth-stage driving circuit.
  • the second gating circuit 211 Before the Nth stage driving signal providing stage, the second gating circuit 211 writes the gating input signal provided by the gating input terminal VCT into the second first node N2-1 under the control of the gating control signal;
  • the N-level drive signal output terminal NS (N) When the selection input signal is a high voltage signal, in the N-level drive signal providing stage, the N-level drive signal output terminal NS (N) outputs a high voltage signal, then the first output signal output by the second output control circuit 212 is a low voltage signal, and the second output circuit 213 provides a high voltage signal through the output drive terminal NO (N), which can control The corresponding row pixel circuit updates the pixel voltage;
  • the Nth level drive signal output terminal NS (N) When the selection input signal is a low voltage signal, in the Nth level drive signal providing stage, the Nth level drive signal output terminal NS (N) outputs a high voltage signal, then the first output signal output by the second output control circuit 212 is a high voltage signal, and the second output circuit 213 provides a low voltage signal through the output drive terminal NO (N), which can control the corresponding row pixel circuit not to update the pixel voltage.
  • the disclosed embodiment can realize the update of a partial picture of the display screen by controlling the selection input signal provided by the selection input terminal VCT, thereby reducing power consumption, or realize ultra-low power consumption of OLED display products such as wearable products, mobile terminals, NB (notebook computers) by partial update of the display picture.
  • the driving circuit described in at least one embodiment of the present disclosure may further include a second initialization circuit and a second first voltage maintaining circuit;
  • the second initialization circuit is electrically connected to the initial control terminal, the first voltage terminal and the second first node respectively, and is used to control the connection between the second first node and the first voltage terminal under the control of the initial control signal provided by the initial control terminal;
  • the first end of the second first voltage maintaining circuit is electrically connected to the second first node
  • the second end of the second first voltage maintaining circuit is electrically connected to the DC voltage end or the second third node
  • the second first voltage maintaining circuit is used to maintain the potential of the second first node
  • the driving circuit may also include a second initialization circuit and a second first voltage maintaining circuit; under the control of an initial control signal, the second initialization circuit controls the connection between the second first node and the first voltage terminal, and the first potential maintaining circuit maintains the potential of the second first node.
  • the driving circuit described in at least one embodiment of the present disclosure may further include a second initialization circuit 221 and a second first voltage maintaining circuit 222 ;
  • the second initialization circuit 221 is electrically connected to the initial control terminal NCX, the first voltage terminal V1 and the second first node N2-1 respectively, and is used to control the second first node N2-1 to be connected to the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the first end of the second first voltage maintaining circuit 222 is electrically connected to the second first node N2-1, the second end of the second first voltage maintaining circuit 222 is electrically connected to the first voltage terminal V1, and the second first voltage maintaining circuit 222 is used to maintain the potential of the second first node N2-1.
  • NCX provides a valid voltage signal
  • the second initialization circuit 221 controls the second first node N2 - 1 to be connected to the first voltage terminal V1 .
  • the first voltage terminal may be a high voltage terminal, but is not limited thereto.
  • the driving circuit described in at least one embodiment of the present disclosure may further include a second second voltage maintaining circuit, wherein the second second voltage maintaining circuit includes a second first inverter, a second second inverter, and a second maintaining control circuit;
  • the input end of the second first inverter is electrically connected to the second first node, the output end of the second first inverter is electrically connected to the second third node, and the input end of the second second inverter is electrically connected to the second third node.
  • the node is electrically connected, and the output end of the second second inverter is electrically connected to the second fourth node;
  • the second first inverter is used to invert the potential of the second first node, and output the inverted potential of the second first node through the output end of the second first inverter;
  • the second second inverter is used to invert the potential at its input terminal and output the inverted potential through the output terminal of the second second inverter;
  • the second maintenance control circuit is electrically connected to the maintenance control terminal, the second fourth node and the second first node respectively, and is used to control the connection or disconnection between the second fourth node and the second first node under the control of the maintenance control signal provided by the maintenance control terminal.
  • the driving circuit may further include a second second voltage maintaining circuit, the second second voltage maintaining circuit includes a second first inverter, a second second inverter and a second maintaining control circuit, the second first inverter inverts the potential of the second first node, the second second inverter inverts the potential of its input terminal, and the second maintaining control circuit controls the connection or disconnection between the second fourth node and the second first node under the control of a maintaining control signal;
  • the second sustain control circuit can control the second fourth node to be disconnected from the second first node when the second selection circuit controls the selection input signal to be written into the second first node, so as not to affect the potential of the second first node.
  • the second second voltage maintaining circuit includes a second first inverter and a second second inverter, which can control the output end of the second second inverter to be connected to the high voltage end when the potential of the second first node is a high voltage, so that the potential of the output end of the second second inverter can be higher than the potential of the second first node, and when the potential of the second first node is a low voltage, the output end of the second second inverter can be controlled to be connected to the low voltage end, so that the potential of the output end of the second second inverter can be lower than the potential of the second first node, and the second maintaining control circuit included in the second second voltage maintaining circuit can control the output end of the second second inverter to be connected to the second first node in the Nth stage of driving signal output, thereby increasing the absolute value of the potential of the second first node, so that the second first node can better control the transistor
  • the driving circuit described in at least one embodiment of the present disclosure may further include a second second voltage maintaining circuit, wherein the second second voltage maintaining circuit includes a second first inverter F21, a second second inverter F22, and a second maintaining control circuit W21; the maintaining control terminal includes an N-1th stage driving signal output terminal NS(N-1) and a first clock signal terminal GCK;
  • the input end of the second first inverter F21 is electrically connected to the second first node N2-1, and the output end of the second first inverter F21 is electrically connected to the second third node N2-3;
  • the input end of the second second inverter F22 is electrically connected to the second third node N2-3, and the output end of the second second inverter F22 is electrically connected to the second fourth node N2-4;
  • the second first inverter F21 is used to invert the potential of the second first node N2-1 and pass The inverted potential of the second first node is outputted through the output end of the second first inverter F21;
  • the second second inverter F22 is used to invert the potential at its input terminal, and output the inverted potential through the output terminal of the second second inverter F22;
  • the second maintenance control circuit W21 is electrically connected to the N-1th level drive signal output terminal NS(N-1), the first clock signal terminal GCK, the second fourth node N2-4 and the second first node N2-1, respectively, and is used to control the connection or disconnection between the second fourth node N2-4 and the second first node N2-1 under the control of the N-1th level drive signal provided by the N-1th level drive signal output terminal NS(N-1), and to control the connection or disconnection between the second fourth node N2-4 and the second first node N2-1 under the control of the first clock signal provided by the first clock signal terminal GCK.
  • the N-1th stage driving signal output terminal may be replaced by a second clock signal terminal, but the present invention is not limited thereto.
  • the driving circuit may further include a second second voltage maintaining circuit
  • the second first node is electrically connected to the second end of the second output control circuit through the second second voltage maintaining circuit
  • the second second voltage maintaining circuit comprises a second first inverter, a second second inverter and a second maintaining control circuit;
  • the input end of the second first inverter is electrically connected to the second first node, the output end of the second first inverter is electrically connected to the second third node, the input end of the second second inverter is electrically connected to the second third node, and the output end of the second second inverter is electrically connected to the second fourth node and the second end of the second output control circuit;
  • the second first inverter is used to invert the potential of the second first node, and output the inverted potential of the second first node through the output end of the second first inverter
  • the second second inverter is used to invert the potential of its input end, and output the inverted potential through the output end of the second second inverter
  • the second maintenance control circuit is electrically connected to the maintenance control terminal, the second fourth node and the second first node respectively, and is used to control the connection or disconnection between the second fourth node and the second first node under the control of the maintenance control signal provided by the maintenance control terminal.
  • the driving circuit may further include a second second voltage maintaining circuit
  • the second first node may be electrically connected to the second end of the second output control circuit through the second second voltage maintaining circuit
  • the second second voltage maintaining circuit may include a second first inverter, a second second inverter, and a second maintaining control circuit;
  • the second first inverter inverts the potential of the second first node, and the second second inverter inverts the potential of its input end;
  • the second maintaining control circuit controls the connection or disconnection between the second fourth node and the second first node under the control of the maintaining control signal provided by the maintaining control end;
  • the second sustain control circuit may control the second fourth node to be disconnected from the second first node when the second gating circuit controls the gating input signal to be written into the second first node.
  • the second second voltage maintaining circuit includes a second first inverter and a second second inverter which can control the connection between the second fourth node and the high voltage end when the potential of the second first node is a high voltage, so that the potential of the second fourth node can be higher than the potential of the second first node, and can control the connection between the second fourth node and the low voltage end when the potential of the second first node is a low voltage, so that the potential of the second fourth node can be lower than the potential of the second first node, so that the second fourth node can better control the transistor whose gate is electrically connected to the second fourth node included in the second output control circuit.
  • the driving circuit may further include a second second voltage maintaining circuit; the maintaining control terminal includes the N-1th level driving signal output terminal NS(N-1) and the first clock signal terminal GCK;
  • the second first node N2-1 is electrically connected to the second end of the second output control circuit 212 through the second second voltage maintaining circuit;
  • the second second voltage maintaining circuit comprises a second first inverter F21, a second second inverter F22 and a second maintaining control circuit W21;
  • the input end of the second first inverter F21 is electrically connected to the second first node N2-1, and the output end of the second first inverter F21 is electrically connected to the second third node N2-3;
  • the input end of the second second inverter F22 is electrically connected to the second third node N2-3, and the output end of the second second inverter F22 is electrically connected to the second fourth node N2-4 and the second end of the second output control circuit 12;
  • the second first inverter F21 is used for inverting the potential of the second first node N2-1, and outputting the inverted potential of the second first node through the output end of the second first inverter F21;
  • the second second inverter F22 is used to invert the potential at its input terminal, and output the inverted potential through the output terminal of the second second inverter F22;
  • the second maintenance control circuit W21 is electrically connected to the N-1th level drive signal output terminal NS(N-1), the first clock signal terminal GCK, the second fourth node N2-4 and the second first node N2-1, respectively, and is used to control the connection or disconnection between the second fourth node N2-4 and the second first node N2-1 under the control of the N-1th level drive signal provided by the N-1th level drive signal output terminal NS(N-1), and to control the connection or disconnection between the second fourth node N2-4 and the second first node N2-1 under the control of the first clock signal provided by the first clock signal terminal GCK.
  • the N-1th stage driving signal output terminal may be replaced by a second clock signal terminal, but the present invention is not limited thereto.
  • the maintenance control end includes a first maintenance control end and a second maintenance control end;
  • the second sustain control circuit includes a second third transistor and a second fourth transistor
  • the gate of the second third transistor is electrically connected to the first sustain control terminal, the first electrode of the second third transistor is electrically connected to the second first node, and the second electrode of the second third transistor is electrically connected to the second fourth node;
  • the gate of the second fourth transistor is electrically connected to the second sustain control terminal, the first electrode of the second fourth transistor is electrically connected to the second fourth node, and the second electrode of the second fourth transistor is electrically connected to the second first node;
  • the second third transistor is a p-type transistor, and the second fourth transistor is an n-type transistor;
  • the first sustain control terminal is the N-1th level driving signal terminal, and the second sustain control terminal is the first clock signal terminal; or,
  • the first sustain control terminal is a second clock signal terminal
  • the second sustain control terminal is a first clock signal terminal
  • the second first inverter includes a second fifth transistor and a second sixth transistor, and the second second inverter includes a second seventh transistor and a second eighth transistor;
  • the gate of the second fifth transistor is electrically connected to the second first node, the first electrode of the second fifth transistor is electrically connected to the first voltage terminal, and the second electrode of the second fifth transistor is electrically connected to the second third node;
  • the gate of the second sixth transistor is electrically connected to the second first node, the first electrode of the second sixth transistor is electrically connected to the second third node, and the second electrode of the second sixth transistor is electrically connected to the second voltage terminal;
  • the second fifth transistor is a p-type transistor, and the second sixth transistor is an n-type transistor;
  • the gate of the second seventh transistor is electrically connected to the second third node, the first electrode of the second seventh transistor is electrically connected to the first voltage terminal, and the second electrode of the second seventh transistor is electrically connected to the second fourth node;
  • the gate of the second eighth transistor is electrically connected to the second third node, the first electrode of the second eighth transistor is electrically connected to the second fourth node, and the second electrode of the second eighth transistor is electrically connected to the second voltage terminal;
  • the second seventh transistor is a p-type transistor
  • the second eighth transistor is an n-type transistor.
  • the second initialization circuit includes a second ninth transistor, and the second first voltage maintaining circuit includes a second first capacitor;
  • the gate of the second ninth transistor is electrically connected to the initial control terminal, the first electrode of the second ninth transistor is electrically connected to the first voltage terminal, and the second electrode of the second ninth transistor is electrically connected to the second first node;
  • the first end of the second first capacitor is electrically connected to the second first node, and the second end of the second first capacitor is electrically connected to the DC voltage end or the second third node.
  • the second output control circuit includes a second tenth transistor, a second eleventh transistor, a second twelfth transistor and a second thirteenth transistor;
  • the gate of the second tenth transistor is electrically connected to the Nth stage driving signal output terminal, the first electrode of the second tenth transistor is electrically connected to the first voltage terminal, and the second electrode of the second tenth transistor is electrically connected to the second fifth node;
  • the gate of the second eleventh transistor is electrically connected to the second first node, the first electrode of the second eleventh transistor is electrically connected to the first voltage terminal, and the second electrode of the second eleventh transistor is electrically connected to the second first node. Five-node electrical connection;
  • the gate of the second twelfth transistor is electrically connected to the Nth stage driving signal output terminal, the first electrode of the second twelfth transistor is electrically connected to the second fifth node, and the second electrode of the second twelfth transistor is electrically connected to the second sixth node;
  • the gate of the second thirteenth transistor is electrically connected to the second first node, the first electrode of the second thirteenth transistor is electrically connected to the second sixth node, and the second electrode of the second thirteenth transistor is electrically connected to the second voltage terminal;
  • the second tenth transistor and the second eleventh transistor are p-type transistors, and the second twelfth transistor and the second thirteenth transistor are n-type transistors.
  • the second output control circuit includes a second tenth transistor, a second eleventh transistor, a second twelfth transistor and a second thirteenth transistor;
  • the gate of the second tenth transistor is electrically connected to the Nth stage driving signal output terminal, the first electrode of the second tenth transistor is electrically connected to the first voltage terminal, and the second electrode of the second tenth transistor is electrically connected to the second fifth node;
  • the gate of the second eleventh transistor is electrically connected to the second fourth node, the first electrode of the second eleventh transistor is electrically connected to the first voltage terminal, and the second electrode of the second eleventh transistor is electrically connected to the second fifth node;
  • the gate of the second twelfth transistor is electrically connected to the Nth stage driving signal output terminal, the first electrode of the second twelfth transistor is electrically connected to the second fifth node, and the second electrode of the second twelfth transistor is electrically connected to the second sixth node;
  • the gate of the second thirteenth transistor is electrically connected to the second fourth node, the first electrode of the second thirteenth transistor is electrically connected to the second sixth node, and the second electrode of the second thirteenth transistor is electrically connected to the second voltage terminal;
  • the second tenth transistor and the second eleventh transistor are p-type transistors, and the second twelfth transistor and the second thirteenth transistor are n-type transistors.
  • the second output circuit includes a second fourteenth transistor and a second fifteenth transistor
  • the gate of the second fourteenth transistor is electrically connected to the second fifth node, the first electrode of the second fourteenth transistor is electrically connected to the first voltage terminal, and the second electrode of the second fourteenth transistor is electrically connected to the output driving terminal;
  • the gate of the second fifteenth transistor is electrically connected to the second fifth node, the first electrode of the second fifteenth transistor is electrically connected to the output driving end, and the second electrode of the second fifteenth transistor is electrically connected to the second voltage end.
  • the second drive signal generating circuit may include a second first control node control circuit, a second second control node control circuit, a second first drive output circuit, and a second second drive output circuit;
  • the second first control node control circuit is used to control the potential of the first control node
  • the second second control node control circuit is used to control the potential of the second control node
  • the second first drive output circuit is electrically connected to the first control node, the first voltage terminal and the N-th level drive signal output terminal respectively, and is used to control the connection between the N-th level drive signal output terminal and the first voltage terminal under the control of the potential of the first control node;
  • the second second drive output circuit is electrically connected to the second control node, the second voltage terminal and the Nth level drive signal output terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the second voltage terminal under the control of the potential of the second control node.
  • the second drive signal generating circuit may include a second first control node control circuit, a second second control node control circuit, a second first drive output circuit and a second second drive output circuit, the second first control node control circuit is used to control the potential of the first control node; the second second control node control circuit controls the potential of the second control node; the second first drive output circuit controls the connection between the Nth level drive signal output terminal and the first voltage terminal under the control of the potential of the first control node; the second second drive output circuit controls the connection between the Nth level drive signal output terminal and the second voltage terminal under the control of the potential of the second control node.
  • the first voltage terminal may be a high voltage terminal
  • the second voltage terminal may be a low voltage terminal, but is not limited thereto.
  • the second driving signal generating circuit may include a second first control node control circuit 231, a second second control node control circuit 232, a second first driving output circuit 233 and a second second driving output circuit 234;
  • the second first control node control circuit 231 is electrically connected to the first control node NC2-1, and is used to control the potential of the first control node NC2-1;
  • the second second control node control circuit 232 is electrically connected to the second control node NC2-2, and is used to control the potential of the second control node NC2-2;
  • the second first driving output circuit 233 is electrically connected to the first control node NC2-1, the first voltage terminal V1 and the N-th driving signal output terminal NS(N) respectively, and is used to control the connection between the N-th driving signal output terminal NS(N) and the first voltage terminal V12 under the control of the potential of the first control node NC2-1;
  • the second second drive output circuit 234 is electrically connected to the second control node NC2-2, the second voltage terminal V2 and the N-th level drive signal output terminal NS(N), respectively, and is used to control the connection between the N-th level drive signal output terminal NS(N) and the second voltage terminal V2 under the control of the potential of the second control node NC2-2.
  • the second driving signal generating circuit may include a second first control node control circuit 231, a second second control node control circuit 232, a second first driving output circuit 233 and a second second driving output circuit 234;
  • the second first control node control circuit 231 is electrically connected to the first control node NC2-1, and is used to control the potential of the first control node NC2-1;
  • the second second control node control circuit 232 is electrically connected to the second control node NC2-2, and is used to control the potential of the second control node NC2-2;
  • the second first driving output circuit 233 is electrically connected to the first control node NC2-1, the first voltage terminal V1 and the N-th driving signal output terminal NS(N) respectively, and is used to control the connection between the N-th driving signal output terminal NS(N) and the first voltage terminal V12 under the control of the potential of the first control node NC2-1;
  • the second second drive output circuit 234 is electrically connected to the second control node NC2-2, the second voltage terminal V2 and the N-th level drive signal output terminal NS(N), respectively, and is used to control the connection between the N-th level drive signal output terminal NS(N) and the second voltage terminal V2 under the control of the potential of the second control node NC2-2.
  • the second first control node control circuit includes a second seventh node control circuit, a second eighth node control circuit and a second first control circuit;
  • the second seventh-node control circuit is electrically connected to the first clock signal terminal, the first voltage terminal, the second seventh node and the second ninth node respectively, and is used to control the second seventh node to be connected to the first voltage terminal under the control of the first clock signal provided by the first clock signal terminal, and to control the second seventh node to be connected to the first clock signal terminal under the control of the potential of the second ninth node;
  • the second eighth node control circuit is electrically connected to the second voltage terminal, the second seventh node and the second eighth node respectively, and is used to control the second seventh node to be connected to the second eighth node under the control of the second voltage signal provided by the second voltage terminal;
  • the second first control circuit is electrically connected to the second eighth node, the second second node, the second clock signal terminal, the second ninth node, the first voltage terminal and the first control node, respectively, and is used for controlling the connection between the second second node and the second clock signal terminal under the control of the potential of the second eighth node, controlling the potential of the second second node according to the potential of the second eighth node, controlling the connection between the second second node and the first control node under the control of the second clock signal provided by the second clock signal terminal, and controlling the connection between the first control node and the first voltage terminal under the control of the potential of the second ninth node.
  • the second first control node control circuit may include a second seventh node control circuit, a second eighth node control circuit and a second first control circuit, the second seventh node control circuit controls the potential of the second seventh node, the second eighth node control circuit controls the potential of the second eighth node, and the second first control circuit controls the potential of the first control node.
  • the second second control node control circuit includes a second ninth node control circuit, a second tenth node control circuit, a second eleventh node control circuit, and a second second control circuit;
  • the second ninth node control circuit is electrically connected to the first clock signal terminal, the N-1th level drive signal output terminal, the initial control terminal, the first voltage terminal and the second ninth node respectively, and is used to control the connection between the N-1th level drive signal output terminal and the second ninth node under the control of the first clock signal provided by the first clock signal terminal, and control the connection between the second ninth node and the first voltage terminal under the control of the initial control signal provided by the initial control terminal;
  • the second tenth node control circuit is respectively connected to the first clock signal terminal, the N-1th level driving signal output terminal and the Two tenth nodes are electrically connected, and are used to control the connection between the N-1th level driving signal output terminal and the second tenth node under the control of the first clock signal;
  • the second eleventh node control circuit is electrically connected to the second voltage terminal, the second tenth node, the second eleventh node, the second seventh node, the first voltage terminal, the second twelfth node, and the second clock signal terminal, respectively, and is used to control the second tenth node to be connected to the second eleventh node under the control of the second voltage signal provided by the second voltage terminal, to control the second twelfth node to be electrically connected to the first voltage terminal under the control of the potential of the second seventh node, to control the second twelfth node to be connected to the second clock signal terminal under the control of the potential of the second eleventh node, and to control the potential of the second eleventh node according to the potential of the second twelfth node;
  • the second second control circuit is electrically connected to the second control node, the second eleventh node, the second voltage terminal and the second ninth node, respectively, and is used to control the potential of the second control node under the control of the potential of the second eleventh node, and to control the connection between the second ninth node and the second control node under the control of the second voltage signal provided by the second voltage terminal.
  • the second second control node control circuit may include a second ninth node control circuit, a second tenth node control circuit, a second eleventh node control circuit and a second second control circuit, the second ninth node control circuit controls the potential of the second ninth node, the second tenth node control circuit controls the potential of the second tenth node, the second eleventh node control circuit controls the potential of the second eleventh node, and the second second control circuit controls the potential of the second control node.
  • the second first control node control circuit includes a second seventh node control circuit 241 , a second eighth node control circuit 242 and a second first control circuit 243 ;
  • the second seventh-node control circuit 241 is electrically connected to the first clock signal terminal GCK, the second voltage terminal V2, the second seventh node N2-7 and the second ninth node N2-9, respectively, and is used to control the second seventh node N2-7 to be connected to the second voltage terminal V2 under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the second seventh node N2-7 to be connected to the first clock signal terminal GCK under the control of the potential of the second ninth node N2-9;
  • the second eighth node control circuit 242 is electrically connected to the second voltage terminal V2, the second seventh node N2-7 and the second eighth node N2-8, respectively, and is used to control the second seventh node N2-7 to be connected to the second eighth node N2-8 under the control of the second voltage signal provided by the second voltage terminal V2;
  • the second first control circuit 243 is electrically connected to the second eighth node N2-8, the second second node N2-2, the second clock signal terminal GCB, the second ninth node N2-9, the first voltage terminal V1 and the first control node NC2-1, respectively, and is used for controlling the connection between the second second node N2-2 and the second clock signal terminal GCB under the control of the potential of the second eighth node N2-8, controlling the potential of the second second node N2-2 according to the potential of the second eighth node N2-8, controlling the connection between the second second node N2-2 and the first control node NC2-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and controlling the connection between the second second node N2-2 and the first control node NC2-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and controlling the connection between the second second node N2-2 and the first control node NC2-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and controlling the connection between the second second node N2-2
  • the second second control node control circuit includes a second ninth node control circuit 251, a second tenth node control circuit 252, a second eleventh node control circuit 253 and a second second control circuit 254;
  • the second ninth node control circuit 251 is electrically connected to the first clock signal terminal GCK, the N-1th level drive signal output terminal NS(N-1), the initial control terminal NCX, the first voltage terminal V1 and the second ninth node N2-9, respectively, and is used to control the connection between the N-1th level drive signal output terminal NS(N-1) and the second ninth node N2-9 under the control of the first clock signal provided by the first clock signal terminal GCK, and control the connection between the second ninth node N2-9 and the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the second tenth node control circuit 252 is electrically connected to the first clock signal terminal GCK, the N-1th level drive signal output terminal NS(N-1) and the second tenth node N2-10 respectively, and is used to control the connection between the N-1th level drive signal output terminal NS(N-1) and the second tenth node N2-10 under the control of the first clock signal;
  • the second eleventh node control circuit 253 is electrically connected to the second voltage terminal V2, the second tenth node N2-10, the second eleventh node N2-11, the second seventh node N2-7, the first voltage terminal V1, the second twelfth node N2-12 and the second clock signal terminal GCB respectively, and is used to control the second tenth node N2-10 and the second eleventh node N2-11 to be connected under the control of the second voltage signal provided by the second voltage terminal V2, control the second twelfth node N2-12 to be electrically connected to the first voltage terminal V1 under the control of the potential of the second seventh node N2-7, control the second twelfth node N2-12 to be connected to the second clock signal terminal GCB under the control of the potential of the second eleventh node N2-11, and control the potential of the second eleventh node N2-11 according to the potential of the second twelfth node N2-12;
  • the second second control circuit 254 is electrically connected to the second control node NC2-2, the second eleventh node N2-11, the second voltage terminal V2 and the second ninth node N2-9, respectively, and is used to control the potential of the second control node NC2-2 under the control of the potential of the second eleventh node N2-11, and control the connection between the second ninth node N2-9 and the second control node NC2-2 under the control of the second voltage signal provided by the second voltage terminal V2.
  • the second first control node control circuit includes a second seventh node control circuit 241 , a second eighth node control circuit 242 and a second first control circuit 243 ;
  • the second seventh-node control circuit 241 is electrically connected to the first clock signal terminal GCK, the second voltage terminal V2, the second seventh node N2-7 and the second ninth node N2-9, respectively, and is used to control the second seventh node N2-7 to be connected to the second voltage terminal V2 under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the second seventh node N2-7 to be connected to the first clock signal terminal GCK under the control of the potential of the second ninth node N2-9;
  • the second eighth node control circuit 242 is electrically connected to the second voltage terminal V2, the second seventh node N2-7 and the second eighth node N2-8 respectively, and is used to control the second voltage signal provided by the second voltage terminal V2 to Under control, the second seventh node N2-7 is controlled to be connected with the second eighth node N2-8;
  • the second first control circuit 243 is electrically connected to the second eighth node N2-8, the second second node N2-2, the second clock signal terminal GCB, the second ninth node N2-9, the first voltage terminal V1 and the first control node NC2-1, respectively, and is used for controlling the second second node N2-2 to be connected to the second clock signal terminal GCB under the control of the potential of the second eighth node N2-8, controlling the potential of the second second node N2-2 according to the potential of the second eighth node N2-8, controlling the second second node N2-2 to be connected to the first control node NC2-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and controlling the first control node NC2-1 to be connected to the first voltage terminal V1 under the control of the potential of the second ninth node N2-9;
  • the second second control node control circuit includes a second ninth node control circuit 251, a second tenth node control circuit 252, a second eleventh node control circuit 253 and a second second control circuit 254;
  • the second ninth node control circuit 251 is electrically connected to the first clock signal terminal GCK, the N-1th level drive signal output terminal NS(N-1), the initial control terminal NCX, the first voltage terminal V1 and the second ninth node N2-9, respectively, and is used to control the connection between the N-1th level drive signal output terminal NS(N-1) and the second ninth node N2-9 under the control of the first clock signal provided by the first clock signal terminal GCK, and control the connection between the second ninth node N2-9 and the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the second tenth node control circuit 252 is electrically connected to the first clock signal terminal GCK, the N-1th level drive signal output terminal NS(N-1) and the second tenth node N2-10 respectively, and is used to control the connection between the N-1th level drive signal output terminal NS(N-1) and the second tenth node N2-10 under the control of the first clock signal;
  • the second eleventh node control circuit 253 is electrically connected to the second voltage terminal V2, the second tenth node N2-10, the second eleventh node N2-11, the second seventh node N2-7, the first voltage terminal V1, the second twelfth node N2-12 and the second clock signal terminal GCB respectively, and is used to control the second tenth node N2-10 and the second eleventh node N2-11 to be connected under the control of the second voltage signal provided by the second voltage terminal V2, control the second twelfth node N2-12 to be electrically connected to the first voltage terminal V1 under the control of the potential of the second seventh node N2-7, control the second twelfth node N2-12 to be connected to the second clock signal terminal GCB under the control of the potential of the second eleventh node N2-11, and control the potential of the second eleventh node N2-11 according to the potential of the second twelfth node N2-12;
  • the second second control circuit 254 is electrically connected to the second control node NC2-2, the second eleventh node N2-11, the second voltage terminal V2 and the second ninth node N2-9, respectively, and is used to control the potential of the second control node NC2-2 under the control of the potential of the second eleventh node N2-11, and control the connection between the second ninth node N2-9 and the second control node NC2-2 under the control of the second voltage signal provided by the second voltage terminal V2.
  • the second first drive output circuit includes a second sixteenth transistor and a second second capacitor;
  • the gate of the second sixteenth transistor is electrically connected to the first control node, the first electrode of the second sixteenth transistor is electrically connected to the first voltage terminal, and the second electrode of the second sixteenth transistor is electrically connected to the N-level driving signal terminal.
  • the output terminal is electrically connected;
  • a first end of the second second capacitor is electrically connected to the first control node, and a second end of the second second capacitor is electrically connected to the first voltage end;
  • the second second drive output circuit comprises a second seventeenth transistor and a second third capacitor
  • the gate of the second seventeenth transistor is electrically connected to the second control node, the first electrode of the second seventeenth transistor is electrically connected to the Nth stage driving signal output terminal, and the second electrode of the second seventeenth transistor is electrically connected to the second voltage terminal;
  • the first end of the second third capacitor is electrically connected to the Nth stage driving signal output end, and the second end of the second third capacitor is electrically connected to the second voltage end.
  • the second seventh node control circuit includes a second eighteenth transistor and a second nineteenth transistor;
  • the gate of the second eighteenth transistor is electrically connected to the first clock signal terminal, the first electrode of the second eighteenth transistor is electrically connected to the second voltage terminal, and the second electrode of the second eighteenth transistor is electrically connected to the second seventh node;
  • the gate of the second nineteenth transistor is electrically connected to the second ninth node, the first electrode of the second nineteenth transistor is electrically connected to the second seventh node, and the second electrode of the second nineteenth transistor is electrically connected to the first clock signal terminal;
  • the second eighth node control circuit includes a second twentieth transistor
  • the gate of the second twentieth transistor is electrically connected to the second voltage terminal, the first electrode of the second twentieth transistor is electrically connected to the second seventh node, and the second electrode of the second twentieth transistor is electrically connected to the second eighth node;
  • the second first control circuit includes a second twenty-first transistor, a second fourth capacitor, a second twenty-second transistor and a second twenty-third transistor;
  • the gate of the second twenty-first transistor is electrically connected to the second eighth node, the first electrode of the second twenty-first transistor is electrically connected to the second clock signal terminal, and the second electrode of the second twenty-first transistor is electrically connected to the second second node;
  • the first end of the second fourth capacitor is electrically connected to the second eighth node, and the second end of the second fourth capacitor is electrically connected to the second second node;
  • the gate of the second 22nd transistor is electrically connected to the second clock signal terminal, the first electrode of the second 22nd transistor is electrically connected to the second second node, and the second electrode of the second 22nd transistor is electrically connected to the first control node;
  • a gate of the second twenty-third transistor is electrically connected to the second ninth node, a first electrode of the second twenty-third transistor is electrically connected to the first control node, and a second electrode of the second twenty-third transistor is electrically connected to the first voltage terminal.
  • the second ninth node control circuit includes a second twenty-fourth transistor and a second twenty-fifth transistor. transistor;
  • the gate of the second twenty-fourth transistor is electrically connected to the first clock signal terminal, the first electrode of the second twenty-fourth transistor is electrically connected to the N-1th stage driving signal output terminal, and the second electrode of the second twenty-fourth transistor is electrically connected to the second ninth node;
  • the gate of the second twenty-fifth transistor is electrically connected to the initial control terminal, the first electrode of the second twenty-fifth transistor is electrically connected to the first voltage terminal, and the second electrode of the second twenty-fifth transistor is electrically connected to the second ninth node;
  • the second tenth node control circuit includes a second twenty-sixth transistor
  • the gate of the second twenty-sixth transistor is electrically connected to the first clock signal terminal, the first electrode of the second twenty-sixth transistor is electrically connected to the N-1th stage driving signal output terminal, and the second electrode of the second twenty-sixth transistor is electrically connected to the second tenth node;
  • the second eleventh node control circuit includes a second twenty-seventh transistor, a second twenty-eighth transistor, a second twenty-ninth transistor and a second fifth capacitor;
  • the gate of the second twenty-seventh transistor is electrically connected to the second voltage terminal, the first electrode of the second twenty-seventh transistor is electrically connected to the second tenth node, and the second electrode of the second twenty-seventh transistor is electrically connected to the second eleventh node;
  • the gate of the second twenty-eighth transistor is electrically connected to the second seventh node, the first electrode of the second twenty-eighth transistor is electrically connected to the first voltage terminal, and the second electrode of the second twenty-eighth transistor is electrically connected to the second twelfth node;
  • the gate of the second twenty-ninth transistor is electrically connected to the second eleventh node, the first electrode of the second twenty-ninth transistor is electrically connected to the second twelfth node, and the second electrode of the second twenty-ninth transistor is electrically connected to the second clock signal terminal;
  • a first end of the second fifth capacitor is electrically connected to the second twelfth node, and a second end of the second fifth capacitor is electrically connected to the second eleventh node;
  • the second second control circuit includes a second 30th transistor and a second 31st transistor;
  • the gate of the second thirtieth transistor and the first electrode of the second thirtieth transistor are both electrically connected to the second eleventh node, and the second electrode of the second thirtieth transistor is electrically connected to the second control node;
  • the gate of the second thirty-first transistor is electrically connected to the second voltage terminal, the first electrode of the second thirty-first transistor is electrically connected to the second ninth node, and the second electrode of the second thirty-first transistor is electrically connected to the second control node.
  • the second gating circuit includes a second first transistor T2-1 and a second second transistor T2-2;
  • the gate of the second first transistor T2-1 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), the source of the second first transistor T2-1 is electrically connected to the second first node N2-1, and the drain of the second first transistor T2-1 is electrically connected to the drain of the second second transistor T2-2;
  • the gate of the second second transistor T2-2 is electrically connected to the Nth stage drive signal output terminal NS(N), and the source of the second second transistor T2-2 is electrically connected to the gate input terminal VCT;
  • the second sustain control circuit includes a second third transistor T2-3 and a second fourth transistor T2-4;
  • the gate of the second third transistor T2-3 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), the source of the second third transistor T2-3 is electrically connected to the second first node N2-1, and the drain of the second third transistor T2-3 is electrically connected to the second fourth node N2-4;
  • the gate of the second fourth transistor T2-4 is electrically connected to the first clock signal terminal GCK, the source of the second fourth transistor T2-4 is electrically connected to the second fourth node N2-4, and the drain of the second fourth transistor T2-4 is electrically connected to the second first node N2-1;
  • the second first inverter includes a second fifth transistor T2-5 and a second sixth transistor T2-6, and the second second inverter includes a second seventh transistor T2-7 and a second eighth transistor T2-8;
  • the gate of the second fifth transistor T2-5 is electrically connected to the second first node N2-1, the source of the second fifth transistor T2-5 is electrically connected to the high voltage terminal VGH, and the drain of the second fifth transistor T2-5 is electrically connected to the second third node N2-3;
  • the gate of the second sixth transistor T2-6 is electrically connected to the second first node N2-1, the source of the second sixth transistor T2-6 is electrically connected to the second third node N2-3, and the drain of the second sixth transistor T2-6 is electrically connected to the low voltage terminal VGL;
  • the gate of the second seventh transistor T2-7 is electrically connected to the second third node N2-3, the source of the second seventh transistor T2-7 is electrically connected to the high voltage terminal VGH, and the drain of the second seventh transistor T2-7 is electrically connected to the second fourth node N2-4;
  • the gate of the second eighth transistor T2-8 is electrically connected to the second third node N2-3, the source of the second eighth transistor T2-8 is electrically connected to the second fourth node N2-4, and the drain of the second eighth transistor T2-8 is electrically connected to the low voltage terminal VGL;
  • the second initialization circuit includes a second ninth transistor T2-9, and the second first voltage maintaining circuit includes a second first capacitor C2-1;
  • the gate of the second ninth transistor T2-9 is electrically connected to the initial control terminal NCX, the source of the second ninth transistor T2-9 is electrically connected to the high voltage terminal VGH, and the drain of the second ninth transistor T2-9 is electrically connected to the second first node N2-1;
  • the first end of the second first capacitor C2-1 is electrically connected to the second first node N2-1, and the second end of the second first capacitor C2-1 is electrically connected to the low voltage terminal VGL;
  • the second output control circuit includes a second tenth transistor T2-10, a second eleventh transistor T2-11, a second twelfth transistor T2-12 and a second thirteenth transistor T2-13;
  • the gate of the second tenth transistor T2-10 is electrically connected to the Nth stage driving signal output terminal NS(N), the source of the second tenth transistor T2-10 is electrically connected to the high voltage terminal VGH, and the drain of the second tenth transistor T2-10 is electrically connected to the second fifth node N2-5;
  • the gate of the second eleventh transistor T2-11 is electrically connected to the second first node N2-1, the source of the second eleventh transistor T2-11 is electrically connected to the high voltage terminal VGH, and the drain of the second eleventh transistor T2-11 is electrically connected to the second fifth node N2-5;
  • the gate of the second twelfth transistor T2-12 is electrically connected to the N-th stage driving signal output terminal NS(N), the source of the second twelfth transistor T2-12 is electrically connected to the second fifth node N2-5, and the drain of the second twelfth transistor T2-12 is electrically connected to the second sixth node N2-6;
  • the gate of the second thirteenth transistor T2-13 is electrically connected to the second first node N2-1, the source of the second thirteenth transistor T2-13 is electrically connected to the second sixth node N2-6, and the drain of the second thirteenth transistor T2-13 is electrically connected to the low voltage terminal VGL;
  • the second output circuit includes a second fourteenth transistor T2-14 and a second fifteenth transistor T2-15;
  • the gate of the second fourteenth transistor T2-14 is electrically connected to the second fifth node N2-5, the source of the second fourteenth transistor T2-14 is electrically connected to the high voltage terminal VGH, and the drain of the second fourteenth transistor T2-14 is electrically connected to the output driving terminal NO (N);
  • the gate of the second fifteenth transistor T2-15 is electrically connected to the second fifth node N2-5, the source of the second fifteenth transistor T2-15 is electrically connected to the output driving terminal NO(N), and the drain of the second fifteenth transistor T2-15 is electrically connected to the low voltage terminal VGL;
  • the second first driving output circuit includes a second sixteenth transistor T2-16 and a second second capacitor C2-2;
  • the gate of the second sixteenth transistor T2-16 is electrically connected to the first control node NC2-1, the source of the second sixteenth transistor T2-16 is electrically connected to the high voltage terminal VGH, and the drain of the second sixteenth transistor T2-16 is electrically connected to the N-th stage driving signal output terminal NS(N);
  • a first end of the second second capacitor C2-2 is electrically connected to the first control node NC2-1, and a second end of the second second capacitor C2-2 is electrically connected to the high voltage terminal VGH;
  • the second second driving output circuit includes a second seventeenth transistor T2-17 and a second third capacitor C2-3;
  • the gate of the second seventeenth transistor T2-17 is electrically connected to the second control node NC2-2, the source of the second seventeenth transistor T2-17 is electrically connected to the Nth stage driving signal output terminal NS(N), and the drain of the second seventeenth transistor T2-17 is electrically connected to the low voltage terminal VGL;
  • a first end of the second third capacitor C2-3 is electrically connected to the Nth stage driving signal output terminal NS(N), and a second end of the second third capacitor C2-3 is electrically connected to the low voltage terminal VGL;
  • the second seventh node control circuit includes a second eighteenth transistor T2-18 and a second nineteenth transistor T2-19;
  • the gate of the second eighteenth transistor T2-18 is electrically connected to the first clock signal terminal GCK, the source of the second eighteenth transistor T2-18 is electrically connected to the low voltage terminal VGL, and the drain of the second eighteenth transistor T2-18 is electrically connected to the second seventh node N2-7;
  • the gate of the second nineteenth transistor T2-19 is electrically connected to the second ninth node N2-9, the source of the second nineteenth transistor T2-19 is electrically connected to the second seventh node N2-7, and the drain of the second nineteenth transistor T2-19 is electrically connected to the first clock signal terminal GCK;
  • the second eighth node control circuit includes a second twentieth transistor T2-20;
  • the gate of the second twentieth transistor T2-20 is electrically connected to the low voltage terminal VGL, the source of the second twentieth transistor T2-20 is electrically connected to the second seventh node N2-7, and the drain of the second twentieth transistor T2-20 is electrically connected to the second eighth node N2-8;
  • the second first control circuit includes a second twenty-first transistor T2-21, a second fourth capacitor C2-4, a second twenty-second transistor T2-22 and a second twenty-third transistor T2-23;
  • the gate of the second twenty-first transistor T2-21 is electrically connected to the second eighth node N2-8, the source of the second twenty-first transistor T2-21 is electrically connected to the second clock signal terminal GCB, and the drain of the second twenty-first transistor T2-21 is electrically connected to the second second node N2-2;
  • a first end of the second fourth capacitor C2-4 is electrically connected to the second eighth node N2-8, and a second end of the second fourth capacitor C2-4 is electrically connected to the second second node N2-2;
  • the gate of the second 22nd transistor T2-22 is electrically connected to the second clock signal terminal GCB, the source of the second 22nd transistor T2-22 is electrically connected to the second second node N2-2, and the drain of the second 22nd transistor T2-22 is electrically connected to the first control node NC2-1;
  • the gate of the second twenty-third transistor T2-23 is electrically connected to the second ninth node N2-9, the source of the second twenty-third transistor T2-23 is electrically connected to the first control node NC2-1, and the drain of the second twenty-third transistor T2-23 is electrically connected to the high voltage terminal VGH;
  • the second ninth node control circuit includes a second twenty-fourth transistor T2-24 and a second twenty-fifth transistor T2-25;
  • the gate of the second twenty-fourth transistor T2-24 is electrically connected to the first clock signal terminal GCK, the source of the second twenty-fourth transistor T2-24 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the drain of the second twenty-fourth transistor T2-24 is electrically connected to the second ninth node N2-9;
  • the gate of the second twenty-fifth transistor T2-25 is electrically connected to the initial control terminal NCX, the source of the second twenty-fifth transistor T2-25 is electrically connected to the high voltage terminal VGH, and the drain of the second twenty-fifth transistor T2-25 is electrically connected to the second ninth node N2-9;
  • the second tenth node control circuit includes a second twenty-sixth transistor T2-26;
  • the gate of the second twenty-sixth transistor T2-26 is electrically connected to the first clock signal terminal GCK, the source of the second twenty-sixth transistor T2-26 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the drain of the second twenty-sixth transistor T2-26 is electrically connected to the second tenth node N2-10;
  • the second eleventh node control circuit includes a second twenty-seventh transistor T2-27, a second twenty-eighth transistor T2-28, a second twenty-ninth transistor T2-29 and a second fifth capacitor C2-5;
  • the gate of the second twenty-seventh transistor T2-27 is electrically connected to the low voltage terminal VGL.
  • the source of the seventeenth transistor T2-27 is electrically connected to the second tenth node N2-10, and the drain of the second twenty-seventh transistor T2-27 is electrically connected to the second eleventh node N2-11;
  • the gate of the second twenty-eighth transistor T2-28 is electrically connected to the second seventh node N2-7, the source of the second twenty-eighth transistor T2-28 is electrically connected to the high voltage terminal VGH, and the drain of the second twenty-eighth transistor T2-28 is electrically connected to the second twelfth node N2-12;
  • the gate of the second twenty-ninth transistor T2-29 is electrically connected to the second eleventh node N2-11, the source of the second twenty-ninth transistor T2-29 is electrically connected to the second twelfth node N2-12, and the drain of the second twenty-ninth transistor T2-29 is electrically connected to the second clock signal terminal GCB;
  • a first end of the second fifth capacitor C2-5 is electrically connected to the second twelfth node N2-12, and a second end of the second fifth capacitor C2-5 is electrically connected to the second eleventh node N2-11;
  • the second second control circuit includes a second 30th transistor and a second 31st transistor;
  • the gate of the second 30th transistor T2-30 and the source of the second 30th transistor T2-31 are both electrically connected to the second eleventh node N2-11, and the drain of the second 30th transistor T2-31 is electrically connected to the second control node NC2-2;
  • the gate of the second thirty-first transistor T2-31 is electrically connected to the low voltage terminal VGL, the source of the second thirty-first transistor T2-31 is electrically connected to the second ninth node N2-9, and the drain of the second thirty-first transistor T2-31 is electrically connected to the second control node NC2-2.
  • the node labeled N2-13 is the second thirteenth node.
  • T2-1 is an n-type transistor
  • T2-2 is a p-type transistor
  • T2-3 is a p-type transistor
  • T2-4 is an n-type transistor
  • T2-5 is a p-type transistor
  • T2-6 is an n-type transistor
  • T2-7 is a p-type transistor
  • T2-8 is an n-type transistor
  • T2-9 is a p-type transistor
  • T2-10 and T2-11 are n-type transistors
  • T2-12 and T2-13 are n-type transistors
  • T2-14 is a p-type transistor
  • T2-15 is an n-type transistor
  • T2-16-T2-31 are all p-type transistors.
  • the structure of the second drive signal generating circuit is not limited to that shown in FIG. 39 .
  • the second drive signal generating circuit may be, for example, a 16T3C circuit, a 13T3C circuit, a 12T3C circuit, a 10T3C circuit, etc., but is not limited thereto.
  • At least one embodiment of the driving circuit shown in FIG. 39 of the present disclosure is in operation.
  • NS (N-1) outputs a low voltage signal
  • GCK outputs a low voltage signal
  • T2-24 and T2-26 are turned on, the potential of N2-9 and the potential of N2-10 are low voltages, T2-27 and T2-31 are turned on, ensuring that the potential of NC2-2 and the potential of N2-11 are low voltages, T2-17 is turned on
  • NS (N) outputs a low voltage signal
  • the potential of N2-11 is low voltage to ensure that T2-29 is turned on
  • the potential of N2-9 is low voltage to turn on T2-19
  • T2-18 is turned on
  • the potential of N2-7 and the potential of N2-8 are pulled down
  • T2-21 is turned on
  • GCB writes a high voltage signal to N2-2
  • the potential of N2-9 is low voltage to turn on T2-23
  • the potential of NC2-1 is pulled up to a high voltage to ensure that T2-16 is turned off
  • NS(N-1) outputs a low voltage signal
  • the potential of the first clock signal output by GCK jumps from a low voltage to a high voltage
  • T2-24 and T2-26 are turned off
  • the potential of N2-9 is a low voltage
  • T2-19 is turned on
  • T2-18 is turned off
  • T2-20 Open
  • the potential of N2-7 and the potential of N2-8 are high voltages
  • T2-21 is turned off
  • the potential of N2-2 is maintained at a high voltage
  • GCB outputs a low voltage signal
  • T2-22 is opened
  • the potential of NC2-1 is maintained at a high voltage
  • T2-16 is turned off
  • the potential of N2-11 is maintained at a low voltage
  • T2-29 is opened
  • GCB writes the low voltage signal to N2-12
  • the potential of N2-11 is pulled down to a lower voltage (5V ⁇ 10V lower than the voltage value of the low voltage signal provided by GCB) through C2-5
  • T2-30 is opened, and the
  • NS (N-1) outputs a high voltage signal
  • GCK outputs a low voltage signal
  • GCB outputs a high voltage signal
  • T2-24 and T2-26 are turned on, the potential of N2-9 and the potential of N2-10 are controlled to be high voltage
  • T2-27 and T2-31 are turned on
  • the potential of NC2-2 and the potential of N2-11 are high voltage
  • T2-17 is turned off
  • the potential of N2-11 is high voltage
  • T2-29 is turned off
  • the potential of N2-9 is high voltage
  • T2-19 is turned off
  • T2-18 is turned on
  • T2-20 is turned on
  • the potential of N2-7 and the potential of N2-8 are pulled down
  • T2-21 is turned on
  • GCB writes a high voltage signal to N2-2
  • T2-22 is turned off
  • the potential of N2-9 is high voltage
  • T2-23 is turned off
  • the potential of NC2-1 is maintained at a high voltage
  • T2-16 is turned off;
  • NS(N-1) outputs a high voltage signal
  • the potential of the first clock signal output by GCK jumps from a low voltage to a high voltage
  • GCB outputs a low voltage signal
  • T2-24 and T2-26 are closed
  • the potential of N2-9 is a high voltage
  • T2-19 is closed
  • T2-18 is closed
  • T2-20 is opened
  • the potential of N2-7 and the potential of N2-8 are maintained at a low voltage
  • T2-21 is opened
  • T2-22 is opened
  • the potential of N2-2 and the potential of NC2-1 are low voltages
  • T2-16 is opened
  • NS(N) outputs a high voltage signal
  • the potential of N2-11 is a high voltage
  • T2-29 is closed
  • the potential of N2-12 remains unchanged, and the potential of N2-11 is ensured to be a high voltage
  • the potential of N2-11 is ensured to be a high voltage
  • the potential of the N-1th level driving signal output by NS(N-1) jumps from high voltage to low voltage
  • GCK outputs a high voltage signal
  • GCB outputs a low voltage signal
  • T2-24 and T2-26 are turned off, the potential of N2-9 and the potential of N2-10 are maintained at a high voltage, and the potentials of the remaining nodes remain unchanged, ensuring that NS(N) outputs a high voltage signal;
  • NS(N-1) outputs a low voltage signal
  • the potential of the first clock signal output by GCK jumps from high voltage to low voltage
  • GCB outputs a high voltage signal
  • T2-24 and T2-26 are turned on
  • the potential of N2-9 and the potential of N2-10 are low voltage
  • T2-27 and T2-31 are turned on, ensuring that the potential of NC2-2 and the potential of N2-11 are low voltage, turn on T2-17
  • NS(N) inputs a low voltage signal the potential of N2-11 is low voltage, ensuring that T2-29 is turned on, the potential of N2-9 is low voltage, turn on T2-19, T2-18, turn on T2-20, pull down the potential of N2-7 and the potential of N2-8, turn on T2-2
  • GCB writes a high voltage signal to N2-2
  • the potential of N2-9 is low voltage
  • turn on T2-23 pull the potential of NC2-1 to a high voltage
  • NCX when the display starts (that is, when the display device is turned on), in the power-on stage before the first stage, NCX outputs a low voltage signal, T2-9 is turned on to control the potential of N2-1 to be a high voltage, T2-25 is turned on, the potential of N2-9 is a high voltage, and T2-19 is turned off.
  • N2-7 When GCK provides a low voltage signal, the potential of N2-7 is a low voltage, T2-20 is turned on, the potential of N2-8 is a low voltage, and T2-21 is turned on to control the connection between N2-2 and GCB; when GCB provides a low voltage signal, T2-22 is turned on, the potential of NC2-1 is a low voltage, T2-16 is turned on, and NS (N) outputs a high voltage signal; T2-12 is turned on, T2-13 is turned on, the potential of N2-5 is a low voltage, T2-14 is turned on, and NO (N) outputs a high voltage signal, which can turn on the second display control transistor M2 included in all pixel circuits in the effective display area, clearing the storage The residual charge in capacitor Cst can improve the screen flickering problem when the computer is turned on.
  • T2-1 and T2-2 are turned on.
  • N2-1 When VCT provides a low voltage signal, the potential of N2-1 is a low voltage signal, and C2-1 maintains the potential of N2-1; T2-11 is turned on, T2-10 is turned on, the potential of N2-5 is a high voltage, T2-15 is turned on, and NO (N) outputs a low voltage signal;
  • N2-1 When VCT provides a high voltage signal, the potential of N2-1 is a high voltage signal, C2-1 maintains the potential of N2-1, T2-11 is turned off, T2-10 is turned on, the potential of N2-5 is a high voltage, T2-15 is turned on, and NO(N) outputs a low voltage signal;
  • NS(N) outputs a high voltage signal.
  • N2-1 When the potential of N2-1 is high voltage, T2-10 is turned off, T2-11 is turned off, T2-12 and T2-13 are turned on, the potential of N2-5 is low voltage, T2-14 is turned on, and NO(N) outputs a high voltage signal;
  • NS(N) After the Nth stage of driving signal supply, NS(N) outputs a low voltage signal.
  • N2-1 When the potential of N2-1 is a low voltage signal, T2-10 is turned on, T2-11 is turned on, the potential of N2-5 is a high voltage, and NO(N) outputs a low voltage signal;
  • N2-1 When the potential of N2-1 is a high voltage signal, T2-10 is turned on, T2-11 is turned off, the potential of N2-5 is a high voltage, and NO(N) outputs a low voltage signal.
  • the absolute value of the potential of N2-1 will be lower, and the absolute value of the potential of N2-1 can be controlled to increase by the second first inverter and the second second inverter, so as to better control the corresponding transistor in the second output circuit to be turned on or off, and the second maintenance control circuit controls N2-1 and N2-4 to be disconnected when T2-1 and T2-2 are turned on, so as not to affect the writing of the potential of N2-1.
  • FIG40 is an operation timing diagram of at least one embodiment of the driving circuit shown in FIG39;
  • FIG. 41 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG. 39 .
  • the second second voltage maintaining circuit is not set (that is, T2-3-T2-8 is not set).
  • N2-4 is electrically connected to the gate of T2-11 and the gate of T2-13.
  • the absolute value of the potential of N2-1 will be lower, and the absolute value of the potential of N2-4 can be controlled to increase through the second first inverter and the second second inverter, so that the corresponding transistor in the second output circuit can be better controlled to be turned on or off, and the second maintain control
  • the circuit controls N2-1 and N2-4 to be disconnected when T2-1 and T2-2 are turned on, so as not to affect the writing of the potential of N2-1.
  • the driving circuit includes a third driving signal generating circuit 310 , a third gating circuit 311 , a third output control circuit 312 , a third output circuit 313 and a third voltage control circuit 314 ;
  • the third driving signal generating circuit 310 is electrically connected to the third first control node NC3-1, the third second control node NC3-2 and the N-th driving signal output terminal NS(N) respectively, and is used to generate and output the N-th driving signal through the N-th driving signal output terminal NS(N) under the control of the potential of the third first control node NC3-1 and the potential of the third second control node NC3-2;
  • the third gating circuit 311 is electrically connected to the third first node N3-1, the gating input terminal VCT and the gating control terminal CX respectively, and is used to control the gating input signal provided by the gating input terminal VCT to be written into the third first node N3-1 under the control of the gating control signal provided by the gating control terminal CX;
  • the third output control circuit 312 is electrically connected to the third first node N3-1, the third first control node NC3-1 and the third second node N3-2 respectively, and is used to control the connection between the third first control node NC3-1 and the third second node N3-2 under the control of the potential of the third first node N3-1;
  • the third voltage control circuit 314 is electrically connected to the third first node N3-1 and the third second node N3-2, respectively, and is used to control the potential of the third second node N3-2 according to the potential of the third first node N3-1;
  • the third output circuit 313 is electrically connected to the third second node N3-2, the third third control node NC3-3, the first voltage terminal V1, the second voltage terminal V2 and the output drive terminal NO(N), respectively, and is used to control the output drive terminal NO(N) to be connected to the first voltage terminal V1 under the control of the potential of the third second node N3-2, and to control the output drive terminal NO(N) to be connected to the second voltage terminal V2 under the control of the potential of the third third control node NC3-3;
  • the third second control node NC3-2 and the third third control node NC3-3 are different nodes; N is a positive integer.
  • the third driving signal generating circuit 310 When the embodiment of the driving circuit shown in Figure 44 of the present disclosure is working, the third driving signal generating circuit 310 generates and outputs the N-th level driving signal through the N-th level driving signal output terminal NS(N); the third selection circuit 311 writes the selection input signal into the third first node N3-1 under the control of the selection control signal; the third output control circuit 312 controls the connection between the third first control node NC3-1 and the third second node N3-2 under the control of the potential of the third first node N3-1; the third voltage control circuit 314 controls the potential of the third second node N3-2 according to the potential of the third first node N3-1; the third output circuit 313 controls the connection between the output driving terminal NO(N) and the first voltage terminal V1 under the control of the potential of the third second node N3-2, and controls the connection between the output driving terminal NO(N) and the second voltage terminal V2 under the control of the potential of the third third control node NC3-3.
  • the first voltage terminal may be a high voltage terminal, but is not limited thereto.
  • the embodiment of the driving circuit shown in FIG. 44 of the present disclosure may be an Nth-stage driving circuit.
  • the third gating circuit 311 Before the Nth stage driving signal providing stage, the third gating circuit 311 writes the gating input signal provided by the gating input terminal VCT into the third first node N3-1 under the control of the gating control signal;
  • the N-level driving signal output terminal NS (N) outputs a high voltage signal
  • the potential of the third first node N3-1 is a high voltage
  • the third output control circuit 312 controls the third first control node NC3-1 to be disconnected from the third second node N3-2 under the control of the potential of the third first node N3-1
  • the third voltage control circuit 314 controls the potential of the third second node N3-2 to be a high voltage according to the potential of the third first node N3-1
  • the third output circuit controls the output driving terminal NO (N) to maintain the output low voltage signal, which can control the corresponding row pixel circuit not to update the pixel voltage;
  • the Nth level drive signal output terminal NS(N) When the selection input signal is a low voltage signal, in the Nth level drive signal providing stage, the Nth level drive signal output terminal NS(N) outputs a high voltage signal, and the potential of the third first node N3-1 is a low voltage.
  • the third output control circuit 312 under the control of the potential of the third first node N3-1, controls the connection between the third first control node NC3-1 and the third second node N3-2, so that the potential of the third second node N3-2 is a low voltage.
  • the third output circuit 313, under the control of the potential of the third second node N3-2, controls the connection between the output drive terminal NO(N) and the first voltage terminal V1, so that NO(N) outputs a high voltage signal, which can control the corresponding row pixel circuit to update the pixel voltage.
  • the disclosed embodiment can realize the update of a partial picture of the display screen by controlling the selection input signal provided by the selection input terminal VCT, thereby reducing power consumption, or realize ultra-low power consumption of OLED display products such as wearable products, mobile terminals, NB (notebook computers) by partial update of the display picture.
  • the third output control circuit includes a third third transistor
  • the gate of the third third transistor is electrically connected to the third first node, the first electrode of the third third transistor is electrically connected to the third first control node, and the second electrode of the third third transistor is electrically connected to the third second node.
  • the third voltage control circuit includes a third first capacitor
  • the first end of the third first capacitor is electrically connected to the third first node, and the second end of the third first capacitor is electrically connected to the third second node.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a third second node control circuit
  • the third second node control circuit is electrically connected to the third third control node, the third second node and the first voltage terminal respectively, and is used to control the connection between the third second node and the first voltage terminal under the control of the potential of the third third control node.
  • the driving circuit may further include a third second node control circuit
  • the third second node control circuit controls the connection between the third second node and the first voltage terminal under the control of the potential of the third third control node.
  • the driving circuit further includes a third second node control circuit 320;
  • the third second node control circuit 320 is electrically connected to the third third control node NC3-3, the third second node N3-2 and the first voltage terminal V1, respectively, and is used to control the connection between the third second node N3-2 and the first voltage terminal V1 under the control of the potential of the third third control node NC3-3.
  • the potential of the third third control node NC3-3 when at least one embodiment of the driving circuit shown in FIG. 45 is in operation, when the potential of the third third control node NC3-3 is a valid voltage, the potential of the third second node N3-2 may be the first voltage.
  • the third second node control circuit includes a third fourth transistor
  • the gate of the third fourth transistor is electrically connected to the third third control node, the first electrode of the third fourth transistor is electrically connected to the third second node, and the second electrode of the third fourth transistor is electrically connected to the first voltage terminal.
  • the third output circuit includes a third fifth transistor, a third sixth transistor and a third second capacitor;
  • the gate of the third sixth transistor is electrically connected to the third third control node, the first electrode of the third sixth transistor is electrically connected to the output driving terminal, and the second electrode of the third sixth transistor is electrically connected to the second voltage terminal;
  • a first end of the third second capacitor is electrically connected to the third second node, and a second end of the third second capacitor is electrically connected to the first voltage end.
  • the driving circuit described in at least one embodiment of the present disclosure further includes a third initialization circuit
  • the third initialization circuit is electrically connected to the initial control terminal, the second voltage terminal and the third first node respectively, and is used to control the connection between the third first node and the second voltage terminal under the control of the initial control signal provided by the initial control terminal.
  • the driving circuit may further include a third initialization circuit.
  • the third initialization circuit controls the connection between the third first node and the second voltage terminal under the control of an initial control signal to control the potential of the third first node to be the second voltage.
  • the third output control circuit controls the connection between the third first control node and the third second node under the control of the potential of the third first node.
  • the driving circuit further includes a third first node control circuit
  • the third first node control circuit is electrically connected to the third fourth node, the second voltage terminal and the third first node respectively, and is used to control the connection between the third first node and the second voltage terminal under the control of the potential of the third fourth node.
  • the driving circuit may further include a third first node control circuit, which controls the third first node to be connected to the second voltage terminal under the control of the potential of the third fourth node; after the Nth level driving signal providing stage, when the potential of the third fourth node is an effective voltage, the third first node control circuit controls the third first node to be connected to the second voltage terminal so that the potential of the third first node is the second voltage, and the third output control circuit controls the third first node to be connected to the second voltage terminal under the control of the potential of the third first node.
  • the third first control node is connected to the third second node.
  • the effective voltage when the transistor included in the third first node control circuit is a p-type transistor, the effective voltage may be a low voltage, and when the transistor included in the third first node control circuit is an n-type transistor, the effective voltage may be a high voltage.
  • the driving circuit may further include a third initialization circuit 321 and a third first node control circuit 322;
  • the third initialization circuit 321 is electrically connected to the initial control terminal NCX, the third first node N3-1 and the second voltage terminal V2 respectively, and is used to control the connection between the third first node N3-1 and the second voltage terminal V2 under the control of the initial control signal provided by the initial control terminal NCX;
  • the third first node control circuit 322 is electrically connected to the third fourth node N3-4, the third first node N3-1 and the second voltage terminal V2, respectively, and is used to control the connection between the third first node N3-1 and the second voltage terminal V2 under the control of the potential of the third fourth node N3-4.
  • the third initialization circuit includes a third seventh transistor
  • the gate of the third seventh transistor is electrically connected to the initial control terminal, the first electrode of the third seventh transistor is electrically connected to the third first node, and the second electrode of the third seventh transistor is electrically connected to the second voltage terminal.
  • the third first node control circuit includes a third eighth transistor
  • the gate of the third eighth transistor is electrically connected to the third fourth node, the first electrode of the third eighth transistor is electrically connected to the third first node, and the second electrode of the third eighth transistor is electrically connected to the second voltage terminal.
  • the third third control node control circuit is electrically connected to the third first node, the third fifth node, the third second control node, the third third control node and the third sixth node, respectively, and is used to control the connection between the third fifth node and the third third control node under the control of the potential of the third first node, control the connection between the third second control node and the third sixth node under the control of the potential of the third sixth node, and control the connection between the third sixth node and the third third control node.
  • the driving circuit may include a third third control node control circuit, and the third third control node control circuit controls the potential of the third third control node under the control of the potential of the third first node and the potential of the third sixth node.
  • the driving circuit further includes a third third control node control circuit 330;
  • the third third control node control circuit 330 is electrically connected to the third first node N3-1, the third fifth node N3-5, the third second control node NC3-2, the third third control node NC3-3 and the third sixth node N3-6, respectively, and is used to control the connection between the third fifth node N3-5 and the third third control node NC3-3 under the control of the potential of the third first node N3-1, control the connection between the third second control node NC3-2 and the third sixth node N3-6 under the control of the potential of the third sixth node N3-6, and control The third sixth node N3-6 is connected to the third third control node NC3-3.
  • the third third control node control circuit includes a third ninth transistor, a third tenth transistor and a third eleventh transistor;
  • the gate of the third ninth transistor is electrically connected to the third first node, the first electrode of the third ninth transistor is electrically connected to the third fifth node, and the second electrode of the third ninth transistor is electrically connected to the third third control node;
  • the gate of the third eleventh transistor and the first electrode of the third eleventh transistor are both electrically connected to the third sixth node, and the second electrode of the third eleventh transistor is electrically connected to the third third control node.
  • the third drive signal generating circuit includes a third first drive output circuit, a third second drive output circuit, a third first control node control circuit and a third second control node control circuit;
  • the third first control node control circuit is used to control the potential of the third first control node
  • the third second control node control circuit is used to control the potential of the third second control node
  • the third first drive output circuit is electrically connected to the third first control node, the first voltage terminal and the Nth level drive signal output terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the first voltage terminal under the control of the potential of the third first control node;
  • the third second drive output circuit is electrically connected to the third second control node, the second voltage terminal and the Nth level drive signal output terminal respectively, and is used to control the connection between the Nth level drive signal output terminal and the second voltage terminal under the control of the potential of the third second control node.
  • the third first control node control circuit 331 is electrically connected to the third first control node NC3-1, and is used to control the potential of the third first control node NC3-1;
  • the third second control node control circuit 332 is electrically connected to the third second control node NC3-2, and is used to control the potential of the third second control node NC3-2;
  • the third first driving output circuit 333 is electrically connected to the third first control node NC3-1, the first voltage terminal V1 and the N-th driving signal output terminal NS(N) respectively, and is used to control the connection between the N-th driving signal output terminal NS(N) and the first voltage terminal V1 under the control of the potential of the third first control node NC3-1;
  • the third second drive output circuit 334 is electrically connected to the third second control node NC3-2, the Nth level drive signal output terminal NS(N) and the second voltage terminal V2, respectively, and is used to control the connection between the Nth level drive signal output terminal NS(N) and the second voltage terminal V2 under the control of the potential of the third second control node NC3-2.
  • the third first control node control circuit includes a third seventh control node control circuit. control circuit, a third eighth-node control circuit, a third third-node control circuit and a third first control circuit;
  • the third seventh-node control circuit is electrically connected to the third seventh node, the second voltage terminal, the first clock signal terminal and the third fifth node, respectively, and is used to control the third seventh node to be connected to the second voltage terminal under the control of the first clock signal provided by the first clock signal terminal, and to control the third seventh node to be connected to the first clock signal terminal under the control of the potential of the third fifth node;
  • the third eighth node control circuit is electrically connected to the second voltage terminal, the third seventh node and the third eighth node respectively, and is used to control the third seventh node to be connected to the third eighth node under the control of the second voltage signal provided by the second voltage terminal;
  • the third third-node control circuit is electrically connected to the third eighth node, the second clock signal terminal and the third third node respectively, and is used to control the three nodes to be electrically connected to the second clock signal terminal under the control of the potential of the third eighth node, and control the potential of the third third node according to the potential of the third eighth node;
  • the third first control circuit is electrically connected to the second clock signal terminal, the third third node, the third first control node, the third fifth node and the first voltage terminal, respectively, and is used to control the connection between the third third node and the third first control node under the control of the second clock signal provided by the second clock signal terminal, and to control the connection between the third first control node and the first voltage terminal under the control of the potential of the third fifth node.
  • the third first control node control circuit may include a third seventh node control circuit, a third eighth node control circuit, a third third node control circuit and a third first control circuit;
  • the third seventh node control circuit controls the potential of the third seventh node under the control of the first clock signal and the potential of the third fifth node;
  • the third eighth node control circuit controls the connection between the third seventh node and the third eighth node under the control of the second voltage signal;
  • the third third node control circuit controls the electrical connection between the third third node and the second clock signal end under the control of the potential of the third eighth node, and controls the potential of the third third node according to the potential of the third eighth node;
  • the third first control circuit controls the connection between the third third node and the third first control node under the control of the second clock signal, and controls the connection between the third first control node and the first voltage end under the control of the potential of the third fifth node.
  • the third second control node control circuit includes a third sixth node control circuit, a third fifth node control circuit, a third ninth node control circuit, a third fourth node control circuit and a third second control circuit;
  • the third sixth node control circuit is electrically connected to the second voltage terminal, the third ninth node, the third sixth node and the third fourth node respectively, and is used to control the connection between the third ninth node and the third sixth node under the control of the second voltage signal provided by the second voltage terminal, and control the potential of the third sixth node according to the potential of the third fourth node;
  • the third fifth node control circuit is electrically connected to the N-1th level drive signal output terminal, the first clock signal terminal, the third fifth node, the initial control terminal and the first voltage terminal respectively, and is used to control the third fifth node to be connected to the N-1th level drive signal output terminal under the control of the first clock signal provided by the first clock signal terminal, Under the control of the initial control signal provided by the initial control terminal, controlling the third fifth node to be connected to the first voltage terminal;
  • the third ninth node control circuit is electrically connected to the first clock signal terminal, the N-1th level drive signal output terminal and the third ninth node respectively, and is used to control the third ninth node to be connected to the N-1th level drive signal output terminal under the control of the first clock signal provided by the first clock signal terminal;
  • the third fourth node control circuit is electrically connected to the third seventh node, the first voltage terminal, the third fourth node, the second clock signal terminal and the third sixth node, respectively, and is used to control the third fourth node to be connected to the first voltage terminal under the control of the potential of the third seventh node, and to control the third fourth node to be connected to the second clock signal terminal under the control of the potential of the third sixth node;
  • the third second control circuit is electrically connected to the second voltage terminal, the third fifth node and the third second control node respectively, and is used to control the connection between the third fifth node and the third second control node under the control of the second voltage signal provided by the second voltage terminal.
  • the third second control node control circuit may include a third sixth node control circuit, a third fifth node control circuit, a third ninth node control circuit, a third fourth node control circuit and a third second control circuit;
  • the third fourth node control circuit controls the potential of the third fourth node under the control of the potential of the third seventh node and the potential of the third sixth node;
  • the third sixth node control circuit controls the connection between the third ninth node and the third sixth node under the control of the second voltage signal, and controls the potential of the third sixth node according to the potential of the third fourth node;
  • the third fifth node control circuit controls the third The third fifth node is connected to the N-1th level drive signal output terminal, and under the control of the initial control signal, the third fifth node is controlled to be connected to the first voltage terminal;
  • the third ninth node control circuit is controlled to be connected to the third ninth node and the N-1th level drive signal output terminal under the control of the first clock signal;
  • the third fourth node control circuit is controlled to
  • the third first control node control circuit includes a third seventh node control circuit 341, a third eighth node control circuit 342, a third third node control circuit 343 and a third first control circuit 344;
  • the third seventh-node control circuit 341 is electrically connected to the third seventh node N3-7, the second voltage terminal V2, the first clock signal terminal GCK and the third fifth node N3-5, respectively, and is used to control the third seventh node N3-7 to be connected to the second voltage terminal V2 under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the third seventh node N3-7 to be connected to the first clock signal terminal GCK under the control of the potential of the third fifth node N3-5;
  • the third eighth node control circuit 342 is electrically connected to the second voltage terminal V2, the third seventh node N3-7 and the third eighth node N3-8 respectively, and is used for controlling the second voltage signal provided by the second voltage terminal V2. Controlling the connection between the third seventh node N3-7 and the third eighth node N3-8;
  • the third third-node control circuit 343 is electrically connected to the third eighth node N3-8, the second clock signal terminal GCB and the third third node N3-3 respectively, and is used to control the third third node N3-3 to be electrically connected to the second clock signal terminal GCB under the control of the potential of the third eighth node N3-8, and control the potential of the third third node N3-3 according to the potential of the third eighth node N3-8;
  • the third first control circuit 344 is electrically connected to the second clock signal terminal GCB, the third third node N3-3, the third first control node NC3-1, the third fifth node N3-5 and the first voltage terminal V1, respectively, and is used to control the third third node N3-3 to be connected to the third first control node NC3-1 under the control of the second clock signal provided by the second clock signal terminal GCB, and to control the third first control node NC3-1 to be connected to the first voltage terminal V1 under the control of the potential of the third fifth node N3-5;
  • the third second control node control circuit includes a third sixth node control circuit 351, a third fifth node control circuit 352, a third ninth node control circuit 353, a third fourth node control circuit 354 and a third second control circuit 355;
  • the third sixth node control circuit 351 is electrically connected to the second voltage terminal V2, the third ninth node N3-9, the third sixth node N3-6 and the third fourth node N3-4, respectively, and is used to control the connection between the third ninth node N3-9 and the third sixth node N3-6 under the control of the second voltage signal provided by the second voltage terminal V2, and control the potential of the third sixth node N3-6 according to the potential of the third fourth node N3-4;
  • the third fifth node control circuit 352 is electrically connected to the N-1th stage drive signal output terminal NS(N-1), the first clock signal terminal GCK, the third fifth node N3-5, the initial control terminal NCX and the first voltage terminal V1, respectively, and is used to control the third fifth node N3-5 to be connected to the N-1th stage drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK, and to control the third fifth node N3-5 to be connected to the first voltage terminal V1 under the control of the initial control signal provided by the initial control terminal NCX;
  • the third ninth node control circuit 353 is electrically connected to the first clock signal terminal GCK, the N-1th level drive signal output terminal NS(N-1) and the third ninth node N3-9 respectively, and is used to control the third ninth node N3-9 to be connected to the N-1th level drive signal output terminal NS(N-1) under the control of the first clock signal provided by the first clock signal terminal GCK;
  • the third fourth node control circuit 354 is electrically connected to the third seventh node N3-7, the first voltage terminal V1, the third sixth node N3-6, the third fourth node N3-4 and the second clock signal terminal GCB respectively, and is used to control the third fourth node N3-4 to be electrically connected to the first voltage terminal V1 under the control of the potential of the third seventh node N3-7, and to control the third fourth node N3-4 to be connected to the second clock signal terminal GCB under the control of the potential of the third sixth node N3-6;
  • the third second control circuit 355 is electrically connected to the second voltage terminal V2, the third fifth node N3-5 and the third second control node NC3-2, respectively, and is used to control the connection between the third fifth node N3-5 and the third second control node NC3-2 under the control of the second voltage signal provided by the second voltage terminal V2.
  • the third seventh node control circuit includes a third twelfth transistor and a third thirteenth transistor tube
  • the third eighth node control circuit includes a third fourteenth transistor
  • the third third node control circuit includes a third fifteenth transistor and a third third capacitor
  • the third first control circuit includes a third sixteenth transistor and a third seventeenth transistor
  • the gate of the third twelfth transistor is electrically connected to the first clock signal terminal, the first electrode of the third twelfth transistor is electrically connected to the second voltage terminal, and the second electrode of the third twelfth transistor is electrically connected to the third seventh node;
  • the gate of the third thirteenth transistor is electrically connected to the third fifth node, the first electrode of the third thirteenth transistor is electrically connected to the third seventh node, and the second electrode of the third thirteenth transistor is electrically connected to the first clock signal terminal;
  • the gate of the third fourteenth transistor is electrically connected to the second voltage terminal, the first electrode of the third fourteenth transistor is electrically connected to the third seventh node, and the second electrode of the third fourteenth transistor is electrically connected to the third eighth node;
  • the gate of the third fifteenth transistor is electrically connected to the third eighth node, the first electrode of the third fifteenth transistor is electrically connected to the second clock signal terminal, and the second electrode of the third fifteenth transistor is electrically connected to the third third node;
  • the gate of the third sixteenth transistor is electrically connected to the second clock signal terminal, the first electrode of the third sixteenth transistor is electrically connected to the third third node, and the second electrode of the third sixteenth transistor is electrically connected to the third first control node;
  • the gate of the third seventeenth transistor is electrically connected to the third fifth node, the first electrode of the third seventeenth transistor is electrically connected to the third first control node, and the second electrode of the third seventeenth transistor is electrically connected to the first voltage terminal.
  • the third sixth-node control circuit includes a third eighteenth transistor and a third fourth capacitor
  • the third fifth-node control circuit includes a third nineteenth transistor and a twentieth transistor
  • the third ninth-node control circuit includes a third twenty-first transistor
  • the third fourth-node control circuit includes a third twenty-second transistor and a third twenty-third transistor
  • the third second control circuit includes a third twenty-fourth transistor
  • the gate of the third eighteenth transistor is electrically connected to the second voltage terminal, the first electrode of the third eighteenth transistor is electrically connected to the third ninth node, and the second electrode of the third eighteenth transistor is electrically connected to the third sixth node;
  • the first end of the third fourth capacitor is electrically connected to the third fourth node, and the second end of the third fourth capacitor is electrically connected to the third sixth node;
  • the gate of the third nineteenth transistor is electrically connected to the first clock signal terminal, the first electrode of the third nineteenth transistor is electrically connected to the N-1th level driving signal output terminal, and the second electrode of the third nineteenth transistor is electrically connected to the third fifth node;
  • the gate of the twentieth transistor is electrically connected to the initial control terminal, and the first electrode of the twentieth transistor is electrically connected to the first electrode.
  • the voltage terminal is electrically connected, and the second electrode of the twentieth transistor is electrically connected to the third fifth node;
  • the gate of the third twenty-first transistor is electrically connected to the first clock signal terminal, the first electrode of the third twenty-first transistor is electrically connected to the N-1-th level driving signal output terminal, and the second electrode of the third twenty-first transistor is electrically connected to the third ninth node;
  • the gate of the third twenty-second transistor is electrically connected to the third seventh node, the first electrode of the third twenty-second transistor is electrically connected to the first voltage terminal, and the second electrode of the third twenty-second transistor is electrically connected to the third fourth node;
  • the gate of the third twenty-third transistor is electrically connected to the third sixth node, the first electrode of the third twenty-third transistor is electrically connected to the third fourth node, and the second electrode of the third twenty-third transistor is electrically connected to the second clock signal terminal;
  • the gate of the third twenty-fourth transistor is electrically connected to the second voltage terminal, the first electrode of the third twenty-fourth transistor is electrically connected to the third ninth node, and the second electrode of the third twenty-fourth transistor is electrically connected to the third second control node.
  • the third first drive output circuit includes a twenty-fifth transistor and a third fifth capacitor
  • the third second drive output circuit includes a third twenty-sixth transistor and a third sixth capacitor
  • the gate of the 25th transistor is electrically connected to the third first control node, the first electrode of the 25th transistor is electrically connected to the first voltage terminal, and the second electrode of the 25th transistor is electrically connected to the Nth stage driving signal output terminal;
  • a first end of the third fifth capacitor is electrically connected to the third first control node, and a second end of the third fifth capacitor is electrically connected to the first voltage end;
  • the gate of the third twenty-sixth transistor is electrically connected to the third second control node, the first electrode of the third twenty-sixth transistor is electrically connected to the Nth level driving signal output terminal, and the second electrode of the third twenty-sixth transistor is electrically connected to the second voltage terminal;
  • the first end of the third sixth capacitor is electrically connected to the Nth stage driving signal output terminal, and the second end of the third sixth capacitor is electrically connected to the second voltage terminal.
  • the third gating circuit includes a third first transistor T3-1 and a third second transistor T3-2;
  • the gate of the third first transistor T3-1 is electrically connected to the Nth stage driving signal output terminal NS(N), the drain of the third first transistor T3-1 is electrically connected to the third first node N3-1, and the source of the third first transistor T3-1 is electrically connected to the drain of the third second transistor T3-2;
  • the gate of the third second transistor T3-2 is electrically connected to the third third node N3(N-1) of the N-1th stage, and the source of the third second transistor T3-2 is electrically connected to the selection input terminal VCT;
  • the third output control circuit includes a third transistor T3-3;
  • the gate of the third third transistor T3-3 is electrically connected to the third first node N3-1, the source of the third third transistor T3-3 is electrically connected to the third first control node NC3-1, and the third third transistor T3-3 is electrically connected to the third first control node NC3-1.
  • the drain of the transistor T3-3 is electrically connected to the third second node N3-2;
  • the first end of the third first capacitor C3-1 is electrically connected to the third first node N3-1, and the second end of the third first capacitor C3-1 is electrically connected to the third second node N3-2;
  • the third second node control circuit includes a third fourth transistor T3-4;
  • the gate of the third fourth transistor T3-4 is electrically connected to the third third control node NC3-3, the source of the third fourth transistor T3-4 is electrically connected to the third second node N3-2, and the drain of the third fourth transistor T3-4 is electrically connected to the high voltage terminal VGH;
  • the third output circuit includes a third fifth transistor T3-5, a third sixth transistor and a third second capacitor C3-2;
  • the gate of the third fifth transistor T3-5 is electrically connected to the third second node N2, the source of the third fifth transistor T3-5 is electrically connected to the high voltage terminal VGH, and the drain of the third fifth transistor T3-5 is electrically connected to the output driving terminal NO(N);
  • the gate of the third sixth transistor T3-6 is electrically connected to the third third control node NC3-3, the source of the third sixth transistor T3-6 is electrically connected to the output driving terminal NO(N), and the drain of the third sixth transistor T3-6 is electrically connected to the low voltage terminal VGL;
  • a first end of the third second capacitor C3-2 is electrically connected to the third second node N3-2, and a second end of the third second capacitor C3-2 is electrically connected to the high voltage terminal VGH;
  • the third initialization circuit includes a third seventh transistor T3-7;
  • the gate of the third seventh transistor T3-7 is electrically connected to the initial control terminal NCX, the source of the third seventh transistor T3-7 is electrically connected to the third first node N3-1, and the drain of the third seventh transistor T3-7 is electrically connected to the low voltage terminal VGL;
  • the third first node control circuit includes a third eighth transistor T3-8;
  • the gate of the third eighth transistor T3-8 is electrically connected to the third fourth node N3-4, the source of the third eighth transistor T3-8 is electrically connected to the third first node N3-1, and the drain of the third eighth transistor T3-8 is electrically connected to the low voltage terminal VGL;
  • the third third control node control circuit includes a third ninth transistor T3-9, a third tenth transistor T3-10 and a third eleventh transistor T3-11;
  • the gate of the third ninth transistor T3-9 is electrically connected to the third first node N3-1, the drain of the third ninth transistor T3-9 is electrically connected to the third fifth node N3-5, and the source of the third ninth transistor T3-9 is electrically connected to the third third control node NC3-3;
  • the gate of the third tenth transistor T3-10 and the source of the third tenth transistor T3-10 are both electrically connected to the third sixth node N3-6, and the drain of the third tenth transistor T3-10 is electrically connected to the third second control node NC3-2;
  • the gate of the third eleventh transistor T3-11 and the source of the third eleventh transistor T3-11 are both connected to The third sixth node N3-6 is electrically connected, and the drain of the third eleventh transistor T3-11 is electrically connected to the third third control node NC3-3;
  • the third seventh-node control circuit includes a third twelfth transistor T3-12 and a third thirteenth transistor T3-13, the third eighth-node control circuit includes a third fourteenth transistor T3-14, the third third-node control circuit includes a third fifteenth transistor T3-15 and a third third capacitor C3-3, and the third first control circuit includes a third sixteenth transistor T3-16 and a third seventeenth transistor T3-17;
  • the gate of the third twelfth transistor T3-12 is electrically connected to the first clock signal terminal GCK, the source of the third twelfth transistor T3-12 is electrically connected to the low voltage terminal VGL, and the drain of the third twelfth transistor T3-12 is electrically connected to the third seventh node N3-7;
  • the gate of the third thirteenth transistor T3-13 is electrically connected to the third fifth node N3-5, the source of the third thirteenth transistor T3-13 is electrically connected to the third seventh node N3-7, and the drain of the third thirteenth transistor T3-13 is electrically connected to the first clock signal terminal GCK;
  • the gate of the third fourteenth transistor T3-14 is electrically connected to the low voltage terminal VGL, the source of the third fourteenth transistor T3-14 is electrically connected to the third seventh node N3-7, and the drain of the third fourteenth transistor T3-14 is electrically connected to the third eighth node N3-8;
  • the gate of the third fifteenth transistor T3-15 is electrically connected to the third eighth node N3-8, the source of the third fifteenth transistor T3-15 is electrically connected to the second clock signal terminal GCB, and the drain of the third fifteenth transistor T3-15 is electrically connected to the third third node N3-3;
  • the gate of the third sixteenth transistor T3-16 is electrically connected to the second clock signal terminal GCB, the source of the third sixteenth transistor T3-16 is electrically connected to the third third node N3-3, and the drain of the third sixteenth transistor T3-16 is electrically connected to the third first control node NC3-1;
  • the gate of the third seventeenth transistor T3-17 is electrically connected to the third fifth node N5, the source of the third seventeenth transistor T3-17 is electrically connected to the third first control node NC3-1, and the drain of the third seventeenth transistor T3-17 is electrically connected to the high voltage terminal VGH;
  • the third sixth-node control circuit includes a third eighteenth transistor T3-18 and a third fourth capacitor C3-4, the third fifth-node control circuit includes a third nineteenth transistor T3-19 and a third twentieth transistor T3-20, the third ninth-node control circuit includes a third twenty-first transistor T3-21, the third fourth-node control circuit includes a third twenty-second transistor T3-22 and a third twenty-third transistor T3-23, and the third second control circuit includes a third twenty-fourth transistor T3-24;
  • the gate of the third eighteenth transistor T3-18 is electrically connected to the low voltage terminal VGL, the source of the third eighteenth transistor T3-18 is electrically connected to the third ninth node N3-9, and the drain of the third eighteenth transistor T3-18 is electrically connected to the third sixth node N3-6;
  • the first end of the third fourth capacitor C3-4 is electrically connected to the third fourth node N3-4, and the second end of the third fourth capacitor C3-4 is electrically connected to the third sixth node N3-6;
  • the gate of the third nineteenth transistor T3-19 is electrically connected to the first clock signal terminal GCK.
  • the source of the nineteenth transistor T3-19 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the drain of the third nineteenth transistor T3-19 is electrically connected to the third fifth node N3-5;
  • the gate of the third twentieth transistor T3-20 is electrically connected to the initial control terminal NCX, the source of the third twentieth transistor T3-20 is electrically connected to the high voltage terminal VGH, and the drain of the third twentieth transistor T3-20 is electrically connected to the third fifth node N3-5;
  • the gate of the third 21st transistor T3-21 is electrically connected to the first clock signal terminal GCK, the source of the third 21st transistor T3-21 is electrically connected to the N-1th stage driving signal output terminal NS(N-1), and the drain of the third 21st transistor T3-21 is electrically connected to the third ninth node N3-9;
  • the gate of the third twenty-second transistor T3-22 is electrically connected to the third seventh node N3-7, the source of the third twenty-second transistor T3-22 is electrically connected to the high voltage terminal VGH, and the drain of the third twenty-second transistor T3-22 is electrically connected to the third fourth node N3-4;
  • the gate of the third twenty-third transistor T3-23 is electrically connected to the third sixth node N3-6, the source of the third twenty-third transistor T3-23 is electrically connected to the third fourth node N3-4, and the drain of the third twenty-third transistor T3-23 is electrically connected to the second clock signal terminal GCB;
  • the gate of the third twenty-fourth transistor T3-24 is electrically connected to the low voltage terminal VGL, the source of the third twenty-fourth transistor T3-24 is electrically connected to the third ninth node N3-9, and the drain of the third twenty-fourth transistor T3-24 is electrically connected to the third second control node NC3-2;
  • the third first drive output circuit includes a third twenty-fifth transistor T3-25 and a third fifth capacitor C3-5, and the third second drive output circuit includes a third twenty-sixth transistor T3-26 and a third sixth capacitor C3-6;
  • the gate of the third twenty-fifth transistor T3-25 is electrically connected to the third first control node NC3-1, the source of the third twenty-fifth transistor T3-25 is electrically connected to the high voltage terminal VGH, and the drain of the third twenty-fifth transistor T3-25 is electrically connected to the N-th stage driving signal output terminal NS(N);
  • a first end of the third fifth capacitor C3-5 is electrically connected to the third first control node NC3-1, and a second end of the third fifth capacitor C3-5 is electrically connected to the high voltage terminal VGH;
  • the gate of the third twenty-sixth transistor T3-26 is electrically connected to the third second control node NC3-2, the source of the third twenty-sixth transistor T3-26 is electrically connected to the Nth stage driving signal output terminal NS(N), and the drain of the third twenty-sixth transistor T3-26 is electrically connected to the low voltage terminal VGL;
  • a first end of the third sixth capacitor C3-6 is electrically connected to the Nth stage driving signal output terminal NS(N), and a second end of the third sixth capacitor C3-6 is electrically connected to the low voltage terminal VGL.
  • all transistors are p-type transistors, but the present invention is not limited thereto.
  • the first voltage end is a high voltage end
  • the second voltage end is a low voltage end
  • all transistors are p-type transistors, but this is not the case. For the limit.
  • N3-10 is the third tenth node.
  • the structure of the third drive signal generating circuit is not limited to that shown in FIG. 22 .
  • the third drive signal generating circuit can be, for example, a 16T3C circuit, a 13T3C circuit, a 12T3C circuit, a 10T3C circuit, etc., but is not limited thereto.
  • At least one embodiment of the driving circuit shown in FIG. 50 of the present disclosure is in operation.
  • T3-19 and T3-21 are turned on to pull down the potential of N3-5 and the potential of N3-9, T3-24 and T3-18 are turned on to pull down the potential of NC3-2 and N3-6, and T3-26 is turned on; the potential of N3-6 is low voltage, ensuring that T3-23 is turned on and the potential of N3-5 is low voltage.
  • T3-13 GCK provides a low voltage signal
  • open T3-12 T3-14 is opened, the potential of N3-7 and the potential of N3-8 are low voltage
  • T3-15 is opened to control the potential of N3-3 to be high voltage
  • the potential of N3-5 is low voltage
  • to open T3-17 the potential of NC3-1 is high voltage
  • T3-10 and T3-11 are opened, the potential of NC3-2 and the potential of NC3-3 are both low voltage;
  • NS (N-1) outputs a low voltage signal
  • the potential of the first clock signal output by GCK jumps from a low voltage to a high voltage
  • GCB outputs a low voltage signal
  • T3-19 and T3-21 are closed
  • the potential of N3-5 is a low voltage
  • T3-12 is closed
  • the potential of N3-5 is maintained at a low voltage
  • T3-13 is opened
  • T3-14 is opened
  • the potential of N3-7 and the potential of N3-8 are high voltages
  • T3-15 is turned off
  • the potential of N3-3 maintains the high voltage of the previous stage
  • T3-16 is opened to maintain the potential of NC3-1 at a high voltage
  • T3-25 is closed
  • the potential of N3-6 is a low voltage
  • T3-23 is opened
  • GCB writes a low voltage signal to N3-4, and pulls the potential of N3-6 down to a lower voltage through C3-4 (5V lower than the voltage value of the low voltage signal provided by GCB) ⁇ 10V
  • NS (N-1) outputs a high voltage signal
  • GCK outputs a low voltage signal
  • GCB outputs a high voltage signal
  • T3-19 and T3-21 are turned on to pull up the potential of N3-5 and the potential of N3-9, T3-24 and T3-18 are turned on
  • the potential of NC3-2 and the potential of N3-6 are high voltage
  • T3-26 is turned off
  • the potential of N3-6 is high voltage
  • T3-23 is turned off
  • the potential of N3-5 is high voltage
  • T3-13 is turned off
  • GCK outputs a low voltage signal to turn on T3-12, T3-24 and T3-18 are turned on
  • the potential of NC3-2 and the potential of N3-6 are high voltage
  • T3-26 is turned off
  • the potential of N3-6 is high voltage
  • T3-23 is turned off
  • the potential of N3-5 is high voltage
  • T3-13 is turned off
  • GCK outputs a low voltage signal to turn on T3-12, T3-24 and T3-18 are turned on
  • 3-14
  • the potential of N3-1 is high voltage
  • T3-9 is turned off
  • T3-3 is turned off
  • the potential of N3-2 is maintained at a high voltage
  • T3-9 is turned off
  • NC3-3 is disconnected from N3-5
  • the potential of N3-6 is high voltage
  • T3-10 and T3-11 are turned off
  • the potential of NC3-3 is maintained at a low voltage
  • T3-6 is turned on
  • NO (N) outputs a low voltage signal
  • the potential of N3-1 is low voltage
  • T3-9 is turned on
  • T3-3 is turned on
  • NC3-1 is connected to N3-2
  • the potential of N3-2 is high voltage
  • T3-5 is turned off
  • T3-9 is turned on to control the connection between NC3-3 and N3-5
  • the potential of NC3-3 is high voltage
  • NO(N) continues to output a low voltage signal
  • NS(N-1) outputs a high voltage signal
  • the potential of the first clock signal output by GCK jumps from a low voltage to a high voltage
  • GCB outputs a low voltage signal
  • T3-19 and T3-21 are turned off
  • the potential of N3-7 is maintained at a low voltage
  • T3-14 is turned on
  • the potential of N3-8 is a low voltage
  • T3-15 is turned on
  • T3-16 is turned on to write the low voltage signal to N3-3 and NC3-1
  • T3-25 is turned on
  • NS(N) outputs a high voltage signal
  • the potential of N3-6 is a high voltage
  • T3-23 is turned off
  • the potential of N3-4 is maintained at a high voltage
  • the potential of N3-6 is maintained at a high voltage
  • T3-10 and T3-11 are turned off;
  • N3-3 (N-1) outputs a high voltage signal, T3-2 is turned off, and T3-7 and T3-8 are turned off;
  • T3-9 When the potential of N3-1 is low voltage, T3-9 is turned on to control the connection between N3-5 and NC3-3, the potential of N3-5 is high voltage, the potential of NC3-3 is high voltage, and T3-6 is turned off; T3-3 is turned on to control the connection between NC3-1 and N3-2, the potential of N3-2 is low voltage, T3-5 is turned on, T3-6 is turned off, and NO(N) outputs a high voltage signal;
  • T3-9 When the potential of N1 is high voltage, T3-9 is turned off to control the disconnection between N5 and NC3-3, the potential of NC3-3 is maintained at a high voltage, the potential of NC3-3 is maintained at a low voltage in the third stage, and T3-6 remains on; T3-3 is turned off to control the disconnection between NC3-1 and N3-2, the potential of N3-2 is maintained at a high voltage, T3-5 is turned off, and NO(N) continues to output a low voltage signal;
  • the potential of the N-1th level driving signal output by NS(N-1) jumps from high voltage to low voltage
  • GCK outputs a high voltage signal
  • GCB outputs a low voltage signal
  • T3-19 and T3-21 are turned off
  • the potential of N3-5 and the potential of N3-9 are maintained at a high voltage
  • the potentials of the other nodes remain unchanged, ensuring that NS(N) outputs a high voltage signal
  • NS (N-1) outputs a low voltage signal
  • the potential of the first clock signal output by GCK jumps from high voltage to low voltage
  • GCB outputs a high voltage signal
  • T3-19 and T3-21 are turned on
  • the potential of N3-5 and the potential of N3-9 are controlled to be low voltage
  • T3-24 and T3-18 are turned on
  • the potentials of NC3-2 and N3-6 are low voltage
  • T3-26 is turned on
  • the potential of N3-6 is low voltage
  • T3-23 is ensured to be turned on
  • the potential of N3-5 is low voltage to turn on T3-13
  • T3-12 is turned on to pull down the potentials of N3-7 and N3-8
  • T3-15 GCB writes a high voltage signal to N3-3
  • the potential of N3-5 is low voltage to turn on T3-17
  • the potential of NC3-1 is pulled up to a high voltage to ensure that T3-25 is closed.
  • NC3-X when the display starts (that is, when the display device is turned on), in the reset stage before the first stage, NC3-X outputs a low voltage signal, T3-7 is turned on to control the potential of N3-1 to be a low voltage, T3-3 is turned on to control the connection between NC3-1 and N3-2; T3-9 is turned on to control the connection between NC3-3 and N3-5; T3-20 is turned on to control the potential of N3-5 and NC3-3 to be a high voltage; at this time, NC3-1 and N3-2 are at a low potential, T3-25 is turned on, T3-5 is turned on, NS (N) and NO (N) both output high voltage signals, and all pixel circuits in the effective display area including the second display
  • the control transistor M2 is turned on to clear the residual charge in the storage capacitor Cst and improve the screen flickering problem when the device is turned on.
  • T3-1 and T3-2 are turned on to control the connection between VCT and N3-1;
  • N3-1 When VCT provides a low voltage signal, the potential of N3-1 is low voltage, and C3-1 maintains the potential of N3-1; T3-3 is turned on to control the connection between NC3-1 and N2. At this time, the potential of NC3-1 is high voltage, the potential of N3-2 is high voltage, T3-5 is turned off, and T3-9 is turned on to control the connection between NC3-3 and N3-5. The potential of NC3-3 is high voltage, and NO(N) continues to output a low voltage signal;
  • N3-1 When VCT provides a high voltage signal, the potential of N3-1 is high voltage, T3-3 is turned off, NC3-1 is disconnected from N3-2, C3-1 controls the potential of N3-2 to be high voltage, T3-9 is turned off, NC3-3 is disconnected from N3-5, the potential of N3-6 is high voltage, T3-10 and T3-11 are turned off, the potential of NC3-3 is maintained at a low voltage, T3-6 is turned on, and NO(N) outputs a low voltage signal;
  • NS (N) outputs a high voltage signal, at which time, the potential of NC3-1 is a low voltage, and the potential of NC3-2 is a high voltage;
  • T3-3 is turned on, NC3-1 is connected to N3-2, the potential of N3-2 is a low voltage, T3-9 is turned on to control the connection between N3-5 and NC3-3, the potential of N3-5 is a high voltage, the potential of NC3-3 is a high voltage, and T3-6 is turned off; T3-5 is turned on, T3-6 is turned off, and NO (N) outputs a high voltage signal;
  • N3-1 When the potential of N3-1 is high voltage, T3-3 is turned off, NC3-1 is disconnected from N3-2, the potential of N3-2 is maintained at a high voltage, T3-9 is turned off to control the disconnection between N3-5 and NC3-3, the potential of NC3-3 is maintained at a low voltage, T3-6 is turned on; T3-5 is turned off, and NO(N) continues to output a low voltage signal;
  • T3-8 is opened to control the connection between N3-1 and VGL
  • the potential of N3-1 is a low voltage
  • T3-3 is opened to control the connection between NC3-1 and N3-2
  • the potential of NC3-1 is a high voltage
  • the potential of NC3-2 is a low voltage
  • the potential of N3-2 is a high voltage
  • T3-9 is opened to control the connection between NC3-3 and N3-5
  • the potential of N3-5 and the potential of N3-6 are both low voltages
  • T3-10 and T3-11 are opened
  • the potential of NC3-3 is a low voltage
  • NO(N) outputs a low voltage signal.
  • N3-3 (N-1) When at least one embodiment of the driving circuit shown in Figure 50 of the present disclosure is in operation, when N3-3 (N-1) outputs a low voltage signal and NS (N) outputs a low voltage signal, T3-1 and T3-2 are turned on, and by simultaneously selecting the above two signals, the selection input signal state within a high-low frequency switching cycle can be obtained.
  • FIG51 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG50 of the present disclosure.
  • FIG. 52 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG. 50 of the present disclosure.
  • T3-8 is not set.
  • FIG. 54 is a simulation operation timing diagram of at least one embodiment of the driving circuit shown in FIG. 53 of the present disclosure.
  • the driving circuit includes a fourth driving signal generating circuit 410, a fourth gating circuit 411, a fourth output control circuit 412, a fourth output circuit 413, a fourth voltage control circuit 414 and a fourth second node control circuit 415;
  • the fourth driving signal generating circuit 410 is electrically connected to the fourth first control node NC4-1, the fourth second control node NC4-2 and the N-th driving signal output terminal NS(N) respectively, and is used to generate and output the N-th driving signal through the N-th driving signal output terminal NS(N) under the control of the potential of the fourth first control node NC4-1 and the potential of the fourth second control node NC4-2; N is a positive integer;
  • the fourth gating circuit 411 is electrically connected to the fourth first node N4-1, the gating input terminal VCT and the gating control terminal CX respectively, and is used to control the gating input signal provided by the gating input terminal VCT to be written into the fourth first node N4-1 under the control of the gating control signal provided by the gating control terminal CX;
  • the fourth output control circuit 412 is electrically connected to the fourth first node N4-1, the fourth first control node NC4-1 and the fourth second node N4-2 respectively, and is used to control the fourth first control node NC4-1 to be connected to the fourth second node N4-2 under the control of the potential of the fourth first node N4-1;

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Abstract

一种驱动电路、驱动方法、驱动模组和显示装置。驱动电路包括第一驱动信号生成电路（110）、第一输出控制电路（112）、第一选通电路（111）、第一个第一储能电路（114）、第一个第二储能电路（115）和第一输出电路（113）；N为正整数；第一选通电路（111）在选通控制信号的控制下，控制将选通输入信号写入第一个第一节点（N1-1）；第一输出电路（113）在第一个第二节点（N1-2）的电位的控制下，控制第N级输出驱动端（NO(N)）与第一电压端（V1）之间连通，在第一个第三控制节点（NC1-3）的电位的控制下，控制第N级输出驱动端（NO(N)）与第二电压端（V2）之间连通；第一个第三控制节点（NC1-3）与第一个第二控制节点（NC1-2）为不同的节点。可以通过控制选通输入信号，实现显示屏幕局部画面的更新，从而降低功耗。

Description

驱动电路、驱动方法、驱动模组和显示装置
相关申请的交叉引用
本申请主张在2022年12月19日提交的申请号为PCT/CN2022/140042的PCT申请、申请号为PCT/CN2022/140046的PCT申请、申请号为PCT/CN2022/140044的PCT申请，以及，申请号为PCT/CN2022/140045的PCT申请的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及显示技术领域，尤其涉及一种驱动电路、驱动方法、驱动模组和显示装置。
背景技术
在相关技术中，在OLED(有机发光二极管)显示器更新画面时，需要在一帧时间内，对所有行像素电路进行像素电压的初始化和写入。而在某些特殊画面下(如息屏AOD显示画面(息屏AOD显示画面为在不点亮整个手机屏幕的情况下，控制屏幕局部点亮的画面)、静态画面或较少更新的画面)，整屏绝大部分像素电路不需要更新像素电压，即绝大部分像素电路可以通过低漏电的LTPO(低温多晶氧化物)TFT(薄膜晶体管)维持在原有的显示亮度，对这些像素电路的反复刷写造成了功耗的浪费。
发明内容
在一个方面中，本公开实施例提供一种驱动电路，包括第一驱动信号生成电路、第一输出控制电路、第一选通电路、第一个第一储能电路、第一个第二储能电路和第一输出电路；N为正整数；
所述第一驱动信号生成电路分别与第一个第一控制节点、第一个第二控制节点和第N级驱动信号输出端电连接，用于在所述第一个第一控制节点的电位和所述第一个第二控制节点的电位的控制下，生成并通过所述第N级驱动信号输出端输出第N级驱动信号；
所述第一输出控制电路分别与第一个第一节点、所述第一个第一控制节点和第一个第二节点电连接，用于在所述第一个第一节点的电位的控制下，控制所述第一个第一控制节点与所述第一个第二节点之间连通；
所述第一选通电路分别与第一个第一节点、选通输入端和选通控制端电连接，用于在所述选通控制端提供的选通控制信号的控制下，控制所述选通输入端提供的选通输入信号写入所述第一个第一节点；
所述第一个第一储能电路分别与所述第一个第一节点和所述第一个第二节点电连接，用于根据所述第一个第一节点的电位控制所述第一个第二节点的电位；
所述第一个第二储能电路分别与第一个第三控制节点与第N级输出驱动端电连接，用 于根据所述第N级输出驱动端提供的第N级驱动输出信号，控制所述第一个第三控制节点的电位；
所述第一输出电路分别与第一个第二节点、所述第一个第三控制节点、第一电压端、第二电压端和所述第N级输出驱动端电连接，用于在所述第一个第二节点的电位的控制下，控制所述第N级输出驱动端与所述第一电压端之间连通，在所述第一个第三控制节点的电位的控制下，控制所述第N级输出驱动端与所述第二电压端之间连通；
所述第一个第三控制节点与所述第一个第二控制节点为不同的节点。
可选的，所述第一选通电路用于在第N-1级第一个第三节点的电位为第二电压，并第N级驱动信号的电位为第二电压时，控制将所述选通输入端提供的选通输入信号写入所述第一个第一节点。
可选的，所述第一选通电路包括第一个第一晶体管；所述第一个第一晶体管的栅极与所述选通控制端电连接，所述第一个第一晶体管的第一极与所述第一个第一节点电连接，所述第一个第一晶体管的第二极与所述选通输入端电连接。
可选的，所述选通控制端包括第一选通控制端和第二选通控制端；所述第一选通电路包括第一个第一晶体管和第一个第二晶体管；
所述第一个第一晶体管的栅极与第一选通控制端电连接，所述第一个第一晶体管的第一极与所述第一个第一节点电连接，所述第一个第一晶体管的第二极与所述第一个第二晶体管的第一极电连接；
所述第一个第二晶体管的栅极与第二选通控制端电连接，所述第一个第二晶体管的第二极与所述选通输入端电连接；
所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端为第N-1级第一个第三节点，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N-1级第一个第三节点，所述第二选通控制端为第N级驱动信号输出端，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N-1级驱动信号输出端，所述第二选通控制端为第N级驱动信号输出端，第一个第一晶体管为n型晶体管，第一个第二晶体管为p型晶体管；或者，
所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端为第N-1级驱动信号输出端，第一个第一晶体管为p型晶体管，第一个第二晶体管为n型晶体管；或者，
所述第一选通控制端接入第N-1级驱动信号的反相信号，所述第二选通控制端为第N级驱动信号输出端，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端接入第N-1级驱动信号的反相信号；所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N-1级驱动信号端，所述第二选通控制端接入第N级驱动 信号的反相信号，所述第一个第一晶体管和所述第一个第二晶体管都为n型晶体管；或者，
所述第一选通控制端接入第N级驱动信号的反相信号，所述第二选通控制端为第N-1级驱动信号端，所述第一个第一晶体管和所述第一个第二晶体管都为n型晶体管。
可选的，所述第一个第一储能电路包括第一个第一电容，所述第一个第二储能电路包括第一个第二电容；
所述第一个第一电容的第一端与所述第一个第一节点电连接，所述第一个第一电容的第二端与所述第一个第二节点电连接；
所述第一个第二电容的第一端与所述第一个第三控制节点电连接，所述第一个第二电容的第二端与所述第N级输出驱动端电连接。
可选的，所述第一输出控制电路包括第一个第三晶体管；
所述第一个第三晶体管的栅极与所述第一个第一节点电连接，所述第一个第三晶体管的第一极与所述第一个第一控制节点电连接，所述第一个第三晶体管的第二极与所述第一个第二节点电连接。
可选的，本公开至少一实施例所述的驱动电路还包括第一个第二节点控制电路；
所述第一个第二节点控制电路分别与第一个第三控制节点、第一个第二节点和第一电压端电连接，用于在所述第一个第三控制节点的电位的控制下，控制所述第一个第二节点与所述第一电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第一个第二节点控制电路；
所述第一个第二节点控制电路分别与第一个第三控制节点、所述第N级输出驱动端、第一个第二节点和第一电压端电连接，用于在所述第一个第三控制节点的电位和所述第N级输出驱动端提供的第N级驱动输出信号的控制下，控制所述第一个第二节点与所述第一电压端之间连通。
可选的，所述第一个第二节点控制电路包括第一个第四晶体管；
所述第一个第四晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第四晶体管的第一极与所述第一个第二节点电连接，所述第一个第四晶体管的第二极与第一电压端电连接。
可选的，所述第一个第二节点控制电路包括第一个第四晶体管和第一控制晶体管；
所述第一个第四晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第四晶体管的第一极与所述第一控制晶体管的第二极电连接，所述第一个第四晶体管的第二极与第一电压端电连接；
所述第一控制晶体管的栅极与所述第N级输出驱动端电连接，所述第一控制晶体管的第一极与所述第一个第二节点电连接。
可选的，所述第一输出电路包括第一个第五晶体管、第一个第六晶体管和第一个第三电容；
所述第一个第五晶体管的栅极与所述第一个第二节点电连接，所述第一个第五晶体管 的第一极与第一电压端电连接，所述第一个第五晶体管的第二极与所述第N级输出驱动端电连接；
所述第一个第六晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第六晶体管的第一极与所述第N级输出驱动端电连接，所述第一个第六晶体管的第二极与第二电压端电连接；
所述第一个第三电容的第一端与所述第一个第二节点电连接，所述第一个第三电容的第二端与所述第一电压端电连接。
可选的，本公开至少一实施例所述的驱动电路还包括第一初始化电路；
所述第一初始化电路分别与初始控制端、第二电压端和第一个第一节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述第一个第一节点与所述第二电压端之间连通。
可选的，本公开至少一实施例所述的驱动电路还包括第一个第一节点控制电路；
所述第一个第一节点控制电路分别与第一个第四节点、第二电压端和所述第一个第一节点电连接，用于在所述第一个第四节点的电位的控制下，控制所述第一个第一节点与所述第二电压端之间连通。
可选的，所述第一初始化电路包括第一个第七晶体管；
所述第一个第七晶体管的栅极与所述初始控制端电连接，所述第一个第七晶体管的第一极与所述第一个第一节点电连接，所述第一个第七晶体管的第二极与第二电压端电连接。
可选的，所述第一个第一节点控制电路包括第一个第八晶体管；
所述第一个第八晶体管的栅极与所述第一个第四节点电连接，所述第一个第八晶体管的第一极与所述第一个第一节点电连接，所述第一个第八晶体管的第二极与第二电压端电连接。
可选的，本公开至少一实施例所述的驱动电路还包括第一个第三控制节点控制电路；
所述第一个第三控制节点控制电路分别与第一个第一节点、第一个第五节点、第一个第二控制节点、第一个第三控制节点和第一个第六节点电连接，用于在所述第一个第一节点的电位的控制下，控制所述第一个第五节点与所述第一个第三控制节点之间连通，在所述第一个第六节点的电位的控制下，控制所述第一个第二控制节点与所述第一个第六节点之间连通，并控制所述第一个第六节点与所述第一个第三控制节点之间连通。
可选的，所述第一个第三控制节点控制电路包括第一个第九晶体管、第一个第十晶体管和第一个第十一晶体管；
所述第一个第九晶体管的栅极与所述第一个第一节点电连接，所述第一个第九晶体管的第一极与所述第一个第五节点电连接，所述第一个第九晶体管的第二极与所述第一个第三控制节点电连接；
所述第一个第十晶体管的栅极与所述第一个第十晶体管的第二极都和所述第一个第六节点电连接，所述第一个第十晶体管的第一极与所述第一个第二控制节点电连接；
所述第一个第十一晶体管的栅极与所述第一个第十一晶体管的第一极都与所述第一个第六节点电连接，所述第一个第十一晶体管的第二极与第一个第三控制节点电连接。
可选的，本公开至少一实施例所述的驱动电路还包括第一输出下拉电路；
所述第一输出下拉电路分别与所述第一个第一控制节点、所述第N级驱动信号输出端和第二电压端电连接，用于在所述第一个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
可选的，所述第一驱动信号生成电路包括第一个第一驱动输出电路、第一个第二驱动输出电路、第一个第一控制节点控制电路和第一个第二控制节点控制电路；
所述第一个第一控制节点控制电路用于控制第一个第一控制节点的电位；
所述第一个第二控制节点控制电路用于控制第一个第二控制节点的电位；
所述第一个第一驱动输出电路分别与所述第一个第一控制节点、第一电压端和第N级驱动信号输出端电连接，用于在所述第一个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；
所述第一个第二驱动输出电路分别与所述第一个第二控制节点、第二电压端和第N级驱动信号输出端电连接，用于在所述第一个第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
可选的，所述第一个第一控制节点控制电路包括第一个第七节点控制电路、第一个第八节点控制电路、第一个第三节点控制电路和第一个第一控制电路；
所述第一个第七节点控制电路分别与第七节点、第二电压端、第一时钟信号端和第一个第五节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第七节点与所述第二电压端之间连通，在所述第一个第五节点的电位的控制下，控制所述第一个第七节点与所述第一时钟信号端之间连通；
所述第一个第八节点控制电路分别与第二电压端、第一个第七节点和第一个第八节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第七节点与所述第一个第八节点之间连通；
所述第一个第三节点控制电路分别与第一个第八节点、第二时钟信号端和第一个第三节点电连接，用于在所述第一个第八节点的电位的控制下，控制所述第一个第三节点与所述第二时钟信号端电连接，并根据所述第一个第八节点的电位控制第一个第三节点的电位；
所述第一个第一控制电路分别与第二时钟信号端、第一个第三节点、第一个第一控制节点、第一个第五节点和第一电压端电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第一个第三节点与所述第一个第一控制节点之间连通，并在所述第一个第五节点的电位的控制下，控制所述第一个第一控制节点与所述第一电压端之间连通。
可选的，所述第一个第二控制节点控制电路包括第一个第六节点控制电路、第一个第五节点控制电路、第一个第九节点控制电路、第一个第四节点控制电路和第一个第二控制 电路；
所述第一个第六节点控制电路分别与第二电压端、第一个第九节点、所述第一个第六节点和第一个第四节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第九节点与所述第一个第六节点之间连通，并根据所述第一个第四节点的电位控制所述第一个第六节点的电位；
所述第一个第五节点控制电路分别与第N-1级驱动信号输出端、第一时钟信号端、第一个第五节点、初始控制端和第一电压端电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第五节点与第N-1级驱动信号输出端之间连通，在所述初始控制端提供的初始控制信号的控制下，控制所述第一个第五节点与所述第一电压端之间连通；
所述第一个第九节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端和第一个第九节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第九节点与所述第N-1级驱动信号输出端之间连通；
所述第一个第四节点控制电路分别与第一个第七节点、第一电压端、第一个第四节点、第二时钟信号端和第一个第六节点电连接，用于在所述第一个第七节点的电位的控制下，控制所述第一个第四节点与所述第一电压端之间连通，并在所述第一个第六节点的电位的控制下，控制所述第一个第四节点与所述第二时钟信号端之间连通；
所述第一个第二控制电路分别与第二电压端、第一个第五节点和第一个第二控制节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第五节点与所述第一个第二控制节点之间连通。
可选的，所述第一个第七节点控制电路包括第一个第十二晶体管和第一个第十三晶体管，所述第一个第八节点控制电路包括第一个第十四晶体管，所述第一个第三节点控制电路包括第一个第十五晶体管和第一个第四电容，所述第一个第一控制电路包括第一个第十六晶体管和第一个第十七晶体管；
所述第一个第十二晶体管的栅极与第一时钟信号端电连接，所述第一个第十二晶体管的第一极与第二电压端电连接，所述第一个第十二晶体管的第二极与第一个第七节点电连接；
所述第一个第十三晶体管的栅极与第一个第五节点电连接，所述第一个第十三晶体管的第一极与所述第一个第七节点电连接，所述第一个第十三晶体管的第二极与第一时钟信号端电连接；
所述第一个第十四晶体管的栅极与第二电压端电连接，所述第一个第十四晶体管的第一极与所述第一个第七节点电连接，所述第一个第十四晶体管的第二极与所述第一个第八节点电连接；
所述第一个第十五晶体管的栅极与所述第一个第八节点电连接，所述第一个第十五晶体管的第一极与第二时钟信号端电连接，所述第一个第十五晶体管的第二极与所述第一个 第三节点电连接；
所述第一个第四电容的第一端与第一个第八节点电连接，所述第一个第四电容的第二端与第一个第三节点电连接；
所述第一个第十六晶体管的栅极与所述第二时钟信号端电连接，所述第一个第十六晶体管的第一极与所述第一个第三节点电连接，所述第一个第十六晶体管的第二极与第一个第一控制节点电连接；
所述第一个第十七晶体管的栅极与第一个第五节点电连接，所述第一个第十七晶体管的第一极与第一个第一控制节点电连接，所述第一个第十七晶体管的第二极与第一电压端电连接。
可选的，所述第一个第六节点控制电路包括第一个第十八晶体管和第一个第五电容，所述第一个第五节点控制电路包括第一个第十九晶体管和第一个第二十晶体管，所述第一个第九节点控制电路包括第一个第二十一晶体管，所述第一个第四节点控制电路包括第一个第二十二晶体管和第一个第二十三晶体管，所述第一个第二控制电路包括第一个第二十四晶体管；
所述第一个第十八晶体管的栅极与第二电压端电连接，所述第一个第十八晶体管的第一极与第一个第九节点电连接，所述第一个第十八晶体管的第二极与第一个第六节点电连接；
所述第一个第五电容的第一端与所述第一个第四节点电连接，所述第一个第五电容的第二端与所述第一个第六节点电连接；
所述第一个第十九晶体管的栅极与第一时钟信号端电连接，所述第一个第十九晶体管的第一极与第N-1级驱动信号输出端电连接，所述第一个第十九晶体管的第二极与第一个第五节点电连接；
所述第一个第二十晶体管的栅极与初始控制端电连接，所述第一个第二十晶体管的第一极与第一电压端电连接，所述第一个第二十晶体管的第二极与所述第一个第五节点电连接；
所述第一个第二十一晶体管的栅极与第一时钟信号端电连接，所述第一个第二十一晶体管的第一极与第N-1级驱动信号输出端电连接，所述第一个第二十一晶体管的第二极与第一个第九节点电连接；
所述第一个第二十二晶体管的栅极与第一个第七节点电连接，所述第一个第二十二晶体管的第一极与第一电压端电连接，所述第一个第二十二晶体管的第二极与第一个第四节点电连接；
所述第一个第二十三晶体管的栅极与第一个第六节点电连接，所述第一个第二十三晶体管的第一极与第一个第四节点电连接，所述第一个第二十三晶体管的第二极与第二时钟信号端电连接；
所述第一个第二十四晶体管的栅极与第二电压端电连接，所述第一个第二十四晶体管 的第一极与第一个第九节点电连接，所述第一个第二十四晶体管的第二极与第一个第二控制节点电连接。
可选的，所述第一个第一驱动输出电路包括第一个第二十五晶体管和第一个第六电容，所述第一个第二驱动输出电路包括第一个第二十六晶体管和第一个第七电容；
所述第一个第二十五晶体管的栅极与所述第一个第一控制节点电连接，所述第一个第二十五晶体管的第一极与第一电压端电连接，所述第一个第二十五晶体管的第二极与第N级驱动信号输出端电连接；
第一个第六电容的第一端与所述第一个第一控制节点电连接，第一个第六电容的第二端与第一电压端电连接；
所述第一个第二十六晶体管的栅极与第一个第二控制节点电连接，所述第一个第二十六晶体管的第一极与第N级驱动信号输出端电连接，所述第一个第二十六晶体管的第二极与第二电压端电连接；
所述第一个第七电容的第一端与所述第N级驱动信号输出端电连接，所述第一个第七电容的第二端与第二电压端电连接。
可选的，所述第一输出下拉电路包括第一个第二十七晶体管；
所述第一个第二十七晶体管的栅极与所述第一个第一控制节点电连接，所述第一个第二十七晶体管的第一极与所述第N级驱动信号输出端电连接，所述第一个第二十七晶体管的第二极与所述第二电压端电连接。
在第二个方面中，本公开实施例提供一种驱动方法，应用于上述的驱动电路，所述驱动方法包括：
第一驱动信号生成电路在第一个第一控制节点的电位和第一个第二控制节点的电位的控制下，生成并通过第N级驱动信号输出端输出第N级驱动信号；
第一输出控制电路在第一个第一节点的电位的控制下，控制所述第一个第一控制节点与第一个第二节点之间连通；
第一选通电路在选通控制信号的控制下，控制选通输入信号写入第一个第一节点；
第一个第一储能电路根据所述第一个第一节点的电位控制所述第一个第二节点的电位；
第一个第二储能电路根据第N级输出驱动端提供的第N级驱动输出信号，控制所述第一个第三控制节点的电位；
第一输出电路在第一个第二节点的电位的控制下，控制第N级输出驱动端与第一电压端之间连通，第一输出电路在第一个第三控制节点的电位的控制下，控制第N级输出驱动端与第二电压端之间连通；
所述第一个第三控制节点与所述第一个第二控制节点为不同的节点，N为正整数。
在第三方面中，本公开实施例提供一种驱动模组，包括多级上述的驱动电路；
第N级驱动电路与第N-1级驱动电路包括的驱动信号输出端电连接；N为正整数。
在第四方面中，本公开实施例提供一种显示装置，包括上述的驱动模组。
附图说明
图1是本公开实施例所述的驱动电路的结构图；
图2是相关的像素电路的电路图；
图3是图2所示的相关的像素电路的工作时序图；
图4是相关的像素电路的电路图；
图5是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图6是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图7是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图8是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图9是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图10是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图11是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图12是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图13是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图14是本公开实施例所述的驱动电路中的第一选通电路的至少一实施例的电路图；
图15是第一反相器的至少一实施例的电路图；
图16是第二反相器的至少一实施例的电路图；
图17A是本公开至少一实施例所述的驱动电路的结构图；
图17B是本公开至少一实施例所述的驱动电路的结构图；
图18A是本公开至少一实施例所述的驱动电路的结构图；
图18B是本公开至少一实施例所述的驱动电路的结构图；
图18C是本公开至少一实施例所述的驱动电路的结构图；
图18D是本公开至少一实施例所述的驱动电路的结构图；
图19A是本公开至少一实施例所述的驱动电路的结构图；
图19B是本公开至少一实施例所述的驱动电路的结构图；
图19C是本公开至少一实施例所述的驱动电路的结构图；
图19D是本公开至少一实施例所述的驱动电路的结构图；
图20A是本公开至少一实施例所述的驱动电路的结构图；
图20B是本公开至少一实施例所述的驱动电路的结构图；
图20C是本公开至少一实施例所述的驱动电路的结构图；
图20D是本公开至少一实施例所述的驱动电路的结构图；
图21A是本公开至少一实施例所述的驱动电路的结构图；
图21B是本公开至少一实施例所述的驱动电路的结构图；
图21C是本公开至少一实施例所述的驱动电路的结构图；
图21D是本公开至少一实施例所述的驱动电路的结构图；
图22A是本公开至少一实施例所述的驱动电路的结构图；
图22B是本公开至少一实施例所述的驱动电路的结构图；
图22C是本公开至少一实施例所述的驱动电路的结构图；
图22D是本公开至少一实施例所述的驱动电路的结构图；
图23是本公开至少一实施例所述的驱动电路的电路图；
图24A是本公开至少一实施例所述的驱动电路的电路图；
图24B是图24所示的驱动电路的至少一实施例的仿真工作时序图；
图25是本公开至少一实施例所述的驱动电路的电路图；
图26是本公开至少一实施例所述的驱动电路的电路图；
图27是本公开至少一实施例所述的驱动电路的电路图；
图28是本公开至少一实施例所述的驱动电路的电路图；
图29是本公开至少一实施例所述的驱动电路的电路图；
图30是本公开至少一实施例所述的驱动电路的电路图；
图31是本公开实施例所述的驱动电路的结构图；
图32是本公开至少一实施例所述的驱动电路的结构图；
图33是本公开至少一实施例所述的驱动电路的结构图；
图34是本公开至少一实施例所述的驱动电路的结构图；
图35是本公开至少一实施例所述的驱动电路的结构图；
图36是本公开至少一实施例所述的驱动电路的结构图；
图37是本公开至少一实施例所述的驱动电路的结构图；
图38是本公开至少一实施例所述的驱动电路的结构图；
图39是本公开至少一实施例所述的驱动电路的电路图；
图40是图39所示的驱动电路的至少一实施例的工作时序图；
图41是图39所示的驱动电路的至少一实施例的仿真工作时序图；
图42是本公开至少一实施例所述的驱动电路的结构图；
图43是本公开至少一实施例所述的驱动电路的结构图；
图44是本公开实施例所述的驱动电路的结构图；
图45是本公开至少一实施例所述的驱动电路的结构图；
图46是本公开至少一实施例所述的驱动电路的结构图；
图47是本公开至少一实施例所述的驱动电路的结构图；
图48是本公开至少一实施例所述的驱动电路的结构图；
图49是本公开至少一实施例所述的驱动电路的结构图；
图50是本公开至少一实施例所述的驱动电路的电路图；
图51是图50所示的驱动电路的至少一实施例的仿真工作时序图；
图52是图50所示的驱动电路的至少一实施例的仿真工作时序图；
图53是本公开至少一实施例所述的驱动电路的电路图；
图54是图53所示的驱动电路的至少一实施例的仿真工作时序图；
图55是本公开实施例所述的驱动电路的结构图；
图56是本公开至少一实施例所述的驱动电路的结构图；
图57是本公开至少一实施例所述的驱动电路的结构图；
图58是本公开至少一实施例所述的驱动电路的结构图；
图59是本公开至少一实施例所述的驱动电路的结构图；
图60是本公开至少一实施例所述的驱动电路的结构图；
图61是本公开至少一实施例所述的驱动电路的结构图；
图62是本公开至少一实施例所述的驱动电路的电路图；
图63是图62所示的驱动电路的至少一实施例的仿真工作时序图；
图64是图62所示的驱动电路的至少一实施例的仿真工作时序图；
图65是本公开至少一实施例所述的驱动电路的电路图；
图66是图65所示的驱动电路的至少一实施例的仿真工作时序图；
图67是本公开至少一实施例所述的驱动电路的结构图；
图68是图67所示的驱动电路的至少一实施例的工作时序图；
图69是本公开实施例所述的驱动电路的结构图；
图70是本公开至少一实施例所述的驱动电路的结构图；
图71是本公开至少一实施例所述的驱动电路的结构图；
图72是本公开至少一实施例所述的驱动电路的结构图；
图73是本公开至少一实施例所述的驱动电路的电路图；
图74是图73所示的驱动电路的至少一实施例的仿真工作时序图；
图75是图73所示的驱动电路的至少一实施例的仿真工作时序图；
图76是本公开至少一实施例所述的驱动电路的电路图；
图77是图76所示的驱动电路的至少一实施例的仿真工作时序图；
图78是本公开至少一实施例所述的驱动模组的结构图；
图79是图78所示的驱动模组的至少一实施例的工作时序图；
图80是GCK提供的第一时钟信号和GCB提供的第二时钟信号的波形图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实 施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本公开实施例所述的驱动电路包括第一驱动信号生成电路110、第一选通电路111、第一输出控制电路112、第一输出电路113、第一个第一储能电路114和第一个第二储能电路115；N为正整数；
所述第一驱动信号生成电路110分别与第一个第一控制节点NC1-1、第一个第二控制节点NC1-2和第N级驱动信号输出端NS(N)电连接，用于在所述第一个第一控制节点NC1-1的电位和所述第一个第二控制节点NC1-2的电位的控制下，生成并通过所述第N级驱动信号输出端NS(N)输出第N级驱动信号；
所述第一选通电路111分别与第一个第一节点N1-1、选通输入端VCT和选通控制端CX电连接，用于在所述选通控制端CX提供的选通控制信号的控制下，控制所述选通输入端VCT提供的选通输入信号写入所述第一个第一节点N1-1；
所述第一输出控制电路112分别与第一个第一节点N1-1、所述第一个第一控制节点NC1-1和第一个第二节点N1-2电连接，用于在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一个第二节点N1-2之间连通；
所述第一个第一储能电路114分别与所述第一个第一节点N1-1和所述第一个第二节点N1-2电连接，用于根据所述第一个第一节点N1-1的电位控制所述第一个第二节点N1-2的电位；
所述第一个第二储能电路115分别与第一个第三控制节点NC1-3与第N级输出驱动端NO(N)电连接，用于根据所述第N级输出驱动端NO(N)提供的第N级驱动输出信号，控制所述第一个第三控制节点NC1-3的电位；
所述第一输出电路113分别与第一个第二节点N1-2、所述第一个第三控制节点NC1-3、第一电压端V1、第二电压端V2和所述第N级输出驱动端NO(N)电连接，用于在所述第一个第二节点N1-2的电位的控制下，控制所述第N级输出驱动端NO(N)与所述第一电压端V1之间连通，在所述第一个第三控制节点NC1-3的电位的控制下，控制所述第N级输出驱动端NO(N)与所述第二电压端V2之间连通；
所述第一个第三控制节点NC1-3与所述第一个第二控制节点NC1-2为不同的节点。
本公开图1所示的驱动电路的实施例在工作时，所述第一驱动信号生成电路110在所述第一个第一控制节点NC1-1的电位和所述第一个第二控制节点NC1-2的电位的控制下，生成并通过所述第N级驱动信号输出端NS(N)输出第N级驱动信号；所述第一选通电路111在所述选通控制端CX提供的选通控制信号的控制下，控制所述选通输入端VCT 提供的选通输入信号写入所述第一个第一节点N1-1；所述第一输出控制电路112在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一个第二节点N1-2之间连通；所述第一个第一储能电路114根据所述第一个第一节点N1-1的电位控制所述第一个第二节点N1-2的电位；所述第一个第二储能电路115根据所述第N级输出驱动端NO(N)提供的第N级驱动输出信号，控制所述第一个第三控制节点NC1-3的电位；所述第一输出电路113在所述第一个第二节点N1-2的电位的控制下，控制所述第N级输出驱动端NO(N)与所述第一电压端V1之间连通，在所述第一个第三控制节点NC1-3的电位的控制下，控制所述第N级输出驱动端NO(N)与所述第二电压端V2之间连通。
可选的，所述第一电压端可以为高电压端，但不以此为限。
本公开图1所示的驱动电路的实施例可以为第N级驱动电路。
本公开图1所示的驱动电路的实施例在工作时，在一帧时间内，
在第N级驱动信号提供阶段之前，第一选通电路111在选通控制信号的控制下，将选通输入端VCT提供的选通输入信号写入第一个第一节点N1-1；
当所述选通输入信号为高电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第一个第一节点N1-1的电位为高电压，第一输出控制电路112在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一个第二节点N1-2之间断开，第一个第一储能电路114根据所述第一个第一节点N1-1的电位控制所述第一个第二节点N1-2的电位为高电压，第一输出电路113控制输出驱动端NO(N)维持输出低电压信号，可以控制相应行像素电路不更新像素电压；
当所述选通输入信号为低电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第一个第一节点N1-1的电位为低电压，所述第一输出控制电路112在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一个第二节点N1-2之间连通，以使得第一个第二节点N1-2的电位为低电压，第一输出电路113在所述第一个第二节点N1-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，以使得NO(N)输出高电压信号，可以控制相应行像素电路更新像素电压。
本公开图1所示的驱动电路的实施例在工作时，当NO(N)提供的第N级驱动输出信号的电位由高电压降低为低电压时，可以拉低第一个第三控制节点NC1-3的电位，使得所述第一输出电路113包括的栅极与第一个第三控制节点NC1-3电连接的晶体管能够更好的打开，维持所述第N级驱动输出信号的电位为低电压。
本公开实施例可以通过控制所述选通输入端VCT提供的选通输入信号，实现显示屏幕局部画面的更新，从而降低功耗，或通过显示画面局部更新实现穿戴产品、移动终端、NB(笔记本电脑)等OLED显示产品的超低功耗。
如图2所示，相关的像素电路可以包括第一显示控制晶体管M1、第二显示控制晶体管M2、驱动晶体管M3、第四显示控制晶体管M4、第五显示控制晶体管M5、第六显示控制晶体管M6、第七显示控制晶体管M7、存储电容Cst和有机发光二极管O1；
M1的栅极与第一复位端NR(N)电连接，M1的源极与初始电压端I1电连接，M1的漏极与M3的栅极电连接；
M2的栅极与第一扫描端NG(N)电连接，M2的源极与M3的栅极电连接，M2的漏极与M3的漏极电连接；
M4的栅极与第二扫描端PG(N)电连接，M4的源极与数据线D1电连接，M4的漏极与M3的源极电连接；
M5的栅极与发光控制端E(N)电连接，M5的源极与电源电压端ELVDD电连接，M5的漏极与M3的源极电连接；
M6的栅极与发光控制端E(N)电连接，M6的源极与M3的漏极电连接，M6的漏极与O1的阳极电连接；O1的阴极与低电平端ELVSS电连接；
M7的栅极与第二扫描端PG(N)电连接，M7的源极与初始电压端I1电连接，M7的漏极与O1的阳极电连接。
在具体实施时，所述第一复位端NR(N)可以为第N-1级第一扫描端NG(N)，但不以此为限。
在图2所示的相关的像素电路中，M1和M2为n型晶体管，M3、M4、M5、M6和M7都为p型晶体管，M1和M2为漏电流较小的IGZO TFT，M3、M4、M5、M6和M7都为LTPS TFT。
在图2所示的相关的像素电路中，M1和M2为IGZO TFT，在使用低频显示时，IGZO TFT可以保证Cst能够在较长时间内维持M3的栅极的电压。
在图2所示的相关的像素电路中，第二扫描端PG(N)负责O1的阳极的电压的复位和数据线上的数据电压写入驱动晶体管的源极，第一扫描端NG(N)负责实现Cst的复位，Vth(Vth为驱动晶体管的阈值电压)提取和数据电压写入驱动晶体管的栅极。
在具体实施时，所述第一扫描端NG(N)提供的第一扫描信号与所述第二扫描端PG(N)提供的第二扫描信号可以相互反相，但不以此为限。
本公开至少一实施例所述的驱动电路可以通过输出驱动端NO(N)为第一扫描端NG(N)提供第一扫描信号，但不以此为限。
如图3所示，图2所示的相关的像素电路在工作时，显示周期可以包括先后设置的第一显示控制阶段t1、第二显示控制阶段t2和第三显示控制阶段t3；
在第一显示控制阶段t1，E(N)输出高电压信号，NR(N)提供高电压信号，PG(N)提供高电压信号，NG(N)提供低电压信号，M5和M6关断，M1打开，将M3的栅极的电位拉低为初始电压Vinit；所述初始电压端I1用于提供所述初始电压Vinit；
在第二显示控制阶段t2，E(N)输出高电压信号，NR(N)提供低电压信号，PG(N) 提供低电压信号，NG(N)提供高电压信号，M5和M6关断，M1关断，M2打开，M4打开，M2与M3形成二极管结构，通过数据线D1提供的数据电压Vdata为Cst充电，直至M3关断，此时M3的栅极电压为Vdata+Vth，Vth为M3的阈值电压；M7打开，以对O1的阳极电压进行复位操作；
在第三显示控制阶段t3，E(N)输出低电压信号，NR(N)提供低电压信号，PG(N)提供高电压信号，NG(N)提供低电压信号，M5和M6打开，M3驱动O1发光；O1依据Vdata的电压设定进行发光。
由以上相关的像素电路的工作过程可知，NG(N)可以在第二显示控制阶段控制数据电压Vdata(所述数据电压Vdata可以为所述像素电压)是否写入M3的栅极。
图4是相关的像素电路的电路图。
如图4所示，相关的像素电路可以包括第一显示控制晶体管M1、第二显示控制晶体管M2、驱动晶体管M3、第四显示控制晶体管M4、第五显示控制晶体管M5、第六显示控制晶体管M6、第七显示控制晶体管M7、存储电容Cst和有机发光二极管O1；
M1的栅极与第三复位端RST1电连接，M1的源极与初始电压端I1电连接，M1的漏极与M3的漏极电连接；
M2的栅极与第一扫描端NG(N)电连接，M2的源极与M3的栅极电连接，M2的漏极与M3的漏极电连接；
M4的栅极与第二扫描端PG(N)电连接，M4的源极与数据线D1电连接，M4的漏极与M3的源极电连接；
M5的栅极与发光控制端E(N)电连接，M5的源极与电源电压端ELVDD电连接，M5的漏极与M3的源极电连接；
M6的栅极与发光控制端E(N)电连接，M6的源极与M3的漏极电连接，M6的漏极与O1的阳极电连接；O1的阴极与低电平端ELVSS电连接；
M7的栅极与第四复位端RST2电连接，M7的源极与初始电压端I1电连接，M7的漏极与O1的阳极电连接。
图4所示的相关的像素电路在工作时，NG(N)可以控制数据线D1上的数据电压Vdata是否写入驱动晶体管M3的栅极。
在具体实施时，可以通过NG(N)提供的第一扫描信号以控制打开第一个第二晶体管或关断第一个第二晶体管，以控制数据线上的数据电压是否写入驱动晶体管的栅极，从而控制是否对本行像素电路的亮度进行更新；当NG(N)输出高电压信号时，第一个第二晶体管打开，可以对本行像素电路的亮度进行更新；当NG(N)输出低电压信号时，第一个第二晶体管始终关闭，数据线上的数据电压的变化不会写入驱动晶体管的栅极，有机发光二极管的发光亮度不会变化，即当前行像素电路在当前帧的显示亮度维持不变。综上可知，可以通过控制N型晶体管的打开或关闭，即可实现像素亮度的刷新，因此当想实现部分像素不刷新时，保证N型晶体管关闭即可。
在本公开至少一实施例中，所述第一选通电路用于在第N-1级第一个第三节点的电位为第二电压，并第N级驱动信号的电位为第二电压时，控制将所述选通输入端提供的选通输入信号写入所述第一个第一节点。
可选的，所述第二电压可以为低电压，但不以此为限。
可选的，所述第一选通电路包括第一个第一晶体管；所述第一个第一晶体管的栅极与所述选通控制端电连接，所述第一个第一晶体管的第一极与所述第一个第一节点电连接，所述第一个第一晶体管的第二极与所述选通输入端电连接。
如图5所示，所述第一选通电路可以包括第一个第一晶体管T1-1；
所述第一个第一晶体管T1-1的栅极与选通控制端S0电连接，所述第一个第一晶体管T1-1的漏极与第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的源极与选通输入端VCT电连接；
T1-1为p型晶体管。
如图6所示，所述第一选通电路可以包括第一个第一晶体管T1-1；
所述第一个第一晶体管T1-1的栅极与选通控制端S0电连接，所述第一个第一晶体管T1-1的源极与第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的漏极与选通输入端VCT电连接；
T1-1为n型晶体管。
可选的，所述选通控制端包括第一选通控制端和第二选通控制端；所述第一选通电路包括第一个第一晶体管和第一个第二晶体管；
所述第一个第一晶体管的栅极与第一选通控制端电连接，所述第一个第一晶体管的第一极与所述第一个第一节点电连接，所述第一个第一晶体管的第二极与所述第一个第二晶体管的第一极电连接；
所述第一个第二晶体管的栅极与第二选通控制端电连接，所述第一个第二晶体管的第二极与所述选通输入端电连接；
所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端为第N-1级第一个第三节点，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N-1级第一个第三节点，所述第二选通控制端为第N级驱动信号输出端，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N-1级驱动信号输出端，所述第二选通控制端为第N级驱动信号输出端，第一个第一晶体管为n型晶体管，第一个第二晶体管为p型晶体管；或者，
所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端为第N-1级驱动信号输出端，第一个第一晶体管为p型晶体管，第一个第二晶体管为n型晶体管；或者，
所述第一选通控制端接入第N-1级驱动信号的反相信号，所述第二选通控制端为第N级驱动信号输出端，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端接入第N-1级驱动信号的反相信号；所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
所述第一选通控制端为第N-1级驱动信号端，所述第二选通控制端接入第N级驱动信号的反相信号，所述第一个第一晶体管和所述第一个第二晶体管都为n型晶体管；或者，
所述第一选通控制端接入第N级驱动信号的反相信号，所述第二选通控制端为第N-1级驱动信号端，所述第一个第一晶体管和所述第一个第二晶体管都为n型晶体管。
如图7所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第N-1级驱动信号输出端NS(N-1)电连接，所述第一个第一晶体管T1-1的源极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第二晶体管T1-2的漏极电连接；
所述第一个第二晶体管T1-2的栅极与第N级驱动信号输出端NS(N)电连接，所述第一个第二晶体管T1-2的源极与所述选通输入端VCT电连接；
T1-1为n型晶体管，T1-2为p型晶体管。
如图8所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第N级驱动信号输出端NS(N)电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的源极与所述第一个第二晶体管T1-2的源极电连接；
所述第一个第二晶体管T1-2的栅极与第N-1级驱动信号输出端NS(N-1)电连接，所述第一个第二晶体管T1-2的漏极与所述选通输入端VCT电连接；
T1-1为p型晶体管，T1-2为n型晶体管。
如图9所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第N-1级第一个第三节点N1-3(N-1)电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的源极与所述第一个第二晶体管T1-2的漏极电连接；
所述第一个第二晶体管T1-2的栅极与第N级驱动信号输出端NS(N)电连接，所述第一个第二晶体管T1-2的源极与所述选通输入端VCT电连接；
T1-1为p型晶体管，T1-2为p型晶体管。
在本公开至少一实施例中，所述第N-1级第一个第三节点N1-3(N-1)可以为第N-1级驱动电路中的第一个第三节点。
如图10所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第N级驱动信号输出端NS(N)电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的源极与所述第一个第二晶体管T1-2的漏极电连接；
所述第一个第二晶体管T1-2的栅极与第N-1级第一第三节点N1-3(N-1)电连接，所述第一个第二晶体管T1-2的源极与所述选通输入端VCT电连接；
T1-1为p型晶体管，T1-2为p型晶体管。
如图11所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第一反相驱动信号端NGI1电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的源极与所述第一个第二晶体管T1-2的漏极电连接；所述第一反相驱动信号端NGI1提供的第一反相驱动信号与第N-1级驱动信号输出端NS(N-1)提供的第N-1级驱动信号反相；
所述第一个第二晶体管T1-2的栅极与第N级驱动信号输出端NS(N)电连接，所述第一个第二晶体管T1-2的源极与所述选通输入端VCT电连接；
T1-1为p型晶体管，T1-2为p型晶体管。
如图12所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第N级驱动信号输出端NS(N)电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的源极与所述第一个第二晶体管T1-2的漏极电连接；
所述第一个第二晶体管T1-2的栅极与第一反相驱动信号端NGI1电连接，所述第一个第二晶体管T1-2的源极与所述选通输入端VCT电连接；所述第一反相驱动信号端NGI1提供的第一反相驱动信号与第N-1级驱动信号输出端NS(N-1)提供的第N-1级驱动信号反相；
T1-1为p型晶体管，T1-2为p型晶体管。
如图13所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第N-1级驱动信号输出端NS(N-1)电连接，所述第一个第一晶体管T1-1的源极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第二晶体管T1-2的源极电连接；
所述第一个第二晶体管T1-2的栅极与第二反相驱动信号端NGI2电连接，所述第一个第二晶体管T1-2的漏极与所述选通输入端VCT电连接；所述第二反相驱动信号端NGI2提供的第二反相驱动信号与第N级驱动信号输出端NS(N)提供的第N级驱动信号反相；
T1-1为n型晶体管，T1-2为n型晶体管。
如图14所示，所述第一选通电路可以包括第一个第一晶体管T1-1和第一个第二晶体 管T1-2；
所述第一个第一晶体管T1-1的栅极与第二反相驱动信号端NGI2电连接，所述第一个第一晶体管T1-1的源极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第二晶体管T1-2的源极电连接；所述第二反相驱动信号端NGI2提供的第二反相驱动信号与第N级驱动信号输出端NS(N)提供的第N级驱动信号反相；
所述第一个第二晶体管T1-2的栅极与第N-1级驱动信号输出端NS(N-1)电连接，所述第一个第二晶体管T1-2的漏极与所述选通输入端VCT电连接；
T1-1为n型晶体管，T1-2为n型晶体管。
如图15所示，可以通过第一反相器对第N-1级驱动信号输出端NS(N-1)提供的第N-1级驱动信号进行反相，得到第一反相驱动信号端NGI1提供的第一反相驱动信号；
所述第一反相器包括第一反相控制晶体管T01和第二反相控制晶体管T02；
T01为p型晶体管，T02为n型晶体管。
如图16所示，可以通过第二反相器对第N级驱动信号输出端NS(N)提供的第N级驱动信号进行反相，得到第二反相驱动信号端NGI2提供的第二反相驱动信号；
所述第二反相器包括第三反相控制晶体管T03和第四反相控制晶体管T04；
T03为p型晶体管，T04为n型晶体管。
在本公开至少一实施例中，所述第一个第一储能电路包括第一个第一电容，所述第一个第二储能电路包括第一个第二电容；
所述第一个第一电容的第一端与所述第一个第一节点电连接，所述第一个第一电容的第二端与所述第一个第二节点电连接；
所述第一个第二电容的第一端与所述第一个第三控制节点电连接，所述第一个第二电容的第二端与所述第N级输出驱动端电连接。
可选的，所述第一输出控制电路包括第一个第三晶体管；
所述第一个第三晶体管的栅极与所述第一个第一节点电连接，所述第一个第三晶体管的第一极与所述第一个第一控制节点电连接，所述第一个第三晶体管的第二极与所述第一个第二节点电连接。
本公开至少一实施例所述的驱动电路还可以包括第一个第二节点控制电路；
所述第一个第二节点控制电路分别与第一个第三控制节点、第一个第二节点和第一电压端电连接，用于在所述第一个第三控制节点的电位的控制下，控制所述第一个第二节点与所述第一电压端之间连通。
在具体实施时，所述驱动电路还可以包括第一个第二节点控制电路；
所述第一个第二节点控制电路在第一个第三控制节点的电位的控制下，控制所述第一个第二节点与第一电压端之间连通。
如图17A所示，在图1所示的驱动电路的实施例的基础上，所述驱动电路还包括第一个第二节点控制电路120；
所述第一个第二节点控制电路120分别与第一个第三控制节点NC1-3、第一个第二节点N1-2和第一电压端V1电连接，用于在所述第一个第三控制节点NC1-3的电位的控制下，控制所述第一个第二节点N1-2与所述第一电压端V1之间连通。
图17A所示的驱动电路的至少一实施例在工作时，当第一个第三控制节点NC1-3的电位为有效电压时，所述第一个第二节点N1-2的电位可以为第一电压。
可选的，所述第一个第二节点控制电路包括第一个第四晶体管；
所述第一个第四晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第四晶体管的第一极与所述第一个第二节点电连接，所述第一个第四晶体管的第二极与第一电压端电连接。
本公开至少一实施例所述的驱动电路还可以包括第一个第二节点控制电路；
所述第一个第二节点控制电路分别与第一个第三控制节点、所述第N级输出驱动端、第一个第二节点和第一电压端电连接，用于在所述第一个第三控制节点的电位和所述第N级输出驱动端提供的第N级驱动输出信号的控制下，控制所述第一个第二节点与所述第一电压端之间连通。
在具体实施时，所述驱动电路还可以包括第一个第二节点控制电路；
所述第一个第二节点控制电路在所述第一个第三控制节点的电位和所述第N级输出驱动端提供的第N级驱动输出信号的控制下，控制所述第一个第二节点与所述第一电压端之间连通。
如图17B所示，在图1所示的驱动电路的实施例的基础上，所述驱动电路还包括第一个第二节点控制电路120；
所述第一个第二节点控制电路120分别与第一个第三控制节点NC1-3、所述第N级输出驱动端NO(N)、第一个第二节点N1-2和第一电压端V1电连接，用于在所述第一个第三控制节点NC1-3的电位和所述第N级输出驱动端NO(N)提供的第N级驱动输出信号的控制下，控制所述第一个第二节点N1-2与所述第一电压端V1之间连通。
图17B所示的驱动电路的至少一实施例在工作时，当第一个第三控制节点NC1-3的电位为有效电压，并第N级驱动输出信号的电位为有效电压时，所述第一个第二节点N1-2的电位可以为第一电压。
可选的，所述第一个第二节点控制电路包括第一个第四晶体管和第一控制晶体管；
所述第一个第四晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第四晶体管的第一极与所述第一控制晶体管的第二极电连接，所述第一个第四晶体管的第二极与第一电压端电连接；
所述第一控制晶体管的栅极与所述第N级输出驱动端电连接，所述第一控制晶体管的第一极与所述第一个第二节点电连接。
可选的，所述第一输出电路包括第一个第五晶体管、第一个第六晶体管和第一个第三电容；
所述第一个第五晶体管的栅极与所述第一个第二节点电连接，所述第一个第五晶体管的第一极与第一电压端电连接，所述第一个第五晶体管的第二极与所述第N级输出驱动端电连接；
所述第一个第六晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第六晶体管的第一极与所述第N级输出驱动端电连接，所述第一个第六晶体管的第二极与第二电压端电连接；
所述第一个第三电容的第一端与所述第一个第二节点电连接，所述第一个第三电容的第二端与所述第一电压端电连接。
本公开至少一实施例所述的驱动电还包括第一初始化电路；
所述第一初始化电路分别与初始控制端、第二电压端和第一个第一节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述第一个第一节点与所述第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第一初始化电路，在显示装置开机时，第一初始化电路在初始控制信号的控制下，控制第一个第一节点与第二电压端之间连通，以控制第一个第一节点的电位为第二电压，第一输出控制电路在所述第一个第一节点的电位的控制下，控制所述第一个第一控制节点与所述第一个第二节点之间连通。
本公开至少一实施例所述的驱动电路还包括第一个第一节点控制电路；
所述第一个第一节点控制电路分别与第一个第四节点、第二电压端和所述第一个第一节点电连接，用于在所述第一个第四节点的电位的控制下，控制所述第一个第一节点与所述第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第一个第一节点控制电路，第一个第一节点控制电路在所述第一个第四节点的电位的控制下，控制所述第一个第一节点与第二电压端之间连通；在第N级驱动信号提供阶段之后，当第一个第四节点的电位为有效电压时，第一个第一节点控制电路控制第一个第一节点与第二电压端之间连通，以使得第一个第一节点的电位为第二电压，第一输出控制电路在所述第一个第一节点的电位的控制下，控制所述第一个第一控制节点与所述第一个第二节点之间连通。
在本公开至少一实施例中，当所述第一个第一节点控制电路包括的晶体管为p型晶体管时，所述有效电压可以为低电压，当所述第一个第一节点控制电路包括的晶体管为n型晶体管时，所述有效电压可以为高电压。
如图18A所示，在图17A所示的驱动电路的至少一实施例的基础上，所述驱动电路还可以包括第一个第一节点控制电路122；
所述第一个第一节点控制电路122分别与第一个第四节点N1-4、第一个第一节点N1-1和第二电压端V2电连接，用于在所述第一个第四节点N1-4的电位的控制下，控制所述第一个第一节点N1-1与第二电压端V2之间连通。
如图18B所示，在图17B所示的驱动电路的至少一实施例的基础上，所述驱动电路 还可以包括第一个第一节点控制电路122；
所述第一个第一节点控制电路122分别与第一个第四节点N1-4、第一个第一节点N1-1和第二电压端V2电连接，用于在所述第一个第四节点N1-4的电位的控制下，控制所述第一个第一节点N1-1与第二电压端V2之间连通。
如图18C所示，在图17A所示的驱动电路的至少一实施例的基础上，所述驱动电路还可以包括第一初始化电路121和第一个第一节点控制电路122；
所述第一初始化电路121分别与初始控制端NCX、第一个第一节点N1-1和第二电压端V2电连接，用于在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第一个第一节点N1-1与所述第二电压端V2之间连通；
所述第一个第一节点控制电路122分别与第一个第四节点N1-4、第一个第一节点N1-1和第二电压端V2电连接，用于在所述第一个第四节点N1-4的电位的控制下，控制所述第一个第一节点N1-1与第二电压端V2之间连通。
如图18D所示，在图17B所示的驱动电路的至少一实施例的基础上，所述驱动电路还可以包括第一初始化电路121和第一个第一节点控制电路122；
所述第一初始化电路121分别与初始控制端NCX、第一个第一节点N1-1和第二电压端V2电连接，用于在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第一个第一节点N1-1与所述第二电压端V2之间连通；
所述第一个第一节点控制电路122分别与第一个第四节点N1-4、第一个第一节点N1-1和第二电压端V2电连接，用于在所述第一个第四节点N1-4的电位的控制下，控制所述第一个第一节点N1-1与第二电压端V2之间连通。
可选的，所述第一初始化电路包括第一个第七晶体管；
所述第一个第七晶体管的栅极与所述初始控制端电连接，所述第一个第七晶体管的第一极与所述第一个第一节点电连接，所述第一个第七晶体管的第二极与第二电压端电连接。
可选的，所述第一个第一节点控制电路包括第一个第八晶体管；
所述第一个第八晶体管的栅极与所述第一个第四节点电连接，所述第一个第八晶体管的第一极与所述第一个第一节点电连接，所述第一个第八晶体管的第二极与第二电压端电连接。
本公开至少一实施例所述的驱动电路还包括第一个第三控制节点控制电路；
所述第一个第三控制节点控制电路分别与第一个第一节点、第一个第五节点、第一个第二控制节点、第一个第三控制节点和第一个第六节点电连接，用于在所述第一个第一节点的电位的控制下，控制所述第一个第五节点与所述第一个第三控制节点之间连通，在所述第一个第六节点的电位的控制下，控制所述第一个第二控制节点与所述第一个第六节点之间连通，并控制所述第一个第六节点与所述第一个第三控制节点之间连通。
在具体实施时，所述驱动电路可以包括第一个第三控制节点控制电路，第一个第三控制节点控制电路在第一个第一节点的电位和第一个第六节点的电位的控制下，控制所述第 一个第三控制节点的电位。
如图19A所示，在图18A所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第三控制节点控制电路130；
所述第一个第三控制节点控制电路130分别与第一个第一节点N1-1、第一个第五节点N1-5、第一个第二控制节点NC1-2、第一个第三控制节点NC1-3和第一个第六节点N1-6电连接，用于在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第五节点N1-5与所述第一个第三控制节点NC1-3之间连通，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第二控制节点NC1-2与所述第一个第六节点N1-6之间连通，并控制所述第一个第六节点N1-6与所述第一个第三控制节点NC1-3之间连通。
如图19B所示，在图18B所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第三控制节点控制电路130；
所述第一个第三控制节点控制电路130分别与第一个第一节点N1-1、第一个第五节点N1-5、第一个第二控制节点NC1-2、第一个第三控制节点NC1-3和第一个第六节点N1-6电连接，用于在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第五节点N1-5与所述第一个第三控制节点NC1-3之间连通，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第二控制节点NC1-2与所述第一个第六节点N1-6之间连通，并控制所述第一个第六节点N1-6与所述第一个第三控制节点NC1-3之间连通。
如图19C所示，在图18C所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第三控制节点控制电路130；
所述第一个第三控制节点控制电路130分别与第一个第一节点N1-1、第一个第五节点N1-5、第一个第二控制节点NC1-2、第一个第三控制节点NC1-3和第一个第六节点N1-6电连接，用于在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第五节点N1-5与所述第一个第三控制节点NC1-3之间连通，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第二控制节点NC1-2与所述第一个第六节点N1-6之间连通，并控制所述第一个第六节点N1-6与所述第一个第三控制节点NC1-3之间连通。
如图19D所示，在图18D所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第三控制节点控制电路130；
所述第一个第三控制节点控制电路130分别与第一个第一节点N1-1、第一个第五节点N1-5、第一个第二控制节点NC1-2、第一个第三控制节点NC1-3和第一个第六节点N1-6电连接，用于在所述第一个第一节点N1-1的电位的控制下，控制所述第一个第五节点N1-5与所述第一个第三控制节点NC1-3之间连通，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第二控制节点NC1-2与所述第一个第六节点N1-6之间连通，并控制所述第一个第六节点N1-6与所述第一个第三控制节点NC1-3之间连通。
可选的，所述第一个第三控制节点控制电路包括第一个第九晶体管、第一个第十晶体管和第一个第十一晶体管；
所述第一个第九晶体管的栅极与所述第一个第一节点电连接，所述第一个第九晶体管的第一极与所述第一个第五节点电连接，所述第一个第九晶体管的第二极与所述第一个第三控制节点电连接；
所述第一个第十晶体管的栅极与所述第一个第十晶体管的第二极都和所述第一个第六节点电连接，所述第一个第十晶体管的第一极与所述第一个第二控制节点电连接；
所述第一个第十一晶体管的栅极与所述第一个第十一晶体管的第一极都与所述第一个第六节点电连接，所述第一个第十一晶体管的第二极与第一个第三控制节点电连接。
在本公开至少一实施例中，所述第一驱动信号生成电路包括第一个第一驱动输出电路、第一个第二驱动输出电路、第一个第一控制节点控制电路和第一个第二控制节点控制电路；
所述第一个第一控制节点控制电路用于控制第一控制节点的电位；
所述第一个第二控制节点控制电路用于控制第二控制节点的电位；
所述第一个第一驱动输出电路分别与所述第一个第一控制节点、第一电压端和第N级驱动信号输出端电连接，用于在所述第一个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；
所述第一个第二驱动输出电路分别与所述第一个第二控制节点、第二电压端和第N级驱动信号输出端电连接，用于在所述第一个第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
如图20A所示，在图19A所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第一控制节点控制电路131、第一个第二控制节点控制电路132、第一个第一驱动输出电路133和第一个第二驱动输出电路134；
所述第一个第一控制节点控制电路131与第一个第一控制节点NC1-1电连接，用于控制第一个第一控制节点NC1-1的电位；
所述第一个第二控制节点控制电路132与第一个第二控制节点NC1-2电连接，用于控制第一个第二控制节点NC1-2的电位；
所述第一个第一驱动输出电路133分别与第一个第一控制节点NC1-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第一个第一控制节点NC1-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第一个第二驱动输出电路134分别与第一个第二控制节点NC1-2、第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第二控制节点NC1-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
如图20B所示，在图19B所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第一控制节点控制电路131、第一个第二控制节点控制电路132、第一个第一驱动输出电路133和第一个第二驱动输出电路134；
所述第一个第一控制节点控制电路131与第一个第一控制节点NC1-1电连接，用于控 制第一个第一控制节点NC1-1的电位；
所述第一个第二控制节点控制电路132与第一个第二控制节点NC1-2电连接，用于控制第一个第二控制节点NC1-2的电位；
所述第一个第一驱动输出电路133分别与第一个第一控制节点NC1-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第一个第一控制节点NC1-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第一个第二驱动输出电路134分别与第一个第二控制节点NC1-2、第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第二控制节点NC1-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
如图20C所示，在图19C所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第一控制节点控制电路131、第一个第二控制节点控制电路132、第一个第一驱动输出电路133和第一个第二驱动输出电路134；
所述第一个第一控制节点控制电路131与第一个第一控制节点NC1-1电连接，用于控制第一个第一控制节点NC1-1的电位；
所述第一个第二控制节点控制电路132与第一个第二控制节点NC1-2电连接，用于控制第一个第二控制节点NC1-2的电位；
所述第一个第一驱动输出电路133分别与第一个第一控制节点NC1-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第一个第一控制节点NC1-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第一个第二驱动输出电路134分别与第一个第二控制节点NC1-2、第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第二控制节点NC1-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
如图20D所示，在图19D所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一个第一控制节点控制电路131、第一个第二控制节点控制电路132、第一个第一驱动输出电路133和第一个第二驱动输出电路134；
所述第一个第一控制节点控制电路131与第一个第一控制节点NC1-1电连接，用于控制第一个第一控制节点NC1-1的电位；
所述第一个第二控制节点控制电路132与第一个第二控制节点NC1-2电连接，用于控制第一个第二控制节点NC1-2的电位；
所述第一个第一驱动输出电路133分别与第一个第一控制节点NC1-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第一个第一控制节点NC1-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第一个第二驱动输出电路134分别与第一个第二控制节点NC1-2、第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第二控制节点NC1-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
在本公开至少一实施例中，所述第一个第一控制节点控制电路包括第一个第七节点控制电路、第一个第八节点控制电路、第一个第三节点控制电路和第一个第一控制电路；
所述第一个第七节点控制电路分别与第一个第七节点、第二电压端、第一时钟信号端和第一个第五节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第七节点与所述第二电压端之间连通，在所述第一个第五节点的电位的控制下，控制所述第一个第七节点与所述第一时钟信号端之间连通；
所述第一个第八节点控制电路分别与第二电压端、第一个第七节点和第一个第八节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第七节点与所述第一个第八节点之间连通；
所述第一个第三节点控制电路分别与第一个第八节点、第二时钟信号端和第一个第三节点电连接，用于在所述第一个第八节点的电位的控制下，控制所述第一个第三节点与所述第二时钟信号端电连接，并根据所述第一个第八节点的电位控制第一个第三节点的电位；
所述第一个第一控制电路分别与第二时钟信号端、第一个第三节点、第一个第一控制节点、第一个第五节点和第一电压端电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第一个第三节点与所述第一个第一控制节点之间连通，并在所述第一个第五节点的电位的控制下，控制所述第一个第一控制节点与所述第一电压端之间连通。
在具体实施时，所述第一个第一控制节点控制电路可以包括第一个第七节点控制电路、第一个第八节点控制电路、第一个第三节点控制电路和第一个第一控制电路；第一个第七节点控制电路在第一时钟信号和第一个第五节点的电位的控制下，控制第一个第七节点的电位；第一个第八节点控制电路在第二电压信号的控制下，控制所述第一个第七节点与所述第一个第八节点之间连通；第一个第三节点控制电路在第一个第八节点的电位的控制下，控制第一个第三节点与所述第二时钟信号端电连接，并根据第一个第八节点的电位控制第一个第三节点的电位；第一个第一控制电路在第二时钟信号的控制下，控制第一个第三节点与第一个第一控制节点之间连通，并在第一个第五节点的电位的控制下，控制第一个第一控制节点与第一电压端之间连通。
在本公开至少一实施例中，所述第一个第二控制节点控制电路包括第一个第六节点控制电路、第一个第五节点控制电路、第一个第九节点控制电路、第一个第四节点控制电路和第一个第二控制电路；
所述第一个第六节点控制电路分别与第二电压端、第一个第九节点、所述第一个第六节点和第一个第四节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第九节点与所述第一个第六节点之间连通，并根据所述第一个第四节点的电 位控制所述第一个第六节点的电位；
所述第一个第五节点控制电路分别与第N-1级驱动信号输出端、第一时钟信号端、第一个第五节点、初始控制端和第一电压端电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第五节点与第N-1级驱动信号输出端之间连通，在所述初始控制端提供的初始控制信号的控制下，控制所述第一个第五节点与所述第一电压端之间连通；
所述第一个第九节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端和第一个第九节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第九节点与所述第N-1级驱动信号输出端之间连通；
所述第一个第四节点控制电路分别与第一个第七节点、第一电压端、第一个第四节点、第二时钟信号端和第一个第六节点电连接，用于在所述第一个第七节点的电位的控制下，控制所述第一个第四节点与所述第一电压端之间连通，并在所述第一个第六节点的电位的控制下，控制所述第一个第四节点与所述第二时钟信号端之间连通；
所述第一个第二控制电路分别与第二电压端、第一个第五节点和第一个第二控制节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第五节点与所述第一个第二控制节点之间连通。
在具体实施时，所述第一个第二控制节点控制电路可以包括第一个第六节点控制电路、第一个第五节点控制电路、第一个第九节点控制电路、第一个第四节点控制电路和第一个第二控制电路；第一个第四节点控制电路在所述第一个第七节点的电位和第一个第六节点的电位的控制下，控制所述第一个第四节点的电位；第一个第六节点控制电路在第二电压信号的控制下，控制第一个第九节点与第一个第六节点之间连通，并根据第一个第四节点的电位控制第一个第六节点的电位；第一个第五节点控制电路在第一时钟信号的控制下，控制第一个第五节点与第N-1级驱动信号输出端之间连通，在初始控制信号的控制下，控制第一个第五节点与第一电压端之间连通；第一个第九节点控制电路在第一时钟信号的控制下，控制第一个第九节点与第N-1级驱动信号输出端之间连通；第一个第四节点控制电路在第一个第七节点的电位的控制下，控制第一个第四节点与所述第一电压端之间连通，并在第一个第六节点的电位的控制下，控制第一个第四节点与第二时钟信号端之间连通；第一个第二控制电路在第二电压信号的控制下，控制第一个第五节点与第一个第二控制节点之间连通。
如图21A所示，在图20A所示的驱动电路的至少一实施例的基础上，所述第一个第一控制节点控制电路包括第一个第七节点控制电路141、第一个第八节点控制电路142、第一个第三节点控制电路143和第一个第一控制电路144；
所述第一个第七节点控制电路141分别与第一个第七节点N1-7、第二电压端V2、第一时钟信号端GCK和第一个第五节点N1-5电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第七节点N1-7与所述第二电压端V2之间 连通，在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第七节点N1-7与所述第一时钟信号端GCK之间连通；
所述第一个第八节点控制电路142分别与第二电压端V2、第七节点N1-7和第一个第八节点N1-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第七节点N1-7与所述第一个第八节点N1-8之间连通；
所述第一个第三节点控制电路143分别与第一个第八节点N1-8、第二时钟信号端GCB和第一个第三节点N1-3电连接，用于在所述第一个第八节点N1-8的电位的控制下，控制所述第一个第三节点N1-3与所述第二时钟信号端GCB电连接，并根据所述第一个第八节点N1-8的电位控制第一个第三节点N1-3的电位；
所述第一个第一控制电路144分别与第二时钟信号端GCB、第一个第三节点N1-3、第一个第一控制节点NC1-1、第一个第五节点N1-5和第一电压端V1电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第一个第三节点N1-3与所述第一个第一控制节点NC1-1之间连通，并在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一电压端V1之间连通；
所述第一个第二控制节点控制电路包括第一个第六节点控制电路151、第一个第五节点控制电路152、第一个第九节点控制电路153、第一个第四节点控制电路154和第一个第二控制电路155；
所述第一个第六节点控制电路151分别与第二电压端V2、第一个第九节点N1-9、所述第一个第六节点N1-6和第一个第四节点N1-4电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第九节点N1-9与所述第一个第六节点N1-6之间连通，并根据所述第一个第四节点N1-4的电位控制所述第一个第六节点N1-6的电位；
所述第一个第五节点控制电路152分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、第一个第五节点N1-5、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第五节点N1-5与第N-1级驱动信号输出端NS(N-1)之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第一个第五节点N1-5与所述第一电压端V1之间连通；
所述第一个第九节点控制电路153分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第一个第九节点N1-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第九节点N1-9与所述第N-1级驱动信号输出端NS(N-1)之间连通；
所述第一个第四节点控制电路154分别与第一个第七节点N1-7、第一电压端V1、第一个第六节点N1-6、第一个第四节点N1-4和第二时钟信号端GCB电连接，用于在所述第一个第七节点N1-7的电位的控制下，控制所述第一个第四节点N1-4与所述第一电压端V1电连接，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第四节点N1-4与所述第二时钟信号端GCB之间连通；
所述第一个第二控制电路155分别与第二电压端V2、第一个第五节点N1-5和第一个第二控制节点NC1-2电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第五节点N1-5与所述第一个第二控制节点NC1-2之间连通。
如图21B所示，在图20B所示的驱动电路的至少一实施例的基础上，所述第一个第一控制节点控制电路包括第一个第七节点控制电路141、第一个第八节点控制电路142、第一个第三节点控制电路143和第一个第一控制电路144；
所述第一个第七节点控制电路141分别与第一个第七节点N1-7、第二电压端V2、第一时钟信号端GCK和第一个第五节点N1-5电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第七节点N1-7与所述第二电压端V2之间连通，在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第七节点N1-7与所述第一时钟信号端GCK之间连通；
所述第一个第八节点控制电路142分别与第二电压端V2、第一个第七节点N1-7和第一个第八节点N1-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第七节点N1-7与所述第一个第八节点N1-8之间连通；
所述第一个第三节点控制电路143分别与第一个第八节点N1-8、第二时钟信号端GCB和第一个第三节点N1-3电连接，用于在所述第一个第八节点N1-8的电位的控制下，控制所述第一个第三节点N1-3与所述第二时钟信号端GCB电连接，并根据所述第一个第八节点N1-8的电位控制第一个第三节点N1-3的电位；
所述第一个第一控制电路144分别与第二时钟信号端GCB、第一个第三节点N1-3、第一个第一控制节点NC1-1、第一个第五节点N1-5和第一电压端V1电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第一个第三节点N1-3与所述第一个第一控制节点NC1-1之间连通，并在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一电压端V1之间连通；
所述第一个第二控制节点控制电路包括第一个第六节点控制电路151、第一个第五节点控制电路152、第一个第九节点控制电路153、第一个第四节点控制电路154和第一个第二控制电路155；
所述第一个第六节点控制电路151分别与第二电压端V2、第一个第九节点N1-9、所述第一个第六节点N1-6和第一个第四节点N1-4电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第九节点N1-9与所述第一个第六节点N1-6之间连通，并根据所述第一个第四节点N1-4的电位控制所述第一个第六节点N1-6的电位；
所述第一个第五节点控制电路152分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、第一个第五节点N1-5、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第五节点N1-5与第N-1级驱动信号输出端NS(N-1)之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第一个第五节点N1-5与所述第一电压端V1之间连通；
所述第一个第九节点控制电路153分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第一个第九节点N1-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第九节点N1-9与所述第N-1级驱动信号输出端NS(N-1)之间连通；
所述第一个第四节点控制电路154分别与第一个第七节点N1-7、第一电压端V1、第一个第六节点N1-6、第一个第四节点N1-4和第二时钟信号端GCB电连接，用于在所述第一个第七节点N1-7的电位的控制下，控制所述第一个第四节点N1-4与所述第一电压端V1电连接，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第四节点N1-4与所述第二时钟信号端GCB之间连通；
所述第一个第二控制电路155分别与第二电压端V2、第一个第五节点N1-5和第一个第二控制节点NC1-2电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第五节点N1-5与所述第一个第二控制节点NC1-2之间连通。
如图21C所示，在图20C所示的驱动电路的至少一实施例的基础上，所述第一个第一控制节点控制电路包括第一个第七节点控制电路141、第一个第八节点控制电路142、第一个第三节点控制电路143和第一个第一控制电路144；
所述第一个第七节点控制电路141分别与第一个第七节点N1-7、第二电压端V2、第一时钟信号端GCK和第一个第五节点N1-5电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第七节点N1-7与所述第二电压端V2之间连通，在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第七节点N1-7与所述第一时钟信号端GCK之间连通；
所述第一个第八节点控制电路142分别与第二电压端V2、第一个第七节点N1-7和第一个第八节点N1-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第七节点N1-7与所述第一个第八节点N1-8之间连通；
所述第一个第三节点控制电路143分别与第一个第八节点N1-8、第二时钟信号端GCB和第一个第三节点N1-3电连接，用于在所述第一个第八节点N1-8的电位的控制下，控制所述第一个第三节点N1-3与所述第二时钟信号端GCB电连接，并根据所述第一个第八节点N1-8的电位控制第一个第三节点N1-3的电位；
所述第一个第一控制电路144分别与第二时钟信号端GCB、第一个第三节点N1-3、第一个第一控制节点NC1-1、第一个第五节点N1-5和第一电压端V1电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第一个第三节点N1-3与所述第一个第一控制节点NC1-1之间连通，并在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一电压端V1之间连通；
所述第一个第二控制节点控制电路包括第一个第六节点控制电路151、第一个第五节点控制电路152、第一个第九节点控制电路153、第一个第四节点控制电路154和第一个第二控制电路155；
所述第一个第六节点控制电路151分别与第二电压端V2、第一个第九节点N1-9、所述第一个第六节点N1-6和第一个第四节点N1-4电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第九节点N1-9与所述第一个第六节点N1-6之间连通，并根据所述第一个第四节点N1-4的电位控制所述第一个第六节点N1-6的电位；
所述第一个第五节点控制电路152分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、第一个第五节点N1-5、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第五节点N1-5与第N-1级驱动信号输出端NS(N-1)之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第一个第五节点N1-5与所述第一电压端V1之间连通；
所述第一个第九节点控制电路153分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第一个第九节点N1-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第九节点N1-9与所述第N-1级驱动信号输出端NS(N-1)之间连通；
所述第一个第四节点控制电路154分别与第一个第七节点N1-7、第一电压端V1、第一个第六节点N1-6、第一个第四节点N1-4和第二时钟信号端GCB电连接，用于在所述第一个第七节点N1-7的电位的控制下，控制所述第一个第四节点N1-4与所述第一电压端V1电连接，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第四节点N1-4与所述第二时钟信号端GCB之间连通；
所述第一个第二控制电路155分别与第二电压端V2、第一个第五节点N1-5和第一个第二控制节点NC1-2电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第五节点N1-5与所述第一个第二控制节点NC1-2之间连通。
如图21D所示，在图20D所示的驱动电路的至少一实施例的基础上，所述第一个第一控制节点控制电路包括第一个第七节点控制电路141、第一个第八节点控制电路142、第一个第三节点控制电路143和第一个第一控制电路144；
所述第一个第七节点控制电路141分别与第一个第七节点N1-7、第二电压端V2、第一时钟信号端GCK和第一个第五节点N1-5电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第七节点N1-7与所述第二电压端V2之间连通，在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第七节点N1-7与所述第一时钟信号端GCK之间连通；
所述第一个第八节点控制电路142分别与第二电压端V2、第一个第七节点N1-7和第一个第八节点N1-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第七节点N1-7与所述第一个第八节点N1-8之间连通；
所述第一个第三节点控制电路143分别与第一个第八节点N1-8、第二时钟信号端GCB和第一个第三节点N1-3电连接，用于在所述第一个第八节点N1-8的电位的控制下，控制所述第一个第三节点N1-3与所述第二时钟信号端GCB电连接，并根据所述第一个第八节 点N1-8的电位控制第一个第三节点N1-3的电位；
所述第一个第一控制电路144分别与第二时钟信号端GCB、第一个第三节点N1-3、第一个第一控制节点NC1-1、第一个第五节点N1-5和第一电压端V1电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第一个第三节点N1-3与所述第一个第一控制节点NC1-1之间连通，并在所述第一个第五节点N1-5的电位的控制下，控制所述第一个第一控制节点NC1-1与所述第一电压端V1之间连通；
所述第一个第二控制节点控制电路包括第一个第六节点控制电路151、第一个第五节点控制电路152、第一个第九节点控制电路153、第一个第四节点控制电路154和第一个第二控制电路155；
所述第一个第六节点控制电路151分别与第二电压端V2、第一个第九节点N1-9、所述第一个第六节点N1-6和第一个第四节点N1-4电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第九节点N1-9与所述第一个第六节点N1-6之间连通，并根据所述第一个第四节点N1-4的电位控制所述第一个第六节点N1-6的电位；
所述第一个第五节点控制电路152分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、第一个第五节点N5、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第五节点N1-5与第N-1级驱动信号输出端NS(N-1)之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第一个第五节点N1-5与所述第一电压端V1之间连通；
所述第一个第九节点控制电路153分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第一个第九节点N1-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第一个第九节点N1-9与所述第N-1级驱动信号输出端NS(N-1)之间连通；
所述第一个第四节点控制电路154分别与第一个第七节点N1-7、第一电压端V1、第一个第六节点N1-6、第一个第四节点N1-4和第二时钟信号端GCB电连接，用于在所述第一个第七节点N1-7的电位的控制下，控制所述第一个第四节点N1-4与所述第一电压端V1电连接，在所述第一个第六节点N1-6的电位的控制下，控制所述第一个第四节点N1-4与所述第二时钟信号端GCB之间连通；
所述第一个第二控制电路155分别与第二电压端V2、第一个第五节点N1-5和第一个第二控制节点NC1-2电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第一个第五节点N1-5与所述第一个第二控制节点NC1-2之间连通。
可选的，所述第一个第七节点控制电路包括第一个第十二晶体管和第一个第十三晶体管，所述第一个第八节点控制电路包括第一个第十四晶体管，所述第一个第三节点控制电路包括第一个第十五晶体管和第一个第四电容，所述第一个第一控制电路包括第一个第十六晶体管和第一个第十七晶体管；
所述第一个第十二晶体管的栅极与第一时钟信号端电连接，所述第一个第十二晶体管 的第一极与第二电压端电连接，所述第一个第十二晶体管的第二极与第一个第七节点电连接；
所述第一个第十三晶体管的栅极与第一个第五节点电连接，所述第一个第十三晶体管的第一极与所述第一个第七节点电连接，所述第一个第十三晶体管的第二极与第一时钟信号端电连接；
所述第一个第十四晶体管的栅极与第二电压端电连接，所述第一个第十四晶体管的第一极与所述第一个第七节点电连接，所述第一个第十四晶体管的第二极与所述第一个第八节点电连接；
所述第一个第十五晶体管的栅极与所述第一个第八节点电连接，所述第一个第十五晶体管的第一极与第二时钟信号端电连接，所述第一个第十五晶体管的第二极与所述第一个第三节点电连接；
所述第一个第四电容的第一端与第一个第八节点电连接，所述第一个第四电容的第二端与第一个第三节点电连接；
所述第一个第十六晶体管的栅极与所述第二时钟信号端电连接，所述第一个第十六晶体管的第一极与所述第一个第三节点电连接，所述第一个第十六晶体管的第二极与第一个第一控制节点电连接；
所述第一个第十七晶体管的栅极与第一个第五节点电连接，所述第一个第十七晶体管的第一极与第一个第一控制节点电连接，所述第一个第十七晶体管的第二极与第一电压端电连接。
可选的，所述第一个第六节点控制电路包括第一个第十八晶体管和第一个第五电容，所述第一个第五节点控制电路包括第一个第十九晶体管和第一个第二十晶体管，所述第一个第九节点控制电路包括第一个第二十一晶体管，所述第一个第四节点控制电路包括第一个第二十二晶体管和第一个第二十三晶体管，所述第一个第二控制电路包括第一个第二十四晶体管；
所述第一个第十八晶体管的栅极与第二电压端电连接，所述第一个第十八晶体管的第一极与第一个第九节点电连接，所述第一个第十八晶体管的第二极与第一个第六节点电连接；
所述第一个第五电容的第一端与所述第一个第四节点电连接，所述第一个第五电容的第二端与所述第一个第六节点电连接；
所述第一个第十九晶体管的栅极与第一时钟信号端电连接，所述第一个第十九晶体管的第一极与第N-1级驱动信号输出端电连接，所述第一个第十九晶体管的第二极与第一个第五节点电连接；
所述第一个第二十晶体管的栅极与初始控制端电连接，所述第一个第二十晶体管的第一极与第一电压端电连接，所述第一个第二十晶体管的第二极与所述第一个第五节点电连接；
所述第一个第二十一晶体管的栅极与第一时钟信号端电连接，所述第一个第二十一晶体管的第一极与第N-1级驱动信号输出端电连接，所述第一个第二十一晶体管的第二极与第一个第九节点电连接；
所述第一个第二十二晶体管的栅极与第一个第七节点电连接，所述第一个第二十二晶体管的第一极与第一电压端电连接，所述第一个第二十二晶体管的第二极与第一个第四节点电连接；
所述第一个第二十三晶体管的栅极与第一个第六节点电连接，所述第一个第二十三晶体管的第一极与第一个第四节点电连接，所述第一个第二十三晶体管的第二极与第二时钟信号端电连接；
所述第一个第二十四晶体管的栅极与第二电压端电连接，所述第一个第二十四晶体管的第一极与第一个第九节点电连接，所述第一个第二十四晶体管的第二极与第一个第二控制节点电连接。
可选的，所述第一个第一驱动输出电路包括第一个第二十五晶体管和第一个第六电容，所述第一个第二驱动输出电路包括第一个第二十六晶体管和第一个第七电容；
所述第一个第二十五晶体管的栅极与所述第一个第一控制节点电连接，所述第一个第二十五晶体管的第一极与第一电压端电连接，所述第一个第二十五晶体管的第二极与第N级驱动信号输出端电连接；
第一个第六电容的第一端与所述第一个第一控制节点电连接，第一个第六电容的第二端与第一电压端电连接；
所述第一个第二十六晶体管的栅极与第一个第二控制节点电连接，所述第一个第二十六晶体管的第一极与第N级驱动信号输出端电连接，所述第一个第二十六晶体管的第二极与第二电压端电连接；
所述第一个第七电容的第一端与所述第N级驱动信号输出端电连接，所述第一个第七电容的第二端与第二电压端电连接。
本公开至少一实施例所述的驱动电路还包括第一输出下拉电路；
所述第一输出下拉电路分别与所述第一个第一控制节点、所述第N级驱动信号输出端和第二电压端电连接，用于在所述第一个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第一输出下拉电路，第一输出下拉电路可以在所述第一个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通，以增强第N级驱动信号输出端的第二电压信号输出能力。
如图22A所示，在图21A所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还包括第一输出下拉电路1220；
所述第一输出下拉电路1220分别与所述第一个第一控制节点NC1-1、所述第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第一控制节点NC1-1 的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
如图22B所示，在图21B所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还包括第一输出下拉电路1220；
所述第一输出下拉电路1220分别与所述第一个第一控制节点NC1-1、所述第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第一控制节点NC1-1的电位的控制下，控制所述第N级驱动信号输出端NS与所述第二电压端V2之间连通。
如图22C所示，在图21C所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还包括第一输出下拉电路1220；
所述第一输出下拉电路1220分别与所述第一个第一控制节点NC1-1、所述第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第一控制节点NC1-1的电位的控制下，控制所述第N级驱动信号输出端NS与所述第二电压端V2之间连通。
如图22D所示，在图21D所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还包括第一输出下拉电路1220；
所述第一输出下拉电路1220分别与所述第一个第一控制节点NC1-1、所述第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第一个第一控制节点NC1-1的电位的控制下，控制所述第N级驱动信号输出端NS与所述第二电压端V2之间连通。
如图23所示，在图21A所示的驱动电路的至少一实施例的基础上，
所述第一选通电路包括第一个第一晶体管T1-1和第一个第二晶体管T1-2；
所述第一个第一晶体管T1-1的栅极与第N级驱动信号输出端NS(N)电连接，所述第一个第一晶体管T1-1的漏极与所述第一个第一节点N1-1电连接，所述第一个第一晶体管T1-1的源极与所述第一个第二晶体管T1-2的漏极电连接；
所述第一个第二晶体管T1-2的栅极与第N-1级第一个第三节点N1-3(N-1)电连接，所述第一个第二晶体管T1-2的源极与所述选通输入端VCT电连接；
所述第一输出控制电路包括第一个第三晶体管T1-3；
所述第一个第三晶体管T1-3的栅极与所述第一个第一节点N1-1电连接，所述第一个第三晶体管T1-3的源极与所述第一个第一控制节点NC1-1电连接，所述第一个第三晶体管T1-3的漏极与所述第一个第二节点N1-2电连接；
所述第一个第一储能电路包括第一个第一电容C1-1；
所述第一个第一电容C1-1的第一端与所述第一个第一节点N1-1电连接，所述第一个第一电容C1-1的第二端与所述第一个第二节点N1-2电连接；
所述第一个第二储能电路包括第一个第二电容C1-2；
所述第一个第二电容C1-2的第一端与所述第一个第三控制节点NC1-3电连接，所述第一个第二电容C1-2的第二端与所述第N级输出驱动端NO(N)电连接；
所述第一个第二节点控制电路包括第一个第四晶体管T1-4；
所述第一个第四晶体管T1-4的栅极与所述第一个第三控制节点NC1-3电连接，所述第一个第四晶体管T1-4的源极与所述第一个第二节点N1-2电连接，所述第一个第四晶体管T1-4的漏极与高电压端VGH电连接；
所述第一输出电路包括第一个第五晶体管T1-5、第一个第六晶体管和第一个第三电容C1-3；
所述第一个第五晶体管T1-5的栅极与所述第一个第二节点N1-2电连接，所述第一个第五晶体管T1-5的源极与高电压端VGH电连接，所述第一个第五晶体管T1-5的漏极与所述输出驱动端NO(N)电连接；
所述第一个第六晶体管T1-6的栅极与所述第一个第三控制节点NC1-3电连接，所述第一个第六晶体管T1-6的源极与所述输出驱动端NO(N)电连接，所述第一个第六晶体管T1-6的漏极与低电压端VGL电连接；
所述第一个第三电容C1-3的第一端与所述第一个第二节点N1-2电连接，所述第一个第三电容C1-3的第二端与所述高电压端VGH电连接；
所述第一个第一节点控制电路包括第一个第八晶体管T1-8；
所述第一个第八晶体管T1-8的栅极与所述第一个第四节点N1-4电连接，所述第一个第八晶体管T1-8的源极与所述第一个第一节点N1-1电连接，所述第一个第八晶体管T8的漏极与低电压端VGL电连接；
所述第一个第三控制节点控制电路包括第一个第九晶体管T1-9、第一个第十晶体管T1-10和第一个第十一晶体管T1-11；
所述第一个第九晶体管T1-9的栅极与所述第一个第一节点N1-1电连接，所述第一个第九晶体管T1-9的漏极与所述第一个第五节点N1-5电连接，所述第一个第九晶体管T1-9的源极与所述第一个第三控制节点NC1-3电连接；
所述第一个第十晶体管T1-10的栅极与所述第一个第十晶体管T1-10的源极都和所述第一个第六节点N1-6电连接，所述第一个第十晶体管T1-10的漏极与所述第一个第二控制节点NC1-2电连接；
所述第一个第十一晶体管T1-11的栅极与所述第一个第十一晶体管T1-11的源极都与所述第一个第六节点N1-6电连接，所述第一个第十一晶体管T1-11的漏极与第一个第三控制节点NC1-3电连接；
所述第一个第七节点控制电路包括第一个第十二晶体管T1-12和第一个第十三晶体管T1-13，所述第一个第八节点控制电路包括第一个第十四晶体管T1-14，所述第一个第三节点控制电路包括第一个第十五晶体管T1-15和第一个第四电容C1-4，所述第一个第一控制电路包括第一个第十六晶体管T1-16和第一个第十七晶体管T1-17；
所述第一个第十二晶体管T1-12的栅极与第一时钟信号端GCK电连接，所述第一个第十二晶体管T1-12的源极与低电压端VGL电连接，所述第一个第十二晶体管T1-12的漏极与第一个第七节点N1-7电连接；
所述第一个第十三晶体管T1-13的栅极与第一个第五节点N1-5电连接，所述第一个第十三晶体管T1-13的源极与所述第一个第七节点N1-7电连接，所述第一个第十三晶体管T1-13的漏极与第一时钟信号端GCK电连接；
所述第一个第十四晶体管T1-14的栅极与低电压端VGL电连接，所述第一个第十四晶体管T1-14的源极与所述第一个第七节点N1-7电连接，所述第一个第十四晶体管T1-14的漏极与所述第一个第八节点N1-8电连接；
所述第一个第十五晶体管T1-15的栅极与所述第一个第八节点N1-8电连接，所述第一个第十五晶体管T1-15的源极与第二时钟信号端GCB电连接，所述第一个第十五晶体管T1-15的漏极与所述第一个第三节点N1-3电连接；
所述第一个第四电容C1-4的第一端与第一个第八节点N1-8电连接，所述第一个第四电容C1-4的第二端与第一个第三节点N1-3电连接；
所述第一个第十六晶体管T1-16的栅极与所述第二时钟信号端GCB电连接，所述第一个第十六晶体管T1-16的源极与所述第一个第三节点N1-3电连接，所述第一个第十六晶体管T1-16的漏极与第一个第一控制节点NC1-1电连接；
所述第一个第十七晶体管T1-17的栅极与第一个第五节点N1-5电连接，所述第一个第十七晶体管T1-17的源极与第一个第一控制节点NC1-1电连接，所述第一个第十七晶体管T1-17的漏极与高电压端VGH电连接；
所述第一个第六节点控制电路包括第一个第十八晶体管T1-18和第一个第五电容C1-5，所述第一个第五节点控制电路包括第一个第十九晶体管T1-19和第一个第二十晶体管T1-20，所述第一个第九节点控制电路包括第一个第二十一晶体管T1-21，所述第一个第四节点控制电路包括第一个第二十二晶体管T1-22和第一个第二十三晶体管T1-23，所述第一个第二控制电路包括第一个第二十四晶体管T1-24；
所述第一个第十八晶体管T1-18的栅极与低电压端VGL电连接，所述第一个第十八晶体管T1-18的源极与第一个第九节点N1-9电连接，所述第一个第十八晶体管T1-18的漏极与第一个第六节点N1-6电连接；
所述第一个第五电容C1-5的第一端与所述第一个第四节点N1-4电连接，所述第一个第五电容C1-5的第二端与所述第一个第六节点N1-6电连接；
所述第一个第十九晶体管T1-19的栅极与第一时钟信号端GCK电连接，所述第一个第十九晶体管T1-19的源极与第N-1级驱动信号输出端NS(N-1)电连接，所述第一个第十九晶体管T1-19的漏极与第一个第五节点N1-5电连接；
所述第一个第二十晶体管T1-20的栅极与初始控制端NCX电连接，所述第一个第二十晶体管T1-20的源极与高电压端VGH电连接，所述第一个第二十晶体管T1-20的漏极与所述第一个第五节点N1-5电连接；
所述第一个第二十一晶体管T1-21的栅极与第一时钟信号端GCK电连接，所述第一个第二十一晶体管T1-21的源极与第N-1级驱动信号输出端NS(N-1)电连接，所述第一 个第二十一晶体管T1-21的漏极与第一个第九节点N1-9电连接；
所述第一个第二十二晶体管T1-22的栅极与第一个第七节点N1-7电连接，所述第一个第二十二晶体管T1-22的源极与高电压端VGH电连接，所述第一个第二十二晶体管T1-22的漏极与第一个第四节点N1-4电连接；
所述第一个第二十三晶体管T1-23的栅极与第一个第六节点N1-6电连接，所述第一个第二十三晶体管T1-23的源极与第一个第四节点N1-4电连接，所述第一个第二十三晶体管T1-23的漏极与第二时钟信号端GCB电连接；
所述第一个第二十四晶体管T1-24的栅极与低电压端VGL电连接，所述第一个第二十四晶体管T1-24的源极与第一个第九节点N1-9电连接，所述第一个第二十四晶体管T1-24的漏极与第一个第二控制节点NC1-2电连接；
所述第一个第一驱动输出电路包括第一个第二十五晶体管T1-25和第一个第六电容C1-6，所述第一个第二驱动输出电路包括第一个第二十六晶体管T1-26和第一个第七电容C1-7；
所述第一个第二十五晶体管T1-25的栅极与所述第一个第一控制节点NC1-1电连接，所述第一个第二十五晶体管T1-25的源极与高电压端VGH电连接，所述第一个第二十五晶体管T1-25的漏极与第N级驱动信号输出端NS(N)电连接；
第一个第六电容C1-6的第一端与所述第一个第一控制节点NC1-1电连接，第一个第六电容C1-6的第二端与高电压端VGH电连接；
所述第一个第二十六晶体管T1-26的栅极与第一个第二控制节点NC1-2电连接，所述第一个第二十六晶体管T1-26的源极与第N级驱动信号输出端NS(N)电连接，所述第一个第二十六晶体管T1-26的漏极与低电压端VGL电连接；
所述第一个第七电容C1-7的第一端与所述第N级驱动信号输出端NS(N)电连接，所述第一个第七电容C1-7的第二端与低电压端VGL电连接。
在图23所示的驱动电路的至少一实施例中，T1-3为双栅晶体管，但不以此为限；在具体实施时，T1-3也可以被替换为单栅晶体管。
在图23中，标号为N1-10的为第一个第十节点。
在图23所示的驱动电路的至少一实施例中，所有晶体管都为p型晶体管，但不以此为限。
在图23所示的驱动电路的至少一实施例中，第一电压端为高电压端，第二电压端为低电压端，但不以此为限。
在图23所示的驱动电路的至少一实施例中，所有晶体管都为p型晶体管，但不以此为限。
在图23所示的驱动电路的至少一实施例中，N1-10为第一个第十节点。
在本公开至少一实施例中，所述第一驱动信号生成电路的结构并不限于如图22所示，所述第一驱动信号生成电路例如可以为16T3C电路、13T3C电路、12T3C电路、10T3C 电路等，但不以此为限。
本公开图23所示的驱动电路的至少一实施例在工作时，当NO(N)提供的第N级驱动输出信号的电位由高电压降低为低电压时，可以拉低第一个第三控制节点NC1-3的电位，使得T1-6能够更好的打开，维持所述第N级驱动输出信号的电位为低电压。
本公开图23所示的驱动电路的至少一实施例在工作时，
在第一阶段，当NS(N-1)输出低电压信号，GCK输出低电压信号，GCB输出高电压信号时，T1-19和T1-21打开，以将N1-5的电位和N1-9的电位拉低，T1-24和T1-18打开，以将NC1-2和N1-6的电位拉低，打开T1-26；N1-6的电位为低电压，保证T1-23打开，N1-5的电位为低电压，打开T1-13，GCK提供低电压信号，打开T1-12，T1-14打开，N1-7的电位和N1-8的电位为低电压，T1-15打开，以控制N1-3的电位为高电压，N1-5的电位为低电压，以打开T1-17，NC1-1的电位为高电压；T1-10和T1-11打开，NC1-2的电位和NC1-3的电位都为低电压；
在第二阶段，NS(N-1)输出低电压信号，GCK输出第一时钟信号的电位由低电压跳高为高电压，GCB输出低电压信号，T1-19和T1-21关闭，N1-5的电位为低电压，T1-12关闭，N1-5的电位维持为低电压，T1-13打开，T1-14打开，N1-7的电位和N1-8的电位为高电压，T1-15关断，N1-3的电位维持上一阶段的高电压，T1-16打开，以将NC1-1的电位维持为高电压，关闭T1-25；同时，N1-6的电位为低电压，打开T1-23，GCB将低电压信号写入N1-4，经过C1-4将N1-6的电位拉低至更低电压(比GCB提供的低电压信号的电压值低5V～10V)，T1-10和T1-11打开，将低电压信号写入NC1-2和N1-6(NC1-2的电位比GCB提供的低电压信号的电压值低3～8V)，充分打开T1-26，NS(N)输出低电压信号；NC1-3的电位为低电压，T1-6打开，NO(N)输出低电压信号；N1-4的电位为低电压，T1-8打开，以将N1-1的电位拉低；T1-9打开，以控制NC1-3的电位为低电压，T1-6打开，NO(N)输出低电压信号；由于N1-4的电位为低电压，则T1-8打开，以控制N1-1的电位为低电压，T1-3打开，以控制NC1-1与N1-2之间连通，N1-2的电位为高电压，T1-5关断；
在第三阶段，NS(N-1)输出高电压信号，GCK输出低电压信号，GCB输出高电压信号，T1-19和T1-21打开，以将N1-5的电位和N1-9的电位拉高，T1-24和T1-18打开，NC1-2的电位和N1-6的电位为高电压，T1-26关闭；N1-6的电位为高电压，T1-23关闭，N1-5的电位为高电压，T1-13关闭，GCK输出低电压信号，以打开T1-12，T1-14打开，以将N1-7的电位和N1-8的电位拉低，打开T1-15，GCB将高电压信号写入N1-3，T1-16关闭，N1-5的电位为高电压，以关闭T1-17，NC1-1的电位为高电压；保证T1-25关闭；T1-22打开，N1-4的电位为高电压，T1-8关断；NC1-1的电位和NC1-2的电位都为高电压，NS(N)持续输出低电压信号；T1-10和T1-11关断，
在第三阶段，N1-3(N-1)和NS(N)输出低电压信号，T1-1和T1-2打开，VCT与N1-1之间连通；
在第三阶段，当VCT提供高电压信号时，N1-1的电位为高电压，T1-9关断，T1-3关断，N1-2的电位维持为高电压；T1-9关断，NC1-3与N1-5之间断开，N1-6的电位为高电压，T1-10和T1-11关断，NC1-3的电位维持为低电压，T1-6打开，NO(N)输出低电压信号；
在第三阶段，当VCT提供低电压信号时，N1-1的电位为低电压，T1-9打开，T1-3打开，NC1-1与N1-2之间连通，N1-2的电位为高电压，T1-5关断，T1-9打开，以控制NC1-3与N1-5之间连通，NC1-3的电位为高电压，NO(N)持续输出低电压信号；
在第四阶段，NS(N-1)输出高电压信号，GCK输出的第一时钟信号的电位由低电压跳高为高电压，GCB输出低电压信号，T1-19和T1-21关断，N1-7的电位维持为低电压，T1-14打开，N1-8的电位为低电压，T1-15打开，T1-16打开，以将低电压信号写入N1-3和NC1-1，T1-25打开，NS(N)输出高电压信号；同时，N1-6的电位为高电压，T1-23关闭，N1-4的电位维持为高电压，N1-6的电位维持为高电压；T1-10和T1-11关断；
在第四阶段，N1-3(N-1)输出高电压信号，T1-2关断，T1-8关断；
当N1-1的电位为低电压时，T1-9打开，以控制N1-5与NC1-3之间连通，N1-5的电位为高电压，NC1-3的电位为高电压，T1-6关断；T1-3打开，以控制NC1-1与N1-2之间连通，N1-2的电位为低电压，T1-5打开，T1-6关断，NO(N)输出高电压信号；
当N1-1的电位为高电压时，T1-9关断，以控制N1-5与NC1-3之间断开，NC1-3的电位维持为高电压，NC1-3的电位维持第三阶段的低电压，T1-6保持开启；T1-3关断，以控制NC1-1与N1-2之间断开，N1-2的电位维持为高电压，T1-5关断，NO(N)持续输出低电压信号；
在第五阶段，NS(N-1)输出的第N-1级驱动信号的电位从高电压跳至低电压，GCK输出高电压信号，GCB输出低电压信号，T1-19和T1-21关断，N1-5的电位和N1-9的电位维持为高电压，其余节点的电位维持不变，保证NS(N)输出高电压信号；
在第六阶段，NS(N-1)输出低电压信号，GCK输出的第一时钟信号的电位从高电压跳至低电压，GCB输出高电压信号，T1-19和T1-21打开，控制N1-5的电位和N1-9的电位为低电压，T1-24和T1-18打开，NC1-2和N1-6的电位为低电压，打开T1-26，N1-6的电位为低电压，保证T1-23打开，N1-5的电位为低电压，以打开T1-13，T1-12打开，以将N1-7的电位和N1-8的电位拉低，打开T1-15，GCB将高电压信号写入N1-3，N1-5的电位为低电压，以打开T1-17，将NC1-1的电位拉高为高电压，保证T1-25关闭。
图24A所示的驱动电路的至少一实施例与图23所示的驱动电路的至少一实施例的区别在于：
所述第一个第二节点控制电路包括第一个第四晶体管T1-4和第一控制晶体管TC1；
所述第一个第四晶体管T1-4的栅极与所述第一个第三控制节点NC1-3电连接，所述第一个第四晶体管T1-4的源极与所述第一控制晶体管TC1的漏极电连接，所述第一个第四晶体管T1-4的漏极与高电压端VGH电连接；
所述第一控制晶体管TC1的栅极与所述第N级输出驱动端NO(N)电连接，所述第一控制晶体管TC1的源极与所述第一个第二节点N1-2电连接。
本公开图24A所示的驱动电路的至少一实施例在工作时，当NO(N)输出低电压信号，并NC1-3的电位为低电压时，T1-4和TC1打开，以使得N1-2与VGH之间连接，使得N1-2的电位为高电压，确保T1-5关断，保证NO(N)输出低电压信号。
在图24A中，标号为N1-11的为第一个第十一节点。
图24B是本公开图24A所示的驱动电路的至少一实施例的仿真工作时序图。
图25所示的驱动电路的至少一实施例与图24所示的驱动电路的至少一实施例的区别在于：
本公开图25所示的驱动电路的至少一实施例还包括第一初始化电路；
所述第一初始化电路包括第一个第七晶体管T1-7；
所述第一个第七晶体管T1-7的栅极与所述初始控制端NCX电连接，所述第一个第七晶体管T1-7的源极与所述第一个第一节点N1-1电连接，所述第一个第七晶体管T1-7的漏极与低电压端VGL电连接。
在图25所示的驱动电路的至少一实施例中，T1-7为p型晶体管。
本公开图25所示的驱动电路的至少一实施例在工作时，
在开始显示时(也即在显示装置开机时)，在第一阶段之前的复位阶段，NCX输出低电压信号，T1-7打开，以控制N1-1的电位为低电压，T1-3打开，以控制NC1-1与N1-2之间连通；T1-9打开，以控制NC1-3与N1-5之间连通；T1-20打开，以控制N1-5和NC1-3的电位为高电压；此时NC1-1和N1-2为低电位,T1-25打开,T1-5打开，NS(N)和NO(N)都输出高电压信号，可以将有效显示区域中的所有像素电路包括的第二显示控制晶体管M2都打开，清空存储电容Cst中残留的电荷，改善开机屏闪不良；
之后，当NS(N)和N1-3(N-1)都输出低电压信号时，T1-1和T1-2导通，以控制VCT与N1-1之间连通；
当VCT提供低电压信号时，N1-1的电位为低电压，C1-1维持N1-1的电位；T1-3打开，以控制NC1-1与N1-2之间连通，此时NC1-1的电位为高电压，N1-2的电位为高电压，T1-5关断，T1-9打开，以控制NC1-3与N1-5之间连通，NC1-3的电位为高电压，NO(N)持续输出低电压信号；
当VCT提供高电压信号时，N1-1的电位为高电压，T1-3关断，NC1-1与N1-2之间断开，C1-1控制N1-2的电位为高电压，T1-9关断，NC1-3与N1-5之间断开，N1-6的电位为高电压，T1-10和T1-11关断，NC1-3的电位维持为低电压，T1-6打开，NO(N)输出低电压信号；
之后，在第N级驱动信号提供阶段，NS(N)输出高电压信号，此时，NC1-1的电位为低电压，NC1-2的电位为高电压；当N1-1的电位为低电压时，T1-3打开，NC1-1与N1-2之间连通，N1-2的电位为低电压，T1-9打开，以控制N1-5与NC1-3之间连通，N1-5的 电位为高电压，NC1-3的电位为高电压，T1-6关断；T1-5打开，T1-6关断，NO(N)输出高电压信号；
当N1-1的电位为高电压时，T1-3关断，NC1-1与N1-2之间断开，N1-2的电位维持为高电压，T1-9关断，以控制N1-5与NC1-3之间断开，NC1-3的电位维持为低电压，T1-6打开；T1-5关断，NO(N)持续输出低电压信号；
在第N级驱动信号提供阶段之后，当N1-4的电位为低电压时，T1-8打开，以控制N1-1与VGL之间连通，N1-1的电位为低电压，T1-3打开，以控制NC1-1与N1-2之间连通，此时，NC1-1的电位为高电压，NC1-2的电位为低电压，N1-2的电位为高电压，T1-9打开，以控制NC1-3与N1-5之间连通，当N1-5的电位和N1-6的电位都为低电压时，T1-10和T1-11打开，NC1-3的电位为低电压，NO(N)输出低电压信号。
本公开图25所示的驱动电路的至少一实施例在工作时，当N1-3(N-1)输出低电压信号，NS(N)输出低电压信号时，T1-1和T1-2打开，通过以上两个信号同时选通，可以获取一个高低频切换周期内的选通输入信号状态，并写入N1-1，T1-1和T1-2在其他时间不会同时打开，防止N1-1的电位被VCT提供的选通输入信号影响。
本公开图25所示的驱动电路的至少一实施例在工作时，如果在当NS(N)和N3(N-1)都输出低电压信号时，VCT输出低电压信号时，N1-1的电位为低电压，T1-3打开，N1-2的电位和NC1-1的电位相同，NC1-3关闭T1-6，N1-2打开T1-5，可以保证NO(N)正常输出；
如果在当NS(N)和N1-3(N-1)都输出低电压信号时，VCT输出高电压信号时，N1-1的电位为高电压，T1-3关闭，T1-9关闭，N1-2的电位为高电压，T1-5关闭，N1-6的电位为高电压，T1-11处于反向截止状态，NC1-3的电位维持为低电压，打开T1-6，可以保证NO(N)始终输出低电压信号；NC1-3的电位为低电压，以打开T1-4，维持N1-2的电位为高电压，防止T1-5漏电，在NO(N)完成输出后，N1-4的电位为低电压，打开T1-8，将N1-1的电位下拉至低电压。
本公开图26所示的驱动电路的至少一实施例与图24所示的驱动电路的至少一实施例的区别在于：
本公开图26所示的驱动电路的至少一实施例还包括第一输出下拉电路；
所述第一输出下拉电路包括第一个第二十七晶体管T1-27；
所述第一个第二十七晶体管T1-27的栅极与所述第一个第一控制节点NC1-1电连接，所述第一个第二十七晶体管T1-27的源极与所述第N级驱动信号输出端NS(N)电连接，所述第一个第二十七晶体管T1-27的漏极与低电压端VGL电连接。
在图26所示的驱动电路的至少一实施例中，T1-27为n型晶体管。
图26所示的驱动电路的至少一实施例在工作时，当NC1-1的电位为高电压时，T1-27打开，NS(N)与VGL之间连通，NS(N)输出低电压信号。
图27所示的驱动电路的至少一实施例与图23所示的驱动电路的至少一实施例的区别 在于：不包含第一个第四晶体管T1-4。
图28所示的驱动电路的至少一实施例与图23所示的驱动电路的至少一实施例的区别在于：不包含第一个第八晶体管T1-8。
图29所示的驱动电路的至少一实施例与图24所示的驱动电路的至少一实施例的区别在于：不包含第一个第八晶体管T1-8。
图30所示的驱动电路的至少一实施例与图23所示的驱动电路的至少一实施例的区别在于：T1-3为单栅晶体管。
如图31所示，本公开实施例所述的驱动电路包括第二驱动信号生成电路210、第二选通电路211、第二输出控制电路212和第二输出电路213；
所述第二驱动信号生成电路210与第N级驱动信号输出端NS(N)电连接，用于生成并通过第N级驱动信号输出端NS(N)输出第N级驱动信号；
所述第二选通电路211分别与第二个第一节点N2-1、选通输入端VCT和选通控制端CX电连接，用于在所述选通控制端CX提供的选通控制信号的控制下，控制将所述选通输入端VCT提供的选通输入信号写入所述第二个第一节点N2-1；
所述第二输出控制电路212的第一端与所述第N级驱动信号输出端NS(N)电连接，所述第二输出控制电路212的第二端与所述第二个第一节点N2-1电连接，用于对所述第N级驱动信号和所述第二输出控制电路212的第二端的电位进行与非操作，得到第一输出信号；
所述第二输出电路213分别与所述第二输出控制电路212和输出驱动端NO(N)电连接，用于对所述第一输出信号进行反相，得到并通过输出驱动端NO(N)提供输出驱动信号；
N为正整数。
本公开图31所示的驱动电路的实施例在工作时，第二驱动信号生成电路210生成并通过第N级驱动信号输出端NS(N)输出第N级驱动信号，第二选通电路211在选通控制信号的控制下，将选通输入信号写入第二个第一节点N2-1；第二输出控制电路212对第N级驱动信号和所述第二输出控制电路212的第二端的电位进行与非操作，得到第一输出信号，第二输出电路213对第一输出信号进行反相，得到并通过输出驱动端NO(N)提供输出驱动信号。
本公开图31所示的驱动电路的实施例可以为第N级驱动电路。
本公开图31所示的驱动电路的实施例在工作时，在一帧时间内，
在第N级驱动信号提供阶段之前，第二选通电路211在选通控制信号的控制下，将选通输入端VCT提供的选通输入信号写入第二个第一节点N2-1；
当所述选通输入信号为高电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，则所述第二输出控制电路212输出的第一输出信号为低电压信号，第二输出电路213通过输出驱动端NO(N)提供高电压信号，可以控制 相应行像素电路更新像素电压；
当所述选通输入信号为低电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，则所述第二输出控制电路212输出的第一输出信号为高电压信号，第二输出电路213通过输出驱动端NO(N)提供低电压信号，可以控制相应行像素电路不更新像素电压。
本公开实施例可以通过控制所述选通输入端VCT提供的选通输入信号，实现显示屏幕局部画面的更新，从而降低功耗，或通过显示画面局部更新实现穿戴产品、移动终端、NB(笔记本电脑)等OLED显示产品的超低功耗。
本公开至少一实施例所述的驱动电路还可以包括第二初始化电路和第二个第一电压维持电路；
所述第二初始化电路分别与初始控制端、第一电压端和第二个第一节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述第二个第一节点与所述第一电压端之间连通；
所述第二个第一电压维持电路的第一端与所述第二个第一节点电连接，所述第二个第一电压维持电路的第二端与直流电压端或第二个第三节点电连接，所述第二个第一电压维持电路用于维持第二个第一节点的电位。
在具体实施时，所述驱动电路还可以包括第二初始化电路和第二个第一电压维持电路；所述第二初始化电路在初始控制信号的控制下，控制第二个第一节点与第一电压端之间连通，第一电位维持电路维持第二个第一节点的电位。
如图32所示，在图31所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第二初始化电路221和第二个第一电压维持电路222；
所述第二初始化电路221分别与初始控制端NCX、第一电压端V1和第二个第一节点N2-1电连接，用于在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第二个第一节点N2-1与所述第一电压端V1之间连通；
所述第二个第一电压维持电路222的第一端与所述第二个第一节点N2-1电连接，所述第二个第一电压维持电路222的第二端与第一电压端V1电连接，所述第二个第一电压维持电路222用于维持第二个第一节点N2-1的电位。
图32所示的驱动电路的至少一实施例在工作时，在一帧时间开始时，NCX提供有效电压信号，所述第二初始化电路221控制第二个第一节点N2-1与第一电压端V1之间连通。
在本公开至少一实施例中，所述第一电压端可以为高电压端，但不以此为限。
本公开至少一实施例所述的驱动电路还可以包括第二个第二电压维持电路，所述第二个第二电压维持电路包括第二个第一反相器、第二个第二反相器和第二维持控制电路；
所述第二个第一反相器的输入端与所述第二个第一节点电连接，所述第二个第一反相器的输出端与第二个第三节点电连接，所述第二个第二反相器的输入端与所述第二个第三 节点电连接，所述第二个第二反相器的输出端与第二个第四节点电连接；
所述第二个第一反相器用于对所述第二个第一节点的电位进行反相，并通过第二个第一反相器的输出端输出反相后的第二个第一节点的电位；
所述第二个第二反相器用于对其输入端的电位进行反相，并通过所述第二个第二反相器的输出端输出反相后的电位；
所述第二维持控制电路分别与维持控制端、所述第二个第四节点和所述第二个第一节点电连接，用于在所述维持控制端提供的维持控制信号的控制下，控制所述第二个第四节点与所述第二个第一节点之间连通或断开。
在具体实施时，所述驱动电路还可以包括第二个第二电压维持电路，第二个第二电压维持电路包括第二个第一反相器、第二个第二反相器和第二维持控制电路，第二个第一反相器对第二个第一节点的电位进行反相，第二个第二反相器对其输入端的电位进行反相，第二维持控制电路在维持控制信号的控制下，控制所述第二个第四节点与第二个第一节点之间连通或断开；
所述第二维持控制电路可以在所述第二选通电路控制将所述选通输入信号写入所述第二个第一节点时，控制第二个第四节点与第二个第一节点之间断开，以不影响第二个第一节点的电位。
本公开至少一实施例所述的驱动电路在工作时，通过增设第二个第二电压维持电路，第二个第二电压维持电路包括的第二个第一反相器和第二个第二反相器可以当第二个第一节点的电位为高电压时，控制第二个第二反相器的输出端与高电压端之间连通，可以使得第二个第二反相器的输出端的电位高于第二个第一节点的电位，并可以当第二个第一节点的电位为低电压时，控制第二个第二反相器的输出端与低电压端之间连通，可以使得第二个第二反相器的输出端的电位低于第二个第一节点的电位，并通过第二个第二电压维持电路包括的第二维持控制电路可以在第N级驱动信号输出阶段，控制第二个第二反相器的输出端与第二个第一节点之间连通，进而可以提升第二个第一节点的电位的绝对值，使得第二个第一节点能够更好的控制第二输出控制电路包括的栅极与第二个第一节点电连接的晶体管。
如图33所示，在图32所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第二个第二电压维持电路，所述第二个第二电压维持电路包括第二个第一反相器F21、第二个第二反相器F22和第二维持控制电路W21；所述维持控制端包括第N-1级驱动信号输出端NS(N-1)和第一时钟信号端GCK；
所述第二个第一反相器F21的输入端与所述第二个第一节点N2-1电连接，所述第二个第一反相器F21的输出端与第二个第三节点N2-3电连接；
所述第二个第二反相器F22的输入端与所述第二个第三节点N2-3电连接，所述第二个第二反相器F22的输出端与第二个第四节点N2-4电连接；
所述第二个第一反相器F21用于对所述第二个第一节点N2-1的电位进行反相，并通 过第二个第一反相器F21的输出端输出反相后的第二个第一节点的电位；
所述第二个第二反相器F22用于对其输入端的电位进行反相，并通过所述第二个第二反相器F22的输出端输出反相后的电位；
所述第二维持控制电路W21分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、所述第二个第四节点N2-4和所述第二个第一节点N2-1电连接，用于在第N-1级驱动信号输出端NS(N-1)提供的第N-1级驱动信号的控制下，控制所述第二个第四节点N2-4与所述第二个第一节点N2-1之间连通或断开，在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第二个第四节点N2-4与所述第二个第一节点N2-1之间连通或断开。
在图33所示的至少一实施例中，第N-1级驱动信号输出端可以被替换为第二时钟信号端，但不以此为限。
在本公开至少一实施例中，所述驱动电路还可以包括第二个第二电压维持电路；
所述第二个第一节点通过所述第二个第二电压维持电路与所述第二输出控制电路的第二端电连接；
所述第二个第二电压维持电路包括第二个第一反相器、第二个第二反相器和第二维持控制电路；
所述第二个第一反相器的输入端与所述第二个第一节点电连接，所述第二个第一反相器的输出端与第二个第三节点电连接，所述第二个第二反相器的输入端与所述第二个第三节点电连接，所述第二个第二反相器的输出端与第二个第四节点和所述第二输出控制电路的第二端电连接；
所述第二个第一反相器用于对所述第二个第一节点的电位进行反相，并通过第二个第一反相器的输出端输出反相后的第二个第一节点的电位，所述第二个第二反相器用于对其输入端的电位进行反相，并通过所述第二个第二反相器的输出端输出反相后的电位；
所述第二维持控制电路分别与维持控制端、所述第二个第四节点和所述第二个第一节点电连接，用于在所述维持控制端提供的维持控制信号的控制下，控制所述第二个第四节点与所述第二个第一节点之间连通或断开。
在具体实施时，所述驱动电路还可以包括第二个第二电压维持电路，所述第二个第一节点可以通过所述第二个第二电压维持电路与所述第二输出控制电路的第二端电连接，所述第二个第二电压维持电路可以包括第二个第一反相器、第二个第二反相器和第二维持控制电路；第二个第一反相器对所述第二个第一节点的电位进行反相，第二个第二反相器对其输入端的电位进行反相；所述第二维持控制电路在所述维持控制端提供的维持控制信号的控制下，控制所述第二个第四节点与所述第二个第一节点之间连通或断开；
所述第二维持控制电路可以在所述第二选通电路控制将所述选通输入信号写入所述第二个第一节点时，控制第二个第四节点与第二个第一节点之间断开。
本公开至少一实施例所述的驱动电路在工作时，通过增设第二个第二电压维持电路， 第二个第二电压维持电路包括的第二个第一反相器和第二个第二反相器可以当第二个第一节点的电位为高电压时，控制第二个第四节点与高电压端之间连通，可以使得第二个第四节点的电位高于第二个第一节点的电位，并可以当第二个第一节点的电位为低电压时，控制第二个第四节点与低电压端之间连通，可以使得第二个第四节点的电位低于第二个第一节点的电位，使得第二个第四节点能够更好的控制第二输出控制电路包括的栅极与第二个第四节点电连接的晶体管。
如图34所示，在图32所示的驱动电路的至少一实施例的基础上，所述驱动电路还可以包括第二个第二电压维持电路；所述维持控制端包括第N-1级驱动信号输出端NS(N-1)和第一时钟信号端GCK；
所述第二个第一节点N2-1通过所述第二个第二电压维持电路与所述第二输出控制电路212的第二端电连接；
所述第二个第二电压维持电路包括第二个第一反相器F21、第二个第二反相器F22和第二维持控制电路W21；
所述第二个第一反相器F21的输入端与所述第二个第一节点N2-1电连接，所述第二个第一反相器F21的输出端与第二个第三节点N2-3电连接；
所述第二个第二反相器F22的输入端与所述第二个第三节点N2-3电连接，所述第二个第二反相器F22的输出端与第二个第四节点N2-4和所述第二输出控制电路12的第二端电连接；
所述第二个第一反相器F21用于对所述第二个第一节点N2-1的电位进行反相，并通过第二个第一反相器F21的输出端输出反相后的第二个第一节点的电位；
所述第二个第二反相器F22用于对其输入端的电位进行反相，并通过所述第二个第二反相器F22的输出端输出反相后的电位；
所述第二维持控制电路W21分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、所述第二个第四节点N2-4和所述第二个第一节点N2-1电连接，用于在第N-1级驱动信号输出端NS(N-1)提供的第N-1级驱动信号的控制下，控制所述第二个第四节点N2-4与所述第二个第一节点N2-1之间连通或断开，在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第二个第四节点N2-4与所述第二个第一节点N2-1之间连通或断开。
在图34所示的至少一实施例中，第N-1级驱动信号输出端可以被替换为第二时钟信号端，但不以此为限。
可选的，所述维持控制端包括第一维持控制端和第二维持控制端；
所述第二维持控制电路包括第二个第三晶体管和第二个第四晶体管；
所述第二个第三晶体管的栅极与第一维持控制端电连接，所述第二个第三晶体管的第一极与所述第二个第一节点电连接，所述第二个第三晶体管的第二极与所述第二个第四节点电连接；
所述第二个第四晶体管的栅极与第二维持控制端电连接，所述第二个第四晶体管的第一极与所述第二个第四节点电连接，所述第二个第四晶体管的第二极与所述第二个第一节点电连接；
所述第二个第三晶体管为p型晶体管，所述第二个第四晶体管为n型晶体管；
所述第一维持控制端为第N-1级驱动信号端，所述第二维持控制端为第一时钟信号端；或者，
所述第一维持控制端为第二时钟信号端，所述第二维持控制端为第一时钟信号端。
可选的，所述第二个第一反相器包括第二个第五晶体管和第二个第六晶体管，所述第二个第二反相器包括第二个第七晶体管和第二个第八晶体管；
所述第二个第五晶体管的栅极与所述第二个第一节点电连接，所述第二个第五晶体管的第一极与第一电压端电连接，所述第二个第五晶体管的第二极与第二个第三节点电连接；
所述第二个第六晶体管的栅极与所述第二个第一节点电连接，所述第二个第六晶体管的第一极与所述第二个第三节点电连接，所述第二个第六晶体管的第二极与第二电压端电连接；
所述第二个第五晶体管为p型晶体管，所述第二个第六晶体管为n型晶体管；
所述第二个第七晶体管的栅极与所述第二个第三节点电连接，所述第二个第七晶体管的第一极与所述第一电压端电连接，所述第二个第七晶体管的第二极与第二个第四节点电连接；
所述第二个第八晶体管的栅极与所述第二个第三节点电连接，所述第二个第八晶体管的第一极与所述第二个第四节点电连接，所述第二个第八晶体管的第二极与第二电压端电连接；
所述第二个第七晶体管为p型晶体管，所述第二个第八晶体管为n型晶体管。
可选的，所述第二初始化电路包括第二个第九晶体管，所述第二个第一电压维持电路包括第二个第一电容；
所述第二个第九晶体管的栅极与所述初始控制端电连接，所述第二个第九晶体管的第一极与第一电压端电连接，所述第二个第九晶体管的第二极与第二个第一节点电连接；
所述第二个第一电容的第一端与所述第二个第一节点电连接，所述第二个第一电容的第二端与所述直流电压端或第二个第三节点电连接。
可选的，所述第二输出控制电路包括第二个第十晶体管、第二个第十一晶体管、第二个第十二晶体管和第二个第十三晶体管；
所述第二个第十晶体管的栅极与所述第N级驱动信号输出端电连接，所述第二个第十晶体管的第一极与第一电压端电连接，所述第二个第十晶体管的第二极与第二个第五节点电连接；
所述第二个第十一晶体管的栅极与所述第二个第一节点电连接，所述第二个第十一晶体管的第一极与所述第一电压端电连接，所述第二个第十一晶体管的第二极所述第二个第 五节点电连接；
所述第二个第十二晶体管的栅极与所述第N级驱动信号输出端电连接，所述第二个第十二晶体管的第一极与所述第二个第五节点电连接，所述第二个第十二晶体管的第二极与第二个第六节点电连接；
所述第二个第十三晶体管的栅极与所述第二个第一节点电连接，所述第二个第十三晶体管的第一极与所述第二个第六节点电连接，所述第二个第十三晶体管的第二极与所述第二电压端电连接；
所述第二个第十晶体管和所述第二个第十一晶体管为p型晶体管，所述第二个第十二晶体管和所述第二个第十三晶体管为n型晶体管。
可选的，所述第二输出控制电路包括第二个第十晶体管、第二个第十一晶体管、第二个第十二晶体管和第二个第十三晶体管；
所述第二个第十晶体管的栅极与所述第N级驱动信号输出端电连接，所述第二个第十晶体管的第一极与第一电压端电连接，所述第二个第十晶体管的第二极与第二个第五节点电连接；
所述第二个第十一晶体管的栅极与所述第二个第四节点电连接，所述第二个第十一晶体管的第一极与所述第一电压端电连接，所述第二个第十一晶体管的第二极所述第二个第五节点电连接；
所述第二个第十二晶体管的栅极与所述第N级驱动信号输出端电连接，所述第二个第十二晶体管的第一极与所述第二个第五节点电连接，所述第二个第十二晶体管的第二极与第二个第六节点电连接；
所述第二个第十三晶体管的栅极与所述第二个第四节点电连接，所述第二个第十三晶体管的第一极与所述第二个第六节点电连接，所述第二个第十三晶体管的第二极与所述第二电压端电连接；
所述第二个第十晶体管和所述第二个第十一晶体管为p型晶体管，所述第二个第十二晶体管和所述第二个第十三晶体管为n型晶体管。
可选的，所述第二输出电路包括第二个第十四晶体管和第二个第十五晶体管；
所述第二个第十四晶体管的栅极与所述第二个第五节点电连接，所述第二个第十四晶体管的第一极与第一电压端电连接，所述第二个第十四晶体管的第二极与输出驱动端电连接；
所述第二个第十五晶体管的栅极与所述第二个第五节点电连接，所述第二个第十五晶体管的第一极与所述输出驱动端电连接，所述第二个第十五晶体管的第二极与第二电压端电连接。
在本公开至少一实施例中，所述第二驱动信号生成电路可以包括第二个第一控制节点控制电路、第二个第二控制节点控制电路、第二个第一驱动输出电路和第二个第二驱动输出电路；
所述第二个第一控制节点控制电路用于控制第一控制节点的电位；
所述第二个第二控制节点控制电路用于控制第二控制节点的电位；
所述第二个第一驱动输出电路分别与第一控制节点、第一电压端和第N级驱动信号输出端电连接，用于在所述第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；
所述第二个第二驱动输出电路分别与第二控制节点、第二电压端和所述第N级驱动信号输出端电连接，用于在所述第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
在具体实施时，所述第二驱动信号生成电路可以包括第二个第一控制节点控制电路、第二个第二控制节点控制电路、第二个第一驱动输出电路和第二个第二驱动输出电路，第二个第一控制节点控制电路用于控制第一控制节点的电位；所述第二个第二控制节点控制电路控制第二控制节点的电位；所述第二个第一驱动输出电路在所述第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；所述第二个第二驱动输出电路在所述第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
可选的，所述第一电压端可以为高电压端，所述第二电压端可以为低电压端，但不以此为限。
如图35所示，在图33所示的驱动电路的至少一实施例的基础上，所述第二驱动信号生成电路可以包括第二个第一控制节点控制电路231、第二个第二控制节点控制电路232、第二个第一驱动输出电路233和第二个第二驱动输出电路234；
所述第二个第一控制节点控制电路231与第一控制节点NC2-1电连接，用于控制第一控制节点NC2-1的电位；
所述第二个第二控制节点控制电路232与第二控制节点NC2-2电连接，用于控制第二控制节点NC2-2的电位；
所述第二个第一驱动输出电路233分别与第一控制节点NC2-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第一控制节点NC2-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V12之间连通；
所述第二个第二驱动输出电路234分别与第二控制节点NC2-2、第二电压端V2和所述第N级驱动信号输出端NS(N)电连接，用于在所述第二控制节点NC2-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
如图36所示，在图34所示的驱动电路的至少一实施例的基础上，所述第二驱动信号生成电路可以包括第二个第一控制节点控制电路231、第二个第二控制节点控制电路232、第二个第一驱动输出电路233和第二个第二驱动输出电路234；
所述第二个第一控制节点控制电路231与第一控制节点NC2-1电连接，用于控制第一控制节点NC2-1的电位；
所述第二个第二控制节点控制电路232与第二控制节点NC2-2电连接，用于控制第二控制节点NC2-2的电位；
所述第二个第一驱动输出电路233分别与第一控制节点NC2-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第一控制节点NC2-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V12之间连通；
所述第二个第二驱动输出电路234分别与第二控制节点NC2-2、第二电压端V2和所述第N级驱动信号输出端NS(N)电连接，用于在所述第二控制节点NC2-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
在本公开至少一实施例中，所述第二个第一控制节点控制电路包括第二个第七节点控制电路、第二个第八节点控制电路和第二个第一控制电路；
所述第二个第七节点控制电路分别与第一时钟信号端、第一电压端、第二个第七节点和第二个第九节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第二个第七节点与所述第一电压端之间连通，并在所述第二个第九节点的电位的控制下，控制所述第二个第七节点与所述第一时钟信号端之间连通；
所述第二个第八节点控制电路分别与第二电压端、所述第二个第七节点和所述第二个第八节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第二个第七节点与所述第二个第八节点之间连通；
所述第二个第一控制电路分别与第二个第八节点、第二个第二节点、第二时钟信号端、第二个第九节点、第一电压端和第一控制节点电连接，用于在所述第二个第八节点的电位的控制下，控制所述第二个第二节点与所述第二时钟信号端之间连通，根据所述第二个第八节点的电位，控制所述第二个第二节点的电位，在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第二个第二节点与所述第一控制节点之间连通，在所述第二个第九节点的电位的控制下，控制所述第一控制节点与所述第一电压端之间连通。
在具体实施时，所述第二个第一控制节点控制电路可以包括第二个第七节点控制电路、第二个第八节点控制电路和第二个第一控制电路，第二个第七节点控制电路控制第二个第七节点的电位，第二个第八节点控制电路控制第二个第八节点的电位，第二个第一控制电路控制第一控制节点的电位。
在本公开至少一实施例中，所述第二个第二控制节点控制电路包括第二个第九节点控制电路、第二个第十节点控制电路、第二个第十一节点控制电路和第二个第二控制电路；
所述第二个第九节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端、初始控制端、第一电压端和和所述第二个第九节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第N-1级驱动信号输出端与所述第二个第九节点之间连通，在所述初始控制端提供的初始控制信号的控制下，控制所述第二个第九节点与所述第一电压端之间连通；
所述第二个第十节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端和第 二个第十节点电连接，用于在所述第一时钟信号的控制下，控制所述第N-1级驱动信号输出端与所述第二个第十节点之间连通；
所述第二个第十一节点控制电路分别与第二电压端、第二个第十节点、第二个第十一节点、第二个第七节点、第一电压端、第二个第十二节点和第二时钟信号端电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第二个第十节点与所述第二个第十一节点之间连通，在所述第二个第七节点的电位的控制下，控制所述第二个第十二节点与所述第一电压端电连接，在所述第二个第十一节点的电位的控制下，控制所述第二个第十二节点与所述第二时钟信号端之间连通，并用于根据所述第二个第十二节点的电位控制所述第二个第十一节点的电位；
所述第二个第二控制电路分别与第二控制节点、第二个第十一节点、第二电压端和第二个第九节点电连接，用于在所述第二个第十一节点的电位的控制下，控制所述第二控制节点的电位，并在第二电压端提供的第二电压信号的控制下，控制所述第二个第九节点与所述第二控制节点之间连通。
在具体实施时，所述第二个第二控制节点控制电路可以包括第二个第九节点控制电路、第二个第十节点控制电路、第二个第十一节点控制电路和第二个第二控制电路，第二个第九节点控制电路控制第二个第九节点的电位，第二个第十节点控制电路控制第二个第十节点的电位，第二个第十一节点控制电路控制第二个第十一节点的电位，第二个第二控制电路控制第二控制节点的电位。
如图37所示，在图35所示的驱动电路的至少一实施例的基础上，所述第二个第一控制节点控制电路包括第二个第七节点控制电路241、第二个第八节点控制电路242和第二个第一控制电路243；
所述第二个第七节点控制电路241分别与第一时钟信号端GCK、第二电压端V2、第二个第七节点N2-7和第二个第九节点N2-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第二个第七节点N2-7与所述第二电压端V2之间连通，并在所述第二个第九节点N2-9的电位的控制下，控制所述第二个第七节点N2-7与所述第一时钟信号端GCK之间连通；
所述第二个第八节点控制电路242分别与第二电压端V2、所述第二个第七节点N2-7和所述第二个第八节点N2-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第二个第七节点N2-7与所述第二个第八节点N2-8之间连通；
所述第二个第一控制电路243分别与第二个第八节点N2-8、第二个第二节点N2-2、第二时钟信号端GCB、第二个第九节点N2-9、第一电压端V1和第一控制节点NC2-1电连接，用于在所述第二个第八节点N2-8的电位的控制下，控制所述第二个第二节点N2-2与所述第二时钟信号端GCB之间连通，根据所述第二个第八节点N2-8的电位，控制所述第二个第二节点N2-2的电位，在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第二个第二节点N2-2与所述第一控制节点NC2-1之间连通，在所述第二个第九 节点N2-9的电位的控制下，控制所述第一控制节点NC2-1与所述第一电压端V1之间连通；
所述第二个第二控制节点控制电路包括第二个第九节点控制电路251、第二个第十节点控制电路252、第二个第十一节点控制电路253和第二个第二控制电路254；
所述第二个第九节点控制电路251分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)、初始控制端NCX、第一电压端V1和所述第二个第九节点N2-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第N-1级驱动信号输出端NS(N-1)与所述第二个第九节点N2-9之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第二个第九节点N2-9与所述第一电压端V1之间连通；
所述第二个第十节点控制电路252分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第二个第十节点N2-10电连接，用于在所述第一时钟信号的控制下，控制所述第N-1级驱动信号输出端NS(N-1)与所述第二个第十节点N2-10之间连通；
所述第二个第十一节点控制电路253分别与第二电压端V2、第二个第十节点N2-10、第二个第十一节点N2-11、第二个第七节点N2-7、第一电压端V1、第二个第十二节点N2-12和第二时钟信号端GCB电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第二个第十节点N2-10与所述第二个第十一节点N2-11之间连通，在所述第二个第七节点N2-7的电位的控制下，控制所述第二个第十二节点N2-12与所述第一电压端V1电连接，在所述第二个第十一节点N2-11的电位的控制下，控制所述第二个第十二节点N2-12与所述第二时钟信号端GCB之间连通，并用于根据所述第二个第十二节点N2-12的电位控制所述第二个第十一节点N2-11的电位；
所述第二个第二控制电路254分别与第二控制节点NC2-2、第二个第十一节点N2-11、第二电压端V2和第二个第九节点N2-9电连接，用于在所述第二个第十一节点N2-11的电位的控制下，控制所述第二控制节点NC2-2的电位，并在第二电压端V2提供的第二电压信号的控制下，控制所述第二个第九节点N2-9与所述第二控制节点NC2-2之间连通。
如图38所示，在图36所示的驱动电路的至少一实施例的基础上，所述第二个第一控制节点控制电路包括第二个第七节点控制电路241、第二个第八节点控制电路242和第二个第一控制电路243；
所述第二个第七节点控制电路241分别与第一时钟信号端GCK、第二电压端V2、第二个第七节点N2-7和第二个第九节点N2-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第二个第七节点N2-7与所述第二电压端V2之间连通，并在所述第二个第九节点N2-9的电位的控制下，控制所述第二个第七节点N2-7与所述第一时钟信号端GCK之间连通；
所述第二个第八节点控制电路242分别与第二电压端V2、所述第二个第七节点N2-7和所述第二个第八节点N2-8电连接，用于在所述第二电压端V2提供的第二电压信号的 控制下，控制所述第二个第七节点N2-7与所述第二个第八节点N2-8之间连通；
所述第二个第一控制电路243分别与第二个第八节点N2-8、第二个第二节点N2-2、第二时钟信号端GCB、第二个第九节点N2-9、第一电压端V1和第一控制节点NC2-1电连接，用于在所述第二个第八节点N2-8的电位的控制下，控制所述第二个第二节点N2-2与所述第二时钟信号端GCB之间连通，根据所述第二个第八节点N2-8的电位，控制所述第二个第二节点N2-2的电位，在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第二个第二节点N2-2与所述第一控制节点NC2-1之间连通，在所述第二个第九节点N2-9的电位的控制下，控制所述第一控制节点NC2-1与所述第一电压端V1之间连通；
所述第二个第二控制节点控制电路包括第二个第九节点控制电路251、第二个第十节点控制电路252、第二个第十一节点控制电路253和第二个第二控制电路254；
所述第二个第九节点控制电路251分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)、初始控制端NCX、第一电压端V1和所述第二个第九节点N2-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第N-1级驱动信号输出端NS(N-1)与所述第二个第九节点N2-9之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第二个第九节点N2-9与所述第一电压端V1之间连通；
所述第二个第十节点控制电路252分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第二个第十节点N2-10电连接，用于在所述第一时钟信号的控制下，控制所述第N-1级驱动信号输出端NS(N-1)与所述第二个第十节点N2-10之间连通；
所述第二个第十一节点控制电路253分别与第二电压端V2、第二个第十节点N2-10、第二个第十一节点N2-11、第二个第七节点N2-7、第一电压端V1、第二个第十二节点N2-12和第二时钟信号端GCB电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第二个第十节点N2-10与所述第二个第十一节点N2-11之间连通，在所述第二个第七节点N2-7的电位的控制下，控制所述第二个第十二节点N2-12与所述第一电压端V1电连接，在所述第二个第十一节点N2-11的电位的控制下，控制所述第二个第十二节点N2-12与所述第二时钟信号端GCB之间连通，并用于根据所述第二个第十二节点N2-12的电位控制所述第二个第十一节点N2-11的电位；
所述第二个第二控制电路254分别与第二控制节点NC2-2、第二个第十一节点N2-11、第二电压端V2和第二个第九节点N2-9电连接，用于在所述第二个第十一节点N2-11的电位的控制下，控制所述第二控制节点NC2-2的电位，并在第二电压端V2提供的第二电压信号的控制下，控制所述第二个第九节点N2-9与所述第二控制节点NC2-2之间连通。
可选的，所述第二个第一驱动输出电路包括第二个第十六晶体管和第二个第二电容；
所述第二个第十六晶体管的栅极与所述第一控制节点电连接，所述第二个第十六晶体管的第一极与第一电压端电连接，所述第二个第十六晶体管的第二极与所述第N级驱动信 号输出端电连接；
所述第二个第二电容的第一端与所述第一控制节点电连接，所述第二个第二电容的第二端与所述第一电压端电连接；
所述第二个第二驱动输出电路包括第二个第十七晶体管和第二个第三电容；
所述第二个第十七晶体管的栅极与所述第二控制节点电连接，所述第二个第十七晶体管的第一极与所述第N级驱动信号输出端电连接，所述第二个第十七晶体管的第二极与第二电压端电连接；
所述第二个第三电容的第一端与所述第N级驱动信号输出端电连接，所述第二个第三电容的第二端与第二电压端电连接。
可选的，所述第二个第七节点控制电路包括第二个第十八晶体管和第二个第十九晶体管；
所述第二个第十八晶体管的栅极与所述第一时钟信号端电连接，所述第二个第十八晶体管的第一极与第二电压端电连接，所述第二个第十八晶体管的第二极与第二个第七节点电连接；
所述第二个第十九晶体管的栅极与所述第二个第九节点电连接，所述第二个第十九晶体管的第一极与所述第二个第七节点电连接，所述第二个第十九晶体管的第二极与第一时钟信号端电连接；
所述第二个第八节点控制电路包括第二个第二十晶体管；
所述第二个第二十晶体管的栅极与所述第二电压端电连接，所述第二个第二十晶体管的第一极与所述第二个第七节点电连接，所述第二个第二十晶体管的第二极与所述第二个第八节点电连接；
所述第二个第一控制电路包括第二个第二十一晶体管、第二个第四电容、第二个第二十二晶体管和第二个第二十三晶体管；
所述第二个第二十一晶体管的栅极与第二个第八节点电连接，所述第二个第二十一晶体管的第一极与所述第二时钟信号端电连接，所述第二个第二十一晶体管的第二极与所述第二个第二节点电连接；
所述第二个第四电容的第一端与所述第二个第八节点电连接，所述第二个第四电容的第二端与第二个第二节点电连接；
所述第二个第二十二晶体管的栅极与所述第二时钟信号端电连接，所述第二个第二十二晶体管的第一极与第二个第二节点电连接，所述第二个第二十二晶体管的第二极与所述第一控制节点电连接；
所述第二个第二十三晶体管的栅极与第二个第九节点电连接，所述第二个第二十三晶体管的第一极与所述第一控制节点电连接，所述第二个第二十三晶体管的第二极与第一电压端电连接。
可选的，所述第二个第九节点控制电路包括第二个第二十四晶体管和第二个第二十五 晶体管；
所述第二个第二十四晶体管的栅极与第一时钟信号端电连接，所述第二个第二十四晶体管的第一极与所述第N-1级驱动信号输出端电连接，所述第二个第二十四晶体管的第二极与所述第二个第九节点电连接；
所述第二个第二十五晶体管的栅极与初始控制端电连接，所述第二个第二十五晶体管的第一极与第一电压端电连接，所述第二个第二十五晶体管的第二极与第二个第九节点电连接；
所述第二个第十节点控制电路包括第二个第二十六晶体管；
所述第二个第二十六晶体管的栅极与第一时钟信号端电连接，所述第二个第二十六晶体管的第一极与所述第N-1级驱动信号输出端电连接，所述第二个第二十六晶体管的第二极与所述第二个第十节点电连接；
所述第二个第十一节点控制电路包括第二个第二十七晶体管、第二个第二十八晶体管、第二个第二十九晶体管和第二个第五电容；
所述第二个第二十七晶体管的栅极与第二电压端电连接，所述第二个第二十七晶体管的第一极与第二个第十节点电连接，所述第二个第二十七晶体管的第二极与第二个第十一节点电连接；
所述第二个第二十八晶体管的栅极与第二个第七节点电连接，所述第二个第二十八晶体管的第一极与第一电压端电连接，所述第二个第二十八晶体管的第二极与第二个第十二节点电连接；
所述第二个第二十九晶体管的栅极与第二个第十一节点电连接，所述第二个第二十九晶体管的第一极与第二个第十二节点电连接，所述第二个第二十九晶体管的第二极与第二时钟信号端电连接；
第二个第五电容的第一端与第二个第十二节点电连接，所述第二个第五电容的第二端与第二个第十一节点电连接；
所述第二个第二控制电路包括第二个第三十晶体管和第二个第三十一晶体管；
所述第二个第三十晶体管的栅极和所述第二个第三十晶体管的第一极都与所述第二个第十一节点电连接，所述第二个第三十晶体管的第二极与所述第二控制节点电连接；
所述第二个第三十一晶体管的栅极与第二电压端电连接，所述第二个第三十一晶体管的第一极与所述第二个第九节点电连接，所述第二个第三十一晶体管的第二极与第二控制节点电连接。
如图39所示，在图37所示的驱动电路的至少一实施例的基础上，
所述第二选通电路包括第二个第一晶体管T2-1和第二个第二晶体管T2-2；
所述第二个第一晶体管T2-1的栅极与第N-1级驱动信号输出端NS(N-1)电连接，所述第二个第一晶体管T2-1的源极与所述第二个第一节点N2-1电连接，所述第二个第一晶体管T2-1的漏极与所述第二个第二晶体管T2-2的漏极电连接；
所述第二个第二晶体管T2-2的栅极与第N级驱动信号输出端NS(N)电连接，所述第二个第二晶体管T2-2的源极与所述选通输入端VCT电连接；
所述第二维持控制电路包括第二个第三晶体管T2-3和第二个第四晶体管T2-4；
所述第二个第三晶体管T2-3的栅极与第N-1级驱动信号输出端NS(N-1)电连接，所述第二个第三晶体管T2-3的源极与所述第二个第一节点N2-1电连接，所述第二个第三晶体管T2-3的漏极与所述第二个第四节点N2-4电连接；
所述第二个第四晶体管T2-4的栅极与第一时钟信号端GCK电连接，所述第二个第四晶体管T2-4的源极与所述第二个第四节点N2-4电连接，所述第二个第四晶体管T2-4的漏极与所述第二个第一节点N2-1电连接；
所述第二个第一反相器包括第二个第五晶体管T2-5和第二个第六晶体管T2-6，所述第二个第二反相器包括第二个第七晶体管T2-7和第二个第八晶体管T2-8；
所述第二个第五晶体管T2-5的栅极与所述第二个第一节点N2-1电连接，所述第二个第五晶体管T2-5的源极与高电压端VGH电连接，所述第二个第五晶体管T2-5的漏极与第二个第三节点N2-3电连接；
所述第二个第六晶体管T2-6的栅极与所述第二个第一节点N2-1电连接，所述第二个第六晶体管T2-6的源极与所述第二个第三节点N2-3电连接，所述第二个第六晶体管T2-6的漏极与低电压端VGL电连接；
所述第二个第七晶体管T2-7的栅极与所述第二个第三节点N2-3电连接，所述第二个第七晶体管T2-7的源极与所述高电压端VGH电连接，所述第二个第七晶体管T2-7的漏极与第二个第四节点N2-4电连接；
所述第二个第八晶体管T2-8的栅极与所述第二个第三节点N2-3电连接，所述第二个第八晶体管T2-8的源极与所述第二个第四节点N2-4电连接，所述第二个第八晶体管T2-8的漏极与低电压端VGL电连接；
所述第二初始化电路包括第二个第九晶体管T2-9，所述第二个第一电压维持电路包括第二个第一电容C2-1；
所述第二个第九晶体管T2-9的栅极与所述初始控制端NCX电连接，所述第二个第九晶体管T2-9的源极与高电压端VGH电连接，所述第二个第九晶体管T2-9的漏极与第二个第一节点N2-1电连接；
所述第二个第一电容C2-1的第一端与所述第二个第一节点N2-1电连接，所述第二个第一电容C2-1的第二端与低电压端VGL电连接；
所述第二输出控制电路包括第二个第十晶体管T2-10、第二个第十一晶体管T2-11、第二个第十二晶体管T2-12和第二个第十三晶体管T2-13；
所述第二个第十晶体管T2-10的栅极与所述第N级驱动信号输出端NS(N)电连接，所述第二个第十晶体管T2-10的源极与高电压端VGH电连接，所述第二个第十晶体管T2-10的漏极与第二个第五节点N2-5电连接；
所述第二个第十一晶体管T2-11的栅极与所述第二个第一节点N2-1电连接，所述第二个第十一晶体管T2-11的源极与高电压端VGH电连接，所述第二个第十一晶体管T2-11的漏极所述第二个第五节点N2-5电连接；
所述第二个第十二晶体管T2-12的栅极与所述第N级驱动信号输出端NS(N)电连接，所述第二个第十二晶体管T2-12的源极与所述第二个第五节点N2-5电连接，所述第二个第十二晶体管T2-12的漏极与第二个第六节点N2-6电连接；
所述第二个第十三晶体管T2-13的栅极与所述第二个第一节点N2-1电连接，所述第二个第十三晶体管T2-13的源极与所述第二个第六节点N2-6电连接，所述第二个第十三晶体管T2-13的漏极与低电压端VGL电连接；
所述第二输出电路包括第二个第十四晶体管T2-14和第二个第十五晶体管T2-15；
所述第二个第十四晶体管T2-14的栅极与所述第二个第五节点N2-5电连接，所述第二个第十四晶体管T2-14的源极与高电压端VGH电连接，所述第二个第十四晶体管T2-14的漏极与输出驱动端NO(N)电连接；
所述第二个第十五晶体管T2-15的栅极与所述第二个第五节点N2-5电连接，所述第二个第十五晶体管T2-15的源极与所述输出驱动端NO(N)电连接，所述第二个第十五晶体管T2-15的漏极与低电压端VGL电连接；
所述第二个第一驱动输出电路包括第二个第十六晶体管T2-16和第二个第二电容C2-2；
所述第二个第十六晶体管T2-16的栅极与所述第一控制节点NC2-1电连接，所述第二个第十六晶体管T2-16的源极与高电压端VGH电连接，所述第二个第十六晶体管T2-16的漏极与所述第N级驱动信号输出端NS(N)电连接；
所述第二个第二电容C2-2的第一端与所述第一控制节点NC2-1电连接，所述第二个第二电容C2-2的第二端与所述高电压端VGH电连接；
所述第二个第二驱动输出电路包括第二个第十七晶体管T2-17和第二个第三电容C2-3；
所述第二个第十七晶体管T2-17的栅极与所述第二控制节点NC2-2电连接，所述第二个第十七晶体管T2-17的源极与所述第N级驱动信号输出端NS(N)电连接，所述第二个第十七晶体管T2-17的漏极与低电压端VGL电连接；
所述第二个第三电容C2-3的第一端与所述第N级驱动信号输出端NS(N)电连接，所述第二个第三电容C2-3的第二端与低电压端VGL电连接；
所述第二个第七节点控制电路包括第二个第十八晶体管T2-18和第二个第十九晶体管T2-19；
所述第二个第十八晶体管T2-18的栅极与所述第一时钟信号端GCK电连接，所述第二个第十八晶体管T2-18的源极与低电压端VGL电连接，所述第二个第十八晶体管T2-18的漏极与第二个第七节点N2-7电连接；
所述第二个第十九晶体管T2-19的栅极与所述第二个第九节点N2-9电连接，所述第二个第十九晶体管T2-19的源极与所述第二个第七节点N2-7电连接，所述第二个第十九晶体管T2-19的漏极与第一时钟信号端GCK电连接；
所述第二个第八节点控制电路包括第二个第二十晶体管T2-20；
所述第二个第二十晶体管T2-20的栅极与所述低电压端VGL电连接，所述第二个第二十晶体管T2-20的源极与所述第二个第七节点N2-7电连接，所述第二个第二十晶体管T2-20的漏极与所述第二个第八节点N2-8电连接；
所述第二个第一控制电路包括第二个第二十一晶体管T2-21、第二个第四电容C2-4、第二个第二十二晶体管T2-22和第二个第二十三晶体管T2-23；
所述第二个第二十一晶体管T2-21的栅极与第二个第八节点N2-8电连接，所述第二个第二十一晶体管T2-21的源极与所述第二时钟信号端GCB电连接，所述第二个第二十一晶体管T2-21的漏极与所述第二个第二节点N2-2电连接；
所述第二个第四电容C2-4的第一端与所述第二个第八节点N2-8电连接，所述第二个第四电容C2-4的第二端与第二个第二节点N2-2电连接；
所述第二个第二十二晶体管T2-22的栅极与所述第二时钟信号端GCB电连接，所述第二个第二十二晶体管T2-22的源极与第二个第二节点N2-2电连接，所述第二个第二十二晶体管T2-22的漏极与所述第一控制节点NC2-1电连接；
所述第二个第二十三晶体管T2-23的栅极与第二个第九节点N2-9电连接，所述第二个第二十三晶体管T2-23的源极与所述第一控制节点NC2-1电连接，所述第二个第二十三晶体管T2-23的漏极与高电压端VGH电连接；
所述第二个第九节点控制电路包括第二个第二十四晶体管T2-24和第二个第二十五晶体管T2-25；
所述第二个第二十四晶体管T2-24的栅极与第一时钟信号端GCK电连接，所述第二个第二十四晶体管T2-24的源极与所述第N-1级驱动信号输出端NS(N-1)电连接，所述第二个第二十四晶体管T2-24的漏极与所述第二个第九节点N2-9电连接；
所述第二个第二十五晶体管T2-25的栅极与初始控制端NCX电连接，所述第二个第二十五晶体管T2-25的源极与高电压端VGH电连接，所述第二个第二十五晶体管T2-25的漏极与第二个第九节点N2-9电连接；
所述第二个第十节点控制电路包括第二个第二十六晶体管T2-26；
所述第二个第二十六晶体管T2-26的栅极与第一时钟信号端GCK电连接，所述第二个第二十六晶体管T2-26的源极与所述第N-1级驱动信号输出端NS(N-1)电连接，所述第二个第二十六晶体管T2-26的漏极与所述第二个第十节点N2-10电连接；
所述第二个第十一节点控制电路包括第二个第二十七晶体管T2-27、第二个第二十八晶体管T2-28、第二个第二十九晶体管T2-29和第二个第五电容C2-5；
所述第二个第二十七晶体管T2-27的栅极与低电压端VGL电连接，所述第二个第二 十七晶体管T2-27的源极与第二个第十节点N2-10电连接，所述第二个第二十七晶体管T2-27的漏极与第二个第十一节点N2-11电连接；
所述第二个第二十八晶体管T2-28的栅极与第二个第七节点N2-7电连接，所述第二个第二十八晶体管T2-28的源极与高电压端VGH电连接，所述第二个第二十八晶体管T2-28的漏极与第二个第十二节点N2-12电连接；
所述第二个第二十九晶体管T2-29的栅极与第二个第十一节点N2-11电连接，所述第二个第二十九晶体管T2-29的源极与第二个第十二节点N2-12电连接，所述第二个第二十九晶体管T2-29的漏极与第二时钟信号端GCB电连接；
第二个第五电容C2-5的第一端与第二个第十二节点N2-12电连接，所述第二个第五电容C2-5的第二端与第二个第十一节点N2-11电连接；
所述第二个第二控制电路包括第二个第三十晶体管和第二个第三十一晶体管；
所述第二个第三十晶体管T2-30的栅极和所述第二个第三十晶体管T2-31的源极都与所述第二个第十一节点N2-11电连接，所述第二个第三十晶体管T2-31的漏极与所述第二控制节点NC2-2电连接；
所述第二个第三十一晶体管T2-31的栅极与低电压端VGL电连接，所述第二个第三十一晶体管T2-31的源极与所述第二个第九节点N2-9电连接，所述第二个第三十一晶体管T2-31的漏极与第二控制节点NC2-2电连接。
在图39中，标号为N2-13的为第二个第十三节点。
在图39所示的驱动电路的至少一实施例中，T2-1为n型晶体管，T2-2为p型晶体管，T2-3为p型晶体管，T2-4为n型晶体管，T2-5为p型晶体管，T2-6为n型晶体管，T2-7为p型晶体管，T2-8为n型晶体管，T2-9为p型晶体管，T2-10和T2-11为n型晶体管，T2-12和T2-13为n型晶体管，T2-14为p型晶体管，T2-15为n型晶体管，T2-16-T2-31都为p型晶体管。
在本公开至少一实施例中，所述第二驱动信号生成电路的结构并不限于如图39所示，所述第二驱动信号生成电路例如可以为16T3C电路、13T3C电路、12T3C电路、10T3C电路等，但不以此为限。
本公开图39所示的驱动电路的至少一实施例在工作时，
在第一阶段，NS(N-1)输出低电压信号，GCK输出低电压信号，GCB提供高电压信号时，T2-24和T2-26打开，N2-9的电位和N2-10的电位为低电压，T2-27和T2-31导通，保证NC2-2的电位和N2-11的电位为低电压，T2-17打开，NS(N)输出低电压信号；N2-11的电位为低电压，以保证T2-29打开，N2-9的电位为低电压，以打开T2-19，T2-18打开，将N2-7的电位和N2-8的电位拉低，打开T2-21，GCB将高电压信号写入N2-2，N2-9的电位为低电压，以打开T2-23，将NC2-1的电位拉高为高电压，保证T2-16关闭；
在第二阶段，NS(N-1)输出低电压信号，GCK输出第一时钟信号的电位由低电压跳高为高电压，T2-24和T2-26关断，N2-9的电位为低电压，T2-19打开，T2-18关断，T2-20 打开，N2-7的电位和N2-8的电位为高电压，T2-21关断，N2-2的电位维持为高电压，GCB输出低电压信号，T2-22打开，NC2-1的电位维持为高电压，T2-16关断；同时N2-11的电位维持为低电压，T2-29打开，GCB将低电压信号写入N2-12，经过C2-5将N2-11的电位拉低至更低电压(比GCB提供的低电压信号的电压值低5V～10V)，T2-30打开，将低电压信号写入NC2-2(NC2-2的电位比GCB提供的低电压信号的电压值低3～8V)，充分打开T2-17，保证NS(N)输出低电压信号；
在第三阶段，NS(N-1)输出高电压信号，GCK输出低电压信号，GCB输出高电压信号，T2-24和T2-26打开，控制N2-9的电位和N2-10的电位为高电压，T2-27和T2-31打开，NC2-2的电位和N2-11的电位为高电压，T2-17关闭；N2-11的电位为高电压，T2-29关闭，N2-9的电位为高电压，T2-19关闭，T2-18打开，T2-20打开，将N2-7的电位和N2-8的电位拉低，打开T2-21，GCB将高电压信号写入N2-2，T2-22关闭，N2-9的电位为高电压，关闭T2-23，NC2-1的电位维持为高电压，保证T2-16关闭；
在第四阶段，NS(N-1)输出高电压信号，GCK输出的第一时钟信号的电位由低电压跳高为高电压，GCB输出低电压信号，关闭T2-24和T2-26，N2-9的电位为高电压，关闭T2-19，T2-18关闭，T2-20打开，N2-7的电位和N2-8的电位维持低电压，T2-21打开，T2-22打开，N2-2的电位和NC2-1的电位为低电压，T2-16打开，NS(N)输出高电压信号；同时N2-11的电位为高电压，关闭T2-29，N2-12的电位维持不变，保证N2-11的电位为高电压；
在第五阶段，NS(N-1)输出的第N-1级驱动信号的电位从高电压跳至低电压，GCK输出高电压信号，GCB输出低电压信号，T2-24和T2-26关断，N2-9的电位和N2-10的电位维持为高电压，其余节点的电位维持不变，保证NS(N)输出高电压信号；
在第六阶段，NS(N-1)输出低电压信号，GCK输出的第一时钟信号的电位从高电压跳至低电压，GCB输出高电压信号，T2-24和T2-26打开，N2-9的电位和N2-10的电位为低电压，T2-27和T2-31打开，保证NC2-2的电位和N2-11的电位为低电压，打开T2-17，NS(N)输低电压信号；N2-11的电位为低电压，保证T2-29打开，N2-9的电位为低电压，打开T2-19，T2-18打开，T2-20打开，将N2-7的电位和N2-8的电位拉低，打开T2-21，GCB将高电压信号写入N2-2，N2-9的电位为低电压，打开T2-23，将NC2-1的电位拉高为高电压，保证T2-16关闭。
可选的，在开始显示时(也即在显示装置开机时)，在第一阶段之前的开机阶段，NCX输出低电压信号，T2-9打开，以控制N2-1的电位为高电压，T2-25打开，N2-9的电位为高电压，T2-19关断，当GCK提供低电压信号时，N2-7的电位为低电压，T2-20打开，N2-8的电位为低电压，T2-21打开，以控制N2-2与GCB之间连通；当GCB提供低电压信号时，T2-22打开，NC2-1的电位为低电压，T2-16打开，NS(N)输出高电压信号；T2-12打开，T2-13打开，N2-5的电位为低电压，T2-14打开，NO(N)输出高电压信号，可以将有效显示区域中的所有像素电路包括的第二显示控制晶体管M2都打开，清空存储 电容Cst中残留的电荷，改善开机屏闪不良；
之后，当NS(N-1)输出高电压信号，NS(N)输出低电压信号时，T2-1和T2-2打开，
当VCT提供低电压信号时，N2-1的电位为低电压信号，C2-1维持N2-1的电位；T2-11导通，T2-10导通，N2-5的电位为高电压，T2-15打开，NO(N)输出低电压信号；
当VCT提供高电压信号时，N2-1的电位为高电压信号，C2-1维持N2-1的电位，T2-11关断，T2-10导通，N2-5的电位为高电压，T2-15打开，NO(N)输出低电压信号；
之后，在第N级驱动信号提供阶段，NS(N)输出高电压信号，
当N2-1的电位为低电压时，T2-10关断，T2-11打开，N2-5的电位为高电压，T2-15打开，NO(N)输出低电压信号；
当N2-1的电位为高电压时，T2-10关断，T2-11关断，T2-12和T2-13导通，N2-5的电位为低电压，T2-14打开，NO(N)输出高电压信号；
在第N级驱动信号提供阶段之后，NS(N)输出低电压信号，
当N2-1的电位为低电压信号时，T2-10导通，T2-11导通，N2-5的电位为高电压，NO(N)输出低电压信号；
当N2-1的电位为高电压信号时，T2-10导通，T2-11关断，N2-5的电位为高电压，NO(N)输出低电压信号。
本公开图39所示的驱动电路的至少一实施例在工作时，当NS(N-1)输出高电压信号，NS(N)输出低电压信号时，T2-1和T2-2打开，通过以上两个信号同时选通，可以获取一个高低频切换周期内的选通输入信号状态。
本公开图39所示的驱动电路的至少一实施例中，由于p型晶体管在传递低电压时有阈值电压损失，n型晶体管在传递高电压时有阈值电压损失，则N2-1的电位的绝对值会较低，则可以通过第二个第一反相器和第二个第二反相器控制N2-1的电位的绝对值升高，从而能够更好的控制第二输出电路中的相应的晶体管导通或关断，第二维持控制电路控制在T2-1和T2-2打开时，控制N2-1与N2-4之间断开，以不会影响N2-1的电位的写入。
图40是图39所示的驱动电路的至少一实施例的工作时序图；
图41是图39所示的驱动电路的至少一实施例的仿真工作时序图。
本公开图42所示的驱动电路的至少一实施例与本公开图39所示的驱动电路的至少一实施例的区别如下：不设置第二个第二电压维持电路(也即，不设置T2-3-T2-8)。
本公开图43所示的驱动电路的至少一实施例与本公开图39所示的驱动电路的至少一实施例的区别如下：N2-4与T2-11的栅极和T2-13的栅极电连接。
本公开图43所示的驱动电路的至少一实施例在工作时，由于p型晶体管在传递低电压时有阈值电压损失，n型晶体管在传递高电压时有阈值电压损失，则N2-1的电位的绝对值会较低，则可以通过第二个第一反相器和第二个第二反相器控制N2-4的电位的绝对值升高，从而能够更好的控制第二输出电路中的相应的晶体管导通或关断，第二维持控制 电路控制在T2-1和T2-2打开时，控制N2-1与N2-4之间断开，以不会影响N2-1的电位的写入。
如图44所示，本公开实施例所述的驱动电路包括第三驱动信号生成电路310、第三选通电路311、第三输出控制电路312、第三输出电路313和第三电压控制电路314；
所述第三驱动信号生成电路310分别与第三个第一控制节点NC3-1、第三个第二控制节点NC3-2和与第N级驱动信号输出端NS(N)电连接，用于在所述第三个第一控制节点NC3-1的电位和所述第三个第二控制节点NC3-2的电位的控制下，生成并通过所述第N级驱动信号输出端NS(N)输出第N级驱动信号；
所述第三选通电路311分别与第三个第一节点N3-1、选通输入端VCT和选通控制端CX电连接，用于在所述选通控制端CX提供的选通控制信号的控制下，控制所述选通输入端VCT提供的选通输入信号写入所述第三个第一节点N3-1；
所述第三输出控制电路312分别与第三个第一节点N3-1、所述第三个第一控制节点NC3-1和第三个第二节点N3-2电连接，用于在所述第三个第一节点N3-1的电位的控制下，控制所述第三个第一控制节点NC3-1与所述第三个第二节点N3-2之间连通；
所述第三电压控制电路314分别与所述第三个第一节点N3-1和所述第三个第二节点N3-2电连接，用于根据所述第三个第一节点N3-1的电位控制所述第三个第二节点N3-2的电位；
所述第三输出电路313分别与第三个第二节点N3-2、第三个第三控制节点NC3-3、第一电压端V1、第二电压端V2和输出驱动端NO(N)电连接，用于在所述第三个第二节点N3-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，在所述第三个第三控制节点NC3-3的电位的控制下，控制所述输出驱动端NO(N)与所述第二电压端V2之间连通；
所述第三个第二控制节点NC3-2与所述第三个第三控制节点NC3-3为不同的节点；N为正整数。
本公开图44所示的驱动电路的实施例在工作时，第三驱动信号生成电路310生成并通过第N级驱动信号输出端NS(N)输出第N级驱动信号，第三选通电路311在选通控制信号的控制下，将选通输入信号写入第三个第一节点N3-1；第三输出控制电路312在第三个第一节点N3-1的电位的控制下，控制所述第三个第一控制节点NC3-1与所述第三个第二节点N3-2之间连通；第三电压控制电路314根据所述第三个第一节点N3-1的电位控制所述第三个第二节点N3-2的电位；第三输出电路313在所述第三个第二节点N3-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，在所述第三个第三控制节点NC3-3的电位的控制下，控制所述输出驱动端NO(N)与所述第二电压端V2之间连通。
可选的，所述第一电压端可以为高电压端，但不以此为限。
本公开图44所示的驱动电路的实施例可以为第N级驱动电路。
本公开图44所示的驱动电路的实施例在工作时，在一帧时间内，
在第N级驱动信号提供阶段之前，第三选通电路311在选通控制信号的控制下，将选通输入端VCT提供的选通输入信号写入第三个第一节点N3-1；
当所述选通输入信号为高电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第三个第一节点N3-1的电位为高电压，第三输出控制电路312在所述第三个第一节点N3-1的电位的控制下，控制所述第三个第一控制节点NC3-1与所述第三个第二节点N3-2之间断开，第三电压控制电路314根据所述第三个第一节点N3-1的电位控制所述第三个第二节点N3-2的电位为高电压，第三输出电路控制输出驱动端NO(N)维持输出低电压信号，可以控制相应行像素电路不更新像素电压；
当所述选通输入信号为低电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第三个第一节点N3-1的电位为低电压，所述第三输出控制电路312在所述第三个第一节点N3-1的电位的控制下，控制所述第三个第一控制节点NC3-1与所述第三个第二节点N3-2之间连通，以使得第三个第二节点N3-2的电位为低电压，第三输出电路313在所述第三个第二节点N3-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，以使得NO(N)输出高电压信号，可以控制相应行像素电路更新像素电压。
本公开实施例可以通过控制所述选通输入端VCT提供的选通输入信号，实现显示屏幕局部画面的更新，从而降低功耗，或通过显示画面局部更新实现穿戴产品、移动终端、NB(笔记本电脑)等OLED显示产品的超低功耗。
可选的，所述第三输出控制电路包括第三个第三晶体管；
所述第三个第三晶体管的栅极与所述第三个第一节点电连接，所述第三个第三晶体管的第一极与所述第三个第一控制节点电连接，所述第三个第三晶体管的第二极与所述第三个第二节点电连接。
可选的，所述第三电压控制电路包括第三个第一电容；
所述第三个第一电容的第一端与所述第三个第一节点电连接，所述第三个第一电容的第二端与所述第三个第二节点电连接。
本公开至少一实施例所述的驱动电路还包括第三个第二节点控制电路；
所述第三个第二节点控制电路分别与第三个第三控制节点、第三个第二节点和第一电压端电连接，用于在所述第三个第三控制节点的电位的控制下，控制所述第三个第二节点与所述第一电压端之间连通。
在具体实施时，所述驱动电路还可以包括第三个第二节点控制电路；
所述第三个第二节点控制电路在第三个第三控制节点的电位的控制下，控制所述第三个第二节点与第一电压端之间连通。
如图45所示，在图44所示的驱动电路的实施例的基础上，所述驱动电路还包括第三个第二节点控制电路320；
所述第三个第二节点控制电路320分别与第三个第三控制节点NC3-3、第三个第二节点N3-2和第一电压端V1电连接，用于在所述第三个第三控制节点NC3-3的电位的控制下，控制所述第三个第二节点N3-2与所述第一电压端V1之间连通。
图45所示的驱动电路的至少一实施例在工作时，当第三个第三控制节点NC3-3的电位为有效电压时，所述第三个第二节点N3-2的电位可以为第一电压。
可选的，所述第三个第二节点控制电路包括第三个第四晶体管；
所述第三个第四晶体管的栅极与所述第三个第三控制节点电连接，所述第三个第四晶体管的第一极与所述第三个第二节点电连接，所述第三个第四晶体管的第二极与第一电压端电连接。
可选的，所述第三输出电路包括第三个第五晶体管、第三个第六晶体管和第三个第二电容；
所述第三个第五晶体管的栅极与所述第三个第二节点电连接，所述第三个第五晶体管的第一极与第一电压端电连接，所述第三个第五晶体管的第二极与所述输出驱动端电连接；
所述第三个第六晶体管的栅极与所述第三个第三控制节点电连接，所述第三个第六晶体管的第一极与所述输出驱动端电连接，所述第三个第六晶体管的第二极与第二电压端电连接；
所述第三个第二电容的第一端与所述第三个第二节点电连接，所述第三个第二电容的第二端与所述第一电压端电连接。
本公开至少一实施例所述的驱动电路还包括第三初始化电路；
所述第三初始化电路分别与初始控制端、第二电压端和第三个第一节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述第三个第一节点与所述第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第三初始化电路，在显示装置开机时，第三初始化电路在初始控制信号的控制下，控制第三个第一节点与第二电压端之间连通，以控制第三个第一节点的电位为第二电压，第三输出控制电路在所述第三个第一节点的电位的控制下，控制所述第三个第一控制节点与所述第三个第二节点之间连通。
在本公开至少一实施例中，所述驱动电路还包括第三个第一节点控制电路；
所述第三个第一节点控制电路分别与第三个第四节点、第二电压端和所述第三个第一节点电连接，用于在所述第三个第四节点的电位的控制下，控制所述第三个第一节点与所述第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第三个第一节点控制电路，第三个第一节点控制电路在所述第三个第四节点的电位的控制下，控制所述第三个第一节点与第二电压端之间连通；在第N级驱动信号提供阶段之后，当第三个第四节点的电位为有效电压时，第三个第一节点控制电路控制第三个第一节点与第二电压端之间连通，以使得第三个第一节点的电位为第二电压，第三输出控制电路在所述第三个第一节点的电位的控制下，控制所 述第三个第一控制节点与所述第三个第二节点之间连通。
在本公开至少一实施例中，当所述第三个第一节点控制电路包括的晶体管为p型晶体管时，所述有效电压可以为低电压，当所述第三个第一节点控制电路包括的晶体管为n型晶体管时，所述有效电压可以为高电压。
如图46所示，在图45所示的驱动电路的至少一实施例的基础上，所述驱动电路还可以包括第三初始化电路321和第三个第一节点控制电路322；
所述第三初始化电路321分别与初始控制端NCX、第三个第一节点N3-1和第二电压端V2电连接，用于在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第三个第一节点N3-1与所述第二电压端V2之间连通；
所述第三个第一节点控制电路322分别与第三个第四节点N3-4、第三个第一节点N3-1和第二电压端V2电连接，用于在所述第三个第四节点N3-4的电位的控制下，控制所述第三个第一节点N3-1与第二电压端V2之间连通。
可选的，所述第三初始化电路包括第三个第七晶体管；
所述第三个第七晶体管的栅极与所述初始控制端电连接，所述第三个第七晶体管的第一极与所述第三个第一节点电连接，所述第三个第七晶体管的第二极与第二电压端电连接。
可选的，所述第三个第一节点控制电路包括第三个第八晶体管；
所述第三个第八晶体管的栅极与所述第三个第四节点电连接，所述第三个第八晶体管的第一极与所述第三个第一节点电连接，所述第三个第八晶体管的第二极与第二电压端电连接。
本公开至少一实施例所述的驱动电路还包括第三个第三控制节点控制电路；
所述第三个第三控制节点控制电路分别与第三个第一节点、第三个第五节点、第三个第二控制节点、第三个第三控制节点和第三个第六节点电连接，用于在所述第三个第一节点的电位的控制下，控制所述第三个第五节点与所述第三个第三控制节点之间连通，在所述第三个第六节点的电位的控制下，控制所述第三个第二控制节点与所述第三个第六节点之间连通，并控制所述第三个第六节点与所述第三个第三控制节点之间连通。
在具体实施时，所述驱动电路可以包括第三个第三控制节点控制电路，第三个第三控制节点控制电路在第三个第一节点的电位和第三个第六节点的电位的控制下，控制所述第三个第三控制节点的电位。
如图47所示，在图46所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第三个第三控制节点控制电路330；
所述第三个第三控制节点控制电路330分别与第三个第一节点N3-1、第三个第五节点N3-5、第三个第二控制节点NC3-2、第三个第三控制节点NC3-3和第三个第六节点N3-6电连接，用于在所述第三个第一节点N3-1的电位的控制下，控制所述第三个第五节点N3-5与所述第三个第三控制节点NC3-3之间连通，在所述第三个第六节点N3-6的电位的控制下，控制所述第三个第二控制节点NC3-2与所述第三个第六节点N3-6之间连通，并控制 所述第三个第六节点N3-6与所述第三个第三控制节点NC3-3之间连通。
可选的，所述第三个第三控制节点控制电路包括第三个第九晶体管、第三个第十晶体管和第三个第十一晶体管；
所述第三个第九晶体管的栅极与所述第三个第一节点电连接，所述第三个第九晶体管的第一极与所述第三个第五节点电连接，所述第三个第九晶体管的第二极与所述第三个第三控制节点电连接；
所述第三个第十晶体管的栅极与所述第三个第十晶体管的第二极都和所述第三个第六节点电连接，所述第三个第十晶体管的第一极与所述第三个第二控制节点电连接；
所述第三个第十一晶体管的栅极与所述第三个第十一晶体管的第一极都与所述第三个第六节点电连接，所述第三个第十一晶体管的第二极与第三个第三控制节点电连接。
在本公开至少一实施例中，所述第三驱动信号生成电路包括第三个第一驱动输出电路、第三个第二驱动输出电路、第三个第一控制节点控制电路和第三个第二控制节点控制电路；
所述第三个第一控制节点控制电路用于控制第三个第一控制节点的电位；
所述第三个第二控制节点控制电路用于控制第三个第二控制节点的电位；
所述第三个第一驱动输出电路分别与所述第三个第一控制节点、第一电压端和第N级驱动信号输出端电连接，用于在所述第三个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；
所述第三个第二驱动输出电路分别与所述第三个第二控制节点、第二电压端和第N级驱动信号输出端电连接，用于在所述第三个第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
如图48所示，在图47所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第三个第一控制节点控制电路331、第三个第二控制节点控制电路332、第三个第一驱动输出电路333和第三个第二驱动输出电路334；
所述第三个第一控制节点控制电路331与第三个第一控制节点NC3-1电连接，用于控制第三个第一控制节点NC3-1的电位；
所述第三个第二控制节点控制电路332与第三个第二控制节点NC3-2电连接，用于控制第三个第二控制节点NC3-2的电位；
所述第三个第一驱动输出电路333分别与第三个第一控制节点NC3-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第三个第一控制节点NC3-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第三个第二驱动输出电路334分别与第三个第二控制节点NC3-2、第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第三个第二控制节点NC3-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
在本公开至少一实施例中，所述第三个第一控制节点控制电路包括第三个第七节点控 制电路、第三个第八节点控制电路、第三个第三节点控制电路和第三个第一控制电路；
所述第三个第七节点控制电路分别与第三个第七节点、第二电压端、第一时钟信号端和第三个第五节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第三个第七节点与所述第二电压端之间连通，在所述第三个第五节点的电位的控制下，控制所述第三个第七节点与所述第一时钟信号端之间连通；
所述第三个第八节点控制电路分别与第二电压端、第三个第七节点和第三个第八节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第三个第七节点与所述第三个第八节点之间连通；
所述第三个第三节点控制电路分别与第三个第八节点、第二时钟信号端和第三个第三节点电连接，用于在所述第三个第八节点的电位的控制下，控制所述三节点与所述第二时钟信号端电连接，并根据所述第三个第八节点的电位控制第三个第三节点的电位；
所述第三个第一控制电路分别与第二时钟信号端、第三个第三节点、第三个第一控制节点、第三个第五节点和第一电压端电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第三个第三节点与所述第三个第一控制节点之间连通，并在所述第三个第五节点的电位的控制下，控制所述第三个第一控制节点与所述第一电压端之间连通。
在具体实施时，所述第三个第一控制节点控制电路可以包括第三个第七节点控制电路、第三个第八节点控制电路、第三个第三节点控制电路和第三个第一控制电路；第三个第七节点控制电路在第一时钟信号和第三个第五节点的电位的控制下，控制第三个第七节点的电位；第三个第八节点控制电路在第二电压信号的控制下，控制所述第三个第七节点与所述第三个第八节点之间连通；第三个第三节点控制电路在第三个第八节点的电位的控制下，控制第三个第三节点与所述第二时钟信号端电连接，并根据第三个第八节点的电位控制第三个第三节点的电位；第三个第一控制电路在第二时钟信号的控制下，控制第三个第三节点与第三个第一控制节点之间连通，并在第三个第五节点的电位的控制下，控制第三个第一控制节点与第一电压端之间连通。
在本公开至少一实施例中，所述第三个第二控制节点控制电路包括第三个第六节点控制电路、第三个第五节点控制电路、第三个第九节点控制电路、第三个第四节点控制电路和第三个第二控制电路；
所述第三个第六节点控制电路分别与第二电压端、第三个第九节点、所述第三个第六节点和第三个第四节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第三个第九节点与所述第三个第六节点之间连通，并根据所述第三个第四节点的电位控制所述第三个第六节点的电位；
所述第三个第五节点控制电路分别与第N-1级驱动信号输出端、第一时钟信号端、第三个第五节点、初始控制端和第一电压端电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第三个第五节点与第N-1级驱动信号输出端之间连通，在所 述初始控制端提供的初始控制信号的控制下，控制所述第三个第五节点与所述第一电压端之间连通；
所述第三个第九节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端和第三个第九节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第三个第九节点与所述第N-1级驱动信号输出端之间连通；
所述第三个第四节点控制电路分别与第三个第七节点、第一电压端、第三个第四节点、第二时钟信号端和第三个第六节点电连接，用于在所述第三个第七节点的电位的控制下，控制所述第三个第四节点与所述第一电压端之间连通，并在所述第三个第六节点的电位的控制下，控制所述第三个第四节点与所述第二时钟信号端之间连通；
所述第三个第二控制电路分别与第二电压端、第三个第五节点和第三个第二控制节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第三个第五节点与所述第三个第二控制节点之间连通。
在具体实施时，所述第三个第二控制节点控制电路可以包括第三个第六节点控制电路、第三个第五节点控制电路、第三个第九节点控制电路、第三个第四节点控制电路和第三个第二控制电路；第三个第四节点控制电路在所述第三个第七节点的电位和第三个第六节点的电位的控制下，控制所述第三个第四节点的电位；第三个第六节点控制电路在第二电压信号的控制下，控制第三个第九节点与第三个第六节点之间连通，并根据第三个第四节点的电位控制第三个第六节点的电位；第三个第五节点控制电路在第一时钟信号的控制下，控制第三个第五节点与第N-1级驱动信号输出端之间连通，在初始控制信号的控制下，控制第三个第五节点与第一电压端之间连通；第三个第九节点控制电路在第一时钟信号的控制下，控制第三个第九节点与第N-1级驱动信号输出端之间连通；第三个第四节点控制电路在第三个第七节点的电位的控制下，控制第三个第四节点与所述第一电压端之间连通，并在第三个第六节点的电位的控制下，控制第三个第四节点与第二时钟信号端之间连通；第三个第二控制电路在第二电压信号的控制下，控制第三个第五节点与第三个第二控制节点之间连通。
如图49所示，在图48所示的驱动电路的至少一实施例的基础上，所述第三个第一控制节点控制电路包括第三个第七节点控制电路341、第三个第八节点控制电路342、第三个第三节点控制电路343和第三个第一控制电路344；
所述第三个第七节点控制电路341分别与第三个第七节点N3-7、第二电压端V2、第一时钟信号端GCK和第三个第五节点N3-5电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第三个第七节点N3-7与所述第二电压端V2之间连通，在所述第三个第五节点N3-5的电位的控制下，控制所述第三个第七节点N3-7与所述第一时钟信号端GCK之间连通；
所述第三个第八节点控制电路342分别与第二电压端V2、第三个第七节点N3-7和第三个第八节点N3-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下， 控制所述第三个第七节点N3-7与所述第三个第八节点N3-8之间连通；
所述第三个第三节点控制电路343分别与第三个第八节点N3-8、第二时钟信号端GCB和第三个第三节点N3-3电连接，用于在所述第三个第八节点N3-8的电位的控制下，控制所述第三个第三节点N3-3与所述第二时钟信号端GCB电连接，并根据所述第三个第八节点N3-8的电位控制第三个第三节点N3-3的电位；
所述第三个第一控制电路344分别与第二时钟信号端GCB、第三个第三节点N3-3、第三个第一控制节点NC3-1、第三个第五节点N3-5和第一电压端V1电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第三个第三节点N3-3与所述第三个第一控制节点NC3-1之间连通，并在所述第三个第五节点N3-5的电位的控制下，控制所述第三个第一控制节点NC3-1与所述第一电压端V1之间连通；
所述第三个第二控制节点控制电路包括第三个第六节点控制电路351、第三个第五节点控制电路352、第三个第九节点控制电路353、第三个第四节点控制电路354和第三个第二控制电路355；
所述第三个第六节点控制电路351分别与第二电压端V2、第三个第九节点N3-9、所述第三个第六节点N3-6和第三个第四节点N3-4电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第三个第九节点N3-9与所述第三个第六节点N3-6之间连通，并根据所述第三个第四节点N3-4的电位控制所述第三个第六节点N3-6的电位；
所述第三个第五节点控制电路352分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、第三个第五节点N3-5、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第三个第五节点N3-5与第N-1级驱动信号输出端NS(N-1)之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第三个第五节点N3-5与所述第一电压端V1之间连通；
所述第三个第九节点控制电路353分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第三个第九节点N3-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第三个第九节点N3-9与所述第N-1级驱动信号输出端NS(N-1)之间连通；
所述第三个第四节点控制电路354分别与第三个第七节点N3-7、第一电压端V1、第三个第六节点N3-6、第三个第四节点N3-4和第二时钟信号端GCB电连接，用于在所述第三个第七节点N3-7的电位的控制下，控制所述第三个第四节点N3-4与所述第一电压端V1电连接，在所述第三个第六节点N3-6的电位的控制下，控制所述第三个第四节点N3-4与所述第二时钟信号端GCB之间连通；
所述第三个第二控制电路355分别与第二电压端V2、第三个第五节点N3-5和第三个第二控制节点NC3-2电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第三个第五节点N3-5与所述第三个第二控制节点NC3-2之间连通。
可选的，所述第三个第七节点控制电路包括第三个第十二晶体管和第三个第十三晶体 管，所述第三个第八节点控制电路包括第三个第十四晶体管，所述第三个第三节点控制电路包括第三个第十五晶体管和第三个第三电容，所述第三个第一控制电路包括第三个第十六晶体管和第三个第十七晶体管；
所述第三个第十二晶体管的栅极与第一时钟信号端电连接，所述第三个第十二晶体管的第一极与第二电压端电连接，所述第三个第十二晶体管的第二极与第三个第七节点电连接；
所述第三个第十三晶体管的栅极与第三个第五节点电连接，所述第三个第十三晶体管的第一极与所述第三个第七节点电连接，所述第三个第十三晶体管的第二极与第一时钟信号端电连接；
所述第三个第十四晶体管的栅极与第二电压端电连接，所述第三个第十四晶体管的第一极与所述第三个第七节点电连接，所述第三个第十四晶体管的第二极与所述第三个第八节点电连接；
所述第三个第十五晶体管的栅极与所述第三个第八节点电连接，所述第三个第十五晶体管的第一极与第二时钟信号端电连接，所述第三个第十五晶体管的第二极与所述第三个第三节点电连接；
所述第三个第十六晶体管的栅极与所述第二时钟信号端电连接，所述第三个第十六晶体管的第一极与所述第三个第三节点电连接，所述第三个第十六晶体管的第二极与第三个第一控制节点电连接；
所述第三个第十七晶体管的栅极与第三个第五节点电连接，所述第三个第十七晶体管的第一极与第三个第一控制节点电连接，所述第三个第十七晶体管的第二极与第一电压端电连接。
可选的，所述第三个第六节点控制电路包括第三个第十八晶体管和第三个第四电容，所述第三个第五节点控制电路包括第三个第十九晶体管和第二十晶体管，所述第三个第九节点控制电路包括第三个第二十一晶体管，所述第三个第四节点控制电路包括第三个第二十二晶体管和第三个第二十三晶体管，所述第三个第二控制电路包括第三个第二十四晶体管；
所述第三个第十八晶体管的栅极与第二电压端电连接，所述第三个第十八晶体管的第一极与第三个第九节点电连接，所述第三个第十八晶体管的第二极与第三个第六节点电连接；
所述第三个第四电容的第一端与所述第三个第四节点电连接，所述第三个第四电容的第二端与所述第三个第六节点电连接；
所述第三个第十九晶体管的栅极与第一时钟信号端电连接，所述第三个第十九晶体管的第一极与第N-1级驱动信号输出端电连接，所述第三个第十九晶体管的第二极与第三个第五节点电连接；
所述第二十晶体管的栅极与初始控制端电连接，所述第二十晶体管的第一极与第一电 压端电连接，所述第二十晶体管的第二极与所述第三个第五节点电连接；
所述第三个第二十一晶体管的栅极与第一时钟信号端电连接，所述第三个第二十一晶体管的第一极与第N-1级驱动信号输出端电连接，所述第三个第二十一晶体管的第二极与第三个第九节点电连接；
所述第三个第二十二晶体管的栅极与第三个第七节点电连接，所述第三个第二十二晶体管的第一极与第一电压端电连接，所述第三个第二十二晶体管的第二极与第三个第四节点电连接；
所述第三个第二十三晶体管的栅极与第三个第六节点电连接，所述第三个第二十三晶体管的第一极与第三个第四节点电连接，所述第三个第二十三晶体管的第二极与第二时钟信号端电连接；
所述第三个第二十四晶体管的栅极与第二电压端电连接，所述第三个第二十四晶体管的第一极与第三个第九节点电连接，所述第三个第二十四晶体管的第二极与第三个第二控制节点电连接。
可选的，所述第三个第一驱动输出电路包括第二十五晶体管和第三个第五电容，所述第三个第二驱动输出电路包括第三个第二十六晶体管和第三个第六电容；
所述第二十五晶体管的栅极与所述第三个第一控制节点电连接，所述第二十五晶体管的第一极与第一电压端电连接，所述第二十五晶体管的第二极与第N级驱动信号输出端电连接；
第三个第五电容的第一端与所述第三个第一控制节点电连接，第三个第五电容的第二端与第一电压端电连接；
所述第三个第二十六晶体管的栅极与第三个第二控制节点电连接，所述第三个第二十六晶体管的第一极与第N级驱动信号输出端电连接，所述第三个第二十六晶体管的第二极与第二电压端电连接；
所述第三个第六电容的第一端与所述第N级驱动信号输出端电连接，所述第三个第六电容的第二端与第二电压端电连接。
如图50所示，在图49所示的驱动电路的至少一实施例的基础上,
所述第三选通电路包括第三个第一晶体管T3-1和第三个第二晶体管T3-2；
所述第三个第一晶体管T3-1的栅极与第N级驱动信号输出端NS(N)电连接，所述第三个第一晶体管T3-1的漏极与所述第三个第一节点N3-1电连接，所述第三个第一晶体管T3-1的源极与所述第三个第二晶体管T3-2的漏极电连接；
所述第三个第二晶体管T3-2的栅极与第N-1级第三个第三节点N3(N-1)电连接，所述第三个第二晶体管T3-2的源极与所述选通输入端VCT电连接；
所述第三输出控制电路包括第三个第三晶体管T3-3；
所述第三个第三晶体管T3-3的栅极与所述第三个第一节点N3-1电连接，所述第三个第三晶体管T3-3的源极与所述第三个第一控制节点NC3-1电连接，所述第三个第三晶体 管T3-3的漏极与所述第三个第二节点N3-2电连接；
所述第三电压控制电路包括第三个第一电容C3-1；
所述第三个第一电容C3-1的第一端与所述第三个第一节点N3-1电连接，所述第三个第一电容C3-1的第二端与所述第三个第二节点N3-2电连接；
所述第三个第二节点控制电路包括第三个第四晶体管T3-4；
所述第三个第四晶体管T3-4的栅极与所述第三个第三控制节点NC3-3电连接，所述第三个第四晶体管T3-4的源极与所述第三个第二节点N3-2电连接，所述第三个第四晶体管T3-4的漏极与高电压端VGH电连接；
所述第三输出电路包括第三个第五晶体管T3-5、第三个第六晶体管和第三个第二电容C3-2；
所述第三个第五晶体管T3-5的栅极与所述第三个第二节点N2电连接，所述第三个第五晶体管T3-5的源极与高电压端VGH电连接，所述第三个第五晶体管T3-5的漏极与所述输出驱动端NO(N)电连接；
所述第三个第六晶体管T3-6的栅极与所述第三个第三控制节点NC3-3电连接，所述第三个第六晶体管T3-6的源极与所述输出驱动端NO(N)电连接，所述第三个第六晶体管T3-6的漏极与低电压端VGL电连接；
所述第三个第二电容C3-2的第一端与所述第三个第二节点N3-2电连接，所述第三个第二电容C3-2的第二端与所述高电压端VGH电连接；
所述第三初始化电路包括第三个第七晶体管T3-7；
所述第三个第七晶体管T3-7的栅极与所述初始控制端NCX电连接，所述第三个第七晶体管T3-7的源极与所述第三个第一节点N3-1电连接，所述第三个第七晶体管T3-7的漏极与低电压端VGL电连接；
所述第三个第一节点控制电路包括第三个第八晶体管T3-8；
所述第三个第八晶体管T3-8的栅极与所述第三个第四节点N3-4电连接，所述第三个第八晶体管T3-8的源极与所述第三个第一节点N3-1电连接，所述第三个第八晶体管T3-8的漏极与低电压端VGL电连接；
所述第三个第三控制节点控制电路包括第三个第九晶体管T3-9、第三个第十晶体管T3-10和第三个第十一晶体管T3-11；
所述第三个第九晶体管T3-9的栅极与所述第三个第一节点N3-1电连接，所述第三个第九晶体管T3-9的漏极与所述第三个第五节点N3-5电连接，所述第三个第九晶体管T3-9的源极与所述第三个第三控制节点NC3-3电连接；
所述第三个第十晶体管T3-10的栅极与所述第三个第十晶体管T3-10的源极都和所述第三个第六节点N3-6电连接，所述第三个第十晶体管T3-10的漏极与所述第三个第二控制节点NC3-2电连接；
所述第三个第十一晶体管T3-11的栅极与所述第三个第十一晶体管T3-11的源极都与 所述第三个第六节点N3-6电连接，所述第三个第十一晶体管T3-11的漏极与第三个第三控制节点NC3-3电连接；
所述第三个第七节点控制电路包括第三个第十二晶体管T3-12和第三个第十三晶体管T3-13，所述第三个第八节点控制电路包括第三个第十四晶体管T3-14，所述第三个第三节点控制电路包括第三个第十五晶体管T3-15和第三个第三电容C3-3，所述第三个第一控制电路包括第三个第十六晶体管T3-16和第三个第十七晶体管T3-17；
所述第三个第十二晶体管T3-12的栅极与第一时钟信号端GCK电连接，所述第三个第十二晶体管T3-12的源极与低电压端VGL电连接，所述第三个第十二晶体管T3-12的漏极与第三个第七节点N3-7电连接；
所述第三个第十三晶体管T3-13的栅极与第三个第五节点N3-5电连接，所述第三个第十三晶体管T3-13的源极与所述第三个第七节点N3-7电连接，所述第三个第十三晶体管T3-13的漏极与第一时钟信号端GCK电连接；
所述第三个第十四晶体管T3-14的栅极与低电压端VGL电连接，所述第三个第十四晶体管T3-14的源极与所述第三个第七节点N3-7电连接，所述第三个第十四晶体管T3-14的漏极与所述第三个第八节点N3-8电连接；
所述第三个第十五晶体管T3-15的栅极与所述第三个第八节点N3-8电连接，所述第三个第十五晶体管T3-15的源极与第二时钟信号端GCB电连接，所述第三个第十五晶体管T3-15的漏极与所述第三个第三节点N3-3电连接；
所述第三个第十六晶体管T3-16的栅极与所述第二时钟信号端GCB电连接，所述第三个第十六晶体管T3-16的源极与所述第三个第三节点N3-3电连接，所述第三个第十六晶体管T3-16的漏极与第三个第一控制节点NC3-1电连接；
所述第三个第十七晶体管T3-17的栅极与第三个第五节点N5电连接，所述第三个第十七晶体管T3-17的源极与第三个第一控制节点NC3-1电连接，所述第三个第十七晶体管T3-17的漏极与高电压端VGH电连接；
所述第三个第六节点控制电路包括第三个第十八晶体管T3-18和第三个第四电容C3-4，所述第三个第五节点控制电路包括第三个第十九晶体管T3-19和第三个第二十晶体管T3-20，所述第三个第九节点控制电路包括第三个第二十一晶体管T3-21，所述第三个第四节点控制电路包括第三个第二十二晶体管T3-22和第三个第二十三晶体管T3-23，所述第三个第二控制电路包括第三个第二十四晶体管T3-24；
所述第三个第十八晶体管T3-18的栅极与低电压端VGL电连接，所述第三个第十八晶体管T3-18的源极与第三个第九节点N3-9电连接，所述第三个第十八晶体管T3-18的漏极与第三个第六节点N3-6电连接；
所述第三个第四电容C3-4的第一端与所述第三个第四节点N3-4电连接，所述第三个第四电容C3-4的第二端与所述第三个第六节点N3-6电连接；
所述第三个第十九晶体管T3-19的栅极与第一时钟信号端GCK电连接，所述第三个 第十九晶体管T3-19的源极与第N-1级驱动信号输出端NS(N-1)电连接，所述第三个第十九晶体管T3-19的漏极与第三个第五节点N3-5电连接；
所述第三个第二十晶体管T3-20的栅极与初始控制端NCX电连接，所述第三个第二十晶体管T3-20的源极与高电压端VGH电连接，所述第三个第二十晶体管T3-20的漏极与所述第三个第五节点N3-5电连接；
所述第三个第二十一晶体管T3-21的栅极与第一时钟信号端GCK电连接，所述第三个第二十一晶体管T3-21的源极与第N-1级驱动信号输出端NS(N-1)电连接，所述第三个第二十一晶体管T3-21的漏极与第三个第九节点N3-9电连接；
所述第三个第二十二晶体管T3-22的栅极与第三个第七节点N3-7电连接，所述第三个第二十二晶体管T3-22的源极与高电压端VGH电连接，所述第三个第二十二晶体管T3-22的漏极与第三个第四节点N3-4电连接；
所述第三个第二十三晶体管T3-23的栅极与第三个第六节点N3-6电连接，所述第三个第二十三晶体管T3-23的源极与第三个第四节点N3-4电连接，所述第三个第二十三晶体管T3-23的漏极与第二时钟信号端GCB电连接；
所述第三个第二十四晶体管T3-24的栅极与低电压端VGL电连接，所述第三个第二十四晶体管T3-24的源极与第三个第九节点N3-9电连接，所述第三个第二十四晶体管T3-24的漏极与第三个第二控制节点NC3-2电连接；
所述第三个第一驱动输出电路包括第三个第二十五晶体管T3-25和第三个第五电容C3-5，所述第三个第二驱动输出电路包括第三个第二十六晶体管T3-26和第三个第六电容C3-6；
所述第三个第二十五晶体管T3-25的栅极与所述第三个第一控制节点NC3-1电连接，所述第三个第二十五晶体管T3-25的源极与高电压端VGH电连接，所述第三个第二十五晶体管T3-25的漏极与第N级驱动信号输出端NS(N)电连接；
第三个第五电容C3-5的第一端与所述第三个第一控制节点NC3-1电连接，第三个第五电容C3-5的第二端与高电压端VGH电连接；
所述第三个第二十六晶体管T3-26的栅极与第三个第二控制节点NC3-2电连接，所述第三个第二十六晶体管T3-26的源极与第N级驱动信号输出端NS(N)电连接，所述第三个第二十六晶体管T3-26的漏极与低电压端VGL电连接；
所述第三个第六电容C3-6的第一端与所述第N级驱动信号输出端NS(N)电连接，所述第三个第六电容C3-6的第二端与低电压端VGL电连接。
在图50所示的驱动电路的至少一实施例中，所有晶体管都为p型晶体管，但不以此为限。
在图50所示的驱动电路的至少一实施例中，第一电压端为高电压端，第二电压端为低电压端，但不以此为限。
在图50所示的驱动电路的至少一实施例中，所有晶体管都为p型晶体管，但不以此 为限。
在图50所示的驱动电路的至少一实施例中，N3-10为第三个第十节点。
在本公开至少一实施例中，所述第三驱动信号生成电路的结构并不限于如图22所示，所述第三驱动信号生成电路例如可以为16T3C电路、13T3C电路、12T3C电路、10T3C电路等，但不以此为限。
本公开图50所示的驱动电路的至少一实施例在工作时，
在第一阶段，当NS(N-1)输出低电压信号，GCK输出低电压信号，GCB输出高电压信号时，T3-19和T3-21打开，以将N3-5的电位和N3-9的电位拉低，T3-24和T3-18打开，以将NC3-2和N3-6的电位拉低，打开T3-26；N3-6的电位为低电压，保证T3-23打开，N3-5的电位为低电压，打开T3-13，GCK提供低电压信号，打开T3-12，T3-14打开，N3-7的电位和N3-8的电位为低电压，T3-15打开，以控制N3-3的电位为高电压，N3-5的电位为低电压，以打开T3-17，NC3-1的电位为高电压；T3-10和T3-11打开，NC3-2的电位和NC3-3的电位都为低电压；
在第二阶段，NS(N-1)输出低电压信号，GCK输出第一时钟信号的电位由低电压跳高为高电压，GCB输出低电压信号，T3-19和T3-21关闭，N3-5的电位为低电压，T3-12关闭，N3-5的电位维持为低电压，T3-13打开，T3-14打开，N3-7的电位和N3-8的电位为高电压，T3-15关断，N3-3的电位维持上一阶段的高电压，T3-16打开，以将NC3-1的电位维持为高电压，关闭T3-25；同时，N3-6的电位为低电压，打开T3-23，GCB将低电压信号写入N3-4，经过C3-4将N3-6的电位拉低至更低电压(比GCB提供的低电压信号的电压值低5V～10V)，T3-10和T3-11打开，将低电压信号写入NC3-2和N3-6(NC3-2的电位比GCB提供的低电压信号的电压值低3～8V)，充分打开T3-26，NS(N)输出低电压信号；NC3-3的电位为低电压，T3-6打开，NO(N)输出低电压信号；N3-4的电位为低电压，T3-8打开，以将N3-1的电位拉低；T3-9打开，以控制NC3-3的电位为低电压，T3-6打开，NO(N)输出低电压信号；由于N3-4的电位为低电压，则T3-8打开，以控制N3-1的电位为低电压，T3-3打开，以控制NC3-1与N3-2之间连通，N3-2的电位为高电压，T3-5关断；
在第三阶段，NS(N-1)输出高电压信号，GCK输出低电压信号，GCB输出高电压信号，T3-19和T3-21打开，以将N3-5的电位和N3-9的电位拉高，T3-24和T3-18打开，NC3-2的电位和N3-6的电位为高电压，T3-26关闭；N3-6的电位为高电压，T3-23关闭，N3-5的电位为高电压，T3-13关闭，GCK输出低电压信号，以打开T3-12，T3-14打开，以将N3-7的电位和N3-8的电位拉低，打开T3-15，GCB将高电压信号写入N3-3，T3-16关闭，N3-5的电位为高电压，以关闭T3-17，NC3-1的电位为高电压；保证T3-25关闭；T3-22打开，N3-4的电位为高电压，T3-8关断；NC3-1的电位和NC3-2的电位都为高电压，NS(N)持续输出低电压信号；T3-10和T3-11关断，
在第三阶段，N3(N-1)和NS(N)输出低电压信号，T3-1和T3-2打开，VCT与 N3-1之间连通；
在第三阶段，当VCT提供高电压信号时，N3-1的电位为高电压，T3-9关断，T3-3关断，N3-2的电位维持为高电压；T3-9关断，NC3-3与N3-5之间断开，N3-6的电位为高电压，T3-10和T3-11关断，NC3-3的电位维持为低电压，T3-6打开，NO(N)输出低电压信号；
在第三阶段，当VCT提供低电压信号时，N3-1的电位为低电压，T3-9打开，T3-3打开，NC3-1与N3-2之间连通，N3-2的电位为高电压，T3-5关断，T3-9打开，以控制NC3-3与N3-5之间连通，NC3-3的电位为高电压，NO(N)持续输出低电压信号；
在第四阶段，NS(N-1)输出高电压信号，GCK输出的第一时钟信号的电位由低电压跳高为高电压，GCB输出低电压信号，T3-19和T3-21关断，N3-7的电位维持为低电压，T3-14打开，N3-8的电位为低电压，T3-15打开，T3-16打开，以将低电压信号写入N3-3和NC3-1，T3-25打开，NS(N)输出高电压信号；同时，N3-6的电位为高电压，T3-23关闭，N3-4的电位维持为高电压，N3-6的电位维持为高电压；T3-10和T3-11关断；
在第四阶段，N3-3(N-1)输出高电压信号，T3-2关断，T3-7和T3-8关断；
当N3-1的电位为低电压时，T3-9打开，以控制N3-5与NC3-3之间连通，N3-5的电位为高电压，NC3-3的电位为高电压，T3-6关断；T3-3打开，以控制NC3-1与N3-2之间连通，N3-2的电位为低电压，T3-5打开，T3-6关断，NO(N)输出高电压信号；
当N1的电位为高电压时，T3-9关断，以控制N5与NC3-3之间断开，NC3-3的电位维持为高电压，NC3-3的电位维持第三阶段的低电压，T3-6保持开启；T3-3关断，以控制NC3-1与N3-2之间断开，N3-2的电位维持为高电压，T3-5关断，NO(N)持续输出低电压信号；
在第五阶段，NS(N-1)输出的第N-1级驱动信号的电位从高电压跳至低电压，GCK输出高电压信号，GCB输出低电压信号，T3-19和T3-21关断，N3-5的电位和N3-9的电位维持为高电压，其余节点的电位维持不变，保证NS(N)输出高电压信号；
在第六阶段，NS(N-1)输出低电压信号，GCK输出的第一时钟信号的电位从高电压跳至低电压，GCB输出高电压信号，T3-19和T3-21打开，控制N3-5的电位和N3-9的电位为低电压，T3-24和T3-18打开，NC3-2和N3-6的电位为低电压，打开T3-26，N3-6的电位为低电压，保证T3-23打开，N3-5的电位为低电压，以打开T3-13，T3-12打开，以将N3-7的电位和N3-8的电位拉低，打开T3-15，GCB将高电压信号写入N3-3，N3-5的电位为低电压，以打开T3-17，将NC3-1的电位拉高为高电压，保证T3-25关闭。
可选的，在开始显示时(也即在显示装置开机时)，在第一阶段之前的复位阶段，NC3-X输出低电压信号，T3-7打开，以控制N3-1的电位为低电压，T3-3打开，以控制NC3-1与N3-2之间连通；T3-9打开，以控制NC3-3与N3-5之间连通；T3-20打开，以控制N3-5和NC3-3的电位为高电压；此时NC3-1和N3-2为低电位,T3-25打开,T3-5打开，NS(N)和NO(N)都输出高电压信号，可以将有效显示区域中的所有像素电路包括的第二显示 控制晶体管M2都打开，清空存储电容Cst中残留的电荷，改善开机屏闪不良；
之后，当NS(N)和N3(N-1)都输出低电压信号时，T3-1和T3-2导通，以控制VCT与N3-1之间连通；
当VCT提供低电压信号时，N3-1的电位为低电压，C3-1维持N3-1的电位；T3-3打开，以控制NC3-1与N2之间连通，此时NC3-1的电位为高电压，N3-2的电位为高电压，T3-5关断，T3-9打开，以控制NC3-3与N3-5之间连通，NC3-3的电位为高电压，NO(N)持续输出低电压信号；
当VCT提供高电压信号时，N3-1的电位为高电压，T3-3关断，NC3-1与N3-2之间断开，C3-1控制N3-2的电位为高电压，T3-9关断，NC3-3与N3-5之间断开，N3-6的电位为高电压，T3-10和T3-11关断，NC3-3的电位维持为低电压，T3-6打开，NO(N)输出低电压信号；
之后，在第N级驱动信号提供阶段，NS(N)输出高电压信号，此时，NC3-1的电位为低电压，NC3-2的电位为高电压；当N3-1的电位为低电压时，T3-3打开，NC3-1与N3-2之间连通，N3-2的电位为低电压，T3-9打开，以控制N3-5与NC3-3之间连通，N3-5的电位为高电压，NC3-3的电位为高电压，T3-6关断；T3-5打开，T3-6关断，NO(N)输出高电压信号；
当N3-1的电位为高电压时，T3-3关断，NC3-1与N3-2之间断开，N3-2的电位维持为高电压，T3-9关断，以控制N3-5与NC3-3之间断开，NC3-3的电位维持为低电压，T3-6打开；T3-5关断，NO(N)持续输出低电压信号；
在第N级驱动信号提供阶段之后，当N3-4的电位为低电压时，T3-8打开，以控制N3-1与VGL之间连通，N3-1的电位为低电压，T3-3打开，以控制NC3-1与N3-2之间连通，此时，NC3-1的电位为高电压，NC3-2的电位为低电压，N3-2的电位为高电压，T3-9打开，以控制NC3-3与N3-5之间连通，当N3-5的电位和N3-6的电位都为低电压时，T3-10和T3-11打开，NC3-3的电位为低电压，NO(N)输出低电压信号。
本公开图50所示的驱动电路的至少一实施例在工作时，当N3-3(N-1)输出低电压信号，NS(N)输出低电压信号时，T3-1和T3-2打开，通过以上两个信号同时选通，可以获取一个高低频切换周期内的选通输入信号状态。
图51是本公开图50所示的驱动电路的至少一实施例的仿真工作时序图；
图52是本公开图50所示的驱动电路的至少一实施例的仿真工作时序图。
本公开图53所示的驱动电路的至少一实施例与本公开图50所示的驱动电路的至少一实施例的区别如下：不设置T3-8。
图54是本公开图53所示的驱动电路的至少一实施例的仿真工作时序图。
如图55所示，本公开实施例所述的驱动电路包括第四驱动信号生成电路410、第四选通电路411、第四输出控制电路412、第四输出电路413、第四电压控制电路414和第四个第二节点控制电路415；
所述第四驱动信号生成电路410分别与第四个第一控制节点NC4-1、第四个第二控制节点NC4-2和与第N级驱动信号输出端NS(N)电连接，用于在所述第四个第一控制节点NC4-1的电位和所述第四个第二控制节点NC4-2的电位的控制下，生成并通过所述第N级驱动信号输出端NS(N)输出第N级驱动信号；N为正整数；
所述第四选通电路411分别与第四个第一节点N4-1、选通输入端VCT和选通控制端CX电连接，用于在所述选通控制端CX提供的选通控制信号的控制下，控制所述选通输入端VCT提供的选通输入信号写入所述第四个第一节点N4-1；
所述第四输出控制电路412分别与第四个第一节点N4-1、所述第四个第一控制节点NC4-1和第四个第二节点N4-2电连接，用于在所述第四个第一节点N4-1的电位的控制下，控制所述第四个第一控制节点NC4-1与所述第四个第二节点N4-2之间连通；
所述第四电压控制电路414分别与所述第四个第一节点N4-1和所述第四个第二节点N4-2电连接，用于根据所述第四个第一节点N4-1的电位控制所述第四个第二节点N4-2的电位；
所述第四个第二节点控制电路415分别与第四个第一节点N4-1、第四个第二节点N4-2和第一电压端V1电连接，用于在第四个第一节点N4-1的电位的控制下，控制第四个第二节点N4-2与第一电压端V1之间连通；
所述第四输出电路413分别与第四个第二节点N4-2、第四个第二控制节点NC4-2、第四个第一节点N4-1和第一电压端V1、第二电压端V2和输出驱动端NO(N)电连接，用于在所述第四个第二节点N4-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，在所述第四个第二控制节点NC4-2的电位的控制下，控制所述输出驱动端NO(N)与所述第二电压端V2之间连通，在所述第四个第一节点N4-1的电位的控制下，控制所述输出驱动端NO(N)与第二电压端V2之间连通。
本公开图55所示的驱动电路的实施例在工作时，第四驱动信号生成电路410在第四个第一控制节点NC4-1的电位和第四个第二控制节点NC4-2的电位的控制下，生成并通过第N级驱动信号输出端NS(N)输出第N级驱动信号；第四选通电路411在选通控制信号的控制下，控制将选通输入信号写入第四个第一节点N4-1；第四输出控制电路412在第四个第一节点N4-1的电位的控制下，控制第四个第一控制节点NC4-1与第四个第二节点N4-2之间连通；第四电压控制电路414根据第四个第一节点N4-1的电位控制第四个第二节点N4-2的电位；第四个第二节点控制电路415在第四个第一节点N4-1的电位的控制下，控制第四个第二节点N4-2与第一电压端V1之间连通；所述第四输出电路413在第四个第二节点N4-2的电位的控制下，控制输出驱动端NO(N)与第一电压端V1之间连通，在第四个第二控制节点NC4-2的电位的控制下，控制输出驱动端NO(N)与第二电压端V2之间连通，在第四个第一节点N4-1的电位的控制下，控制输出驱动端NO(N)与第二电压端V2之间连通。
在本公开至少一实施例中，所述第一电压端可以为高电压端，所述第二电压端可以为 低电压端，但不以此为限。
本公开图55所示的驱动电路的实施例可以为第N级驱动电路。
本公开图55所示的驱动电路的实施例在工作时，在一帧时间内，
在第N级驱动信号提供阶段之前，第四选通电路411在选通控制信号的控制下，将选通输入端VCT提供的选通输入信号写入第四个第一节点N4-1；
当所述选通输入信号为高电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第四个第一节点N4-1的电位为高电压，第四输出控制电路412在所述第四个第一节点N4-1的电位的控制下，控制所述第四个第一控制节点NC4-1与所述第四个第二节点N4-2之间断开，第四电压控制电路414根据所述第四个第一节点N4-1的电位控制所述第四个第二节点N4-2的电位为高电压，第四输出电路控制输出驱动端NO(N)维持输出低电压信号，可以控制相应行像素电路不更新像素电压；
当所述选通输入信号为低电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第四个第一节点N4-1的电位为低电压，所述第四输出控制电路412在所述第四个第一节点N4-1的电位的控制下，控制所述第四个第一控制节点NC4-1与所述第四个第二节点N4-2之间连通，以使得第四个第二节点N4-2的电位为低电压，第四输出电路413在所述第四个第二节点N4-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，以使得NO(N)输出高电压信号，可以控制相应行像素电路更新像素电压。
本公开实施例可以通过控制所述选通输入端VCT提供的选通输入信号，实现显示屏幕局部画面的更新，从而降低功耗，或通过显示画面局部更新实现穿戴产品、移动终端、NB(笔记本电脑)等OLED显示产品的超低功耗。
可选的，所述第四输出控制电路包括第四个第三晶体管，所述第四电压控制电路包括第四个第一电容；
所述第四个第三晶体管的栅极与第四个第一节点电连接，所述第四个第三晶体管的第一极与第四个第一控制节点电连接，所述第四个第三晶体管的第二极与所述第四个第二节点电连接；
所述第四个第一电容的第一端与第四个第二节点电连接，所述第四个第一电容的第二端与第一电压端电连接。
可选的，所述第四个第二节点控制电路包括第四个第四晶体管，所述第四输出电路包括第四个第五晶体管、第四个第六晶体管、第四个第七晶体管和第四个第二电容；
所述第四个第四晶体管的栅极与所述第四个第一节点电连接，所述第四个第四晶体管的第一极与第一电压端电连接，所述第四个第四晶体管的第二极与第四个第二节点电连接；
所述第四个第五晶体管的栅极与第四个第二节点电连接，所述第四个第五晶体管的第一极与第一电压端电连接，所述第四个第五晶体管的第二极与所述输出驱动端电连接；
所述第四个第六晶体管的栅极与第四个第二控制节点电连接，所述第四个第六晶体管 的第一极与所述输出驱动端电连接，所述第四个第六晶体管的第二极与第二电压端电连接；
所述第四个第七晶体管的栅极与第四个第一节点电连接，所述第四个第七晶体管的第一极与所述输出驱动端电连接，所述第四个第七晶体管的第二极与第二电压端电连接；
所述第四个第二电容的第一端与第四个第二节点电连接，所述第四个第二电容的第二端与第一电压端电连接。
本公开至少一实施例所述的驱动电路还包括第四初始化电路；
所述第四初始化电路分别与初始控制端、第四个第一节点和第二电压端电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述第四个第一节点与所述第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第四初始化电路，所述第四初始化电路用于在初始控制信号的控制下，控制所述第四个第一节点与第二电压端之间连通。
在本公开至少一实施例中，所述驱动电路还包括第四个第一节点控制电路；
所述第四个第一节点控制电路分别与第四个第四节点、第四个第一节点和第二电压端电连接，用于在所述第四个第四节点的电位的控制下，控制所述第四个第一节点与第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第四个第一节点控制电路；所述第四个第一节点控制电路在第四个第四节点的电位的控制下，控制第四个第一节点与第二电压端之间连通。
如图56所示，在图55所示的驱动电路的实施例的基础上，所述驱动电路还可以包括第四初始化电路421和第四个第一节点控制电路422；
所述第四初始化电路421分别与初始控制端NCX、第四个第一节点N4-1和第二电压端V2电连接，用于在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第四个第一节点N4-1与所述第二电压端V2之间连通；
所述第四个第一节点控制电路422分别与第四个第四节点N4-4、第四个第一节点N4-1和第二电压端V2电连接，用于在所述第四个第四节点N4-4的电位的控制下，控制所述第四个第一节点N4-1与第二电压端V2之间连通。
可选的，所述第四初始化电路包括第四个第八晶体管；
所述第四个第八晶体管的栅极与所述初始控制端电连接，所述第四个第八晶体管的第一极与第四个第一节点电连接，所述第四个第八晶体管的第二极与第二电压端电连接。
可选的，所述第四个第一节点控制电路包括第四个第九晶体管；
所述第四个第九晶体管的栅极与第四个第四节点电连接，所述第四个第九晶体管的第一极与第四个第一节点电连接，所述第四个第九晶体管的第二极与第二电压端电连接。
本公开至少一实施例所述的驱动电路还包括第四电压维持电路，所述第四电压维持电路包括第四个第一反相器、第四个第二反相器和第四维持控制电路；
所述第四个第一反相器的输入端与所述第四个第一节点电连接，所述第四个第一反相 器的输出端与第四个第五节点电连接，所述第四个第二反相器的输入端与所述第四个第五节点电连接，所述第四个第二反相器的输出端与第四个第六节点电连接；
所述第四个第一反相器用于对所述第四个第一节点的电位进行反相，并通过第四个第一反相器的输出端输出反相后的第四个第一节点的电位；
所述第四个第二反相器用于对其输入端的电位进行反相，并通过所述第四个第二反相器的输出端输出反相后的电位；
所述第四维持控制电路分别与维持控制端、所述第四个第六节点和所述第四个第一节点电连接，用于在所述维持控制端提供的维持控制信号的控制下，控制所述第四个第六节点与所述第四个第一节点之间连通或断开。
在具体实施时，所述驱动电路还可以包括第四电压维持电路，所述第四电压维持电路包括第四个第一反相器、第四个第二反相器和第四维持控制电路；第四个第一反相器对第四个第一节点的电位进行反相；第四个第二反相器对其输入端的电位进行反相；第四维持控制电路在维持控制信号的控制下，控制第四个第六节点与第四个第一节点之间连通；所述第四维持控制电路在维持控制信号的控制下，控制所述第四个第六节点与所述第四个第一节点之间连通或断开；
所述第四维持控制电路可以在所述第四选通电路控制将所述选通输入信号写入所述第四个第一节点时，控制第四个第六节点与第四个第一节点之间断开，以不影响第四个第一节点的电位。
本公开至少一实施例所述的驱动电路在工作时，通过增设第四电压维持电路，第四电压维持电路包括的第四个第一反相器和第四个第二反相器可以当第四个第一节点的电位为高电压时，控制第四个第二反相器的输出端与高电压端之间连通，可以使得第四个第二反相器的输出端的电位高于第四个第一节点的电位，并可以当第四个第一节点的电位为低电压时，控制第四个第二反相器的输出端与低电压端之间连通，可以使得第四个第二反相器的输出端的电位低于第四个第一节点的电位，并通过第四电压维持电路包括的第四维持控制电路可以在第N级驱动信号输出阶段，控制第四个第二反相器的输出端与第四个第一节点之间连通，进而可以提升第四个第一节点的电位的绝对值，使得第四个第一节点能够更好的控制第四输出控制电路包括的栅极与第四个第一节点电连接的晶体管。
如图57所示，在图56所示的驱动电路的至少一实施例的基础上，本公开至少一实施例所述的驱动电路还可以包括第四电压维持电路，所述第四电压维持电路包括第四个第一反相器F41、第四个第二反相器F42和第四维持控制电路W41；所述维持控制端包括第N-1级驱动信号输出端NS(N-1)和第一时钟信号端GCK；
所述第四个第一反相器F41的输入端与所述第四个第一节点N4-1电连接，所述第四个第一反相器F41的输出端与第四个第五节点N4-5电连接，所述第四个第二反相器F42的输入端与所述第四个第五节点N4-5电连接，所述第四个第二反相器F42的输出端与第四个第六节点N4-6电连接；
所述第四个第一反相器F41用于对所述第四个第一节点N4-1的电位进行反相，并通过第四个第一反相器F41的输出端输出反相后的第四个第一节点N4-1的电位；
所述第四个第二反相器F42用于对其输入端的电位进行反相，并通过所述第四个第二反相器F42的输出端输出反相后的电位；
所述第四维持控制电路W41分别与第N-1级驱动信号输出端NS(N-1)、第一时钟信号端GCK、所述第四个第六节点N4-6和所述第四个第一节点N4-1电连接，用于在第N-1级驱动信号输出端NS(N-1)提供的第N-1级驱动信号的控制下，控制所述第四个第六节点N4-6与所述第四个第一节点N4-1之间连通或断开，在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第四个第六节点N4-6与所述第四个第一节点N4-1之间连通或断开。
在图57所示的至少一实施例中，第N-1级驱动信号输出端可以被替换为第二时钟信号端，但不以此为限。
在本公开至少一实施例中，所述维持控制端包括第一维持控制端和第二维持控制端；
所述第四维持控制电路包括第四个第十晶体管和第四个第十一晶体管；
所述第四个第十晶体管的栅极与第一维持控制端电连接，所述第四个第十晶体管的第一极与所述第四个第一节点电连接，所述第四个第十晶体管的第二极与所述第四个第六节点电连接；
所述第四个第十一晶体管的栅极与第二维持控制端电连接，所述第四个第十一晶体管的第一极与所述第四个第六节点电连接，所述第四个第十一晶体管的第二极与所述第四个第一节点电连接；
所述第四个第十晶体管为p型晶体管，所述第四个第十一晶体管为n型晶体管；
所述第一维持控制端为第N-1级驱动信号端，所述第二维持控制端为第一时钟信号端；或者，
所述第一维持控制端为第二时钟信号端，所述第二维持控制端为第一时钟信号端。
可选的，所述第四个第一反相器包括第四个第十二晶体管和第四个第十三晶体管，所述第四个第二反相器包括第四个第十四晶体管和第四个第十五晶体管；
所述第四个第十二晶体管的栅极与所述第四个第一节点电连接，所述第四个第十二晶体管的第一极与第一电压端电连接，所述第四个第十二晶体管的第二极与第四个第五节点电连接；
所述第四个第十三晶体管的栅极与所述第四个第一节点电连接，所述第四个第十三晶体管的第一极与所述第四个第五节点电连接，所述第四个第十三晶体管的第二极与第二电压端电连接；
所述第四个第十二晶体管为p型晶体管，所述第四个第十三晶体管为n型晶体管；
所述第四个第十四晶体管的栅极与所述第四个第五节点电连接，所述第四个第十四晶体管的第一极与所述第一电压端电连接，所述第四个第十四晶体管的第二极与第四个第六 节点电连接；
所述第四个第十五晶体管的栅极与所述第四个第五节点电连接，所述第四个第十五晶体管的第一极与所述第四个第六节点电连接，所述第四个第十五晶体管的第二极与第二电压端电连接；
所述第四个第十四晶体管为p型晶体管，所述第四个第十五晶体管为n型晶体管。
在本公开至少一实施例中，所述第四驱动信号生成电路包括第四个第一控制节点控制电路、第四个第二控制节点控制电路、第四个第一驱动输出电路和第四个第二驱动输出电路；
所述第四个第一控制节点控制电路用于控制第四个第一控制节点的电位；
所述第四个第二控制节点控制电路用于控制第四个第二控制节点的电位；
所述第四个第一驱动输出电路分别与第四个第一控制节点、第一电压端和第N级驱动信号输出端电连接，用于在所述第四个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；
所述第四个第二驱动输出电路分别与第四个第二控制节点、第N级驱动信号输出端和第二电压端电连接，用于在所述第四个第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
在具体实施时，所述第四驱动信号生成电路可以包括第四个第一控制节点控制电路、第四个第二控制节点控制电路、第四个第一驱动输出电路和第四个第二驱动输出电路；第四个第一控制节点控制电路控制第四个第一控制节点的电位；第四个第二控制节点控制电路控制第二控制节点的电位；第四个第一驱动输出电路在第四个第一控制节点的电位的控制下，控制第N级驱动信号输出端与第一电压端之间连通；第四个第二驱动输出电路分别在第四个第二控制节点的电位的控制下，控制第N级驱动信号输出端与第二电压端之间连通。
如图58所示，在图56所示的驱动电路的至少一实施例的基础上，所述第四驱动信号生成电路包括第四个第一控制节点控制电路431、第四个第二控制节点控制电路432、第四个第一驱动输出电路433和第四个第二驱动输出电路434；
所述第四个第一控制节点控制电路431与第四个第一控制节点NC4-1电连接，用于控制第四个第一控制节点NC4-1的电位；
所述第四个第二控制节点控制电路432与第四个第二控制节点NC4-2电连接，用于控制第四个第二控制节点NC4-2的电位；
所述第四个第一驱动输出电路433分别与第四个第一控制节点NC4-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第四个第一控制节点NC4-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第四个第二驱动输出电路434分别与第四个第二控制节点NC4-2、第N级驱动信 号输出端NS(N)和第二电压端V2电连接，用于在所述第四个第二控制节点NC4-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
如图59所示，在图57所示的驱动电路的至少一实施例的基础上，所述第四驱动信号生成电路包括第四个第一控制节点控制电路431、第四个第二控制节点控制电路432、第四个第一驱动输出电路433和第四个第二驱动输出电路434；
所述第四个第一控制节点控制电路431与第四个第一控制节点NC4-1电连接，用于控制第四个第一控制节点NC4-1的电位；
所述第四个第二控制节点控制电路432与第四个第二控制节点NC4-2电连接，用于控制第四个第二控制节点NC4-2的电位；
所述第四个第一驱动输出电路433分别与第四个第一控制节点NC4-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第四个第一控制节点NC4-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第四个第二驱动输出电路434分别与第四个第二控制节点NC4-2、第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第四个第二控制节点NC4-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
在本公开至少一实施例中，所述第四个第一控制节点控制电路包括第四个第七节点控制电路、第四个第八节点控制电路、第四个第三节点控制电路和第四个第一控制电路；
所述第四个第七节点控制电路分别与第一时钟信号端、第二电压端、第四个第七节点和第四个第九节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第四个第七节点与所述第二电压端之间连通，在所述第四个第九节点的电位的控制下，控制所述第四个第七节点与所述第一时钟信号端之间连通；
所述第四个第八节点控制电路分别与第二电压端、第四个第七节点和第四个第八节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第四个第七节点与所述第四个第八节点之间连通；
所述第四个第三节点控制电路分别与第四个第八节点、第二时钟信号端和第四个第三节点电连接，用于在所述第四个第八节点的电位的控制下，控制所述第四个第三节点与所述第二时钟信号端之间连通，并根据所述第四个第八节点的电位，控制所述第四个第三节点的电位；
所述第四个第一控制电路分别与第二时钟信号端、第四个第三节点、第四个第一控制节点、第四个第九节点和第一电压端电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第四个第三节点与第四个第一控制节点之间连通，在所述第四个第九节点的电位的控制下，控制所述第四个第一控制节点与第一电压端之间连通。
在具体实施时，所述第四个第一控制节点控制电路可以包括第四个第七节点控制电路、第四个第八节点控制电路、第四个第三节点控制电路和第四个第一控制电路；所述第四个 第七节点控制电路控制第四个第七节点的电位；所述第四个第八节点控制电路控制第四个第八节点的电位；所述第四个第三节点控制电路控制第四个第三节点的电位；所述第四个第一控制电路控制第四个第一控制节点的电位。
在本公开至少一实施例中，所述第四个第二控制节点控制电路包括第四个第九节点控制电路、第四个第十节点控制电路、第四个第四节点控制电路、第四个第十一节点控制电路和第四个第二控制电路；
所述第四个第九节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端、第四个第九节点、初始控制端和第一电压端电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第四个第九节点与所述第N-1级驱动信号端之间连通，在所述初始控制端的初始控制信号的控制下，控制所述第四个第九节点与所述第一电压端之间连通；
所述第四个第十节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端和第四个第十节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第四个第十节点与第N-1级驱动信号输出端之间连通；
所述第四个第四节点控制电路分别与第一电压端、第四个第七节点、第四个第四节点、第四个第十一节点和第二时钟信号端电连接，用于在所述第四个第七节点的电位的控制下控制所述第四个第四节点与第一电压端之间连通，在所述第四个第十一节点的电位的控制下，控制所述第四个第四节点与所述第二时钟信号端之间连通；
所述第四个第十一节点控制电路分别与第四个第四节点、第四个第十一节点、第二电压端和第四个第十节点电连接，用于根据所述第四个第四节点的电位，控制所述第四个第十一节点的电位，在所述第二电压端提供的第二电压信号的控制下，控制所述第四个第十一节点与所述第四个第十节点之间连通；
所述第四个第二控制电路分别与第四个第十一节点和第四个第二控制节点电连接，用于在所述第四个第十一节点的电位的控制下，控制所述第四个第二控制节点的电位。
在具体实施时，所述第四个第二控制节点控制电路可以包括第四个第九节点控制电路、第四个第十节点控制电路、第四个第四节点控制电路、第四个第十一节点控制电路和第四个第二控制电路；所述第四个第九节点控制电路控制所述第四个第九节点的电位；所述第四个第十节点控制电路控制所述第四个第十节点的电位；所述第四个第四节点控制电路控制所述第四个第四节点的电位；所述第四个第十一节点控制电路控制所述第四个第十一节点的电位；所述第四个第二控制电路控制第四个第二控制节点的电位。
可选的，所述第一电压端可以为高电压端，所述第二电压端可以为低电压端，但不以此为限。
如图60所示，在图58所示的驱动电路的至少一实施例的基础上，所述第四个第一控制节点控制电路包括第四个第七节点控制电路441、第四个第八节点控制电路442、第四个第三节点控制电路443和第四个第一控制电路444；
所述第四个第七节点控制电路441分别与第一时钟信号端GCK、第二电压端V2、第四个第七节点N4-7和第四个第九节点N4-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第四个第七节点N4-7与所述第二电压端V2之间连通，在所述第四个第九节点N4-9的电位的控制下，控制所述第四个第七节点N4-7与所述第一时钟信号端GCK之间连通；
所述第四个第八节点控制电路442分别与第二电压端V2、第四个第七节点N4-7和第四个第八节点N4-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第四个第七节点N4-7与所述第四个第八节点N4-8之间连通；
所述第四个第三节点控制电路443分别与第四个第八节点N4-8、第二时钟信号端GCB和第四个第三节点N4-3电连接，用于在所述第四个第八节点N4-8的电位的控制下，控制所述第四个第三节点N4-3与所述第二时钟信号端GCB之间连通，并根据所述第四个第八节点N4-8的电位，控制所述第四个第三节点N4-3的电位；
所述第四个第一控制电路444分别与第二时钟信号端GCB、第四个第三节点N4-3、第四个第一控制节点NC4-1、第四个第九节点N4-9和第一电压端V1电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第四个第三节点N4-3与第四个第一控制节点NC4-1之间连通，在所述第四个第九节点N4-9的电位的控制下，控制所述第四个第一控制节点NC4-1与第一电压端V1之间连通；
所述第四个第二控制节点控制电路包括第四个第九节点控制电路451、第四个第十节点控制电路452、第四个第四节点控制电路453、第四个第十一节点控制电路454和第四个第二控制电路455；
所述第四个第九节点控制电路451分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)、第四个第九节点N4-9、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第四个第九节点N4-9与所述第N-1级驱动信号端NS(N-1)之间连通，在所述初始控制端NCX的初始控制信号的控制下，控制所述第四个第九节点N4-9与所述第一电压端V1之间连通；
所述第四个第十节点控制电路452分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第四个第十节点N4-10电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第四个第十节点N4-10与第N-1级驱动信号输出端NS(N-1)之间连通；
所述第四个第四节点控制电路453分别与第一电压端V1、第四个第七节点N4-7、第四个第四节点N4-4、第四个第十一节点N4-11和第二时钟信号端GCB电连接，用于在所述第四个第七节点N4-7的电位的控制下控制所述第四个第四节点N4-4与第一电压端V1之间连通，在所述第四个第十一节点N4-11的电位的控制下，控制所述第四个第四节点N4-4与所述第二时钟信号端GCB之间连通；
所述第四个第十一节点控制电路454分别与第四个第四节点N4-4、第四个第十一节 点N4-11、第二电压端V2和第四个第十节点N4-10电连接，用于根据所述第四个第四节点N4-4的电位，控制所述第四个第十一节点N4-11的电位，在所述第二电压端V2提供的第二电压信号的控制下，控制所述第四个第十一节点N4-11与所述第四个第十节点N4-10之间连通；
所述第四个第二控制电路455分别与第四个第十一节点N4-11和第四个第二控制节点NC4-2电连接，用于在所述第四个第十一节点N4-11的电位的控制下，控制所述第四个第二控制节点NC4-2的电位。
如图61所示，在图59所示的驱动电路的至少一实施例的基础上，所述第四个第一控制节点控制电路包括第四个第七节点控制电路441、第四个第八节点控制电路442、第四个第三节点控制电路443和第四个第一控制电路444；
所述第四个第七节点控制电路441分别与第一时钟信号端GCK、第二电压端V2、第四个第七节点N4-7和第四个第九节点N4-9电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第四个第七节点N4-7与所述第二电压端V2之间连通，在所述第四个第九节点N4-9的电位的控制下，控制所述第四个第七节点N4-7与所述第一时钟信号端GCK之间连通；
所述第四个第八节点控制电路442分别与第二电压端V2、第四个第七节点N4-7和第四个第八节点N4-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第四个第七节点N4-7与所述第四个第八节点N4-8之间连通；
所述第四个第三节点控制电路443分别与第四个第八节点N4-8、第二时钟信号端GCB和第四个第三节点N4-3电连接，用于在所述第四个第八节点N4-8的电位的控制下，控制所述第四个第三节点N4-3与所述第二时钟信号端GCB之间连通，并根据所述第四个第八节点N4-8的电位，控制所述第四个第三节点N4-3的电位；
所述第四个第一控制电路444分别与第二时钟信号端GCB、第四个第三节点N4-3、第四个第一控制节点NC4-1、第四个第九节点N4-9和第一电压端V1电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第四个第三节点N4-3与第四个第一控制节点NC4-1之间连通，在所述第四个第九节点N4-9的电位的控制下，控制所述第四个第一控制节点NC4-1与第一电压端V1之间连通；
所述第四个第二控制节点控制电路包括第四个第九节点控制电路451、第四个第十节点控制电路452、第四个第四节点控制电路453、第四个第十一节点控制电路454和第四个第二控制电路455；
所述第四个第九节点控制电路451分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)、第四个第九节点N4-9、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第四个第九节点N4-9与所述第N-1级驱动信号端NS(N-1)之间连通，在所述初始控制端NCX的初始控制信号的控制下，控制所述第四个第九节点N4-9与所述第一电压端V1之间连通；
所述第四个第十节点控制电路452分别与第一时钟信号端GCK、第N-1级驱动信号输出端NS(N-1)和第四个第十节点N4-10电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第四个第十节点N4-10与第N-1级驱动信号输出端NS(N-1)之间连通；
所述第四个第四节点控制电路453分别与第一电压端V1、第四个第七节点N4-7、第四个第四节点N4-4、第四个第十一节点N4-11和第二时钟信号端GCB电连接，用于在所述第四个第七节点N4-7的电位的控制下控制所述第四个第四节点N4-4与第一电压端V1之间连通，在所述第四个第十一节点N4-11的电位的控制下，控制所述第四个第四节点N4-4与所述第二时钟信号端GCB之间连通；
所述第四个第十一节点控制电路454分别与第四个第四节点N4-4、第四个第十一节点N4-11、第二电压端V2和第四个第十节点N4-10电连接，用于根据所述第四个第四节点N4-4的电位，控制所述第四个第十一节点N4-11的电位，在所述第二电压端V2提供的第二电压信号的控制下，控制所述第四个第十一节点N4-11与所述第四个第十节点N4-10之间连通；
所述第四个第二控制电路455分别与第四个第十一节点N4-11和第四个第二控制节点NC4-2电连接，用于在所述第四个第十一节点N4-11的电位的控制下，控制所述第四个第二控制节点NC4-2的电位。
可选的，所述第四个第七节点控制电路包括第四个第十六晶体管和第四个第十七晶体管，所述第四个第八节点控制电路包括第四个第十八晶体管，所述第四个第三节点控制电路包括第四个第十九晶体管和第四个第三电容，所述第四个第一控制电路包括第四个第二十晶体管和第四个第二十一晶体管；
所述第四个第十六晶体管的栅极与第一时钟信号端电连接，所述第四个第十六晶体管的第一极与第二电压端电连接，所述第四个第十六晶体管的第二极与第四个第七节点电连接；
所述第四个第十七晶体管的栅极与第四个第九节点电连接，所述第四个第十七晶体管的第一极与第四个第七节点电连接，所述第四个第十七晶体管的第二极与第一时钟信号端电连接；
所述第四个第十八晶体管的栅极与第二电压端电连接，所述第四个第十八晶体管的第一极与第四个第七节点电连接，所述第四个第十八晶体管的第二极与第四个第八节点电连接；
所述第四个第十九晶体管的栅极与第四个第八节点电连接，所述第四个第十九晶体管的第一极与第二时钟信号端电连接，所述第四个第十九晶体管的第二极与第四个第三节点电连接；
所述第四个第三电容的第一端与所述第四个第八节点电连接，所述第四个第三电容的第二端与第四个第三节点电连接；
所述第四个第二十晶体管的栅极与第二时钟信号端电连接，所述第四个第二十晶体管的第一极与第四个第三节点电连接，所述第四个第二十晶体管的第二极与第四个第一控制节点电连接；
所述第四个第二十一晶体管的栅极与第四个第九节点电连接，所述第四个第二十一晶体管的第一极与第四个第一控制节点电连接，所述第四个第二十一晶体管的第二极与第一电压端电连接。
可选的，所述第四个第九节点控制电路包括第四个第二十二晶体管和第四个第二十三晶体管，所述第四个第十节点控制电路包括第四个第二十四晶体管，所述第四个第四节点控制电路包括第四个第二十五晶体管和第四个第二十六晶体管，所述第四个第十一节点控制电路包括第四个第二十七晶体管和第四个第四电容，所述第四个第二控制电路包括第四个第二十八晶体管和第四个第二十九晶体管；
所述第四个第二十二晶体管的栅极与第一时钟信号端电连接，所述第四个第二十二晶体管的第一极与第N-1级驱动信号输出端电连接，所述第四个第二十二晶体管的第二极与第四个第九节点电连接；
所述第四个第二十三晶体管的栅极与初始控制端电连接，所述第四个第二十三晶体管的第一极与第一电压端电连接，所述第四个第二十三晶体管的第二极与第四个第九节点电连接；
所述第四个第二十四晶体管的栅极与第一时钟信号端电连接，所述第四个第二十四晶体管的第一极与第N-1级驱动信号输出端电连接，所述第四个第二十四晶体管的第二极与第四个第十节点电连接；
所述第四个第二十五晶体管的栅极与第四个第七节点电连接，所述第四个第二十五晶体管的第一极与第一电压端电连接，所述第四个第二十五晶体管的第二极与第四个第四节点电连接；
所述第四个第二十六晶体管的栅极与第四个第十一节点电连接，所述第四个第二十六晶体管的第一极与所述第四个第四节点电连接，所述第四个第二十六晶体管的第二极与第二时钟信号端电连接；
所述第四个第二十七晶体管的栅极与第二电压端电连接，所述第四个第二十七晶体管的第一极与所述第四个第十节点电连接，所述第四个第二十七晶体管的第二极与第四个第十一节点电连接；
所述第四个第四电容的第一端与第四个第四节点电连接，所述第四个第四电容的第二端与第四个第十一节点电连接；
所述第四个第二十八晶体管的栅极与第四个第十一节点电连接，所述第四个第二十八晶体管的第一极与第四个第二控制节点电连接，所述第四个第二十八晶体管的第二极与第四个第十一节点电连接；
所述第四个第二十九晶体管的栅极与第二电压端电连接，所述第四个第二十九晶体管 的第一极与第四个第九节点电连接，所述第四个第二十九晶体管的第二极与第四个第二控制节点电连接。
可选的，所述第四个第一驱动输出电路包括第四个第三十晶体管和第四个第五电容，所述第四个第二驱动输出电路包括第四个第三十一晶体管和第四个第六电容；
所述第四个第三十晶体管的栅极与第四个第一控制节点电连接，所述第四个第三十晶体管的第一极与第一电压端电连接，所述第四个第三十晶体管的第二极与第N级驱动信号输出端电连接；
所述第四个第五电容的第一端与第四个第一控制节点电连接，所述第四个第五电容的第二端与第一电压端电连接；
所述第四个第三十一晶体管的栅极与第四个第二控制节点电连接，所述第四个第三十一晶体管的第一极与第N级驱动信号输出端电连接，所述第四个第三十一晶体管的第二极与第二电压端电连接；
所述第四个第六电容的第一端与所述第N级驱动信号输出端电连接，所述第四个第六电容的第二端与第二电压端电连接。
如图62所示，在图60所示的驱动电路的至少一实施例的基础上，所述第四选通电路可以包括第四个第一晶体管T4-1和第四个第二晶体管T4-2；
所述第四个第一晶体管T4-1的栅极与第N级驱动信号输出端NS(N)电连接，所述第四个第一晶体管T4-1的漏极与所述第四个第一节点N4-1电连接，所述第四个第一晶体管T4-1的源极与所述第四个第二晶体管T4-2的漏极电连接；
所述第四个第二晶体管T4-2的栅极与第N-1级第四个第三节点N4-3(N-1)电连接，所述第四个第二晶体管T4-2的源极与所述选通输入端VCT电连接；
所述第四输出控制电路包括第四个第三晶体管T4-3，所述第四电压控制电路包括第四个第一电容C4-1；
所述第四个第三晶体管T4-3的栅极与第四个第一节点N4-1电连接，所述第四个第三晶体管T4-3的源极与第四个第一控制节点NC4-1电连接，所述第四个第三晶体管T4-3的漏极与所述第四个第二节点N4-2电连接；
所述第四个第一电容C4-1的第一端与第四个第二节点N4-2电连接，所述第四个第一电容C4-1的第二端与高电压端VGH电连接；
所述第四个第二节点控制电路包括第四个第四晶体管T4-4，所述第四输出电路包括第四个第五晶体管T4-5、第四个第六晶体管T4-6、第四个第七晶体管T4-7和第四个第二电容C4-2；
所述第四个第四晶体管T4-4的栅极与所述第四个第一节点N4-1电连接，所述第四个第四晶体管T4-4的源极与高电压端VGH电连接，所述第四个第四晶体管T4-4的漏极与第四个第二节点N4-2电连接；
所述第四个第五晶体管T4-5的栅极与第四个第二节点N4-2电连接，所述第四个第五 晶体管T4-5的源极与高电压端VGH电连接，所述第四个第五晶体管T4-5的漏极与所述输出驱动端NO(N)电连接；
所述第四个第六晶体管T4-6的栅极与第四个第二控制节点NC4-2电连接，所述第四个第六晶体管T4-6的源极与所述输出驱动端NO(N)电连接，所述第四个第六晶体管T4-6的漏极与低电压端VGL电连接；
所述第四个第七晶体管T4-7的栅极与第四个第一节点N4-1电连接，所述第四个第七晶体管T4-7的源极与所述输出驱动端NO(N)电连接，所述第四个第七晶体管T4-7的漏极与低电压端VGL电连接；
所述第四个第二电容C4-2的第一端与第四个第二节点N4-2电连接，所述第四个第二电容C4-2的第二端与高电压端VGH电连接；
所述第四初始化电路包括第四个第八晶体管T4-8；
所述第四个第八晶体管T4-8的栅极与所述初始控制端NCX电连接，所述第四个第八晶体管T4-8的源极与第四个第一节点N4-1电连接，所述第四个第八晶体管T4-8的漏极与低电压端VGL电连接；
所述第四个第一节点控制电路包括第四个第九晶体管T4-9；
所述第四个第九晶体管T4-9的栅极与第四个第四节点N4-4电连接，所述第四个第九晶体管T4-9的源极与第四个第一节点N4-1电连接，所述第四个第九晶体管T4-9的漏极与低电压端VGL电连接；
所述第四个第七节点控制电路包括第四个第十六晶体管T4-16和第四个第十七晶体管T4-17，所述第四个第八节点控制电路包括第四个第十八晶体管T4-18，所述第四个第三节点控制电路包括第四个第十九晶体管T4-19和第四个第三电容C4-3，所述第四个第一控制电路包括第四个第二十晶体管T4-20和第四个第二十一晶体管T4-21；
所述第四个第十六晶体管T4-16的栅极与第一时钟信号端GCK电连接，所述第四个第十六晶体管T4-16的源极与低电压端VGL电连接，所述第四个第十六晶体管T4-16的漏极与第四个第七节点N4-7电连接；
所述第四个第十七晶体管T4-17的栅极与第四个第九节点N4-9电连接，所述第四个第十七晶体管T4-17的源极与第四个第七节点N4-7电连接，所述第四个第十七晶体管T4-17的漏极与第一时钟信号端GCK电连接；
所述第四个第十八晶体管T4-18的栅极与低电压端VGL电连接，所述第四个第十八晶体管T4-18的源极与第四个第七节点N4-7电连接，所述第四个第十八晶体管T4-18的漏极与第四个第八节点N4-8电连接；
所述第四个第十九晶体管T4-19的栅极与第四个第八节点N4-8电连接，所述第四个第十九晶体管T4-19的源极与第二时钟信号端GCB电连接，所述第四个第十九晶体管T4-19的漏极与第四个第三节点N4-3电连接；
所述第四个第三电容C4-3的第一端与所述第四个第八节点N4-8电连接，所述第四个 第三电容C4-3的第二端与第四个第三节点N4-3电连接；
所述第四个第二十晶体管T4-20的栅极与第二时钟信号端GCB电连接，所述第四个第二十晶体管T4-20的源极与第四个第三节点N4-3电连接，所述第四个第二十晶体管T4-20的漏极与第四个第一控制节点NC4-1电连接；
所述第四个第二十一晶体管T4-21的栅极与第四个第九节点N4-9电连接，所述第四个第二十一晶体管T4-21的源极与第四个第一控制节点NC4-1电连接，所述第四个第二十一晶体管T4-21的漏极与高电压端VGH电连接；
所述第四个第九节点控制电路包括第四个第二十二晶体管T4-22和第四个第二十三晶体管T4-23，所述第四个第十节点控制电路包括第四个第二十四晶体管T4-24，所述第四个第四节点控制电路包括第四个第二十五晶体管T4-25和第四个第二十六晶体管T4-26，所述第四个第十一节点控制电路包括第四个第二十七晶体管T4-27和第四个第四电容C4-4，所述第四个第二控制电路包括第四个第二十八晶体管T4-28和第四个第二十九晶体管T4-29；
所述第四个第二十二晶体管T4-22的栅极与第一时钟信号端GCK电连接，所述第四个第二十二晶体管T4-22的源极与第N-1级驱动信号输出端NS(N-1)电连接，所述第四个第二十二晶体管T4-22的漏极与第四个第九节点N4-9电连接；
所述第四个第二十三晶体管T4-23的栅极与初始控制端NCX电连接，所述第四个第二十三晶体管T4-23的源极与高电压端VGH电连接，所述第四个第二十三晶体管T4-23的漏极与第四个第九节点N4-9电连接；
所述第四个第二十四晶体管T4-24的栅极与第一时钟信号端GCK电连接，所述第四个第二十四晶体管T4-24的源极与第N-1级驱动信号输出端NS(N-1)电连接，所述第四个第二十四晶体管T4-24的漏极与第四个第十节点N4-10电连接；
所述第四个第二十五晶体管T4-25的栅极与第四个第七节点N4-7电连接，所述第四个第二十五晶体管T4-25的源极与高电压端VGH电连接，所述第四个第二十五晶体管T4-25的漏极与第四个第四节点N4-4电连接；
所述第四个第二十六晶体管T4-26的栅极与第四个第十一节点N4-11电连接，所述第四个第二十六晶体管T4-26的源极与所述第四个第四节点N4-4电连接，所述第四个第二十六晶体管T4-26的漏极与第二时钟信号端GCB电连接；
所述第四个第二十七晶体管T4-27的栅极与低电压端VGL电连接，所述第四个第二十七晶体管T4-27的源极与所述第四个第十节点N4-10电连接，所述第四个第二十七晶体管T4-27的漏极与第四个第十一节点N4-11电连接；
所述第四个第四电容C4-4的第一端与第四个第四节点N4-4电连接，所述第四个第四电容C4-4的第二端与第四个第十一节点N4-11电连接；
所述第四个第二十八晶体管T4-28的栅极与第四个第十一节点N4-11电连接，所述第四个第二十八晶体管T4-28的源极与第四个第二控制节点NC4-2电连接，所述第四个第二 十八晶体管T4-28的漏极与第四个第十一节点N4-11电连接；
所述第四个第二十九晶体管T4-29的栅极与低电压端VGL电连接，所述第四个第二十九晶体管T4-29的源极与第四个第九节点N4-9电连接，所述第四个第二十九晶体管T4-29的漏极与第四个第二控制节点NC4-2电连接；
所述第四个第一驱动输出电路包括第四个第三十晶体管T4-30和第四个第五电容C4-5，所述第四个第二驱动输出电路包括第四个第三十一晶体管T4-31和第四个第六电容C4-6；
所述第四个第三十晶体管T4-30的栅极与第四个第一控制节点NC4-1电连接，所述第四个第三十晶体管T4-30的源极与高电压端VGH电连接，所述第四个第三十晶体管T4-30的漏极与第N级驱动信号输出端NS(N-1)电连接；
所述第四个第五电容C4-5的第一端与第四个第一控制节点NC4-1电连接，所述第四个第五电容C4-5的第二端与高电压端VGH电连接；
所述第四个第三十一晶体管T4-31的栅极与第四个第二控制节点NC4-2电连接，所述第四个第三十一晶体管T4-31的源极与第N级驱动信号输出端NS(N)电连接，所述第四个第三十一晶体管T4-31的漏极与低电压端VGL电连接；
所述第四个第六电容C4-6的第一端与所述第N级驱动信号输出端NS(N)电连接，所述第四个第六电容C4-6的第二端与低电压端VGL电连接。
在图62所示的驱动电路的至少一实施例中，T4-1和T4-2为p型晶体管，T4-3为p型晶体管，T4-4为n型晶体管，T4-5为p型晶体管，T4-6为p型晶体管，T4-7为n型晶体管，T4-8和T4-9为p型晶体管，T4-16-T4-31为p型晶体管。
在图62所示的驱动电路的至少一实施例中，第一电压端为高电压端，第二电压端为低电压端，但不以此为限。
在图62所示的驱动电路的至少一实施例中，N12为第四个第十二节点。
在本公开至少一实施例中，所述第四驱动信号生成电路的结构并不限于如图23所示，所述第四驱动信号生成电路例如可以为16T3C电路、13T3C电路、12T3C电路、10T3C电路等，但不以此为限。
本公开图62所示的驱动电路的至少一实施例在工作时，
在第一阶段，NS(N-1)输出低电压信号，GCK输出低电压信号，GCB提供高电压信号时，T4-22和T4-24打开，N4-9的电位和N4-11的电位为低电压，T4-29和T4-27导通，保证NC4-2的电位和N4-11的电位为低电压，T4-31打开，NS(N)输出低电压信号；N4-11的电位为低电压，以保证T4-28打开，N4-9的电位为低电压，以打开T4-17，T4-16打开，T4-18打开，将N4-7的电位和N4-8的电位拉低，打开T4-19，GCB将高电压信号写入N4-3，N4-9的电位为低电压，以打开T4-21，将NC4-1的电位拉高为高电压，保证T4-30关闭；
在第二阶段，NS(N-1)输出低电压信号，GCK输出第一时钟信号的电位由低电压跳 高为高电压，T4-22和T4-24关断，N4-9的电位为低电压，T4-17打开，T4-16关断，T4-18打开，N4-7的电位和N4-8的电位为高电压，T4-19关断，N4-3的电位维持为高电压，GCB输出低电压信号，T4-20打开，NC4-1的电位维持为高电压，T4-30关断；同时N4-11的电位维持为低电压，T4-28打开，GCB将低电压信号写入N4-4，经过C4-4将N4-11的电位拉低至更低电压(比GCB提供的低电压信号的电压值低5V～10V)，T4-28打开，将低电压信号写入NC4-2(NC4-2的电位比GCB提供的低电压信号的电压值低3～8V)，充分打开T4-31，保证NS(N)输出低电压信号；
在第三阶段，NS(N-1)输出高电压信号，GCK输出低电压信号，GCB输出高电压信号，T4-22和T4-24打开，控制N4-9的电位和N4-11的电位为高电压，T4-29和T4-27打开，NC4-2的电位和N4-11的电位为高电压，T4-31关闭；N4-11的电位为高电压，T4-26关闭，N4-9的电位为高电压，T4-17关闭，T4-16打开，T4-18打开，将N4-7的电位和N4-8的电位拉低，打开T4-19，GCB将高电压信号写入N4-3，T4-20关闭，N4-9的电位为高电压，关闭T4-21，NC4-1的电位维持为高电压，保证T4-30关闭；
在第四阶段，NS(N-1)输出高电压信号，GCK输出的第一时钟信号的电位由低电压跳高为高电压，GCB输出低电压信号，关闭T4-22和T4-24，N4-9的电位为高电压，关闭T4-17，T4-16关闭，T4-18打开，N4-7的电位和N4-8的电位维持低电压，T4-19打开，T4-20打开，N4-3的电位和NC4-1的电位为低电压，T4-30打开，NS(N)输出高电压信号；同时N4-11的电位为高电压，关闭T4-26，N4-4的电位维持不变，保证N4-11的电位为高电压；
在第五阶段，NS(N-1)输出的第N-1级驱动信号的电位从高电压跳至低电压，GCK输出高电压信号，GCB输出低电压信号，T4-22和T4-24关断，N4-9的电位和N4-11的电位维持为高电压，其余节点的电位维持不变，保证NS(N)输出高电压信号；
在第六阶段，NS(N-1)输出低电压信号，GCK输出的第一时钟信号的电位从高电压跳至低电压，GCB输出高电压信号，T4-22和T4-24打开，N4-9的电位和N4-11的电位为低电压，T4-29和T4-27打开，保证NC4-2的电位和N4-11的电位为低电压，打开T4-31，NS(N)输低电压信号；N4-11的电位为低电压，保证T4-26打开，N4-9的电位为低电压，打开T4-17，T4-16打开，T4-18打开，将N4-7的电位和N4-8的电位拉低，打开T4-19，GCB将高电压信号写入N4-3，N4-9的电位为低电压，打开T4-21，将NC4-1的电位拉高为高电压，保证T4-30关闭。
可选的，在开始显示时(也即在显示装置开机时)，为了防止显示屏出现开机屏闪，在第一阶段之前的开机阶段，NCX输出低电压信号，T4-8打开，N4-1的电位为低电压，T4-3打开；T4-23打开，N4-9的电位为高电压，T4-17关断，当GCK输出低电压信号时，T4-16打开，使得N4-7的电位为低电压，T4-18打开，N4-8的电位为低电压，当GCB输出低电压信号时，T4-20打开，NC4-1的电位为低电压，T4-30打开，NS(N)输出高电压信号；由于T4-3打开，NC4-1与N4-2之间连通，N4-2的电位为低电压，T4-5打开， NO(N)输出高电压信号，可以将有效显示区域中的所有像素电路包括的第二显示控制晶体管M2都打开，清空存储电容Cst中残留的电荷，改善开机屏闪不良；
之后，当NS(N)和N3(N-1)都输出低电压信号时，T4-1和T4-2导通，以控制VCT与N4-1之间连通；
当VCT提供低电压信号时，N4-1的电位为低电压，C4-1维持N4-1的电位；T4-3打开，以控制NC4-1与N4-2之间连通，此时NC4-1的电位为高电压，N4-2的电位为高电压，T4-5关断，NC2的电位为低电压，T4-6打开，NO(N)输出低电压信号；
当VCT提供高电压信号时，N4-1的电位为高电压，T4-3关断，NC4-1与N4-2之间断开，C4-1控制N4-2的电位为高电压，T4-5关断，NC4-2的电位为低电压，T4-6打开，NO(N)输出低电压信号；T4-4打开，保证N4-2的电位为高电压，保证T4-5关断；T4-7打开，保证NO(N)输出低电压信号；
之后，在第N级驱动信号提供阶段，NS(N)输出高电压信号，此时，NC4-1的电位为低电压，NC4-2的电位为高电压；
当N4-1的电位为低电压时，T4-3打开，NC4-1与N4-2之间连通，N4-2的电位为低电压，T4-5打开，NO(N)输出高电压信号；
当N4-1的电位为高电压时，T4-3关断，NC4-1与N4-2之间断开，N4-2的电位为高电压，NC4-2的电位为高电压，NO(N)维持输出低电压信号；T4-4打开，保证N4-2的电位为高电压，保证T4-5关断；T4-7打开，保证NO(N)输出低电压信号；
在第N级驱动信号提供阶段之后，当N4-4的电位为低电压时，T4-9打开，以控制N4-1与VGL之间连通，N4-1的电位为低电压，T4-3打开，以控制NC4-1与N4-2之间连通，此时，NC4-1的电位为高电压，NC4-2的电位为低电压，N4-2的电位为高电压，T4-5关断，T4-6导通，NO(N)输出低电压信号。
本公开图62所示的驱动电路的至少一实施例在工作时，当N4-3(N-1)输出低电压信号，NS(N)输出低电压信号时，T4-1和T4-2打开，通过以上两个信号同时选通，可以获取一个高低频切换周期内的选通输入信号状态。
图63是本公开图62所示的驱动电路的至少一实施例的仿真工作时序图；
图64是本公开图62所示的驱动电路的至少一实施例的仿真工作时序图。
本公开图65所示的驱动电路的至少一实施例与本公开图62所示的驱动电路的至少一实施例的区别如下：不设置T4-9。
图66是本公开图65所示的驱动电路的至少一实施例的仿真工作时序图。
本公开图67所示的驱动电路的至少一实施例与本公开图65所示的驱动电路的至少一实施例的区别如下：增设了第四电压维持电路；T4-1为n型晶体管，T4-1的栅极与第N-1级驱动信号输出端NS(N-1)电连接，T4-2的栅极与第N级驱动信号输出端NS(N)电连接；
所述第四电压维持电路包括第四个第一反相器、第四个第二反相器和第四维持控制电 路；
所述第四维持控制电路包括第四个第十晶体管T4-10和第四个第十一晶体管T4-11；
所述第四个第十晶体管T4-10的栅极与第N-1级驱动信号输出端NS(N-1)电连接，所述第四个第十晶体管T4-10的源极与所述第四个第一节点N1电连接，所述第四个第十晶体管T4-10的漏极与所述第四个第六节点N4-6电连接；
所述第四个第十一晶体管T4-11的栅极与第一时钟信号端GCK电连接，所述第四个第十一晶体管T4-11的源极与所述第四个第六节点N4-6电连接，所述第四个第十一晶体管T4-11的漏极与所述第四个第一节点N4-1电连接；
所述第四个第十晶体管T4-10为p型晶体管，所述第四个第十一晶体管T4-11为n型晶体管；
所述第四个第一反相器包括第四个第十二晶体管T4-12和第四个第十三晶体管T4-13，所述第四个第二反相器包括第四个第十四晶体管T4-14和第四个第十五晶体管T4-15；
所述第四个第十二晶体管T4-12的栅极与所述第四个第一节点N4-1电连接，所述第四个第十二晶体管T4-12的源极与高电压端VGH电连接，所述第四个第十二晶体管T4-12的漏极与第四个第五节点N4-5电连接；
所述第四个第十三晶体管T4-13的栅极与所述第四个第一节点N4-1电连接，所述第四个第十三晶体管T4-13的源极与所述第四个第五节点N4-5电连接，所述第四个第十三晶体管T4-13的漏极与低电压端VGL电连接；
所述第四个第十二晶体管T4-12为p型晶体管，所述第四个第十三晶体管T4-13为n型晶体管；
所述第四个第十四晶体管T4-14的栅极与所述第四个第五节点N4-5电连接，所述第四个第十四晶体管T4-14的源极与所述高电压端VGH电连接，所述第四个第十四晶体管T4-14的漏极与第四个第六节点N4-6电连接；
所述第四个第十五晶体管T4-15的栅极与所述第四个第五节点N4-5电连接，所述第四个第十五晶体管T4-15的源极与所述第四个第六节点N4-6电连接，所述第四个第十五晶体管T4-15的漏极与低电压端VGL电连接；
所述第四个第十四晶体管T4-14为p型晶体管，所述第四个第十五晶体管T4-15为n型晶体管。
在本公开图67所示的驱动电路的至少一实施例中，所述第一维持控制端为第N-1级驱动信号端，所述第二维持控制端为第一时钟信号端。
本公开图67所示的驱动电路的至少一实施例中，由于p型晶体管在传递低电压时有阈值电压损失，n型晶体管在传递高电压时有阈值电压损失，则N4-1的电位的绝对值会较低，则可以通过第四个第一反相器、第四个第二反相器和第四电压维持电路控制N4-1的电位的绝对值升高，从而能够更好的控制第四输出电路中的相应的晶体管导通或关断，第四维持控制电路控制在T4-1和T4-2打开时，控制N4-1与N4-6之间断开，以不会影响 N4-1的电位的写入。
本公开图67所示的驱动电路的至少一实施例在工作时，当NS(N-1)提供低电压信号时，N4-1与N4-6之间连通，当GCK提供高电压信号时，N4-1与N4-6之间连通。
图68是本公开图67所示的驱动电路的至少一实施例的仿真工作时序图。
如图69所示，本公开实施例所述的驱动电路包括第五驱动信号生成电路510、第五选通电路511、第五输出控制电路512、第五输出电路513和第五电压控制电路514；
所述第五驱动信号生成电路510与第五个第一控制节点NC5-1、第五个第二控制节点NC5-2和第N级驱动信号输出端NS(N)电连接，用于在第五个第一控制节点NC5-1的电位和第五个第二控制节点NC5-2的电位的控制下，生成并通过第N级驱动信号输出端NS(N)输出第N级驱动信号；
所述第五选通电路511分别与第五个第一节点N5-1、选通输入端VCT和选通控制端CX电连接，用于在所述选通控制端CX提供的选通控制信号的控制下，控制所述选通输入端VCT提供的选通输入信号写入所述第五个第一节点N5-1；
所述第五输出控制电路512分别与第五个第一节点N5-1、第五个第一控制节点NC5-1和第五个第二节点N5-2电连接，用于在所述第五个第一节点N5-1的电位的控制下，控制所述第五个第一控制节点NC5-1与所述第五个第二节点N5-2之间连通；
所述第五电压控制电路514分别与所述第五个第一节点N5-1和所述第五个第二节点N5-2电连接，用于根据所述第五个第一节点N5-1的电位控制所述第五个第二节点N5-2的电位；
所述第五输出电路513分别与所述第五个第二节点N5-2、第五个第二控制节点NC5-2、第一电压端V1、第二电压端V2和输出驱动端NO(N)电连接，用于在所述第五个第二节点N5-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，在所述第五个第二控制节点NC5-2的电位的控制下，控制所述输出驱动端NO(N)与所述第二电压端V2之间连通；
N为正整数。
本公开图69所示的驱动电路的实施例在工作时，第五驱动信号生成电路510生成并通过第N级驱动信号输出端NS(N)输出第N级驱动信号，第五选通电路511在选通控制信号的控制下，将选通输入信号写入第五个第一节点N5-1；第五输出控制电路512在第五个第一节点N5-1的电位的控制下，控制所述第五个第一控制节点NC5-1与所述第五个第二节点N5-2之间连通；第五电压控制电路514根据所述第五个第一节点N5-1的电位控制所述第五个第二节点N5-2的电位；第五输出电路513在所述第五个第二节点N5-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，在所述第五个第二控制节点NC5-2的电位的控制下，控制所述输出驱动端NO(N)与所述第二电压端V2之间连通。
可选的，所述第一电压端可以为高电压端，但不以此为限。
本公开图69所示的驱动电路的实施例可以为第N级驱动电路。
本公开图69所示的驱动电路的实施例在工作时，在一帧时间内，
在第N级驱动信号提供阶段之前，第五选通电路511在选通控制信号的控制下，将选通输入端VCT提供的选通输入信号写入第五个第一节点N5-1；
当所述选通输入信号为高电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第五个第一节点N5-1的电位为高电压，第五输出控制电路512在所述第五个第一节点N5-1的电位的控制下，控制所述第五个第一控制节点NC5-1与所述第五个第二节点N5-2之间断开，第五电压控制电路514根据所述第五个第一节点N5-1的电位控制所述第五个第二节点N5-2的电位为高电压，第五输出电路控制输出驱动端NO(N)维持输出低电压信号，可以控制相应行像素电路不更新像素电压；
当所述选通输入信号为低电压信号时，在第N级驱动信号提供阶段，第N级驱动信号输出端NS(N)输出高电压信号，第五个第一节点N5-1的电位为低电压，所述第五输出控制电路512在所述第五个第一节点N5-1的电位的控制下，控制所述第五个第一控制节点NC5-1与所述第五个第二节点N5-2之间连通，以使得第五个第二节点N5-2的电位为低电压，第五输出电路513在所述第五个第二节点N5-2的电位的控制下，控制所述输出驱动端NO(N)与所述第一电压端V1之间连通，以使得NO(N)输出高电压信号，可以控制相应行像素电路更新像素电压。
本公开实施例可以通过控制所述选通输入端VCT提供的选通输入信号，实现显示屏幕局部画面的更新，从而降低功耗，或通过显示画面局部更新实现穿戴产品、移动终端、NB(笔记本电脑)等OLED显示产品的超低功耗。
可选的，所述第五输出控制电路包括第五个第三晶体管；
所述第五个第三晶体管的栅极与所述第五个第一节点电连接，所述第五个第三晶体管的第一极与所述第五个第一控制节点电连接，所述第五个第三晶体管的第二极与所述第五个第二节点电连接；
所述第五电压控制电路包括第一电容；
所述第一电容的第一端与所述第五个第一节点电连接，所述第一电容的第二端与第五个第二节点电连接。
可选的，所述第五输出电路包括第五个第四晶体管、第五个第五晶体管和第二电容；
所述第五个第四晶体管的栅极与所述第五个第二节点电连接，所述第五个第四晶体管的第一极与第一电压端电连接，所述第五个第四晶体管的第二极与所述输出驱动端电连接；
所述第二电容的第一端与所述第五个第二节点电连接，所述第二电容的第二端与第一电压端电连接；
所述第五个第五晶体管的栅极与第五个第二控制节点电连接，所述第五个第五晶体管的第一极与所述输出驱动端电连接，所述第五个第五晶体管的第二极与所述第二电压端电连接。
在本公开至少一实施例中，所述驱动电路还可以包括第五初始化电路；
所述第五初始化电路分别与初始控制端、第五个第一节点和第二电压端电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述第五个第一节点与所述第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第五初始化电路，在显示装置开机时，第五初始化电路在初始控制信号的控制下，控制第五个第一节点与第二电压端之间连通，以控制第五个第一节点的电位为第二电压，第五输出控制电路在所述第五个第一节点的电位的控制下，控制所述第五个第一控制节点与所述第五个第二节点之间连通。
本公开至少一实施例所述的驱动电路还可以包括第五个第一节点控制电路；
所述第五个第一节点控制电路分别与第五个第四节点、第五个第一节点和第二电压端电连接，用于在所述第五个第四节点的电位的控制下，控制所述第五个第一节点与第二电压端之间连通。
在具体实施时，所述驱动电路还可以包括第五个第一节点控制电路，第五个第一节点控制电路在所述第五个第四节点的电位的控制下，控制所述第五个第一节点与第二电压端之间连通；在第N级驱动信号提供阶段之后，当第五个第四节点的电位为有效电压时，第五个第一节点控制电路控制第五个第一节点与第二电压端之间连通，以使得第五个第一节点的电位为第二电压，第五输出控制电路在所述第五个第一节点的电位的控制下，控制所述第五个第一控制节点与所述第五个第二节点之间连通。
在本公开至少一实施例中，当所述第五个第一节点控制电路包括的晶体管为p型晶体管时，所述有效电压可以为低电压，当所述第五个第一节点控制电路包括的晶体管为n型晶体管时，所述有效电压可以为高电压。
如图70所示，在图69所示的驱动电路的至少一实施例的基础上，所述驱动电路还可以包括第五初始化电路521和第五个第一节点控制电路522；
所述第五初始化电路521分别与初始控制端NCX、第五个第一节点N5-1和第二电压端V2电连接，用于在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第五个第一节点N5-1与所述第二电压端V2之间连通；
所述第五个第一节点控制电路522分别与第五个第四节点N5-4、第五个第一节点N5-1和第二电压端V2电连接，用于在所述第五个第四节点N5-4的电位的控制下，控制所述第五个第一节点N5-1与第二电压端V2之间连通。
可选的，所述第五初始化电路包括第五个第六晶体管；
所述第五个第六晶体管的栅极与所述初始控制端电连接，所述第五个第六晶体管的第一极与第五个第一节点电连接，所述第五个第六晶体管的第二极与第二电压端电连接。
可选的，所述第五个第一节点控制电路包括第五个第七晶体管；
所述第五个第七晶体管的栅极与第五个第四节点电连接，所述第五个第七晶体管的第一极与第五个第一节点电连接，所述第五个第七晶体管的第二极与第二电压端电连接。
在本公开至少一实施例中，所述第五驱动信号生成电路包括第五个第一控制节点控制电路、第五个第二控制节点控制电路、第五个第一驱动输出电路和第五个第二驱动输出电路；
所述第五个第一控制节点控制电路用于控制第五个第一控制节点的电位；
所述第五个第二控制节点控制电路用于控制第五个第二控制节点的电位；
所述第五个第一驱动输出电路分别与第五个第一控制节点、第一电压端和第N级驱动信号输出端电连接，用于在所述第五个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；
所述第五个第二驱动输出电路分别与第五个第二控制节点、第N级驱动信号输出端和第二电压端电连接，用于在所述第五个第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
如图71所示，在图70所示的驱动电路的至少一实施例的基础上，所述第五驱动信号生成电路包括第五个第一控制节点控制电路531、第五个第二控制节点控制电路532、第五个第一驱动输出电路533和第五个第二驱动输出电路534；
所述第五个第一控制节点控制电路531与第五个第一控制节点NC5-1电连接，用于控制第五个第一控制节点NC5-1的电位；
所述第五个第二控制节点控制电路532与第五个第二控制节点NC5-2电连接，用于控制第五个第二控制节点NC5-2的电位；
所述第五个第一驱动输出电路533分别与第五个第一控制节点NC5-1、第一电压端V1和第N级驱动信号输出端NS(N)电连接，用于在所述第五个第一控制节点NC5-1的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第一电压端V1之间连通；
所述第五个第二驱动输出电路534分别与第五个第二控制节点NC5-2、第N级驱动信号输出端NS(N)和第二电压端V2电连接，用于在所述第五个第二控制节点NC5-2的电位的控制下，控制所述第N级驱动信号输出端NS(N)与所述第二电压端V2之间连通。
在本公开至少一实施例中，所述第五个第一控制节点控制电路包括第五个第五节点控制电路、第五个第六节点控制电路、第五个第三节点控制电路和第五个第一控制电路；
所述第五个第五节点控制电路分别与第一时钟信号端、第二电压端、第五个第五节点和第五个第七节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第五个第五节点与所述第二电压端之间连通，在所述第五个第七节点的电位的控制下，控制所述第五个第五节点与所述第一时钟信号端之间连通；
所述第五个第六节点控制电路分别与第二电压端、第五个第五节点和第五个第六节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第五个第五节点与所述第五个第六节点之间连通；
所述第五个第三节点控制电路分别与第五个第六节点、第二时钟信号端和第五个第三 节点电连接，用于在所述第五个第六节点的电位的控制下，控制所述第二时钟信号端与所述第五个第三节点之间连通，并根据所述第五个第六节点的电位，控制所述第五个第三节点的电位；
所述第五个第一控制电路分别与第二时钟信号端、第五个第三节点、第五个第一控制节点、第一电压端和第五个第七节点电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第五个第三节点与所述第五个第一控制节点之间连通，并在所述第五个第七节点的电位的控制下，控制所述第五个第一控制节点与所述第一电压端之间连通。
在具体实施时，所述第五个第一控制节点控制电路可以包括第五个第五节点控制电路、第五个第六节点控制电路、第五个第三节点控制电路和第五个第一控制电路；第五个第五节点控制电路控制第五个第五节点的电位，第五个第六节点控制电路控制第五个第六节点的电位；第五个第三节点控制电路控制第五个第三节点的电位；第五个第一控制电路在第二时钟信号的控制下，控制所述第五个第三节点与所述第五个第一控制节点之间连通，并在所述第五个第七节点的电位的控制下，控制所述第五个第一控制节点与所述第一电压端之间连通。
在本公开至少一实施例中，所述第五个第二控制节点控制电路包括第五个第四节点控制电路、第五个第七节点控制电路、第五个第八节点控制电路和第五个第二控制电路；
所述第五个第四节点控制电路分别与第五个第四节点、第五个第五节点、第一电压端、第五个第八节点和第二时钟信号端电连接，用于在所述第五个第五节点的电位的控制下，控制所述第五个第四节点与所述第一电压端之间连通，在所述第五个第八节点的电位的控制下，控制所述第五个第四节点与所述第二时钟信号端之间连通；
所述第五个第七节点控制电路分别与第五个第七节点、第N-1级驱动信号输出端、第一时钟信号端、初始控制端和第一电压端电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第五个第七节点与所述第N-1级驱动信号输出端之间连通，在所述初始控制端提供的初始控制信号的控制下，控制所述第五个第七节点与所述第一电压端之间连通；
所述第五个第八节点控制电路分别与第五个第八节点、第一时钟信号端、第二电压端、第N-1级驱动信号输出端、第五个第九节点和第五个第四节点电连接，用于在所述第一时钟信号的控制下，控制所述第五个第九节点与所述第N-1级驱动信号输出端之间连通，在所述第二电压端提供的第二电压信号的控制下，控制所述第五个第九节点与所述第五个第八节点之间连通，并根据所述第五个第四节点的电位控制所述第五个第八节点的电位；
所述第五个第二控制电路分别与第五个第七节点、第二电压端、第五个第二控制节点和第五个第八节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第五个第二控制节点与所述第五个第七节点之间连通，在所述第五个第八节点的电位的控制下，控制所述第五个第二控制节点与所述第五个第八节点之间连通。
在具体实施时，所述第五个第二控制节点控制电路可以包括第五个第四节点控制电路、第五个第七节点控制电路、第五个第八节点控制电路和第五个第二控制电路；第五个第四节点控制电路控制第五个第四节点的电位，所述第五个第七节点控制电路控制第五个第七节点的电位，所述第五个第八节点控制电路控制第五个第八节点的电位；所述第五个第二控制电路在第二电压信号的控制下，控制所述第五个第二控制节点与所述第五个第七节点之间连通，在所述第五个第八节点的电位的控制下，控制所述第五个第二控制节点与所述第五个第八节点之间连通。
如图72所示，在图71所示的驱动电路的至少一实施例的基础上，所述第五个第一控制节点控制电路包括第五个第五节点控制电路541、第五个第六节点控制电路542、第五个第三节点控制电路543和第五个第一控制电路544；
所述第五个第五节点控制电路541分别与第一时钟信号端GCK、第二电压端V2、第五个第五节点N5-5和第五个第七节点N5-7电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第五个第五节点N5-5与所述第二电压端V2之间连通，在所述第五个第七节点N5-7的电位的控制下，控制所述第五个第五节点N5-5与所述第一时钟信号端GCK之间连通；
所述第五个第六节点控制电路542分别与第二电压端V2、第五个第五节点N5-5和第五个第六节点N5-6电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第五个第五节点N5-5与所述第五个第六节点N5-6之间连通；
所述第五个第三节点控制电路543分别与第五个第六节点N5-6、第二时钟信号端GCB和第五个第三节点N5-3电连接，用于在所述第五个第六节点N5-6的电位的控制下，控制所述第二时钟信号端GCB与所述第五个第三节点N5-3之间连通，并根据所述第五个第六节点N5-6的电位，控制所述第五个第三节点N5-3的电位；
所述第五个第一控制电路544分别与第二时钟信号端GCB、第五个第三节点N5-3、第五个第一控制节点NC5-1、第一电压端V1和第五个第七节点N5-7电连接，用于在所述第二时钟信号端GCB提供的第二时钟信号的控制下，控制所述第五个第三节点N5-3与所述第五个第一控制节点NC5-1之间连通，并在所述第五个第七节点N5-7的电位的控制下，控制所述第五个第一控制节点NC5-1与所述第一电压端V1之间连通；
所述第五个第二控制节点控制电路包括第五个第四节点控制电路551、第五个第七节点控制电路552、第五个第八节点控制电路553和第五个第二控制电路554；
所述第五个第四节点控制电路551分别与第五个第四节点N5-4、第五个第五节点N5-5、第一电压端V1、第五个第八节点N5-8和第二时钟信号端GCB电连接，用于在所述第五个第五节点N5-5的电位的控制下，控制所述第五个第四节点N5-4与所述第一电压端V1之间连通，在所述第五个第八节点N5-8的电位的控制下，控制所述第五个第四节点N5-4与所述第二时钟信号端GCB之间连通；
所述第五个第七节点控制电路552分别与第五个第七节点N5-7、第N-1级驱动信号 输出端NS(N-1)、第一时钟信号端GCK、初始控制端NCX和第一电压端V1电连接，用于在所述第一时钟信号端GCK提供的第一时钟信号的控制下，控制所述第五个第七节点N5-7与所述第N-1级驱动信号输出端NS(N-1)之间连通，在所述初始控制端NCX提供的初始控制信号的控制下，控制所述第五个第七节点N5-7与所述第一电压端V1之间连通；
所述第五个第八节点控制电路553分别与第五个第八节点N5-8、第一时钟信号端GCK、第二电压端V2、第N-1级驱动信号输出端NS(N-1)、第五个第九节点N5-9和第五个第四节点N5-4电连接，用于在所述第一时钟信号的控制下，控制所述第五个第九节点N5-9与所述第N-1级驱动信号输出端NS(N-1)之间连通，在所述第二电压端V2提供的第二电压信号的控制下，控制所述第五个第九节点N5-9与所述第五个第八节点N5-8之间连通，并根据所述第五个第四节点N5-4的电位控制所述第五个第八节点N5-8的电位；
所述第五个第二控制电路554分别与第五个第七节点N5-7、第二电压端V2、第五个第二控制节点NC5-2和第五个第八节点N5-8电连接，用于在所述第二电压端V2提供的第二电压信号的控制下，控制所述第五个第二控制节点NC5-2与所述第五个第七节点N5-7之间连通，在所述第五个第八节点N5-8的电位的控制下，控制所述第五个第二控制节点NC5-2与所述第五个第八节点N5-8之间连通。
可选的，所述第五个第五节点控制电路包括第五个第八晶体管和第五个第九晶体管；
所述第五个第八晶体管的栅极与第一时钟信号端电连接，所述第五个第八晶体管的第一极与第二电压端电连接，所述第五个第八晶体管的第二极与第五个第五节点电连接；
所述第五个第九晶体管的栅极与第五个第七节点电连接，所述第五个第九晶体管的第一极与第五个第五节点电连接，所述第第五个第九晶体管的第二极与第一时钟信号端电连接；
所述第五个第六节点控制电路包括第五个第十晶体管；
所述第五个第十晶体管的栅极与第二电压端电连接，所述第五个第十晶体管的第一极与第五个第五节点电连接，所述第五个第十晶体管的第二极与第五个第六节点电连接；
所述第五个第三节点控制电路包括第五个第十一晶体管和第三电容；
所述第五个第十一晶体管的栅极与第五个第六节点电连接，所述第五个第十一晶体管的第一极与第二时钟信号端电连接，所述第五个第十一晶体管的第二极与第五个第三节点电连接；
所述第三电容的第一端与所述第五个第六节点电连接，所述第三电容的第二端与所述第五个第三节点电连接；
所述第五个第一控制电路包括第五个第十二晶体管和第五个第十三晶体管；
所述第五个第十二晶体管的栅极与第五个第七节点电连接，所述第五个第十二晶体管的第一极与第五个第一控制节点电连接，所述第五个第十二晶体管的第二极与第一电压端电连接；
所述第五个第十三晶体管的栅极与第二时钟信号端电连接，所述第五个第十三晶体管的第一极与第五个第三节点电连接，所述第五个第十三晶体管的第二极与第五个第一控制节点电连接。
可选的，所述第五个第四节点控制电路包括第五个第十四晶体管和第五个第十五晶体管；
所述第五个第十四晶体管的栅极与第五个第五节点电连接，所述第五个第十四晶体管的第一极与第一电压端电连接，所述第五个第十四晶体管的第二极与第五个第四节点电连接；
所述第五个第十五晶体管的栅极与第五个第八节点电连接，所述第五个第十五晶体管的第一极与第五个第四节点电连接，所述第五个第十五晶体管的第二极与第二时钟信号端电连接；
所述第五个第七节点控制电路包括第五个第十六晶体管和第五个第十七晶体管；
所述第五个第十六晶体管的栅极与第一时钟信号端电连接，所述第五个第十六晶体管的第一极与第N-1级驱动信号输出端电连接，所述第五个第十六晶体管的第二极与第五个第七节点电连接；
所述第五个第十七晶体管的栅极与初始控制端电连接，所述第五个第十七晶体管的第一极与第一电压端电连接，所述第五个第十七晶体管的第二极与第五个第七节点电连接；
所述第五个第八节点控制电路包括第五个第十八晶体管、第五个第十九晶体管和第四电容；
所述第五个第十八晶体管的栅极与第一时钟信号端电连接，所述第五个第十八晶体管的第一极与第N-1级驱动信号输出端电连接，所述第五个第十八晶体管的第二极与第五个第九节点电连接；
所述第五个第十九晶体管的栅极与第二电压端电连接，所述第五个第十九晶体管的第一极与第五个第九节点电连接，所述第五个第十九晶体管的第二极与第五个第八节点电连接；
所述第四电容的第一端与第五个第四节点电连接，所述第四电容的第二端与第五个第八节点电连接；
所述第五个第二控制电路包括第五个第二十晶体管和第五个第二十一晶体管；
所述第五个第二十晶体管的栅极与第二电压端电连接，所述第五个第二十晶体管的第一极与第五个第七节点电连接，所述第五个第二十晶体管的第二极与第五个第二控制节点电连接；
所述第五个第二十一晶体管的栅极与第五个第八节点电连接，所述第五个第二十一晶体管的第一极与第五个第二控制节点电连接，所述第五个第二十一晶体管的第二极与第五个第八节点电连接。
可选的，所述第五个第一驱动输出电路包括第五个第二十二晶体管和第五电容，所述 第五个第二驱动输出电路包括第五个第二十三晶体管和第六电容；
所述第五个第二十二晶体管的栅极与第五个第一控制节点电连接，所述第五个第二十二晶体管的第一极与第一电压端电连接，所述第五个第二十二晶体管的第二极与第N级驱动信号输出端电连接；
所述第五电容的第一端与第五个第一控制节点电连接，所述第五电容的第二端与第一电压端电连接；
所述第五个第二十三晶体管的栅极与第五个第二控制节点电连接，所述第五个第二十三晶体管的第一极与第N级驱动信号输出端电连接，所述第五个第二十三晶体管的第二极与第二电压端电连接；
所述第六电容的第一端与第N级驱动信号输出端电连接，所述第六电容的第二端与第二电压端电连接。
如73所示，在图72所示的驱动电路的至少一实施例的基础上，
所述第五选通电路包括第五个第一晶体管T5-1和第五个第二晶体管T5-2；
所述第五个第一晶体管T5-1的栅极与第N级驱动信号输出端NS(N)电连接，所述第五个第一晶体管T5-1的漏极与所述第五个第一节点N5-1电连接，所述第五个第一晶体管T5-1的源极与所述第五个第二晶体管T5-2的漏极电连接；
所述第五个第二晶体管T5-2的栅极与第N-1级第五个第三节点N5-3(N-1)电连接，所述第五个第二晶体管T5-2的源极与所述选通输入端VCT电连接；
所述第五输出控制电路包括第五个第三晶体管T5-3；
所述第五个第三晶体管T5-3的栅极与所述第五个第一节点N5-1电连接，所述第五个第三晶体管T5-3的源极与所述第五个第一控制节点NC5-1电连接，所述第五个第三晶体管T5-3的漏极与所述第五个第二节点N5-2电连接；
所述第五电压控制电路包括第一电容C5-1；
所述第一电容C5-1的第一端与所述第五个第一节点N5-1电连接，所述第一电容C5-1的第二端与第五个第二节点N5-2电连接。
所述第五输出电路包括第五个第四晶体管T5-4、第五个第五晶体管T5-5和第二电容C5-2；
所述第五个第四晶体管T5-4的栅极与所述第五个第二节点N5-2电连接，所述第五个第四晶体管T5-4的源极与高电压端VGH电连接，所述第五个第四晶体管T5-4的漏极与所述输出驱动端NO(N)电连接；
所述第二电容C5-2的第一端与所述第五个第二节点N5-2电连接，所述第二电容的第二端与高电压端VGH电连接；
所述第五个第五晶体管T5-5的栅极与第五个第二控制节点NC5-2电连接，所述第五个第五晶体管T5-5的第一极与所述输出驱动端NO(N)电连接，所述第五个第五晶体管T5-5的漏极与低电压端VGL电连接；
所述第五初始化电路包括第五个第六晶体管T5-6；
所述第五个第六晶体管T5-6的栅极与所述初始控制端NCX电连接，所述第五个第六晶体管T5-6的源极与第五个第一节点N5-1电连接，所述第五个第六晶体管T5-6的漏极与低电压端VGL电连接；
所述第五个第一节点控制电路包括第五个第七晶体管T5-7；
所述第五个第七晶体管T5-7的栅极与第五个第四节点N5-4电连接，所述第五个第七晶体管T5-7的源极与第五个第一节点N5-1电连接，所述第五个第七晶体管T5-7的漏极与低电压端VGL电连接；
所述第五个第五节点控制电路包括第五个第八晶体管T5-8和第五个第九晶体管T5-9；
所述第五个第八晶体管T5-8的栅极与第一时钟信号端GCK电连接，所述第五个第八晶体管T5-8的源极与低电压端VGL电连接，所述第五个第八晶体管T5-8的漏极与第五个第五节点N5-5电连接；
所述第五个第九晶体管T5-9的栅极与第五个第七节点N5-7电连接，所述第五个第九晶体管T5-9的源极与第五个第五节点N5-5电连接，所述第第五个第九晶体管T5-9的漏极与第一时钟信号端GCK电连接；
所述第五个第六节点控制电路包括第五个第十晶体管T5-10；
所述第五个第十晶体管T5-10的栅极与低电压端VGL电连接，所述第五个第十晶体管T5-10的源极与第五个第五节点N5-5电连接，所述第五个第十晶体管T5-10的漏极与第五个第六节点N5-6电连接；
所述第五个第三节点控制电路包括第五个第十一晶体管T5-11和第三电容C5-3；
所述第五个第十一晶体管T5-11的栅极与第五个第六节点N5-6电连接，所述第五个第十一晶体管T5-11的源极与第二时钟信号端GCB电连接，所述第五个第十一晶体管T5-11的漏极与第五个第三节点N5-3电连接；
所述第三电容C5-3的第一端与所述第五个第六节点N5-6电连接，所述第三电容C5-3的第二端与所述第五个第三节点N5-3电连接；
所述第五个第一控制电路包括第五个第十二晶体管T5-12和第五个第十三晶体管T5-13；
所述第五个第十二晶体管T5-12的栅极与第五个第七节点N5-7电连接，所述第五个第十二晶体管T5-12的源极与第五个第一控制节点NC5-1电连接，所述第五个第十二晶体管T5-12的漏极与高电压端VGH电连接；
所述第五个第十三晶体管T5-13的栅极与第二时钟信号端GCB电连接，所述第五个第十三晶体管T5-13的源极与第五个第三节点N5-3电连接，所述第五个第十三晶体管T5-13的漏极与第五个第一控制节点NC5-1电连接；
所述第五个第四节点控制电路包括第五个第十四晶体管T5-14和第五个第十五晶体管T5-15；
所述第五个第十四晶体管T5-14的栅极与第五个第五节点N5-5电连接，所述第五个第十四晶体管T5-14的源极与高电压端VGH电连接，所述第五个第十四晶体管T5-14的漏极与第五个第四节点N5-4电连接；
所述第五个第十五晶体管T5-15的栅极与第五个第八节点N5-8电连接，所述第五个第十五晶体管T5-15的源极与第五个第四节点N5-4电连接，所述第五个第十五晶体管T5-15的漏极与第二时钟信号端GCB电连接；
所述第五个第七节点控制电路包括第五个第十六晶体管T5-16和第五个第十七晶体管T5-17；
所述第五个第十六晶体管T5-16的栅极与第一时钟信号端GCK电连接，所述第五个第十六晶体管T5-16的源极与第N-1级驱动信号输出端NS(N)电连接，所述第五个第十六晶体管T5-16的漏极与第五个第七节点N5-7电连接；
所述第五个第十七晶体管T5-17的栅极与初始控制端NCX电连接，所述第五个第十七晶体管T5-17的源极与高电压端VGH电连接，所述第五个第十七晶体管T5-17的漏极与第五个第七节点N5-7电连接；
所述第五个第八节点控制电路包括第五个第十八晶体管T5-18、第五个第十九晶体管T5-19和第四电容C5-4；
所述第五个第十八晶体管T5-18的栅极与第一时钟信号端GCK电连接，所述第五个第十八晶体管T5-18的源极与第N-1级驱动信号输出端NS(N-1)电连接，所述第五个第十八晶体管T5-18的漏极与第五个第九节点N5-9电连接；
所述第五个第十九晶体管T5-19的栅极与低电压端VGL电连接，所述第五个第十九晶体管T5-19的源极与第五个第九节点N5-9电连接，所述第五个第十九晶体管T5-19的漏极与第五个第八节点N5-8电连接；
所述第四电容C5-4的第一端与第五个第四节点N5-4电连接，所述第四电容C5-4的第二端与第五个第八节点N5-8电连接；
所述第五个第二控制电路包括第五个第二十晶体管T5-20和第五个第二十一晶体管T5-21；
所述第五个第二十晶体管T5-20的栅极与低电压端VGL电连接，所述第五个第二十晶体管T5-20的源极与第五个第七节点N5-7电连接，所述第五个第二十晶体管T5-20的漏极与第五个第二控制节点NC5-2电连接；
所述第五个第二十一晶体管T5-21的栅极与第五个第八节点N5-8电连接，所述第五个第二十一晶体管T5-21的源极与第五个第二控制节点NC5-2电连接，所述第五个第二十一晶体管T5-21的漏极与第五个第八节点N5-8电连接；
所述第五个第一驱动输出电路包括第五个第二十二晶体管T5-22和第五电容C5-5，所述第五个第二驱动输出电路包括第五个第二十三晶体管T5-23和第六电容C5-6；
所述第五个第二十二晶体管T5-22的栅极与第五个第一控制节点NC5-1电连接，所述 第五个第二十二晶体管T5-22的源极与高电压端VGH电连接，所述第五个第二十二晶体管T5-22的漏极与第N级驱动信号输出端NS(N)电连接；
所述第五电容C5-5的第一端与第五个第一控制节点NC5-1电连接，所述第五电容C5-5的第二端与高电压端VGH电连接；
所述第五个第二十三晶体管T5-23的栅极与第五个第二控制节点NC5-2电连接，所述第五个第二十三晶体管T5-23的源极与第N级驱动信号输出端NS(N)电连接，所述第五个第二十三晶体管T5-23的漏极与低电压端VGL电连接；
所述第六电容C5-6的第一端与第N级驱动信号输出端NS(N)电连接，所述第六电容C5-6的第二端与低电压端VGL电连接。
在图73所示的驱动电路的至少一实施例中，第一电压端为高电压端，第二电压端为低电压端，但不以此为限。
在图73所示的驱动电路的至少一实施例中，所有晶体管都为p型晶体管，但不以此为限。
在图73所示的驱动电路的至少一实施例中，N5-10为第五个第十节点。
在本公开至少一实施例中，所述第五驱动信号生成电路的结构并不限于如图20所示，所述第五驱动信号生成电路例如可以为16T3C电路、13T3C电路、12T3C电路、10T3C电路等，但不以此为限。
本公开图73所示的驱动电路的至少一实施例在工作时，
在第一阶段，NS(N-1)输出低电压信号，GCK输出低电压信号，GCB提供高电压信号时，T5-16和T5-18打开，N5-7的电位和N5-8的电位为低电压，T5-20和T5-19导通，保证NC5-2的电位和N5-8的电位为低电压，T5-23打开，NS(N)输出低电压信号；N5-8的电位为低电压，以保证T5-15打开，N5-7的电位为低电压，以打开T5-9，T5-8打开，T5-10打开，将N5-5的电位和N5-6的电位拉低，打开T5-11，GCB将高电压信号写入N5-3，N5-7的电位为低电压，以打开T5-12，将NC5-1的电位拉高为高电压，保证T5-22关闭；
在第二阶段，NS(N-1)输出低电压信号，GCK输出第一时钟信号的电位由低电压跳高为高电压，T5-16和T5-18关断，N5-7的电位为低电压，T5-9打开，T5-8关断，T5-10打开，N5-5的电位和N5-6的电位为高电压，T5-11关断，N5-3的电位维持为高电压，GCB输出低电压信号，T5-13打开，NC5-1的电位维持为高电压，T5-22关断；同时N5-8的电位维持为低电压，T5-15打开，GCB将低电压信号写入N5-4，经过C5-4将N5-8的电位拉低至更低电压(比GCB提供的低电压信号的电压值低5V～10V)，T5-21打开，将低电压信号写入NC5-2(NC5-2的电位比GCB提供的低电压信号的电压值低3～8V)，充分打开T5-23，保证NS(N)输出低电压信号；
在第三阶段，NS(N-1)输出高电压信号，GCK输出低电压信号，GCB输出高电压信号，T5-16和T5-18打开，控制N5-7的电位和N5-9的电位为高电压，T5-20和T5-19打开，NC5-2的电位和N5-8的电位为高电压，T5-23关闭；N5-8的电位为高电压，T5-15 关闭，N5-7的电位为高电压，T5-9关闭，T5-8打开，T5-10打开，将N5-5的电位和N5-6的电位拉低，打开T5-11，GCB将高电压信号写入N5-3，T5-13关闭，N5-7的电位为高电压，关闭T5-12，NC5-1的电位维持为高电压，保证T5-22关闭；
在第四阶段，NS(N-1)输出高电压信号，GCK输出的第一时钟信号的电位由低电压跳高为高电压，GCB输出低电压信号，关闭T5-16和T5-18，N5-7的电位为高电压，关闭T5-9，T5-8关闭，T5-10打开，N5-5的电位和N5-6的电位维持低电压，T5-11打开，T5-13打开，N5-3的电位和NC5-1的电位为低电压，T5-22打开，NS(N)输出高电压信号；同时N5-8的电位为高电压，关闭T5-15，N5-4的电位维持不变，保证N5-8的电位为高电压；
在第五阶段，NS(N-1)输出的第N-1级驱动信号的电位从高电压跳至低电压，GCK输出高电压信号，GCB输出低电压信号，T5-16和T5-18关断，N5-7的电位和N5-9的电位维持为高电压，其余节点的电位维持不变，保证NS(N)输出高电压信号；
在第六阶段，NS(N-1)输出低电压信号，GCK输出的第一时钟信号的电位从高电压跳至低电压，GCB输出高电压信号，T5-16和T5-18打开，N5-7的电位和N5-8的电位为低电压，T5-20和T5-19打开，保证NC5-2的电位和N5-8的电位为低电压，打开T5-23，NS(N)输低电压信号；N5-8的电位为低电压，保证T5-15打开，N5-7的电位为低电压，打开T5-9，T5-8打开，T5-10打开，将N5-5的电位和N5-6的电位拉低，打开T5-11，GCB将高电压信号写入N5-3，N5-7的电位为低电压，打开T5-12，将NC5-1的电位拉高为高电压，保证T5-22关闭。
可选的，在开始显示时(也即在显示装置开机时)，为了防止显示屏出现开机屏闪，在第一阶段之前的开机阶段，NCX输出低电压信号，T5-6打开，N5-1的电位为低电压，T5-3打开；T5-17打开，N5-7的电位为高电压，T5-9关断，当GCK输出低电压信号时，T5-8打开，使得N5-5的电位为低电压，T5-10打开，N5-6的电位为低电压，当GCB输出低电压信号时，T5-13打开，NC5-1的电位为低电压，T5-22打开，NS(N)输出高电压信号；由于T5-3打开，NC5-1与N5-2之间连通，N5-2的电位为低电压，T5-4打开，NO(N)输出高电压信号，可以将有效显示区域中的所有像素电路包括的第二显示控制晶体管M2都打开，清空存储电容Cst中残留的电荷，改善开机屏闪不良；
之后，当NS(N)和N3(N-1)都输出低电压信号时，T5-1和T5-2导通，以控制VCT与N5-1之间连通；
当VCT提供低电压信号时，N5-1的电位为低电压，C5-1维持N5-1的电位；T5-3打开，以控制NC5-1与N5-2之间连通，此时NC5-1的电位为高电压，N5-2的电位为高电压，T5-4关断，NC5-2的电位为低电压，T5-5打开，NO(N)输出低电压信号；
当VCT提供高电压信号时，N5-1的电位为高电压，T5-3关断，NC5-1与N5-2之间断开，C5-1控制N5-2的电位为高电压，T5-4关断，NC5-2的电位为低电压，T5-5打开，NO(N)输出低电压信号；
之后，在第N级驱动信号提供阶段，NS(N)输出高电压信号，此时，NC5-1的电位为低电压，NC5-2的电位为高电压；
当N5-1的电位为低电压时，T5-3打开，NC5-1与N5-2之间连通，N5-2的电位为低电压，T5-4打开，NO(N)输出高电压信号；
当N5-1的电位为高电压时，T5-3关断，NC5-1与N5-2之间断开，N5-2的电位为高电压，NC5-2的电位为高电压，NO(N)维持输出低电压信号；
在第N级驱动信号提供阶段之后，当N5-4的电位为低电压时，T5-7打开，以控制N5-1与VGL之间连通，N5-1的电位为低电压，T5-3打开，以控制NC5-1与N5-2之间连通，此时，NC5-1的电位为高电压，NC5-2的电位为低电压，N5-2的电位为高电压，T5-4关断，T5-5导通，NO(N)输出低电压信号。
本公开图73所示的驱动电路的至少一实施例在工作时，当N3(N-1)输出低电压信号，NS(N)输出低电压信号时，T5-1和T5-2打开，通过以上两个信号同时选通，可以获取一个高低频切换周期内的选通输入信号状态。
图74是本公开图73所示的驱动电路的至少一实施例的仿真工作时序图；
图75是本公开图73所示的驱动电路的至少一实施例的仿真工作时序图。
本公开图76所示的驱动电路的至少一实施例与本公开图73所示的驱动电路的至少一实施例的区别如下：不设置T5-7。
图77是本公开图76所示的驱动电路的至少一实施例的仿真工作时序图。
本公开实施例所述的驱动方法，应用于上述的驱动电路，所述驱动方法包括：
第一驱动信号生成电路在第一个第一控制节点的电位和第一个第二控制节点的电位的控制下，生成并通过第N级驱动信号输出端输出第N级驱动信号；
第一输出控制电路在第一个第一节点的电位的控制下，控制所述第一个第一控制节点与第一个第二节点之间连通；
第一选通电路在选通控制信号的控制下，控制选通输入信号写入第一个第一节点；
第一个第一储能电路根据所述第一个第一节点的电位控制所述第一个第二节点的电位；
第一个第二储能电路根据第N级输出驱动端提供的第N级驱动输出信号，控制所述第一个第三控制节点的电位；
第一输出电路在第一个第二节点的电位的控制下，控制第N级输出驱动端与第一电压端之间连通，第一输出电路在第一个第三控制节点的电位的控制下，控制第N级输出驱动端与第二电压端之间连通；
所述第一个第三控制节点与所述第一个第二控制节点为不同的节点，N为正整数。
本公开实施例所述的驱动方法，应用上述的驱动电路，所述驱动方法包括：
第二驱动信号生成电路生成并通过第N级驱动信号输出端输出第N级驱动信号；
第二选通电路在选通控制端提供的选通控制信号的控制下，控制选通输入端提供的选 通输入信号写入第二个第一节点；
第二输出控制电路对第N级驱动信号和第二输出控制电路的第二端的电位进行与非操作，得到第一输出信号；
第二输出电路对所述第一输出信号进行反相，得到并通过输出驱动端提供输出驱动信号；
N为正整数。
本公开实施例所述的驱动方法，应用于上述的驱动电路，所述驱动方法包括：
第三驱动信号生成电路在第三个第一控制节点的电位和第三个第二控制节点的电位的控制下，生成并通过第N级驱动信号输出端输出第N级驱动信号；
第三输出控制电路在第三个第一节点的电位的控制下，控制第三个第一控制节点与第三个第二节点之间连通；
第三选通电路在选通控制信号的控制下，控制将选通输入端提供的选通输入信号写入第三个第一节点；
第三电压控制电路根据第三个第一节点的电位控制第三个第二节点的电位；
第三输出电路在第三个第二节点的电位的控制下，控制输出驱动端与第一电压端之间连通，第三输出电路在第三个第三控制节点的电位的控制下，所述输出驱动端与第二电压端之间连通；
所述第三个第三控制节点与所述第三个第二控制节点为不同的节点；N为正整数。
本公开实施例所述的驱动方法，应用上述的驱动电路，所述驱动方法包括：
第四驱动信号生成电路在第四个第一控制节点的电位和第四个第二控制节点的电位的控制下，生成并通过第N级驱动信号输出端输出第N级驱动信号；N为正整数；
第四输出控制电路在第四个第一节点的电位的控制下，控制第四个第一控制节点与第四个第二节点之间连通；
第四选通电路在选通控制信号的控制下，控制将选通输入信号写入第四个第一节点；
第四电压控制电路根据第四个第一节点的电位控制第四个第二节点的电位；
第四个第二节点控制电路在第四个第一节点的电位的控制下，控制第四个第二节点与第一电压端之间连通；
第四输出电路在第四个第二节点的电位的控制下，控制输出驱动端与第一电压端之间连通，第四输出电路在第四个第二控制节点的电位的控制下，控制输出驱动端与第二电压端之间连通，第四输出电路在第四个第一节点的电位的控制下，所述输出驱动端与第二电压端之间连通。
本公开实施例所述的驱动方法，应用上述的驱动电路，所述驱动方法包括：
第五驱动信号生成电路在第五个第一控制节点的电位和第五个第二控制节点的电位的控制下，生成并通过第N级驱动信号输出端输出第N级驱动信号；
第五选通电路在选通控制信号的控制下，控制选通输入端提供的选通输入信号写入所 述第五个第一节点；
第五输出控制电路在第五个第一节点的电位的控制下，控制所述第五个第一控制节点与所述第五个第二节点之间连通；
第五电压控制电路分别根据第五个第一节点的电位控制第五个第二节点的电位；
第五输出电路在第五个第二节点的电位的控制下，控制输出驱动端与第一电压端之间连通，在第五个第二控制节点的电位的控制下，控制输出驱动端与第二电压端之间连通。
本公开实施例所述的驱动模组包括多级上述的驱动电路；
第N级驱动电路与第N-1级驱动电路包括的驱动信号输出端电连接；N为正整数。
如图78所示，标号为S1的为第一级驱动电路，标号为S2的为第二级驱动电路，标号为S3的为第三级驱动电路，标号为S4的为第四级驱动电路，标号为S5的为第五级驱动电路，标号为S6的为第六级驱动电路，标号为S7的为第七级驱动电路，标号为S8的为第八级驱动电路，标号为S9的为第九级驱动电路，标号为S10的为第十级驱动电路，标号为S11的为第十一级驱动电路，标号为S12的为第十二级驱动电路；
标号为NS(1)的为S1的驱动信号输出端，标号为NO(1)的为S1的输出驱动端；
标号为NS(2)的为S2的驱动信号输出端，标号为NO(2)的为S2的输出驱动端；S2与NS(1)电连接；
标号为NS(3)的为S3的驱动信号输出端，标号为NO(3)的为S3的输出驱动端；S3与NS(2)电连接；
标号为NS(4)的为S4的驱动信号输出端，标号为NO(4)的为S4的输出驱动端；S4与NS(3)电连接；
标号为NS(5)的为S5的驱动信号输出端，标号为NO(5)的为S5的输出驱动端；S5与NS(4)电连接；
标号为NS(6)的为S6的驱动信号输出端，标号为NO(6)的为S6的输出驱动端；S6与NS(5)电连接；
标号为NS(7)的为S7的驱动信号输出端，标号为NO(7)的为S7的输出驱动端；S7与NS(6)电连接；
标号为NS(8)的为S8的驱动信号输出端，标号为NO(8)的为S8的输出驱动端；S8与NS(7)电连接；
标号为NS(9)的为S9的驱动信号输出端，标号为NO(9)的为S9的输出驱动端；S9与NS(8)电连接；
标号为NS(10)的为S10的驱动信号输出端，标号为NO(10)的为S10的输出驱动端；S10与NS(9)电连接；
标号为NS(11)的为S11的驱动信号输出端，标号为NO(11)的为S11的输出驱动端；S11与NS(10)电连接；
标号为NS(12)的为S12的驱动信号输出端，标号为NO(12)的为S12的输出驱 动端；S12与NS(11)电连接；
S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11和S12都与选通输入端VCT电连接；
S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11和S12都与第一时钟信号端GCK电连接；
S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11和S12都与第二时钟信号端GCB电连接。
在图78中，标号为STV的为起始电压端，S1与STV电连接。
图79是图78所示的驱动模组的至少一实施例的工作时序图。
本公开图78所示的驱动模组的至少一实施例在工作时，当NS(N-1)输出高电压信号，NS(N)输出低电压信号时，如若VCT输出低电压信号，则当NS(N)输出高电压信号时，NO(N)输出高电压信号；
当NS(N-1)输出高电压信号，NS(N)输出低电压信号时，如若VCT输出高电压信号，则当NS(N)输出高电压信号时，NO(N)输出低电压信号。
图80是GCK提供的第一时钟信号和GCB提供的第二时钟信号的波形图。
本公开实施例所述的显示装置包括上述的驱动模组。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (28)

  1. 一种驱动电路，包括第一驱动信号生成电路、第一输出控制电路、第一选通电路、第一个第一储能电路、第一个第二储能电路和第一输出电路；N为正整数；
    所述第一驱动信号生成电路分别与第一个第一控制节点、第一个第二控制节点和第N级驱动信号输出端电连接，用于在所述第一个第一控制节点的电位和所述第一个第二控制节点的电位的控制下，生成并通过所述第N级驱动信号输出端输出第N级驱动信号；
    所述第一输出控制电路分别与第一个第一节点、所述第一个第一控制节点和第一个第二节点电连接，用于在所述第一个第一节点的电位的控制下，控制所述第一个第一控制节点与所述第一个第二节点之间连通；
    所述第一选通电路分别与第一个第一节点、选通输入端和选通控制端电连接，用于在所述选通控制端提供的选通控制信号的控制下，控制所述选通输入端提供的选通输入信号写入所述第一个第一节点；
    所述第一个第一储能电路分别与所述第一个第一节点和所述第一个第二节点电连接，用于根据所述第一个第一节点的电位控制所述第一个第二节点的电位；
    所述第一个第二储能电路分别与第一个第三控制节点与第N级输出驱动端电连接，用于根据所述第N级输出驱动端提供的第N级驱动输出信号，控制所述第一个第三控制节点的电位；
    所述第一输出电路分别与第一个第二节点、所述第一个第三控制节点、第一电压端、第二电压端和所述第N级输出驱动端电连接，用于在所述第一个第二节点的电位的控制下，控制所述第N级输出驱动端与所述第一电压端之间连通，在所述第一个第三控制节点的电位的控制下，控制所述第N级输出驱动端与所述第二电压端之间连通；
    所述第一个第三控制节点与所述第一个第二控制节点为不同的节点。
  2. 如权利要求1所述的驱动电路，其中，所述第一选通电路用于在第N-1级第一个第三节点的电位为第二电压，并第N级驱动信号的电位为第二电压时，控制将所述选通输入端提供的选通输入信号写入所述第一个第一节点。
  3. 如权利要求1所述的驱动电路，其中，所述第一选通电路包括第一个第一晶体管；所述第一个第一晶体管的栅极与所述选通控制端电连接，所述第一个第一晶体管的第一极与所述第一个第一节点电连接，所述第一个第一晶体管的第二极与所述选通输入端电连接。
  4. 如权利要求1所述的驱动电路，其中，所述选通控制端包括第一选通控制端和第二选通控制端；所述第一选通电路包括第一个第一晶体管和第一个第二晶体管；
    所述第一个第一晶体管的栅极与第一选通控制端电连接，所述第一个第一晶体管的第一极与所述第一个第一节点电连接，所述第一个第一晶体管的第二极与所述第一个第二晶体管的第一极电连接；
    所述第一个第二晶体管的栅极与第二选通控制端电连接，所述第一个第二晶体管的第 二极与所述选通输入端电连接；
    所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端为第N-1级第一个第三节点，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
    所述第一选通控制端为第N-1级第一个第三节点，所述第二选通控制端为第N级驱动信号输出端，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
    所述第一选通控制端为第N-1级驱动信号输出端，所述第二选通控制端为第N级驱动信号输出端，第一个第一晶体管为n型晶体管，第一个第二晶体管为p型晶体管；或者，
    所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端为第N-1级驱动信号输出端，第一个第一晶体管为p型晶体管，第一个第二晶体管为n型晶体管；或者，
    所述第一选通控制端接入第N-1级驱动信号的反相信号，所述第二选通控制端为第N级驱动信号输出端，所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
    所述第一选通控制端为第N级驱动信号输出端，所述第二选通控制端接入第N-1级驱动信号的反相信号；所述第一个第一晶体管和所述第一个第二晶体管都为p型晶体管；或者，
    所述第一选通控制端为第N-1级驱动信号端，所述第二选通控制端接入第N级驱动信号的反相信号，所述第一个第一晶体管和所述第一个第二晶体管都为n型晶体管；或者，
    所述第一选通控制端接入第N级驱动信号的反相信号，所述第二选通控制端为第N-1级驱动信号端，所述第一个第一晶体管和所述第一个第二晶体管都为n型晶体管。
  5. 如权利要求1至4中任一权利要求所述的驱动电路，其中，所述第一个第一储能电路包括第一个第一电容，所述第一个第二储能电路包括第一个第二电容；
    所述第一个第一电容的第一端与所述第一个第一节点电连接，所述第一个第一电容的第二端与所述第一个第二节点电连接；
    所述第一个第二电容的第一端与所述第一个第三控制节点电连接，所述第一个第二电容的第二端与所述第N级输出驱动端电连接。
  6. 如权利要求1至4中任一权利要求所述的驱动电路，其中，所述第一输出控制电路包括第一个第三晶体管；
    所述第一个第三晶体管的栅极与所述第一个第一节点电连接，所述第一个第三晶体管的第一极与所述第一个第一控制节点电连接，所述第一个第三晶体管的第二极与所述第一个第二节点电连接。
  7. 如权利要求1至4中任一权利要求所述的驱动电路，其中，还包括第一个第二节点控制电路；
    所述第一个第二节点控制电路分别与第一个第三控制节点、第一个第二节点和第一电压端电连接，用于在所述第一个第三控制节点的电位的控制下，控制所述第一个第二节点与所述第一电压端之间连通。
  8. 如权利要求至4中任一权利要求所述的驱动电路，其中，还包括第一个第二节点控制电路；
    所述第一个第二节点控制电路分别与第一个第三控制节点、所述第N级输出驱动端、第一个第二节点和第一电压端电连接，用于在所述第一个第三控制节点的电位和所述第N级输出驱动端提供的第N级驱动输出信号的控制下，控制所述第一个第二节点与所述第一电压端之间连通。
  9. 如权利要求7所述的驱动电路，其中，所述第一个第二节点控制电路包括第一个第四晶体管；
    所述第一个第四晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第四晶体管的第一极与所述第一个第二节点电连接，所述第一个第四晶体管的第二极与第一电压端电连接。
  10. 如权利要求8所述的驱动电路，其中，所述第一个第二节点控制电路包括第一个第四晶体管和第一控制晶体管；
    所述第一个第四晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第四晶体管的第一极与所述第一控制晶体管的第二极电连接，所述第一个第四晶体管的第二极与第一电压端电连接；
    所述第一控制晶体管的栅极与所述第N级输出驱动端电连接，所述第一控制晶体管的第一极与所述第一个第二节点电连接。
  11. 如权利要求1至4中任一权利要求所述的驱动电路，其中，所述第一输出电路包括第一个第五晶体管、第一个第六晶体管和第一个第三电容；
    所述第一个第五晶体管的栅极与所述第一个第二节点电连接，所述第一个第五晶体管的第一极与第一电压端电连接，所述第一个第五晶体管的第二极与所述第N级输出驱动端电连接；
    所述第一个第六晶体管的栅极与所述第一个第三控制节点电连接，所述第一个第六晶体管的第一极与所述第N级输出驱动端电连接，所述第一个第六晶体管的第二极与第二电压端电连接；
    所述第一个第三电容的第一端与所述第一个第二节点电连接，所述第一个第三电容的第二端与所述第一电压端电连接。
  12. 如权利要求1至4中任一权利要求所述的驱动电路，其中，还包括第一初始化电路；
    所述第一初始化电路分别与初始控制端、第二电压端和第一个第一节点电连接，用于在所述初始控制端提供的初始控制信号的控制下，控制所述第一个第一节点与所述第二电压端之间连通。
  13. 如权利要求1至4中任一权利要求所述的驱动电路，其中，还包括第一个第一节点控制电路；
    所述第一个第一节点控制电路分别与第一个第四节点、第二电压端和所述第一个第一节点电连接，用于在所述第一个第四节点的电位的控制下，控制所述第一个第一节点与所述第二电压端之间连通。
  14. 如权利要求12所述的驱动电路，其中，所述第一初始化电路包括第一个第七晶体管；
    所述第一个第七晶体管的栅极与所述初始控制端电连接，所述第一个第七晶体管的第一极与所述第一个第一节点电连接，所述第一个第七晶体管的第二极与第二电压端电连接。
  15. 如权利要求13所述的驱动电路，其中，所述第一个第一节点控制电路包括第一个第八晶体管；
    所述第一个第八晶体管的栅极与所述第一个第四节点电连接，所述第一个第八晶体管的第一极与所述第一个第一节点电连接，所述第一个第八晶体管的第二极与第二电压端电连接。
  16. 如权利要求1至4中任一权利要求所述的驱动电路，其中，还包括第一个第三控制节点控制电路；
    所述第一个第三控制节点控制电路分别与第一个第一节点、第一个第五节点、第一个第二控制节点、第一个第三控制节点和第一个第六节点电连接，用于在所述第一个第一节点的电位的控制下，控制所述第一个第五节点与所述第一个第三控制节点之间连通，在所述第一个第六节点的电位的控制下，控制所述第一个第二控制节点与所述第一个第六节点之间连通，并控制所述第一个第六节点与所述第一个第三控制节点之间连通。
  17. 如权利要求16所述的驱动电路，其中，所述第一个第三控制节点控制电路包括第一个第九晶体管、第一个第十晶体管和第一个第十一晶体管；
    所述第一个第九晶体管的栅极与所述第一个第一节点电连接，所述第一个第九晶体管的第一极与所述第一个第五节点电连接，所述第一个第九晶体管的第二极与所述第一个第三控制节点电连接；
    所述第一个第十晶体管的栅极与所述第一个第十晶体管的第二极都和所述第一个第六节点电连接，所述第一个第十晶体管的第一极与所述第一个第二控制节点电连接；
    所述第一个第十一晶体管的栅极与所述第一个第十一晶体管的第一极都与所述第一个第六节点电连接，所述第一个第十一晶体管的第二极与第一个第三控制节点电连接。
  18. 如权利要求1至4中任一权利要求所述的驱动电路，其中，还包括第一输出下拉电路；
    所述第一输出下拉电路分别与所述第一个第一控制节点、所述第N级驱动信号输出端和第二电压端电连接，用于在所述第一个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
  19. 如权利要求1至4中任一权利要求所述的驱动电路，其中，所述第一驱动信号生成电路包括第一个第一驱动输出电路、第一个第二驱动输出电路、第一个第一控制节点控 制电路和第一个第二控制节点控制电路；
    所述第一个第一控制节点控制电路用于控制第一个第一控制节点的电位；
    所述第一个第二控制节点控制电路用于控制第一个第二控制节点的电位；
    所述第一个第一驱动输出电路分别与所述第一个第一控制节点、第一电压端和第N级驱动信号输出端电连接，用于在所述第一个第一控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第一电压端之间连通；
    所述第一个第二驱动输出电路分别与所述第一个第二控制节点、第二电压端和第N级驱动信号输出端电连接，用于在所述第一个第二控制节点的电位的控制下，控制所述第N级驱动信号输出端与所述第二电压端之间连通。
  20. 如权利要求19所述的驱动电路，其中，所述第一个第一控制节点控制电路包括第一个第七节点控制电路、第一个第八节点控制电路、第一个第三节点控制电路和第一个第一控制电路；
    所述第一个第七节点控制电路分别与第一个第七节点、第二电压端、第一时钟信号端和第一个第五节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第七节点与所述第二电压端之间连通，在所述第一个第五节点的电位的控制下，控制所述第一个第七节点与所述第一时钟信号端之间连通；
    所述第一个第八节点控制电路分别与第二电压端、第一个第七节点和第一个第八节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第七节点与所述第一个第八节点之间连通；
    所述第一个第三节点控制电路分别与第一个第八节点、第二时钟信号端和第一个第三节点电连接，用于在所述第一个第八节点的电位的控制下，控制所述第一个第三节点与所述第二时钟信号端电连接，并根据所述第一个第八节点的电位控制第一个第三节点的电位；
    所述第一个第一控制电路分别与第二时钟信号端、第一个第三节点、第一个第一控制节点、第一个第五节点和第一电压端电连接，用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第一个第三节点与所述第一个第一控制节点之间连通，并在所述第一个第五节点的电位的控制下，控制所述第一个第一控制节点与所述第一电压端之间连通。
  21. 如权利要求19所述的驱动电路，其中，所述第一个第二控制节点控制电路包括第一个第六节点控制电路、第一个第五节点控制电路、第一个第九节点控制电路、第一个第四节点控制电路和第一个第二控制电路；
    所述第一个第六节点控制电路分别与第二电压端、第一个第九节点、所述第一个第六节点和第一个第四节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第九节点与所述第一个第六节点之间连通，并根据所述第一个第四节点的电位控制所述第一个第六节点的电位；
    所述第一个第五节点控制电路分别与第N-1级驱动信号输出端、第一时钟信号端、第 一个第五节点、初始控制端和第一电压端电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第五节点与第N-1级驱动信号输出端之间连通，在所述初始控制端提供的初始控制信号的控制下，控制所述第一个第五节点与所述第一电压端之间连通；
    所述第一个第九节点控制电路分别与第一时钟信号端、第N-1级驱动信号输出端和第一个第九节点电连接，用于在所述第一时钟信号端提供的第一时钟信号的控制下，控制所述第一个第九节点与所述第N-1级驱动信号输出端之间连通；
    所述第一个第四节点控制电路分别与第一个第七节点、第一电压端、第一个第四节点、第二时钟信号端和第一个第六节点电连接，用于在所述第一个第七节点的电位的控制下，控制所述第一个第四节点与所述第一电压端之间连通，并在所述第一个第六节点的电位的控制下，控制所述第一个第四节点与所述第二时钟信号端之间连通；
    所述第一个第二控制电路分别与第二电压端、第一个第五节点和第一个第二控制节点电连接，用于在所述第二电压端提供的第二电压信号的控制下，控制所述第一个第五节点与所述第一个第二控制节点之间连通。
  22. 如权利要求20所述的驱动电路，其中，所述第一个第七节点控制电路包括第一个第十二晶体管和第一个第十三晶体管，所述第一个第八节点控制电路包括第一个第十四晶体管，所述第一个第三节点控制电路包括第一个第十五晶体管和第一个第四电容，所述第一个第一控制电路包括第一个第十六晶体管和第一个第十七晶体管；
    所述第一个第十二晶体管的栅极与第一时钟信号端电连接，所述第一个第十二晶体管的第一极与第二电压端电连接，所述第一个第十二晶体管的第二极与第一个第七节点电连接；
    所述第一个第十三晶体管的栅极与第一个第五节点电连接，所述第一个第十三晶体管的第一极与所述第一个第七节点电连接，所述第一个第十三晶体管的第二极与第一时钟信号端电连接；
    所述第一个第十四晶体管的栅极与第二电压端电连接，所述第一个第十四晶体管的第一极与所述第一个第七节点电连接，所述第一个第十四晶体管的第二极与所述第一个第八节点电连接；
    所述第一个第十五晶体管的栅极与所述第一个第八节点电连接，所述第一个第十五晶体管的第一极与第二时钟信号端电连接，所述第一个第十五晶体管的第二极与所述第一个第三节点电连接；
    所述第一个第四电容的第一端与第一个第八节点电连接，所述第一个第四电容的第二端与第一个第三节点电连接；
    所述第一个第十六晶体管的栅极与所述第二时钟信号端电连接，所述第一个第十六晶体管的第一极与所述第一个第三节点电连接，所述第一个第十六晶体管的第二极与第一个第一控制节点电连接；
    所述第一个第十七晶体管的栅极与第一个第五节点电连接，所述第一个第十七晶体管的第一极与第一个第一控制节点电连接，所述第一个第十七晶体管的第二极与第一电压端电连接。
  23. 如权利要求21所述的驱动电路，其中，所述第一个第六节点控制电路包括第一个第十八晶体管和第一个第五电容，所述第一个第五节点控制电路包括第一个第十九晶体管和第一个第二十晶体管，所述第一个第九节点控制电路包括第一个第二十一晶体管，所述第一个第四节点控制电路包括第一个第二十二晶体管和第一个第二十三晶体管，所述第一个第二控制电路包括第一个第二十四晶体管；
    所述第一个第十八晶体管的栅极与第二电压端电连接，所述第一个第十八晶体管的第一极与第一个第九节点电连接，所述第一个第十八晶体管的第二极与第一个第六节点电连接；
    所述第一个第五电容的第一端与所述第一个第四节点电连接，所述第一个第五电容的第二端与所述第一个第六节点电连接；
    所述第一个第十九晶体管的栅极与第一时钟信号端电连接，所述第一个第十九晶体管的第一极与第N-1级驱动信号输出端电连接，所述第一个第十九晶体管的第二极与第一个第五节点电连接；
    所述第一个第二十晶体管的栅极与初始控制端电连接，所述第一个第二十晶体管的第一极与第一电压端电连接，所述第一个第二十晶体管的第二极与所述第一个第五节点电连接；
    所述第一个第二十一晶体管的栅极与第一时钟信号端电连接，所述第一个第二十一晶体管的第一极与第N-1级驱动信号输出端电连接，所述第一个第二十一晶体管的第二极与第一个第九节点电连接；
    所述第一个第二十二晶体管的栅极与第一个第七节点电连接，所述第一个第二十二晶体管的第一极与第一电压端电连接，所述第一个第二十二晶体管的第二极与第一个第四节点电连接；
    所述第一个第二十三晶体管的栅极与第一个第六节点电连接，所述第一个第二十三晶体管的第一极与第一个第四节点电连接，所述第一个第二十三晶体管的第二极与第二时钟信号端电连接；
    所述第一个第二十四晶体管的栅极与第二电压端电连接，所述第一个第二十四晶体管的第一极与第一个第九节点电连接，所述第一个第二十四晶体管的第二极与第一个第二控制节点电连接。
  24. 如权利要求19所述的驱动电路，其中，所述第一个第一驱动输出电路包括第一个第二十五晶体管和第一个第六电容，所述第一个第二驱动输出电路包括第一个第二十六晶体管和第一个第七电容；
    所述第一个第二十五晶体管的栅极与所述第一个第一控制节点电连接，所述第一个第 二十五晶体管的第一极与第一电压端电连接，所述第一个第二十五晶体管的第二极与第N级驱动信号输出端电连接；
    第一个第六电容的第一端与所述第一个第一控制节点电连接，第一个第六电容的第二端与第一电压端电连接；
    所述第一个第二十六晶体管的栅极与第一个第二控制节点电连接，所述第一个第二十六晶体管的第一极与第N级驱动信号输出端电连接，所述第一个第二十六晶体管的第二极与第二电压端电连接；
    所述第一个第七电容的第一端与所述第N级驱动信号输出端电连接，所述第一个第七电容的第二端与第二电压端电连接。
  25. 如权利要求18所述的驱动电路，其中，所述第一输出下拉电路包括第一个第二十七晶体管；
    所述第一个第二十七晶体管的栅极与所述第一个第一控制节点电连接，所述第一个第二十七晶体管的第一极与所述第N级驱动信号输出端电连接，所述第一个第二十七晶体管的第二极与所述第二电压端电连接。
  26. 一种驱动方法，应用于如权利要求1至25中任一权利要求所述的驱动电路，所述驱动方法包括：
    第一驱动信号生成电路在第一个第一控制节点的电位和第一个第二控制节点的电位的控制下，生成并通过第N级驱动信号输出端输出第N级驱动信号；
    第一输出控制电路在第一个第一节点的电位的控制下，控制所述第一个第一控制节点与第一个第二节点之间连通；
    第一选通电路在选通控制信号的控制下，控制选通输入信号写入第一个第一节点；
    第一个第一储能电路根据所述第一个第一节点的电位控制所述第一个第二节点的电位；
    第一个第二储能电路根据第N级输出驱动端提供的第N级驱动输出信号，控制所述第一个第三控制节点的电位；
    第一输出电路在第一个第二节点的电位的控制下，控制第N级输出驱动端与第一电压端之间连通，第一输出电路在第一个第三控制节点的电位的控制下，控制第N级输出驱动端与第二电压端之间连通；
    所述第一个第三控制节点与所述第一个第二控制节点为不同的节点，N为正整数。
  27. 一种驱动模组，包括多级如权利要求1至25中任一权利要求所述的驱动电路；
    第N级驱动电路与第N-1级驱动电路包括的驱动信号输出端电连接；N为正整数。
  28. 一种显示装置，包括如权利要求27所述的驱动模组。
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