CN113178221A - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够满足LTPO像素驱动电路的驱动需求。该移位寄存器中的第一输入子电路在第一时钟信号的控制下，将输入信号传输至第一节点；第二输入子电路在第一时钟信号的控制下，将第一电压信号传输至第二节点；第一控制子电路在第二节点的电压的控制下，将第二时钟信号传输至第三节点；第二控制子电路在第三时钟信号的控制下，将第一电压信号传输至第四节点；去噪子电路在第四节点的电压的控制下，将第一电压信号传输至信号输出端；输出子电路在第三节点的电压的控制下，将来自第二电压信号传输至信号输出端。本公开用于显示装置。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

在像素驱动电路中，扫描晶体管与复位晶体管大部分时间都是关闭的，需要较低的漏电速度；开关晶体管和驱动晶体管大部分时间都是开启的，需要较高的电荷迁移率。结合氧化物薄膜晶体管(英文：Thin Film Transistor，简称TFT)在低刷新率下的稳定性高和制作成本较低的优点，以及低温多晶硅TFT高电荷迁移率的优点，产生了低温多晶氧化物(英文：Low Temperature Polycrystalline Oxide，简称LTPO)像素驱动电路。

在LTPO像素驱动电路中，扫描晶体管与复位晶体管采用N型的氧化物TFT，开关晶体管和驱动晶体管采用低温多晶硅TFT，这样可以以低生产成本实现高的电荷迁移率、稳定性和可扩展性。

发明内容

一方面，提供了一种移位寄存器。所述移位寄存器包括第一输入子电路、第二输入子电路、第一控制子电路、第二控制子电路、去噪子电路和输出子电路。

所述第一输入子电路与第一时钟信号端、信号输入端、和第一节点耦接；所述第一输入子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述信号输入端的输入信号传输至所述第一节点。

所述第二输入子电路与所述第一时钟信号端、第一电压信号端、和第二节点耦接；所述第二输入子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点。

所述第一控制子电路与第二时钟信号端、所述第二节点、和第三节点耦接；所述第一控制子电路被配置为，在所述第二节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第三节点。

所述第二控制子电路与第三时钟信号端、所述第一电压信号端、和第四节点耦接；所述第二控制子电路被配置为，在来自所述第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第四节点。

所述去噪子电路与所述第一电压信号端、所述第四节点、和信号输出端耦接；所述去噪子电路被配置为，在所述第四节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述信号输出端。

所述输出子电路与第二电压信号端、所述第三节点、和信号输出端耦接；所述输出子电路被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述信号输出端。

在一些实施例中，所述第一输入子电路还与所述第三时钟信号端、和所述第一电压信号端耦接；所述第一输入子电路还被配置为，在来自第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点。所述第二输入子电路还与所述第一时钟信号端、和所述第一节点耦接；所述第二输入子电路还被配置为，在所述第一节点的电压的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第二节点。所述第一控制子电路还与所述第二电压信号端、和所述第一节点耦接；所述第一控制子电路还被配置为，在所述第一节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点。所述第二控制子电路还与所述第二电压信号端、和所述第三节点耦接；所述第二控制子电路还被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第四节点。

在一些实施例中，所述第一控制电路包括第一下拉子电路、上拉控制子电路和第一上拉子电路，所述第一下拉子电路与所述第二时钟信号端、所述第二节点、所述第三节点和第五节点耦接；所述第一下拉子电路被配置为，在所述第二节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第五节点，或，传输至所述第五节点和所述第三节点。所述上拉控制子电路与所述第二电压信号端、所述第一节点、和所述第五节点耦接；所述上拉控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点。所述第一上拉子电路与所述第二电压信号端、所述第一节点、和所述第三节点耦接；所述第一上拉子电路被配置为，在所述第一节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点。

在一些实施例中，所述第一下拉子电路包括第一晶体管和第二晶体管，所述第一晶体管的控制极与所述第二节点耦接，所述第一晶体管的第一极与所述第二时钟信号端耦接，所述第一晶体管的第二极与所述第五节点耦接；所述第二晶体管的控制极与所述第二时钟信号端耦接，所述第二晶体管的第一极与所述第五节点耦接，所述第二晶体管的第二极与所述第三节点耦接。所述上拉控制子电路包括第三晶体管，所述第三晶体管的控制极与所述第五节点耦接，所述第三晶体管的第一极与所述第二电压信号端耦接，所述第三晶体管的第二极与所述第一节点耦接。所述第一上拉子电路包括第四晶体管，所述第四晶体管的控制极与所述第一节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第三节点耦接。

在一些实施例中，所述第一控制电路包括第一分压子电路、储能子电路、第一下拉子电路、第二分压子电路、上拉控制子电路和第一上拉子电路。

所述第一分压子电路与所述第一电压信号端、所述第二节点、和第六节点耦接；所述第一分压子电路被配置为，在来自所述第一电压信号端的第一电压信号的控制下，将所述第二节点的电压传输至所述第六节点。

所述储能子电路与第五节点、和所述第六节点耦接；所述储能子电路被配置为，保持所述第五节点和所述第六节点的电压。

所述第一下拉子电路与所述第二时钟信号端、所述第五节点、所述第六节点、和所述第三节点耦接；所述第一下拉子电路被配置为，在所述第六节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第五节点，或，传输至所述第五节点和所述第三节点。

所述第二分压子电路与所述第一电压信号端、所述第一节点、和第七节点耦接；所述第二分压子电路被配置为，在来自所述第一电压信号端的第一电压信号的控制下，将所述第一节点的电压传输至所述第七节点。

所述上拉控制子电路与所述第二电压信号端、所述第五节点、和所述第七节点耦接；所述上拉控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第七节点。

所述第一上拉子电路与所述第二电压信号端、所述第三节点、和所述第七节点耦接；所述第一上拉子电路被配置为，在所述第七节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点。

在一些实施例中，所述第一分压子电路包括第五晶体管，所述第五晶体管的控制极与所述第一电压信号端耦接，所述第五晶体管的第一极与所述第二节点耦接，所述第五晶体管的第二极与所述第六节点耦接。

所述储能子电路包括第一电容器，所述第一电容器的第一端与所述第六节点耦接，所述第一电容器的第二端与所述第五节点耦接。

所述第一下拉子电路包括第一晶体管和第二晶体管，所述第一晶体管的控制极与所述第六节点耦接，所述第一晶体管的第一极与所述第二时钟信号端耦接，所述第一晶体管的第二极与所述第五节点耦接；所述第二晶体管的控制极与所述第二时钟信号端耦接，所述第二晶体管的第一极与所述第五节点耦接，所述第二晶体管的第二极与所述第三节点耦接。

所述第二分压子电路包括第六晶体管，所述第六晶体管的控制极与所述第一电压信号端耦接，所述第六晶体管的第一极与所述第一节点耦接，所述第六晶体管的第二极与所述第七节点耦接。

所述上拉控制子电路包括第三晶体管，所述第三晶体管的控制极与所述第五节点耦接，所述第三晶体管的第一极与所述第二电压信号端耦接，所述第三晶体管的第二极与所述第七节点耦接。

所述第一上拉子电路包括第四晶体管，所述第四晶体管的控制极与所述第七节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第三节点耦接。

在一些实施例中，所述第二控制子电路包括第二下拉子电路和第二上拉子电路，所述第二下拉子电路与所述第一电压信号端、所述第三时钟信号端、和所述第四节点耦接；所述第二下拉子电路被配置为，在来自所述第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第四节点，以开启所述去噪子电路。所述第二上拉子电路与所述第二电压信号端、所述第三节点、和所述第四节点耦接；所述第二上拉子电路被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第四节点，以关闭所述去噪子电路。

在一些实施例中，所述第二下拉子电路包括第七晶体管，所述第七晶体管的控制极与所述第三时钟信号端耦接，所述第七晶体管的第一极与所述第一电压信号端耦接，所述第七晶体管的第二极与所述第四节点耦接。所述第二上拉子电路包括第八晶体管，所述第八晶体管的控制极与所述第三节点耦接，所述第八晶体管的第一极与所述第二电压信号端耦接，所述第八晶体管的第二极与所述第四节点耦接。

在一些实施例中，所述第一输入子电路包括第一初始化子电路和第三下拉子电路，所述第一初始化子电路与所述第一时钟信号端、所述信号输入端、和所述第一节点耦接；所述第一初始化子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述信号输入端的输入信号传输至所述第一节点。所述第三下拉子电路与所述第一电压信号端、所述第三时钟信号端、和所述第一节点耦接；所述第三下拉子电路被配置为，在来自所述第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点。

在一些实施例中，所述第一初始化子电路包括第九晶体管，所述第九晶体管的控制极与所述第一时钟信号端耦接，所述第九晶体管的第一极与所述信号输入端耦接，所述第九晶体管的第二极与所述第一节点耦接。所述第三下拉子电路包括第十晶体管，所述第十晶体管的控制极与所述第三时钟信号端耦接，所述第十晶体管的第一极与所述第一电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接。

在一些实施例中，所述第二输入子电路包括第二初始化子电路和第三上拉子电路，所述第二初始化子电路与所述第一时钟信号端、所述第一电压信号端、和所述第二节点耦接；所述第二初始化子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点。所述第三上拉子电路与所述第二电压信号端、所述第一节点、和所述第二节点耦接；所述第三上拉子电路被配置为，在所述第一节点的电压的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第二节点。

在一些实施例中，所述第二初始化子电路包括第十一晶体管，所述第十一晶体管的控制极与所述第一时钟信号端耦接，所述第十一晶体管的第一极与所述第一电压信号端耦接，所述第十一晶体管的第二极与所述第二节点耦接。所述第三上拉子电路包括第十二晶体管，所述第十二晶体管的控制极与所述第一节点耦接，所述第十二晶体管的第一极与所述第一时钟信号端耦接，所述第十二晶体管的第二极与所述第二节点耦接。

在一些实施例中，所述去噪子电路包括第二电容器和第十三晶体管，所述第二电容器的第一端与所述第四节点耦接，所述第二电容器的第二端与所述信号输出端耦接；所述第十三晶体管的控制极与所述第四节点耦接，所述第十三晶体管的第一极与所述第一电压信号端耦接，所述第十三晶体管的第二极与所述信号输出端耦接。

在一些实施例中，所述去噪子电路还与所述第一时钟信号端耦接，所述去噪子电路还包括第四电容器，所述第四电容器的第一端与所述第一时钟信号端耦接，所述第四电容器的第二端与所述第四节点耦接。

在一些实施例中，所述输出子电路包括第三电容器和第十四晶体管，所述第三电容器的第一端与所述第二电压信号端耦接，所述第三电容器的第二端与所述第三节点耦接；所述第十四晶体管的控制极与所述第三节点耦接，所述第十四晶体管的第一极与所述第二电压信号端耦接，所述第十四晶体管的第二极与所述信号输出端耦接。

由上述可知，本公开的一些实施例所提供的移位寄存器，第二输入子电路在来自第一时钟信号端的第一时钟信号的控制下，将来自第一电压信号端的第一电压信号传输至第二节点；第一控制子电路在第二节点的电压的控制下，将来自第二时钟信号端的第二时钟信号传输至第三节点；输出子电路在第三节点的电压的控制下，将来自第二电压信号端的第二电压信号传输至信号输出端，从而使得移位寄存器的信号输出端输出扫描信号。此外，第二控制子电路在来自第三时钟信号端的第三时钟信号的控制下，将来自第一电压信号端的第一电压信号传输至第四节点；去噪子电路在第四节点的电压的控制下，将来自第一电压信号端的第一电压信号传输至信号输出端，从而对信号输出端进行去噪处理。

这样，在输出阶段，输出子电路在第三节点的电压的控制下，将来自第二电压信号端的第二电压信号传输至信号输出端，从而输出第二电压信号。其中，移位寄存器通过恒定电压端(第二电压信号端)输出扫描信号，相较于通过方波脉冲信号端(输出的电压包括工作电压与非工作电压)输出扫描信号，能够降低信号输出端存在的负载对移位寄存器输出的电压信号造成的影响，移位寄存器的信号输出端输出的电压信号更加稳定。此外，根据像素驱动电路的驱动需求，控制第二电压信号端的第二电压信号的电压的大小，即可满足像素驱动电路的驱动需求。

另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括至少两个级联的如上述任一实施例所述的移位寄存器。

在一些实施例中，每相邻两个所述移位寄存器中，下一级移位寄存器的信号输入端与上一级的移位寄存器的信号输出端耦接，第一级移位寄存器的信号输入端与初始化信号端耦接。其中，所述栅极驱动电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线，所述第一时钟信号线与每个所述移位寄存器的第一时钟信号端耦接；所述第二时钟信号线与每个所述移位寄存器的第二时钟信号端耦接；所述第三时钟信号线与奇数级移位寄存器的第三时钟信号端耦接；所述第四时钟信号线与偶数级移位寄存器的第三时钟信号端耦接。

与现有技术相比，本公开提供的栅极驱动电路的有益效果与上述技术方案提供的移位寄存器的有益效果相同，在此不做赘述。

再一方面，提供了一种移位寄存器的驱动方法。该移位寄存器的驱动方法应用于述任一实施例所述的移位寄存器；一个帧周期包括充电阶段和输出阶段，所述驱动方法包括：在所述充电阶段，第一输入子电路在来自第一时钟信号端的第一时钟信号的工作电压的控制下，将来自信号输入端的输入信号传输至第一节点；第二输入子电路在来自所述第一时钟信号端的第一时钟信号的工作电压的控制下，将来自第一电压信号端的第一电压信号传输至第二节点；第一控制子电路写入并存储所述第二节点的电压。在所述输出阶段，所述第一控制子电路在所述第二节点的电压的控制下，将来自第二时钟信号端的第二时钟信号的工作电压传输至第三节点；输出子电路在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述信号输出端；第二控制子电路在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至第四节点；去噪子电路在所述第四节点的电压的控制下关闭。

在一些实施例中，一个帧周期包括还包括去噪阶段，所述驱动方法还包括：在所述去噪阶段，所述第一输入子电路在来自第三时钟信号端的第三时钟信号的工作电压控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点；所述第二输入子电路在所述第一节点的电压的控制下，将来自所述第一时钟信号端的第一时钟信号的非工作电压传输至所述第二节点；所述第一控制子电路在所述第一节点和所述第二节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点；所述输出子电路在所述第三节点的电压的控制下关闭；所述第二控制子电路在来自所述第三时钟信号端的第三时钟信号的工作电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第四节点；所述去噪子电路在所述第四节点的电压的控制下打开。

与现有技术相比，本公开提供的移位寄存器的驱动方法的有益效果与上述技术方案提供的移位寄存器的有益效果相同，在此不做赘述。

又一方面，提供了一种显示装置。该显示装置包括上述任一实施例所述的栅极驱动电路。

与现有技术相比，本公开提供的显示装置的有益效果与上述技术方案提供的移位寄存器的有益效果相同，在此不做赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的显示装置的结构图；

图2为根据一些实施例的显示面板的结构图；

图3为根据一些实施例的显示面板的栅极驱动架构图；

图4A为根据一些实施例的像素驱动电路的结构图；

图4B为根据一些实施例的像素驱动电路的驱动时序图；

图5为根据一些实施例的移位寄存器的一种电路结构框图；

图6为根据一些实施例的移位寄存器的另一种电路结构框图；

图7为根据一些实施例的移位寄存器的一种电路结构图；

图8为根据一些实施例的移位寄存器的又一种电路结构框图；

图9为根据一些实施例的移位寄存器的另一种电路结构图；

图10为根据一些实施例的移位寄存器的又一种电路结构图；

图11为根据一些实施例的栅极驱动电路的结构图；

图12为根据一些实施例的移位寄存器的驱动时序图。

具体实施方式

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”等类似表达仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本公开的实施例提供的移位寄存器中，移位寄存器所采用的晶体管可以为薄膜晶体管(英文：Thin Film Transistor，简称TFT)、场效应晶体管(英文：metal oxidesemiconductor，简称MOS)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

在本公开的实施例提供的移位寄存器中，移位寄存器所采用的各薄膜晶体管可以均为P型晶体管，薄膜晶体管的控制极为晶体管的栅极，第一极为薄膜晶体管的源极和漏极中一者，第二极为薄膜晶体管的源极和漏极中另一者。由于薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的薄膜晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，薄膜晶体管的第一极为源极，第二极为漏极。

在本公开的实施例提供的移位寄存器中，电容器可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。

本公开的实施例提供的移位寄存器中，第一节点、第二节点等并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

本公开的实施例中提供的移位寄存器中的“工作电压”指的是能够使得其包括的被操作晶体管被导通的电压，相应地，“非工作电压”指的是不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电压。通常，移位寄存器电路在工作期间使用的方波脉冲信号，工作电压对应于该方波脉冲信号的方波脉冲部分的电压，而非工作电压则对应于非方波脉冲部分的电压。示例性地，在移位寄存器所包括的晶体管为P型晶体管的前提下，工作电压的电压低于非工作电压的电压。

在本公开的实施例中，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电压的绝对值升高，从而实现相应晶体管的操作(例如截止)；术语“下拉”表示对一个节点或一个晶体管的一个电极进行输出，以使得该节点或该电极的电压的绝对值降低，从而实现相应晶体管的操作(例如导通)。

如图1所示，本公开的一些实施例提供一种显示装置1000，该显示装置1000可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(英文：Personal DigitalAssistant，简称PDA)、车载电脑等。

如图1所示，该显示装置1000包括框架1100、设置于框架1100内的显示面板1200、电路板、显示驱动集成电路以及其他电子配件等。

上述显示面板1200可以为有机发光二极管(英文：Organic Light EmittingDiode，简称OLED)显示面板、量子点发光二极管(英文：Quantum Dot Light EmittingDiodes，简称QLED)显示面板、微发光二极管(英文：Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

下面以上述显示面板1200为OLED显示面板为例，对本公开的一些实施例进行示意性说明。

在一些实施例中，如图2所示，显示面板1200具有显示区AA，以及设置在显示区AA的至少一侧的周边区BB。图2中以周边区BB围绕显示区AA设置为例。

参阅图2和图3，显示面板1200中，显示区AA中设置有多种发光颜色的子像素P，该多种发光颜色的子像素P至少包括发光颜色为第一颜色的第一子像素、发光颜色为第二颜色的第二子像素和发光颜色为第三颜色的第三子像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。

为了方便说明，本公开中上述多个子像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的子像素P称为同一行子像素P；沿竖直方向Y排列成一列的子像素P称为同一列子像素P。

参阅图3和图4A，每一子像素P中均设置有像素驱动电路100，位于同行的像素驱动电路100的晶体管T的控制极与同一栅线GL耦接，位于同列的像素驱动电路100的晶体管T的第一极(例如源极)与同一数据线DL耦接。

在一些实施例中，上述像素驱动电路100包括一个驱动晶体管和六个开关晶体管，驱动晶体管和六个开关晶体管可以采用低温多晶硅TFT，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。

其中，低温多晶硅薄膜晶体管的有源层采用低温多晶硅(英文：Low TemperaturePoly-Silicon，简称：LTPS)，氧化物薄膜晶体管的有源层采用氧化物半导体(英文：Oxide)，例如氧化铟镓锌，氧化铟镓锡等。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(英文：Low Temperature PolycrystallineOxide，简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

下面结合图2、图4A和图4B，以像素驱动电路包括7个晶体管T与1个电容器Cst为例，对LTPO显示基板所包括的像素驱动电路100进行示意性说明。在下面的描述中，像素驱动电路100为位于第N行子像素P中的像素驱动电路100中的任一个，N为正整数。

示例性地，如图4A所示，像素驱动电路100包括7个晶体管T与1个电容器Cst。像素驱动电路100的第一晶体管T1＇的控制极与复位信号端RESET耦接，第四晶体管T4和第七晶体管T7＇的控制极均与第一扫描信号端GATE1耦接，第二晶体管T2＇的控制极与第二扫描信号端GATE2耦接。第一晶体管T1＇为复位晶体管，第二晶体管T2＇、第四晶体管T4＇和第七晶体管T7＇为扫描晶体管，T1＇、T2＇、T4＇和T7＇均为N型氧化物TFT。第三晶体管T3＇的控制极与电容器CST的一端耦接，第五晶体管T5＇和第六晶体管T6＇的控制极均与使能信号端EM耦接；第三晶体管T3＇为驱动晶体管，第五晶体管T5＇和第六晶体管T6＇为开关晶体管，T3＇、T5＇和T6＇均为P型低温多晶硅TFT。

在这种情况下，结合氧化物TFT在低刷新率下的稳定性高和制作成本较低的优点，以及低温多晶硅TFT高迁移率的优点，能够以低生产成本实现高的电荷迁移率、稳定性和可扩展性。

需要说明的是，第N行的子像素中的像素驱动电路100的第一扫描信号端GATE1与栅线GL(N)耦接，第N行的子像素中的像素驱动电路100的第二扫描信号端GATE2与栅线GL(N-1)耦接，第N行的子像素中的像素驱动电路100的复位信号端RESET与栅线GL(N-1)耦接。当然，第二扫描信号端GATE2与复位信号端RESET也可以分别与两条栅线GL耦接，与复位信号端RESET耦接的栅线GL和与第二扫描信号端GATE2耦接的栅线GL可以分别采用不同的栅极驱动电路200进行驱动。

参阅图4B，像素驱动电路100，一个帧周期包括复位阶段S1＇、扫描阶段S2＇和发光阶段S3＇。在复位阶段S1＇，第一晶体管T1＇在来自复位信号端RESET的复位信号Reset的控制下打开，第二晶体管T2＇在来自第二扫描信号端GATE2的第二扫描信号Gate2的控制下打开，第一节点N1＇和第二节点N2＇的电压被重置为初始化电压信号Vinit。在扫描阶段S2＇，第四晶体管T4＇和第七晶体管T7＇均在来自第一扫描信号端GATE1的第一扫描信号Gate1的控制下打开，第三晶体管T3＇在第二节点N2＇的电压的控制下打开，电容器CST被写入来自数据信号端DATA的数据信号Data。。在发光阶段S3＇，第五晶体管T5＇和第六晶体管T6＇在使能信号端EM的使能信号Em的控制下打开，第三晶体管T3＇在第二节点N2＇的控制下打开，以向待驱动元件400输出驱动电流信号。

但是，由于上述像素驱动电路100驱动需要适用N型晶体管的扫描信号进行驱动，且扫描晶体管均为氧化物TFT，其电荷迁移率低于低温多晶氧化物TFT，写入能力较差，因此，需要提升栅极驱动电路200的输出能力。

如图2所示，显示面板1200在周边区BB设置有栅极驱动电路200和数据驱动电路300。在一些实施例中，栅极驱动电路200可以设置在沿栅线GL的延伸方向上的侧边，数据驱动电路300可以设置在沿数据线DL的延伸方向上的侧边，以驱动显示面板1200中的像素驱动电路100进行显示。

在一些实施例中，上述栅极驱动电路200为栅极驱动IC。在另一些实施例中，上述栅极驱动电路200为GOA(Gate Driver on Array)电路，即，将上述栅极驱动电路200直接集成在显示面板1200的阵列基板中。

其中，将栅极驱动电路200设置为GOA电路相比于设置为栅极驱动IC而言，可以降低显示面板1200的制作成本，并减小显示面板1200的边框尺寸，实现窄边框设计。以下实施例均是以栅极驱动电路200为GOA电路为例进行说明。

需要说明的是，图2和图3仅是示意的，以显示面板1200在周边区BB的单侧设置栅极驱动电路200，从单侧逐行依次驱动各栅线GL，即单侧驱动为例进行说明的。在一些实施例中，显示面板1200可以在周边区BB中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路200，通过两个栅极驱动电路200同时从两侧逐行依次驱动各栅线GL，即双侧驱动。在另一些实施例中，显示面板1200可以在周边区BB中沿栅线GL的延伸方向上的两个侧边，分别设置栅极驱动电路200，通过两个栅极驱动电路200交替从两侧，逐行依次驱动各栅线GL，即交叉驱动。本公开以下实施例均是以单侧驱动为例进行说明的。

本公开的一些实施例中，如图3所示，栅极驱动电路200中包括至少两个级联的移位寄存器RS。

参阅图3，栅极驱动电路200中包括N个级联的移位寄存器(RS1、RS2……RS(N))，在此情况下，N级个联的移位寄存器(RS1、RS2……RS(N))分别一一对应连接的N条栅线(GL1、GL2……GL(N))，其中，N为正整数。

在一些实施例中，每相邻两个移位寄存器RS中，下一级移位寄存器RS的信号输入端INPUT与上一级的移位寄存器RS的信号输出端OUTPUT耦接，第一级移位寄存器RS1的信号输入端INPUT与初始化信号端STV耦接。

本公开的一些实施例提供一种移位寄存器RS，如图5所示，包括第一输入子电路1、第二输入子电路2、第一控制子电路3、第二控制子电路4、去噪子电路5和输出子电路6。

第一输入子电路1与第一时钟信号端CK1、信号输入端INPUT、和第一节点N1耦接；第一输入子电路1被配置为，在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下，将来自信号输入端INPUT的输入信号Input传输至第一节点N1。

示例性地，在第一时钟信号端CK1所传输的第一时钟信号Ck1的电压为工作电压的情况下，第一输入子电路1可以在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下打开，并将来自信号输入端INPUT的输入信号Input传输至第一节点N1。

例如，在充电阶段S1(参见图12)，第一时钟信号端CK1所传输的第一时钟信号Ck1的电压为工作电压，第一输入子电路1在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下打开，并将来自信号输入端INPUT的输入信号Input(非工作电压)传输至第一节点N1，使得第一节点N1的电压升高。

第二输入子电路2与第一时钟信号端CK1、第一电压信号端VGL、和第二节点N2耦接；第二输入子电路2被配置为，在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2。

示例性地，在第一时钟信号端CK1所传输的第一时钟信号Ck1的电压为工作电压的情况下，第二输入子电路2可以在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下打开，并将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2。

例如，在充电阶段S1(参见图12)，第一时钟信号端CK1所传输的第一时钟信号Ck1的电压为工作电压，第二输入子电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下打开，并将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2，使得第二节点N2的电压降低。

第一控制子电路3与第二时钟信号端CK2、第二节点N2、和第三节点N3耦接；第一控制子电路3被配置为，在第二节点N2的电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

示例性地，在第二节点N2的电压为工作电压的情况下，第一控制子电路3可以在第二节点N2的电压的控制下打开，并将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3。

例如，在输出阶段S2(参见图12)，第一时钟信号Ck1的电压为非工作电压，第二节点N2的电压处于浮空状态(英文：floating)，第二节点N2的电压为充电阶段S1时的电压，即第一电压信号Vgl，属于工作电压；基于此，第一控制子电路3在第二节点N2的电压的控制下打开，并将来自第二时钟信号端CK2的第二时钟信号Ck2(工作电压)传输至第三节点N3，使得第三节点N3的电压降低。

第二控制子电路4与第三时钟信号端CK3、第一电压信号端VGL、和第四节点N4耦接；第二控制子电路4被配置为，在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4。

示例性地，在第三时钟信号端CK3所传输的第三时钟信号Ck3的电压为工作电压的情况下，第二控制子电路4可以在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4。

例如，在去噪阶段S3(参见图12)，第三时钟信号端CK3所传输的第三时钟信号Ck3的电压为工作电压，第二控制子电路4在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下打开，将来自第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4，使得第四节点N4的电压降低。

去噪子电路5与第一电压信号端VGL、第四节点N4、和信号输出端OUTPUT耦接；去噪子电路5被配置为，在第四节点N4的电压的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至信号输出端OUTPUT。

示例性地，在第四节点N4的电压为工作电压的情况下，去噪子电路5可以在第四节点N4的电压的控制下打开，并将来自第一电压信号端VGL的第一电压信号Vgl传输至信号输出端OUTPUT。

例如，在去噪阶段S3(参见图12)，第四节点N4的电压为工作电压，去噪子电路5在第四节点N4的电压的控制下打开，并将来自第一电压信号端VGL的第一电压信号Vgl传输至信号输出端OUTPUT，从而对信号输出端OUTPUT进行去噪处理。

输出子电路6与第二电压信号端VGH、第三节点N3、和信号输出端OUTPUT耦接；输出子电路6被配置为，在第三节点N3的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT。

示例性地，在第三节点N3的电压为工作电压的情况下，输出子电路6可以在第三节点N3的电压的控制下打开，将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT。

例如，在输出阶段S2(参见图12)，第三节点N3的电压为工作电压，输出子电路6在第三节点N3的电压的控制下打开，并将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT，从而使得移位寄存器RS的信号输出端OUTPUT输出扫描信号。

其中，上述信号输出端OUTPUT输出的扫描信号可以作为栅极扫描信号，还可以作为级联信号。此外，第一电压信号端VGL被配置为传输直流低电压信号(工作电压)；第二电压信号端VGH被配置为传输直流高电压信号(非工作电压)。

由上述可知，本公开的一些实施例所提供的移位寄存器RS，第二输入子电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2；第一控制子电路3在第二节点N2的电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第三节点N3；输出子电路6在第三节点N3的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT，从而使得移位寄存器RS的信号输出端OUTPUT输出扫描信号。此外，第二控制子电路4在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4；去噪子电路5在第四节点N4的电压的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至信号输出端OUTPUT，从而对信号输出端OUTPUT进行去噪处理。

这样，在输出阶段，输出子电路6在第三节点N3的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT，从而输出第二电压信号Vgh。其中，移位寄存器RS通过恒定电压端(第二电压信号端VGH)输出扫描信号，相较于通过方波脉冲信号端(输出的电压包括工作电压与非工作电压)输出扫描信号，能够降低信号输出端OUTPUT存在的负载对移位寄存器RS输出的电压信号造成的影响，移位寄存器RS的信号输出端OUTPUT输出的电压信号更加稳定。此外，根据像素驱动电路的驱动需求，控制第二电压信号端VGH的第二电压信号Vgh的电压的大小，即可满足像素驱动电路的驱动需求。

需要说明的是，本公开的实施例提供的移位寄存器RS中，不仅限于应用于图4A所示的像素驱动电路100，其他的采用N型晶体管的作为扫描晶体管的像素驱动电路100也可以使用。

在一些实施例中，如图5所示，第一输入子电路1还与第三时钟信号端CK3、和第一电压信号端VGL耦接；第一输入子电路1还被配置为，在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第一节点N1。

示例性地，在第三时钟信号端CK3所传输的第三时钟信号Ck3的电压为工作电压的情况下，第一输入子电路1可以在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第一节点N1。

例如，在去噪阶段S3(参见图12)，第三时钟信号端CK3所传输的第三时钟信号Ck3的电压为工作电压，第一输入子电路1在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下打开，将来自第一电压信号端VGL的第一电压信号Vgl传输至第一节点N1，使得第一节点N1的电压降低。

第二输入子电路2还与第一时钟信号端CK1、和第一节点N1耦接；第二输入子电路2还被配置为，在第一节点N1的电压的控制下，将来自第一时钟信号端CK1的第一时钟信号Ck1传输至第二节点N2。

示例性地，在第一节点N1的电压为工作电压的情况下，第二输入子电路2可以在第一节点N1的电压的控制下打开，将来自第一时钟信号端CK1的第一时钟信号Ck1传输至第二节点N2。

例如，参阅图12，在一帧内，信号输入端INPUT的下降沿与第一时钟信号端CK1的上升沿对齐，第一时钟信号端CK1的上升沿早于第二时钟信号端CK2的下降沿。

这样，在信号输入端INPUT持续输出工作电压(输出阶段S2所在的一帧除外)，且在一帧内的第一时钟信号端CK1的上升沿与第二时钟信号端CK2的下降沿之间，由于第一时钟信号Ck1的电压为非工作电压，故第一节点N1的电压处于浮空状态(floating)。基于此，第一节点N1的电压为上一阶段的第一时钟信号Ck1的电压为工作电压时的电压，即来自信号输入端INPUT的工作电压；也就是说，第一节点N1的电压为工作电压。因此，第二输入子电路2在第一节点N1的电压的控制下打开，将来自第一时钟信号端CK1的第一时钟信号Ck1(非工作电压)传输至第二节点N2，使得第二节点N2的电压升高，保证下一阶段的第二时钟信号CK2(工作电压)始终无法传输至第三节点N3，从而保证在信号输入端INPUT持续输出工作电压(输出阶段S2所在的一帧除外)的时间，第三节点N3的电压始终为非工作电压，输出子电路6始终保持关闭。

第一控制子电路3还与第二电压信号端VGH、和第一节点N1耦接；第一控制子电路3还被配置为，在第一节点N1的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3。

示例性地，在第一节点N1的电压为工作电压的情况下，第一控制子电路3可以在第一节点N1的电压的控制下打开，将来自第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3。

例如，在去噪阶段S3(参见图12)，第一节点N1的电压为工作电压，第一控制子电路3在第一节点N1的电压的控制下打开，并将来自第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3，使得第三节点N3的电压升高。

这样，在去噪阶段S3(参见图12)，输出子电路6在第三节点N3的电压的控制下保持关闭，停止将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT，即停止扫描信号的输出，且不影响去噪子电路5对信号输出端OUTPUT进行去噪处理。

第二控制子电路4还与第二电压信号端VGH、和第三节点N3耦接；第二控制子电路4还被配置为，在第三节点N3的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第四节点N4。

示例性地，在第三节点N3的电压为工作电压的情况下，第二控制子电路4可以在第三节点N3的电压的控制下打开，将来自第二电压信号端VGH的第二电压信号Vgh传输至第四节点N4。

例如，在输出阶段S2(参见图12)，第三节点N3的电压为工作电压，第二控制子电路4在第三节点N3的电压的控制下打开，并将来自第二电压信号端VGH的第二电压信号Vgh传输至第四节点N4，使得第四节点N4的电压升高。

这样，在输出阶段S2，去噪子电路5在第四节点N4的电压的控制下保持关闭，停止将来自第一电压信号端VGL的第一电压信号Vgl传输至信号输出端OUTPUT，不影响信号输出端OUTPUT处扫描信号的输出。

在一些实施例中，如图5和图6所示，第一控制电路3包括第一下拉子电路31、上拉控制子电路32和第一上拉子电路33。

第一下拉子电路31，与第二时钟信号端CK2、第二节点N2、第三节点N3和第五节点N5耦接；第一下拉子电路31被配置为，在第二节点N2的电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第五节点N5，或，传输至第五节点N5和第三节点N3。

示例性地，如图7所示，第一下拉子电路31包括第一晶体管T1和第二晶体管T2，第一晶体管T1的控制极与第二节点N2耦接，第一晶体管T1的第一极与第二时钟信号端CK2耦接，第一晶体管T1的第二极与第五节点N5耦接；第二晶体管T2的控制极与第二时钟信号端CK2耦接，第二晶体管T2的第一极与第五节点N5耦接，第二晶体管T2的第二极与第三节点N3耦接。

上拉控制子电路32，与第二电压信号端VGH、第一节点N1、和第五节点N5耦接；上拉控制子电路32被配置为，在第五节点N5的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第一节点N1。

示例性地，如图7所示，上拉控制子电路32包括第三晶体管T3，第三晶体管T3的控制极与第五节点N5耦接，第三晶体管T3的第一极与第二电压信号端VGH耦接，第三晶体管T3的第二极与第一节点N1耦接。

需要说明的是，上拉控制子电路32可以包括至少两个第三晶体管T3，至少两个第三晶体管T3依次串联，至少两个第三晶体管T3中的第三晶体管T3的控制极均与第五节点N5耦接，至少两个第三晶体管T3中的第一个第三晶体管T3的第一极与第二电压信号端VGH耦接，至少两个第三晶体管T3中的最后一个第三晶体管T3的第二极与第一节点N1耦接。此处，利用依次串接的至少两个第三晶体管T3，能够有效防止第一节点N1的电压因与第三晶体管T3的漏电而波动，利于保持第一节点N1的电压稳定。

例如，第三晶体管T3的数量为两个，两个第三晶体管T3的控制极均与第五节点N5耦接，两个第三晶体管T3依次串联，第一个第三晶体管T3的第一极与第二电压信号端VGH耦接，后一个第三晶体管T3的第二极与第一节点N1耦接。

第一上拉子电路33，与第二电压信号端VGH、第一节点N1、和第三节点N3耦接；第一上拉子电路33被配置为，在第一节点N1的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3。

示例性地，如图7所示，第一上拉子电路包括第四晶体管T4，第四晶体管T4的控制极与第一节点N1耦接，第四晶体管T4的第一极与第二电压信号端VGH耦接，第四晶体管T4的第二极与第三节点N3耦接。

由此，在充电阶段S1，第二输入子电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下打开，并将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2，使得第二节点N2的电压降低；在第二节点N2的电压的控制下，第一下拉子电路31中的第一晶体管T1打开，将来自第二时钟信号端CK2的第二时钟信号Ck2(非工作电压)传输至第五节点N5；上拉控制子电路32中的第三晶体管T3在第五节点N5的电压的控制下关闭，第一节点N1接收来自信号输入端INPUT的输入信号Input(非工作电压)；第一上拉子电路33中的第四晶体管T4在第一节点N1的电压的控制下关闭，以使第三节点N3处于浮空状态，便于输出阶段S2将第三节点N3的电压拉低为工作电压。

在输出阶段S2，第一下拉子电路31中的第一晶体管T1在第二节点N2的电压下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2(工作电压)传输至第三节点N3和第五节点N5，上拉控制子电路32中的第三晶体管T3在第五节点N5的电压的控制下打开，将来自第二电压信号端VGH的第二电压信号Vgh传输至第一节点N1，以保证第一上拉子电路33中的第四晶体管T4在输出阶段S2始终保持关闭，保证第三节点N3的电压稳定在工作电压，使得输出子电路6持续将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT，提高了显示的稳定性。

在另一些实施例中，如图5和图8所示，第一控制电路3包括第一分压子电路34、储能子电路35、第一下拉子电路31、第二分压子电路36、上拉控制子电路32和第一上拉子电路33。

第一分压子电路34，与第一电压信号端VGL、第二节点N2、和第六节点N6耦接；第一分压子电路34被配置为，在来自第一电压信号端VGL的第一电压信号Vgl的控制下，将第二节点N2的电压传输至第六节点N6。此处，利用第一分压子电路34将第二节点N2和第六节点N6之间进行隔绝分压，利于第六节点N6的电压保持稳定。

示例性地，如图9所示，第一分压子电路34包括第五晶体管T5，第五晶体管T5的控制极与第一电压信号端VGL耦接，第五晶体管T5的第一极与第二节点N2耦接，第五晶体管T5的第二极与第六节点N6耦接。

储能子电路35，与第五节点N5、和第六节点N6耦接；储能子电路35被配置为，保持第五节点N5和第六节点N6的电压。此处，利用储能子电路35存储并保持第五节点N5和第六节点N6的电压，利于第五节点N5和第六节点N6的电压保持稳定。

示例性地，如图9所示，储能子电路35包括第一电容器C1，第一电容器C1的第一端与第六节点N6耦接，第一电容器C1的第二端与第五节点N5耦接。

第一下拉子电路31，与第二时钟信号端CK2、第五节点N5、第六节点N6、和第三节点N3耦接；第一下拉子电路31被配置为，在第六节点N6的电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2传输至第五节点N5，或，传输至第五节点N5和第三节点N3。

示例性地，如图9所示，第一下拉子电路31包括第一晶体管T1和第二晶体管T2，第一晶体管T1的控制极与第六节点N6耦接，第一晶体管T1的第一极与第二时钟信号端CK2耦接，第一晶体管T1的第二极与第五节点N5耦接；第二晶体管T2的控制极与第二时钟信号端CK2耦接，第二晶体管T2的第一极与第五节点N5耦接，第二晶体管T2的第二极与第三节点N3耦接。

第二分压子电路36，与第一电压信号端VGL、第一节点N1、和第七节点耦接；第二分压子电路36被配置为，在来自第一电压信号端VGL的第一电压信号Vgl的控制下，将第一节点N1的电压传输至第七节点N7。此处，利用第二分压子电路36将第一节点N1和第七节点N7之间进行隔绝分压，利于第七节点N7的电压保持稳定。

示例性地，如图9所示，第二分压子电路36包括第六晶体管T6，第六晶体管T6的控制极与第一电压信号端VGL耦接，第六晶体管T6的第一极与第一节点N1耦接，第六晶体管T6的第二极与第七节点N7耦接。

上拉控制子电路32，与第二电压信号端VGH、第五节点N5、和第七节点N7耦接；上拉控制子电路32被配置为，在第五节点N5的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第七节点N7。

示例性地，如图9所示，上拉控制子电路32包括第三晶体管T3，第三晶体管T3的控制极与第五节点N5耦接，第三晶体管T3的第一极与第二电压信号端VGH耦接，第三晶体管T3的第二极与第七节点N7耦接。

需要说明的是，上拉控制子电路32可以包括至少两个第三晶体管T3，至少两个第三晶体管T3依次串联，至少两个第三晶体管T3中的第三晶体管T3的控制极均与第五节点N5耦接，至少两个第三晶体管T3中的第一个第三晶体管T3的第一极与第二电压信号端VGH耦接，至少两个第三晶体管T3中的最后一个第三晶体管T3的第二极与第七节点N7耦接。此处，利用依次串接的至少两个第三晶体管T3，能够有效防止第七节点N7的电压因与第三晶体管T3的漏电而波动，利于保持第七节点N7的电压稳定。

例如，第三晶体管T3的数量为两个，两个第三晶体管T3依次串联，两个第三晶体管T3的控制极均与第五节点N5耦接，第一个第三晶体管T3的第一极与第二电压信号端VGH耦接，后一个第三晶体管T3的第二极与第七节点N7耦接。

第一上拉子电路33，与第二电压信号端VGH、第三节点N3、和第七节点N7耦接；第一上拉子电路33被配置为，在第七节点N7的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3。

示例性地，如图9所示，第一上拉子电路33包括第四晶体管T4，第四晶体管T4的控制极与第七节点N7耦接，第四晶体管T4的第一极与第二电压信号端VGH耦接，第四晶体管T4的第二极与第三节点N3耦接。

由此，在充电阶段S1，第二输入子电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下打开，并将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2；第二节点N2的电压经过第一分压子电路34传输至第六节点N6；在第六节点N6的电压的控制下，第一下拉子电路31中的第一晶体管T1打开，将来自第二时钟信号端CK2的第二时钟信号Ck2(非工作电压)传输至第五节点N5；上拉控制子电路32中的第三晶体管T3在第五节点N5的电压的控制下关闭，第七节点N7接收来自信号输入端INPUT的输入信号Input(非工作电压)；第一上拉子电路33中的第四晶体管T4在第七节点N7的电压的控制下关闭，以使第三节点N3处于浮空状态，便于输出阶段S2将第三节点N3的电压拉低为工作电压。

在输出阶段S2，第六节点N6在储能子电路35的作用下保持稳定，第一下拉子电路31中的第一晶体管T1在第六节点N6的电压下打开，将来自第二时钟信号端CK2的第二时钟信号Ck2(工作电压)传输至第三节点N3和第五节点N5，上拉控制子电路32中的第三晶体管T3在第五节点N5的电压的控制下打开，将来自第二电压信号端VGH的第二电压信号Vgh传输至第七节点N7，以保证第一上拉子电路33中的第四晶体管T4在输出阶段S2始终保持关闭，保证第三节点N3的电压稳定在工作电压，使得输出子电路6持续将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT，提高了显示的稳定性。

在一些实施例中，如图6和图8所示，第二控制子电路4包括第二下拉子电路41和第二上拉子电路42。

第二下拉子电路41，与第一电压信号端VGL、第三时钟信号端CK3、和第四节点N4耦接；第二下拉子电路41被配置为，在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4，以开启去噪子电路5。

示例性地，如图7和图9所示，第二下拉子电路41包括第七晶体管T7，第七晶体管T7的控制极与第三时钟信号端CK3耦接，第七晶体管T7的第一极与第一电压信号端VGL耦接，第七晶体管T7的第二极与第四节点N4耦接。

第二上拉子电路42，与第二电压信号端VGH、第三节点N3、和第四节点N4耦接；第二上拉子电路42被配置为，在第三节点N3的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第四节点N4，以关闭去噪子电路5。

示例性地，如图7和图9所示，第二上拉子电路42包括第八晶体管T8，第八晶体管T8的控制极与第三节点N3耦接，第八晶体管T8的第一极与第二电压信号端VGH耦接，第八晶体管T8的第二极与第四节点N4耦接。

由此，在充电阶段S1，第三节点N3处于浮空状态，第三节点N3的电压为上一帧中由第一控制子电路3传输来的第二电压信号端VGH的第二电压信号Vgh，属于非工作电压；输出子电路6在第三节点N3的电压的控制下关闭；第二上拉子电路42中的第八晶体管T8在第三节点N3的电压的控制下关闭；第二下拉子电路41中的第七晶体管T7在来自第三时钟信号端CK3的第三时钟信号Ck3(非工作电压)的控制下关闭，第四节点N4处于浮空状态，其电压为上一帧在第二下拉子电路41中的第七晶体管T7打开时，输入的第一电压信号Vgl，属于工作电压；去噪子电路5在第四节点N4的控制下持续打开。

在输出阶段S2，第三节点N3的电压为工作电压，输出子电路6在第三节点N3的电压的控制下打开，以输出扫描信号；第二下拉子电路41中的第七晶体管T7在来自第三时钟信号端CK3的第三时钟信号Ck3(非工作电压)的控制下关闭；第二上拉子电路42中的第八晶体管T8在第三节点N3的电压的控制下打开，将来自第二电压信号端VGH的第二电压信号Vgh传输至第四节点N4；去噪子电路5在第四节点N4的控制下关闭，以保证信号输出端OUTPUT持续输出稳定的扫描信号。

在一些实施例中，如图6和图8所示，第一输入子电路1包括第一初始化子电路11和第三下拉子电路12。

第一初始化子电路11，与第一时钟信号端CK1、信号输入端INPUT、和第一节点N1耦接；第一初始化子电路11被配置为，在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下，将来自信号输入端INPUT的输入信号Input传输至第一节点N1。

示例性地，如图7和图9所示，第一初始化子电路11包括第九晶体管T9，第九晶体管T9的控制极与第一时钟信号端CK1耦接，第九晶体管T9的第一极与信号输入端INPUT耦接，第九晶体管T9的第二极与第一节点N1耦接。

第三下拉子电路12，与第一电压信号端VGL、第三时钟信号端CK3、和第一节点N1耦接；第三下拉子电路12被配置为，在来自第三时钟信号端CK3的第三时钟信号Ck3的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第一节点N1。

示例性地，如图7和图9所示，第三下拉子电路12包括第十晶体管T10，第十晶体管T10的控制极与第三时钟信号端CK3耦接，第十晶体管T10的第一极与第一电压信号端VGL耦接，第十晶体管T10的第二极与第一节点N1耦接。

由上述可知，第一初始化子电路11和第三下拉子电路12分别受控于不同的时钟信号，这样可实现在不同的阶段对第一初始化子电路11和第三下拉子电路12各自的独立控制。

例如，在第一初始化子电路11将来自信号输入端INPUT的输入信号Input传输至第一节点N1之前，先通过第三下拉子电路12将来自第一电压信号端VGL的第一电压信号Vgl传输至第一节点N1，拉低第一节点N1的电压，这样利于充电阶段S2将来自信号输入端INPUT的输入信号Input持续稳定的传输至第一节点N1。

在一些实施例中，如图6和图8所示，第二输入子电路2包括第二初始化子电路21和第三上拉子电路22。

第二初始化子电路21，与第一时钟信号端CK1、第一电压信号端VGL、和第二节点N2耦接；第二初始化子电路21被配置为，在来自第一时钟信号端CK1的第一时钟信号Ck1的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2。

示例性地，如图7和图9所示，第二初始化子电路21包括第十一晶体管T11，第十一晶体管T11的控制极与第一时钟信号端CK1耦接，第十一晶体管T11的第一极与第一电压信号端VGL耦接，第十一晶体管T11的第二极与第二节点N2耦接。

第三上拉子电路22，与第二电压信号端VGH、第一节点N1、和第二节点N2耦接；第三上拉子电路22被配置为，在第一节点N1的电压的控制下，将来自第一时钟信号端CK1的第一时钟信号Ck1传输至第二节点N2。

示例性地，如图7和图9所示，第三上拉子电路22包括第十二晶体管T12，第十二晶体管T12的控制极与第一节点N1耦接，第十二晶体管T12的第一极与第一时钟信号端CK1耦接，第十二晶体管T12的第二极与第二节点N2耦接。

需要说明的是，第三上拉子电路22可以包括至少两个第十二晶体管T12，至少两个第十二晶体管T12依次串联，至少两个第十二晶体管T12中的第十二晶体管T12的控制极均与第一节点N1耦接，至少两个第十二晶体管T12中的第一个第十二晶体管T12的第一极与第一时钟信号端CK1耦接，至少两个第十二晶体管T12中的最后一个第十二晶体管T12的第二极与第二节点N2耦接。此处，利用依次串接的至少两个第十二晶体管T12，能够有效防止第二节点N2的电压因第十二晶体管T12的漏电而波动，利于保持第二节点N2的电压稳定。

例如，第十二晶体管T12的数量为两个，两个第十二晶体管T12的控制极均与第一节点N1耦接，两个第十二晶体管T12依次串联，第一个第十二晶体管T12的第一极与第一时钟信号端CK1耦接，后一个第十二晶体管T12的第二极与第二节点N2耦接。

由上述可知，通过第二初始化子电路21和第三上拉子电路22，可实现在不同的阶段对第二节点N2输入的电压(工作电压或非工作电压)进行控制。

例如，在信号输入端INPUT持续输出工作电压(输出阶段S2所在的一帧除外)，在第二时钟信号端CK2输出的第二时钟信号Ck2为工作电压时，第二节点N2处于浮空状态，其电压均为第三上拉子电路22传输的第二时钟信号Ck2(非工作电压)；在输出阶段S3，第二节点N2处于浮空状态，其电压为第二初始化子电路21传输的第一电压信号Vgl。

在一些实施例中，如图7和图9所示，去噪子电路5包括第二电容器C2和第十三晶体管T13，第二电容器C2的第一端与第四节点N4耦接，第二电容器C2的第二端与信号输出端OUTPUT耦接；第十三晶体管T13的控制极与第四节点N4耦接，第十三晶体管T13的第一极与第一电压信号端VGL耦接，第十三晶体管T13的第二极与信号输出端OUTPUT耦接。

在此基础上，如图10所示，去噪子电路5还与第一时钟信号端CK1耦接，去噪子电路5还包括第四电容器C4，第四电容器C4的第一端与第一时钟信号端CK1耦接，第四电容器C4的第二端与第四节点N4耦接。

在这种情况下，第四电容器C4的第一端连接第一时钟信号端CK1，除了使得第四电容器C4能够稳定第四节点N4的电压外，还使得第四电容器C4在第一时钟信号端CK1的第一时钟信号Ck1的电压变化时能够进一步调整第四节点N4的电压，使第四节点N4的电压迅速稳定在能够令去噪子电路5开启的电位，有利于提高去噪子电路5的去噪速度。

例如，当第一时钟信号端CK1的信号的第一时钟信号Ck1的电压降低时，第四电容器C4能够进一步拉低第四节点N4的电位，有利于提高去噪子电路5的去噪速度。

在一些实施例中，如图7和图9所示，输出子电路6包括第三电容器C3和第十四晶体管T14，第三电容器C3的第一端与第二电压信号端VGH耦接，第三电容器C3的第二端与第三节点N3耦接；第十四晶体管T14的控制极与第三节点N3耦接，第十四晶体管T14的第一极与第二电压信号端VGH耦接，第十四晶体管T14的第二极与信号输出端OUTPUT耦接。

本公开的一些实施例还提供一种移位寄存器RS的驱动方法，应用于上述任一实施例的移位寄存器RS。如图12所示，一个帧周期包括充电阶段S1和输出阶段S2；驱动方法包括：

在充电阶段S1，第一输入子电路1在来自第一时钟信号端CK1的第一时钟信号Ck1的工作电压的控制下，将来自信号输入端INPUT的输入信号传输至第一节点N1；第二输入子电路2在来自第一时钟信号端CK1的第一时钟信号Ck1的工作电压的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2；第一控制子电路3写入并存储第二节点N2的电压。

在输出阶段S2，第一控制子电路3在第二节点N2的电压的控制下，将来自第二时钟信号端CK2的第二时钟信号Ck2的工作电压传输至第三节点N3；输出子电路6在第三节点N3的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT；第二控制子电路4在第三节点N3的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第四节点N4；去噪子电路5在第四节点N4的电压的控制下关闭。

在一些实施例中，一个帧周期包括还包括去噪阶段S3，驱动方法包括：

在去噪阶段S3，第一输入子电路1在来自第三时钟信号端CK3的第三时钟信号Ck3的工作电压控制下，将来自第一电压信号端VGL的第一电压信号vgl传输至第一节点N1；第二输入子电路2在第一节点N1的电压的控制下，将来自第一时钟信号端CK1的第一时钟信号Ck1的非工作电压传输至第二节点N2；第一控制子电路3在第一节点N1和第二节点N2的电压的控制下，将来自第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3；输出子电路6在第三节点N3的电压的控制下关闭；第二控制子电路4在来自第三时钟信号端CK3的第三时钟信号Ck3的工作电压的控制下，将来自第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4；去噪子电路5在第四节点N4的电压的控制下打开。

以下结合图10所示的移位寄存器RS在一行栅线的驱动过程中的具体工作过程进行详细地说明。在下面的描述中，移位寄存器RS中的各个晶体管均为P型晶体管(不考虑晶体管的阈值电压的影响)，第一电压信号端VGL所传输的电压为工作电压，第二电压信号端VGH所传输的电压为非工作电压为例进行说明。

其中，“工作电压”即为低电压，能够使得其包括的被操作晶体管被导通；“非工作电压”即为高电压，不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电压。

示例性地，在下面的描述中，“0”表示低电压，“1”表示高电压。

在充电阶段S1，参阅图10和图12，INPUT＝1，CK1＝0，CK2＝1，CK3＝1。

在此情况下，第九晶体管T9在第一时钟信号端CK1的工作电压的控制下打开，第十晶体管T10在第三时钟信号端CK3的非工作电压的控制下关闭，信号输入端INPUT的非工作电压传输至第一节点N1以及第七节点N7，第一节点N1以及第七节点N7的电压为高电压。

第十二晶体管T12在第一节点N1的高电压的控制下关闭，第十一晶体管T11在第一时钟信号端CK1的工作电压的控制下打开，第一电压信号端VGL的第一电压信号Vgl传输至第二节点N2以及第六节点N6，第二节点N2以及第六节点N6的电压为低电压。

第一晶体管T1在第六节点N6的低电压的控制下打开，第二时钟信号端CK2的非工作电压传输至第五节点N5，第五节点N5的电压为高电压，第三晶体管T3在第五节点N5的高电压的控制下关闭。

第四晶体管T4在第七节点N7的高电压的控制下关闭，第二晶体管T2在第二时钟信号端CK2的非工作电压的控制下关闭，第三节点N3处于浮空状态。由于在上一帧信号输入端INPUT始终传输工作电压，第一节点N1以及第七节点N7的电压为低电压，因此，在上一帧，第四晶体管T4在第七节点N7的低电压的控制下打开，第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3，第三节点N3的电压为高电压。基于此，在充电阶段S1，第三节点N3的电压依旧为高电压。

第八晶体管T8在第三节点N3的高电压的控制下关闭，第七晶体管T7在第三时钟信号端CK3的非工作电压的控制下关闭，第四节点N4处于浮空状态。由于在第三节点N3从上一帧直至充电阶段结束均为高电压。基于此，第四节点N4的电压为上一帧第三时钟信号端CK3为工作电压时将第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4的工作电压，第四节点N4的电压为低电压。

此时，第十四晶体管T14在第三节点N3的高电压的控制下关闭，第十三晶体管T13在第四节点N4的低电压的控制下打开，以使第一电压信号端VGL将第一电压信号Vgl传输至信号输出端OUTPUT，保证对信号输出端OUTPUT的持续去噪。

在输出阶段S2，参阅图10和图12，INPUT＝0，CK1＝1，CK2＝0，CK3＝1。

在此情况下，第九晶体管T9在第一时钟信号端CK1的非工作电压的控制下关闭，第十晶体管T10在第三时钟信号端CK3的非工作电压的控制下关闭，第一节点N1以及第七节点N7处于浮空状态，其电压为充电阶段S2的非工作电压，第一节点N1和第七节点N7的电压为高电压。

第十二晶体管T12在第一节点N1的高电压的控制下关闭，第十一晶体管T11在第一时钟信号端CK1的非工作电压的控制下关闭；第二节点N2以及第六节点N6处于浮空状态，其电压为充电阶段S2的工作电压，第二节点N2和第六节点N6的电压为低电压。

第一晶体管T1在第六节点N6的低电压的控制下打开，第二时钟信号端CK2的工作电压传输至第五节点N5，第五节点N5的电压为低电压；第三晶体管T3在第五节点N5的低电压的控制下打开，以保证第七节点N7持续稳定在高电压。

第四晶体管T4在第七节点N7的高电压的控制下关闭，第二晶体管T2在第二时钟信号端CK2的工作电压的控制下打开，第二时钟信号端CK2的工作电压传输至第三节点N3，第三节点N3的电压持续稳定在低电压。

第七晶体管T7在第三时钟信号端CK3的非工作电压的控制下关闭，第八晶体管T8在第三节点N3的低电压的控制下打开，将第二电压信号端VGH的第二电压信号Vgh传输至第四节点N4，第四节点N4的电压为高电压。

此时，第十三晶体管T13在第四节点N4的高电压的控制下关闭，第十四晶体管T14在第三节点N3的低电压的控制下打开，以将第二电压信号端VGH的第二电压信号Vgh传输至信号输出端OUTPUT，输出扫描信号。

在去噪阶段S3，参阅图10和图12，INPUT＝0，CK1＝1，CK2＝1，CK3＝0。

在此情况下，第九晶体管T9在第一时钟信号端CK1的非工作电压的控制下关闭，第十晶体管T10在第三时钟信号端CK3的工作电压的控制下打开，第一电压信号端VGL的第一电压信号Vgl传输至第一节点N1以及第七节点N7，第一节点N1和第七节点N7的电压为低电压。

第十一晶体管T11在第一时钟信号端CK1的非工作电压的控制下关闭，第十二晶体管T12在第一节点N1的低电压的控制下打开，第一时钟信号端CK1的非工作电压传输至第二节点N2以及第六节点N6，第二节点N2和第六节点N6的电压为高电压。

第一晶体管T1在第六节点N6的高电压的控制下关闭，第二时钟信号端CK2的非工作电压传输至第五节点N5，第五节点N5的电压为高电压；第三晶体管T3在第五节点N5的高电压的控制下关闭，以保证第七节点N7稳定在低电压。

第四晶体管T4在第七节点N7的低电压的控制下打开，第二晶体管T2在第二时钟信号端CK2的非工作电压的控制下关闭，第二电压信号端VGH的第二电压信号Vgh传输至第三节点N3，第三节点N3的电压为高电压。

第八晶体管T8在第三节点N3的高电压的控制下关闭，第七晶体管T7在第三时钟信号端CK3的低电压的控制下打开，将第一电压信号端VGL的第一电压信号Vgl传输至第四节点N4，第四节点N4的电压为低电压。

此时，第十四晶体管T14在第三节点N3的高电压的控制下关闭，第十三晶体管T13在第四节点N4的低电压的控制下打开，以使第二电压信号端VGL将第二电压信号Vgl传输至信号输出端OUTPUT，对信号输出端OUTPUT进行去噪处理。

本公开的一些实施例还提供一种栅极驱动电路200，参阅图11，包括至少两个级联的移位寄存器RS。

在一些实施例中，每相邻两个移位寄存器RS中，下一级移位寄存器RS的信号输入端INPUT与上一级的移位寄存器RS的信号输出端OUTPUT耦接，第一级移位寄存器RS1的信号输入端INPUT与初始化信号端STV耦接。

在一些实施例中，栅极驱动电路200还包括第一时钟信号线LCK1、第二时钟信号线LCK2、第三时钟信号线LCK3和第四时钟信号线LCK4，第一时钟信号线LCK1与每个移位寄存器RS的第一时钟信号端CK1耦接；第二时钟信号线LCK2与每个移位寄存器RS的第二时钟信号端CK2耦接；第三时钟信号线LCK3与奇数级移位寄存器RS的第三时钟信号端CK3耦接；第四时钟信号线LCK4，与偶数级移位寄存器RS的第三时钟信号端CK3耦接。

其中，如图12所示，图12中N-CK3为下一级移位寄存器RS的第三时钟信号端CK3的方波脉冲信号；N-CK3的上升沿与上一级移位寄存器RS的信号输出端OUTPUT的上升沿对齐。例如，CK3为与奇数级移位寄存器RS的第三时钟信号线LCK3所提供的方波脉冲信号，N-CK3为与偶数级移位寄存器RS的第四时钟信号线LCK4所提供的方波脉冲信号。

此外，本公开的一些实施中的栅极驱动电路200还包括第一电压信号线LVGL和第二电压信号线LVGH，第一电压信号线LVGL与每个移位寄存器RS的第一电压信号端VGL耦接；第二电压信号线LVGH与每个移位寄存器RS的第二电压信号端VGH耦接。

在本公开的实施例中，栅极驱动电路200中各级移位寄存器RS的级联方式以及与各时钟信号线的连接方式不限于此。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种移位寄存器，其特征在于，包括：

第一输入子电路，与第一时钟信号端、信号输入端、和第一节点耦接；所述第一输入子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述信号输入端的输入信号传输至所述第一节点；

第二输入子电路，与所述第一时钟信号端、第一电压信号端、和第二节点耦接；所述第二输入子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点；

第一控制子电路，与第二时钟信号端、所述第二节点、和第三节点耦接；所述第一控制子电路被配置为，在所述第二节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第三节点；

第二控制子电路，与第三时钟信号端、所述第一电压信号端、和第四节点耦接；所述第二控制子电路被配置为，在来自所述第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第四节点；

去噪子电路，与所述第一电压信号端、所述第四节点、和信号输出端耦接；所述去噪子电路被配置为，在所述第四节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述信号输出端；

输出子电路，与第二电压信号端、所述第三节点、和信号输出端耦接；所述输出子电路被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述信号输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入子电路还与所述第三时钟信号端、和所述第一电压信号端耦接；所述第一输入子电路还被配置为，在来自第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点；

所述第二输入子电路还与所述第一时钟信号端、和所述第一节点耦接；所述第二输入子电路还被配置为，在所述第一节点的电压的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第二节点；

所述第一控制子电路还与所述第二电压信号端、和所述第一节点耦接；所述第一控制子电路还被配置为，在所述第一节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点；

所述第二控制子电路还与所述第二电压信号端、和所述第三节点耦接；所述第二控制子电路还被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第四节点。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制电路包括：

第一下拉子电路，与所述第二时钟信号端、所述第二节点、所述第三节点和第五节点耦接；所述第一下拉子电路被配置为，在所述第二节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第五节点，或，传输至所述第五节点和所述第三节点；

上拉控制子电路，与所述第二电压信号端、所述第一节点、和所述第五节点耦接；所述上拉控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第一节点；

第一上拉子电路，与所述第二电压信号端、所述第一节点、和所述第三节点耦接；所述第一上拉子电路被配置为，在所述第一节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第一下拉子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第二节点耦接，所述第一晶体管的第一极与所述第二时钟信号端耦接，所述第一晶体管的第二极与所述第五节点耦接；

第二晶体管，所述第二晶体管的控制极与所述第二时钟信号端耦接，所述第二晶体管的第一极与所述第五节点耦接，所述第二晶体管的第二极与所述第三节点耦接；

所述上拉控制子电路包括：

第三晶体管，所述第三晶体管的控制极与所述第五节点耦接，所述第三晶体管的第一极与所述第二电压信号端耦接，所述第三晶体管的第二极与所述第一节点耦接；

所述第一上拉子电路包括：

第四晶体管，所述第四晶体管的控制极与所述第一节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第三节点耦接。

5.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制电路包括：

第一分压子电路，与所述第一电压信号端、所述第二节点、和第六节点耦接；所述第一分压子电路被配置为，在来自所述第一电压信号端的第一电压信号的控制下，将所述第二节点的电压传输至所述第六节点；

储能子电路，与第五节点、和所述第六节点耦接；所述储能子电路被配置为，保持所述第五节点和所述第六节点的电压；

第一下拉子电路，与所述第二时钟信号端、所述第五节点、所述第六节点、和所述第三节点耦接；所述第一下拉子电路被配置为，在所述第六节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第五节点，或，传输至所述第五节点和所述第三节点；

第二分压子电路，与所述第一电压信号端、所述第一节点、和第七节点耦接；所述第二分压子电路被配置为，在来自所述第一电压信号端的第一电压信号的控制下，将所述第一节点的电压传输至所述第七节点；

上拉控制子电路，与所述第二电压信号端、所述第五节点、和所述第七节点耦接；所述上拉控制子电路被配置为，在所述第五节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第七节点；

第一上拉子电路，与所述第二电压信号端、所述第三节点、和所述第七节点耦接；所述第一上拉子电路被配置为，在所述第七节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第一分压子电路包括：

第五晶体管，所述第五晶体管的控制极与所述第一电压信号端耦接，所述第五晶体管的第一极与所述第二节点耦接，所述第五晶体管的第二极与所述第六节点耦接；

所述储能子电路包括：

第一电容器，所述第一电容器的第一端与所述第六节点耦接，所述第一电容器的第二端与所述第五节点耦接；

所述第一下拉子电路包括：

第一晶体管，所述第一晶体管的控制极与所述第六节点耦接，所述第一晶体管的第一极与所述第二时钟信号端耦接，所述第一晶体管的第二极与所述第五节点耦接；

第二晶体管，所述第二晶体管的控制极与所述第二时钟信号端耦接，所述第二晶体管的第一极与所述第五节点耦接，所述第二晶体管的第二极与所述第三节点耦接；

所述第二分压子电路包括：

第六晶体管，所述第六晶体管的控制极与所述第一电压信号端耦接，所述第六晶体管的第一极与所述第一节点耦接，所述第六晶体管的第二极与所述第七节点耦接；

所述上拉控制子电路包括：

第三晶体管，所述第三晶体管的控制极与所述第五节点耦接，所述第三晶体管的第一极与所述第二电压信号端耦接，所述第三晶体管的第二极与所述第七节点耦接；

所述第一上拉子电路包括：

第四晶体管，所述第四晶体管的控制极与所述第七节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第三节点耦接。

7.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制子电路包括：

第二下拉子电路，与所述第一电压信号端、所述第三时钟信号端、和所述第四节点耦接；所述第二下拉子电路被配置为，在来自所述第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第四节点，以开启所述去噪子电路；

第二上拉子电路，与所述第二电压信号端、所述第三节点、和所述第四节点耦接；所述第二上拉子电路被配置为，在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第四节点，以关闭所述去噪子电路。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第二下拉子电路包括：

第七晶体管，所述第七晶体管的控制极与所述第三时钟信号端耦接，所述第七晶体管的第一极与所述第一电压信号端耦接，所述第七晶体管的第二极与所述第四节点耦接；

所述第二上拉子电路包括：

第八晶体管，所述第八晶体管的控制极与所述第三节点耦接，所述第八晶体管的第一极与所述第二电压信号端耦接，所述第八晶体管的第二极与所述第四节点耦接。

9.根据权利要求2～8中任一项所述的移位寄存器，其特征在于，所述第一输入子电路包括：

第一初始化子电路，与所述第一时钟信号端、所述信号输入端、和所述第一节点耦接；所述第一初始化子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述信号输入端的输入信号传输至所述第一节点；

第三下拉子电路，与所述第一电压信号端、所述第三时钟信号端、和所述第一节点耦接；所述第三下拉子电路被配置为，在来自所述第三时钟信号端的第三时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点。

10.根据权利要求9所述的移位寄存器，其中，所述第一初始化子电路包括：

第九晶体管，所述第九晶体管的控制极与所述第一时钟信号端耦接，所述第九晶体管的第一极与所述信号输入端耦接，所述第九晶体管的第二极与所述第一节点耦接；

所述第三下拉子电路包括：

第十晶体管，所述第十晶体管的控制极与所述第三时钟信号端耦接，所述第十晶体管的第一极与所述第一电压信号端耦接，所述第十晶体管的第二极与所述第一节点耦接。

11.根据权利要求2～8中任一项所述的移位寄存器，其特征在于，所述第二输入子电路包括：

第二初始化子电路，与所述第一时钟信号端、所述第一电压信号端、和所述第二节点耦接；所述第二初始化子电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点；

第三上拉子电路，与所述第二电压信号端、所述第一节点、和所述第二节点耦接；所述第三上拉子电路被配置为，在所述第一节点的电压的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第二节点。

12.根据权利要求11所述的移位寄存器，其特征在于，所述第二初始化子电路包括：

第十一晶体管，所述第十一晶体管的控制极与所述第一时钟信号端耦接，所述第十一晶体管的第一极与所述第一电压信号端耦接，所述第十一晶体管的第二极与所述第二节点耦接；

所述第三上拉子电路包括：

第十二晶体管，所述第十二晶体管的控制极与所述第一节点耦接，所述第十二晶体管的第一极与所述第一时钟信号端耦接，所述第十二晶体管的第二极与所述第二节点耦接。

13.根据权利要求1～8中任一项所述的移位寄存器，其特征在于，所述去噪子电路包括：

第二电容器，所述第二电容器的第一端与所述第四节点耦接，所述第二电容器的第二端与所述信号输出端耦接；

第十三晶体管，所述第十三晶体管的控制极与所述第四节点耦接，所述第十三晶体管的第一极与所述第一电压信号端耦接，所述第十三晶体管的第二极与所述信号输出端耦接。

14.根据权利要求13所述的移位寄存器，其特征在于，所述去噪子电路还与所述第一时钟信号端耦接，所述去噪子电路还包括：

第四电容器，所述第四电容器的第一端与所述第一时钟信号端耦接，所述第四电容器的第二端与所述第四节点耦接。

15.根据权利要求1～8中任一项所述的移位寄存器，其特征在于，所述输出子电路包括：

第三电容器，所述第三电容器的第一端与所述第二电压信号端耦接，所述第三电容器的第二端与所述第三节点耦接；

第十四晶体管，所述第十四晶体管的控制极与所述第三节点耦接，所述第十四晶体管的第一极与所述第二电压信号端耦接，所述第十四晶体管的第二极与所述信号输出端耦接。

16.一种栅极驱动电路，其特征在于，包括至少两个级联的如权利要求1～15中任一项所述的移位寄存器。

17.根据权利要求16所述的栅极驱动电路，其特征在于，每相邻两个所述移位寄存器中，下一级移位寄存器的信号输入端与上一级的移位寄存器的信号输出端耦接，第一级移位寄存器的信号输入端与初始化信号端耦接；

其中，所述栅极驱动电路还包括：

第一时钟信号线，与每个所述移位寄存器的第一时钟信号端耦接；

第二时钟信号线，与每个所述移位寄存器的第二时钟信号端耦接；

第三时钟信号线，与奇数级移位寄存器的第三时钟信号端耦接；

第四时钟信号线，与偶数级移位寄存器的第三时钟信号端耦接。

18.一种移位寄存器的驱动方法，其特征在于，应用于权利要求1～15中任一项所述的移位寄存器；一个帧周期包括充电阶段和输出阶段，所述驱动方法包括：

在所述充电阶段，

第一输入子电路在来自第一时钟信号端的第一时钟信号的工作电压的控制下，将来自信号输入端的输入信号传输至第一节点；

第二输入子电路在来自所述第一时钟信号端的第一时钟信号的工作电压的控制下，将来自第一电压信号端的第一电压信号传输至第二节点；

第一控制子电路写入并存储所述第二节点的电压；

在所述输出阶段，

所述第一控制子电路在所述第二节点的电压的控制下，将来自第二时钟信号端的第二时钟信号的工作电压传输至第三节点；

输出子电路在所述第三节点的电压的控制下，将来自第二电压信号端的第二电压信号传输至信号输出端；

第二控制子电路在所述第三节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至第四节点；

去噪子电路在所述第四节点的电压的控制下关闭。

19.根据权利要求18所述的移位寄存器的驱动方法，其特征在于，一个帧周期包括还包括去噪阶段，所述驱动方法还包括：

在所述去噪阶段，

所述第一输入子电路在来自第三时钟信号端的第三时钟信号的工作电压控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点；

所述第二输入子电路在所述第一节点的电压的控制下，将来自所述第一时钟信号端的第一时钟信号的非工作电压传输至所述第二节点；

所述第一控制子电路在所述第一节点和所述第二节点的电压的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第三节点；

所述输出子电路在所述第三节点的电压的控制下关闭；

所述第二控制子电路在来自所述第三时钟信号端的第三时钟信号的工作电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第四节点；

所述去噪子电路在所述第四节点的电压的控制下打开。

20.一种显示装置，其特征在于，包括：如权利要求16或17所述的栅极驱动电路。

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