KR102464249B1 - 게이트 구동회로, 이를 포함한 영상 표시장치 및 그 구동방법 - Google Patents

게이트 구동회로, 이를 포함한 영상 표시장치 및 그 구동방법 Download PDF

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Abstract

게이트 구동회로, 이를 포함한 영상 표시장치 및 그 구동방법에 대해 개시한다. 본 발명의 실시 예에 따른 게이트 구동회로는 게이트 제어신호 중 복수의 클럭 신호를 이용해 위상이 서로 다른 복수의 제1 클럭 펄스를 생성하는 제1 레벨 쉬프터, 제1 스타트 신호와 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 복수의 게이트 라인에 순서대로 공급하는 제1 쉬프트 레지스터, 복수의 클럭 신호를 이용해 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스를 생성하는 제2 레벨 쉬프터, 제2 스타트 신호와 상기 복수의 제2 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하고 스캔 펄스를 상기 제1 쉬프트 레지스터와 동일한 타이밍에 상기 각 게이트 라인에 순서대로 공급하는 제2 쉬프트 레지스터를 포함하는바, 게이트 제어신호들의 위상 및 노이즈 중첩에 따른 게이트 라인 구동 불량을 방지할 수 있다.

Description

게이트 구동회로, 이를 포함한 영상 표시장치 및 그 구동방법{GATE DRIVING CIRCUIT, IMAGE DISPLAY DEVICE CONTAINING THE SAME AND METHOD OF DRIVING THE SAME}
본 발명은 대화면 영상 표시장치의 게이트 라인 구동회로에 관한 것으로, 상세하게는 게이트 제어신호를 선택적으로 쉬프트시켜 이용함으로써 게이트 제어신호의 위상 및 노이즈 중첩에 따른 게이트 라인 구동 불량을 방지할 수 있는 게이트 구동회로, 이를 포함한 영상 표시장치 및 그 구동방법에 관한 것이다.
휴대전화, 태블릿 PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판형 영상 표시장치가 이용되고 있다. 평판형 영상 표시장치로는 액정 표시장치, 유기 발광 다이오드 표시장치, 전자 습윤 표시 장치, 전계 방출장치 등이 주로 적용되고 있다.
액정 표시장치나 유기 발광 다이오드 표시장치 등은 복수의 화소들이 매트릭스 형태로 배열된 영상 표시패널을 통해, 각 화소들의 광 투과율이나 발광량이 조절되도록 하여 영상을 표시하게 된다. 이를 위해, 영상 표시패널의 화소들을 구동하기 위한 패널 구동회로들이 영상 표시패널에 실장되거나 전기적으로 연결되도록 구성된다.
일 예로, 유기 발광 다이오드 표시패널에는 복수의 게이트 라인과 데이터 라인들이 서로 교차하게 배열되고, 게이트 라인들과 데이터 라인들이 교차하여 정의되는 각각의 화소 영역에는 유기 발광 다이오드를 포함하는 화소들이 구성된다.
패널 구동회로는 게이트 라인들을 순차적으로 구동하는 게이트 구동회로, 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로, 게이트 및 데이터 구동회로의 구동 타이밍을 제어하기 위한 게이트 및 데이터 제어신호를 공급하는 타이밍 컨트롤러를 포함한다.
게이트 구동회로의 경우는 스캔 펄스를 게이트 라인들에 순차적으로 공급하여 영상 표시패널의 각 화소들을 1라인분씩 순차적으로 구동한다. 이때, 데이터 구동회로는 게이트 라인들이 1라인분씩 순차적으로 스캔 펄스가 공급될 때마다 데이터 라인들 각각에 데이터 전압을 공급한다. 이에 따라, 유기 발광 다이오드 표시패널은 각각의 화소별로 데이터 전압에 따라 유기 발광 다이오드의 발광량을 조절함으로써 영상을 표시하게 된다.
게이트 구동회로는 게이트 라인들에 스캔 펄스를 순차적으로 출력하기 위한 구성으로 레벨 쉬프터와 쉬프트 레지스터를 포함해서 구성된다. 여기서, 레벨 쉬프터는 타이밍 컨트롤러로부터의 게이트 제어신호를 이용해서 순차적으로 클럭 신호를 생성하고, 쉬프트 레지스터는 클럭 신호들의 전압 레벨을 가변시켜서 순차적으로 스캔펄스를 생성하고 게이트 라인들로 공급한다.
게이트 구동회로는 영상 표시패널의 일 측면에 게이트 라인 배열 방향을 따라 실장되거나 게이트 라인들에 전기적으로 연결되도록 부착된다. 따라서, 게이트 구동회로가 고해상도의 대화면 영상 표시패널에 적용되는 경우, 게이트 라인 수 증가에 따라 게이트 제어신호들의 세기가 약해지지 않도록 게이트 제어신호들의 전압이 높여질 수 밖에 없었다.
하지만, 게이트 제어신호들의 전압이 높아질수록 게이트 제어신호들의 위상이 중첩되는 기간동안 EMI(Electro Magnetic Interference) 등에 따른 노이즈 또한 증폭되어 게이트 라인 구동 불량이 발생할 수밖에 없었다.
특히, 고해상도의 대화면 영상 표시패널에는 레벨 쉬프터와 쉬프트 레지스터가 복수로 구성되어 게이트 라인 배열 방향을 따라 양측에 나란히 구성되기도 하는데, 이 경우 게이트 제어신호들의 위상 중첩시 노이즈 증폭이 더 커져서 게이트 라인 구동 불량률이 더욱 높아질 수밖에 없었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 게이트 라인들의 구동 타이밍을 제어하기 위한 게이트 제어신호를 선택적으로 쉬프트시켜 이용함으로써, 게이트 제어신호들의 위상 및 노이즈 중첩에 따른 구동 불량을 방지할 수 있는 게이트 구동회로, 이를 포함한 영상 표시장치 및 그 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 게이트 구동회로는 게이트 제어신호 중 복수의 클럭 신호를 이용해 위상이 서로 다른 복수의 제1 클럭 펄스를 생성하는 제1 레벨 쉬프터, 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 제1 스타트 신호를 생성하는 제1 스타트 신호 생성부, 제1 스타트 신호와 상기 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 복수의 게이트 라인에 순서대로 공급하는 제1 쉬프트 레지스터, 복수의 클럭 신호를 이용해 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스를 생성하는 제2 레벨 쉬프터, 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 제1 스타트 신호와 동일한 위상의 제2 스타트 신호를 생성하는 제2 스타트 신호 생성부, 및 제2 스타트 신호와 복수의 제2 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하고 제1 쉬프트 레지스터와 동일한 타이밍에 각 게이트 라인에 순서대로 공급하는 제2 쉬프트 레지스터를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 게이트 구동회로를 포함하는 영상 표시장치는 영상 표시영역에 배열된 복수의 게이트 라인을 동일한 타이밍에 순차적으로 구동하는 제1 및 제2 게이트 구동회로, 복수의 데이터 라인에 데이터 전압을 공급하는 복수의 데이터 구동회로, 및 제1 및 제2 게이트 구동회로와 데이터 구동회로의 구동 타이밍을 제어하는 타이밍 컨트롤러를 포함하고, 여기서 제1 게이트 구동회로는 복수의 게이트 라인에 순차적으로 스캔 펄스를 공급하기 위해 상기에서 상술한 바와 같은 기술 특징을 갖는 제1 레벨 쉬프터, 제1 스타트 신호 생성부, 제1 쉬프트 레지스터를 포함하며, 제2 게이트 구동회로는 제1 게이트 구동회로와 동일한 타이밍으로 복수의 게이트 라인에 순차적으로 스캔 펄스를 공급하기 위해 상기에서 상술한 바와 같은 기술 특징을 갖는 제2 레벨 쉬프터, 제2 스타트 신호 생성부, 제2 쉬프트 레지스터를 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 게이트 구동회로의 구동방법은 게이트 제어신호 중 복수의 클럭 신호를 이용해서 위상이 서로 다른 복수의 제1 클럭 펄스를 생성 및 출력하는 단계, 복수의 클럭 신호를 이용해 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스를 생성 및 출력하는 단계, 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 제1 스타트 신호를 생성 및 출력하는 단계, 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 제1 스타트 신호와 동일한 위상의 제2 스타트 신호를 생성 및 출력하는 단계, 제1 스타트 신호와 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 복수의 게이트 라인에 순서대로 공급하는 단계, 제2 스타트 신호와 복수의 제2 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하고, 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 출력하는 타이밍과 동일한 타이밍에 각 게이트 라인에 순서대로 스캔 펄스를 공급하는 단계를 포함한다.
상기와 같은 다양한 기술 특징을 갖는 본 발명의 실시 예에 따른 게이트 구동회로, 이를 포함한 영상 표시장치 및 그 구동방법은 대화면 영상 표시장치의 게이트 라인 구동 타이밍을 제어하기 위한 게이트 제어신호 중 게이트 클럭 신호와 메인 클럭 신호를 선택적으로 쉬프트시켜서 복수의 스캔 펄스를 생성하는데 이용할 수 있다.
구체적으로, 서로 다른 각각의 레벨 쉬프터가 게이트 클럭 신호와 메인 클럭 신호의 위상을 변동을 서로 다른 타이밍에 검출해서 이용함으로써, 서로 다른 위상을 갖도록 복수의 클럭 펄스를 생성해서 각각의 쉬프트 레지스터로 전송할 수 있다. 이에, 서로 다른 위상을 갖는 클럭 펄스들이 각각의 쉬프트 레지스터로 전송되도록 함으로써, 클럭 펄스들의 위상 및 노이즈 중첩에 따른 구동 불량을 방지할 수 있다.
또한, 타이밍 컨트롤러로부터의 게이트 제어신호 중 게이트 클럭 신호와 메인 클럭 신호가 쉬프트된 상태로 레벨 쉬프터에 전송 및 공급되도록 할 수 있다. 이에, 적어도 하나의 레벨 쉬프터는 서로 다른 위상을 갖도록 쉬프트된 게이트 클럭 신호와 메인 클럭 신호를 이용해 서로 다른 위상을 갖는 복수의 클럭 펄스를 각각 생성하고 쉬프트 레지스터로 전송할 수 있다. 이렇게 서로 다른 위상을 갖는 클럭 펄스들이 각각의 쉬프트 레지스터로 전송되도록 함으로써 클럭 펄스들의 위상 및 노이즈 중첩에 따른 구동 불량을 방지할 수 있다.
서로 다른 각각의 쉬프트 레지스터는 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 스캔 펄스들의 출력 타이밍을 동기화시킴으로써, 동일한 타이밍에 각각의 게이트 라인에 스캔 펄스들이 출력되도록 할 수 있다.
도 1은 본 발명의 실시 예에 따른 게이트 구동회로가 구비된 영상 표시장치를 구체적으로 나타낸 구성도이다.
도 2는 본 발명의 제1 실시 예에 따른 게이트 구동회로를 구체적으로 나타낸 구성 블록도이다.
도 3은 도 2에 도시된 서로 다른 레벨 쉬프터들과 쉬프트 레지스터들의 입출력 신호 파형을 나타낸 타이밍도이다.
도 4는 본 발명의 제2 실시 예에 따른 게이트 구동회로를 구체적으로 나타낸 구성 블록도이다.
도 5는 도 4에 도시된 서로 다른 레벨 쉬프터들과 쉬프트 레지스터들의 입출력 신호 파형을 나타낸 타이밍도이다.
도 6은 본 발명의 제3 실시 예에 따른 게이트 구동회로를 구체적으로 나타낸 구성 블록도이다.
도 7은 도 6에 도시된 서로 다른 레벨 쉬프터들과 쉬프트 레지스터들의 입출력 신호 파형을 나타낸 타이밍도이다.
도 8은 본 발명의 제1 내지 제3 실시 예에 따른 EMI 노이즈 저감 효과를 나타낸 그래프이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 게이트 구동회로가 구비된 영상 표시장치를 구체적으로 나타낸 구성도이다.
도 1에서는 평판형의 영상 표시장치로 유기 발광 다이오드 표시장치가 적용된 예를 도시하였으나, 유기 발광 다이오드 표시 장치 외에도 액정 표시장치나 전계 방출 표시장치 및 전자 습윤 표시장치 등이 적용될 수 있다.
본 발명에 따른 게이트 구동회로가 구비된 영상 표시장치는 영상 표시영역(AD)에 복수의 서브 화소들이 배열되어 영상을 표시하는 영상 표시패널(PA), 영상 표시영역(AD)에 배열된 복수의 게이트 라인(GL1 내지 GLn)을 동일한 타이밍에 순차적으로 구동하는 제1 및 제2 게이트 구동회로(20a,20b,30a,30b), 복수의 데이터 라인(DL1 내지 DLm)에 데이터 전압을 공급하는 복수의 데이터 구동회로(40a,40b), 및 제1 및 제2 게이트 구동회로(20a,20b,30a,30b)와 데이터 구동회로(40a,40b)의 구동 타이밍을 제어하는 타이밍 컨트롤러(800)를 포함한다.
영상 표시패널(PA)은 영상 표시영역(AD)과 영상 비표시영역(ND)으로 구분되며, 영상 표시영역(AD)에는 복수의 화소 영역(A)들이 정의되어 각각의 화소 영역에 구성된 서브 화소들을 통해 영상을 표시한다. 그리고 영상 비표시영역(ND)에는 복수의 데이터 회로필름(60a,60b)이 부착되거나 제1 및 제2 게이트 구동회로(20a,20b,30a,30b)가 구성된다.
구체적으로, 영상 표시영역(AD)에는 복수의 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)에 의해 정의되는 매트릭스 형태의 화소 영역(A)에 서브 화소들이 구성된다. 여기서, 각각의 서브 화소들은 적어도 하나의 박막 트랜지스터(TFT; Thin Film Transistor)와 유기 발광 다이오드 등을 포함해서 구성됨으로써, 데이터 전압 크기에 대응해서 발광하게 된다.
제1 및 제2 게이트 구동회로(20a,20b,30a,30b)는 타이밍 컨트롤러(800)로부터의 게이트 제어신호를 이용해서 동일한 타이밍에 스캔 펄스를 순차적으로 생성하고, 각각의 게이트 라인(GL1 내지 GLn)에 스캔펄스를 순차적으로 공급한다.
좀 더 구체적으로 설명하면, 제1 게이트 구동회로(20a,30a)는 각 게이트 라인(GL1 내지 GLn)에 스캔 펄스를 순차적으로 공급하기 위한 구성으로, 제1 레벨 쉬프터(20a) 및 제1 쉬프트 레지스터(30a)를 포함해서 구성된다.
제1 레벨 쉬프터(20a)는 게이트 제어신호 중 게이트 클럭 신호와 메인 클럭 신호의 라이징 타이밍(Rising Timing)과 폴링 타이밍(Falling)을 검출하고, 검출된 타이밍에 따라서 위상이 서로 다르게 쉬프트되는 복수의 클럭 펄스를 생성한다.
이에, 제1 쉬프트 레지스터(30a)는 위상이 서로 다르게 쉬프트되는 복수의 클럭 펄스를 이용해 순차적으로 스캔 펄스를 생성하여 각 게이트 라인(GL1 내지 GLn)에 순차적으로 스캔 펄스를 공급한다. 이때, 제1 쉬프트 레지스터(30a)는 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 스캔 펄스들의 출력 타이밍을 제2 게이트 구동회로(30b)와 동기화시킴으로써, 제2 게이트 구동회로(30b)와 동일한 타이밍에 각각의 게이트 라인(GL1 내지 GLn)에 스캔 펄스들이 출력되도록 한다.
마찬가지로, 제2 게이트 구동회로(20b,30b)는 각 게이트 라인(GL1 내지 GLn)에 스캔 펄스를 순차적으로 공급하기 위한 구성으로, 제2 레벨 쉬프터(20b) 및 제2 쉬프트 레지스터(30b)를 포함해서 구성된다.
제2 레벨 쉬프터(20b)는 게이트 제어신호 중 게이트 클럭 신호와 메인 클럭 신호의 라이징 타이밍과 폴링 타이밍을 제1 쉬프트 레지스터(30a)와 다른 타이밍에 검출하고, 검출된 타이밍에 따라서 위상이 서로 다르게 쉬프트되는 복수의 클럭 펄스를 생성할 수 있다.
이와 달리, 제2 레벨 쉬프터(20b)는 타이밍 컨트롤러(800)를 통해 서로 다른 위상을 갖도록 쉬프트된 게이트 클럭 신호와 메인 클럭 신호를 수신하고, 서로 다른 위상을 갖도록 쉬프트된 게이트 클럭 신호와 메인 클럭 신호를 이용해 위상이 서로 다르게 쉬프트되는 복수의 클럭 펄스를 생성할 수도 있다.
이에, 제2 쉬프트 레지스터(30b)는 위상이 서로 다르게 쉬프트되는 복수의 클럭 펄스를 이용해 순차적으로 스캔 펄스를 생성하여, 각 게이트 라인(GL1 내지 GLn)에 순차적으로 스캔 펄스를 공급한다. 이때, 제2 쉬프트 레지스터(30b)는 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 스캔 펄스들의 출력 타이밍을 제1 게이트 구동회로(30a)와 동기화시킴으로써, 제1 게이트 구동회로(30a)와 동일한 타이밍에 각각의 게이트 라인(GL1 내지 GLn)에 스캔 펄스들이 출력되도록 한다.
이러한, 본 발명의 제1 및 제2 게이트 구동회로(20a,20b,30a,30b)의 세부 구성 및 구동 방법에 대한 설명은 이후에 첨부된 도면들을 참조하여 더욱 구체적으로 설명하기로 한다.
데이터 구동회로(40a,40b)는 영상 표시패널(PA)의 적어도 어느 한 측면과 적어도 하나의 소스 인쇄회로기판(80a,80b) 사이의 인쇄 회로 필름(60a,60b)에 각각 실장되어, 데이터 라인들(DL1 내지 DLm)에 데이터 전압을 공급하는 적어도 하나의 집적회로를 포함한다.
이러한, 데이터 구동회로(40a,40b)는 타이밍 컨트롤러(800)로부터의 데이터 제어신호를 이용하여 타이밍 컨트롤러(800)로부터 정렬된 디지털 영상 데이터를 아날로그 전압 즉, 각 화소의 데이터 전압으로 변환해서 데이터 라인들(DL1 내지 DLm)로 공급한다.
타이밍 컨트롤러(800)는 외부의 그래픽 시스템 등을 통해 입력되는 디지털 영상 데이터를 영상 표시패널(PA)의 해상도에 맞게 적어도 한 수평 라인 단위 또는 프레임 단위로 정렬하여 데이터 구동회로(40a,40b)로 공급한다. 또한, 타이밍 컨트롤러(800)는 그래픽 시스템 등으로부터 입력되는 동기신호들(예를 들어, 수직 및 수평 동기신호, 타이밍 클럭, 도트 클럭 등)을 이용하여 쉬프트 보상 클럭, 게이트 스타트 신호, 게이트 클럭 신호, 메인 클럭 신호 등을 포함하는 게이트 제어신호를 생성하고 이를 제1 및 제2 게이트 구동회로(20a,20b,30a,30b)로 전송한다. 이와 더불어, 타이밍 컨트롤러(800)는 동기신호들을 이용해 인에이블 신호, 데이터 쉬프트 클럭 신호 등을 포함하는 데이터 제어신호를 생성해서 디지털 영상 데이터와 함께 데이터 구동회로(40a,40b)로 전송한다.
전술한 바와 같이 제1 및 제2 게이트 구동회로(20a,20b,30a,30b)의 경우는 스캔 펄스들을 생성해서 복수의 게이트 라인(GL1 내지 GLn)에 순서대로 공급함으로써, 유기 발광 다이오드 표시패널의 각 서브 화소들을 1라인분씩 순차적으로 구동하게 된다. 이때, 데이터 구동회로(40a,40b)는 각각의 게이트 라인(GL1 내지 GLn)에 1라인분씩 순차적으로 스캔 펄스가 공급될 때마다 데이터 제어신호에 의해 각각의 데이터 라인(DL1 내지 DLm)에 데이터 전압을 공급한다. 이에 따라, 유기 발광 다이오드 표시패널은 각각의 서브 화소별로 데이터 전압에 따라 유기 발광 다이오드의 발광량이 조절됨으로써 영상을 표시할 수 있게 된다.
도 2는 본 발명의 제1 실시 예에 따른 게이트 구동회로를 구체적으로 나타낸 구성 블록도이다.
도 2를 참조하면, 본 발명의 제1 게이트 구동회로(20a,20b)는 제1 레벨 쉬프터(20a), 제1 스타트 신호 생성부(21a), 제1 쉬프트 레지스터(30a)를 포함한다. 그리고 제2 게이트 구동회로(30a,30b)는 제2 레벨 쉬프터(20b), 제2 스타트 신호 생성부(21b), 및 제2 쉬프트 레지스터(30b)를 포함한다.
설명의 편의상 제1 스타트 신호 생성부(21a)와 제2 스타트 신호 생성부(21b)가 제1 쉬프트 레지스터(30a)나 제2 쉬프트 레지스터(30b)와 별도로 구성된 예를 도 2에 표시하였다. 하지만, 제1 스타트 신호 생성부(21a)는 제1 쉬프트 레지스터(30a)에 포함되고, 제2 스타트 신호 생성부(21b)는 제2 쉬프트 레지스터(30b)에 포함되도록 구성될 수 있다.
제1 레벨 쉬프터(20a)는 타이밍 컨트롤러(800)로부터의 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 복수의 클럭 신호, 예를 들어 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)를 이용해 위상이 서로 다르게 쉬프트되는 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 생성한다. 위상이 서로 다른 복수의 제1 클럭 펄스(CLK1 내지 CLKn)는 제1 쉬프트 레지스터(30a)로 전송된다.
제1 스타트 신호 생성부(21a)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 스타트 펄스(GSP)와 쉬프트 보상 클럭(PSC)을 이용해 제1 스타트 신호(Vst1)를 생성한다. 제1 스타트 신호(Vst1)는 제1 쉬프트 레지스터(30a)로 전송된다.
제1 스타트 신호 생성부(21a)는 적어도 하나의 AND 게이트나 NAND 게이트 등의 논리 게이트 소자나 회로로 구성될 수 있으며, 이러한 제1 스타트 신호 생성부(21a)는 제1 쉬프트 레지스터(30a)에 포함되도록 구성될 수 있다.
제1 쉬프트 레지스터(30a)는 제1 스타트 신호(Vst1)와 위상이 서로 다른 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 이용해 복수의 스캔 펄스(Vout1 내지 Voutn)를 순차적으로 생성하여 복수의 게이트 라인(GL1 내지 GLn)에 순서대로 공급한다.
제2 레벨 쉬프터(20b)는 타이밍 컨트롤러(800)로부터의 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 복수의 클럭 신호, 예를 들어 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)를 이용해서 복수의 제1 클럭 펄스(CLK1 내지 CLKn)와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성한다. 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)는 는 제2 쉬프트 레지스터(30b)로 전송된다.
제2 스타트 신호 생성부(21b)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 스타트 펄스(GSP)와 쉬프트 보상 클럭(PSC)을 이용해 제1 스타트 신호(Vst1)와 동일한 위상과 타이밍으로 제2 스타트 신호(Vst2)를 생성한다. 제2 스타트 신호(Vst2)는 제2 쉬프트 레지스터(30b)로 전송된다.
제2 스타트 신호 생성부(21b)는 적어도 하나의 AND 게이트나 NAND 게이트 등의 논리 게이트 소자나 회로로 구성될 수 있으며, 이러한 제2 스타트 신호 생성부(21b)는 제2 쉬프트 레지스터(30b)에 포함되도록 구성될 수 있다.
제2 쉬프트 레지스터(30b)는 제2 스타트 신호(Vst2)와 위상이 서로 다른 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 이용해서 제1 쉬프트 레지스터(30a)와 동일한 타이밍에 복수의 스캔 펄스(Vout1 내지 Voutn)를 순차적으로 생성한다. 그리고 제1 쉬프트 레지스터(30a)와 동일한 타이밍에 복수의 스캔 펄스(Vout1 내지 Voutn)를 각 게이트 라인(GL1 내지 GLn)에 순서대로 공급한다.
도 3은 도 2에 도시된 서로 다른 레벨 쉬프터들과 쉬프트 레지스터들의 입출력 신호 파형을 나타낸 타이밍도이다.
도 2와 함께 도 3을 참조하여, 본 발명의 제1 실시 예에 따른 게이트 구동회로의 구동 방법을 구체적으로 설명하면 다음과 같다.
제1 실시 예에 따른 제1 레벨 쉬프터(20a)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)의 라이징 타이밍(Grt)과 메인 클럭 신호(MCLK)의 폴링 타이밍(Mft)을 검출하여 검출된 타이밍에 따라 위상이 서로 다르게 쉬프트되는 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 생성한다.
이때, 제1 레벨 쉬프터(20a)는 하기의 표 1에 도시된 바와 같이, 게이트 클럭 신호(GCLK)의 라이징 타이밍(Grt)에 따라 순차적으로 제1 클럭 펄스(CLK1 내지 CLKn)들의 라이징 타이밍을 결정한다. 그리고 메인 클럭 신호(MCLK)의 폴링 타이밍(Mft)에 따라 순차적으로 제1 클럭 펄스(CLK1 내지 CLKn)들의 폴링 타이밍을 결정하여, 위상이 서로 다르게 쉬프트되는 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 생성한다.
[표 1]
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제1 스타트 신호 생성부(21a)는 적어도 하나의 AND 게이트나 NAND 게이트 등의 논리 게이트 소자나 회로로 구성되는바, 게이트 스타트 펄스(GSP)의 라이징 타이밍이나 폴링 타이밍 중 어느 한 타이밍과, 쉬프트 보상 클럭(PSC)의 라이징 타이밍과 폴링 타이밍의 어느 한 타이밍을 검출하여 제1 스타트 신호(Vst1)를 생성할 수 있다.
일 예로, 도 3에서와 같이 제1 스타트 신호 생성부(21a)는 게이트 스타트 펄스(GSP)의 폴링 타이밍부터 쉬프트 보상 클럭(PSC)의 폴링 타이밍까지의 기간으로 제1 스타트 신호(Vst1)가 생성 및 출력되도록 할 수 있다. 쉬프트 보상 클럭(PSC)은 매 프레임 단위로 매프레임의 시작 시점에 게이트 스타트 펄스(GSP)와 적어도 일부 기간이 중첩되도록 발생되어, 제1 및 제2 쉬프트 레지스터(30a,30b)의 인에이블 신호로 이용될 수 있다.
또한, 그리고 쉬프트 보상 클럭(PSC)은 매프레임의 종료 시점, 예를 들어 데이터 블랭크 기간에도 발생되어, 제1 및 제2 쉬프트 레지스터(30a,30b)의 리셋 신호로도 이용될 수 있다. 하지만, 제1 및 제2 쉬프트 레지스터(30a,30b)에 더미 스테이지 등의 리셋 회로 구조가 구성된 경우에는 매프레임의 종료 시점에 쉬프트 보상 클럭(PSC)이 생성되지 않아도 무방하다. 또한, 제1 및 제2 쉬프트 레지스터(30a,30b)에서 게이트 클럭 신호(GCLK)와 게이트 스타트 펄스(GSP)의 중첩 기간을 이용해 리셋 신호를 생성하는 경우에도 매프레임의 종료 시점에 쉬프트 보상 클럭(PSC)이 생성되지 않아도 무방하다.
제1 쉬프트 레지스터(30a)는 제1 스타트 신호(Vst1)와 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 이용해 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성하여 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급한다.
제1 쉬프트 레지스터(30a)는 종속적으로 연결된 복수의 스테이지, 및 복수의 스테이지 전단의 더미 스테이지와 후단 더미 스테이지로 구성될 수 있다. 이에, 전단 스테이지부터 서로 종속적으로 연결된 복수의 스테이지 및 후단 스테이지까지는 제1 스타트 신호(Vst1)가 입력되면 순차적으로 인에이블된다. 그리고 인에이블 된 상태에서는 위상이 서로 다른 복수의 제1 클럭 펄스(CLK1 내지 CLKn) 중 적어도 하나씩의 클럭 펄스를 게이트 라인 단위로 쉬프트 시키며, 쉬프트된 클럭 펄스의 전압 레벨을 증폭시켜서 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성 및 출력한다. 마지막의 후단 스테이지는 가장 마지막단의 스캔 펄스(Voutn)로 리셋 신호를 생성해서 가장 마지막단 스테이지를 리셋시킬 수 있다.
제2 레벨 쉬프터(20b)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)의 폴링 타이밍(Gft)과 메인 클럭 신호(MCLK)의 라이징 타이밍(Mrt)을 검출하여, 검출된 타이밍에 따라 복수의 제1 클럭 펄스(CLK1 내지 CLKn)와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성한다.
제2 레벨 쉬프터(20b)는 제1 레벨 쉬프터(20a)와 달리 게이트 클럭 신호(GCLK)의 폴링 타이밍(Gft)과 메인 클럭 신호(MCLK)의 라이징 타이밍(Mrt)을 검출하기 위한 구성으로, 인버터 등의 논리 게이트 소자나 인버팅 회로를 더 포함할 수 있다.
이에, 제2 레벨 쉬프터(20b)는 상기의 표 1에 도시된 바와 같이, 게이트 클럭 신호(GCLK)의 폴링 타이밍(Gft)에 따라 순차적으로 제2 클럭 펄스(CLK1_1 내지 CLKn_n)들의 라이징 타이밍을 결정한다. 그리고 메인 클럭 신호(MCLK)의 라이징 타이밍(Mrt)에 따라 순차적으로 제2 클럭 펄스(CLK1_1 내지 CLKn_n)들의 폴링 타이밍을 결정하여, 복수의 제1 클럭 펄스(CLK1 내지 CLKn)와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성한다.
제2 스타트 신호 생성부(21b)는 제1 스타트 신호 생성부(21a)와 동일한 논리 게이트 소자나 회로로 구성된다. 이에, 제2 스타트 신호 생성부(21b)는 게이트 스타트 펄스(GSP)의 라이징 타이밍이나 폴링 타이밍 중 어느 한 타이밍과, 쉬프트 보상 클럭(PSC)의 라이징 타이밍과 폴링 타이밍의 어느 한 타이밍을 검출하여 제1 스타트 신호(Vst1)과 동일한 위상과 타이밍의 제2 스타트 신호(Vst2)를 생성한다.
제2 쉬프트 레지스터(30b)는 제1 쉬프트 레지스터(30a)와 동일한 구조로 구성될 수 있다. 이러한 제2 쉬프트 레지스터(30b)는 제2 스타트 신호(Vst2)와 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 이용해 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성하여 제1 쉬프트 레지스터(30a)와 동일한 타이밍에 각 게이트 라인(GL1 내지 GLn)으로 순차 공급한다.
제2 쉬프트 레지스터(30b)는 제2 스타트 신호(Vst2)가 입력되면 인에이블된다. 그리고 인에이블 된 상태에서는 위상이 서로 다른 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n) 중 적어도 하나씩의 클럭 펄스를 게이트 라인 단위로 쉬프트 시키며, 쉬프트된 클럭 펄스의 전압 레벨을 증폭시켜서 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성 및 출력한다. 제1 스타트 신호(Vst1)와 제2 스타트 신호(Vst2)의 위상 및 전송 타이밍이 동일하기 때문에 제1 쉬프트 레지스터(30a)와 제2 쉬프트 레지스터(30b)는 서로 동일한 타이밍에 복수의 스캔 펄스(Vout1 내지 Voutn)를 게이트 라인(GL1 내지 GLn)으로 순차 공급하게 된다.
제1 실시 예로 제시된 바와 같이, 제1 및 제2 레벨 쉬프터(20a,20b)는 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)의 라이징 타이밍이나 폴링 타이밍 등을 서로 다르게 각각 검출해서, 서로 다른 타이밍으로 각각의 제1 클럭 펄스(CLK1 내지 CLKn) 및 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성할 수 있다. 이렇게, 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)의 라이징 타이밍이나 폴링 타이밍 등을 서로 다르게 검출해서 이용하게 되면, 타이밍 컨트롤러(800)로부터의 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)를 위상이나 발진 주기 등을 가변시키지 않고 그대로 이용할 수 있다. 이렇게, 제1 실시 예에서는 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)를 가변시키지 않고 그대로 이용해서 복수의 제1 클럭 펄스(CLK1 내지 CLKn) 및 제2 클럭 펄스(CLK1_1 내지 CLKn_n)의 위상을 다르게 생성하고 전송함으로써, 각 클럭 펄스들의 위상 및 노이즈 중첩에 따른 구동 불량을 방지할 수 있게 된다.
도 4는 본 발명의 제2 실시 예에 따른 게이트 구동회로를 구체적으로 나타낸 구성 블록도이다. 그리고 도 5는 도 4에 도시된 서로 다른 레벨 쉬프터들과 쉬프트 레지스터들의 입출력 신호 파형을 나타낸 타이밍도이다.
도 4에 도시된 바와 같이, 본 발명의 제2 실시 예에 따른 게이트 구동회로는 타이밍 컨트롤러(800)로부터의 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)를 미리 설정된 주기(예를 들어, 0.5 주기)로 지연 시켜서 출력하는 위상 지연 회로부(800a)를 더 포함한다.
도 5를 참조하면, 제1 레벨 쉬프터(20a)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)의 라이징 타이밍(Grt)과 메인 클럭 신호(MCLK)의 폴링 타이밍(Mft) 또는 라이징 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다르게 쉬프트되는 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 생성한다.
이때, 제1 스타트 신호 생성부(21a)는 게이트 스타트 펄스(GSP)의 폴링 타이밍부터 쉬프트 보상 클럭(PSC)의 폴링 타이밍까지의 기간으로 제1 스타트 신호(Vst1)가 생성 및 출력되도록 한다.
이에, 제1 쉬프트 레지스터(30a)는 제1 스타트 신호(Vst1)와 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 이용해 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성하여 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급한다.
반면, 도 5와 같이, 제2 레벨 쉬프터(20b)는 위상 지연 회로부(800a)를 통해 미리 설정된 주기(0.5T)로 위상 지연된 게이트 클럭 신호(GCLK_D)의 라이징 타이밍과 위상 지연된 메인 클럭 신호(MCLK_D)의 폴링 타이밍 또는 라이징 타이밍을 검출한다. 그리고 검출된 타이밍에 따라 복수의 제1 클럭 펄스(CLK1 내지 CLKn)와는 0.5 주기로 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성한다.
이에, 제2 쉬프트 레지스터(30b)는 제2 스타트 신호(Vst2)가 입력되면 인에이블 된다. 그리고 인에이블 된 상태에서는 위상이 서로 다른 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n) 중 적어도 하나씩의 클럭 펄스를 게이트 라인 단위로 쉬프트 시키며, 쉬프트된 클럭 펄스의 전압 레벨을 증폭시켜서 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성 및 출력한다. 제1 스타트 신호(Vst1)와 제2 스타트 신호(Vst2)의 위상 및 전송 타이밍이 동일하기 때문에 제1 쉬프트 레지스터(30a)와 제2 쉬프트 레지스터(30b)는 서로 동일한 타이밍에 복수의 스캔 펄스(Vout1_1 내지 Voutn_n)를 게이트 라인(GL1 내지 GLn)으로 순차 공급하게 된다.
제2 실시 예로 제시된 바와 같이, 위상 지연 회로부(800a)를 이용해서는 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)의 위상을 지연시키고, 제2 레벨 쉬프터(20b)에서는 위상 지연된 게이트 클럭 신호(GCLK_D)와 메인 클럭 신호(MCLK_D)를 이용해 복수의 제1 클럭 펄스(CLK1 내지 CLKn)와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성할 수 있다. 이렇게, 별도의 위상 지연 회로부(800a)를 구성해서 위상이 쉬프트되는 클럭 신호(GCLK_D,MCLK_D)들을 이용할 수 있도록 하면, 제1 레벨 쉬프터(20a)와 제2 레벨 쉬프터(20b)를 동일한 회로 구성으로 구현할 수 있다. 제2 실시 예에서도 마찬가지로 제1 레벨 쉬프터(20a)와 제2 레벨 쉬프터(20b)는 복수의 제1 클럭 펄스(CLK1 내지 CLKn) 및 제2 클럭 펄스(CLK1_1 내지 CLKn_n)의 위상을 다르게 생성하고 전송함으로써, 각 클럭 펄스들의 위상 및 노이즈 중첩에 따른 구동 불량을 방지할 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 게이트 구동회로를 구체적으로 나타낸 구성 블록도이다. 그리고 도 7은 도 6에 도시된 서로 다른 레벨 쉬프터들과 쉬프트 레지스터들의 입출력 신호 파형을 나타낸 타이밍도이다.
도 5 및 도 7을 참조하면, 본 발명의 제3 실시 예에 따른 타이밍 컨트롤러(800)는 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)를 포함하는 게이트 제어신호(PSC,GSP,GCLK,MCLK)를 복수의 레벨 쉬프터 중 제1 레벨 쉬프터(20a)로 전송한다. 그리고 타이밍 컨트롤러(800)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)를 미리 설정된 주기(예를 들어, 0.5 주기)로 지연시켜서 생성하고, 지연시킨 게이트 클럭 신호(GCLK_D)와 메인 클럭 신호(MCLK_D)를 복수의 레벨 쉬프터 중 제2 레벨 쉬프터(20b)로 전송한다.
이에, 제1 레벨 쉬프터(20a)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)의 라이징 타이밍(Grt)과 메인 클럭 신호(MCLK)의 폴링 타이밍(Mft) 또는 라이징 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다르게 쉬프트되는 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 생성한다.
이때, 제1 스타트 신호 생성부(21a)는 게이트 스타트 펄스(GSP)의 폴링 타이밍부터 쉬프트 보상 클럭(PSC)의 폴링 타이밍까지의 기간으로 제1 스타트 신호(Vst1)가 생성 및 출력되도록 한다.
이에, 제1 쉬프트 레지스터(30a)는 제1 스타트 신호(Vst1)와 복수의 제1 클럭 펄스(CLK1 내지 CLKn)를 이용해 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성하여 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급한다.
반면, 도 7과 같이, 제2 레벨 쉬프터(20b)는 타이밍 컨트롤러(800)를 통해 미리 설정된 주기(0.5T)로 위상 지연되어 입력된 게이트 클럭 신호(GCLK_D)의 라이징 타이밍과 메인 클럭 신호(MCLK_D)의 폴링 타이밍 또는 라이징 타이밍을 검출한다. 그리고 검출된 타이밍에 따라 복수의 제1 클럭 펄스(CLK1 내지 CLKn)와는 0.5 주기로 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성한다.
이에, 제2 쉬프트 레지스터(30b)는 제2 스타트 신호(Vst2)가 입력되면 인에이블 된다. 그리고 인에이블 된 상태에서는 위상이 서로 다른 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n) 중 적어도 하나씩의 클럭 펄스를 게이트 라인 단위로 쉬프트 시키며, 쉬프트된 클럭 펄스의 전압 레벨을 증폭시켜서 순차적으로 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성 및 출력한다.
제1 스타트 신호(Vst1)와 제2 스타트 신호(Vst2)의 위상 및 전송 타이밍이 동일하기 때문에 제1 쉬프트 레지스터(30a)와 제2 쉬프트 레지스터(30b)는 서로 동일한 타이밍에 복수의 스캔 펄스(Vout1_1 내지 Voutn_n)를 게이트 라인(GL1 내지 GLn)으로 순차 공급하게 된다.
제3 실시 예로 제시된 바와 같이, 타이밍 컨트롤러(300)는 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)의 위상을 미리 설정된 주기만큼 지연시켜서 제2 레벨 쉬프터(20b)로 전송할 수 있다. 이에, 제2 레벨 쉬프터(20b)에서는 위상 지연된 게이트 클럭 신호(GCLK_D)와 메인 클럭 신호(MCLK_D)를 이용해 복수의 제1 클럭 펄스(CLK1 내지 CLKn)와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스(CLK1_1 내지 CLKn_n)를 생성할 수 있다. 이렇게, 타이밍 컨트롤러(800)에서 클럭 신호(GCLK_D,MCLK_D)들의 위상을 지연시켜 생성 및 출력할 수 있도록 하면, 제1 레벨 쉬프터(20a)와 제2 레벨 쉬프터(20b)를 동일한 구성으로 구현할 수 있다. 또한, 관리자가 타이밍 컨트롤러(800)를 이용해 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)의 위상 지연 기간을 용이하게 설정 및 변경할 수 있기 때문에, 영상 표시장치의 화면 크기나 구동 주파수 등의 고유 특성에 맞게 EMI 노이즈가 최소화되도록 구현 가능하다.
도 8은 본 발명의 제1 내지 제3 실시 예에 따른 EMI 노이즈 저감 효과를 나타낸 그래프이다.
도 8에 도시된 바와 같이, 제1 및 제2 게이트 구동회로(20a,20b,30a,30b)가 고해상도의 대화면 영상 표시패널(PA)에 적용되는 경우, 게이트 라인(GL1 내지 GLn) 수 증가에 따라 게이트 제어신호(PSC,GSP,GCLK,MCLK)의 세기가 약해지지 않도록 게이트 제어신호(PSC,GSP,GCLK,MCLK)와 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)들의 전압이 높여질 수 밖에 없었다.
게이트 제어신호(PSC,GSP,GCLK,MCLK)와 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)들의 전압이 높아질수록 각각의 제어신호나 클럭 펄스들의 위상이 중첩되는 기간동안 피크 전압이나 전류 증가에 따른 EMI 노이즈 또한 증폭될 수 밖에 없다.
그러나, 본 발명에서는 대화면 영상 표시장치의 게이트 라인 구동 타이밍을 제어하기 위한 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)의 위상 변화 타이밍을 서로 다르게 선택해서 복수의 스캔 펄스(Vout1 내지 Voutn)를 생성하는데 이용한다.
또한, 서로 다른 제1 및 제2 레벨 쉬프터(20a,20b)가 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)의 위상을 서로 다르게 쉬프트시켜서도 이용함으로써, 서로 다른 위상을 갖도록 복수의 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)를 생성해서 각각의 쉬프트 레지스터(30a,30b)로 전송한다. 이에, 서로 다른 위상을 갖는 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)들이 각각의 쉬프트 레지스터(30a,30b)로 전송되도록 함으로써, 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)들의 위상 및 노이즈 중첩에 따른 구동 불량을 방지할 수 있다.
또한, 타이밍 컨트롤러(800)로부터의 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 클럭 신호(GCLK)와 메인 클럭 신호(MCLK)가 쉬프트된 상태로 서로 다른 제1 및 제2 레벨 쉬프터(20a,20b)에 전송 및 공급되도록 할 수 있다. 이에, 적어도 하나의 레벨 쉬프터는 서로 다른 위상을 갖도록 쉬프트된 게이트 클럭 신호(GCLK_D)와 메인 클럭 신호(MCLK_D)를 이용해 서로 다른 위상을 갖는 복수의 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)를 각각 생성하고 각각의 쉬프트 레지스터(30a,30b)로 전송할 수 있다. 이렇게 서로 다른 위상을 갖는 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)들이 각각의 쉬프트 레지스터(30a,30b)로 전송되도록 함으로써 클럭 펄스(CLK1 내지 CLKn, CLK1_1 내지 CLKn_n)들의 위상 및 노이즈 중첩에 따른 구동 불량을 방지할 수 있다.
서로 다른 각각의 쉬프트 레지스터(30a,30b)는 게이트 제어신호(PSC,GSP,GCLK,MCLK) 중 게이트 스타트 펄스(GSP)와 쉬프트 보상 클럭(PSC)을 이용해 스캔 펄스들(Vout1 내지 Voutn)의 출력 타이밍을 동기화시킴으로써, 동일한 타이밍에 각각의 게이트 라인(GL1 내지 GLn)에 스캔 펄스(Vout1 내지 Voutn)들이 출력되도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
20a: 제1 레벨 쉬프터
20b: 제2 레벨 쉬프터
21a: 제1 스타트 신호 생성부
21b: 제1 스타트 신호 생성부
30a: 제1 쉬프트 레지스터
30b: 제2 쉬프트 레지스터
40a,40b: 복수의 데이터 구동회로
800a: 위상 지연 회로부
800: 타이밍 컨트롤러
PA: 영상 표시패널

Claims (16)

  1. 게이트 제어신호 중 복수의 클럭 신호를 이용해 위상이 서로 다른 복수의 제1 클럭 펄스를 생성하는 제1 레벨 쉬프터;
    상기 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 제1 스타트 신호를 생성하는 제1 스타트 신호 생성부;
    상기 제1 스타트 신호와 상기 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 복수의 게이트 라인에 순서대로 공급하는 제1 쉬프트 레지스터;
    상기 복수의 클럭 신호를 이용해 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스를 생성하는 제2 레벨 쉬프터;
    상기 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 상기 제1 스타트 신호와 동일한 위상의 제2 스타트 신호를 생성하는 제2 스타트 신호 생성부; 및
    상기 제2 스타트 신호와 상기 복수의 제2 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 상기 제1 쉬프트 레지스터와 동일한 타이밍에 상기 복수의 게이트 라인에 순서대로 공급하는 제2 쉬프트 레지스터를 포함하고,
    상기 제1 레벨 쉬프터는
    상기 게이트 제어신호 중 게이트 클럭 신호의 라이징 타이밍과 메인 클럭 신호의 폴링 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다르게 쉬프트되는 상기 복수의 제1 클럭 펄스를 생성하고,
    상기 제2 레벨 쉬프터는
    상기 게이트 제어신호 중 게이트 클럭 신호의 폴링 타이밍과 메인 클럭 신호의 라이징 타이밍을 검출하여 검출된 타이밍에 따라 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 상기 복수의 제2 클럭 펄스를 생성하는,
    게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 제1 스타트 신호 생성부는 상기 제1 쉬프트 레지스터에 포함되고, 상기 제2 스타트 신호 생성부는 제2 쉬프트 레지스터에 포함된,
    게이트 구동회로.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 스타트 신호 생성부는
    적어도 하나의 AND 게이트나 NAND 게이트를 포함하는 논리 게이트 소자나 회로로 구성되어, 상기 게이트 스타트 펄스의 라이징 타이밍이나 폴링 타이밍 중 어느 한 타이밍과, 상기 쉬프트 보상 클럭의 라이징 타이밍과 폴링 타이밍의 어느 한 타이밍을 검출하여 상기 제1 및 제2 스타트 신호를 각각 생성하는,
    게이트 구동회로.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 게이트 제어신호 중 상기 게이트 클럭 신호와 상기 메인 클럭 신호를 미리 설정된 주기로 지연 시켜서 출력하는 위상 지연 회로부를 더 포함하는,
    게이트 구동회로.
  6. 제 5 항에 있어서,
    상기 제1 레벨 쉬프터는
    상기 게이트 클럭 신호의 라이징 타이밍과 상기 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다른 다르게 쉬프트되는 복수의 제1 클럭 펄스를 생성하고,
    상기 제2 레벨 쉬프터는
    상기 위상 지연 회로부를 통해 미리 설정된 주기로 위상 지연된 게이트 클럭 신호의 라이징 타이밍과 상기 위상 지연된 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여, 검출된 타이밍에 따라 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 상기 복수의 제2 클럭 펄스를 생성하는,
    게이트 구동회로.
  7. 제 1 항에 있어서,
    상기 게이트 클럭 신호와 상기 메인 클럭 신호를 포함하는 상기 게이트 제어신호를 복수의 레벨 쉬프터 중 상기 제1 레벨 쉬프터로 전송하는 타이밍 컨트롤러를 더 포함하며,
    상기 타이밍 컨트롤러는
    상기 게이트 제어신호 중 상기 게이트 클럭 신호와 상기 메인 클럭 신호를 미리 설정된 주기로 지연시켜서 지연된 게이트 클럭 신호와 지연된 메인 클럭 신호를 생성하고, 상기 지연된 게이트 클럭 신호와 상기 지연된 메인 클럭 신호를 상기 복수의 레벨 쉬프터 중 상기 제2 레벨 쉬프터로 전송하는,
    게이트 구동회로.
  8. 제 7 항에 있어서,
    상기 제1 레벨 쉬프터는
    상기 게이트 클럭 신호의 라이징 타이밍과 상기 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다른 다르게 쉬프트되는 복수의 제1 클럭 펄스를 생성하고,
    상기 제2 레벨 쉬프터는
    상기 타이밍 컨트롤러를 통해 미리 설정된 주기로 위상 지연되어 입력된 게이트 클럭 신호의 라이징 타이밍과 상기 위상 지연된 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여, 검출된 타이밍에 따라 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 상기 복수의 제2 클럭 펄스를 생성하는,
    게이트 구동회로.
  9. 영상 표시영역에 배열된 복수의 게이트 라인을 순차적으로 구동하는 제1 및 제2 게이트 구동회로;
    복수의 데이터 라인에 데이터 전압을 공급하는 복수의 데이터 구동회로; 및
    상기 제1 및 제2 게이트 구동회로와 데이터 구동회로의 구동 타이밍을 제어하는 타이밍 컨트롤러를 포함하고,
    상기 제1 게이트 구동회로는
    게이트 제어신호 중 복수의 클럭 신호를 이용해 위상이 서로 다른 복수의 제1 클럭 펄스를 생성하는 제1 레벨 쉬프터;
    상기 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 제1 스타트 신호를 생성하는 제1 스타트 신호 생성부; 및
    상기 제1 스타트 신호와 상기 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 복수의 게이트 라인에 순서대로 공급하는 제1 쉬프트 레지스터를 포함하며,
    상기 제2 게이트 구동회로는
    상기 복수의 클럭 신호를 이용해 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스를 생성하는 제2 레벨 쉬프터;
    상기 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 상기 제1 스타트 신호와 동일한 위상의 제2 스타트 신호를 생성하는 제2 스타트 신호 생성부; 및
    상기 제2 스타트 신호와 상기 복수의 제2 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 상기 제1 쉬프트 레지스터와 동일한 타이밍에 상기 복수의 게이트 라인에 순서대로 공급하는 제2 쉬프트 레지스터를 포함하고,
    상기 제1 레벨 쉬프터는
    상기 게이트 제어신호 중 게이트 클럭 신호의 라이징 타이밍과 메인 클럭 신호의 폴링 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다르게 쉬프트되는 상기 복수의 제1 클럭 펄스를 생성하고,
    상기 제2 레벨 쉬프터는
    상기 게이트 제어신호 중 게이트 클럭 신호의 폴링 타이밍과 메인 클럭 신호의 라이징 타이밍을 검출하여 검출된 타이밍에 따라 상기 복수의 제1 클럭펄스와는 위상이 서로 다르게 쉬프트되는 상기 복수의 제2 클럭 펄스를 생성하는,
    영상 표시장치.
  10. 게이트 제어신호 중 복수의 클럭 신호를 이용해서 위상이 서로 다른 복수의 제1 클럭 펄스를 생성 및 출력하는 단계;
    상기 복수의 클럭 신호를 이용해 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 복수의 제2 클럭 펄스를 생성 및 출력하는 단계;
    상기 게이트 제어신호 중 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 제1 스타트 신호를 생성 및 출력하는 단계;
    상기 게이트 스타트 펄스와 쉬프트 보상 클럭을 이용해 상기 제1 스타트 신호와 동일한 위상의 제2 스타트 신호를 생성 및 출력하는 단계;
    상기 제1 스타트 신호와 상기 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하여 복수의 게이트 라인에 순서대로 공급하는 단계;
    상기 제2 스타트 신호와 상기 복수의 제2 클럭 펄스를 이용해 스캔 펄스를 순차적으로 생성하고, 상기 복수의 제1 클럭 펄스를 이용해 스캔 펄스를 출력하는 타이밍과 동일한 타이밍에 상기 복수의 게이트 라인에 순서대로 상기 스캔 펄스를 공급하는 단계를 포함하고,
    상기 복수의 제1 클럭 펄스를 생성 및 출력하는 단계는
    상기 게이트 제어신호 중 게이트 클럭 신호의 라이징 타이밍과 메인 클럭 신호의 폴링 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다르게 쉬프트되는 상기 복수의 제1 클럭 펄스를 생성하는 단계를 포함하고,
    상기 복수의 제2 클럭 펄스를 생성 및 출력하는 단계는
    상기 게이트 제어신호 중 게이트 클럭 신호의 폴링 타이밍과 메인 클럭 신호의 라이징 타이밍을 검출하여 검출된 타이밍에 따라 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 상기 복수의 제2 클럭 펄스를 생성하는 단계를 포함하는,
    게이트 구동회로의 구동 방법.
  11. 제 10 항에 있어서,
    상기 제1 및 제2 스타트 신호 생성 단계는
    적어도 하나의 AND 게이트나 NAND 게이트를 포함하는 논리 게이트 소자나 회로를 이용해서 상기 게이트 스타트 펄스의 라이징 타이밍이나 폴링 타이밍 중 어느 한 타이밍과, 상기 쉬프트 보상 클럭의 라이징 타이밍과 폴링 타이밍의 어느 한 타이밍을 검출하고, 검출된 타이밍에 상기 제1 및 제2 스타트 신호를 각각 생성하는,
    게이트 구동회로의 구동 방법.
  12. 삭제
  13. 제 10 항에 있어서,
    위상 지연 회로부를 이용해서 상기 게이트 제어신호 중 상기 게이트 클럭 신호와 상기 메인 클럭 신호를 미리 설정된 주기로 지연시켜서 출력하는 단계를 더 포함하는,
    게이트 구동회로의 구동 방법.
  14. 제 13 항에 있어서,
    상기 복수의 제1 클럭 펄스 생성 및 출력 단계는
    상기 게이트 클럭 신호의 라이징 타이밍과 상기 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다른 다르게 쉬프트되는 복수의 제1 클럭 펄스를 생성하는 단계를 포함하고,
    상기 복수의 제2 클럭 펄스 생성 및 출력 단계는
    상기 위상 지연 회로부를 통해 미리 설정된 주기로 위상 지연된 게이트 클럭 신호의 라이징 타이밍과 상기 위상 지연된 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여, 검출된 타이밍에 따라 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 상기 복수의 제2 클럭 펄스를 생성하는 단계를 포함하는,
    게이트 구동회로의 구동 방법.
  15. 제 10 항에 있어서,
    타이밍 컨트롤러를 이용해서 게이트 클럭 신호와 메인 클럭 신호를 포함하는 상기 게이트 제어신호를 생성 및 출력하는 단계; 및
    상기 타이밍 컨트롤러를 이용해서 상기 게이트 제어신호 중 상기 게이트 클럭 신호와 상기 메인 클럭 신호를 미리 설정된 주기로 지연시켜서 지연된 게이트 클럭 신호와 지연된 메인 클럭 신호를 생성하고, 상기 지연된 게이트 클럭 신호와 상기 지연된 메인 클럭 신호를 출력하는 단계를 더 포함하는,
    게이트 구동회로의 구동 방법.
  16. 제 15 항에 있어서,
    상기 복수의 제1 클럭 펄스 생성 및 출력 단계는
    상기 게이트 클럭 신호의 라이징 타이밍과 상기 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여 검출된 타이밍에 따라 위상이 서로 다른 다르게 쉬프트되는 복수의 제1 클럭 펄스를 생성하는 단계를 포함하고,
    상기 복수의 제2 클럭 펄스 생성 및 출력 단계는
    상기 타이밍 컨트롤러를 통해 미리 설정된 주기로 위상 지연되어 입력된 게이트 클럭 신호의 라이징 타이밍과 상기 위상 지연된 메인 클럭 신호의 폴링 타이밍 또는 라이징 타이밍을 검출하여, 검출된 타이밍에 따라 상기 복수의 제1 클럭 펄스와는 위상이 서로 다르게 쉬프트되는 상기 복수의 제2 클럭 펄스를 생성 및 출력하는 단계를 포함하는
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102649385B1 (ko) * 2020-07-15 2024-03-20 한양대학교 산학협력단 디스플레이 장치 및 디스플레이 장치의 제어 방법
CN113035111B (zh) * 2021-03-25 2022-01-14 惠科股份有限公司 栅极驱动电路、驱动装置和显示装置
CN113178221B (zh) * 2021-04-22 2024-09-03 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186537A (ja) * 2002-06-15 2010-08-26 Samsung Electronics Co Ltd シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101222976B1 (ko) * 2006-06-20 2013-01-17 엘지디스플레이 주식회사 표시장치의 구동장치와 그 구동방법
KR101296624B1 (ko) * 2006-06-26 2013-08-14 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
KR20150006732A (ko) * 2013-07-09 2015-01-19 삼성디스플레이 주식회사 구동 장치 및 이를 포함하는 표시 장치
KR102149945B1 (ko) * 2013-12-31 2020-08-31 엘지디스플레이 주식회사 표시장치 및 그 구동방법
KR102283377B1 (ko) * 2014-12-30 2021-07-30 엘지디스플레이 주식회사 표시장치와 그 게이트 구동 회로
KR102294765B1 (ko) * 2015-01-20 2021-08-27 엘지디스플레이 주식회사 레벨 쉬프터 및 표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186537A (ja) * 2002-06-15 2010-08-26 Samsung Electronics Co Ltd シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置

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