KR20150006732A - 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 구동 장치 및 이를 포함하는 표시 장치이고, 구체적으로 구동 장치는 제1 신호가 인가되는 입력신호단자 및 상기 제1 신호의 펄스 전압이 반전된 제2 신호가 인가되는 반전 입력신호단자를 포함하고, 상기 제1 신호에 따라 제어되는 중간출력신호 및 제1 출력신호를 생성하는 제1 구동부, 및 상기 제1 출력신호를 전달받고, 상기 제1 출력신호에 의해 제어되어 제1 레벨의 펄스 전압을 가지고, 제1 클럭신호 또는 제2 클럭신호에 따라 제2 레벨의 펄스 전압을 가지는 적어도 하나의 제2 구동부 출력신호를 생성하는 제2 구동부를 포함하는 복수의 시프트 레지스터를 포함한다.

Description

구동 장치 및 이를 포함하는 표시 장치{DRIVER, DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 구동 장치 및 이를 포함하는 표시 장치에 관한 것이다.
평판 표시 장치 중 유기 발광 표시 장치 (Organic Light Emitting Display Device)는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로서, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되고 발광효율, 휘도 및 시야각이 뛰어난 장점이 있어 주목 받고 있다.
평판 표시 장치는 기판 상에 매트릭스 형태로 복수의 화소를 배치하여 표시 패널을 형성하고, 각 화소에 주사선과 데이터 선을 연결하여 화소에 데이터 신호를 선택적으로 전달하고, 각 화소에 연결된 발광 제어선을 통해 전달되는 발광 제어 신호에 의해 발광을 제어하여 디스플레이 한다.
평판 표시 장치는 디스플레이 동작을 제어하기 위하여 주사 신호, 게이트 신호, 발광 제어 신호 등 다양한 신호를 생성하여 전달하는 구동 회로를 구비하는데, 이러한 구동 회로는 표시 장치의 레이아웃 설계에서 많은 면적을 차지한다. 따라서, 표시 장치의 레이아웃 설계 시 구동 장치의 구성 회로 소자들의 개수를 줄여서 데드 스페이스(dead space)를 감소시키고, 신호 생성의 기능을 효율적으로 수행하여 고해상도 적용에 유리한 구동 장치의 회로 설계가 요구된다.
본 발명의 실시 예를 통해 해결하려는 과제는 표시 장치의 구동 회로에서 데드 스페이스를 감소하고 고해상도 적용을 위하여 레이아웃의 구동 회로 면적을 축소하도록 설계되는 구동 장치 및 이를 포함하는 표시 장치를 제공하는 데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 구동 장치는 제1 신호가 인가되는 입력신호단자 및 상기 제1 신호의 펄스 전압이 반전된 제2 신호가 인가되는 반전 입력신호단자를 포함하고, 상기 제1 신호에 따라 제어되는 중간출력신호 및 제1 출력신호를 생성하는 제1 구동부, 및 상기 제1 출력신호를 전달받고, 상기 제1 출력신호에 의해 제어되어 제1 레벨의 펄스 전압을 가지고, 제1 클럭신호 또는 제2 클럭신호에 따라 제2 레벨의 펄스 전압을 가지는 적어도 하나의 제2 구동부 출력신호를 생성하는 제2 구동부를 포함하는 복수의 시프트 레지스터를 포함한다.
이때 상기 중간출력신호와 상기 제1 출력신호의 펄스 전압은 서로 반전되고, 상기 제1 출력신호의 펄스 전압은 상기 제1 신호의 펄스 전압과 동일할 수 있다.
그리고 상기 제1 신호는 상기 복수의 시프트 레지스터의 연속하는 4개의 단(stage)의 입력신호단자 각각에 순차로 입력되는 제1 입력신호, 제2 입력신호, 상기 제1 입력신호와 펄스 전압이 반전된 제1 반전입력신호, 및 상기 제2 입력신호와 펄스 전압이 반전된 제2 반전입력신호일 수 있다.
이때 상기 복수의 시프트 레지스터의 연속하는 4개의 단의 반전입력신호단자 각각에 입력되는 제2 신호는, 상기 제1 반전입력신호, 상기 제2 반전입력신호, 상기 제1 입력신호, 및 상기 제2 입력신호이다.
또한 상기 중간출력신호는 순방향 구동인 경우 해당 단의 시프트 레지스터의 두 번째 이후 단의 시프트 레지스터의 제1 구동부에 전달된다.
상기 중간출력신호는 역방향 구동인 경우 해당 단의 시프트 레지스터의 두 번째 이전 단의 시프트 레지스터의 제1 구동부에 전달된다.
여기서, 상기 제1 레벨의 펄스 전압은 소정의 하이 레벨의 펄스 전압이고, 상기 제2 레벨의 펄스 전압은 소정의 로우 레벨의 펄스 전압일 수 있다.
또한 상기 적어도 하나의 제2 구동부 출력신호는, 상기 복수의 시프트 레지스터의 연속하는 2개의 단에 입력되는 제1 클럭신호 및 제2 클럭신호 각각에 대응하여 상기 제2 레벨의 펄스 전압으로 출력되는 제2 출력신호, 및 상기 연속하는 2개의 단에 입력되는 제2 클럭신호 및 제1 클럭신호 각각에 대응하여 상기 제2 레벨의 펄스 전압으로 출력되는 제3 출력신호를 포함한다.
여기서 상기 제2 출력신호는 순방향 구동인 경우 상기 복수의 시프트 레지스터 중 해당 단의 시프트 레지스터의 다음 단의 시프트 레지스터의 제2 구동부에 전달될 수 있다.
또한 상기 제2 출력신호는 역방향 구동인 경우 상기 복수의 시프트 레지스터 중 해당 단의 시프트 레지스터의 이전 단의 시프트 레지스터의 제2 구동부에 전달될 수 있다.
상기 제1 구동부 및 상기 제2 구동부 각각은, 순방향 구동을 제어하는 제1 제어신호 및 상기 제1 제어신호와 펄스 전압이 반전되고 역방향 구동을 제어하는 제2 제어신호가 입력될 수 있다.
이때 상기 적어도 하나의 출력신호의 제1 레벨의 펄스 전압을 제어하는 제1 출력신호는 제2 구동부를 구성하는 트랜지스터의 게이트 온 전압 레벨로 상기 제2 구동부에 전달될 수 있다.
한편 상기 복수의 시프트 레지스터 각각의 상기 제1 구동부는, 상기 제1 신호가 인가되는 입력신호단자, 상기 제2 신호가 인가되는 반전입력신호단자, 순방향 구동을 제어하는 제1 제어신호가 인가되는 제1 제어신호단자, 역방향 구동을 제어하는 제2 제어신호가 인가되는 제2 제어신호단자, 제1 구동부의 순방향 개시신호 또는 해당 단의 두 번째 이전 단의 중간출력신호가 인가되는 제1 순방향 구동신호단자, 및 제1 구동부의 역방향 개시신호 또는 해당 단의 두 번째 이후 단의 중간출력신호가 인가되는 제1 역방향 구동신호단자를 포함할 수 있다.
그리고 상기 복수의 시프트 레지스터 각각의 상기 제2 구동부는, 상기 제1 클럭신호 및 제2 클럭신호 중 어느 하나의 클럭신호가 인가되는 제1 클럭신호단자, 상기 제1 클럭신호 및 제2 클럭신호 중, 동일한 단에서 상기 제1 클럭신호단자에 입력되는 클럭신호와 다른 클럭신호가 인가되는 제2 클럭신호단자, 상기 제1 제어신호단자, 상기 제2 제어신호단자, 제2 구동부의 순방향 개시신호 또는 해당 단의 이전 단의 상기 제2 구동부의 출력신호가 인가되는 제2 순방향 구동신호단자, 및 제2 구동부의 역방향 개시신호 또는 해당 단의 다음 단의 상기 제2 구동부의 출력신호가 인가되는 제2 역방향 구동신호단자를 포함할 수 있다.
상기 제1 구동부는, 상기 제1 구동부를 구성하는 적어도 하나의 트랜지스터의 게이트 전극으로 소정의 바이어스 전압의 전달을 제어하는 유지 신호가 인가되는 적어도 하나의 유지신호단자를 더 포함할 수 있다.
여기서 상기 소정의 바이어스 전압은 상기 제1 구동부에 전달되는 고전위의 전원전압 또는 저전위의 전원전압일 수 있다.
상기 제1 구동부는, 상기 제1 제어신호에 대응하여 상기 제1 구동부의 순방향 개시신호 또는 해당 단의 두 번째 이전 단의 중간출력신호의 펄스 전압을 전달하는 제1 스위치, 상기 제2 제어신호에 대응하여 상기 제1 구동부의 역방향 개시신호 또는 해당 단의 두 번째 이후 단의 중간출력신호의 펄스 전압을 전달하는 제2 스위치, 상기 제1 스위치 및 상기 제2 스위치가 연결된 제1 공통 노드에 연결되고, 상기 제1 신호에 대응하여 상기 제1 공통 노드에 인가되는 전압을 제1 노드에 전달하는 제3 스위치, 상기 제1 신호에 대응하여 소정의 고전위의 제1 전원전압을 제2 노드에 전달하는 제4 스위치, 상기 제1 노드에 전달된 전압에 대응하여 상기 제2 신호의 펄스 전압을 상기 제2 노드에 전달하는 제5 스위치, 상기 제2 노드에 전달된 전압에 대응하여 상기 제1 전원전압을 제3노드에 전달하는 적어도 하나의 제6 스위치, 상기 제1 신호에 대응하여 소정의 저전위의 제2 전원전압을 상기 제3 노드에 전달하는 제7 스위치, 상기 제3 노드에 전달된 전압에 대응하여 상기 제1 전원전압을 제4 노드에 전달하는 제8 스위치, 상기 제2 노드에 전달된 전압에 대응하여 상기 제2 전원전압을 상기 제4 노드에 전달하는 제9 스위치, 상기 제4 노드에 전달된 전압에 대응하여 상기 제1 전원전압을 제5 노드에 전달하는 제10 스위치, 상기 제3 노드에 전달된 전압에 대응하여 상기 제2 전원전압을 상기 제5 노드에 전달하는 제11 스위치, 상기 제1 노드와 상기 제2 노드에 연결되는 제1 커패시터, 및 상기 제3 노드와 상기 제5 노드에 연결되는 제2 커패시터를 포함할 수 있다.
여기서 상기 제4 노드에 해당 단의 제1 구동부의 중간출력신호가 출력되는 단자가 연결된다.
상기 제1 구동부는, 유지 신호에 대응하여 상기 제1 전원전압을 제1 노드에 전달하는 제1 유지 스위치, 상기 유지 신호에 대응하여 상기 제2 전원전압을 상기 제2 노드에 전달하는 제2 유지 스위치, 및 상기 유지 신호에 대응하여 상기 제1 전원전압을 상기 제5 노드에 전달하는 제3 유지 스위치 중에서 선택된 적어도 하나의 유지 스위치를 더 포함할 수 있다.
상기 제2 구동부는, 상기 제1 제어신호에 대응하여 상기 제2 구동부의 순방향 개시신호 또는 해당 단의 이전 단의 제2 구동부의 출력신호의 펄스 전압을 전달하는 제12 스위치, 상기 제2 제어신호에 대응하여 상기 제2 구동부의 역방향 개시신호 또는 해당 단의 다음 단의 제2 구동부의 출력신호의 펄스 전압을 전달하는 제13 스위치, 상기 제12 스위치 및 상기 제13 스위치가 연결된 제2 공통 노드에 연결되고, 상기 제1 클럭신호단자에 인가되는 클럭신호에 대응하여 상기 제2 공통 노드에 인가되는 전압을 제6 노드에 전달하는 제14 스위치, 상기 제1 구동부에서 출력되는 해당 단의 제1 출력신호에 따른 전압에 대응하여 소정의 고전위의 제1 전원전압을 제7 노드에 전달하는 제15 스위치, 상기 제6 노드에 전달된 전압에 대응하여 상기 제2 클럭신호단자에 인가되는 클럭신호의 펄스 전압을 상기 제7 노드에 전달하는 제16 스위치, 상기 제2 클럭신호단자에 인가되는 클럭신호에 대응하여 상기 제7 노드에 전달되는 전압을 제8 노드에 전달하는 제17 스위치, 상기 제8 노드에 전달되는 전압에 대응하여 상기 제1 클럭신호단자에 인가되는 클럭신호의 펄스 전압을 제9 노드에 전달하는 제18 스위치, 상기 제1 구동부에서 출력되는 해당 단의 제1 출력신호에 따른 전압에 대응하여 상기 제1 전원전압을 상기 제9 노드에 전달하는 제19 스위치, 상기 제6 노드와 상기 제7 노드에 연결되는 제3 커패시터, 및 상기 제8 노드와 상기 제9 노드에 연결되는 제4 커패시터를 포함할 수 있다.
이때 상기 제7 노드에 해당 단의 제2 구동부의 제2 출력신호가 출력되는 단자가 연결된다.
상기 제7 노드에는 제1 레벨의 펄스 전압 또는 제2 레벨의 펄스 전압을 가지는 해당 단의 제2 구동부의 제2 출력신호가 출력되는 단자가 연결되고, 상기 제1 레벨의 펄스 전압의 제2 출력신호는 상기 제15 스위치에 의해 생성된다.
또한 상기 제9 노드에 해당 단의 제2 구동부의 제3 출력신호가 출력되는 단자가 연결된다.
상기 제9 노드에는 제1 레벨의 펄스 전압 또는 제2 레벨의 펄스 전압을 가지는 해당 단의 제2 구동부의 제3 출력신호가 출력되는 단자가 연결되고, 상기 제1 레벨의 펄스 전압의 제3 출력신호는 상기 제19 스위치에 의해 생성된다.
한편 상기 목적을 달성하기 위한 본 발명의 다른 일 실시 예에 따른 표시 장치는 복수의 제1 게이트 신호가 전달되는 복수의 제1 게이트선, 복수의 제2 게이트 신호가 전달되는 복수의 제2 게이트선, 복수의 발광 제어 신호가 전달되는 복수의 발광 제어선, 및 복수의 데이터 신호가 전달되는 복수의 데이터 선에 각각 연결된 복수의 화소를 포함하는 표시부, 상기 복수의 화소 각각에 상기 복수의 제1 게이트 신호 중 대응하는 제1 게이트 신호, 상기 복수의 제2 게이트 신호 중 대응하는 제2 게이트 신호, 및 상기 복수의 발광 제어 신호 중 대응하는 발광 제어 신호를 생성하여 전달하는 통합 구동부, 상기 복수의 데이터 선에 데이터 신호를 전달하는 데이터 구동부, 및 상기 통합 구동부와 데이터 구동부의 동작을 제어하는 타이밍 제어부를 포함한다.
이때 상기 통합 구동부는, 제1 신호가 인가되는 입력신호단자 및 상기 제1 신호의 펄스 전압이 반전된 제2 신호가 인가되는 반전 입력신호단자를 포함하고, 상기 제1 신호에 따라 제어되는 중간출력신호 및 상기 발광 제어 신호를 생성하는 제1 구동부, 및 상기 발광 제어 신호를 전달받고, 상기 발광 제어 신호에 의해 제어되어 제1 레벨의 펄스 전압을 가지고, 제1 클럭신호 또는 제2 클럭신호에 따라 제2 레벨의 펄스 전압을 가지는 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 생성하는 제2 구동부를 포함하는 복수의 시프트 레지스터를 포함한다.
본 발명에 따르면 구동 장치의 구성 회로 소자들의 개수를 줄이고, 데드 스페이스(dead space)를 감소시키는 구동 회로의 설계를 제안하여 구동 장치 면적을 축소시킬 수 있다.
그리고 표시 장치의 디스플레이 동작을 제어하는 다양한 신호들을 정확하고 효율적으로 생성하여 표시 장치의 고해상도 적용에 유리한 구동 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 의한 표시 장치의 블록도.
도 2는 본 발명의 일 실시 예에 따른 도 1의 통합 구동부를 개략적으로 나타낸 블록도.
도 3은 도 2에 도시된 통합 구동부의 일 스테이지에 대한 실시 예에 따른 회로도.
도 4 및 도 5는 도 2에 도시된 통합 구동부의 두 개 스테이지에 대한 입출력 신호들을 중심으로 나타낸 회로도.
도 6은 본 발명의 일 실시 예에 따른 상기 도 3 내지 도 5의 통합 구동부의 동작을 나타내는 구동 타이밍도.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명의 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 의한 표시 장치의 블록도이다.
도 1을 참조하면, 도 1에서 표시 장치는 표시부(10), 통합 구동부(20), 데이터 구동부(30), 및 타이밍 제어부(40)를 포함한다. 본 발명의 표시 장치는 본 발명의 일 실시 예에 따른 구동 장치로서, 표시부의 각 화소에 전달되어 구동시키는 적어도 두 개의 구동 신호(예를 들어, 주사 신호, 발광 제어 신호)를 생성하는 통합 구동부(20)를 포함한다.
즉, 도 1의 실시 예에 따른 본 발명의 구동 장치는 표시 장치의 디스플레이 동작에 관여하고 소정의 주기를 가지는 펄스인 적어도 두 종류의 상기 구동 신호를 생성하여 전달하는 통합 구동부를 지칭하지만, 특별히 이에 한정되는 것은 아니다.
또한 본 발명의 표시 장치는 평판 표시 장치로서, 액정 표시 장치, 유기 발광 표시 장치 등 다양한 종류의 디스플레이 장치일 수 있으며 특별히 제한되는 것은 아니다.
도 1에 따르면, 표시부(10)의 복수의 화소 각각을 선택하여 동작시키는 적어도 하나의 구동 신호(일례로 주사 신호를 포함함)를 생성하여 전달하는 주사 구동부와 상기 복수의 화소 각각의 발광 여부를 제어하는 발광 제어 신호를 생성하여 전달하는 발광 제어 구동부는 통합 구동부(20)로 통합되어 구성되고, 주사 구동부와 발광 제어 구동부의 각 기능은 통합 구동부(20)에서 수행된다.
구체적으로 표시부(10)는 대략 행렬 형태로 배열된 복수의 화소(50)를 포함한다. 상기 복수의 화소 각각은 복수의 제1 게이트선(GI1 내지 GIn), 복수의 제2 게이트선(GW1 내지 GWn), 복수의 발광 제어선(EM1 내지 EMn), 및 복수의 데이터 선(DA1 내지 DAm) 각각이 교차하는 영역에 형성된다.
그래서 각 화소(50)는 복수의 제1 게이트선(GI1 내지 GIn) 중 대응하는 제1 게이트선, 복수의 제2 게이트선(GW1 내지 GWn) 중 대응하는 제2 게이트선, 복수의 발광 제어선(EM1 내지 EMn) 중 대응하는 발광 제어선, 및 복수의 데이터 선(DA1 내지 DAm) 중 대응하는 데이터 선에 연결된다.
여기서 복수의 제1 게이트선(GI1 내지 GIn), 복수의 제2 게이트선(GW1 내지 GWn), 및 복수의 발광 제어선(EM1 내지 EMn)은 표시부(10)의 복수의 화소 배열 형태에서 대략 행 방향으로 뻗으며 서로가 거의 평행하다. 그리고 복수의 데이터 선(DA1 내지 DAm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다. 그러나 이러한 신호선 배열 형태는 반드시 제한되는 것은 아니다.
본 발명에서 표시부(10)에 포함된 복수의 화소(50) 각각의 회로 구성은 본 발명의 주된 기술 내용과 관련이 없으므로 도시하지 않았다.
그러나, 기본적으로 복수의 화소 각각은 구동 소자인 구동 트랜지스터와 자발광 소자인 유기 발광 다이오드를 포함한다.
그리고, 복수의 화소 각각은 통합 구동부(20)와 연결된 제1 게이트선, 제2 게이트선, 발광 제어선으로부터 전달되는 대응하는 구동 신호를 전달받아 턴 온 되는 스위칭 소자들을 포함할 수 있다. 상기 복수의 화소 각각은 영상 데이터 신호를 전달받을 수 있도록 해당 화소를 활성화시키는 스위칭 소자를 포함하고, 상기 스위칭 소자에 전달되어 스위칭 동작을 제어하는 주사 신호를 상기 구동 신호로 전달받을 수 있다.
또한 상기 복수의 화소 각각은 상기 영상 데이터 신호에 따른 구동 전류로 유기 발광 다이오드를 발광시키도록 제어하는 발광 제어 소자를 포함하고, 상기 발광 제어 소자에 전달되어 해당 화소의 발광을 제어하는 발광 제어 신호를 상기 구동 신호로 전달받을 수 있다.
일례로 복수의 화소 각각은 구동 신호로서 제1 게이트선을 통해 전달되는 제1 게이트 신호와 제2 게이트선을 통해 전달되는 제2 게이트 신호(주사 신호일 수 있음)에 의해 스위칭 동작이 제어되는 트랜지스터를 포함하여 적어도 6개의 트랜지스터와 적어도 하나의 커패시터를 포함하는 6TR 1Cap 의 회로 구조를 가질 수 있으나, 이러한 실시 예에 반드시 제한되는 것은 아니다.
상기 예에서 화소(50)는 복수의 제2 게이트선(GW1 내지 GWn) 중 대응하는 제2 게이트선을 통해 전달되는 제2 게이트 신호(주사 신호)에 의해 표시부(10)에 포함된 복수의 화소 중에서 선택될 수 있다. 그리고, 화소(50)에 포함된 구동 트랜지스터가 복수의 데이터 선(DA1 내지 DAm) 중 대응하는 데이터 선을 통해 전달되는 영상 데이터 신호에 따른 데이터 전압을 전달받아 유기 발광 다이오드에 데이터 전압에 따른 전류를 공급하여 소정의 휘도의 빛으로 발광시킨다. 이때 화소(50)의 유기 발광 다이오드의 발광은 복수의 발광 제어선(EM1 내지 EMn) 중 대응하는 발광 제어선을 통해 전달되는 발광 제어 신호에 의해 유기 발광 다이오드로 전류가 흐르는 것이 제어됨에 따라 조절된다. 또한, 상기 예에서 화소(50)는 복수의 제1 게이트선(GI1 내지 GIn) 중 대응하는 제1 게이트선을 통해 전달되는 제1 게이트 신호에 의해 이전 프레임에 기입되었던 데이터 신호에 따른 전압을 초기화하거나 구동 트랜지스터의 구동에 관여한 전압을 리셋할 수 있다. 또한 다른 예에서 화소(50)는 상기 제1 게이트 신호에 의해 이전 프레임에 기입되어 저당된 데이터 신호에 따른 전압을 다른 노드로 전달하거나 이동시킬 수 있다.
이렇듯 화소(50)의 회로 소자의 구성 개수와 회로 소자의 연결에 따라 화소(50)는 통합 구동부(20)에서 전달되는 구동 신호들을 그 신호의 명칭에 상관없이 제어신호로 다양하게 이용할 수 있다.
구체적인 본 발명의 일 실시 예에 따른 구동 장치의 회로 구성과 이를 구동시키는 구동 파형도는 도 2 이하에서 설명하기로 한다.
한편, 도 1에서 통합 구동부(20)는 복수의 제2 게이트선(GW1 내지 GWn)과 연결되며 제2 게이트 신호를 생성하여 복수의 제2 게이트선(GW1 내지 GWn) 각각에 전달한다. 상기 제2 게이트 신호는 각 화소를 활성화 시키는 주사 신호일 수 있으나 이에 반드시 제한되는 것은 아니다. 즉, 제1 게이트 신호가 주사 신호일 수 있다.
상기 실시 예에서 상기 제2 게이트 신호에 의해 표시부(10)의 복수의 화소 행 중 소정의 행이 선택되면, 선택된 행에 위치하는 복수의 화소 각각에 연결된 데이터 선을 통해 복수의 데이터 신호 중 각 화소에 대응하는 데이터 신호가 전달된다.
도 1에서 통합 구동부(20)는 복수의 제2 게이트선(GI1 내지 GIn)과 연결되며 제1 게이트 신호를 생성하여 복수의 제1 게이트선(GI1 내지 GIn) 각각에 전달한다. 이때 상기 제1 게이트 신호는 이전 프레임에 저장된 데이터 신호에 따른 전압을 구동 트랜지스터의 게이트 단에 전달하는 회로 소자를 제어하거나, 또는 화소의 구동을 초기화하거나 리셋하는 회로 소자를 제어하는 신호일 수 있다.
또한 상기 통합 구동부(20)는 복수의 발광 제어선(EM1 내지 EMn)과 연결되며 발광 제어 신호를 생성하여 복수의 발광 제어선(EM1 내지 EMn)각각에 전달한다. 이때 상기 발광 제어 신호는 화소의 구동 트랜지스터와 유기 발광 소자 간의 구동 전류가 전달되는 경로에 구비되어 발광을 제어하는 회로 소자를 제어하는 신호일 수 있다.
통합 구동부(20)에서 구동 신호를 생성하고 표시부에 전달하는 동작은 타이밍 제어부(40)로부터 전달되는 구동 제어 신호(SCS)에 의해 제어된다.
타이밍 제어부(40)로부터 전달되는 구동 제어 신호(SCS)에 의해 통합 구동부(20)는 제1 게이트 신호, 제2 게이트 신호, 및 발광 제어 신호의 펄스 폭을 조절할 수 있다. 특히 복수의 화소에 전달되는 발광 제어 신호 각각의 펄스 전압 레벨은 모두 동일하게 조정하거나 혹은 행 별로 순차적으로 변경되도록 조정함으로써 표시부(10)의 발광 방식을 필요에 따라 동시 발광 모드 또는 순차 발광 모드로 다양하게 구현되도록 제어할 수 있다.
통합 구동부(20)는 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구현될 수 있으며 표시부(10)가 형성될 때 기판 상에 형성할 수 있거나 혹은 외부에 별도의 칩 형태로 형성할 수 있다.
한편, 데이터 구동부(30)는 복수의 데이터 선(DA1 내지 DAm)과 연결되며 외부 영상 소스로부터 영상 데이터 신호를 생성하여 복수의 데이터 선(DA1 내지 DAm) 각각을 통해 표시부(10)의 복수의 화소 각각에 데이터 신호를 순차적으로 전달한다.
타이밍 제어부(40)는 외부로부터 입력되는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 클럭 신호(Mclk)를 이용하여 통합 구동부(20) 및 데이터 구동부(30)의 동작을 제어하는 제어 신호를 발생한다. 즉, 타이밍 제어부(40)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(30)로 공급되고, 구동 제어 신호(SCS)는 통합 구동부(20)로 공급된다.
또한 타이밍 제어부(40)는 외부 영상 소스(RGB)를 입력받아 소정의 영상 처리 과정을 거쳐 적, 녹, 청에 대한 각 영상 데이터 신호(DR, DG, DB)를 생성하여 데이터 구동부(30)에 전달하고, 상기 데이터 구동부는 상기 적, 녹, 청에 대한 각 영상 데이터 신호(DR, DG, DB)에 대응하는 데이터 전압을 각 데이터 선에 전달한다.
도 2는 본 발명의 일 실시 예에 따른 도 1의 통합 구동부(20)를 개략적으로 나타낸 블록도이다. 도 2의 구동 장치는 도 1의 통합 구동부(20)에 적용하여 구성할 수 있으므로 이하에서는 구동 장치로 통칭하기로 한다.
도 2에 도시된 구동 장치는 복수 개의 출력선, 즉 제1 게이트 신호를 전달하는 제1 게이트선, 제2 게이트 신호를 전달하는 제2 게이트선, 및 발광 제어 신호를 전달하는 발광 제어선에 연결된 복수 개의 시프트 레지스터(SR)를 포함한다. 복수 개의 시프트 레지스터 중 도 2에는 n번째 시프트 레지스터(SRn) 내지 n+3번째 시프트 레지스터(SRn+3)의 네 개 스테이지에 대응하는 시프트 레지스터를 도시하였다.
복수 개의 시프트 레지스터(SR) 각각은 11개의 입력 단자와 4개의 출력 단자로 구성된다.
도 2의 블록도에는 도시되지 않았으나, 구체적으로 복수 개의 시프트 레지스터(SR) 각각은 제1 구동부 및 제2 구동부로 구성된다. 구체적인 회로 구성은 도 3 등에서 후술하기로 한다.
복수 개의 시프트 레지스터(SR) 각각의 상기 11개의 입력 단자는 제1 순방향 구동신호단자(DESR), 제1 역방향 구동신호단자(UESR), 제2 순방향 구동신호단자(DSR), 제2 역방향 구동신호단자(USR), 유지신호단자(ER), 입력신호단자(ECLK), 반전 입력신호단자(ECLKB), 제1 클럭신호단자(CLK1), 제2 클럭신호단자(CLK2), 제1 제어신호단자(CTL1), 및 제2 제어신호단자(CTL2)를 포함한다.
그리고 상기 4개의 출력 단자는 중간출력신호단자(OESR), 제1 출력신호단자(OEM), 제2 출력신호단자(OGI), 및 제3 출력신호단자(OGW)를 포함한다.
구체적으로 제1 순방향 구동신호단자(DESR)는 해당 단의 시프트 레지스터의 두 번째 이전 단의 시프트 레지스터의 중간출력신호단자(OESR)와 연결된다. 그래서 상기 두 번째 이전 단의 시프트 레지스터의 제1 구동부에서 출력하는 중간출력신호를 입력신호로서 전달받는다. 첫 번째 단과 두 번째 단의 시프트 레지스터의 경우 각 제1 순방향 구동신호단자(DESR)는 중간출력신호를 대신하는 더미 신호를 입력받는다. 시프트 레지스터의 제1 구동부는 제1 순방향 구동신호단자(DESR)로 입력되는 신호에 의해 순방향 구동이 개시된다.
도 2는 n번째 단의 시프트 레지스터(SRn)를 도시하였으므로, 시프트 레지스터(SRn)의 제1 순방향 구동신호단자(DESR)는 두 번째 이전 단인 n-2번째 단의 시프트 레지스터(SRn-2)의 중간출력신호단자(OESR_SRn-2)와 연결되어 중간출력신호(esr[Sn-2])를 전달받는다.
제1 역방향 구동신호단자(UESR)는 해당 단의 시프트 레지스터의 두 번째 이후 단의 시프트 레지스터의 중간출력신호단자(OESR)와 연결된다. 그래서 상기 두 번째 이후 단의 시프트 레지스터의 제1 구동부에서 출력하는 중간출력신호를 입력신호로서 전달받는다. 마지막 단과 마지막 단의 이전 단의 시프트 레지스터의 경우 각 제1 역방향 구동신호단자(UESR)는 중간출력신호를 대신하는 더미 신호를 입력받는다. 시프트 레지스터의 제1 구동부는 제1 역방향 구동신호단자(UESR)로 입력되는 신호에 의해 역방향 구동이 개시된다.
도 2는 제일 아래쪽에 n+3번째 단의 시프트 레지스터(SRn+3)를 도시하였으므로, 시프트 레지스터(SRn+3)의 제1 역방향 구동신호단자(UESR)는 두 번째 이후 단인 n+5번째 단의 시프트 레지스터(SRn+5)의 중간출력신호단자(OESR_SRn+5)와 연결되어 중간출력신호(esr[Sn+5])를 전달받는다.
제2 순방향 구동신호단자(DSR)는 해당 단의 시프트 레지스터의 이전 단의 시프트 레지스터의 제2 출력신호단자(OGI)와 연결된다. 그래서 상기 이전 단의 시프트 레지스터의 제2 구동부에서 출력하는 제2 출력신호(제1 게이트 신호)를 입력신호로서 전달받는다. 첫 번째 단의 시프트 레지스터의 경우 제2 순방향 구동신호단자(DSR)는 제2 출력신호를 대신하는 더미 신호를 입력받는다. 시프트 레지스터의 제2 구동부는 제2 순방향 구동신호단자(DSR)로 입력되는 신호에 의해 순방향 구동이 개시된다.
도 2에서 n번째 단의 시프트 레지스터(SRn)를 도시하였으므로, 시프트 레지스터(SRn)의 제2 순방향 구동신호단자(DSR)는 이전 단인 n-1번째 단의 시프트 레지스터(SRn-1)의 제2 출력신호단자(OGI_SRn-1)와 연결되어 제2 출력신호(GI[Sn-1])를 전달받는다.
제2 역방향 구동신호단자(USR)는 해당 단의 시프트 레지스터의 이후 단의 시프트 레지스터의 제2 출력신호단자(OGI)와 연결된다. 그래서 상기 이후 단의 시프트 레지스터의 제2 구동부에서 출력하는 제2 출력신호를 입력신호로서 전달받는다. 마지막 단의 시프트 레지스터의 경우 제2 역방향 구동신호단자(USR)는 제2 출력신호를 대신하는 더미 신호를 입력받는다. 시프트 레지스터의 제2 구동부는 제2 역방향 구동신호단자(USR)로 입력되는 신호에 의해 역방향 구동이 개시된다.
도 2는 제일 아래쪽에 n+3번째 단의 시프트 레지스터(SRn+3)를 도시하였으므로, 시프트 레지스터(SRn+3)의 제2 역방향 구동신호단자(USR)는 이후 단인 n+4번째 단의 시프트 레지스터(SRn+4)의 제2 출력신호단자(OGI_SRn+4)와 연결되어 제2 출력신호(GI[Sn+4])를 전달받는다.
도 2에 도시된 시프트 레지스터(SRn 내지 SRn+3) 각각의 제1 순방향 구동신호단자, 제1 역방향 구동신호단자, 제2 순방향 구동신호단자, 및 제2 역방향 구동신호단자의 연결관계와 입력되는 신호들은 상술한 방식과 같으므로 중복되는 설명은 생략한다.
유지신호단자(ER)는 도 2에 도시하지 않았으나, 해당 단의 시프트 레지스터의 제1 구동부에 적어도 하나 이상 구성될 수 있으며, 유지 신호(er)를 전달받는다. 실시 예에 따라서 상기 유지 신호(er)는 시프트 레지스터의 제1 구동부의 구동 초기에 소정 레벨의 바이어스 전압으로 인가되어 소정의 노드의 전위를 유지시키는 역할을 하기 때문에 회로 설계에 따라서 상기 유지신호단자(ER)는 개수가 조정되거나 회로 구성에서 생략될 수도 있다.
한편, 연속하는 네 개 단의 시프트 레지스터의 제1 구동부를 반복 단위로 하여 각 입력신호단자(ECLK)에는 제1 입력신호(eclk1), 제2 입력신호(eclk2), 제1 반전입력신호(eclk1b), 제2 반전입력신호(eclk2b)가 순차로 입력된다. 즉, 도 2에서 n번째 시프트 레지스터의 입력신호단자(ECLK)에 제1 입력신호(eclk1)가 입력되고, n+1번째 시프트 레지스터의 입력신호단자(ECLK)에 제2 입력신호(eclk2)가 입력되고, n+2번째 시프트 레지스터의 입력신호단자(ECLK)에 제1 반전입력신호(eclk1b)가 입력되며, n+3번째 시프트 레지스터의 입력신호단자(ECLK)에 제2 반전입력신호(eclk2b)가 입력된다. n+3번째 이후의 네 개 단의 연속하는 시프트 레지스터의 각 입력신호단자(ECLK)에 상기와 같은 입력 신호들(eclk1, eclk2, eclk1b, eclk2b)이 반복적으로 전달된다.
그리고, 연속하는 네 개 단의 시프트 레지스터의 제1 구동부를 반복 단위로 하여 각 반전입력신호단자(ECLKB)에는 상기 입력신호단자(ECLK)에 전달되는 입력 신호들의 펄스 전압이 반전된 입력 신호들이 전달된다. 즉, 연속하는 네 개 단의 시프트 레지스터의 각 반전입력신호단자(ECLKB)에는 제1 반전입력신호(eclk1b), 제2 반전입력신호(eclk2b), 제1 입력신호(eclk1), 제2 입력신호(eclk2)가 순차로 입력된다.
도 2를 참조하면, n번째 시프트 레지스터의 반전입력신호단자(ECLKB)에 제1 반전입력신호(eclk1b)가 입력되고, n+1번째 시프트 레지스터의 반전입력신호단자(ECLKB)에 제2 반전입력신호(eclk2b)가 입력되고, n+2번째 시프트 레지스터의 반전입력신호단자(ECLKB)에 제1 입력신호(eclk1)가 입력되며, n+3번째 시프트 레지스터의 입력신호단자(ECLKB)에 제2 입력신호(eclk2)가 입력된다. n+3번째 이후의 연속하는 네 개 단을 기준으로 각 시프트 레지스터의 반전입력신호단자(ECLKB)에 상기 입력신호단자(ECLK)에 인가되었던 입력 신호들(eclk1, eclk2, eclk1b, eclk2b) 각각의 위상이 반전된 신호들(eclk1b, eclk2b, eclk1, eclk2)이 반복적으로 전달된다.
본 발명의 일 실시 예에 따른 구동 장치에서 복수의 시프트 레지스터 각각의 제1 클럭신호단자(CLK1) 및 제2 클럭신호단자(CLK2)에는 제1 클럭신호 또는 제2 클럭신호가 전달된다.
구체적으로 각 단의 시프트 레지스터의 제2 구동부의 제1 클럭신호단자(CLK1) 및 제2 클럭신호단자(CLK2)로 1개 단의 시프트 레지스터마다 클럭신호가 순차로 교번하여 전달된다.
즉, 도 2에서 보는 바와 같이, n번째 단의 시프트 레지스터(SRn)의 제2 구동부의 제1 클럭신호단자(CLK1)에는 제1 클럭신호(clk1)가 전달되고, 제2 클럭신호단자(CLK2)에는 제2 클럭신호(clk2)가 전달된다. 그리고, 다음 단인 n+1번째 시프트 레지스터(SRn+1)의 제2 구동부의 제1 클럭신호단자(CLK1)에는 제2 클럭신호(clk2)가 전달되고, 제2 클럭신호단자(CLK2)에는 제1 클럭신호(clk1)가 전달된다.
이러한 방식으로 제1 클럭신호단자(CLK1) 및 제2 클럭신호단자(CLK2)에는 2상(2 phase) 클럭신호가 시프트 레지스터의 단마다 전달 패턴을 바꾸어 반복적으로 입력된다.
또한, 각 단의 시프트 레지스터의 제1 구동부 및 제2 구동부는 제1 제어신호단자(CTL1)와 제2 제어신호단자(CTL2)를 포함한다.
제1 제어신호단자(CTL1)에는 제1 제어신호(ctl)가 입력되고, 제2 제어신호단자(CTL2)에는 제2 제어신호(ctlb)가 입력된다. 상기 제1 제어신호(ctl)는 복수의 시프트 레지스터로 구성된 구동 장치의 순방향 구동을 제어하는 신호이고, 상기 제2 제어신호(ctlb)는 상기 구동 장치의 역방향 구동을 제어하는 신호이다.
구체적으로 상기 복수의 시프트 레지스터 각각의 제1 구동부와 제2 구동부의 제1 제어신호단자(CTL1)에 제1 제어신호(ctl)가 입력되면 구동 장치의 전체 시프트 레지스터가 순방향으로 구동되어 각 단의 시프트 레지스터에서 복수의 출력 신호를 순차로 출력한다.
상기 복수의 시프트 레지스터 각각의 제1 구동부와 제2 구동부의 제2 제어신호단자(CTL2)에 제2 제어신호(ctlb)가 입력되면 구동 장치의 전체 시프트 레지스터가 역방향으로 구동되어 각 단의 시프트 레지스터에서 복수의 출력 신호를 역 방향으로 순차로 출력한다.
한편, 복수의 시프트 레지스터의 각각의 중간출력신호단자(OESR)는 제1 구동부에 구비되어 생성된 중간출력신호(esr)를 출력한다. 해당 단의 시프트 레지스터의 중간출력신호단자(OESR)는 해당 단의 두 번째 이전 단의 제1 역방향 구동신호단자(UESR) 및 해당 단의 두 번째 이후 단의 제1 순방향 구동신호단자(DESR)과 연결되어 있다. 그래서 상기 해당 단의 시프트 레지스터의 중간출력신호단자(OESR)에서 출력되는 중간출력신호(esr)는 순방향 구동일 경우 해당 단의 두 번째 이후 단의 제1 순방향 구동신호단자(DESR)에 전달되고, 역방향 구동일 경우 해당 단의 두 번째 이전 단의 제1 역방향 구동신호단자(UESR)에 전달된다.
도 2에서 n번째 단의 시프트 레지스터(SRn)의 제1 구동부의 중간출력신호단자(OESR)에서 출력되는 중간출력신호(esr)는 순방향인 경우 n+2번째 단의 시프트 레지스터(SRn+2)의 제1 순방향 구동신호단자(DESR)에 전달된다. 그리고 만일 역방향 구동인 경우라면, n번째 단의 시프트 레지스터(SRn)의 중간출력신호단자(OESR)에서 출력되는 중간출력신호(esr)는 n-2번째 단의 시프트 레지스터의 제1 역방향 구동신호단자(UESR_SRn-2)에 전달된다.
이러한 방식으로 각 단의 시프트 레지스터의 중간출력신호단자(OESR)에서 출력되는 중간출력신호(esr)가 순방향 또는 역방향 구동에 따라 이후 두 개 단 또는 이전 두 개 단의 시프트 레지스터의 구동신호단자에 전달되므로 도 2의 나머지 단의 시프트 레지스터의 연결관계는 생략한다.
또한 출력 단자로서 제1 출력신호단자(OEM)는 복수의 시프트 레지스터의 각각의 제1 구동부에 구비되어, 생성된 제1 출력신호를 출력한다. 상기 제1 출력신호는 표시 장치에서 발광을 제어하는 발광 제어 신호일 수 있다.
도 2에서 n번째 단의 시프트 레지스터(SRn)의 제1 구동부의 제1 출력신호단자(OEM)는 n번째 단의 제1 출력신호로서, n번째 단의 발광 제어 신호(EM[n])를 출력한다. 상기 출력된 n번째 단의 발광 제어 신호(EM[n])는 표시부의 복수의 화소 라인 중 n번째 화소 라인에 포함된 복수의 화소 각각에 연결된 n번째 발광 제어선(일례로, 도 1에서 EMn)을 통해 n번째 화소 라인의 각 화소에 전달된다.
또한 출력 단자로서 제2 출력신호단자(OGI)는 복수의 시프트 레지스터의 각각의 제2 구동부에 구비되어, 생성된 제2 출력신호를 출력한다. 상기 제2 출력신호는 표시 장치에서 데이터 신호를 전달받기 위해 화소를 활성화시키는 제1 게이트 신호일 수 있다.
도 2에서 n번째 단의 시프트 레지스터(SRn)의 제2 구동부의 제2 출력신호단자(OGI)는 n번째 단의 제2 출력신호로서, n번째 단의 제1 게이트 신호(GI[n])를 출력한다. n번째 단의 제1 게이트 신호(GI[n])는 표시부의 복수의 화소 라인 중 n번째 화소 라인에 포함된 복수의 화소 각각에 연결된 n번째 제1 게이트선(일례로, 도 1에서 GIn)을 통해 n번째 화소 라인의 각 화소에 전달되는 신호일 수 있다. 상기 제2 게이트 신호는 표시 장치에서 이전 프레임에 기입된 데이터 전압을 전달하거나 또는 각 화소를 리셋 또는 초기화하도록 제어할 수 있다.
그리고 해당 단의 시프트 레지스터의 제2 구동부에 구비된 상기 제2 출력신호단자(OGI)는 해당 단의 이전 단의 시프트 레지스터의 제2 역방향 구동신호단자(USR) 및 해당 단의 다음 단의 시프트 레지스터의 제2 순방향 구동신호단자(DSR)와 연결되어 있다. 그래서 상기 해당 단의 시프트 레지스터의 제2 출력신호단자(OGI)에서 출력되는 제2 출력신호는 순방향 구동일 경우 해당 단의 다음 단의 시프트 레지스터의 제2 순방향 구동신호단자(DSR)에 전달되고, 역방향 구동일 경우 해당 단의 바로 이전 단의 시프트 레지스터의 제2 역방향 구동신호단자(USR)에 전달된다.
도 2에서 n번째 단의 시프트 레지스터(SRn)의 제2 구동부의 제2 출력신호단자(OGI)에서 출력되는 제2 출력신호(GI[n])는 순방향인 경우 n+1번째 단의 시프트 레지스터(SRn+1)의 제2 순방향 구동신호단자(DSR)에 전달된다. 그리고 만일 역방향 구동인 경우라면, n번째 단의 시프트 레지스터(SRn)의 제2 출력신호단자(OGI)에서 출력되는 제2 출력신호(GI[n])는 n-1번째 단의 시프트 레지스터의 제2 역방향 구동신호단자(USR_SRn-1)에 전달된다.
이러한 방식으로 각 단의 시프트 레지스터의 제2 출력신호단자(OGI)에서 출력되는 제2 출력신호가 순방향 또는 역방향 구동에 따라 바로 다음 단 또는 이전 단의 시프트 레지스터의 구동신호단자에 전달되므로 도 2의 나머지 단의 시프트 레지스터의 연결관계는 생략한다.
한편 출력 단자로서 제3 출력신호단자(OGW)는 복수의 시프트 레지스터의 각각의 제2 구동부에 구비되어, 생성된 제3 출력신호를 출력한다. 상기 제3 출력신호는 표시 장치에서 각 화소에 데이터 신호에 따른 데이터 전압이 기입될 수 있도록 활성화하는 제2 게이트 신호(또는 주사 신호)일 수 있다.
도 2에서 n번째 단의 시프트 레지스터(SRn)의 제2 구동부의 제3 출력신호단자(OGW)는 n번째 단의 제3 출력신호로서, n번째 단의 제2 게이트 신호(GW[n])를 출력한다. n번째 단의 제2 게이트 신호(GW[n])는 표시부의 복수의 화소 라인 중 n번째 화소 라인에 포함된 복수의 화소 각각에 연결된 n번째 제2 게이트선(일례로, 도 1에서 GWn)을 통해 n번째 화소 라인의 각 화소에 전달된다.
본 발명의 실시 예에 따른 구동 장치는 상기와 같이 3개의 출력 단자를 통하여 제1 출력신호(발광 제어 신호), 제2 출력신호, 및 제3 출력신호(주사 신호)를 생성하여 각 화소 라인에 포함된 화소에 전달할 수 있기 때문에 표시 장치에서 하나의 구동 장치로 화소의 스캔 동작과 발광 동작 등의 구동을 제어하는 다수의 신호들을 동시에 생성할 수 있다.
특히 종래 6개의 트랜지스터와 1개의 커패시터로 이루어진 화소를 포함하는 표시 장치의 구동을 위해 주사 신호와 발광 제어 신호를 각각 별도로 생성하는 주사 구동부와 발광 제어 구동부를 하나로 통합시키는 구동 장치(도 1에서의 통합 구동부)를 제공함으로써 레이아웃 설계에서 데드 스페이스를 줄여 회로 면적을 축소할 수 있게 된다.
도 2에 제시된 구동 장치의 복수의 시프트 레지스터의 블록도는 일 실시 예로서 이러한 구성에 반드시 제한되는 것은 아니다.
따라서, 본 발명의 다른 실시 예에서 통합 구동부는 제1 출력신호(발광 제어 신호)와 제2 출력신호 및 제3 출력신호 중 하나의 출력신호(주사 신호)를 생성하도록 구성될 수 있다.
도 3은 도 2에 도시된 통합 구동부의 일 스테이지에 대한 실시 예에 따른 구체적인 회로도를 도시한 것이다.
도 3은 도 2의 통합 구동부에 포함된 복수의 시프트 레지스터 중 n번째 시프트 레지스터(SRn)에 관한 회로도이다.
도 3의 구동 장치(통합 구동부)는 제1 구동부(D1)와 제2 구동부(D2)를 포함한다. 도 3의 회로도는 신호들이 인가되는 입력 단자와 출력 단자를 중심으로 도시하였으며, 상기 구동 장치(통합 구동부)의 입력 단자와 출력 단자들에 인가되거나 출력되는 구체적인 신호들은 도 4 및 도 5의 회로도에서 설명하기로 한다.
먼저, n번째 시프트 레지스터(SRn)의 제1 구동부(D1)는 순방향 구동의 경우 제1 제어신호가 입력되는 제1 제어신호단자(CTL1), 역방향 구동의 경우 제2 제어신호가 입력되는 제2 제어신호단자(CTL2), 입력 신호들(eclk1, eclk2, eclk1b, eclk2b) 중에서 n번째 단에 대응하여 선택된 입력 신호 및 상기 선택된 입력 신호에 대한 반전 입력 신호가 각각 전달되는 입력신호단자(ECLK) 및 반전 입력신호단자(ECLKB), 유지신호가 입력되는 유지신호단자(ER)를 포함한다. 또한 제1 구동부(D1)는 소정의 하이 레벨 전압이 인가되는 제1 전원전압(VGH) 및 상기 제1 전원전압보다 낮은 로우 레벨의 전압이 인가되는 제2 전원전압(VGL)에 연결된다.
또한 제1 구동부(D1)는 n번째 단의 두 번째 이전 단인 n-2번째 단의 시프트 레지스터(①) 및 n번째 단의 두 번째 이후 단인 n+2번째 단의 시프트 레지스터(②)에 연결된 중간출력신호단자(OESR)를 포함한다. 그리고, 제1 구동부(D1)는 n번째 단의 제1 출력신호(일례로, 발광 제어 신호)를 출력하는 제1 출력신호단자(OEM)를 포함한다.
제1 구동부(D1)는 14개의 트랜지스터와 2개의 커패시터로 구성된다. 그러나 이러한 회로 구성에 반드시 제한되는 것은 아니다.
도 3을 참조하면, n번째 시프트 레지스터(SRn)의 제1 구동부(D1)에서, 트랜지스터 M1은 제1 제어신호단자(CTL1)에 연결된 게이트 전극, 제1 순방향 구동신호단자(DESR)에 연결된 소스 전극, 및 트랜지스터 M3의 소스 전극에 연결된 드레인 전극을 포함한다.
트랜지스터 M2는 제2 제어신호단자(CTL2)에 연결된 게이트 전극, 제1 역방향 구동신호단자(UESR)에 연결된 소스 전극, 및 트랜지스터 M1의 드레인 전극과 함께 트랜지스터 M3의 소스 전극에 연결된 드레인 전극을 포함한다.
트랜지스터 M3는 입력신호단자(ECLK)에 연결된 게이트 전극, 상기 트랜지스터 M1 및 M2의 드레인 전극에 공통적으로 연결된 소스 전극, 및 노드 A에 연결된 드레인 전극을 포함한다.
트랜지스터 M4는 입력신호단자(ECLK)에 연결된 게이트 전극, 소정의 하이 레벨의 전압을 전달하는 제1 전원전압(VGH)에 연결된 소스 전극, 및 노드 B에 연결된 드레인 전극을 포함한다.
트랜지스터 M5는 노드 A에 연결된 게이트 전극, 반전 입력신호단자(ECLKB)에 연결된 소스 전극, 및 노드 B에 연결된 드레인 전극을 포함한다.
도 3의 실시 예에서는 트랜지스터 M6이 두 개의 트랜지스터 M6_1 및 M6_2로 구성되는데, 트랜지스터 M6_1은 노드 C에 연결된 게이트 전극, 제1 전원전압(VGH)에 연결된 소스 전극, 트랜지스터 M6_2에 연결된 드레인 전극을 포함한다. 그리고 트랜지스터 M6_2은 노드 C에 연결된 게이트 전극, 트랜지스터 M6_1의 드레인 전극에 연결된 소스 전극, 및 노드 D에 연결된 드레인 전극을 포함한다. 도 3의 실시 예와 달리 트랜지스터 M6은 단일의 트랜지스터로 구성될 수 있다.
트랜지스터 M7은 입력신호단자(ECLK)에 연결된 게이트 전극, 제1 전원전압(VGH)보다 낮은 레벨의 전원전압을 전달하는 제2 전원전압(VGL)에 연결된 소스 전극, 및 노드 D에 연결된 드레인 전극을 포함한다.
트랜지스터 M8은 노드 D에 연결된 게이트 전극, 제1 전원전압(VGH)에 연결된 소스 전극, 및 노드 E에 연결된 드레인 전극을 포함한다.
트랜지스터 M9는 노드 C에 연결된 게이트 전극, 상기 제2 전원전압(VGL)에 연결된 소스 전극, 및 노드 E에 연결된 드레인 전극을 포함한다.
상기 노드 E에는 중간출력단자(OESR)가 연결되어 있고, 이를 통해 n번째 단의 두 번째 이전 단인 n-2번째 단의 시프트 레지스터(①) 및 두 번째 이후 단인 n+2번째 단의 시프트 레지스터(②)로 노드 E의 전압(중간출력신호의 펄스 전압)을 전달한다.
트랜지스터 M10은 노드 E에 연결된 게이트 전극, 상기 제1 전원전압(VGH)에 연결된 소스 전극, 및 노드 F에 연결된 드레인 전극을 포함한다.
트랜지스터 M11은 노드 D에 연결된 게이트 전극, 상기 제2 전원전압(VGL)에 연결된 소스 전극, 및 노드 F에 연결된 드레인 전극을 포함한다.
상기 노드 F에는 제1 출력신호단자(OEM)가 연결되어 있고, 이를 통해 노드 F의 전압을 해당 n번째 단의 제1 출력신호의 펄스 전압으로 생성하여 전달한다. 동시에 상기 노드 F의 전압은 제2 구동부(D2)로 전달된다. 따라서, 본 발명의 실시 예에 따른 구동 장치는 제1 구동부(D1)의 제1 출력신호단자(OEM)에서 출력되는 제1 출력신호의 하이 레벨의 펄스 전압을 제2 구동부(D2)의 제3 출력신호의 하이 레벨의 펄스 전압으로 출력할 수 있다. 이에 따르면 표시 장치의 각 화소에 전달되는 발광 제어 신호의 출력에 대응하여 주사 신호의 하이 레벨 출력을 구현할 수 있게 된다.
또한 트랜지스터 M12는 유지신호단자(ER)에 연결된 게이트 전극, 상기 제1 전원전압(VGH)에 연결된 소스 전극, 및 노드 A에 연결된 드레인 전극을 포함한다.
트랜지스터 M13은 유지신호단자(ER)에 연결된 게이트 전극, 상기 제2 전원전압(VGL)에 연결된 소스 전극, 및 노드 C에 연결된 드레인 전극을 포함한다.
트랜지스터 M14는 유지신호단자(ER)에 연결된 게이트 전극, 상기 제1 전원전압(VGH)에 연결된 소스 전극, 및 노드 F에 연결된 드레인 전극을 포함한다.
상기 트랜지스터 M12 내지 M14 각각은 이들 게이트 전극이 연결된 유지신호단자(ER)를 통해 전달되는 유지신호에 의해 턴 온 될 때 이들 드레인 전극이 연결된 노드 A, C, 및 F 의 전위를 이들 소스 전극이 연결된 전원전압을 통해 인가되는 전압으로 유지한다. 즉, 상기 노드 A 및 F 의 전위는 상기 트랜지스터 M12 및 M14에 의해 하이 레벨의 제1 전원전압으로 고정될 수 있고, 상기 노드 C의 전위는 트랜지스터 M13에 의해 로우 레벨의 제2 전원전압으로 고정될 수 있다.
제1 구동부(D1)는 노드 A와 노드 B 사이에 양 전극이 연결된 제1 커패시터(CA1)를 포함한다. 그리고, 노드 D와 노드 F 사이에 양 전극이 연결된 제2 커패시터(CA2)를 포함한다.
한편, 제2 구동부(D2)는 8개의 트랜지스터와 2개의 커패시터로 구성된다. 그러나 이러한 회로 구성에 반드시 제한되는 것은 아니다.
도 3을 참조하면, n번째 시프트 레지스터(SRn)의 제2 구동부(D2)에서, 트랜지스터 M15는 제1 제어신호단자(CTL1)에 연결된 게이트 전극, 제2 순방향 구동신호단자(DSR)에 연결된 소스 전극, 및 트랜지스터 M17의 소스 전극에 연결된 드레인 전극을 포함한다.
트랜지스터 M16은 제2 제어신호단자(CTL2)에 연결된 게이트 전극, 제2 역방향 구동신호단자(USR)에 연결된 소스 전극, 및 트랜지스터 M15의 드레인 전극과 함께 트랜지스터 M17의 소스 전극에 연결된 드레인 전극을 포함한다.
트랜지스터 M17은 제1 클럭신호단자(CLK1)에 연결된 게이트 전극, 상기 트랜지스터 M15 및 M16의 드레인 전극이 공통적으로 연결된 노드 G에 연결된 소스 전극, 및 노드 H에 연결된 드레인 전극을 포함한다.
트랜지스터 M18은 제1 구동부(D1)에서 제1 출력신호가 출력되는 제1 출력신호단자(OEM), 즉 노드 F에 연결된 게이트 전극, 소정의 하이 레벨의 전압을 전달하는 제1 전원전압(VGH)에 연결된 소스 전극, 및 노드 I에 연결된 드레인 전극을 포함한다.
트랜지스터 M19는 상기 노드 H에 연결된 게이트 전극, 제2 클럭신호단자(CLK2)에 연결된 소스 전극, 및 상기 노드 I에 연결된 드레인 전극을 포함한다.
이때 상기 노드 I에는 제2 출력신호단자(OGI)가 연결되어 있고, 이를 통해 노드 I의 전압이 제2 출력신호의 펄스 전압으로 출력된다. 아울러 n번째 단의 이전 단인 n-1번째 단의 시프트 레지스터(③) 및 다음 단인 n+1번째 단의 시프트 레지스터(④)로 노드 I의 전압을 전달한다.
트랜지스터 M20은 제2 클럭신호단자(CLK2)에 연결된 게이트 전극, 상기 노드 I에 연결된 소스 전극, 및 상기 노드 J에 연결된 드레인 전극을 포함한다.
트랜지스터 M21은 제1 구동부(D1)에서 제1 출력신호가 출력되는 제1 출력신호단자(OEM), 즉 노드 F에 연결된 게이트 전극, 상기 제1 전원전압(VGH)에 연결된 소스 전극, 및 노드 K에 연결된 드레인 전극을 포함한다.
트랜지스터 M22는 노드 J에 연결된 게이트 전극, 제1 클럭신호단자(CLK1)에 연결된 소스 전극, 및 노드 K에 연결된 드레인 전극을 포함한다.
상기 노드 K에는 제3 출력신호단자(OGW)가 연결되고, 노드 K의 전압을 제3 출력신호(제2 게이트 신호)의 펄스 전압으로 출력한다.
제2 구동부(D2)는 노드 H와 노드 I 사이에 양 전극이 연결된 제3 커패시터(CA3)를 포함한다. 그리고, 노드 J와 노드 K 사이에 양 전극이 연결된 제4 커패시터(CA4)를 포함한다.
도 3의 구동 장치에서 각 시프트 레지스터는 제1 구동부(D1)에서 제1 출력신호를, 제2 구동부(D2)에서 제2 출력신호 및 제3 출력신호를 생성하도록 구성되었으나, 이에 반드시 제한되는 것은 아니며, 제2 구동부(D2)는 상기 제2 출력신호 및 제3 출력신호 중 어느 하나의 신호만을 출력하도록 설계될 수도 있다.
도 3에 도시된 구동 장치의 작동을 통해 제1 출력신호, 제2 출력신호, 및 제3 출력신호가 생성되는 과정은 구체적으로 각 입력 단자에 인가되거나 각 출력 단자로부터 출력되는 신호들이 도시된 도 4 및 도 5의 회로도와 도 6의 신호 타이밍도를 이용하여 설명한다.
도 4는 구동 장치에 포함된 복수의 시프트 레지스터 중 도 3과 같은 n번째 시프트 레지스터(SRn)의 회로도와 각 단자에 인가되거나 출력되는 신호를 도시한 것이다. 또한 도 5는 다음 단인 n+1번째 시프트 레지스터(SRn+1)의 회로도와 각 단자에 인가되거나 출력되는 신호를 도시한 것이다.
이들 각 단의 시프트 레지스터의 신호 단자 간 연결관계는 도 2에서 설명한 바와 같다.
또한 도 6의 구동 타이밍도는 순방향 구동의 실시 예에 따른 것이고, 설명의 편의상 도 4 및 도 5의 회로도와 연결하여 순방향 구동 시 출력신호들이 생성되는 과정을 중심으로 설명하기로 한다.
도 4 및 도 5의 시프트 레지스터는 동일한 회로 구성을 가지고 입력신호단자와 클럭신호단자에 전달되는 신호가 달라지는 것이므로 구동 과정을 설명함에 있어 도 4를 중심으로 설명한다.
순방향 구동의 경우 도 6에서와 같이 제1 제어신호(ctl)가 로우 레벨 전압으로 유지된다. 도 4에서 시프트 레지스터의 제1 구동부와 제2 구동부의 제1 제어신호단자를 통하여 상기 로우 레벨의 제1 제어신호(ctl)가 인가된다. 그러면 트랜지스터 M1 및 M15의 각 게이트 전극에 인가된 제1 제어신호(ctl)에 대응하여 상기 트랜지스터 M1 및 M15가 턴 온 된다.
이때 도 6에서 제2 제어신호(ctlb)는 역방향 구동을 제어하는데, 제1 제어신호(ctl)의 반전신호이므로 하이 레벨의 전압으로 인가된다. 그러면 순방향 구동이 진행되는 동안 제2 제어신호(ctlb)가 게이트 전극에 인가되는 트랜지스터 M2 및 M16은 턴 오프 상태로 유지된다.
상기 트랜지스터 M1 및 M15가 턴 온 될 때 상기 트랜지스터 M1의 소스 전극으로 해당 n번째 단의 두 번째 이전 단인 n-2번째 단의 중간출력신호(esr[n-2])가 인가된다. 그리고 상기 트랜지스터 M15의 소스 전극으로 해당 n번째 단의 이전 단인 n-1번째 단의 제2 출력신호(제1 게이트 신호)(GI[n-1])가 인가된다.
상기 n-2번째 단의 중간출력신호(esr[n-2])는 도 6에 도시된 제1 구동부의 개시 신호(EM_flm)에 대체될 수 있으며, 상기 제1 구동부의 개시 신호와 같이 시점 tp1에 로우 레벨로 인가될 수 있다.
또한 n-1번째 단의 제2 출력신호(제1 게이트 신호)(GI[n-1])는 도 6에 도시된 제2 구동부의 개시 신호(flm)에 대체될 수 있으며, 상기 제2 구동부의 개시 신호와 같이 시점 tp1에 로우 레벨로 인가될 수 있다.
도 6의 타이밍도에서는 n=1인 첫 번째 단의 시프트 레지스터의 제1 구동부에 인가되는 개시 신호(EM_flm)와 제2 구동부에 인가되는 개시 신호(flm)의 타이밍을 도시하였으나, 이들 개시 신호들 각각의 신호 타이밍은 각 단의 시프트 레지스터의 제1 순방향 구동신호단자에 인가되는 해당 단의 두 번째 이전 단의 중간출력신호(esr)와 각 단의 시프트 레지스터의 제2 순방향 구동신호단자에 인가되는 해당 단의 이전 단의 제2 출력신호(GI)의 신호 타이밍으로 대체할 수 있다.
트랜지스터 M1으로 시점 tp1에 로우 레벨의 n-2번째 단의 중간출력신호(esr[n-2])가 인가되면, 시점 t2에 로우 레벨로 인가되는 제1 입력신호(eclk1)에 의해 트랜지스터 M3가 턴 온 되고 로우 레벨의 전압이 노드 A에 인가된다. 노드 A에 인가되는 로우 레벨 전압에 의해 트랜지스터 M5가 턴 온 되고, 상기 제1 입력신호(eclk1)에 의해 트랜지스터 M4 및 트랜지스터 M7이 턴 온 된다.
턴 온 된 트랜지스터 M5에 의해 소스 전극에 인가되는 제1 반전입력신호(eclk1b)의 하이 레벨의 펄스 전압은 노드 B에 전달된다. 또한 턴 온 된 트랜지스터 M4에 의해 소스 전극에 인가되는 소정의 하이 레벨의 제1 전원전압(VGH)이 노드 B에 전달된다. 그러면, 제1 커패시터 CA1의 양 전극은 각각 노드 A 와 노드 B 사이에 연결되므로 양 전극에 걸리는 n-2번째 단의 중간출력신호(esr[n-2])의 로우 레벨 전압과 제1 반전입력신호(eclk1b)의 하이 레벨 전압의 차이값 전압을 유지한다.
한편, 턴 온 된 트랜지스터 M7에 의해 소스 전극에 인가되는 소정의 로우 레벨의 제2 전원전압(VGL)이 노드 D에 전달된다. 노드 D의 로우 레벨 전압으로 인해 트랜지스터 M8 및 트랜지스터 M11이 턴 온 된다.
턴 온 된 트랜지스터 M8에 의해 소스 전극에 인가되는 상기 하이 레벨의 제1 전원전압(VGH)이 노드 E에 전달된다. 그리고 노드 E에 전달된 하이 레벨의 전압으로 인해 트랜지스터 M10이 턴 오프되고, 노드 E에 연결된 중간출력신호단자를 통해 해당 단인 n번째 단의 시프트 레지스터의 제1 구동부에서 n번째 중간출력신호(esr[n])가 출력된다. 도 6을 참조하면, 상기 n번째 중간출력신호(esr[n])는 시점 t2에 노드 E에 인가되는 하이 레벨의 전압으로 출력될 수 있으나, 시점 t2에 반드시 동기되어 출력되는 것은 아니다.
상기 n번째 중간출력신호(esr[n])는 순방향 구동일 경우 ⓑ에 연결된 두 번째 이후 단인 n+2번째 단의 제1 순방향 구동신호단자에 전달된다. 역방향 구동의 실시 예일 경우 상기 n번째 중간출력신호(esr[n])는 ⓐ에 연결된 두 번째 이전 단인 n-2번째 단의 제1 역방향 구동신호단자에 전달된다.
한편, 상기 턴 온 된 트랜지스터 M11에 의해 소스 전극에 인가되는 상기 로우 레벨의 제2 전원전압(VGL)이 노드 F에 전달된다. 노드 F에는 제1 출력신호단자가 연결되어 있으며, 이를 통해 해당 단인 n번째 단의 시프트 레지스터의 제1 구동부에서 n번째 제1 출력신호(발광 제어 신호)(EM[n])가 출력된다. 도 6을 참조하면, 상기 n번째 제1 출력신호(발광 제어 신호)(EM[n])는 시점 t2에 노드 F에 인가되는 로우 레벨의 전압으로 출력될 수 있으나, 시점 t2에 반드시 동기되어 출력되는 것은 아니다. 동시에 노드 F에 인가되는 로우 레벨의 전압은 n번째 시프트 레지스터의 제2 구동부에 전달된다.
구체적으로 노드 F에 인가되는 로우 레벨의 전압은 상기 제2 구동부의 트랜지스터 M18 및 트랜지스터 M21에 전달되고, 각각을 턴 온 시킨다.
그러면 턴 온 된 트랜지스터 M18에 의해 상기 하이 레벨의 제1 전원전압(VGH)가 노드 I에 인가되고, 턴 온 된 트랜지스터 M21에 의해 상기 하이 레벨의 제1 전원전압(VGH)가 노드 K에 인가된다. 그래서, 시점 t2에 노드 I에 연결된 제2 구동부의 제2 출력신호단자에서 출력하는 제2 출력신호(GI[n])와 노드 K에 연결된 제2 구동부의 제3 출력신호단자에서 출력하는 제3 출력신호(GW[n])는 각각 하이 레벨의 전압을 가진다.
다시 말하면, n번째 제1 출력신호(발광 제어 신호)(EM[n])가 로우 레벨의 펄스 전압으로 출력되는 동안(시점 t2 내지 시점 t4 의 기간 동안), n번째 제2 출력신호(GI[n])와 n번째 제3 출력신호(GW[n])는 로우 레벨 펄스 전압으로 출력되는 경우를 제외하고 하이 레벨의 출력 전압을 구현할 수 있다.
한편, 도 6에 도시된 제2 구동부의 개시 신호(flm)은 n-1번째 단의 제2 출력신호(제1 게이트 신호)(GI[n-1])로 대체될 수 있는데, 시점 tp1에서 로우 레벨로 노드 G에 전달된다. 시점 tp1에서 제1 클럭신호(clk1)가 로우 레벨의 펄스 전압으로 트랜지스터 M17에 전달되고, 상기 트랜지스터 M17이 턴 온 되어 상기 노드 G의 로우 레벨 전압을 노드 H에 전달한다.
노드 H에 전달된 로우 레벨의 전압은 트랜지스터 M19의 게이트 전극에 전달되어 트랜지스터 M19를 턴 온 시킨다. 턴 온 된 트랜지스터 M19는 소스 전극으로 제2 클럭신호(clk2)의 펄스 전압을 전달받아 노드 I에 전달한다. 상기 노드 H와 노드 I 사이에 양 전극이 연결된 제3 커패시터(CA3)는 양 전극의 전위차를 저장 및 유지한다.
그리고 나서, 시점 tp2에 이르면 제2 클럭신호(clk2)가 로우 레벨의 펄스 전압으로 하강하는데, 상기 제2 클럭신호(clk2)의 펄스 전압에 따라 트랜지스터 M19를 통해 상기 노드 I의 전압이 로우 레벨로 변화된다. 그러면, 상기 노드 I에 연결된 n번째 단의 제2 구동부의 제2 출력신호단자에서 제2 출력신호(제1 게이트 신호)(GI[n])가 시점 tp2에 로우 레벨로 생성 및 출력된다.
상기 n번째 제2 출력신호(제1 게이트 신호)(GI[n])는 순방향 구동일 경우 ⓓ에 연결된 다음 단인 n+1번째 단의 제2 순방향 구동신호단자에 전달된다. 역방향 구동의 실시 예일 경우 상기 n번째 제2 출력신호(제1 게이트 신호)(GI[n])는 ⓒ에 연결된 이전 단인 n-1번째 단의 제2 역방향 구동신호단자에 전달된다.
한편, 시점 tp2에 로우 레벨로 제2 클럭신호(clk2)가 변화되면 이를 전달받는 트랜지스터 M20이 턴 온 되고 노드 I의 로우 레벨 전압이 노드 J에 전달된다.
그러면, 노드 J의 로우 레벨 전압에 의해 트랜지스터 M22가 턴 온 된다. 턴 온 된 트랜지스터 M22는 소스 전극으로 제1 클럭신호(clk1)의 펄스 전압을 전달받아 노드 K에 전달한다. 상기 노드 J와 노드 K 사이에 양 전극이 연결된 제4 커패시터(CA4)는 양 전극의 전위차를 저장 및 유지한다.
제1 클럭신호(clk1)와 제2 클럭신호(clk2)는 1 수평주기(1H)의 위상차를 가지므로, 시점 tp2에서 제1 클럭신호(clk1)이 하이 레벨의 펄스 전압으로 인가되다가 시점 tp3에서 로우 레벨의 펄스 전압으로 하강한다. 따라서, 상기 제1 클럭신호(clk1)의 펄스 전압에 따라 노드 K의 전압이 변한다.
그리고 상기 노드 K에 연결된 n번째 단의 제2 구동부의 제3 출력신호단자에서 제3 출력신호(제2 게이트 신호)(GW[n])가 시점 tp3에 로우 레벨로 생성 및 출력된다.
시점 t4에 제1 입력신호(eclk1)가 하이 레벨로 상승하고, 제1 반전입력신호(eclk1b)가 로우 레벨로 하강하면, 트랜지스터 M3, M4, M7은 모두 턴 오프 된다. 그리고 제1 반전입력신호(eclk1b)에 의해 노드 B에 로우 레벨 전압이 인가되면, 트랜지스터 M6_1, M6_2 및 트랜지스터 M9가 턴 온 된다.
상기 턴 온 된 트랜지스터 M6_1, M6_2에 의해 노드 D는 하이 레벨의 제1 전원전압(VGH)을 전달받게 되고, 이로 인해 트랜지스터 M8 및 트랜지스터 M11은 턴 오프 된다.
상기 턴 온 된 트랜지스터 M9에 의해 소스 전극에 인가되는 로우 레벨의 제2 전원전압(VGL)이 노드 E에 전달된다. 그러면 노드 E에 전달된 로우 레벨의 전압으로 인해 트랜지스터 M10이 턴 온 되고, 노드 E에 연결된 중간출력신호단자를 통해 해당 단인 n번째 단의 시프트 레지스터의 제1 구동부에서 n번째 중간출력신호(esr[n])가 로우 레벨로 하강하여 출력된다. 도 6을 참조하면, 상기 n번째 중간출력신호(esr[n])는 시점 t4에 노드 E에 인가되는 로우 레벨의 전압으로 출력될 수 있으나, 시점 t4에 반드시 동기되어 출력되는 것은 아니다.
또한 턴 온 된 트랜지스터 M10에 의해 소스 전극에 인가되는 하이 레벨의 제1 전원전압(VGH)이 노드 F에 전달된다. 그래서 노드 F에 연결된 제1 출력신호단자를 통해 n번째 제1 출력신호(발광 제어 신호)(EM[n])가 하이 레벨로 상승하여 출력된다. 도 6을 참조하면, 상기 n번째 제1 출력신호(발광 제어 신호)(EM[n])는 시점 t4에 노드 F에 인가되는 하이 레벨의 전압으로 출력될 수 있으나, 시점 t4에 반드시 동기되어 출력되는 것은 아니다. 동시에 노드 F에 인가되는 하이 레벨의 전압은 n번째 시프트 레지스터의 제2 구동부에 전달된다.
도 4의 회로도와 도 6의 타이밍도를 참조하면, n번째 시프트 레지스터(SRn)의 제1 구동부에서 출력되는 중간출력신호(esr[n])와 제1 출력신호(EM[n])는 입력신호단자에 인가되는 제1 입력신호(eclk1)의 시점 t2 및 t4에서의 펄스 전압 변화에 대응하여 펄스 전압이 변화된다. 그리고 시점 t2 내지 시점 t4의 기간 동안 n번째 제1 출력신호(EM[n])는 상기 제1 입력신호(eclk1)의 펄스 전압 상태와 같이 로우 레벨로 출력된다.
그리고, n번째 시프트 레지스터(SRn)의 제2 구동부에서 출력되는 제2 출력신호(GI[n])와 제3 출력신호(GW[n])는 각각 제2 출력신호단자와 제3 출력신호단자가 연결된 노드 I와 노드 K의 전압 레벨에 따라 펄스 전압이 결정된다. 그래서 n번째 제2 출력신호(GI[n])는 노드 I에 연결된 트랜지스터 M19의 소스 전극에 인가되는 제2 클럭신호(clk2)에 따라 시점 tp2에 로우 레벨의 펄스 전압으로 출력된다. 또한 n번째 제3 출력신호(GW[n])는 노드 K에 연결된 트랜지스터 M22의 소스 전극에 인가되는 제1 클럭신호(clk1)에 따라 시점 tp3에 로우 레벨의 펄스 전압으로 출력된다.
한편, 도 6에 도시하지 않았으나, n번째 시프트 레지스터(SRn)의 유지신호단자에 인가되는 유지 신호(er)는 구동 장치의 구동 초기에 유지 신호(er)가 전달되는 트랜지스터의 게이트 전극 전압을 바이어스 전압으로 잡아주는 역할을 한다.
따라서, 구동 장치의 구동 초기에 유지 신호(er)이 로우 레벨의 전압으로 트랜지스터 M12, M13, M14에 각각 전달될 수 있다. 그러면 트랜지스터 M12가 턴 온 되어 노드 A 전압을 하이 레벨의 제1 전원전압(VGH)으로 잡아줄 수 있게 된다.
유지 신호(er)에 대응하여 트랜지스터 M13이 턴 온 되면, 노드 C에 로우 레벨의 제2 전원전압(VGL)이 전달되고, 이로 인해 트랜지스터 M9가 턴 온되며, 로우 레벨의 제2 전원전압(VGL)이 다시 노드 E에 인가되어 트랜지스터 M10을 턴 온 시킨다. 그러면 노드 F는 상기 트랜지스터 M10을 통해 전달되는 하이 레벨의 제1 전원전압(VGH)으로 유지된다. 이때 유지 신호(er)에 대응하여 트랜지스터 M14도 턴 온 되어 상기 제1 전원전압(VGH)을 노드 F에 전달한다. 따라서, 노드 F의 전압을 구동 초기에 하이 레벨의 바이어스 전압으로 잡아주게 된다.
도 5는 도 4의 n번째 시프트 레지스터의 다음 단인 n+1번째 시프트 레지스터(SRn+1)의 회로도이다.
도 5의 n+1번째 시프트 레지스터(SRn+1)의 구동으로 인해 도 6에서와 같이 n+1번째 단의 출력신호들이 생성된다.
도 4와 도 6의 구동에서 설명한 것과 구동 과정이 유사하므로 도 5에서 달라지는 입력신호들을 중심으로 차이가 있는 부분에 대해 설명하기로 한다.
도 5의 n+1번째 시프트 레지스터(SRn+1)에 있어서, 입력신호단자에 제2 입력신호(eclk2)가 인가되고, 반전입력신호단자에 제2 반전입력신호(eclk2b)가 인가된다.
순방향 구동이므로 n+1번째 시프트 레지스터(SRn+1)는 제1 제어신호(ctl)에 대응하여 트랜지스터 M1이 턴 온 되고, 상기 제1 제어신호(ctl)의 반전 신호인 제2 제어신호(ctlb)에 의해 트랜지스터 M2는 턴 오프된 상태이다.
n+1번째 시프트 레지스터(SRn+1)에서 출력되는 중간출력신호(esr[n+1])는 앞서 설명한 것과 같은 구동 과정에 따라 시점 t3과 시점 t5에 제2 입력신호(eclk2)의 펄스 전압 변동에 대응하여 펄스 전압 레벨이 변동된다. 즉, n+1번째 중간출력신호(esr[n+1])는 시점 t3에 제2 입력신호(eclk2)의 펄스 전압 하강에 대응하여 하이 레벨 펄스 전압으로 상승한다. 그리고 시점 t5에 제2 입력신호(eclk2)의 펄스 전압 상승에 대응하여 로우 레벨 펄스 전압으로 하강한다.
그리고 n+1번째 중간출력신호(esr[n+1])는 순방향 구동 시 ⓕ에 연결된 두 번째 이후 단인 n+3번째 단의 제1 순방향 구동신호단자에 전달된다. 만일 역방향 구동일 경우 상기 n+1번째 중간출력신호(esr[n+1])는 ⓔ에 연결된 두 번째 이전 단인 n-1번째 단의 제1 역방향 구동신호단자에 전달된다.
한편 n+1번째 시프트 레지스터(SRn+1)에서 출력되는 제1 출력신호(EM[n+1])는 앞서 설명한 것과 같은 구동 과정에 따라 시점 t3과 시점 t5에 제2 입력신호(eclk2)의 펄스 전압 변동과 동일하게 펄스 전압 레벨이 변동된다. 즉, n+1번째 제1 출력신호(EM[n+1])는 시점 t3에 제2 입력신호(eclk2)의 펄스 전압 하강에 대응하여 로우 레벨 펄스 전압으로 하강한다. 그리고 시점 t5에 제2 입력신호(eclk2)의 펄스 전압 상승에 대응하여 하이 레벨 펄스 전압으로 상승한다.
도 5의 n+1번째 시프트 레지스터(SRn+1)에 있어서, 제1 클럭신호단자에 제2 클럭신호(clk2)가 인가되고, 제2 클럭신호단자에 제1 클럭신호(clk1)가 인가된다.
순방향 구동이므로 n+1번째 시프트 레지스터(SRn+1)는 제1 제어신호(ctl)에 대응하여 트랜지스터 M15가 턴 온 되고, 상기 제1 제어신호(ctl)의 반전 신호인 제2 제어신호(ctlb)에 의해 트랜지스터 M6은 턴 오프된 상태이다.
시점 tp2에 n번째 단의 시프트 레지스터(SRn)의 제2 구동부의 제2 출력신호단자 ⓓ로부터 전달된 제2 출력신호(GI[n])가 로우 레벨 전압으로 전달된다.
그리고 동시에 제1 클럭신호단자에 인가되는 제2 클럭신호(clk2)가 로우 레벨이므로 트랜지스터 M17을 통과하여 로우 레벨의 전압이 노드 H에 전달되어 트랜지스터 M19를 턴 온 시킨다. n+1번째 시프트 레지스터(SRn+1)의 제2 구동부에서 출력되는 제2 출력신호(GI[n+1])는 제2 출력신호단자가 연결된 노드 I의 전압 레벨에 따라 펄스 전압이 결정된다. 그래서 n+1번째 제2 출력신호(GI[n+1])는 노드 I에 연결된 트랜지스터 M19의 소스 전극에 인가되는 제1 클럭신호(clk1)에 따라 시점 tp3에 로우 레벨의 펄스 전압으로 출력된다.
상기 n+1번째 제2 출력신호(제1 게이트 신호)(GI[n+1])는 순방향 구동일 경우 ⓗ에 연결된 다음 단인 n+2번째 단의 제2 순방향 구동신호단자에 전달된다. 역방향 구동일 경우 상기 n+1번째 제2 출력신호(제1 게이트 신호)(GI[n+1])는 ⓖ에 연결된 이전 단인 n번째 단의 제2 역방향 구동신호단자에 전달된다.
한편, n+1번째 시프트 레지스터(SRn+1)의 제2 구동부에서 출력되는 제3 출력신호(GW[n+1])는 제3 출력신호단자가 연결된 노드 K의 전압 레벨에 따라 펄스 전압이 결정된다. 그래서 n+1번째 제3 출력신호(GW[n+1])는 노드 K에 연결된 트랜지스터 M22의 소스 전극에 인가되는 제2 클럭신호(clk2)에 따라 시점 tp4에 로우 레벨의 펄스 전압으로 출력된다.
도 6을 참조하면 상술한 바와 같은 구동 과정을 통해, 본 발명의 일 실시 예에 따른 구동 장치를 구성하는 복수의 시프트 레지스터는 스테이지 단위로 1 수평주기(1H)의 위상차를 가지는 복수의 제1 출력신호(EM[n], EM[n+1], EM[n+2] 등), 복수의 제2 출력신호(GI[n], GI[n+1], GI[n+2] 등), 및 복수의 제3 출력신호(GW[n], GW[n+1], GW[n+2] 등)를 생성하여 출력한다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.
10: 표시부 20: 통합 구동부
30: 데이터 구동부 40: 타이밍 제어부
50: 화소

Claims (36)

  1. 제1 신호가 인가되는 입력신호단자 및 상기 제1 신호의 펄스 전압이 반전된 제2 신호가 인가되는 반전 입력신호단자를 포함하고, 상기 제1 신호에 따라 제어되는 중간출력신호 및 제1 출력신호를 생성하는 제1 구동부, 및
    상기 제1 출력신호를 전달받고, 상기 제1 출력신호에 의해 제어되어 제1 레벨의 펄스 전압을 가지고, 제1 클럭신호 또는 제2 클럭신호에 따라 제2 레벨의 펄스 전압을 가지는 적어도 하나의 제2 구동부 출력신호를 생성하는 제2 구동부를 포함하는 복수의 시프트 레지스터를 포함하는 구동 장치.
  2. 제 1항에 있어서,
    상기 중간출력신호와 상기 제1 출력신호의 펄스 전압은 서로 반전되고, 상기 제1 출력신호의 펄스 전압은 상기 제1 신호의 펄스 전압과 동일한 것을 특징으로 하는 구동 장치.
  3. 제 1항에 있어서,
    상기 제1 신호는 상기 복수의 시프트 레지스터의 연속하는 4개의 단(stage)의 입력신호단자 각각에 순차로 입력되는 제1 입력신호, 제2 입력신호, 상기 제1 입력신호와 펄스 전압이 반전된 제1 반전입력신호, 및 상기 제2 입력신호와 펄스 전압이 반전된 제2 반전입력신호인 것을 특징으로 하는 구동 장치.
  4. 제 3항에 있어서,
    상기 복수의 시프트 레지스터의 연속하는 4개의 단의 반전입력신호단자 각각에 입력되는 제2 신호는, 상기 제1 반전입력신호, 상기 제2 반전입력신호, 상기 제1 입력신호, 및 상기 제2 입력신호인 것을 특징으로 하는 구동 장치.
  5. 제 1항에 있어서,
    상기 중간출력신호는 순방향 구동인 경우 해당 단의 시프트 레지스터의 두 번째 이후 단의 시프트 레지스터의 제1 구동부에 전달되는 것을 특징으로 하는 구동 장치.
  6. 제 1항에 있어서,
    상기 중간출력신호는 역방향 구동인 경우 해당 단의 시프트 레지스터의 두 번째 이전 단의 시프트 레지스터의 제1 구동부에 전달되는 것을 특징으로 하는 구동 장치.
  7. 제 1항에 있어서,
    상기 제1 레벨의 펄스 전압은 소정의 하이 레벨의 펄스 전압이고, 상기 제2 레벨의 펄스 전압은 소정의 로우 레벨의 펄스 전압인 구동 장치.
  8. 제 1항에 있어서,
    상기 적어도 하나의 제2 구동부 출력신호는,
    상기 복수의 시프트 레지스터의 연속하는 2개의 단에 입력되는 제1 클럭신호 및 제2 클럭신호 각각에 대응하여 상기 제2 레벨의 펄스 전압으로 출력되는 제2 출력신호, 및 상기 연속하는 2개의 단에 입력되는 제2 클럭신호 및 제1 클럭신호 각각에 대응하여 상기 제2 레벨의 펄스 전압으로 출력되는 제3 출력신호를 포함하는 것을 특징으로 하는 구동 장치.
  9. 제 8항에 있어서,
    상기 제2 출력신호는 순방향 구동인 경우 상기 복수의 시프트 레지스터 중 해당 단의 시프트 레지스터의 다음 단의 시프트 레지스터의 제2 구동부에 전달되는 것을 특징으로 하는 구동 장치.
  10. 제 8항에 있어서,
    상기 제2 출력신호는 역방향 구동인 경우 상기 복수의 시프트 레지스터 중 해당 단의 시프트 레지스터의 이전 단의 시프트 레지스터의 제2 구동부에 전달되는 것을 특징으로 하는 구동 장치.
  11. 제 1항에 있어서,
    상기 제1 구동부 및 상기 제2 구동부 각각은, 순방향 구동을 제어하는 제1 제어신호 및 상기 제1 제어신호와 펄스 전압이 반전되고 역방향 구동을 제어하는 제2 제어신호가 입력되는 것을 특징으로 하는 구동 장치.
  12. 제 1항에 있어서,
    상기 적어도 하나의 출력신호의 제1 레벨의 펄스 전압을 제어하는 제1 출력신호는 제2 구동부를 구성하는 트랜지스터의 게이트 온 전압 레벨로 상기 제2 구동부에 전달되는 것을 특징으로 하는 구동 장치.
  13. 제 1항에 있어서,
    상기 복수의 시프트 레지스터 각각은,
    상기 제1 신호가 인가되는 입력신호단자, 상기 제2 신호가 인가되는 반전입력신호단자, 순방향 구동을 제어하는 제1 제어신호가 인가되는 제1 제어신호단자, 역방향 구동을 제어하는 제2 제어신호가 인가되는 제2 제어신호단자, 제1 구동부의 순방향 개시신호 또는 해당 단의 두 번째 이전 단의 중간출력신호가 인가되는 제1 순방향 구동신호단자, 및 제1 구동부의 역방향 개시신호 또는 해당 단의 두 번째 이후 단의 중간출력신호가 인가되는 제1 역방향 구동신호단자를 포함하는 제1 구동부, 및
    상기 제1 클럭신호 및 제2 클럭신호 중 어느 하나의 클럭신호가 인가되는 제1 클럭신호단자, 상기 제1 클럭신호 및 제2 클럭신호 중, 동일한 단에서 상기 제1 클럭신호단자에 입력되는 클럭신호와 다른 클럭신호가 인가되는 제2 클럭신호단자, 상기 제1 제어신호단자, 상기 제2 제어신호단자, 제2 구동부의 순방향 개시신호 또는 해당 단의 이전 단의 상기 제2 구동부의 출력신호가 인가되는 제2 순방향 구동신호단자, 및 제2 구동부의 역방향 개시신호 또는 해당 단의 다음 단의 상기 제2 구동부의 출력신호가 인가되는 제2 역방향 구동신호단자를 포함하는 제2 구동부를 포함하는 구동 장치.
  14. 제 13항에 있어서,
    상기 제1 구동부는, 상기 제1 구동부를 구성하는 적어도 하나의 트랜지스터의 게이트 전극으로 소정의 바이어스 전압의 전달을 제어하는 유지 신호가 인가되는 적어도 하나의 유지신호단자를 더 포함하는 것을 특징으로 하는 구동 장치.
  15. 제 14항에 있어서,
    상기 소정의 바이어스 전압은 상기 제1 구동부에 전달되는 고전위의 전원전압 또는 저전위의 전원전압인 것을 특징으로 하는 구동 장치.
  16. 제 13항에 있어서,
    상기 제1 구동부는,
    상기 제1 제어신호에 대응하여 상기 제1 구동부의 순방향 개시신호 또는 해당 단의 두 번째 이전 단의 중간출력신호의 펄스 전압을 전달하는 제1 스위치,
    상기 제2 제어신호에 대응하여 상기 제1 구동부의 역방향 개시신호 또는 해당 단의 두 번째 이후 단의 중간출력신호의 펄스 전압을 전달하는 제2 스위치,
    상기 제1 스위치 및 상기 제2 스위치가 연결된 제1 공통 노드에 연결되고, 상기 제1 신호에 대응하여 상기 제1 공통 노드에 인가되는 전압을 제1 노드에 전달하는 제3 스위치,
    상기 제1 신호에 대응하여 소정의 고전위의 제1 전원전압을 제2 노드에 전달하는 제4 스위치,
    상기 제1 노드에 전달된 전압에 대응하여 상기 제2 신호의 펄스 전압을 상기 제2 노드에 전달하는 제5 스위치,
    상기 제2 노드에 전달된 전압에 대응하여 상기 제1 전원전압을 제3노드에 전달하는 적어도 하나의 제6 스위치,
    상기 제1 신호에 대응하여 소정의 저전위의 제2 전원전압을 상기 제3 노드에 전달하는 제7 스위치,
    상기 제3 노드에 전달된 전압에 대응하여 상기 제1 전원전압을 제4 노드에 전달하는 제8 스위치,
    상기 제2 노드에 전달된 전압에 대응하여 상기 제2 전원전압을 상기 제4 노드에 전달하는 제9 스위치,
    상기 제4 노드에 전달된 전압에 대응하여 상기 제1 전원전압을 제5 노드에 전달하는 제10 스위치,
    상기 제3 노드에 전달된 전압에 대응하여 상기 제2 전원전압을 상기 제5 노드에 전달하는 제11 스위치,
    상기 제1 노드와 상기 제2 노드에 연결되는 제1 커패시터, 및
    상기 제3 노드와 상기 제5 노드에 연결되는 제2 커패시터를 포함하는 구동 장치.
  17. 제 16항에 있어서,
    상기 제4 노드에 해당 단의 제1 구동부의 중간출력신호가 출력되는 단자가 연결되는 것을 특징으로 하는 구동 장치.
  18. 제 16항에 있어서,
    상기 제1 구동부는,
    유지 신호에 대응하여 상기 제1 전원전압을 제1 노드에 전달하는 제1 유지 스위치,
    상기 유지 신호에 대응하여 상기 제2 전원전압을 상기 제2 노드에 전달하는 제2 유지 스위치, 및
    상기 유지 신호에 대응하여 상기 제1 전원전압을 상기 제5 노드에 전달하는 제3 유지 스위치 중에서 선택된 적어도 하나의 유지 스위치를 더 포함하는 것을 특징으로 하는 구동 장치.
  19. 제 13항에 있어서,
    상기 제2 구동부는,
    상기 제1 제어신호에 대응하여 상기 제2 구동부의 순방향 개시신호 또는 해당 단의 이전 단의 제2 구동부의 출력신호의 펄스 전압을 전달하는 제12 스위치,
    상기 제2 제어신호에 대응하여 상기 제2 구동부의 역방향 개시신호 또는 해당 단의 다음 단의 제2 구동부의 출력신호의 펄스 전압을 전달하는 제13 스위치,
    상기 제12 스위치 및 상기 제13 스위치가 연결된 제2 공통 노드에 연결되고, 상기 제1 클럭신호단자에 인가되는 클럭신호에 대응하여 상기 제2 공통 노드에 인가되는 전압을 제6 노드에 전달하는 제14 스위치,
    상기 제1 구동부에서 출력되는 해당 단의 제1 출력신호에 따른 전압에 대응하여 소정의 고전위의 제1 전원전압을 제7 노드에 전달하는 제15 스위치,
    상기 제6 노드에 전달된 전압에 대응하여 상기 제2 클럭신호단자에 인가되는 클럭신호의 펄스 전압을 상기 제7 노드에 전달하는 제16 스위치,
    상기 제2 클럭신호단자에 인가되는 클럭신호에 대응하여 상기 제7 노드에 전달되는 전압을 제8 노드에 전달하는 제17 스위치,
    상기 제8 노드에 전달되는 전압에 대응하여 상기 제1 클럭신호단자에 인가되는 클럭신호의 펄스 전압을 제9 노드에 전달하는 제18 스위치,
    상기 제1 구동부에서 출력되는 해당 단의 제1 출력신호에 따른 전압에 대응하여 상기 제1 전원전압을 상기 제9 노드에 전달하는 제19 스위치,
    상기 제6 노드와 상기 제7 노드에 연결되는 제3 커패시터, 및
    상기 제8 노드와 상기 제9 노드에 연결되는 제4 커패시터를 포함하는 구동 장치.
  20. 제 19항에 있어서,
    상기 제7 노드에 해당 단의 제2 구동부의 제2 출력신호가 출력되는 단자가 연결되는 것을 특징으로 하는 구동 장치.
  21. 제 19항에 있어서,
    상기 제7 노드에는 제1 레벨의 펄스 전압 또는 제2 레벨의 펄스 전압을 가지는 해당 단의 제2 구동부의 제2 출력신호가 출력되는 단자가 연결되고,
    상기 제1 레벨의 펄스 전압의 제2 출력신호는 상기 제15 스위치에 의해 생성되는 것을 특징으로 하는 구동 장치.
  22. 제 19항에 있어서,
    상기 제9 노드에 해당 단의 제2 구동부의 제3 출력신호가 출력되는 단자가 연결되는 것을 특징으로 하는 구동 장치.
  23. 제 19항에 있어서,
    상기 제9 노드에는 제1 레벨의 펄스 전압 또는 제2 레벨의 펄스 전압을 가지는 해당 단의 제2 구동부의 제3 출력신호가 출력되는 단자가 연결되고,
    상기 제1 레벨의 펄스 전압의 제3 출력신호는 상기 제19 스위치에 의해 생성되는 것을 특징으로 하는 구동 장치.
  24. 복수의 제1 게이트 신호가 전달되는 복수의 제1 게이트선, 복수의 제2 게이트 신호가 전달되는 복수의 제2 게이트선, 복수의 발광 제어 신호가 전달되는 복수의 발광 제어선, 및 복수의 데이터 신호가 전달되는 복수의 데이터 선에 각각 연결된 복수의 화소를 포함하는 표시부;
    상기 복수의 화소 각각에 상기 복수의 제1 게이트 신호 중 대응하는 제1 게이트 신호, 상기 복수의 제2 게이트 신호 중 대응하는 제2 게이트 신호, 및 상기 복수의 발광 제어 신호 중 대응하는 발광 제어 신호를 생성하여 전달하는 통합 구동부;
    상기 복수의 데이터 선에 데이터 신호를 전달하는 데이터 구동부; 및
    상기 통합 구동부와 데이터 구동부의 동작을 제어하는 타이밍 제어부를 포함하고,
    상기 통합 구동부는,
    제1 신호가 인가되는 입력신호단자 및 상기 제1 신호의 펄스 전압이 반전된 제2 신호가 인가되는 반전 입력신호단자를 포함하고, 상기 제1 신호에 따라 제어되는 중간출력신호 및 상기 발광 제어 신호를 생성하는 제1 구동부, 및
    상기 발광 제어 신호를 전달받고, 상기 발광 제어 신호에 의해 제어되어 제1 레벨의 펄스 전압을 가지고, 제1 클럭신호 또는 제2 클럭신호에 따라 제2 레벨의 펄스 전압을 가지는 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 생성하는 제2 구동부를 포함하는 복수의 시프트 레지스터를 포함하는 표시 장치.
  25. 제 24항에 있어서,
    상기 중간출력신호와 상기 발광 제어 신호의 펄스 전압은 서로 반전되고, 상기 발광 제어 신호의 펄스 전압은 상기 제1 신호의 펄스 전압과 동일한 것을 특징으로 하는 표시 장치.
  26. 제 24항에 있어서,
    상기 제1 신호는 상기 복수의 시프트 레지스터의 연속하는 4개의 단(stage)의 입력신호단자 각각에 순차로 입력되는 제1 입력신호, 제2 입력신호, 상기 제1 입력신호와 펄스 전압이 반전된 제1 반전입력신호, 및 상기 제2 입력신호와 펄스 전압이 반전된 제2 반전입력신호인 것을 특징으로 하는 표시 장치.
  27. 제 26항에 있어서,
    상기 복수의 시프트 레지스터의 연속하는 4개의 단의 반전입력신호단자 각각에 입력되는 제2 신호는, 상기 제1 반전입력신호, 상기 제2 반전입력신호, 상기 제1 입력신호, 및 상기 제2 입력신호인 것을 특징으로 하는 표시 장치.
  28. 제 24항에 있어서,
    상기 중간출력신호는 순방향 구동인 경우 해당 단의 시프트 레지스터의 두 번째 이후 단의 시프트 레지스터의 제1 구동부에 전달되는 것을 특징으로 하는 표시 장치.
  29. 제 24항에 있어서,
    상기 중간출력신호는 역방향 구동인 경우 해당 단의 시프트 레지스터의 두 번째 이전 단의 시프트 레지스터의 제1 구동부에 전달되는 것을 특징으로 하는 표시 장치.
  30. 제 24항에 있어서,
    상기 제1 레벨의 펄스 전압은 소정의 하이 레벨의 펄스 전압이고, 상기 제2 레벨의 펄스 전압은 소정의 로우 레벨의 펄스 전압인 표시 장치.
  31. 제 24항에 있어서,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호는 상기 복수의 시프트 레지스터의 연속하는 2개 단의 제1 클럭신호단자 및 제2 클럭신호단자에 교번하여 입력되는 제1 클럭신호 및 제2 클럭신호에 대응하여 상기 제2 레벨의 펄스 전압으로 출력되고,
    일 단의 시프트 레지스터의 제2 구동부에서 출력되는 제1 게이트 신호와 제2 게이트 신호는 상기 제1 클럭신호 및 제2 클럭신호의 펄스 폭 또는 주기에 따라 제어되는 것을 특징으로 하는 표시 장치.
  32. 제 31항에 있어서,
    상기 일 단의 시프트 레지스터의 제2 구동부에서 출력되는 상기 제1 게이트 신호는 상기 제2 게이트 신호보다 상기 제1 클럭신호 및 제2 클럭신호의 펄스 주기만큼 빠른 것을 특징으로 하는 표시 장치.
  33. 제 24항에 있어서,
    상기 제1 게이트 신호는 순방향 구동인 경우 상기 복수의 시프트 레지스터 중 해당 단의 시프트 레지스터의 다음 단의 시프트 레지스터의 제2 구동부에 전달되는 것을 특징으로 하는 표시 장치.
  34. 제 24항에 있어서,
    상기 제1 게이트 신호는 역방향 구동인 경우 상기 복수의 시프트 레지스터 중 해당 단의 시프트 레지스터의 이전 단의 시프트 레지스터의 제2 구동부에 전달되는 것을 특징으로 하는 표시 장치.
  35. 제 24항에 있어서,
    상기 제1 게이트 신호 및 상기 제2 게이트 신호의 제1 레벨의 펄스 전압을 제어하는 상기 발광 제어 신호는, 제2 구동부를 구성하는 트랜지스터의 게이트 온 전압 레벨로 상기 제2 구동부에 전달되는 것을 특징으로 하는 표시 장치.
  36. 제 24항에 있어서,
    상기 제1 구동부 및 상기 제2 구동부를 구성하는 회로 소자는 복수의 트랜지스터이고, 상기 복수의 트랜지스터는 PMOS 트랜지스터 또는 NMOS 트랜지스터로만 구현되는 것을 특징으로 하는 표시 장치.
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