KR20230099185A - 게이트 구동 회로 및 이를 이용한 전계발광 표시장치 - Google Patents

게이트 구동 회로 및 이를 이용한 전계발광 표시장치 Download PDF

Info

Publication number
KR20230099185A
KR20230099185A KR1020210188335A KR20210188335A KR20230099185A KR 20230099185 A KR20230099185 A KR 20230099185A KR 1020210188335 A KR1020210188335 A KR 1020210188335A KR 20210188335 A KR20210188335 A KR 20210188335A KR 20230099185 A KR20230099185 A KR 20230099185A
Authority
KR
South Korea
Prior art keywords
node
output
transistor
circuit
pull
Prior art date
Application number
KR1020210188335A
Other languages
English (en)
Inventor
이성진
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020210188335A priority Critical patent/KR20230099185A/ko
Priority to CN202210973626.5A priority patent/CN116403532A/zh
Priority to JP2022134573A priority patent/JP2023097335A/ja
Priority to US17/979,516 priority patent/US20230206825A1/en
Publication of KR20230099185A publication Critical patent/KR20230099185A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G09G2300/0866—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes by means of changes in the pixel supply voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 게이트 구동 회로를 포함한다. 게이트 구동 회로는 Q 노드에 의해 제어되고 제1 출력 노드로 로우 전압을 전달하는 제1 풀다운 회로, QB1 노드에 의해 제어되고 제1 출력 노드로 하이 전압을 전달하는 제1 풀업 회로, QB1 노드의 전압을 QB2 노드에 전달하는 QB2 노드 제어 회로, Q 노드에 의해 제어되고 제2 출력 노드로 로우 전압을 전달하는 제2 풀다운 회로, 및 QB2 노드에 의해 제어되고 제2 출력 노드로 제1 출력 클럭 신호의 하이 전압을 전달하는 제2 풀업 회로를 포함한다. 제1 출력 노드로 출력되는 신호의 펄스 폭은 상기 Q 노드의 펄스 폭과 동일하고, 제2 출력 노드로 출력되는 신호의 펄스 폭은 제1 출력 클럭 신호의 펄스 폭과 동일하다.

Description

게이트 구동 회로 및 이를 이용한 전계발광 표시장치{GATE DRIVING CIRCUIT AND ELECTROLUMINESCENCE DISPLAY DEVICE USING THE SAME}
본 명세서는 저소비 전력 및 화상 품질을 향상시킨 게이트 구동 회로 및 이를 이용한 전계발광 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 전계발광 표시장치, 액정 표시장치, 유기발광 표시장치, 및 양자점 표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다.
이 중에서 전계발광 표시장치는 응답속도가 빠르고, 발광효율이 높으며 시야각이 큰 장점이 있다. 일반적으로 전계발광 표시장치는 스캔 신호에 의해서 턴-온되는 트랜지스터를 이용하여 데이터 전압을 구동 트랜지스터의 게이트 전극에 인가하고, 구동 트랜지스터에 공급되는 데이터 전압을 스토리지 커패시터에 충전한다. 그리고, 발광 제어 신호를 이용하여 스토리지 커패시터에 충전된 데이터 전압을 출력함으로써 발광 소자를 발광시킨다. 발광 소자는 유기발광 소자, 무기발광 소자, 및 퀀텀닷 소자를 포함할 수 있다.
발광 소자가 정확한 색상과 휘도로 발광하기 위해 구동 트랜지스터 및 커패시터를 포함하는 픽셀 회로가 다양하게 개발되어 있고, 최근 소비 전력을 줄이기 위해 산화물을 이용한 트랜지스터들을 이용하고 있다.
전계발광 표시장치는 이러한 픽셀 회로에 게이트 신호 및 데이터 신호를 공급하는 게이트 구동 회로 및 데이터 구동 회로를 포함한다. 이 중 게이트 구동 회로는 적어도 하나 이상의 에미션 신호와 스캔 신호를 제공할 수 있다. 일반적으로 스캔 신호를 생성하는 게이트 구동 회로는 게이트 신호를 순차적으로 출력하기 위한 쉬프트 레지스터(shift register)를 포함할 수 있다.
게이트 구동 회로는 표시패널의 비표시 영역인 베젤 영역에 트랜지스터들의 조합으로 형성되는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. 게이트 구동 회로는 변화하는 픽셀 회로의 특성에 적합하게 저소비 전력 효과를 위한 구동 단순화, 네로우 베젤 영역 확보, 및 화상 품질 향상을 위한 방안이 모색되고 있다.
본 명세서의 실시예에 따른 해결 과제는 픽셀 회로에 포함된 산화물 트랜지스터에 제공하기 위한 게이트 신호를 출력하는 게이트 구동 회로 및 이를 이용한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 두 개 이상의 스캔 신호를 출력하기 위한 스캔 구동 회로를 통합 및 구동을 단순화 하여 표시패널의 비표시 영역을 감소시키고 소비전력을 감소시킨 게이트 구동 회로 및 이를 이용한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 저속 주파수 구동시에도 안정적인 출력을 유지할 수 있는 게이트 구동 회로 및 이를 이용한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 게이트 구동 회로에 있어서, 게이트 구동 회로는 Q 노드에 의해 제어되고 제1 출력 노드로 로우 전압을 전달하는 제1 풀다운 회로, QB1 노드에 의해 제어되고 제1 출력 노드로 하이 전압을 전달하는 제1 풀업 회로, QB1 노드의 전압을 QB2 노드에 전달하는 QB2 노드 제어 회로, Q 노드에 의해 제어되고 제2 출력 노드로 로우 전압을 전달하는 제2 풀다운 회로, 및 QB2 노드에 의해 제어되고 제2 출력 노드로 제1 출력 클럭 신호의 하이 전압을 전달하는 제2 풀업 회로를 포함한다. 제1 출력 노드로 출력되는 신호의 펄스 폭은 상기 Q 노드의 펄스 폭과 동일하고, 제2 출력 노드로 출력되는 신호의 펄스 폭은 제1 출력 클럭 신호의 펄스 폭과 동일하다. 이에 따라, 게이트 구동 회로의 신뢰성을 확보하고 전계발광 표시장치의 베젤을 줄일 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 복수의 픽셀을 포함하는 복수의 픽셀 라인을 포함하는 표시 영역, 및 복수의 픽셀 라인에 게이트 신호를 제공하는 게이트 구동 회로를 포함하는 비표시 영역으로 구분되는 표시패널을 포함하고, 복수의 픽셀은 각각 픽셀 회로와 발광 소자를 포함하고, 픽셀 회로는 복수의 n형 트랜지스터를 포함하고, 게이트 구동 회로는 p형 트랜지스터를 포함한다. 픽셀 회로는 초기화 기간에서 턴-온되는 제1 트랜지스터, 샘플링 및 프로그래밍 기간에서 턴-온되는 제2 트랜지스터, 및 발광 기간에서 턴-온되는 제3 트랜지스터 및 제4 트랜지스터를 포함한다. 게이트 구동 회로는 제1 트랜지스터를 턴-온시키기 위한 제1 스캔 신호 및 제2 트랜지스터를 턴-온시키기 위한 제2 스캔 신호를 제공하며, 제1 스캔 신호 및 제2 스캔 신호는 이전 픽셀 라인에서 출력된 제1 출력 신호를 스타트 신호로 이용하고, 제1 스캔 신호와 동기된 스타트 클럭 신호 및 제2 스캔 신호와 동기된 제1 출력 클럭 신호에 의해 출력된다. 이에 따라, 게이트 구동 회로의 신뢰성을 확보하고 전계발광 표시장치의 베젤을 줄일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 산화물 트랜지스터들로 구현된 픽셀 회로에 적합하도록 게이트 구동 회로를 구현함으로써, 표시패널의 화상 품질을 향상시키고 소비전력을 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, n형 트랜지스터 및 p형 트랜지스터를 모두 포함하는 게이트 신호 생성 회로를 이용함으로써, 표시패널의 베젤 영역을 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 두 개 이상의 스캔 신호를 출력하는 구동 회로를 통합함으로써, 표시패널의 베젤 영역을 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 게이트 구동 회로는 적어도 하나의 산화물 트랜지스터를 포함함으로써, 트랜지스터의 문턱 전압 쉬프트 마진 확보가 가능하므로 게이트 구동 회로의 신뢰성을 향상시킬 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 픽셀 회로의 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 픽셀 회로에 제공되는 게이트 신호들의 파형도이다.
도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로의 회로도이다.
도 5는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 제공되는 신호들의 파형도이다.
도 6은 본 명세서의 다른 실시예에 따른 게이트 구동 회로의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 게이트 구동 회로는 n형 또는 p형의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극을 포함한 3전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급한다. 트랜지스터 내에서 캐리어는 소스로부터 이동하기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터의 소스 전극과 드레인 전극은 고정된 것이 아니고, 트랜지스터의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 본 명세서에 기재된 트랜지스터는 박막 트랜지스터(TFT, thin film transistor)를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 게이트 구동 회로 및 이를 이용한 전계발광 표시장치에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치(100)의 블록도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 전계발광 표시장치(100)는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치되고, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)과 연결되는 복수의 서브픽셀(PX)이 배열된 표시패널(110)과, 표시패널(110)에 구동 신호를 제공하는 구동 회로를 포함할 수 있다.
서브픽셀(PX)은 매트릭스 형태로 배치되어 픽셀 어레이를 구성하는 것으로 도시하였지만, 이에 한정되지 않고 다양한 형태로 배치될 수 있다.
구동 회로는 복수의 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동 회로(120), 복수의 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동 회로(GD), 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하는 컨트롤러(130) 등을 포함할 수 있다.
표시패널(110)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)의 외곽 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 복수의 서브픽셀(PX)이 배치될 수 있다. 복수의 서브픽셀(PX)에 데이터 신호를 제공하는 데이터 라인(DL) 및 게이트 신호를 제공하는 게이트 라인(GL)이 배치될 수 있다.
표시 영역(DA)에 배치된 복수의 데이터 라인(DL)은 비표시 영역(NDA)까지 연장되어, 데이터 구동 회로(120)와 전기적으로 연결될 수 있다. 데이터 라인(DL)은 서브픽셀(PX)과 데이터 구동 회로(120)를 전기적으로 연결시키며, 단일 배선으로 구현될 수도 있고, 또는 링크 배선을 이용하여 복수의 배선들을 컨택홀을 통해 연결시킬 수도 있다.
표시 영역(DA)에 배치된 복수의 게이트 라인(GL)은 비표시 영역(NDA)까지 연장되어, 게이트 구동 회로(GD)와 전기적으로 연결될 수 있다. 게이트 라인(GL)은 서브픽셀(PX)과 게이트 구동 회로(GD)를 전기적으로 연결시킨다. 추가적으로, 비표시 영역(DA)에는 게이트 구동 회로(GD)가 게이트 신호들을 생성하거나 구동하는데 필요한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은 하이 레벨의 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 하이 전압 배선과, 로우 레벨의 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 로우 전압 배선과, 복수의 클럭 신호를 게이트 구동 회로(GD)에 공급하는 복수의 클럭 배선과, 스타트 신호를 게이트 구동 회로(GD)에 공급하는 스타트 배선 등을 포함할 수 있다.
표시패널(110)에서 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 서브픽셀(PX)에 배치된다. 예를 들어, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 각각 행 또는 열로 배치될 수 있는데, 설명의 편의를 위해 복수의 데이터 라인(DL)은 열로 배치되고, 복수의 게이트 라인(GL)은 행으로 배치되는 것으로 가정한다.
컨트롤러(130)는 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(130)는 입력 영상 데이터와 함께 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 클럭 신호 등을 포함하는 타이밍 신호들을 외부로부터 수신한다. 타이밍 신호들을 수신한 컨트롤러(130)는 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하기 위한 제어 신호들을 생성하고 출력한다.
예를 들어, 컨트롤러(130)는 데이터 구동 회로(130)를 제어하기 위하여 소스 스타트 펄스, 소스 샘플링 클럭, 소스 출력 인에이블 신호 등을 포함하는 각종 데이터 제어 신호를 출력한다. 소스 스타트 펄스는 데이터 구동 회로(120)를 구성하는 하나 이상의 데이터 신호 생성 회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 데이터 신호 생성 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.
또한, 컨트롤러(130)는 게이트 구동 회로(GD)를 제어하기 위하여, 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호 등을 포함하는 게이트 제어 신호를 출력한다. 게이트 스타트 펄스는 게이트 구동 회로(GD)를 구성하는 하나 이상의 게이트 신호 생성 회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 하나 이상의 게이트 신호 생성 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 신호 생성 회로의 타이밍 정보를 지정하고 있다.
컨트롤러(130)는 통상의 표시장치 기술에서 이용되는 타이밍 컨트롤러이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(130)는 데이터 구동 회로(120)와 별도의 부품으로 구현될 수 있고, 데이터 구동 회로(120)와 함께 통합되어 하나의 집적회로로 구현될 수도 있다.
데이터 구동 회로(120)는 하나 이상의 데이터 신호 생성 회로를 포함하여 구현될 수 있다. 데이터 신호 생성 회로는 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다. 데이터 신호 생성 회로는 경우에 따라 아날로그 디지털 컨버터를 더 포함할 수 있다.
데이터 신호 생성 회로는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 복수의 데이터 신호 생성 회로는 표시패널(110)에 연결된 소스-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다.
게이트 구동 회로(GD)는 복수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 복수의 게이트 라인(GL)에 연결된 서브픽셀(PX)을 구동시킨다. 게이트 구동 회로(GD)는 시프트 레지스터, 레벨 시프터 등을 포함할 수 있다.
게이트 구동 회로(GD)는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP 타입으로 구현되어 표시패널(110)에 집적화되어 배치될 수 있다. 또한, 복수의 게이트 신호 생성 회로는 표시패널(110)에 연결된 게이트-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다. 이하에서는 설명의 편의를 위하여, 게이트 구동 회로(GD)가 복수의 게이트 신호 생성 회로를 포함하고, 복수의 게이트 신호 생성 회로는 GIP 타입으로 구현되어 표시패널(110)의 비표시 영역(NDA)에 배치되는 경우를 예로 든다.
게이트 구동 회로(GD)는 컨트롤러(130)의 제어에 따라, 트랜지스터 턴-온 전압 또는 트랜지스터 턴-오프 전압의 스캔 신호를 복수의 게이트 라인(GL)에 순차적으로 공급한다. 데이터 구동 회로(120)는 게이트 구동 회로(GD)에 의해 특정 게이트 라인이 열리면, 컨트롤러(130)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 신호로 변환하여 복수의 데이터 라인(DL)으로 공급한다.
데이터 구동 회로(120)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측, 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측, 또는 좌측과 우측일 수 있다.
게이트 구동 회로(GD)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측, 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측, 또는 좌측과 우측일 수 있다.
이하에서는 데이터 구동 회로(120)는 표시패널(110)의 상측에 위치하고, 게이트 구동 회로(GD)는 표시패널(110)의 좌측과 우측에 모두 위치하는 것을 예로 들어 설명한다. 이 경우, 표시패널(110)에서 게이트 구동 회로(GD)가 차지하는 영역의 폭(W)을 베젤이라고 부를 수 있으며, 베젤이 작을수록 전계발광 표시장치(100)의 심미적인 효과가 있기 때문에 베젤을 축소하기 위해 게이트 구동 회로(GD)를 간소화 하고자 하는 요구가 있다. 게이트 구동 회로(GD)를 간소화하게 되면 구동도 단순화되면서 소비전력 절감 효과도 얻을 수 있다.
표시패널(110)에 배치된 복수의 게이트 라인(GL)은 복수의 스캔 라인 및 복수의 발광 제어 라인 등을 포함할 수 있다. 복수의 스캔 라인 및 복수의 발광 제어 라인은 서로 다른 트랜지스터들의 게이트 노드로 서로 다른 종류의 게이트 신호를 전달하는 배선들이다.
따라서, 게이트 구동 회로(GD)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 복수의 스캔 구동 회로와 다른 한 종류인 복수의 발광 제어 라인으로 발광 제어 신호들을 출력하는 복수의 발광 구동 회로를 포함할 수 있다.
도 2는 본 명세서의 일 실시예에 따른 픽셀 회로의 회로도이고, 도 3은 본 명세서의 일 실시예에 따른 픽셀 회로에 제공되는 게이트 신호들의 파형도이다.
표시 영역(DA)은 복수의 서브픽셀(PX)을 포함하고, 각각의 서브픽셀(PX)들이 표시하는 계조를 기반으로 영상을 표시한다. 앞에서 언급한 바와 같이 일 예로, 각각의 서브픽셀(PX)은 열 라인(column line)을 따라 배열되는 데이터 라인(DL)과 연결되고, 행 라인(pixel line)을 따라 배열되는 게이트 라인(GL)과 연결된다. 이 경우, 동일한 행 라인에 위치한 서브픽셀들(PX)을 픽셀 라인이라고 지칭하며, 동일한 픽셀 라인에 있는 서브픽셀들(PX)은 동일한 게이트 라인(GL)을 공유하며 동시에 게이트 신호를 제공받는다. 따라서, 제1 게이트 라인에 연결된 서브픽셀들(PX)을 제1 픽셀 라인이라고 지칭하고, 제n 게이트 라인에 연결된 서브픽셀들(PX)을 제n 픽셀 라인이라고 지칭할 수 있다. 표시 영역(DA)에 배치된 픽셀 라인이 p개라 할 때, 제1 픽셀 라인부터 제p 픽셀 라인은 게이트 신호 생성 회로와 동기되어 순차적으로 구동될 수 있다.
도 2 및 도 3을 참조하면, 서브픽셀(PX)은 발광 소자(EL) 및 발광 소자(EL)의 애노드에 인가되는 전류량을 제어하는 픽셀 회로를 포함한다. 픽셀 회로는 여섯 개의 트랜지스터들(T1, T2, T3, T4, T5, T6)과 한 개의 스토리지 커패시터(Cst)를 포함한다. 픽셀 회로에 포함된 트랜지스터들은 모두 n형 트랜지스터로써 산화물 트랜지스터로 구현될 수 있다.
본 명세서의 일 실시예에 따른 픽셀 회로는 n번째 픽셀 라인에 포함된 픽셀 회로를 예로 들어 설명한다. 픽셀 회로에는 제1 스캔 신호(Scan1(n)), 제2 스캔 신호(Scan2(n)), 제1 에미션 신호(EM1(n)), 제2 에미션 신호(EM2(n)), 데이터 전압(Vdata), 고전위 전압(VDD), 초기화 전압(Vini), 및 저전위 전압(VSS)이 제공된다. 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))는 게이트 구동 회로(GD)에 포함된 스캔 구동 회로로부터 출력되고, 제1 에미션 신호(EM1(n)) 및 제2 에미션 신호(EM2(n))는 게이트 구동 회로(GD)에 포함된 에미션 구동 회로로부터 출력된다. 일반적으로 신호 별로 신호를 출력하는 구동 회로는 별도로 마련되지만, 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD)에서 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))를 출력하는 구동 회로는 단일 스캔 구동 회로로부터 출력된다. 데이터 전압(Vdata)은 데이터 구동 회로(120)로부터 출력된다. 그리고, 고전위 전압(VDD), 초기화 전압(Vini), 및 저전위 전압(VSS)은 전원 전압으로 전원 생성부로부터 출력되어 픽셀 회로에 제공된다.
픽셀 회로는 초기화 기간(Ini), 샘플링 및 프로그래밍 기간(SaP), 홀딩 기간(Hol1, Hol2), 및 발광 기간(Emi)에 따라 구동되면서, 구동 트랜지스터의 문턱 전압을 보상하고 구동 트랜지스터가 발광 소자(EL)에 구동 전류를 제공한다. 이 경우, 구동 트랜지스터는 제1 트랜지스터(T1)로 나타낸다.
제1 트랜지스터(T1)는 게이트 전극, 소스 전극, 및 드레인 전극을 포함하고 소스 전극은 발광 소자(EL)에 전기적으로 연결되어 구동 전류를 제공한다.
제1 에미션 신호(EM1(n))가 로우 전압으로 전환되면서 발광 기간이 끝나고, 제2 스캔 신호(Scan2(n))가 하이 전압으로 전환되면서 초기화 기간(Ini)이 시작된다. 초기화 기간(Ini)에서 제2 에미션 신호(EM2(n))는 하이 전압을 유지한다.
제1 에미션 신호(EM1(n))에 따라 제2 트랜지스터(T2)는 턴-오프되어 제1 트랜지스터(T1)로부터 발광 소자(EL)에 제공되던 구동 전류를 차단한다. 제2 트랜지스터(T2)의 게이트 전극은 제1 에미션 신호(EM1(n))가 제공되는 제1 에미션 라인과 연결되고, 소스 전극은 제1 트랜지스터(T1)의 소스 전극과 연결되며, 드레인 전극은 발광 소자(EL)의 애노드 전극과 연결된다.
제1 트랜지스터(T1)를 제외한 나머지 트랜지스터들(T2, T3, T4, T5, T6)은 스위칭 트랜지스터로 소스 전극과 드레인 전극은 상황에 따라 바뀔 수도 있다.
이어서, 제1 스캔 신호(Scan1(n))에 따라 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온된다. 그리고, 제2 에미션 신호(EM2(n))에 따라 제5 트랜지스터(T5)는 턴-온 상태를 유지한다.
제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 신호(Scan1(n))가 제공되는 제1 스캔 라인과 연결되고, 소스 전극 및 드레인 전극은 각각 제1 트랜지스터(T1)의 게이트 전극 및 드레인 전극과 연결된다.
제4 트랜지스터(T4)의 게이트 전극은 제1 스캔 라인과 연결되고, 소스 전극은 초기화 전압(Vini)이 제공되는 초기화 라인에 연결되며, 드레인 전극은 발광 소자(EL)의 애노드 전극에 연결된다.
제5 트랜지스터(T5)의 게이트 전극은 제2 에미션 신호(EM2(n))가 제공되는 제2 에미션 라인에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 드레인 전극과 연결되며, 드레인 전극은 고전위 전압(VDD)이 제공되는 고전위 라인에 연결된다.
초기화 기간(Vini)에서 제3 트랜지스터(T3)는 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결시키고 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 동일 전압으로 만든다. 초기화 기간(Vini)에서 제5 트랜지스터(T5)가 턴-온 상태이므로 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극은 고전위 전압(VDD)이 된다.
초기화 기간(Vini)에서 제4 트랜지스터(T4)는 턴-온되어 초기화 전압(Vini)을 발광 소자(EL)에 제공하고 발광 소자(EL)의 애노드를 초기화 전압(Vini)으로 방전시킨다.
이어서, 제2 에미션 신호(EM2(n))가 로우 전압으로 전환되고, 제2 스캔 신호(Scan2(n))가 하이 전압으로 전환되면서 샘플링 및 프로그래밍 기간(SaP)이 시작된다. 샘플링 및 프로그래밍 기간(SaP)에서 제1 스캔 신호(Scan1(n))는 하이 전압을 유지하고, 제1 에미션 신호(EM1(n))는 로우 전압을 유지한다.
제2 에미션 신호(EM2(n))에 따라 제5 트랜지스터(T5)는 턴-오프되어 제1 트랜지스터(T1)에 제공하던 고전위 전압(VDD)을 차단한다. 그리고, 제2 스캔 신호(Scan2(n))에 따라 제6 트랜지스터(T6)가 턴-온되어 데이터 전압(Vdata)을 제1 트랜지스터(T1)의 소스 전극에 제공한다.
제6 트랜지스터(T6)의 게이트 전극은 제1 스캔 라인과 연결되고, 소스 전극은 제1 트랜지스터(T1)의 소스 전극과 연결되며, 드레인 전극은 데이터 전압(Vdata)이 제공되는 데이터 라인(DL)에 연결된다.
샘플링 및 프로그래밍 기간(SaP)에서 턴-온 상태를 유지하는 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극이 전기적으로 연결된 상태이므로 제1 트랜지스터(T1)는 다이오드-커넥션 상태가 되고, 이때 제6 트랜지스터(T6)가 턴-온되면서 제1 트랜지스터(T1)의 드레인 전극에 데이터 전압(Vdata)을 제공하므로, 제1 트랜지스터(T1)의 게이트 전극의 전압과 소스 전극의 전압의 차이가 제1 트랜지스터(T1)의 문턱 전압이 될때까지 제1 트랜지스터(T1)의 게이트 전극의 전압은 낮아진다.
한편, 스토리지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 제2 전극은 발광 소자(EL)의 애노드 전극에 연결된다. 샘플링 및 프로그래밍 기간(SaP)에서 스토리지 커패시터(Cst)의 제1 전극에는 데이터 전압(Vdata)과 제1 트랜지스터(T1)의 문턱 전압의 차이의 전압이 인가되고, 턴-온 상태를 유지하는 제4 트랜지스터(T4)에 의해 스토리지 커패시터(Cst)의 제2 전극에는 초기화 전압(Vini)이 인가되어, 스토리지 커패시터(Cst)가 충전된다.
제1 스캔 신호(Scan1(n))의 하이 전압은 4 수평 기간(4H)이고, 제2 스캔 신호(Scan2(n))의 하이 전압은 1 수평 기간(1H)일 수 있지만, 이에 제한되지는 않는다. 제1 스캔 신호(Scan1(n))와 제2 스캔 신호(Scan2(n))의 하이 전압을 동일한 길이로 구현할 수도 있다.
제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))에 따라 초기화 기간(Ini)은 3 수평 기간(3H)이고, 샘플링 및 프로그래밍 기간(SaP)은 1 수평 기간(1H)일 수 있지만, 이에 제한되지는 않는다. 마찬가지로, 초기화 기간(Ini)과 샘플링 및 프로그래밍 기간(SaP)은 동일한 길이로 구현할 수도 있다.
다만, 초기화 기간(Ini)을 샘플링 및 프로그래밍 기간(SaP) 보다 길게할 경우, 전계발광 표시장치에 블랙 화면을 표시할 때 선명한 블랙을 구현할 수 있다. 구체적으로, 제1 스캔 신호(Scan1(n))의 펄스 폭은 제2 스캔 신호(Scan2(n))의 펄스 폭의 두 배 이상일 수 있다.
이어서, 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))가 로우 전압으로 전환되면서 제1 홀딩 기간(Hol1)이 시작된다. 제1 홀딩 기간(Hol1)에서 제1 에미션 신호(EM1(n)) 및 제2 에미션 신호(EM2(n))는 로우 전압을 유지한다.
제1 홀딩 기간(Hol1)에서는 모든 트랜지스터들(T1, T2, T3, T4, T5, T6)이 턴-오프된 상태로 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))의 로우 전압으로 전환되는 시간 대한 버퍼 시간을 제공한다. 제1 홀딩 기간(Hol1)은 제1 에미션 신호(EM1(n))가 하이 전압으로 전환되면서 끝나고, 제2 홀딩 기간(Hol2)이 시작된다. 제1 홀딩 기간(Hol1)은 7 수평 기간(7H)일 수 있으나, 이에 제한되지는 않는다.
제2 홀딩 기간(Hol2)에서 제1 에미션 신호(EM1(n))에 의해 제2 트랜지스터(T2)가 턴-온되어 제1 트랜지스터(T1)의 소스 전극과 발광 소자(EL)의 애노드 전극을 전기적으로 연결시킨다. 제1 트랜지스터(T1)의 소스 전극에는 초기화 전압(Vini)이 제공되고, 스토리지 커패시터(Cst)에 충전된 전압 의해 제1 트랜지스터(T1)의 게이트 전극과 소스 전극의 전압이 일정하게 유지된다. 제2 홀딩 기간(Hol2)은 제2 에미션 신호(EM2(n))가 하이 전압으로 전환되면서 끝나고, 발광 기간(Emi)이 시작된다. 제2 홀딩 기간(Hol2)은 4 수평 기간(4H)일 수 있으나, 이에 제한되지는 않는다.
발광 기간(Emi)에서 제2 에미션 신호(EM2(n))에 의해 제5 트랜지스터(T5)가 턴-온되어 제1 트랜지스터(T1)의 드레인 전극에 고전위 전압(VDD)을 제공한다. 이에 따라, 제1 트랜지스터(T1)가 턴-온되고 구동 전류를 발광 소자(EL)의 애노드 전극에 제공하고 발광 소자(EL)는 발광한다.
제1 에미션 신호(EM1(n)) 및 제2 에미션 신호(EM2(n))의 로우 전압은 동일한 길이로 구현될 수 있다. 예를 들어, 제1 에미션 신호(EM1(n)) 및 제2 에미션 신호(EM(n))는 12 수평 기간(12H)일 수 있으나, 이에 제한되지는 않는다. 제1 에미션 신호(EM1(n))는 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))가 하이 전압일 때 로우 전압을 유지하고, 제2 에미션 신호(EM2(n))는 제2 스캔 신호(Scan2(n))가 하이 전압이고 제1 에미션 신호(EM1(n))가 하이 전압으로 전환될 때 로우 전압을 유지한다.
본 명세서의 일 실시예에 따른 픽셀 회로는 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))에 의해 제어되는 산화물 트랜지스터들을 포함하고, 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))를 통해 초기화 기간(Ini)을 샘플링 및 프로그래밍 기간(SaP) 보다 길게 설계함으로써 소비전력을 줄이고 보다 선명한 블랙 화면을 구현할 수 있다. 이하에서는, 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n))를 출력하는 게이트 구동 회로(GD)에 대해 설명한다.
도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD)의 회로도이고, 도 5는 본 명세서의 일 실시예에 따른 게이트 구동 회로(GD)에 제공되는 신호들의 파형도이다.
표시패널(110)에 포함된 서브픽셀(PX)들을 구동하기 위한 게이트 신호는 스캔 신호 및 에미션 신호를 포함한다. 따라서, 게이트 구동 회로(GD)는 스캔 신호를 출력하는 스캔 신호 생성 회로 및 에미션 신호를 출력하는 에미션 신호 생성 회로를 별도로 포함할 수 있다. 스캔 신호는 스캔 라인을 통해 픽셀 라인에 인가되고, 에미션 신호는 에미션 라인을 통해 픽셀 라인에 인가된다.
도 4는 스캔 신호를 출력하는 스캔 신호 생성 회로만을 나타낸다. 구체적으로, 표시 영역(DA)에 포함된 픽셀 라인이 p개라고 할 때, 본 명세서의 일 실시예에 따른 스캔 신호 생성 회로는 제1 스캔 신호 생성 회로 내지 제p 스캔 신호 생성 회로를 포함한다. 도 4는 이 중 n번째 픽셀 라인에 입력되는 스캔 신호를 출력하는 제n 스캔 신호 생성 회로이다. 이 경우, p 및 n은 자연수이고 1≤n≤p 이다.
제n 스캔 신호 생성 회로는 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n)) 모두를 출력하는 단일 회로이다. 제n 스캔 신호 생성 회로에는 클럭 신호들 및 정전압들이 입력된다. 클럭 신호들은 일정한 주기를 가지고 로우 전압과 하이 전압 사이를 스윙하는 신호들로써 스타트 클럭 신호(GCLK), 제1 출력 클럭 신호(OCLK1), 및 제2 출력 클럭 신호(OCLK2)를 포함하고, 정전압들은 로우 전압(VGL) 및 하이 전압(VGH)을 포함한다. 예를 들어, 로우 전압(VGL)은 -4.5V 내지 -6.5V 이고, 하이 전압(VGH)은 12V 내지 13V 일 수 있다.
스타트 클럭 신호(GCLK)와 출력 클럭 신호(OCLK1, OCLK2)는 서로 다른 주기를 갖는다. 출력 클럭 신호(OCLK1, OCLK2)는 4상 클럭 신호로, 제n 스캔 신호 생성 회로에는 제1 출력 클럭 신호(OCLK1)와 제2 출력 클럭 신호(OCLK2)가 사용된다. 스캔 신호 생성 회로는 홀수번째 픽셀 라인과 짝수번째 픽셀 라인으로 나누어서 순차적으로 스캔 신호를 출력할 수도 있다. 예를 들어, n이 홀수일 경우, 짝수번째 픽셀 라인들에 스캔 신호를 제공하는 스캔 신호 생성 회로에는 4상 클럭 중 제1 출력 클럭 신호(OCLK1)와 제2 출력 클럭 신호(OCLK2)를 제외한 나머지 두 개의 클럭 신호를 사용할 수 있다.
제1 출력 클럭 신호(OCLK1)와 제2 출력 클럭 신호(OCLK2)의 하이 전압 펄스 폭은 약 1 수평 기간에 대응된다. 그리고, 스타트 클럭 신호(GCLK)의 하이 전압 펄스 폭은 출력 클럭 신호의 하이 전압 펄스 폭 보다 크다.
제n 스캔 신호 생성 회로는 스타트 클럭 신호(GCLK)에 대응하여 스타트 신호를 시프트하면서 제1 스캔 신호(Scan1(n))를 n번째 픽셀 라인에 제공하고, 제1 출력 클럭 신호(OCLK1)에 대응하여 제2 스캔 신호(Scan2(n))를 n번째 픽셀 라인에 제공한다. 이 경우, 스타트 신호는 n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))이다. 예를 들어, n이 홀수일 경우, 스타트 신호로써 n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))의 의미는 n 이전의 홀수번째 픽셀 라인을 의미한다. 예를 들어, n이 99인 경우 n-1은 97을 의미한다. 그리고, n이 짝수일 경우, 스타트 신호로써 n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))의 의미는 n 이전의 짝수번째 픽셀 라인을 의미한다. 예를 들어, n이 104인 경우 n-1은 102를 의미한다.
본 명세서의 일 실시예에 따른 스캔 신호 생성 회로는 제1 풀다운 회로, 제1 풀업 회로, 제2 풀다운 회로, 제2 풀업 회로, Q 노드 제어 회로, QB1 노드 제어 회로, QB2 노드 제어 회로를 포함한다. 또한, 본 명세서의 일 실시예에 따른 스캔 신호 생성 회로는 n형 트랜지스터 및 p형 트랜지스터를 모두 포함한다. 제n 스캔 신호 생성 회로를 구성하는 트랜지스터들은 전압을 스위칭하는 스위칭 트랜지스터들이므로 소스 전극과 드레인 전극은 상황에 따라 서로 바뀔 수도 있다.
제1 풀다운 회로는 Q 노드의 전압에 의해 제어되어 제1 출력 노드(O1)에 로우 전압(VGL)을 출력하고, 제1 풀업 회로는 QB1 노드의 전압에 의해 제어되어 제1 출력 노드(O1)에 하이 전압(VGH)을 출력한다.
제1 풀다운 회로는 제1 풀다운 트랜지스터(Td41) 및 제1 커패시터(C41)을 포함한다. 제1 풀다운 트랜지스터(Td41)는 p형 트랜지스터이고, 게이트 전극은 Q 노드에 연결되며, 소스 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 드레인 전극은 제1 출력 노드(O1)에 연결된다. 제1 커패시터(C41)의 제1 전극은 Q 노드에 연결되고, 제2 전극은 제1 출력 노드(O1)에 연결된다.
제1 풀업 회로는 제1 풀업 트랜지스터(Tu41)를 포함한다. 제1 풀업 트랜지스터(Tu41)는 p형 트랜지스터이고, 게이트 전극은 QB1 노드에 연결되며, 소스 전극은 하이 전압(VGH)이 제공되는 배선에 연결되고, 드레인 전극은 제1 출력 노드(O1)에 연결된다.
제2 풀다운 회로는 Q 노드의 전압에 의해 제어되어 제2 출력 노드(O2)에 로우 전압(VGL)을 출력하고, 제2 풀업 회로는 QB2 노드의 전압에 의해 제어되어 제2 출력 노드(O2)에 제1 출력 클럭 신호(OCLK1)를 출력한다.
제2 풀다운 회로는 제2 풀다운 트랜지스터(Td42)를 포함한다. 제2 풀다운 트랜지스터(Td42)는 p형 트랜지스터이고, 게이트 전극은 Q 노드에 연결되며, 소스 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 드레인 전극은 제2 출력 노드(O2)에 연결된다.
제2 풀업 회로는 제2 풀업 트랜지스터(Tu42) 및 제2 커패시터(C42)를 포함한다. 제2 풀업 트랜지스터(Tu42)는 p형 트랜지스터이고, 게이트 전극은 QB2 노드에 연결되며, 소스 전극은 제1 출력 클럭 신호(OCLK1)이 제공되는 배선에 연결되고, 드레인 전극은 제2 출력 노드(O2)에 연결된다. 제2 커패시터(C42)의 제1 전극은 QB2 노드에 연결되고, 제2 전극은 제2 출력 클럭 신호(OCLK2)가 제공되는 배선에 연결된다.
Q 노드 제어 회로는 Q 노드를 충전 또는 방전시키기 위한 회로로, 스타트 신호(Scan1(n-1))를 이용하여 Q 노드에 하이 전압 또는 로우 전압을 인가한다.
Q 노드 제어 회로는 제1 트랜지스터(T41) 및 제2 트랜지스터(T42)를 포함한다. 제1 트랜지스터(T41)는 p형 트랜지스터이고, 제1 트랜지스터(T41)의 게이트는 스타트 클럭 신호(GCLK)가 제공되는 배선에 연결되고, 소스 전극은 스타트 신호인 제n-1 스캔 신호 생성 회로로부터 출력되는 제1 스캔 신호(Scan1(n-1))가 제공되는 배선에 연결되며, 드레인 전극은 제2 트랜지스터(T42)의 소스 전극에 연결된다. 제1 트랜지스터(T41)는 스타트 클럭 신호(GCLK)에 의해 제어되어 제n-1 스캔 신호 생성 회로로부터 출력되는 제1 스캔 신호(Scan1(n-1))를 제2 트랜지스터(T42)의 소스 전극에 인가한다.
그리고, 제2 트랜지스터(T42)는 p형 트랜지스터이고, 제2 트랜지스터(T42)의 게이트 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 소스 전극은 제1 트랜지스터(T42)의 드레인 전극에 연결되며, 드레인 전극은 Q 노드에 연결된다. 제2 트랜지스터(T42)는 로우 전압(VGL)에 의해 항상 턴-온 상태를 유지하며 제1 트랜지스터(T41)의 드레인 전극과 Q 노드를 전기적으로 연결시킨다. 본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 Q 노드 제어 회로는 스타트 클럭(GCLK)에 의해 스타트 신호를 Q 노드에 인가한다.
QB1 노드 제어 회로는 QB1 노드를 충전 또는 방전시키기 위한 회로로, Q 노드 제어 회로에 의해 인가된 Q 노드 전압에 따라 QB1 노드에 하이 전압(VGH) 또는 로우 전압(VGL)을 인가한다.
QB1 노드 제어 회로는 제3 트랜지스터(T43) 및 제4 트랜지스터(T44)를 포함한다. 제3 트랜지스터(T43)는 n형 트랜지스터이고, 제3 트랜지스터(T43)의 게이트는 Q 노드에 연결되고, 소스 전극은 QB1 노드에 연결되며, 드레인 전극은 로우 전압(VGL)이 제공되는 배선에 연결된다. 제3 트랜지스터(T43)는 Q 노드에 의해 제어되어 로우 전압(VGL)을 QB1 노드에 인가한다. 그리고, 제4 트랜지스터(T44)는 p형 트랜지스터이고, 제4 트랜지스터(T44)의 게이트 전극은 Q 노드에 연결되고, 소스 전극은 하이 전압(VGH)이 제공된는 배선에 연결되며, 드레인 전극은 QB1 노드에 연결된다.
제4 트랜지스터(T44)는 Q 노드에 의해 제어되어 하이 전압(VGH)을 QB1 노드에 인가한다. 본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 QB1 노드 제어 회로는 n형 및 p형 트랜지스터를 포함함으로써 Q 노드를 이용하여 QB1 노드의 전압을 조절할 수 있다.
QB2 노드 제어 회로는 QB2 노드를 충전 또는 방전시키기 위한 회로로, 제1 출력 클럭 신호(OCLK1)에 따라 QB2 노드에 QB1 노드의 전압을 인가한다.
QB2 노드 제어 회로는 제5 트랜지스터(T45), 제6 트랜지스터(T46), 및 제2 커패시터(C42)를 포함한다. 제5 트랜지스터(T45)는 n형 트랜지스터이고, 제5 트랜지스터(T45)의 게이트는 제1 출력 클럭 신호(OCLK1)가 제공되는 배선에 연결되고, 소스 전극은 제6 트랜지스터(T46)의 소스 전극에 연결되며, 드레인 전극은 QB1 노드에 연결된다. 제5 트랜지스터(T45)는 제1 출력 클럭 신호(OCLK1)에 의해 제어되어 QB1 노드의 전압을 QB3 노드에 인가한다.
제6 트랜지스터(T46)는 p형 트랜지스터이고, 제6 트랜지스터(T46)의 게이트 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 소스 전극은 QB3 노드에 연결되며, 드레인 전극은 QB2 노드에 연결된다. 제6 트랜지스터(T46)는 로우 전압(VGL)에 의해 항상 턴-온 상태를 유지하며 제5 트랜지스터(T45)의 소스 전극과 QB2 노드를 전기적으로 연결시킨다. 그리고, 제2 커패시터(C42)의 제1 전극은 QB2 노드에 연결되고, 제2 전극은 제2 출력 클럭 신호(OCLK2)가 제공되는 배선에 연결된다.
본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 QB2 노드 제어 회로는 n형 및 p형 트랜지스터를 포함함으로써 출력 클럭 신호를 이용하여 QB2 노드의 전압을 조절할 수 있다.
이하에서는 본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 스캔 신호 생성 회로에 입력되는 신호들 및 이에 따른 각 구성요소들(구동 회로)의 동작에 대해 설명한다.
스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환될 때를 제1 지점(t1)이라고 하면, 제1 지점(t1)에서 제1 트랜지스터(T41)가 턴-온되어 n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))가 Q 노드에 인가된다. 이 경우, n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))는 하이 전압이므로 Q 노드는 하이 전압의 상태가 된다. Q 노드의 하이 전압에 의해 제1 풀다운 트랜지스터(Td41), 제4 트랜지스터(T44), 및 제2 풀다운 트랜지스터(Td42)가 턴-오프되고, 제3 트랜지스터(T43)가 턴-온되어 로우 전압(VGL)을 QB1 노드에 인가한다. QB1 노드에 의해 제1 풀업 트랜지스터(Tu41)는 턴-온되어 하이 전압(VGH)을 제1 출력 노드(O1)로 출력한다. 그리고, 제1 지점(t1)에서 제1 출력 클럭 신호(OCLK1)가 하이 전압에서 로우 전압으로 전환되므로 제5 트랜지스터(T45)도 턴-오프된다.
본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환되는 펄스 엣지에 동기되어 하이 전압(VGH)이 제1 스캔 신호(Scan1(n))로써 n번째 픽셀 라인에 제공된다.
제1 스캔 신호(Scan1(n))가 하이 전압(VGH)으로 출력되는 상태는 스타트 클럭 신호(GCLK)가 로우 전압에서 하이 전압으로 전환되고 나서도 유지된다.
이어서, 제1 출력 클럭 신호(OCLK1)가 로우 전압에서 하이 전압으로 전환되고, 제2 출력 클럭 신호(OCLK2)가 로우 전압일 때를 제2 지점(t2)이라고 하면, 제2 지점(t2)에서 제5 트랜지스터(T45)가 턴-온되어 QB1 노드의 전압이 QB2 노드에 인가된다. 이 경우, QB1 노드의 전압은 로우 전압이므로 QB2 노드도 로우 전압의 상태가 된다. QB2 노드의 로우 전압에 의해 제2 풀업 트랜지스터(Tu42)가 턴-온되어 제1 출력 클럭 신호(OCLK1)의 하이 전압이 제2 출력 노드(O2)로 출력된다. 제1 출력 클럭 신호(OCLK1)의 하이 전압이 출력될 때, 제2 출력 클럭 신호(OCLK2)는 로우 전압이므로 제2 커패시터(C42)의 부트스트래핑 현상으로 QB2 노드의 전압이 더욱 낮아지며 제2 풀업 트랜지스터(Tu42)가 턴-온 상태를 잘 유지하게 한다. 그리고, Q 노드에 의해 제2 풀다운 트랜지스터(Td42)는 턴-오프 상태를 유지한다.
본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 제1 출력 클럭 신호(OCLK1)가 로우 전압에서 하이 전압으로 전환되는 펄스 엣지에 동기되어 제1 출력 클럭 신호(OCLK1)가 제2 스캔 신호(Scan2(n))로써 n번째 픽셀 라인에 제공된다.
스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환되고, 제1 출력 클럭 신호(OCLK1)가 하이 전압에서 로우 전압으로 전환될 때를 제3 지점(t3)이라고 하면, 제3 지점(t3)에서 제5 트랜지스터(T45)가 턴-오프되고, 제1 트랜지스터(T41)가 턴-온되면서 n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))가 Q 노드에 인가된다. 이 경우, n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))의 전압은 로우 전압이므로 Q 노드도 로우 전압의 상태가 된다. Q 노드의 로우 전압에 의해 제1 풀다운 트랜지스터(Td41)가 턴-온되어 로우 전압(VGL)이 제1 출력 노드(O1)로 출력된다.
Q 노드의 로우 전압에 의해 제3 트랜지스터(T43)가 턴-오프되고, 제4 트랜지스터(T44) 및 제2 풀다운 트랜지스터(Td42)가 턴-온된다. 턴-온된 제4 트랜지스터(T44)는 하이 전압(VGH)을 QB1 노드에 인가한다. QB1 노드에 의해 제1 풀업 트랜지스터(Tu41)는 턴-오프된다. 그리고, 제3 지점(t3)에서 제1 출력 클럭 신호(OCLK1)가 하이 전압에서 로우 전압으로 전환되므로 제5 트랜지스터(T45)도 턴-오프된다. 또한, 턴-온된 제2 풀다운 트랜지스터(Td42)에 의해 로우 전압(VGL)이 제2 출력 노드(O2)로 출력된다.
본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환되는 펄스 엣지에 동기되어 로우 전압(VGL)이 제1 스캔 신호(Scan1(n))로써 n번째 픽셀 라인에 제공되고, 제1 출력 클럭 신호(OCLK1)가 하이 전압에서 로우 전압으로 전환되는 펄스 엣지에 동기되어 로우 전압(VGL)이 제2 스캔 신호(Scan2(n))로써 n번째 픽셀 라인에 제공된다.
본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 제1 스캔 신호(Scan1(n))의 하이 전압의 펄스 폭은 Q 노드의 하이 전압의 펄스 폭에 대응된다. 즉, 제1 스캔 신호(Scan1(n))의 펄스 폭은 Q 노드의 펄스 폭과 동일하다.
본 명세서의 일 실시예에 따른 스캔 신호 생성 회로에서 제2 스캔 신호(Scan2(n))의 하이 전압의 펄스 폭은 제1 출력 클럭 신호(OCLK1)의 하이 전압의 펄스 폭에 대응된다. 즉, 제2 스캔 신호(Scan2(n))의 펄스 폭은 제1 출력 클럭 신호(OCLK)의 펄스 폭과 동일하다.
본 명세서의 실시예들에 따르면, 스캔 신호 생성 회로에서 적어도 하나의 산화물 트랜지스터를 포함함으로써, 트랜지스터의 문턱 전압 쉬프트 마진 확보가 가능하므로 게이트 구동 회로의 신뢰성을 향상시킬 수 있다.
도 6은 본 명세서의 다른 실시예에 따른 게이트 구동 회로의 회로도이다. 본 명세서의 다른 실시예에 따른 게이트 구동 회로에 제공되는 신호들의 파형도는 도 5가 동일하게 적용된다. 도 5의 신호들에 대한 중복되는 설명은 생략한다.
도 6은 도 4와 마찬가지로 n번째 픽셀 라인에 입력되는 스캔 신호를 출력하는 제n 스캔 신호 생성 회로이다. 제n 스캔 신호 생성 회로는 제1 스캔 신호(Scan1(n)) 및 제2 스캔 신호(Scan2(n)) 모두를 출력하는 단일 회로이다. 제n 스캔 신호 생성 회로에는 스타트 클럭 신호(GCLK), 제1 출력 클럭 신호(OCLK1), 및 제2 출력 클럭 신호(OCLK2)를 포함하고, 정전압들은 로우 전압(VGL) 및 하이 전압(VGH)을 포함한다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로는 제1 풀다운 회로, 제1 풀업 회로, 제2 풀다운 회로, 제2 풀업 회로, Q 노드 제어 회로, QB1 노드 제어 회로, QB2 노드 제어 회로를 포함한다. 또한, 본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로는 p형 트랜지스터들을 포함한다. 제n 스캔 신호 생성 회로를 구성하는 트랜지스터들은 전압을 스위칭하는 스위칭 트랜지스터들이므로 소스 전극과 드레인 전극은 상황에 따라 서로 바뀔 수도 있다.
제1 풀다운 회로는 Q 노드의 전압에 의해 제어되어 제1 출력 노드(O1)로 로우 전압(VGL)을 출력하고, 제1 풀업 회로는 QB1 노드의 전압에 의해 제어되어 제1 출력 노드(O1)에 하이 전압(VGH)을 출력한다.
제1 풀다운 회로는 제1 풀다운 트랜지스터(Td61) 및 제1 커패시터(C61)를 포함한다. 제1 풀다운 트랜지스터(Td61)는 p형 트랜지스터이고, 게이트 전극은 Q 노드에 연결되며, 소스 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 드레인 전극은 제1 출력 노드(O1)에 연결된다. 제1 커패시터(C61)의 제1 전극은 Q 노드에 연결되고, 제2 전극은 제1 출력 노드(O1)에 연결된다.
제1 풀업 회로는 제1 풀업 트랜지스터(Tu61) 및 제2 커패시터(C62)를 포함한다. 제1 풀업 트랜지스터(Tu61)는 p형 트랜지스터이고, 게이트 전극은 QB1 노드에 연결되며, 소스 전극은 하이 전압(VGH)이 제공되는 배선에 연결되고, 드레인 전극은 제1 출력 노드(O1)에 연결된다. 제2 커패시터(C62)의 제1 전극은 QB1 노드에 연결되고, 제2 전극은 하이 전압(VGH)이 제공되는 배선에 연결된다.
제2 풀다운 회로는 Q 노드의 전압에 의해 제어되어 제2 출력 노드(O2)에 로우 전압(VGL)을 출력하고, 제2 풀업 회로는 QB2 노드의 전압에 의해 제어되어 제2 출력 노드(O2)에 제1 출력 클럭 신호(OCLK1)를 출력한다.
제2 풀다운 회로는 제2 풀다운 트랜지스터(Td62)를 포함한다. 제2 풀다운 트랜지스터(Td62)는 p형 트랜지스터이고, 게이트 전극은 Q 노드에 연결되며, 소스 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 드레인 전극은 제2 출력 노드(O2)에 연결된다.
제2 풀업 회로는 제2 풀업 트랜지스터(Tu62) 및 제3 커패시터(C43)를 포함한다. 제2 풀업 트랜지스터(Tu62)는 p형 트랜지스터이고, 게이트 전극은 QB2 노드에 연결되며, 소스 전극은 제1 출력 클럭 신호(OCLK1)이 제공되는 배선에 연결되고, 드레인 전극은 제2 출력 노드(O2)에 연결된다. 제3 커패시터(C43)의 제1 전극은 QB2 노드에 연결되고, 제2 전극은 제2 출력 클럭 신호(OCLK2)가 제공되는 배선에 연결된다.
Q 노드 제어 회로는 Q 노드를 충전 또는 방전시키기 위한 회로로, 스타트 신호(Scan1(n-1))를 이용하여 Q 노드에 하이 전압 또는 로우 전압을 인가한다.
Q 노드 제어 회로는 제1 트랜지스터(T61) 및 제2 트랜지스터(T62)를 포함한다. 제1 트랜지스터(T61)는 p형 트랜지스터이고, 제1 트랜지스터(T61)의 게이트는 스타트 클럭 신호(GCLK)가 제공되는 배선에 연결되고, 소스 전극은 스타트 신호인 제n-1 스캔 신호 생성 회로로부터 출력되는 제1 스캔 신호(Scan1(n-1))가 제공되는 배선에 연결되며, 드레인 전극은 Q1 노드에 연결된다. 제1 트랜지스터(T61)는 스타트 클럭 신호(GCLK)에 의해 제어되어 제n-1 스캔 신호 생성 회로로부터 출력되는 제1 스캔 신호(Scan1(n-1))를 Q1 노드에 인가한다. 그리고, 제2 트랜지스터(T62)는 p형 트랜지스터이고, 제2 트랜지스터(T62)의 게이트 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 소스 전극은 Q1 노드에 연결되며, 드레인 전극은 Q 노드에 연결된다. 제2 트랜지스터(T62)는 로우 전압(VGL)에 의해 항상 턴-온 상태를 유지하며 Q1 노드와 Q 노드를 전기적으로 연결시킨다. 본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 Q 노드 제어 회로는 스타트 클럭 신호(GCLK)에 의해 스타트 신호(Scan1(n-1))를 Q 노드에 인가한다.
QB1 노드 제어 회로는 QB1 노드를 충전 또는 방전시키기 위한 회로로, Q2 노드, 스타트 클럭 신호(GCKL), 및 스타트 신호(Scan1(n-1))를 이용하여 QB1 노드에 하이 전압 또는 로우 전압을 인가한다.
QB1 노드 제어 회로는 제3 트랜지스터(T63), 제4 트랜지스터(T64), 제5 트랜지스터(T65), 및 제3 커패시터(C63)를 포함한다. 제3 트랜지스터(T63)는 p형 트랜지스터이고, 제3 트랜지스터(T63)의 게이트는 스타트 신호(Scan1(n-1))가 제공되는 배선에 연결되고, 소스 전극은 하이 전압(VGH)이 제공되는 배선에 연결되며, 드레인 전극은 Q2 노드에 연결된다. 제3 트랜지스터(T63)는 스타트 신호(Scan1(n-1))에 의해 제어되어 하이 전압(VGH)을 Q2 노드에 인가한다.
제4 트랜지스터(T64)는 p형 트랜지스터이고, 제4 트랜지스터(T64)의 게이트 전극은 Q2 노드에 연결되고, 소스 전극은 스타트 클럭 신호(GCLK)가 제공된는 배선에 연결되며, 드레인 전극은 QB1 노드에 연결된다. 제4 트랜지스터(T64)는 Q2 노드에 의해 제어되어 스타트 클럭 신호(GCLK)을 QB1 노드에 인가한다.
제5 트랜지스터(T65)는 p형 트랜지스터이고, 제5 트랜지스터(T65)의 게이트 전극은 Q1 노드에 연결되고, 소스 전극은 하이 전압(VGH)이 제공되는 배선에 연결되고, 드레인 전극은 QB1 노드에 연결된다. 제5 트랜지스터(T65)는 Q1 노드에 의해 제어되어 하이 전압(VGH)을 QB1 노드에 인가한다.
제3 커패시터(C63)의 제1 전극은 스타트 클럭 신호(GCLK)에 연결되고 제2 전극은 Q2 노드에 연결된다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 QB1 노드 제어 회로는 스타트 신호(Scan1(n-1)), 스타트 클럭 신호(GCKL), 및 Q1 노드를 이용하여 QB1 노드의 전압을 조절할 수 있다.
QB2 노드 제어 회로는 QB2 노드를 충전 또는 방전시키기 위한 회로로, Q 노드의 전압에 따라 QB2 노드에 QB1 노드의 전압을 인가한다.
QB2 노드 제어 회로는 제6 트랜지스터(T66), 제7 트랜지스터(T67), 및 제4 커패시터(C64)를 포함한다. 제6 트랜지스터(T66)는 p형 트랜지스터이고, 제6 트랜지스터(T66)의 게이트는 Q 노드에 연결되고, 소스 전극은 QB1 노드에 연결되며, 드레인 전극은 QB3 노드에 연결된다. 제6 트랜지스터(T66)는 Q 노드에 의해 제어되어 QB1 노드의 전압을 QB3 노드에 인가한다.
제7 트랜지스터(T67)는 p형 트랜지스터이고, 제7 트랜지스터(T67)의 게이트 전극은 로우 전압(VGL)이 제공되는 배선에 연결되고, 소스 전극은 QB3 노드에 연결되며, 드레인 전극은 QB2 노드에 연결된다. 제7 트랜지스터(T67)는 로우 전압(VGL)에 의해 항상 턴-온 상태를 유지하며 제6 트랜지스터(T66)의 소스 전극과 QB2 노드를 전기적으로 연결시킨다.
제4 커패시터(C64)의 제1 전극은 QB2 노드에 연결되고, 제2 전극은 제2 출력 클럭 신호(OCLK2)가 제공되는 배선에 연결된다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 QB2 노드 제어 회로는 Q 노드 및 QB1 노드를 이용하여 QB2 노드의 전압을 조절할 수 있다.
이하에서는 본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 스캔 신호 생성 회로에 입력되는 신호들 및 이에 따른 각 구성요소들(구동 회로)의 동작에 대해 설명한다.
스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환될 때를 제1 지점(t1)이라고 하면, 제1 지점(t1)에서 제1 트랜지스터(T61)가 턴-온되어 n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))가 Q 노드에 인가된다. 이 경우, n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))는 하이 전압이므로 Q 노드는 하이 전압의 상태가 된다. Q 노드의 하이 전압에 의해 제1 풀다운 트랜지스터(Td61), 제6 트랜지스터(T66), 및 제2 풀다운 트랜지스터(Td62)가 턴-오프된다. 그리고, Q1 노드의 하이 전압에 의해 제5 트랜지스터(T65)가 턴-오프된다. 그리고, n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))에 의해 제3 트랜지스터(T63)가 턴-오프된다.
제1 지점(t1)에서 스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환되면서 제3 커패시터(C63)의 커플링 현상으로 인해 플로팅 상태인 Q2 노드의 전압이 낮아진다. 이에 따라, 제4 트랜지스터(T64)가 턴-온되어 스타트 클럭 신호(GCLK)의 로우 전압이 QB1 노드에 인가된다. QB1 노드의 로우 전압에 의해 제1 풀업 트랜지스터(Tu61)가 턴-온되어 하이 전압(VGH)을 제1 출력 노드(O1)로 출력한다. 그리고, 제2 커패시터(C62)는 스타트 클럭 신호(GCLK)가 하이 전압이 되고 제4 트랜지스터(T64)가 턴-오프되더라도 QB1 노드의 전압이 로우 전압을 유지하게 한다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환되는 펄스 엣지에 동기되어 하이 전압(VGH)이 제1 스캔 신호(Scan1(n))로써 n번째 픽셀 라인에 제공된다.
이어서, 제1 출력 클럭 신호(OCLK1)가 로우 전압에서 하이 전압으로 전환되고, 제2 출력 클럭 신호(OCLK2)가 로우 전압일 때를 제2 지점(t2)이라고 하면, 제2 지점(t2)에서 제2 출력 클럭 신호(OCLK2)가 하이 전압에서 로우 전압으로 전환되면서 제4 커패시터(C64)의 커플링 현상으로 인해 플로팅 상태인 QB2 노드의 전압이 낮아진다. 이에 따라, 제2 풀업 트랜지스터(Tu62)가 턴-온되어 제1 출력 클럭 신호(OCLK1)의 하이 전압이 제2 출력 노드(O2)로 출력한다. 그리고, Q 노드에 의해 제2 풀다운 트랜지스터(Td62)는 턴-오프 상태를 유지한다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 제1 출력 클럭 신호(OCLK1)가 로우 전압에서 하이 전압으로 전환되는 펄스 엣지에 동기되어 제1 출력 클럭 신호(OCLK1)가 제2 스캔 신호(Scan2(n))로써 n번째 픽셀 라인에 제공된다.
스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환되고, 제1 출력 클럭 신호(OCLK1)가 하이 전압에서 로우 전압으로 전환될 때를 제3 지점(t3)이라고 하면, 제3 지점(t3)에서 제1 트랜지스터(T61)가 턴-온되면서 n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))가 Q 노드에 인가된다. 이 경우, n-1번째 픽셀 라인에 제공되는 제1 스캔 신호(Scan1(n-1))의 전압은 로우 전압이므로 Q 노드도 로우 전압의 상태가 된다. Q 노드의 로우 전압에 의해 제1 풀다운 트랜지스터(Td61)가 턴-온되어 로우 전압(VGL)이 제1 출력 노드(O1)로 출력된다.
Q 노드는 Q1 노드와 동일 전압이므로 Q1 노드의 로우 전압에 의해 제5 트랜지스터(T65)가 턴-온되고 하이 전압(VGH)을 QB1 노드로 인가한다. QB1 노드에 의해 제1 풀업 트랜지스터(Tu61)는 턴-오프된다.
Q 노드에 의해 제6 트랜지스터(T66) 및 제2 풀다운 트랜지스터(Td62)가 턴-온된다. 턴-온된 제6 트랜지스터(T66)에 의해 QB1 노드의 로우 전압은 QB2 노드에 인가되고 QB2 노드에 의해 제2 풀업 트랜지스터(Tu62)는 턴-온되어 제1 출력 클럭 신호(OCLK1)의 로우 전압이 제2 출력 노드(O2)로 출력된다. 그리고, 턴-온된 제2 풀다운 트랜지스터(Td62)에 의해 로우 전압(VGL)이 제2 출력 노드(O2)로 출력된다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 스타트 클럭 신호(GCLK)가 하이 전압에서 로우 전압으로 전환되는 펄스 엣지에 동기되어 로우 전압(VGL)이 제1 스캔 신호(Scan1(n))로써 n번째 픽셀 라인에 제공되고, 제1 출력 클럭 신호(OCLK1)가 하이 전압에서 로우 전압으로 전환되는 펄스 엣지에 동기되어 로우 전압(VGL)이 제2 스캔 신호(Scan2(n))로써 n번째 픽셀 라인에 제공된다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 제1 스캔 신호(Scan1(n))의 하이 전압의 펄스 폭은 Q 노드의 하이 전압의 펄스 폭에 대응된다. 즉, 제1 스캔 신호(Scan1(n))의 펄스 폭은 Q 노드의 펄스 폭과 동일하다.
본 명세서의 다른 실시예에 따른 스캔 신호 생성 회로에서 제2 스캔 신호(Scan2(n))의 하이 전압의 펄스 폭은 제1 출력 클럭 신호(OCLK1)의 하이 전압의 펄스 폭에 대응된다. 즉, 제2 스캔 신호(Scan2(n))의 펄스 폭은 제1 출력 클럭 신호(OCLK)의 펄스 폭과 동일하다.
본 명세서의 실시예에 따른 게이트 구동 회로 및 이를 이용한 전계발광 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 게이트 구동 회로에 있어서, 게이트 구동 회로는 Q 노드에 의해 제어되고 제1 출력 노드로 로우 전압을 전달하는 제1 풀다운 회로, QB1 노드에 의해 제어되고 제1 출력 노드로 하이 전압을 전달하는 제1 풀업 회로, QB1 노드의 전압을 QB2 노드에 전달하는 QB2 노드 제어 회로, Q 노드에 의해 제어되고 제2 출력 노드로 로우 전압을 전달하는 제2 풀다운 회로, 및 QB2 노드에 의해 제어되고 제2 출력 노드로 제1 출력 클럭 신호의 하이 전압을 전달하는 제2 풀업 회로를 포함한다. 제1 출력 노드로 출력되는 신호의 펄스 폭은 상기 Q 노드의 펄스 폭과 동일하고, 제2 출력 노드로 출력되는 신호의 펄스 폭은 제1 출력 클럭 신호의 펄스 폭과 동일하다. 이에 따라, 게이트 구동 회로의 신뢰성을 확보하고 전계발광 표시장치의 베젤을 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 제1 출력 노드로 출력되는 신호의 펄스 폭은 제2 출력 노드로 출력되는 신호의 펄스 폭의 두 배 이상일 수 있다.
본 명세서의 다른 특징에 따르면, 제2 출력 노드로 출력되는 하이 전압은 1 수평 기간일 수 있다.
본 명세서의 다른 특징에 따르면, 제2 출력 노드로 출력되는 신호는 제1 출력 클럭 신호의 펄스 엣지와 동기화될 수 있다.
본 명세서의 다른 특징에 따르면, QB2 노드 제어 회로는 제1 출력 클럭 신호에 의해 제어되고 QB1 노드 및 QB3 노드에 연결된 제1 n형 트랜지스터, 로우 전압에 의해 제어되어 QB3 노드와 QB2 노드에 연결된 p형 트랜지스터, 및 QB2 노드와 제2 출력 클럭 신호가 제공되는 배선에 연결된 커패시터를 포함할 수 있다.
본 명세서의 다른 특징에 따르면, Q 노드에 의해 제어되고 로우 전압이 제공되는 배선 및 QB1 노드에 연결된 제2 n형 트랜지스터를 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제1 n형 트랜지스터 및 제2 n형 트랜지스터는 산화물 트랜지스터이고, 제1 풀다운 회로, 제1 풀업 회로, 제2 풀다운 회로, 및 제2 풀업 회로에 포함된 트랜지스터는 p형 트랜지스터일 수 있다.
본 명세서의 다른 특징에 따르면, QB2 노드 제어 회로는 Q 노드에 의해 제어되고 QB1 노드 및 QB3 노드에 연결된 제1 트랜지스터, 로우 전압에 의해 제어되어 QB3 노드와 QB2 노드에 연결된 제2 트랜지스터, 및 QB2 노드와 제2 출력 클럭 신호가 제공되는 배선에 연결된 커패시터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 복수의 픽셀을 포함하는 복수의 픽셀 라인을 포함하는 표시 영역, 및 복수의 픽셀 라인에 게이트 신호를 제공하는 게이트 구동 회로를 포함하는 비표시 영역으로 구분되는 표시패널을 포함하고, 복수의 픽셀은 각각 픽셀 회로와 발광 소자를 포함하고, 픽셀 회로는 복수의 n형 트랜지스터를 포함하고, 게이트 구동 회로는 p형 트랜지스터를 포함한다. 픽셀 회로는 초기화 기간에서 턴-온되는 제1 트랜지스터, 샘플링 및 프로그래밍 기간에서 턴-온되는 제2 트랜지스터, 및 발광 기간에서 턴-온되는 제3 트랜지스터 및 제4 트랜지스터를 포함한다. 게이트 구동 회로는 제1 트랜지스터를 턴-온시키기 위한 제1 스캔 신호 및 제2 트랜지스터를 턴-온시키기 위한 제2 스캔 신호를 제공하며, 제1 스캔 신호 및 제2 스캔 신호는 이전 픽셀 라인에서 출력된 제1 출력 신호를 스타트 신호로 이용하고, 제1 스캔 신호와 동기된 스타트 클럭 신호 및 제2 스캔 신호와 동기된 제1 출력 클럭 신호에 의해 출력된다. 이에 따라, 게이트 구동 회로의 신뢰성을 확보하고 전계발광 표시장치의 베젤을 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 제1 출력 노드를 통해 제1 스캔 신호가 출력되고, 제2 출력 노드를 통해 제2 스캔 신호가 출력될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 전계발광 표시장치
110 : 표시패널
120 : 데이터 구동 회로
130 : 컨트롤러

Claims (18)

  1. Q 노드에 의해 제어되고 제1 출력 노드로 로우 전압을 전달하는 제1 풀다운 회로;
    QB1 노드에 의해 제어되고 상기 제1 출력 노드로 하이 전압을 전달하는 제1 풀업 회로;
    상기 QB1 노드의 전압을 QB2 노드에 전달하는 QB2 노드 제어 회로;
    상기 Q 노드에 의해 제어되고 제2 출력 노드로 로우 전압을 전달하는 제2 풀다운 회로; 및
    상기 QB2 노드에 의해 제어되고 상기 제2 출력 노드로 제1 출력 클럭 신호의 하이 전압을 전달하는 제2 풀업 회로를 포함하고,
    상기 제1 출력 노드로 출력되는 신호의 펄스 폭은 상기 Q 노드의 펄스 폭과 동일하고,
    상기 제2 출력 노드로 출력되는 신호의 펄스 폭은 상기 제1 출력 클럭 신호의 펄스 폭과 동일한, 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 제1 출력 노드로 출력되는 신호의 펄스 폭은 상기 제2 출력 노드로 출력되는 신호의 펄스 폭의 두 배 이상인, 게이트 구동 회로.
  3. 제1항에 있어서,
    상기 제2 출력 노드로 출력되는 하이 전압은 1 수평 기간인, 게이트 구동 회로.
  4. 제1항에 있어서,
    상기 제2 출력 노드로 출력되는 신호는 상기 제1 출력 클럭 신호의 펄스 엣지와 동기화된, 게이트 구동 회로.
  5. 제1항에 있어서,
    상기 QB2 노드 제어 회로는,
    상기 제1 출력 클럭 신호에 의해 제어되고 상기 QB1 노드 및 QB3 노드에 연결된 제1 n형 트랜지스터;
    상기 로우 전압에 의해 제어되어 상기 QB3 노드와 상기 QB2 노드에 연결된 p형 트랜지스터; 및
    상기 QB2 노드와 제2 출력 클럭 신호가 제공되는 배선에 연결된 커패시터를 포함하는, 게이트 구동 회로.
  6. 제5항에 있어서,
    상기 Q 노드에 의해 제어되고 상기 로우 전압이 제공되는 배선 및 상기 QB1 노드에 연결된 제2 n형 트랜지스터를 더 포함하는, 게이트 구동 회로.
  7. 제6항에 있어서,
    상기 제1 n형 트랜지스터 및 상기 제2 n형 트랜지스터는 산화물 트랜지스터이고,
    상기 제1 풀다운 회로, 상기 제1 풀업 회로, 상기 제2 풀다운 회로, 및 상기 제2 풀업 회로에 포함된 트랜지스터는 p형 트랜지스터인, 게이트 구동 회로.
  8. 제1항에 있어서,
    상기 QB2 노드 제어 회로는,
    상기 Q 노드에 의해 제어되고 상기 QB1 노드 및 QB3 노드에 연결된 제1 트랜지스터;
    상기 로우 전압에 의해 제어되어 상기 QB3 노드와 상기 QB2 노드에 연결된 제2 트랜지스터; 및
    상기 QB2 노드와 제2 출력 클럭 신호가 제공되는 배선에 연결된 커패시터를 포함하는, 게이트 구동 회로.
  9. 복수의 픽셀을 포함하는 복수의 픽셀 라인을 포함하는 표시 영역; 및
    상기 복수의 픽셀 라인에 게이트 신호를 제공하는 게이트 구동 회로를 포함하는 비표시 영역으로 구분되는 표시패널을 포함하고,
    상기 복수의 픽셀은 각각 픽셀 회로와 발광 소자를 포함하고,
    상기 픽셀 회로는 복수의 n형 트랜지스터를 포함하고,
    상기 게이트 구동 회로는 p형 트랜지스터를 포함하며,
    상기 픽셀 회로는,
    초기화 기간에서 턴-온되는 제1 트랜지스터;
    샘플링 및 프로그래밍 기간에서 턴-온되는 제2 트랜지스터; 및
    발광 기간에서 턴-온되는 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 게이트 구동 회로는 상기 제1 트랜지스터를 턴-온시키기 위한 제1 스캔 신호 및 상기 제2 트랜지스터를 턴-온시키기 위한 제2 스캔 신호를 제공하며,
    상기 제1 스캔 신호 및 상기 제2 스캔 신호는 이전 픽셀 라인에서 출력된 제1 출력 신호를 스타트 신호로 이용하고, 상기 제1 스캔 신호와 동기된 스타트 클럭 신호 및 상기 제2 스캔 신호와 동기된 제1 출력 클럭 신호에 의해 출력되는, 전계발광 표시장치.
  10. 제9항에 있어서,
    상기 스타트 클럭 신호의 펄스 폭은 상기 제1 출력 클럭 신호의 펄스 폭 보다 큰, 전계발광 표시장치.
  11. 제9항에 있어서,
    상기 제1 스캔 신호의 펄스 폭은 상기 제2 스캔 신호의 펄스 폭의 배수인, 전계발광 표시장치.
  12. 제9항에 있어서,
    상기 제1 스캔 신호의 펄스폭은 1 수평 기간인, 전계발광 표시장치.
  13. 제9항에 있어서,
    상기 게이트 구동 회로는,
    Q 노드에 의해 제어되고 제1 출력 노드로 로우 전압을 출력하는 제1 풀다운 회로;
    QB1 노드에 의해 제어되고 상기 제1 출력 노드로 하이 전압을 출력하는 제1 풀업 회로;
    상기 QB1 노드의 전압을 QB2 노드에 전달하는 QB2 노드 제어 회로;
    상기 Q 노드에 의해 제어되고 제2 출력 노드로 로우 전압을 출력하는 제2 풀다운 회로; 및
    상기 QB2 노드에 의해 제어되고 상기 제2 출력 노드로 상기 제1 출력 클럭 신호를 출력하는 제2 풀업 회로를 포함하는, 전계발광 표시장치.
  14. 제13항에 있어서,
    상기 제1 출력 노드를 통해 상기 제1 스캔 신호가 출력되고,
    상기 제2 출력 노드를 통해 상기 제2 스캔 신호가 출력되는, 전계발광 표시장치.
  15. 제13항에 있어서,
    상기 QB2 노드 제어 회로는,
    상기 제1 출력 클럭 신호에 의해 제어되고 상기 QB1 노드 및 QB3 노드에 연결된 제1 산화물 트랜지스터;
    상기 로우 전압에 의해 제어되어 상기 QB3 노드와 상기 QB2 노드에 연결된 다결정 트랜지스터; 및
    상기 QB2 노드와 제2 출력 클럭 신호가 제공되는 배선에 연결된 커패시터를 포함하는, 전계발광 표시장치.
  16. 제15항에 있어서,
    상기 Q 노드에 의해 제어되고 상기 로우 전압이 제공되는 배선 및 상기 QB1 노드에 연결된 제2 산화물 트랜지스터를 더 포함하는, 전계발광 표시장치.
  17. 제16항에 있어서,
    상기 제1 산화물 트랜지스터 및 상기 제2 산화물 트랜지스터는 n형 트랜지스터이고,
    상기 제1 풀다운 회로, 상기 제1 풀업 회로, 상기 제2 풀다운 회로, 및 상기 제2 풀업 회로에 포함된 트랜지스터는 p형 트랜지스터인, 전계발광 표시장치.
  18. 제13항에 있어서,
    상기 QB2 노드 제어 회로는,
    상기 Q 노드에 의해 제어되고 상기 QB1 노드 및 QB3 노드에 연결된 제1 트랜지스터;
    상기 로우 전압에 의해 제어되어 상기 QB3 노드와 상기 QB2 노드에 연결된 제2 트랜지스터; 및
    상기 QB2 노드와 제2 출력 클럭 신호가 제공되는 배선에 연결된 커패시터를 포함하는, 전계발광 표시장치.
KR1020210188335A 2021-12-27 2021-12-27 게이트 구동 회로 및 이를 이용한 전계발광 표시장치 KR20230099185A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210188335A KR20230099185A (ko) 2021-12-27 2021-12-27 게이트 구동 회로 및 이를 이용한 전계발광 표시장치
CN202210973626.5A CN116403532A (zh) 2021-12-27 2022-08-15 栅极驱动电路及使用该栅极驱动电路的电致发光显示装置
JP2022134573A JP2023097335A (ja) 2021-12-27 2022-08-26 ゲート駆動回路および電界発光表示装置
US17/979,516 US20230206825A1 (en) 2021-12-27 2022-11-02 Gate driving circuit and electroluminescence display device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210188335A KR20230099185A (ko) 2021-12-27 2021-12-27 게이트 구동 회로 및 이를 이용한 전계발광 표시장치

Publications (1)

Publication Number Publication Date
KR20230099185A true KR20230099185A (ko) 2023-07-04

Family

ID=86897006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210188335A KR20230099185A (ko) 2021-12-27 2021-12-27 게이트 구동 회로 및 이를 이용한 전계발광 표시장치

Country Status (4)

Country Link
US (1) US20230206825A1 (ko)
JP (1) JP2023097335A (ko)
KR (1) KR20230099185A (ko)
CN (1) CN116403532A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100931472B1 (ko) * 2008-06-11 2009-12-11 삼성모바일디스플레이주식회사 주사 구동부 및 이를 이용한 유기전계발광 표시장치
KR20150006732A (ko) * 2013-07-09 2015-01-19 삼성디스플레이 주식회사 구동 장치 및 이를 포함하는 표시 장치
US9824618B2 (en) * 2013-12-19 2017-11-21 Sharp Kabushiki Kaisha Display device and method for driving same
KR102367271B1 (ko) * 2017-07-28 2022-02-23 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 표시장치
JP7308655B2 (ja) * 2018-07-13 2023-07-14 株式会社半導体エネルギー研究所 表示装置、及び電子機器
CN109920387A (zh) * 2019-02-22 2019-06-21 合肥京东方卓印科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及其驱动方法和显示装置

Also Published As

Publication number Publication date
CN116403532A (zh) 2023-07-07
JP2023097335A (ja) 2023-07-07
US20230206825A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
TWI520142B (zh) 位移暫存器、該位移暫存器的驅動方法及平板顯示裝置
JP7071318B2 (ja) ゲート駆動部およびこれを用いた電界発光表示装置
KR20190018982A (ko) 게이트 구동회로와 이를 이용한 표시장치
KR20190020549A (ko) 게이트 구동회로 및 이를 이용한 표시장치와 그 구동 방법
US20140037043A1 (en) Gate driving circuit and display device using the same
US11610530B2 (en) Gate driving circuit and electroluminescence display apparatus including the same
US11538379B2 (en) Foldable display panel and driving method thereof, display device and electronic apparatus
US11205389B2 (en) Scan driver and display device having same
KR102203773B1 (ko) 표시패널과 이를 이용한 oled 표시 장치
CN114694577A (zh) 栅极驱动电路以及使用栅极驱动电路的电致发光显示装置
CN114664214A (zh) 栅极驱动电路和使用其的电致发光显示设备
KR102662343B1 (ko) 발광 표시 장치
KR20230099185A (ko) 게이트 구동 회로 및 이를 이용한 전계발광 표시장치
KR20230046712A (ko) 게이트 구동회로와 이를 포함한 표시장치
KR20220075737A (ko) 전계발광 표시장치
KR20160141346A (ko) 게이트 드라이버 및 이를 포함하는 액정표시장치
KR20220074700A (ko) 게이트 구동 회로 및 이를 이용한 전계발광 표시장치
KR20200065854A (ko) 유기발광 표시장치
KR102511046B1 (ko) 게이트 구동부 및 이를 이용한 전계발광 표시장치
KR102637825B1 (ko) 디스플레이 장치 및 구동 방법
KR102658432B1 (ko) 발광 제어 신호 발생부 및 이를 포함하는 발광 표시 장치
US20230044555A1 (en) Pixel and display apparatus including the same
KR20240106446A (ko) 게이트 구동부 및 이를 포함한 표시장치
KR20230000604A (ko) 표시장치와 그 픽셀 센싱 방법
KR20220075738A (ko) 전계발광 표시장치

Legal Events

Date Code Title Description
A201 Request for examination