JP7071318B2 - ゲート駆動部およびこれを用いた電界発光表示装置 - Google Patents

Description

本明細書は、駆動能力が向上したゲート駆動部およびこれを用いた電界発光表示装置に関するものである。

情報化技術が発達するにつれて、使用者と情報との間の接続媒体である表示装置の市場が拡大している。これにより、電界発光表示装置、液晶表示装置、有機発光表示装置、および量子ドット表示装置など、さまざまな形態の表示装置の使用が増加している。

その中で電界発光表示装置は、応答速度が速く、発光効率が高く、視野角が大きいという利点がある。一般的に、電界発光表示装置は、スキャン信号によってターンオンするトランジスタを用いて、データ電圧を駆動トランジスタのゲート電極に印加し、駆動トランジスタに供給されるデータ電圧をストレージコンデンサに充電する。そして、発光制御信号を用いて、ストレージコンデンサに充電されたデータ電圧を出力することによって、発光素子を発光させる。発光素子は、有機発光素子、無機発光素子を含むことができる。

電界発光表示装置には、ゲート信号およびデータ信号が供給され、ゲート信号は、スキャン信号およびエミッション信号を含む。電界発光表示装置は、エミッション信号と1つ以上のスキャン信号を用いて駆動する。一般的に、スキャン信号を生成するゲート駆動部は、ゲート信号を順次に出力するためのシフトレジスタ（shift register）を含むことができる。

映像を表示するための最小装置である表示パネルは、画素アレイ（pixel array）が配置され、映像を表示する表示領域と映像を表示しない非表示領域に区分することができる。ゲート駆動部は、チップオンフィルム（Chip On Film）またはチップオングラス（Chip On Glass）の形態で表示パネルに装着され、または、表示パネルの非表示領域であるベゼル領域に薄膜トランジスタの組み合わせで形成されるゲートインパネル（Gate In Panel、以下ＧＩＰ）の形態で具現されることもある。ＧＩＰ形態のゲート駆動部は、ゲートラインの数に対応してステージを備え、各ステージは、一対一で対応するゲートラインに供給されるゲートパルスを出力する。ゲートラインは、表示領域に配置された画素アレイにゲート信号を供給して、発光素子が発光するようにする。

したがって、画素アレイに正確な信号を伝達するために、ゲート駆動部の駆動能力の向上および信頼性を高めるための方法が模索されている。

特開２０１８－０１８０８２

前述したように、電界発光表示装置は、エミッション信号と１つ以上のスキャン信号を用いて駆動する。電界発光表示装置を駆動するためには、データ信号を走査するためのスキャン信号だけでなく、スキャン信号を走査する間、発光素子の発光を停止させるためのエミッション信号が必要である。

表示パネルの高解像度によるクロック信号およびエミッション信号の負荷の増加により動作マージンが減少してエミッション駆動回路の不良が発生し得る。また、ＧＩＰ形態のゲート駆動部は、電界発光表示装置のベゼル領域を拡大させることになる。

そこで、本明細書の発明者らは、前記した問題点を認識して、小さな面積に配置することができ、動作マージンおよび信頼性が向上したゲート駆動部およびこれを用いた電界発光表示装置を発明した。

本明細書の実施例に係る解決課題は、ゲート駆動部を構成するトランジスタの動作マージンを拡大し、信頼性を向上させたゲート駆動部およびこれを用いた表示装置を提供することである。

本明細書の実施例に係る解決課題は、表示パネルのベゼル領域を縮小化することができるゲート駆動部およびこれを用いた表示装置を提供することである。

本明細書の課題は、以上で言及した課題に限定されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解されるだろう。

本明細書の一実施例による電界発光表示装置において、電界発光表示装置は、エミッションラインに接続したサブピクセルおよびエミッションラインにエミッション信号を供給し、複数のステージで構成されエミッション駆動部を含む。複数のステージのうち、第ｋ（ｋは１以上の自然数）番目のステージは、それぞれＱノードおよび第２出力ノードによって制御されてエミッションラインに接続した第１出力ノードに電圧を提供するプルダウン部およびプルアップ部、第ｋ－１番目ステージの第１出力ノードの電圧または第１スタート信号が印加する第１制御部、第ｋ－１番目ステージの第２出力ノードの電圧または第２スタート信号が印加する第２制御部、第２出力ノードの電圧を制御するための第３制御部、および第２出力ノードによって制御される第４制御部を含む。そして、第１出力ノードはエミッションラインに接続する。これにより、ステージを構成する構成要素の動作マージンを拡大し、ゲート駆動部の信頼性を向上させることができる。また、ステージが占める面積を縮小して、ベゼル領域を減らすことができる。

本明細書の一実施例によってステージを含むゲート駆動部において、第ｋ（ｋは１以上の自然数）番目のステージは、第１出力ノードを制御するプルダウントランジスタおよびプルアップトランジスタ、第２出力ノードを制御する制御部を含み、第１出力ノードおよび第２出力ノードに印加された電圧は、第ｋ＋１番目のステージのスタート信号として印加される。制御部は、Ｑノードによって制御される第３トランジスタ、第１クロック信号によって制御される第４トランジスタ、ＱＢノードによって制御される第５トランジスタ、およびＱＢノードに一方の電極が接続して第２出力ノードに他方の電極が接続した第１コンデンサを含む。これにより、ステージを構成する構成要素の動作マージンを拡大し、ゲート駆動部の信頼性を向上させることができる。また、ステージが占める面積を縮小して、ベゼル領域を減らすことができる。

その他の実施例の詳細な事項は、詳細な説明および図に含まれている。

本明細書の実施例によると、ステージは、それぞれその前のステージから出力される２つの信号をスタート信号として用いることにより、ステージが占める面積を縮小させて、ベゼル領域を減らし、ステージを構成する構成要素の動作マージンを拡大することができる。

また、本明細書の実施例によると、コンデンサの両端に接続したトランジスタをダブルゲート型トランジスタで形成することにより、ステージを構成する回路の信頼性を向上させることができる。

また、本明細書の実施例によると、トランジスタを用いて、プルダウントランジスタを制御するＱノードを分割することにより、Ｑノードに形成される寄生容量を減少させ、プルダウン部に含まれるコンデンサを省略することができる。

また、本明細書の実施例によると、Ｑ’ノードと第６トランジスタの間に第１０トランジスタを配置することにより、第１クロック信号がターンオン電圧である場合、第１トランジスタを介して伝達されたターンオン電圧と第６トランジスタを介して伝達されたハイ電圧が衝突することを防止して、第３トランジスタが劣化して閾値電圧がシフトしても、第１トランジスタを介して入力した信号が正常に伝達されるようにする。

また、本明細書の実施例によると、第の出力信号ラインとハイ電圧ラインに接続した第４コンデンサは、第１出力信号がハイ電圧からロー電圧に変わる前でありながらＱＢノードがロー電圧からハイ電圧に変わるとき、第１コンデンサにより第２出力信号の電圧がハイ電圧になることを防止し、第２出力信号がロー電圧状態を維持して、第１出力信号がハイ電圧状態を維持できるようにする。

以上で解決しようとする課題、課題解決手段、効果に記載した明細書の内容が請求項の必須的な特徴を特定するものではなく、請求項の権利範囲は、明細書の内容に記載された事項によって制限されない。

本明細書の一実施例に係る電界発光表示装置のブロック図である。 本明細書の一実施例に係るゲート駆動部のブロック図である。 本明細書の一実施例に係るステージのブロック図である。 本明細書の第１実施例に係るステージの回路図である。 本明細書の第２実施例に係るステージの回路図である。 本明細書の第３実施例に係るステージの回路図である。 本明細書の一実施例に係るステージの駆動波形図である。

本発明の利点と特徴、そしてそれらを達成する方法は添付の図と共に詳細に後述する実施例を参照すれば明確になるだろう。しかし、本発明は、以下で開示する実施例に限定されるものではなく、異なる多様な形態で具現されるものであり、単に本実施例は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らしめるために提供するものであり、本発明は、請求項の範疇によって定義されるだけである。

本発明の実施例を説明するために図で開示した形状、大きさ、比率、角度、数などは例示的なものなので、本発明は、図に示した事項に限定されるものではない。明細書全体にわたって同一参照符号は同一の構成要素を指すことができる。また、本発明を説明するにおいて、関連する公知技術に対する詳細な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明は省略する。

本明細書で言及した「含む」、「有する」、「からなる」などが使用されている場合は、「～だけ」が使用されていない限り、他の部分が追加され得る。構成要素を単数で表現する場合に、特に明示的な記載事項がない限り、複数が含まれる場合を含む。

構成要素を解釈するに当たり、別途の明示的な記載がなくても誤差の範囲を含むものと解釈する。

位置関係の説明である場合には、例えば、「～上に」、「～の上部に」、「～の下部に」、「～の隣に」などで2つの部分の位置関係が説明されている場合は、「すぐに」または「直接」が使用されていない以上、二つの部分の間に1つ以上の他の部分が位置することもできる。

時間の関係に対する説明である場合には、例えば、「～の後」、「～に続いて」、「～次に」、「～前に」などで時間的前後関係が説明されている場合は、「すぐに」または「直接」が使用されていない以上、連続していない場合も含むことができる。

本明細書いくつかの実施例のそれぞれの特徴が部分的または全体的に互いに結合または組み合わせ可能で、技術的に様々な連動および駆動が可能であり、各実施例が互い対して独立して実施可能であり得、関連の関係で一緒に実施することもできる。

本明細書で表示パネルの基板上に形成されるゲート駆動部は、ｎ型またはｐ型のトランジスタで具現することができる。例えば、トランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造のトランジスタで具現することができる。トランジスタは、ゲート電極、ソース電極、およびドレイン電極を含む３電極素子である。ソース電極は、キャリア（carrier）をトランジスタに供給する。トランジスタ内でキャリアは、ソースから移動を開始する。ドレイン電極は、トランジスタからキャリアが外部に出る電極である。

例えば、トランジスタのキャリアは、ソース電極からドレイン電極に移動する。ｎ型トランジスタの場合には、キャリアが電子であるため、ソース電極からドレイン電極に移動できるように、ソース電極の電圧がドレイン電極の電圧よりも低い電圧を有する。ｎ型トランジスタで電子がソース電極からドレイン電極の方に移動するので、電流の方向は逆にドレイン電極からソース電極の方向である。ｐ型トランジスタの場合には、キャリアが正孔であるため、ソース電極からドレイン電極に正孔が移動できるように、ソース電極の電圧がドレイン電極の電圧よりも高い。ｐ型トランジスタの正孔がソース電極からドレイン電極の方に移動するので、電流の方向は、ソース電極からドレイン電極の方向である。トランジスタのソース電極とドレイン電極は、固定されたものではなく、トランジスタのソース電極とドレイン電極は、印加電圧によって変更することができる。したがって、ソース電極およびドレイン電極は、それぞれ第１電極および第２電極または第２電極および第１電極として言及することができる。

以下では、ゲートオン電圧（gate on voltage）はトランジスタがターンオン（turn-on）することができるゲート信号の電圧であり、ゲートオフ電圧（gate off voltage）はトランジスタがターンオフ（turn-off）することができる電圧である。例えば、ｐ型トランジスタでゲートオン電圧はロジックロー電圧（ＶＬ）であり得、ゲートオフ電圧はロジックハイ電圧（ＶＨ）であり得る。ｎ型トランジスタでゲートオン電圧は、ロジックハイ電圧であり得、ゲートオフ電圧はロジックロー電圧であり得る。

以下、添付の図を参照して、本明細書の実施例に係るゲート駆動部およびこれを用いた電界発光表示装置について説明することにする。

図1は、本明細書の一実施例に係る電界発光表示装置のブロック図である。

図１を参考にすると、電界発光表示装置１００は、映像処理部１１０、タイミング制御部１２０、ゲート駆動部１３０、データ駆動部１４０、表示パネル１５０、および電源供給部１８０を含む。

映像処理部１１０は、外部から供給された映像データおよび各種装置を駆動するための駆動信号などを出力する。映像処理部１１０から出力される駆動信号には、データイネーブル信号、垂直同期信号、水平同期信号、およびクロック信号が含まれ得る。

タイミング制御部１２０は、映像処理部１１０から供給された映像データおよび駆動信号などが供給される。タイミング制御部１２０は、駆動信号に基づいて、ゲート駆動部１３０の動作タイミングを制御するためのゲートタイミング制御信号（ＧＤＣ）、データ駆動部１４０の動作タイミングを制御するためのデータタイミング制御信号（ＤＤＣ）、および表示パネル１５０に表示しようとする映像の輝度情報を含んだデータ信号（ＤＡＴＡ）を出力する。

ゲート駆動部１３０は、タイミング制御部１２０から供給されたゲートタイミング制御信号（ＧＤＣ）に応答して、スキャン信号を出力する。ゲート駆動部１３０は、ゲートライン（GL1,...,GLn）を介してゲート信号を出力する。ゲート駆動部１３０は、ＩＣ（integrated circuit）形態で形成することができ、表示パネル１５０に内蔵されたＧＩＰ（gate in panel）形態で形成することもできる。ゲート駆動部１３０は、表示パネル１５０の左側および右側にそれぞれ配置したり、いずれか一方に配置したりすることもできる。ゲート駆動部１３０は、複数のステージからなる。例えば、ゲート駆動部１３０の第１ステージは、表示パネル１５０の第１ゲートラインに印加させる第１ゲート信号を出力する。

データ駆動部１４０は、タイミング制御部１２０から供給されたデータのタイミング制御信号（ＤＤＣ）に応答して、データ電圧を出力する。データ駆動部１４０は、タイミング制御部１２０から供給されたデジタル形態のデータ信号（ＤＡＴＡ）をサンプリングしてラッチ（latch）してガンマ基準電圧に基づいたアナログ形態のデータ信号に変換する。データ駆動部１４０は、データライン（DL1,...,DLm）を介してデータ信号を出力する。データ駆動部１４０は、IC（integrated circuit）形態で表示パネル１５０上に形成するか、表示パネル１５０にチップオンフィルム（Chip On Film）形態で形成することもできる。

電源供給部１８０は、高電位電源電圧（ＶＤＤ）と低電位電源電圧（ＶＳＳ）などを出力する。電源供給部１８０から出力された高電位電源電圧（ＶＤＤ）と低電位電源電圧（ＶＳＳ）などは、表示パネル１５０に供給される。高電位電源電圧（ＶＤＤ）は、高電位電源ラインを介して表示パネル１５０に供給され、低電位電源電圧（ＶＳＳ）は、低電位電源ラインを介して表示パネル１５０に供給される。電源供給部１８０から出力した電圧は、ゲート駆動部１３０やデータ駆動部１４０で使用することもできる。

表示パネル１５０は、ゲート駆動部１３０および、データ駆動部１４０から供給されたゲート信号およびデータ信号、そして電源供給部１８０から供給された電源電圧に対応して映像を表示する。表示パネル１５０は、映像を表示することができるように動作するピクセルアレイを含み、ピクセルアレイは、サブピクセル（ＳＰ）で構成される。

表示パネル１５０は、サブピクセル（ＳＰ）が配置された表示領域（ＤＡ）と表示領域（ＤＡ）の外郭に各種信号ラインやパッドなどが形成される非表示領域を含む。表示領域（ＤＡ）は、映像が表示される領域であるため、サブピクセル（ＳＰ）が位置する領域であり、非表示領域は、映像が表示されない領域であるため、サブピクセル（ＳＰ）が位置していないが、ダミーピクセルは、位置することができる。また、非表示領域には、ゲート駆動部１３０および、データ駆動部１４０が位置することができる。

表示領域（ＤＡ）は、複数のサブピクセル（ＳＰ）を含み、それぞれのサブピクセル（ＳＰ）が表示する階調に基づいて映像を表示する。それぞれのサブピクセル（ＳＰ）は、カラムライン（column line）に沿って配列されるデータライン（ＤＬ）と接続し、ピクセルライン（pixel line）またはローライン（row line）に沿って配列されるゲートラインに接続する。同じピクセルラインに位置するサブピクセル（ＳＰ）は、同一のゲートラインを共有し、同時に駆動する。そして、第１ゲートラインに接続したサブピクセル（ＳＰ）を第１サブピクセルと定義し、第ｎゲートラインに接続したサブピクセル（ＳＰ）を第ｎサブピクセルにと定義するとき、第１サブピクセルから第ｎサブピクセルは、順次に駆動する。

サブピクセル（ＳＰ）は、マトリックス形態に配置して画素アレイを構成するが、これに限定されない。サブピクセル（ＳＰ）は、マトリックス形態以外に、サブピクセル（ＳＰ）を共有する形態、ストライプ（stripe）形態、ダイヤモンド（diamond）形態など多様な形態で配置することができる。

サブピクセル（ＳＰ）は、赤色サブピクセル、緑色サブピクセル、および青色サブピクセルを含むか、または赤色サブピクセル、緑色サブピクセル、青色サブピクセル、および白色サブピクセルを含むことができる。サブピクセル（ＳＰ）は、発光特性によって、一つ以上の異なる発光面積を有することもできる。

図２は、本明細書の一実施例に係るゲート駆動部のブロック図である。詳細には、図２は、本明細書の一実施例に係るゲート駆動部およびゲート駆動部から出力される信号が印加されるピクセルのラインを示している。

前述したように、表示パネル１５０は、サブピクセル（ＳＰ）を基に映像を表示する表示領域（ＤＡ）と信号ラインや駆動部などが位置して映像を表示しない非表示領域（ＮＤＡ）を含む。

サブピクセル（ＳＰ）は、発光素子および発光素子のアノードに印加される電流量を制御するピクセル駆動回路を含む。ピクセル駆動回路は、発光素子に一定の電流が流れるように電流量を制御する駆動トランジスタを含むことができる。発光素子は、発光期間に発光し、発光期間以外の期間には発光しない。発光期間以外の期間には、ピクセル駆動回路が初期化され、スキャン信号がピクセル駆動回路に入力し、プログラミングおよびピクセル駆動回路の補償期間などを行なうことができる。例えば、ピクセル駆動回路の補償は、駆動トランジスタのしきい値電圧補償であり得る。発光期間以外の期間には、発光素子が特定の輝度で発光することができる電流が一定に供給されないので、発光素子が発光しないようにしなければならない。例えば、発光素子が発光しないようにすることができる方法としては、発光素子のアノードと駆動トランジスタとの間にエミッショントランジスタを接続することができる。エミッショントランジスタは、エミッションラインに接続してエミッション駆動部から出力するエミッション信号によって制御される。発光期間でエミッション信号は、ターンオン電圧であり、発光期間以外の期間でエミッション信号は、ターンオフ電圧であり得る。

表示パネル１５０に含まれたサブピクセル（ＳＰ）を駆動するためのゲート信号は、スキャン信号およびエミッション信号を含む。したがって、ゲート駆動部１３０は、スキャン信号を印加する駆動部およびエミッション信号を印加する駆動部を別々に含むことができる。スキャン信号は、スキャンラインを介してサブピクセル（ＳＰ）に印加され、エミッション信号はエミッションラインを介してサブピクセル（ＳＰ）に印加される。

図２のゲート駆動部１３０は、エミッション信号を印加する駆動部のみを表示する。本明細書によるゲート駆動部１３０は、第１ステージ（ＥＭ（１））から第ｎステージ（ＥＭ（ｎ））を含む。図２では、第ｋステージ（ＥＭ（ｋ））を例として説明する。この場合には、ｋは自然数であり、１＜ｋ≦ｎである。

ゲート駆動部１３０は、第ｋステージ（ＥＭ（ｋ））に入力する第１クロック信号（ＣＬＫ１）、第２クロック信号（ＣＬＫ２）、ロー電圧（ＶＬ）、ハイ電圧（ＶＨ）、およびスタート電圧（ＶＳＴ）が印加される配線を含む。たとえば、ロー電圧（ＶＬ）は－８Ｖから－７Ｖであり、エミッションハイ電圧（ＶＥＨ）は、７Ｖから８Ｖであり得る。第ｋステージ（ＥＭ（ｋ））は、第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）に対応してスタート電圧（ＶＳＴ）をシフトしながらエミッション信号を第ｋピクセルライン（Ｈ（ｋ））に提供する。この場合には、スタート電圧（ＶＳＴ）は、第１ステージ（ＥＭ（１））に入力し、第２ステージ（ＥＭ（２））から第ｎステージ（ＥＭ（ｎ））は、その前のステージから出力するエミッション信号をスタート信号として入力することによって動作する。例えば、第ｋステージ（ＥＭ（ｋ））の第１出力信号（ＯＵＴ１）は、第ｋ＋１ステージ（ＥＭ（ｋ＋１））のスタート信号として入力し、第ｋピクセルライン（Ｈ（ｋ））に入力する。第ｋ＋１ステージ（ＥＭ（ｋ＋１））は、第ｋ＋１ピクセルライン（Ｈ（ｋ＋１））にエミッション信号を提供する。そして、第ｋステージ（ＥＭ（ｋ））の第２出力信号（ＯＵＴ２）は、第ｋ＋１ステージ（ＥＭ（ｋ＋１））のスタート信号として入力する。第ｋ＋１ステージ（ＥＭ（ｋ＋１））は、第ｋステージ（ＥＭ（ｋ））から出力する２つの信号をスタート信号として用いることにより、ステージが占める面積を縮小して、ベゼル領域を減らし、ステージに含まれた構成要素の動作マージンを拡大することができる。同様に、第ｋ＋２ステージ（ＥＭ（ｋ＋２））は、第ｋ＋１ステージ（ＥＭ（ｋ＋１））から出力される２つの信号をスタート信号として用いる。第ｋ＋２ステージ（ＥＭ（ｋ＋２））は、第ｋ＋２ピクセルライン（Ｈ（ｋ＋２））にエミッション信号を提供する。

第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）は、それぞれハイ電圧とロー電圧の間をスイングし、互いに反対の位相であり得る。この場合には、第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）は、互いに逆の位相であるが、クロック周期の違いがあり得る。例えば、第１クロック信号（ＣＬＫ１）のクロック周期は、第２クロック信号（ＣＬＫ２）のクロック周期より長い場合もある。そして、図２では、ゲート駆動部１３０に入力する第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の２相の回路を示したが、これに限定されない。

図３は、本明細書の一実施例に係るステージのブロック図である。図３は、ゲート駆動部１３０を構成する第ｋステージ（ＥＭ（ｋ））を例として説明する。この場合には、ステージはエミッションステージであり得る。

図３を参照すると、第ｋステージ（ＥＭ（ｋ））は、プルダウン部１１は、プルアップ部１２、Ｑノード制御部１３、ＱＢノード制御部１４、Ｏ２ノード制御部１５、および出力信号安定化部１６を含む。

プルダウン部１１は、Ｑノード（Ｑ）の電圧に応答して、第１出力信号（ＯＵＴ１）を出力し、プルアップ部１２は、Ｏ２ノード（Ｏ２）の電圧に応答して、第１出力信号（ＯＵＴ１）をターンオフ電圧で制御する。第１出力信号（ＯＵＴ１）は、Ｏ１ノード（Ｏ１）に印加され、第ｋピクセルラインに印加される。ここで、Ｏ２ノード（Ｏ２）に対する説明は後述することにする。Ｑノード（Ｑ）は、第１ノードと称することもできる。Ｏ２ノードは、第２ノードと称することができ、Ｏ１ノードは、第３ノードと称することができる。

Ｑノード制御部１３は、Ｑノード（Ｑ）を充電または放電させるための構成要素であり、第ｋ－１ステージ（ＥＭ（ｋ－１））の第１出力信号（ＯＵＴ１（ｋ－１））をスタート信号として用いてＱノード（Ｑ）にターンオン電圧を印加する。第ｋ－１ステージ（ＥＭ（ｋ－１））は、第ｋ－１ピクセルライン（Ｈ（ｋ－１））にエミッション信号を提供する。Ｑノード制御部１３は、第１制御部と称することもできる。

ＱＢノード制御部１４は、ＱＢノード（ＱＢ）を充電または放電させるための構成要素であり、第ｋ－１ステージ（ＥＭ（ｋ－１））の第２出力信号（ＯＵＴ２（ｋ－１））をスタート信号として用いてＱＢノード（ＱＢ）にターンオン電圧を印加する。ＱＢノード制御部１４は、第２制御部と称することもできる。

Ｏ２ノード制御部１５は、Ｏ２ノード（Ｏ２）を充電または放電させるための構成要素であり、ＱＢノード（ＱＢ）に印加される信号の入力を受けてＯ２ノード（Ｏ２）に出力する。Ｑノード（Ｑ）がターンオフ電圧である間、ターンオン電圧をＯ２ノード（Ｏ２）に出力させ、Ｑノード（Ｑ）がターンオン電圧の間、ターンオフ電圧をＯ２ノード（Ｏ２）に出力させる。また、Ｑノード（Ｑ）の電圧がロー電圧である場合、Ｏ２ノード（Ｏ２）の電圧をハイ電圧に維持させる。Ｏ２ノード制御部１５は、第３制御部と称することもできる。

出力信号安定化部１６は、Ｏ２ノード（Ｏ２）の電圧によってＱノード（Ｑ）の電圧をハイ電圧に維持させることにより、第１出力信号（ＯＵＴ１）を安定化させる。出力信号安定化部１６は、第４制御部と称することもできる。

前述したように、ターンオフ電圧は、ターンオフ電圧が印加されるトランジスタの種類によって異なる。ターンオフ電圧は、ｐ型トランジスタの場合はハイ電圧であり、ｎ型トランジスタの場合はロー電圧である。そして、ターンオン電圧は、ｐ型トランジスタの場合はロー電圧であり、ｎ型トランジスタの場合はハイ電圧である。以下では、ｐ型トランジスタで構成された第ｋステージ（ＥＭ（ｋ））を例として説明する。

図４は、本明細書の第１実施例に係るステージの回路図である。図４は図３のブロック図を具体化した回路図であり、ゲート駆動部１３０を構成する第ｋステージ（ＥＭ（ｋ））を例として説明する。

図４を参照すると、第ｋステージ（ＥＭ（ｋ））は、プルダウン部１１、プルアップ部１２、Ｑノード制御部１３、ＱＢノード制御部１４、Ｏ２ノード制御部１５、および出力信号安定化部１６を含む。

Ｑノード制御部１３は、第１トランジスタ（Ｔ１）で構成される。第１トランジスタ（Ｔ１）のゲート電極は、第１クロック信号（ＣＬＫ１）が入力する第１クロック信号ラインに接続し、ソース電極は、第ｋ－１ステージの第１出力ノードに接続し、ドレイン電極はＱノード（Ｑ）に接続する。第１トランジスタ（Ｔ１）は、第１クロック信号（ＣＬＫ１）のターンオン電圧によってターンオンされ、第ｋ－１ステージの第１出力信号（ＯＵＴ１（ｋ－１））をＱノード（Ｑ）に提供する。

ＱＢノード調節部１４は、第２トランジスタ（Ｔ２）で構成される。第２トランジスタ（Ｔ２）のゲート電極は、第２クロック信号（ＣＬＫ２）が入力する第２クロック信号ラインに接続し、ソース電極は、第ｋ－１ステージの第２出力ノードに接続し、ドレイン電極はＱＢノード（ＱＢ）に接続する。第２トランジスタ（Ｔ２）は、第２クロック信号（ＣＬＫ２）のターンオン電圧によってターンオンされ、第ｋ－１ステージの第２出力信号（ＯＵＴ２（ｋ－１））をＱＢノード（ＱＢ）に提供する。

Ｏ２ノード制御部１５は、第３トランジスタ（Ｔ３）、第４トランジスタ（Ｔ４）、および第５トランジスタ（Ｔ５）で構成される。第３トランジスタ（Ｔ３）、第４トランジスタ（Ｔ４）、および第５トランジスタ（Ｔ５）は、直列に接続する。第３トランジスタ（Ｔ３）のドレイン電極は、第４トランジスタ（Ｔ４）のドレイン電極と接続し、第４トランジスタ（Ｔ４）のソース電極は、第５トランジスタ（Ｔ５）のドレイン電極と接続する。第３トランジスタ（Ｔ３）のゲート電極は、第１トランジスタ（Ｔ１）のドレイン電極と接続し、第４トランジスタ（Ｔ４）のゲート電極は、第１クロック信号ラインと接続し、第５トランジスタ（Ｔ５）のゲート電極は、ＱＢノード（ＱＢ）と接続する。そして、第３トランジスタ（Ｔ３）のソース電極は、ハイ電圧（ＶＨ）が入力するハイ電圧ラインに接続し、第５トランジスタ（Ｔ５）のソース電極はロー電圧（ＶＬ）が入力するロー電圧ラインに接続する。第１クロック信号（ＣＬＫ１）とＱＢノード（ＱＢ）の電圧がターンオン電圧の時に、ロー電圧（ＶＬ）をＯ２ノード（Ｏ２）に印加する。そして、Ｏ２ノード（Ｏ２）に印加した電圧は、第ｋ＋１ステージのスタート信号になる。この場合、第１コンデンサに接続して、他のトランジスタに比べて高いストレスを受ける第５トランジスタ（Ｔ５）をダブルゲート型トランジスタで形成することにより、第５トランジスタ（Ｔ５）の信頼性を向上させることができる。

Ｏ２ノード制御部１５は、第１コンデンサ（Ｃ１）をさらに含む。第１コンデンサ（Ｃ１）の第１電極はＯ２ノード（Ｏ２）に接続し、第２電極はＱＢノード（ＱＢ）に接続する。第１コンデンサ（Ｃ１）は、ロー電圧（ＶＬ）がＯ２ノード（Ｏ２）に印加された時、ブートストラップ現象によってＱＢノード（ＱＢ）の電圧をロー電圧（ＶＬ）よりも低い状態にして、第５トランジスタ（Ｔ５）が安定的にターンオン状態を維持できるようにする。第３トランジスタ（Ｔ３）は、Ｑノード（Ｑ）にロー電圧が提供された時、ターンオンして、ハイ電圧（ＶＨ）をＯ２ノード（Ｏ２）に印加する。

出力信号安定化部１６は、第６トランジスタ（Ｔ６）を含む。第６トランジスタ（Ｔ６）のゲート電極は、Ｏ２ノード（Ｏ２）に接続し、ソース電極はハイ電圧（ＶＨ）が入力するハイ電圧ラインに接続し、ドレイン電極はＱノード（Ｑ）に接続する。Ｏ２ノード（Ｏ２）にロー電圧を印加すると、第６トランジスタ（Ｔ６）がターンオンしてＱノード（Ｑ）にハイ電圧を印加する。第６トランジスタ（Ｔ６）は、プルダウン部１１をターンオフさせてＯ１ノード（Ｏ１）にターンオフ電圧が安定的に維持されるようにする。そして、第１コンデンサに接続して、他のトランジスタに比べて高いストレスを受ける第６トランジスタ（Ｔ６）をダブルゲート型トランジスタで形成することにより、第６トランジスタ（Ｔ６）の信頼性を向上できる。

出力信号安定化部１６は、第２コンデンサ（Ｃ２）をさらに含む。第２コンデンサ（Ｃ２）の第１電極はＱノード（Ｑ）に接続し、第２電極は第２クロック信号ラインに接続する。第２コンデンサ（Ｃ２）は、Ｑノード（Ｑ）がロー電圧の時にチャージポンピング（Charge Pumping）作用によってＱノード（Ｑ）の電圧をロー電圧状態に維持する。

プルダウン部１１は、第７トランジスタ（Ｔ７）を含む。第７トランジスタ（Ｔ７）のゲート電極はＱノード（Ｑ）に接続し、ソース電極はロー電圧ラインに接続し、ドレイン電極はＯ１ノード（Ｏ１）に接続する。Ｑノード（Ｑ）にロー電圧が入力すると、第７トランジスタ（Ｔ７）は、ターンオンしてロー電圧（ＶＬ）をＯ１ノード（Ｏ１）に印加する。Ｏ１ノード（Ｏ１）に印加された電圧は、第ｋステージの第１出力信号として第ｋピクセルラインに伝達される。プルダウン部１１は、第３コンデンサ（Ｃ３）をさらに含む。第３コンデンサ（Ｃ３）の第１電極はＱノード（Ｑ）に接続し、第２電極はＯ１ノード（Ｏ１）に接続する。第３コンデンサ（Ｃ３）は、ロー電圧（ＶＬ）がＯ１ノード（Ｏ１）に印加された時、ブートストラップ現象によってＱノード（Ｑ）の電圧をロー電圧（ＶＬ）よりも低い状態にして、第７トランジスタ（Ｔ７）が安定的にターンオン状態を維持できるようにする。

プルアップ部１２は、第８トランジスタ（Ｔ８）を含む。第８トランジスタ（Ｔ８）のゲート電極はＯ２ノード（Ｏ２）に接続し、ソース電極はハイ電圧ラインに接続し、ドレイン電極はＯ１ノード（Ｏ１）に接続する。Ｏ２ノード（Ｏ２）にロー電圧が提供されると、第８トランジスタ（Ｔ８）は、ターンオンして、ハイ電圧（ＶＨ）をＯ１ノード（Ｏ１）に印加する。

本明細書の第１実施例に係る第ｋステージに含まれたトランジスタの中でダブルゲート型トランジスタとして示された第５トランジスタ（Ｔ５）および第６トランジスタ（Ｔ６）だけでなく、第１トランジスタ（Ｔ１）、第２トランジスタ（Ｔ２）、第３トランジスタ（Ｔ３）、および第４トランジスタ（Ｔ４）もダブルゲート型トランジスタとして具現することにより、ゲート駆動部の信頼性を向上できる。

本明細書の第１実施例に係る第ｋステージは８つのトランジスタを含む比較的シンプルな回路構成と第ｋ－１ステージの出力信号二つを入力信号として用いることにより、ステージが占める面積を縮小してベゼル領域を減らし、ステージを構成する構成要素の動作マージンを拡大できる。

図５は、本明細書の第２実施例に係るステージの回路図である。図５は図３のブロック図を具体化した回路図であり、ゲート駆動部１３０を構成する第ｋステージ（ＥＭ（ｋ））を例に説明する。

図５は図４の回路図で、第９トランジスタ（Ｔ９）を追加することによって回路の信頼性が改善された構造である。したがって、図４と重複する構成要素については説明を省略、または簡単にできる。

図５を参照すると、第ｋステージ（ＥＭ（ｋ））は、プルダウン部１１’、プルアップ部１２、Ｑノード制御部１３、ＱＢノード制御部１４、Ｏ２ノード制御部１５、および出力信号安定化部１６７を含む。プルアップ部１２、Ｑノード制御部１３、ＱＢノード制御部１４、およびＯ２ノード制御部１５は、本明細書の第１実施例の構成と同じである。

出力信号安定化部１６’は、第６トランジスタ（Ｔ６’）および第９トランジスタ（Ｔ９）を含む。第９トランジスタ（Ｔ９）は、Ｑノード（Ｑ）に接続してＱノード（Ｑ）をＱノード（Ｑ）とＱ’ノード（Ｑ’）に分割する。第９トランジスタ（Ｔ９）のゲート電極は、ロー電圧ラインに接続することにより、第９トランジスタ（Ｔ９）は、ターンオン状態を維持する。第９トランジスタ（Ｔ９）のソース電極およびドレイン電極は、それぞれＱノード（Ｑ）およびＱ’ノード（Ｑ’）に接続する。Ｑノード（Ｑ）が分割されることにより、第６トランジスタ（Ｔ６’）のドレイン電極は、Ｑ’ノード（Ｑ’）に接続する。この場合、第９トランジスタ（Ｔ９）は、Ｑノード安定化部と称することができる。

Ｏ２ノード制御部１５に含まれてＱノード（Ｑ）に接続した第３トランジスタ（Ｔ３）と出力信号安定化部１６’に含まれた第６トランジスタ（Ｔ６’）は、しきい値電圧の劣化が他のトランジスタに比べて大きく発生する。これを解決するために、第９トランジスタ（Ｔ９）を追加してＱノード（Ｑ）を分割することによって、第３トランジスタ（Ｔ３）と第６トランジスタ（Ｔ６’）のしきい値電圧劣化レベルを緩和させて、ゲート駆動部の信頼性を向上できる。

本明細書の第２実施例では、プルダウン部１１’を構成する第７トランジスタ（Ｔ７）および第３コンデンサの中で第３コンデンサを省略できる。第９トランジスタ（Ｔ９）が省略された場合、Ｑノード（Ｑ）には、寄生容量が多く形成されるが、第９トランジスタ（Ｔ９）が追加されてＱノード（Ｑ）が分割され、Ｑノード（Ｑ）に形成される寄生容量が減少するからである。

本明細書の第２実施例に係る第ｋステージに含まれたトランジスタの中でダブルゲート型トランジスタとして示された第５トランジスタ（Ｔ５）および第６トランジスタ（Ｔ６’）だけでなく、第１トランジスタ（Ｔ１）、第２トランジスタ（Ｔ２）、第３トランジスタ（Ｔ３）、および第４トランジスタ（Ｔ４）もダブルゲート型トランジスタで具現することにより、ゲート駆動部の信頼性を向上させられる。

本明細書の第２実施例に係る第ｋステージは、第ｋ－１ステージの出力信号二つを入力信号として用いることにより、ステージが占める面積を縮小して、ベゼル領域を減らし、ステージを構成する構成要素の動作マージンを拡大できる。

図６は、本明細書の第３実施例に係るステージの回路図である。図５は図３のブロック図を具体化した回路図であり、ゲート駆動部１３０を構成する第ｋステージ（ＥＭ（ｋ））を例に説明する。

図６は、図５の回路図において、第１０トランジスタ（Ｔ１０）が追加されることで、トランジスタの動作マージンが拡大され、しきい値電圧のシフトによる動作不能の問題を改善できる。そして、第４コンデンサ（Ｃ４）が追加されることでＯ１ノード（Ｏ１）に印加される電圧の歪みの問題を改善できる。

以下、図６の説明の中で、図４または図５と重複する構成要素については説明を省略、または簡単にできる。

図６を参照すると、第ｋステージ（ＥＭ（ｋ））は、プルダウン部１１’、プルアップ部１２、Ｑノード制御部１３、ＱＢノード制御部１４、Ｏ２ノード制御部１５、および出力信号安定化部１６’を含む。

プルダウン部１１'、プルアップ部１２、Ｑノード制御部１３、ＱBノード制御部１４、およびＯ2ノード制御部１５は、本明細書の第２実施例の構成と同じである。

出力信号安定化部１６”は、第６トランジスタ（Ｔ６”）、第９トランジスタ（Ｔ９）、第１０トランジスタ（Ｔ１０）、第２コンデンサ（Ｃ２）、および第４コンデンサ（Ｃ４）を含む。この中で、第９トランジスタ（Ｔ９）および第２コンデンサ（Ｃ２）は、図５の構成要素と同じなので説明は省略する。

第１０トランジスタ１０のゲート電極は、第２クロック信号ラインに接続し、ソース電極は、第６トランジスタ（Ｔ６”）のドレイン電極に接続し、ドレイン電極は、Ｑ’ノード（Ｑ’）に接続する。そして、第６トランジスタ（Ｔ６”）のゲート電極は、Ｏ２ノード（Ｏ２）に接続し、ソース電極はハイ電圧ラインに接続し、ドレイン電極は、第１０トランジスタ（Ｔ１０）のソース電極に接続する。第１０トランジスタ（Ｔ１０）は、第１クロック信号（ＣＬＫ１）がターンオン電圧である場合、第１トランジスタ（Ｔ１）を介して伝達されたターンオン電圧と第６トランジスタ（Ｔ６”）を介して伝達されたハイ電圧が衝突することを防止して、第３トランジスタ（Ｔ３）が劣化してしきい値電圧がシフトしても、第１トランジスタ（Ｔ１）を介して第ｋ－１ステージの第１出力信号が正常に伝達されるようにする。

第４コンデンサ（Ｃ４）の第１電極はＯ２ノード（Ｏ２）に接続して、第２電極はハイ電圧線に接続する。第４コンデンサ（Ｃ４）は、Ｏ１ノード（Ｏ１）がハイ電圧からロー電圧に変わる前、ＱＢノード（ＱＢ）がロー電圧からハイ電圧に変わる時、第１コンデンサ（Ｃ１）によってＯ２ノード（Ｏ２）電圧がハイ電圧になることを防止し、Ｏ２ノード（Ｏ２）がロー電圧状態を維持してＯ１ノード（Ｏ１）がハイ電圧状態を維持できるようにする。この場合、第１０トランジスタ（Ｔ１０）および第４コンデンサ（Ｃ４）は、動作マージン拡大部と称することができる。

本明細書の第３実施例に係る第ｋステージに含まれたトランジスタの中でダブルゲート型トランジスタとして示されている第５トランジスタ（Ｔ５）および第６トランジスタ（Ｔ６）だけでなく、第１トランジスタ（Ｔ１）、第２トランジスタ（Ｔ２）、第３トランジスタ（Ｔ３）、第４トランジスタ（Ｔ４）、および第６トランジスタ（Ｔ６”）もダブルゲート型トランジスタとして具現することにより、ゲート駆動部の信頼性を向上させることができる。

本明細書の第３実施例に係る第ｋステージは、第ｋ－１ステージの出力信号二つを入力信号として用いることにより、ステージが占める面積を縮小して、ベゼル領域を減らし、ステージを構成する構成要素の動作マージンを拡大することができる。

図７は、本明細書の一実施例に係るステージの駆動波形図である。図７の波形図は、本明細書の第１実施例、第２実施例、および第３実施例にも同様に適用することができる。

図７、図４、図５、および図６を参照すると、第１期間（Ｐ１）で第ｋ－１ステージ（ＥＭ（ｋ－１））の第２出力信号（ＯＵＴ２（ｋ－１））と第２クロック信号（ＣＬＫ２）がロー電圧であるため、第２トランジスタ（Ｔ２）がターンオンされてＱＢノード（ＱＢ）にロー電圧を印加する。そして、ＱＢノード（ＱＢ）に印加されたロー電圧により第５トランジスタ（Ｔ５）がターンオンしてロー電圧（ＶＬ）を第５トランジスタのドレイン電極に印加する。

第２期間（Ｐ２）で第１クロック信号（ＣＬＫ１）がロー電圧であるため、第１トランジスタ（Ｔ１）および第４トランジスタ（Ｔ４）がターンオンし、第ｋ－１ステージの第１出力信号（ＯＵＴ１（ｋ－１））のハイ電圧がＱノード（Ｑ）に印加され、第５トランジスタ（Ｔ５）のドレイン電極のロー電圧がＯ２ノード（Ｏ２）に印加される。したがって、第２期間（Ｐ２）の間、第ｋステージの第２出力信号（ＯＵＴ２）はロー電圧である。そして、第１コンデンサ（Ｃ１）のブートストラップでＱＢノード（ＱＢ）はロー電圧よりも低くなるので、第５トランジスタ（Ｔ５）が安定的にターンオン状態を維持することができる。そして、Ｏ２ノード（Ｏ２）に印加されたロー電圧によって第８トランジスタがターンオンされるため、Ｏ１ノード（Ｏ１）にハイ電圧が印加される。したがって、第２期間（Ｐ２）の間、第ｋステージの第１出力信号（ＯＵＴ１）は、ハイ電圧である。

第ｋ－１ステージの第１出力信号（ＯＵＴ１（ｋ－１））および第２出力信号（ＯＵＴ２（ｋ－１））は、それぞれハイ電圧およびロー電圧が４水平期間維持され、これにより、第ｋステージの第１出力信号（ＯＵＴ１）および第２出力信号（ＯＵＴ２）は、それぞれハイ電圧およびロー電圧が４水平期間中維持される。

さらに、第１実施例および第２実施例の場合、第２期間（Ｐ２）を含む３水平期間の間Ｏ２ノード（Ｏ２）に印加されたロー電圧によって第６トランジスタ（Ｔ６、Ｔ６’）がターンオンしてＱノード（Ｑ）およびＱ’ノード（Ｑ’）にハイ電圧を印加することにより、第１出力信号（ＯＵＴ１）は、安定的にハイ電圧を出力できる。第３実施例の場合、第２期間（Ｐ２）を含む３水平期間の間Ｏ２ノード（Ｏ２）に印加されたロー電圧によって第６トランジスタ（Ｔ６”）がターンオンされるが、第１０トランジスタ（Ｔ１０）は第２クロック信号（ＣＬＫ２）がロー電圧の場合にのみターンオンするので、Ｑ’ノード（Ｑ’）にハイ電圧を間欠的に印加する。

第３期間（Ｐ３）で第ｋ－１ステージの第２出力信号（ＯＵＴ２（ｋ－１））がハイ電圧に変換されて、第２クロック信号（ＣＬＫ２）がロー電圧であるため、ハイ電圧がＱＢノード（ＱＢ）に印加される。そして、第５トランジスタ（Ｔ５）はターンオフする。

第４期間（Ｐ４）で、第ｋ－１ステージの第１出力信号（ＯＵＴ１（ｋ－１））および、第１クロック信号（ＣＬＫ１）がロー電圧であるため、第１トランジスタ（Ｔ１）がターンオンされてロー電圧をＱノード（Ｑ）に印加する。これにより、第３トランジスタ（Ｔ３）がターンオンしてＯ２ノード（Ｏ２）にハイ電圧を印加する。ハイ電圧は、第８トランジスタ（Ｔ８）をターンオフさせて第ｋステージの第２出力信号（ＯＵＴ２）として第ｋ＋１ステージに入力する。また、Ｑノード（Ｑ）に印加されたロー電圧により第７トランジスタ（Ｔ７）がターンオンされるため、ロー電圧をＯ１ノード（Ｏ１）に印加する。この場合、第７トランジスタ（Ｔ７）のしきい値電圧値のため、Ｏ１ノード（Ｏ１）の完全なロー電圧が印加されない。これは、第５期間（Ｐ２）で第２コンデンサ（Ｃ２）によって補償され得る。

第５期間（Ｐ５）で第２クロック信号（ＣＬＫ２）がロー電圧に変換され、第２コンデンサ（Ｃ２）のブートストラップ現象によってＱノード（Ｑ）の電圧が安定的にロー電圧になり、第７トランジスタ（Ｔ７）がターンオン状態を維持しながら、Ｏ１ノード（Ｏ１）にロー電圧を印加する。Ｏ１ノード（Ｏ１）に印加した電圧は、第ｋステージの第１出力信号（ＯＵＴ１）として第ｋピクセルラインに印加される。

本明細書の実施例に係るゲート駆動部およびこれを用いた電界発光表示装置は、次のように説明できる。

本明細書の一実施例に係る電界発光表示装置において、電界発光表示装置は、エミッションラインに接続したサブピクセルおよびエミッションラインにエミッション信号を供給し、複数のステージで構成されエミッション駆動部を含む。複数のステージの中で、第ｋ（ｋは１以上の自然数）番目のステージは、それぞれＱノードおよび第２出力ノードによって制御されてエミッションラインに接続した第１出力ノードに電圧を提供するプルダウン部およびプルアップ部、第ｋ－１番目ステージの第１出力ノードの電圧または第１スタート信号が印加する第１制御部、第ｋ－１番目ステージの第２出力ノードの電圧または第２スタート信号が印加する第２制御部、第２出力ノードの電圧を制御するための第３制御部、および第２出力ノードによって制御される第４制御部を含む。そして、第１出力ノードはエミッションラインに接続する。これにより、ステージを構成する構成要素の動作マージンを拡大し、ゲート駆動部の信頼性を向上させることができる。また、ステージが占める面積を縮小して、ベゼル領域を減らすことができる。

本明細書の他の特徴によると、第４制御部はＱノード安定部をさらに含み、Ｑノード安定化部はＱノードをＱノードおよびＱ’ノードに分割できる。

本明細書の他の特徴によると、第４制御部は動作マージン拡大部をさらに含むことができ、動作マージン拡大部は第４制御部内に発生し得る電圧の衝突を防止できる。

本明細書の他の特徴によると、第３制御部はコンデンサを含み、コンデンサに接続したトランジスタを第３制御部および第４制御部にそれぞれ少なくとも１つ含み、トランジスタはダブルゲート型トランジスタであり得る。

本明細書の他の特徴によると、プルダウン部はＱノードおよび第２出力ノードに接続さしたコンデンサを含むことができる。

本明細書の他の特徴によると、第１制御部は、第１クロック信号によって制御され、第２制御部は、第２クロック信号によって制御され、第１クロック信号および第２クロック信号は、１水平期間を周期としてロー電圧とハイ電圧との間をスイングして互いに反対の位相を有することができる。

本明細書の一実施例によってステージを含むゲート駆動部において、第ｋ（ｋは１以上の自然数）番目のステージは、第１出力ノードを制御するプルダウントランジスタおよびプルアップトランジスタ、第２出力ノードを制御する制御部を含み、第１出力ノードおよび第２出力ノードに印加された電圧は、第ｋ＋１番目のステージのスタート信号として印加する。制御部は、Ｑノードによって制御される第３トランジスタ、第１クロック信号によって制御される第４トランジスタ、ＱＢノードによって制御される第５トランジスタ、およびＱＢノードに一方の電極が接続して第２出力ノードに他方の電極が接続した第１コンデンサを含む。これにより、ステージを構成する構成要素の動作マージンを拡大し、ゲート駆動部の信頼性を向上させることができる。また、ステージが占める面積を縮小して、ベゼル領域を減らすことができる。

本明細書の他の特徴によると、第３トランジスタは、ダブルゲート型トランジスタであり得る。

本明細書の他の特徴によると、第ｋ番目のステージは、Ｑノードの電圧を制御する第１トランジスタおよびＱＢノードの電圧を制御する第２トランジスタを含むことができる。第１トランジスタは、第ｋ－１番目ステージの第１出力ノードと接続して、第２トランジスタは、前記第ｋ－１番目ステージの第２出力ノードと接続できる。

本明細書の他の特徴によると、第ｋ番目のステージは、第２出力ノードによって制御されてＱノードに接続した第６トランジスタ、およびＱノードと第２クロック信号ラインに接続した第２コンデンサを含むことができる。プルダウントランジスタおよび第５トランジスタは、ロー電圧ラインに接続し、プルアップトランジスタ、第３トランジスタ、および第６トランジスタは、ハイ電圧ラインに接続できる。そして、第６トランジスタは、ダブルゲート型トランジスタであり得る。

本明細書の他の特徴によると、第ｋ番目のステージは、Ｑノードおよび第１出力ノードに接続した第３コンデンサを含むことができる。

本明細書の他の特徴によると、第ｋ番目のステージは、第２出力ノードによって制御されてＱノードに接続した第６トランジスタ、Ｑノードに接続してＱノードをＱノードおよびＱ’ノードに分割する第９トランジスタ、およびＱノードと第２クロック信号ラインに接続した第２コンデンサを含むことができる。プルダウントランジスタ、第５トランジスタ、および第９トランジスタは、ゲートロー電圧ラインに接続して、プルアップトランジスタ、第３トランジスタ、および第６トランジスタは、ゲートハイ電圧ラインに接続できる。そして、第６トランジスタは、ダブルゲート型トランジスタであり得る。

本明細書の他の特徴によると、第ｋ番目のステージは、Ｑノードに接続してＱノードをＱノードおよびＱ’ノードに分割する第９トランジスタ、第２出力ノードによって制御される第６トランジスタ、第２クロック信号によって制御されてＱ’ノードおよび第６トランジスタに接続した第１０トランジスタ、Ｑノードおよび第２クロック信号が入力する第２クロック信号ラインに接続した第２コンデンサ、および第２出力ノードおよびハイ電圧ラインに接続した第４コンデンサを含むことができる。プルダウントランジスタ、第５トランジスタ、および第９トランジスタは、ゲートロー電圧ラインに接続して、プルアップトランジスタ、第３トランジスタ、および第６トランジスタは、ゲートハイ電圧ラインに接続できる。そして、第６トランジスタは、ダブルゲート型トランジスタであり得る。

以上、添付の図を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例で限定されるものではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例により、本発明の技術思想の範囲が限定されるものではない。したがって、以上で記述した実施例は、すべての面で例示的なものであり限定的ではないと理解されなければならない。本発明の保護範囲は、特許請求の範囲によって解釈されなければならず、それと同等の範囲内にあるすべての技術思想は、本発明の権利範囲に含まれるものと解釈されなければならない。

GL1～GLn：ゲートライン
DL1～DLm：データライン
１１、１１’：プルダウン部
１２：プルアップ部
１３：Ｑノード制御部
１４：ＱＢノード制御部
１５：Ｏ２ノード制御部
１６、１６’、１６”：出力信号安定化部
１００：電界発光表示装置
１１０：映像処理部
１２０：タイミング制御部
１３０：ゲート駆動部
１４０：データ駆動部
１５０：表示パネル
１８０：電源供給部

Claims (19)

1. エミッションラインと、
   前記エミッションラインに接続したサブピクセルと、
   前記エミッションラインにエミッション信号を供給し、複数のステージで構成されたゲート駆動部とを含み、
   前記複数のステージの中で第ｋ（ｋは１以上の自然数）番目のステージは、
   前記エミッションラインに接続した第１出力ノードと、
   第２出力ノードと、
   第１制御部およびプルダウン部に接続されるＱノードと、
   前記Ｑノードと前記第２出力ノードによってそれぞれ制御され、前記第１出力ノードに電圧を提供する前記プルダウン部およびプルアップ部と、
   第ｋ－１番目ステージの第１出力ノードの電圧または第１スタート信号が印加される前記第１制御部と、
   前記第ｋ－１番目ステージの第２出力ノードの電圧または第２スタート信号が印加される第２制御部と、
   前記第２出力ノードの電圧を制御するための第３制御部と、
   前記第２出力ノードによって制御され、前記第１出力ノードの電圧を制御する第４制御部とを含み、
   前記第４制御部が、前記Ｑノードに形成される寄生容量を減少するＱノード安定化部をさらに含み、
   前記Ｑノード安定化部はトランジスタであり、前記Ｑノード安定化部のソース電極は、前記Ｑノードを介して前記プルダウン部に接続され、前記Ｑノード安定化部のドレイン電極はＱ’ノードを介して前記第１制御部に接続される、電界発光表示装置。
2. 前記第４制御部が、動作マージン拡大部をさらに含み、
   前記動作マージン拡大部は、前記第４制御部内に発生し得る複数の電圧同士の衝突を減少または防止する、請求項１に記載の電界発光表示装置。
3. 前記第３制御部が、コンデンサを含み、
   前記コンデンサに接続したトランジスタを前記第３制御部および前記第４制御部にそれぞれ少なくとも１つ含み、
   前記トランジスタ中の少なくとも１つは、ダブルゲート型トランジスタであり、
   前記コンデンサの第１の端子は前記第４制御部におけるトランジスタのゲート電極と、前記第３制御部におけるトランジスタのドレイン電極またはソース電極と、に接続され、
   前記コンデンサの第２の端子は前記第２制御部に接続される、請求項１に記載の電界発光表示装置。
4. 前記プルダウン部が、前記Ｑノードおよび前記第１出力ノードに接続したコンデンサを含むことを特徴とする、請求項１に記載の電界発光表示装置。
5. 前記第１制御部が、第１クロック信号によって制御され、
   前記第２制御部は、第２クロック信号によって制御され、
   前記第１クロック信号および前記第２クロック信号は、１水平期間を周期としてロー電圧とハイ電圧の間をスイングして互いに反対の位相を有する、請求項１に記載の電界発光表示装置。
6. 前記第４制御部が、
   前記第２出力ノードによって制御される第６トランジスタであって、前記第６トランジスタのドレイン電極は前記Ｑノードに接続される、第６トランジスタと、
   前記Ｑノードを介して前記プルダウン部に接続され、前記Ｑ’ノードを介して前記第１制御部に接続される第９トランジスタと、
   前記Ｑノード及び第２クロック信号ラインに接続した第２コンデンサとを含み、
   前記第９トランジスタのゲート電極はロー電圧ラインに接続され、前記第９トランジスタのソース電極またはドレイン電極は前記Ｑノードに接続される、
   請求項１に記載の電界発光表示装置。
7. 前記第４制御部が、
   第２クロック信号によって制御され、前記Ｑ’ノードおよび前記第６トランジスタに接続した第１０トランジスタと、
   前記第２出力ノードおよびハイ電圧ラインに接続した第４コンデンサとを含み、
   前記第１０トランジスタのゲート電極は前記第２クロック信号ラインに接続され、
   前記第１０トランジスタのソース電極またはドレイン電極は、前記Ｑ’ノードと、前記第６トランジスタのソース電極または前記ドレイン電極と、に接続される、
   請求項６に記載の電界発光表示装置。
8. ゲート駆動部が、
   複数のステージを含み、
   前記複数のステージの中で第ｋ番目のステージが、
   エミッションラインに接続した第１出力ノードと、
   第２出力ノードと、
   第１制御部およびプルダウン部に接続されるＱノードと、
   前記Ｑノードと前記第２出力ノードによってそれぞれ制御され、前記第１出力ノードに電圧を提供する、プルダウントランジスタを含む前記プルダウン部およびプルアップトランジスタを含むプルアップ部と、
   第ｋ－１番目ステージの第１出力ノードの電圧または第１スタート信号が印加される前記第１制御部と、
   前記第ｋ－１番目ステージの第２出力ノードの電圧または第２スタート信号が印加される第２制御部と、
   前記第２出力ノードの電圧を制御するための第３制御部と、
   前記第２出力ノードによって制御され、前記第１出力ノードの電圧を制御する第４制御部とを含み、
   前記第３制御部は、
   前記Ｑノードによって制御される第３トランジスタと、
   第１クロック信号によって制御される第４トランジスタと、
   ＱＢノードによって制御される第５トランジスタと、
   第１コンデンサとを含み、
   前記第１コンデンサは、
   前記ＱＢノードに接続した第１電極と、前記第２出力ノードに接続する第２電極とを含み、
   前記第４制御部は、
   前記Ｑノードおよび前記第２出力ノードに接続した出力信号安定化部と、
   第９トランジスタとを含み、
   前記第１出力ノードおよび前記第２出力ノードに提供された電圧は、第ｋ＋１番目のステージのスタート信号であり、
   前記第ｋ番目のステージが、前記Ｑノードの電圧を制御する第１トランジスタと、前記ＱＢノードの電圧を制御する第２トランジスタとを含み、
   前記第１トランジスタのソース電極は、第ｋ－１番目ステージの第１出力ノードと接続し、
   前記第２トランジスタのソース電極は、前記第ｋ－１番目ステージの第２出力ノードと接続し、
   前記第９トランジスタのソース電極は前記Ｑノードを介して前記プルダウントランジスタに接続され、前記第９トランジスタのドレイン電極はＱ’ノードを介して前記第１トランジスタに接続され、
   ｋは１以上の自然数である、ゲート駆動部。
9. 前記第５トランジスタが、ダブルゲート型トランジスタである、請求項８に記載のゲート駆動部。
10. 前記第ｋ番目のステージが、前記第２出力ノードによって制御され前記Ｑノードに接続する第６トランジスタ、および、前記Ｑノードと第２クロック信号ラインに接続する第２コンデンサを含む、請求項８に記載のゲート駆動部。
11. 前記プルダウントランジスタおよび前記第５トランジスタが、ロー電圧ラインに接続し、
    前記プルアップトランジスタ、前記第３トランジスタ、および前記第６トランジスタは、ハイ電圧ラインに接続する、請求項１０に記載のゲート駆動部。
12. 前記第６トランジスタが、ダブルゲート型トランジスタである、請求項１０に記載のゲート駆動部。
13. 前記第ｋ番目のステージが、前記Ｑノードおよび前記第１出力ノードに接続する第３コンデンサを含む、請求項８に記載のゲート駆動部。
14. 前記第ｋ番目のステージが、
    前記第２出力ノードによって制御され、前記Ｑノードに接続する第６トランジスタと、
    前記Ｑノードと第２クロック信号ラインに接続した第２コンデンサを含む、請求項８に記載のゲート駆動部。
15. 前記プルダウントランジスタ、前記第５トランジスタ、および前記第９トランジスタが、ゲートロー電圧ラインに接続し、
    前記プルアップトランジスタ、前記第３トランジスタ、および前記第６トランジスタは、ゲートハイ電圧ラインに接続する、請求項１４に記載のゲート駆動部。
16. 前記第６トランジスタが、ダブルゲート型トランジスタである、請求項１４に記載のゲート駆動部。
17. 前記第ｋ番目のステージが、
    前記第２出力ノードによって制御される第６トランジスタと、
    第２クロック信号によって制御されて、前記Ｑ’ノードおよび前記第６トランジスタに接続した第１０トランジスタと、
    前記Ｑノードおよび前記第２クロック信号が入力される第２クロック信号ラインに接続した第２コンデンサと、
    前記第２出力ノードおよびハイ電圧ラインに接続した第４コンデンサとを含む、請求項８に記載のゲート駆動部。
18. 前記プルダウントランジスタ、前記第５トランジスタ、および前記第９トランジスタが、ゲートロー電圧ラインに接続し、
    前記プルアップトランジスタ、前記第３トランジスタ、および前記第６トランジスタは、ゲートハイ電圧ラインに接続する、請求項１７に記載のゲート駆動部。
19. 前記第６トランジスタが、ダブルゲート型トランジスタである、請求項１７に記載のゲート駆動部。

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