KR100566814B1 - 쉬프트 레지스터 - Google Patents

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KR100566814B1
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임경문
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Abstract

본 발명은 단순한 구성을 가지면서도 신뢰성 및 전력 소모면에서 유리한 스태틱 쉬프트 레지스터에 관한 것이다.
이 쉬프트 레지스터는 종속 접속된 다수의 스테이지를 구비하여 양방향으로 스캔되는 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은 클럭 신호에 따라 고전위의 제1 공급 전압으로 제1 노드를 충전시키는 충전부와; 제1 스타트 펄스 또는 제2 스타트 펄스에 따라 상기 제1 노드를 저전위로 방전시키는 방전부와; 상기 충전부와 상기 방전부 사이에 접속되어 스캔 방향 제어 신호에 따라 상기 제1 노드를 서로 다른 경로를 통해 상기 저전위로 방전시키는 스캔 방향 제어부와; 상기 제1 노드의 전압에 따라 상기 제1 공급 전압, 상기 저전위의 제2 공급 전압 중 어느 하나를 출력 신호로 출력하는 출력부와; 상기 출력 신호, 상기 클럭 신호 및 상기 클럭 신호의 역위상으로 발생되는 반전된 클럭 신호를 이용하여 상기 출력 신호를 래치하여 상기 제1 노드로 피드백시키는 래치를 구비한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
도 1은 종래의 폴리 실리콘형 액정 패널의 구성을 개략적으로 나타내는 블록도.
도 2는 도 1에 도시된 게이트 및 데이터 드라이버에 적용되는 쉬프트 레지스터의 구성을 도시한 블록도.
도 3은 본 발명의 실시 예에 따른 쉬프트 레지스터의 한 스테이지에 대한 상세 회로도.
도 4는 도 3에 도시된 스테이지의 구동 파형도.
도 5는 도 3에 도시된 스테이지를 이용한 4스테이지 쉬프트 레지스터를 도시한 블록도.
도 6은 도 5에 도시된 쉬프트 레지스터의 순방향 구동시 구동 파형도.
도 7은 도 5에 도시된 쉬프트 레지스터의 역방향 구동시 구동 파형도.
< 도면의 주요부분에 대한 설명>
10 : 액정 패널 12 : 데이터 드라이버
14 : 게이트 드라이버 16 : 화소 매트릭스
52 : 충전부 54 : 방전부
56 : 스캔 방향 제어부 58 : 인버터
60 : 래치
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 구성이 간단하면서도 양방향 특성을 갖는 스태틱(Static) 쉬프트 레지스터에 관한 것이다.
최근 음극선관(Cathod Ray Tube; CRT)를 대체하는 평판 표시 장치로서 액정 표시 장치(Liquid Crystal Display; LCD), 일렉트로 루미네센스(Electro Luminecence; 이하, EL이라 함) 표시 장치, 플라즈마 표시 패널(Plasma Display Panel; PDP) 등이 대두되고 있다.
이들 중 액정 표시 장치는 전계에 따라 액정의 유전 이방성을 이용하여 광원으로부터 입사되는 광의 투과율을 조절함으로써 화상을 표시하게 된다. EL 표시 장치는 전자와 정공의 재결합으로 형광 물질을 발광시켜 화상을 표시하게 된다.
이러한 액정 표시 장치와 EL 표시 장치는 액티브 매트릭스(Active Matrix) 구동을 위하여 화소 별로 스위칭 소자인 박막 트랜지스터를 이용한다. 박막 트랜지스터는 통상 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다.
아몰퍼스 실리콘 타입의 박막트랜지스터는 아몰퍼스 실리콘막의 높은 균일성 에 의해 그의 특성이 안정된 장점을 가지고 있으나, 전하 이동도가 낮다는 단점을 가지고 있다. 이로 인하여, 아몰퍼스 실리콘 타입의 박막 트랜지스터는 응답 속도가 낮기 때문에 고해상도 표시 장치에는 부적합하며, 고속 응답을 필요로 하는 구동 회로들을 별도로 제작하여 표시 패널에 부착하여야 하므로 제조 비용이 높은 단점이 있다.
반면에, 폴리 실리콘 타입의 박막 트랜지스터는 전하 이동도가 높음에 따라 고해상도 표시 장치에 적합함과 아울러 구동 회로들을 표시 패널에 내장할 수 있게 되어 제조단가를 낮출 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘 타입의 박막 트랜지스터를 이용한 액정 표시 장치 및 EL 표시 장치가 대두되고 있다.
도 1은 종래의 폴리 실리콘 타입의 박막 트랜지스터를 이용한 액정 표시 패널의 구성을 개략적으로 도시한 것이다.
도 1에 도시된 액정 표시 패널(10)은 화소 매트릭스(16)와, 화소 매트릭스(16)의 데이터 라인들(DL)을 구동하기 위한 데이터 드라이버(12)와, 화소 매트릭스(16)의 게이트 라인들(GL)을 구동하기 위한 데이터 드라이버(14)를 구비한다.
화소 매트릭스(16)는 게이트 라인들(GL)과 데이터 라인들(DL)의 교차로 정의 되어 매트릭스형으로 배열된 액정셀들(LC)을 통해 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(GL)과 데이터 라인(DL)의 교차점에 접속된 스위칭소자로서 폴리 실리콘을 이용한 박막 트랜지스터(TFT)를 포함한다. 박막 트랜지스터(TFT)가 아몰퍼스 실리콘 보다 전하 이동도가 100배 정도 빠른 폴리 실리콘을 이용함에 따라 액정셀들(LC)은 점순차 방식으로 구동된다. 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)은 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
게이트 드라이버(14)는 외부의 타이밍 컨트롤러(도시하지 않음)로부터 입력된 스타트 펄스를 쉬프트시켜 쉬프트 펄스를 발생하고, 쉬프트 펄스를 레벨 쉬프팅하여 게이트 라인(GL)에 스캔 펄스로 공급한다. 이를 위하여, 게이트 드라이버(14)는 스타트 펄스를 쉬프트시키기 위한 쉬프트 레지스터와, 쉬프트 레지스터로부터의 쉬프트 펄스를 레벨 쉬프팅하여 게이트 라인(GL)에 스캔 펄스로 공급하기 위한 레벨 쉬프터를 포함하게 된다.
데이터 드라이버(12)는 외부의 타이밍 컨트롤러(도시하지 않음)로부터 입력된 화소 데이터를 아날로그 화소 신호로 변환하여 데이터 라인들(DL)에 공급한다. 이를 위하여, 데이터 드라이버(12)는 순차적인 샘플링 신호를 공급하는 쉬프트 레지스터와, 샘플링 신호에 응답하여 입력 화소 데이터를 래치하여 출력하는 래치부와, 래치부로부터의 디지털 화소 데이터를 아날로그 화소 신호로 변환하는 디지털-아날로그 변환부를 포함한다.
게이트 드라이버(14) 및 데이터 드라이버(12)는 순차적인 쉬프트 펄스 발생을 위하여 디코더 방식 보다 회로 구성이 단순한 쉬프트 레지스터를 주로 이용한다. 쉬프트 레지스터는 도 2에 도시된 바와 같이 스타트 펄스(SP)의 입력 라인에 종속적으로 접속된 다수의 스테이지들(ST1 내지 STn)로 구성된다. 도 2에 도시된 다수의 스테이지들(ST1 내지 STn)은 스타트 펄스(SP)를 클럭 신호(C)에 따라 순차적으로 쉬프트시켜 출력 신호(SO1 내지 SOn)를 발생한다. 이 경우, 제2 내지 제n 스테이지들(ST1 내지 STn) 각각은 전단 출력 신호를 스타트 펄스로 입력하여 쉬프트시키게 된다. 이에 따라, 쉬프트 레지스터들은 상기 스타트 펄스가 순차적으로 쉬프트되는 형태의 출력 신호(SO1 내지 SOn)를 발생하게 된다.
이러한 쉬프트 레지스터는 크게 다이나믹(Dynamic) 쉬프트 레지스터와, 스태틱(Static) 쉬프트 레지스터로 대별된다. 다이나믹 쉬프트 레지스터는 스테이지당 구성되는 TFT의 수가 작고, 단순한 구조를 갖는 것이 특징이나, 사용 클럭의 주파수 범위가 좁고 전력 소비가 상대적으로 큰 단점을 갖는다. 스태틱 쉬프트 레지스터는 스테이지당 많은 TFT를 필요로 하지만 넓은 범위의 주파수대에서 사용 가능하며 전력 소비면에서 상대적으로 유리한 특징을 갖는다.
액정 표시 패널에 내장될 수 있는 쉬프트 레지스터를 설계함에 있어 기능상 특별한 저하가 없는 한 가능한 작은 수의 TFT로 구성되는 회로를 설계해야 한다는 것은 중요한 과제이다. 그러나, 더 중요 과제는 회로 동작은 고신뢰성(High Reliability)과 적은 전력 소모이다. 그런데, 다이나믹 쉬프트 레지스터는 상대적으로 고주파수 영역에서 신뢰성이 떨어지며 전력 소모면에서도 불리함과 아울러, 특히 비교적 큰 누설 전류를 갖는 폴리 실리콘형 TFT의 소자 특성으로 인하여 오동작할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 단순한 구성을 가지면서도 신뢰성 및 전력 소모면에서 유리한 쉬프트 레지스터를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 쉬프트 레지스터는 종속 접속된 다수의 스테이지를 구비하여 양방향으로 스캔되는 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은 클럭 신호에 따라 고전위의 제1 공급 전압으로 제1 노드를 충전시키는 충전부와; 제1 스타트 펄스 또는 제2 스타트 펄스에 따라 상기 제1 노드를 저전위로 방전시키는 방전부와; 상기 충전부와 상기 방전부 사이에 접속되어 스캔 방향 제어 신호에 따라 상기 제1 노드를 서로 다른 경로를 통해 상기 저전위로 방전시키는 스캔 방향 제어부와; 상기 제1 노드의 전압에 따라 상기 제1 공급 전압, 상기 저전위의 제2 공급 전압 중 어느 하나를 출력 신호로 출력하는 출력부와; 상기 출력 신호, 상기 클럭 신호 및 상기 클럭 신호의 역위상으로 발생되는 반전된 클럭 신호를 이용하여 상기 출력 신호를 래치하여 상기 제1 노드로 피드백시키는 래치를 구비한다.
상기 충전부는 상기 제1 공급 전압의 공급 라인과 상기 제1 노드 사이의 도전 경로를 상기 클럭 신호에 따라 제어하는 제1 트랜지스터를 구비한다.
상기 방전부는 상기 제1 노드와 상기 반전된 클럭 신호의 공급 라인 사이에 형성된 도전 경로를 상기 제1 스타트 펄스에 따라 제어하는 제2 트랜지스터와; 상기 제2 트랜지스터와 병렬로 접속되어 상기 제2 스타트 펄스에 따라 상기 제1 노드와 상기 반전된 클럭신호의 공급 라인 사이에 형성된 도전 경로를 제어하는 제3 트랜지스터를 구비한다.
상기 스캔 방향 제어부는 상기 제1 노드와 상기 제2 트랜지스터 사이의 도전 경로를 제1 방향 제어 신호에 따라 제어하는 제4 트랜지스터와; 상기 제1 노드와 상기 제3 트랜지스터 사이의 도전 경로를 제2 방향 제어 신호에 따라 제어하는 제5 트랜지스터를 구비한다.
상기 제1 스타트 펄스는 상기 스테이지들 중에서 상단 스테이지의 출력신호에 의해 발생되어 하단 스테이지에 전달되는 순방향의 스타트 펄스이다.
상기 제2 스타트 펄스는 상기 하단 스테이지의 출력신호에 의해 발생되어 상기 상단 스테이지에 전달되는 역방향의 스타트 펄스이다.
상기 제1 방향 제어 신호는 제2 방향 제어 신호와 상반된 논리 상태이다.
상기 제4 트랜지스터는 상기 다수의 스테이지들의 출력신호가 순방향으로 쉬프트되는 경우 상기 제1 노드와 상기 제2 트랜지스터 사이의 도전 경로를 형성한다.
상기 제5 트랜지스터는 상기 다수의 스테이지들의 출력신호가 역방향으로 쉬프트되는 경우 상기 제1 노드와 상기 제3 트랜지스터 사이의 도전 경로를 형성한다.
상기 출력부는 상기 제1 노드의 전압을 반전시켜 출력하는 인버터를 구비한다.
상기 인버터는 상기 제1 공급 전압의 공급 라인과 상기 스테이지의 출력 라인 사이의 도전 경로를 상기 제1 노드의 전압에 따라 제어하는 제6 트랜지스터와; 상기 제2 공급 전압의 공급 라인과 상기 스테이지의 출력 라인 사이의 도전 경로를 상기 제1 노드의 전압에 따라 상기 제6 트랜지스터와 상반되게 제어하는 제7 트랜지스터를 구비한다.
상기 래치는 상기 출력 신호를 반전 래치시켜 상기 제1 노드로 피드백시킨다.
상기 래치는 상기 제1 공급 전압의 공급 라인과 상기 제1 노드 사이의 도전 경로를 상기 출력 신호에 따라 제어하는 제8 트랜지스터와; 상기 제2 공급 전압의 공급 라인과 상기 제1 노드 사이의 도전 경로를 상기 출력 신호에 따라 상기 제8 트랜지스터와 상반되게 제어하는 제9 트랜지스터와; 상기 제1 공급 전압의 공급 라인과 상기 제8 트랜지스터 사이의 도전 경로를 상기 반전된 클럭 신호에 따라 제어하는 제10 트랜지스터와; 상기 제2 공급 전압의 공급 라인과 상기 제9 트랜지스터 사이의 도전 경로를 상기 클럭 신호에 따라 제어하는 제11 트랜지스터를 구비한다.
상기 제10 트랜지스터는 상기 제8 트랜지스터와 동시에 턴-온 또는 턴-오프된다.
상기 제11 트랜지스터는 상기 제9 트랜지스터와 동시에 턴-온 또는 턴-오프된다.
상기 제2, 제3, 제4, 제5, 제7, 제9, 제11 트랜지스터는 상기 제1, 제6, 제8, 제10 트랜지스터와 상반된 극성 특성을 갖는다.
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상기 제1 공급 전압은 상기 제2 공급 전압 보다 큰 전압이다.
상기 다수의 스테이지들 중 오드 스테이지들은 제1 클럭 신호와 반전된 제1 클럭 신호를 이용하고, 이븐 스테이지들은 제2 클럭 신호와 반전된 제2 클럭 신호를 이용한다.
상기 제1 클럭 신호와 상기 제2 클럭 신호는 1/4주기의 위상차를 갖는다.
상기 다수의 스테이지들 각각의 출력 신호는 이전 스테이지의 출력 신호와 부분적으로 오버랩된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도 3 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 스태틱 쉬프트 레지스터를 구성하는 다수의 스테이지들 중 한 스테이지(ST)에 대한 상세 회로 구성을 도시한 것이고, 도 4는 도 3에 도시된 스테이지(ST)의 구동 파형도이다.
도 3에 도시된 스태틱 쉬프트 레지스터의 각 스테이지(ST)는 클럭 신호(C)에 따라 Q노드를 충전시키는 충전부(52)와, 순방향 스타트 펄스(SP) 또는 역방향 스타트 펄스(RSP)에 따라 Q노드를 방전시키는 방전부(54)와, 충전부(52)와 방전부(54) 사이에서 방향 제어 신호(UP, UPB)에 따른 Q노드의 방전 경로를 제어로 스캔 방향을 제어하는 스캔 방향 제어부(56)와, Q노드의 전압을 반전시켜 출력 신호(OUT)로 출력하는 인버터(58)와, 출력 신호(OUT)를 반전 래치하여 Q노드로 공급하는 래치(60)를 구비한다.
충전부(52)는 제1 공급 전압(이하, VDD) 라인과 Q노드 사이의 도전 경로를 클럭 신호(C)에 따라 제어하는 P형 제1 트랜지스터(이하, T1)를 구비한다.
방전부(54)는 Q노드와 반전 클럭 신호(CB) 라인 사이의 도전 경로를 순방향 스타트 펄스(SP)에 따라 제어하는 N형 제2 트랜지스터(이하, T2)와, 상기 도전 경로를 역방향 스타트 펄스(RSP)에 따라 제어하는 N형 제3 트랜지스터(이하, T3)를 구비한다.
스캔 방향 제어부(56)는 상기 충전부(52)와 방전부(54) 사이의 도전 경로를 방향 제어 신호, 즉 반전 역방향 신호(UPB)에 따라 제어하는 N형 제4 트랜지스터(이하, T4)와, 상기 도전 경로를 역방향 신호(UP)에 따라 제어하는 N형 제5 트랜지스터(이하, T5)를 구비한다.
인버터(58)는 제1 공급 전압(VDD) 라인과 출력 신호(OUT) 라인 사이의 도전 경로를 상기 Q노드의 전압에 따라 제어하는 P형 제6 트랜지스터(이하, T6)와, 그 Q노드의 전압에 따라 상기 출력 신호(OUT) 라인과 제2 공급 전압(VSS) 라인 사이의 도전 경로를 제어하는 N형 제7 트랜지스터(이하, T7)를 구비한다.
래치(60)는 제1 공급 전압(VDD)과 Q노드 사이의 도전 경로를 출력 전압(OUT)에 따라 제어하는 P형 제8 트랜지스터(이하, T8)와, 그 출력 전압(OUT)에 따라 Q노드와 제2 공급 전압(VSS) 라인 사이의 도전 경로를 제어하는 N형 제9 트랜지스터(이하, T9)와, 제1 공급 전압(VDD) 라인과 T8 사이의 도전 경로를 반전 클럭 신호(CB)에 따라 제어하는 P형 제10 트랜지스터(이하, T10)와, T9와 제2 공급 전압(VSS) 라인 사이의 도전 경로를 클럭 신호(C)에 따라 제어하는 N형 제11 트랜지스터(이하, T11)를 구비한다. 이러한 래치(60)는 출력 신호(OUT)를 반전 래치시켜 Q노드로 피드백시킨다. 이에 따라, Q노드가 플로팅 상태가 되는 경우 그 Q노드에 접속된 트랜지스터들로부터의 누설 전류에 의해 Q노드가 왜곡되는 것을 방지할 수 있게 된다.
이러한 구성을 갖는 쉬프트 레지스터의 한 스테이지(ST)의 동작을 도 4에 도시된 구동 파형을 참조하여 상세히 하면 다음과 같다.
스테이지(ST)에 공급되는 제1 공급 전압(VDD)은 제2 공급 전압(VSS) 보다 높은 전압이 인가된다. 클럭 신호(C)로는 한 주기에서 하이 상태와 로우 상태가 교번하는 교류 펄스를 공급하고, 반전 클럭 신호(CB)로는 클럭 신호(C)를 반전시켜 공급한다.
우선, 순방향 스캔을 위하여 반전 역방향 신호(UPB)로는 하이 상태의 전압이, 역방향 신호(UP)로는 로우 상태의 전압이 공급된다고 가정한다. 하이 상태의 반전 역방향 신호(UPB)에 의해 T4는 턴-온 상태를 유지하고, 로우 상태의 역방향 신호(UP)에 의해 T5는 턴-오프 상태를 유지한다. 이 경우, 역방향 스타트 펄스(RSP)는 로우 상태를 유지하므로 T3도 턴-오프 상태를 유지한다.
t1기간에서 로우 상태의 클럭 신호(C)에 의해 T1이 턴-온되고, 로우 상태의 순방향 스타트 펄스(SP)에 의해 T2는 턴-오프된다. 이에 따라, Q노드는 T1을 통해 제1 공급 전압(VDD)이 충전되어 하이 상태가 된다. 그리고, 하이 상태의 Q노드에 의해 인버터(58)의 T7이 제2 공급 전압(VSS)을 공급하므로 출력 신호(OUT)는 로우 상태가 된다.
t2기간에서 하이 상태의 클럭 신호(C)에 의해 T1이 턴-오프되고, T2는 로우 상태의 순방향 스타트 펄스(SP)에 의해 턴-오프를 유지하므로 Q노드는 하이 상태로 플로팅된다. 플로팅 하이 상태의 Q노드에 의해 전술한 t1기간과 같이 출력 신호(OUT)는 로우 상태를 유지한다. 그리고, 래치부(60)는 턴-온된 T8 및 T10를 통해 Q노드를 하이 상태로 유지시키므로 Q노드가 그에 접속된 트랜지스터들의 누설 전류에 의해 왜곡되는 것을 방지한다.
t3기간에서는 상기 t1기간과 동일하게 클럭 신호(C)는 로우 상태, 반전 클럭 신호(CB)는 하이 상태, 순방향 스타트 펄스(SP)는 로우 상태가 된다. 이에 따라, 상기 t1기간과 동일한 동작으로 Q노드를 하이 상태로 재충전하여 출력 신호(OUT)가 로우 상태를 유지한다.
t4기간에서는 클럭 신호(C) 및 반전 클럭 신호(CB)는 상기 t3기간과 같이 각각 하이 상태와 로우 상태를 유지하고, 순방향 스타트 펄스(SP)가 하이 상태가 된다. 이에 따라, T2가 턴-온되어 하이 상태의 반전 클럭 신호(CB)를 턴-온 상태를 유지하는 T4를 통해 Q노드로 공급하므로 Q노드는 하이 상태를 유지한다. 이에 따라, 상기 t3기간과 동일하게 출력 신호(OUT)가 로우 상태를 유지한다.
t5기간에서 순방향 스타트 펄스(SP)는 하이 상태를 유지하고, 클럭 신호(C)가 하이 상태, 반전 클럭 신호(CB)는 로우 상태가 된다. 이에 따라, T1은 턴-오프되고, T4는 턴-온 상태를 유지한다. 이에 따라, Q노드의 전압이 T4 및 T2를 통해 로우 상태인 반전 클럭 신호(CB) 라인으로 방전되어 로우 상태가 된다. 그리고, 로우 상태의 Q노드에 의해 인버터(58)의 T6가 제1 공급 전압(VDD)을 공급하므로 출력 신호(OUT)는 하이 상태가 된다.
t6기간에서는 상기 t2기간과 같이 클럭 신호(C)는 하이 상태, 반전 클럭 신호(CB)를 로우 상태, 순방향 스타트 펄스(SP)는 로우 상태가 된다. 이에 따라, T1 및 T2가 턴-오프되므로 Q노드는 로우 상태에서 플로팅된다. 로우 상태로 플로팅된 Q노드에 의해 전술한 t5기간과 같이 출력 신호(OUT)는 하이 상태를 유지한다. 그리고, 래치부(60)는 턴-온된 T9 및 T11를 통해 Q노드가 로우 상태를 유지하게 하므 로 Q노드가 그에 접속된 트랜지스터들의 누설 전류에 의해 왜곡되는 것을 방지한다.
t7기간은 상기 t1기간과 동일하므로 Q노드가 하이 상태로 재충전되어 출력 신호(OUT)는 로우 상태가 된다.
그리고, t8기간은 상기 t2기간과 동일하므로 Q노드가 하이 상태로 플로팅되므로 출력 신호(OUT)가 로우 상태를 유지하게 된다.
이러한 동작으로 도 3에 도시된 쉬프트 레지스터의 스테이지는 하이 상태의 순방향 스타트 펄스(SP)를 쉬프트시켜 하이 상태의 출력 신호(OUT)를 출력하게 된다. 이 경우, 불안정해지기 쉬운 출력 신호(OUT)의 전반부 하이 상태는 순방향 스타트 펄스(SP)의 하이 상태와 부분적으로 오버랩되게 하고, 안정적인 후반부 하이 상태가 스캔 신호 또는 샘플링 신호로 이용되게 함으로써 신뢰도를 높일 수 있게 된다.
또한, 도 4에 도시된 스테이지는 역방향 스캔을 위하여 반전 역방향 신호(UPB)로는 로우 상태의 전압이, 역방향 신호(UP)로는 하이 상태의 전압이 공급되는 경우 T4는 턴-오프되고, T5는 턴-온 상태를 유지한다. 이에 따라, 스테이지는 T3의 제어 전극으로 공급되는 역방향 스타트 펄스(SP)의 하이 상태를 상기와 같은 동작으로 쉬프트시켜 그 역방향 스타트 펄스(SP)와 부분적으로 오버랩되는 하이 상태의 출력 신호(OUT)를 출력한다.
한편, 도 4에 도시된 쉬프트 레지스터에서 N형 트랜지스터와 P형 트랜지스터를 서로 반대로 구성할 수 있다.
결과적으로, 본 발명에 따른 쉬프트 레지스터는 양방향 스캔이 가능하면서도 회로 구성이 단순함과 아울러 출력 신호를 래치시켜 Q노드로 피드백시킴으로써 그 Q노드가 플로팅 상태에서 누설 전류로 인하여 왜곡되는 것을 방지할 수 있게 된다.
도 5는 도 3에 도시된 스테이지가 적용된 4스테이지 쉬프트 레지스터를 도시한 블록도, 도 6은 도 5에 도시된 쉬프트 레지스터의 순방향 스캔시 구동 파형도, 도 7은 도 5에 도시된 쉬프트 레지스터의 역방향 스캔시 구동 파형도이다.
도 5에 도시된 제1 내지 제4 스테이지(ST1 내지 ST4)는 종속적으로 접속되어 전단 스테이지의 출력 신호(OUT)를 스타트 펄스(SP 또는 RSP)로 입력한다. 그리고, 제1 내지 제4 스테이지(ST1 내지 ST4) 각각은 제1 및 제2 공급 전압(VDD, VSS)과, 스캔 방향 제어 신호인 UP 및 UPB를 공통으로 입력한다. 또한, 제1 내지 제4 스테이지(ST1 내지 ST4) 각각은 도 6 및 도 7에 도시된 바와 같은 4상 클럭 신호들(C1, C1B, C2, C2B) 중 2개의 클럭 신호들을 해당 클럭 신호(C, CB)로 입력한다. 구체적으로, 제1 내지 제4 스테이지(ST1 내지 ST4)가 순방향으로 스캔되는 경우 제1 및 제3 스테이지(ST1, ST3)는 도 6에 도시된 C1, C1B를 해당 클럭 신호(C, CB)로 각각 입력하고, 제2 및 제4 스테이지(ST2, ST4)는 C2, C2B를 해당 클럭 신호(C, CB)로 각각 입력한다. 반면에, 제1 내지 제4 스테이지(ST1 내지 ST4)가 역방향으로 스캔 되는 경우 상기와 반대로 제1 및 제3 스테이지(ST1, ST3)는 도 7에 도시된 C2, C2B를 해당 클럭 신호(C, CB)로 각각 입력하고, 제2 및 제4 스테이지(ST2, ST4)는 C1, C1B를 해당 클럭 신호(C, CB)로 각각 입력한다. 여기서, C1 및 C1B 각각은 C2 및 C2B 각각보다 1/4주기 앞서는 관계를 갖는다.
이러한 제1 내지 제4 스테이지(ST1 내지 ST4)는 도 6과 같이 스캔 방향 제어 신호(UP)가 로우 상태인 경우 순방향으로 스캔된다. 구체적으로, 스캔 방향 제어 신호(UP)가 로우 상태인 경우 제1 스테이지(ST1)에 입력되는 순방향 스타트 펄스(SP)를 해당 클럭 신호(C, CB)에 따라 순방향으로 쉬프트시킨다. 이 경우, 제2 내지 제4 스테이지(ST2 내지 ST4)는 이전 스테이지의 출력 신호를 자신의 순방향 스타트 펄스(SP)로 입력하여 쉬프트시킨다. 이에 따라, 제1 내지 제4 스테이지(ST1 내지 ST4)는 도 6과 같이 순방향으로 하이 상태가 쉬프트되는 제1 내지 제4 출력 신호(OUT1 내지 OUT4)를 출력한다. 여기서, 제1 내지 제4 출력 신호(OUT1 내지 OUT4) 각각은 이전 스테이지 출력 신호의 하이 상태와 부분적으로 오버랩되게 출력됨으로써 하이 상태가 안정적인 구간이 이용될 수 있게 한다.
또한, 제1 내지 제4 스테이지(ST1 내지 ST4)는 도 7과 같이 스캔 방향 제어 신호(UP)가 하이 상태인 경우 역방향으로 스캔된다. 구체적으로, 스캔 방향 제어 신호(UP)가 하이 상태인 경우 제4 스테이지(ST4)에 입력되는 역방향 스타트 펄스(RSP)를 해당 클럭 신호(C, CB)에 따라 순방향으로 쉬프트시킨다. 이 경우, 제3 내지 제1 스테이지(ST3 내지 ST1)는 역방향의 이전 스테이지의 출력 신호를 자신의 역방향 스타트 펄스(SP)로 입력하여 쉬프트시킨다. 이에 따라, 제1 내지 제4 스테이지(ST1 내지 ST4)는 도 7과 같이 역방향으로 하이 상태가 쉬프트되는 제1 내지 제4 출력 신호(OUT1 내지 OUT4)를 출력한다. 여기서, 제1 내지 제4 출력 신호(OUT1 내지 OUT4) 각각은 이전 스테이지 출력 신호의 하이 상태와 부분적으로 오버랩되게 출력됨으로써 하이 상태가 안정적인 구간이 이용될 수 있게 한다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 양방향 스캔이 가능하면서도 회로 구성이 단순함과 아울러 출력 신호를 래치시켜 Q노드로 피드백시킴으로써 그 Q노드가 플로팅 상태에서 누설 전류로 인하여 왜곡되는 것을 방지할 수 있게 된다.
이에 따라, 본 발명에 따른 쉬프트 레지스터는 신뢰도가 높아지게 되므로 고신뢰성을 요하는 액정 표시 장치의 데이터 드라이버 및 게이트 드라이버에 적합하게 이용될 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (17)

  1. 종속 접속된 다수의 스테이지를 구비하여 양방향으로 스캔되는 쉬프트 레지스터에 있어서,
    상기 다수의 스테이지 각각은
    클럭 신호에 따라 고전위의 제1 공급 전압으로 제1 노드를 충전시키는 충전부와;
    제1 스타트 펄스 또는 제2 스타트 펄스에 따라 상기 제1 노드를 저전위로 방전시키는 방전부와;
    상기 충전부와 상기 방전부 사이에 접속되어 스캔 방향 제어 신호에 따라 상기 제1 노드를 서로 다른 경로를 통해 상기 저전위로 방전시키는 스캔 방향 제어부와;
    상기 제1 노드의 전압에 따라 상기 제1 공급 전압, 상기 저전위의 제2 공급 전압 중 어느 하나를 출력 신호로 출력하는 출력부와;
    상기 출력 신호, 상기 클럭 신호 및 상기 클럭 신호의 역위상으로 발생되는 반전된 클럭 신호를 이용하여 상기 출력 신호를 래치하여 상기 제1 노드로 피드백시키는 래치를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 충전부는
    상기 제1 공급 전압의 공급 라인과 상기 제1 노드 사이의 도전 경로를 상기 클럭 신호에 따라 제어하는 제1 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 방전부는
    상기 제1 노드와 상기 반전된 클럭 신호의 공급 라인 사이에 형성된 도전 경로를 상기 제1 스타트 펄스에 따라 제어하는 제2 트랜지스터와;
    상기 제2 트랜지스터와 병렬로 접속되어 상기 제2 스타트 펄스에 따라 상기 제1 노드와 상기 반전된 클럭신호의 공급 라인 사이에 형성된 도전 경로를 제어하는 제3 트랜지스터를 구비하고;
    상기 스캔 방향 제어부는
    상기 제1 노드와 상기 제2 트랜지스터 사이의 도전 경로를 제1 방향 제어 신호에 따라 제어하는 제4 트랜지스터와;
    상기 제1 노드와 상기 제3 트랜지스터 사이의 도전 경로를 제2 방향 제어 신호에 따라 제어하는 제5 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 제1 스타트 펄스는 상기 스테이지들 중에서 상단 스테이지의 출력신호에 의해 발생되어 하단 스테이지에 전달되는 순방향의 스타트 펄스이고;
    상기 제2 스타트 펄스는 상기 하단 스테이지의 출력신호에 의해 발생되어 상기 상단 스테이지에 전달되는 역방향의 스타트 펄스인 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제1 방향 제어 신호는 제2 방향 제어 신호와 상반된 논리 상태인 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 5 항에 있어서,
    상기 제4 트랜지스터는 상기 다수의 스테이지들의 출력신호가 순방향으로 쉬프트되는 경우 상기 제1 노드와 상기 제2 트랜지스터 사이의 도전 경로를 형성하고;
    상기 제5 트랜지스터는 상기 다수의 스테이지들의 출력신호가 역방향으로 쉬프트되는 경우 상기 제1 노드와 상기 제3 트랜지스터 사이의 도전 경로를 형성하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 4 항에 있어서,
    상기 출력부는 상기 제1 노드의 전압을 반전시켜 출력하는 인버터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 인버터는
    상기 제1 공급 전압의 공급 라인과 상기 스테이지의 출력 라인 사이의 도전 경로를 상기 제1 노드의 전압에 따라 제어하는 제6 트랜지스터와;
    상기 제2 공급 전압의 공급 라인과 상기 스테이지의 출력 라인 사이의 도전 경로를 상기 제1 노드의 전압에 따라 상기 제6 트랜지스터와 상반되게 제어하는 제7 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 9 항에 있어서,
    상기 래치는 상기 출력 신호를 반전 래치시켜 상기 제1 노드로 피드백시키는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 9 항에 있어서,
    상기 래치는
    상기 제1 공급 전압의 공급 라인과 상기 제1 노드 사이의 도전 경로를 상기 출력 신호에 따라 제어하는 제8 트랜지스터와;
    상기 제2 공급 전압의 공급 라인과 상기 제1 노드 사이의 도전 경로를 상기 출력 신호에 따라 상기 제8 트랜지스터와 상반되게 제어하는 제9 트랜지스터와;
    상기 제1 공급 전압의 공급 라인과 상기 제8 트랜지스터 사이의 도전 경로를 상기 반전된 클럭 신호에 따라 제어하는 제10 트랜지스터와;
    상기 제2 공급 전압의 공급 라인과 상기 제9 트랜지스터 사이의 도전 경로를 상기 클럭 신호에 따라 제어하는 제11 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 11 항에 있어서,
    상기 제10 트랜지스터는 상기 제8 트랜지스터와 동시에 턴-온 또는 턴-오프되고,
    상기 제11 트랜지스터는 상기 제9 트랜지스터와 동시에 턴-온 또는 턴-오프되는 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 11 항에 있어서,
    상기 제2, 제3, 제4, 제5, 제7, 제9, 제11 트랜지스터는 상기 제1, 제6, 제8, 제10 트랜지스터와 상반된 극성 특성을 갖는 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제1 공급 전압은 상기 제2 공급 전압 보다 큰 전압인 것을 특징으로 하는 쉬프트 레지스터.
  15. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 다수의 스테이지들 중 오드 스테이지들은 제1 클럭 신호와 반전된 제1 클럭 신호를 이용하고, 이븐 스테이지들은 제2 클럭 신호와 반전된 제2 클럭 신호를 이용하는 것을 특징으로 하는 쉬프트 레지스터.
  16. 제 15 항에 있어서,
    상기 제1 클럭 신호와 상기 제2 클럭 신호는 1/4주기의 위상차를 갖는 것을 특징으로 하는 쉬프트 레지스터.
  17. 제 16 항에 있어서,
    상기 다수의 스테이지들 각각의 출력 신호는 이전 스테이지의 출력 신호와 부분적으로 오버랩되는 것을 특징으로 하는 쉬프트 레지스터.
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