KR100608975B1

KR100608975B1 - 게이트 구동회로

Info

Publication number: KR100608975B1
Application number: KR1020030072953A
Authority: KR
Inventors: 배병성; 김규만; 장진
Original assignee: 실리콘 디스플레이 (주)
Priority date: 2003-10-20
Filing date: 2003-10-20
Publication date: 2006-08-03
Also published as: KR20050037709A

Abstract

본 발명은 게이트 구동회로에 관한 것으로서, 더욱 상세하게는 각 단이 다수의 스위칭 소자와 다수의 인버터로 구성되며, 각 단마다 반 클럭 주기의 사각파를 출력하는 시프트 레지스터를 포함하여 구성된 게이트 구동회로에 있어서, 상기 시프트 레지스터의 (m-1)단과 m단에서 출력되는 반클럭 주기 차이의 신호를 입력으로 받아 출력전압을 생성하여 N번째 게이트 라인에 인가하여, 상기 N번째 게이트 라인에 전하를 충전시키기 위한 구동회로 파형생성부;와 전하공유용 스위칭 소자(Q7)를 통하여 N번째 단의 게이트 라인에 충전된 전하의 반을 (N+1)번째 단의 게이트 라인으로 이동시켜 전하를 공유함으로써, 전력소모를 줄이고 양 게이트 라인을 전기적으로 연결시키기 위한 전하공유용 연결부;를 더 포함하여 이루어지는 것을 특징으로 한다.

게이트 구동회로, 시프트 레지스터, 전하공유, 트랜지스터, 인버터, 낸드 게이트, 노어 게이트

Description

게이트 구동회로{Gate driver}

도 1은 일반적인 게이트 구동회로의 출력 파형을 나타낸 도면.

도 2는 게이트 구동 전압의 시간 지연에 의한 악영향을 방지하기 위한 출력 파형을 나타낸 도면.

도 3은 게이트 라인의 시간 지연에 의해 변화된 게이트 구동회로의 출력 파형을 나타낸 도면.

도 4는 화소전압의 변동을 줄이기 위한 게이트 구동회로의 출력 파형을 나타낸 도면.

도 5는 종래 시프트 레지스터의 구성도.

도 6은 종래 시프트 레지스터의 타이밍도.

도 7은 본 발명에 의한 게이트 구동회로의 구성도.

도 8는 본 발명에 의한 게이트 구동회로의 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

1: 첫 번째 단 시프트 레지스터 2: 두 번째 단 시프트 레지스터

10: (m-1)번째 단 시프트 레지스터 20: m번째 단 시프트 레지스터

30: (m+1)번째 단 시프트 레지스터 40: 구동회로 파형생성부

50: 전하공유용 연결부 60: 선택신호 제어부

70: 오프신호 제어부 80: 전하공유용 스위칭 소자 제어부

Q1~Q14: 트랜지스터 I1~I16: 인버터

NAND 1 ~ NAND 4 : 낸드 게이트

NOR 1 ~ NOR 2 : 노어 게이트

VDD: 선택신호 전압원 VSS: 오프신호 전압원

현재 전통적인 CRT(Cathod Ray Tube)외에 여러 가지 디스플레이들이 개발되거나 상용화 되고 있으며, 이 중에는 대표적으로 액정 표시 장치(Liquid Crystal Display), OLED(Organic Light Emitting Display), PDP(Plasma Display Panel), FED(Field Emission Display) 등이 있다.

상기 디스플레이들의 영상을 구현하기 위해서는 각 수평방향의 라인을 선택하는 전기회로가 수직방향으로 순차적으로 구성되며, 영상 신호 전압이 상기 선택된 수평라인의 각 화소에 입력된다.

이러한 전기적인 기능을 위해서는 첨부도면 도 1에 도시된 바와 같이 게이트 라인을 구동하기 위한 게이트 구동 집적회로와 데이터 신호를 처리하기 위한 데이터 구동 집적회로들이 다수 개 사용된다.

게이트 구동회로의 출력 신호 전압은 도 1과 같이 순차적으로 사각파를 발생 시키는 것이 일반적이며, 도 2와 같이 각 출력 사각파 사이에 신호 전압이 인가되지 않는 오프셋 시간을 두어 사각파의 게이트 라인 인가시에 도 3과 같은 신호 지연에 의한 악영향을 방지하도록 하고자 하는 특허도 있다.

게이트 라인에 박막트랜지스터와 같은 스위칭 소자들이 각 화소 단위로 연결이 되어 있는 경우에 게이트 라인에 인가된 사각파에 의해 각 스위칭 소자들은 온 상태가 되고 이 때 데이터 라인을 통해 입력된 화상신호들이 스위칭 소자를 통해 화소에 기입된다.

첨부도면 도 5는 종래 시프트 레지스터의 구성도이며, 첨부도면 도 6은 종래 시프트 레지스터의 타이밍도이다.

첨부도면 도 6에 도시된 바와 같은 스타트 펄스(SP)와 클럭신호(CK), 반전 클락신호(CKB)를 상기 시프트 레지스터 회로에 인가하면, A, B, C, D 각 지점에서는 첨부도면 도 6의 (4, 5, 6, 7)에 도시된 바와 같은 출력 파형이 나타난다.

상기 출력 파형이 얻어지는 과정을 살펴보면 다음과 같다.

도 5에서 스타트 펄스가 입력되는 입력단자와 연결된 트랜지스터(Q1)가 하이-레벨의 클럭신호(CK)에 의해 온-상태가 되면 인버터(I1)에서는 출력되는 신호는 로우-레벨이 된다. 상기 인버터(I1)에서 출력되는 신호는 인버터(I2)의 입력신호가 되므로, 인버터(I2)에서 출력되는 신호는 하이-레벨이 된다.

상기 인버터(I2)에 연결된 트랜지스터(Q5)에는 로우-레벨의 반전 클럭 신호(CKB)가 인가되어 상기 트랜지스터(Q5)가 오프되며, 따라서 두 번째 단의 시프트 레지스터부(2)로 신호가 전달되지 않는다.

한편, 상기 인버터(I2)의 출력전압은 반전 클럭 신호(CKB)가 하이-레벨이 되는 경우 피드백 인버터(I3)를 통하여 상기 인버터(I2)의 입력으로 피드백 된다. 상기 피드백 인버터(I3)에 연결된 트랜지스터(Q2)가 온-상태가 되어 피드백이 작동하므로 신호전압이 계속 유지된다.

한편, 클럭신호(CK)가 로우-레벨이 되고, 반전 클럭 신호(CKB)가 하이-레벨이 되면, 두 번째 단의 시프트 레지스터부(2) 입구에 있는 트랜지스터(Q5)가 온-상태가 되고 인버터(I5)의 출력 신호는 로우-레벨이 되며, 다시 인버터(I6)를 통과하여 하이-레벨의 전압신호가 출력된다. 따라서, 두 번째 단 시프트 레지스터부(2)의 B 지점에서는 첫 번째 단 시프트 레지스터부(1)의 A 지점과 반클럭 차이로 하이-레벨의 전압이 나타난다.

다시 클럭신호가 하이-레벨이 되고, 반전 클럭 신호가 로우-레벨이 되면 첫 번째 단의 인버터(I1)에는 로우-레벨의 스타트 펄스가 입력되고 두 개의 인버터(I1, I2)를 거쳐 로우-레벨의 전압이 A지점에서 출력된다.

한편, A, B, C, D 각 지점에서 출력된 파형은 NAND 게이트와 인버터를 통과하므로 게이트 라인에 최종적으로 인가되는 각 출력(a, b, c)은 첨부도면 도 6의 (8, 9, 10)에 도시된 바와 같은 순차적인 출력 전압 파형이 나타난다.

상기 게이트 라인에 인가되는 게이트 구동회로의 출력 전압(a, b, c)이 하이-레벨에서 로우-레벨로 낮아지는 전환시점에 화소와 게이트 라인간의 전기용량적인 카플링에 의해 화소 전압의 변동이 생기며, 상기 화소 전압의 변동에 의해 화질의 열화가 일어나는 문제점이 있다.

상기 화소 전압의 변동을 줄이기 위하여 대한민국 특허 공개 공보(출원번호 1996-0032327)에서는 첨부도면 도 4에 도시된 바와 같이 게이트 라인에 인가되는 게이트 구동회로의 출력전압을 2단계로 변화하도록 하여 카플링에 의한 화소전압의 변동을 줄이고자 하고 있다.

그러나 상기 대한민국 특허 공개 공보(출원번호 1996-0032327)에서는 첨부도면 도 4에 도시된 바와 같은 게이트 전압의 파형을 만들기 위한 방법을 제시하지 못하고 있으며 별도로 외부에서 상기 도 4에 도시된 게이트 전압의 파형을 공급해 주어야 하는 문제점이 있다.

또한, 상기 게이트 라인에 인가되는 게이트 구동회로의 출력 전압이 하이-레벨인 경우 게이트 라인에 전하가 충전이 된다. 상기 출력 전압이 하이-레벨에서 로우-레벨로 변하게 되면, 상기 충전된 전하들이 방전한다.

따라서, 상기 전하의 충방전에 의해 전력 소모가 발생하는 문제점이 있다.

상기 문제점을 해결하기 위해 안출된 본 발명의 목적은 게이트 라인에 3단계로 변화하는 출력파형을 발생시킴으로써, 카플링에 의한 화소전압의 변동을 줄이고, 화질의 열화를 방지하기 위한 게이트 구동회로를 제공함에 있다.

본 발명의 다른 목적은 게이트 라인간의 전하공유를 통하여 전하의 충방전에 의한 전력소모를 줄이기 위한 게이트 구동회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명인 게이트 구동회로의 주된 구성요소는 각 단이 다수의 스위칭 소자와 다수의 인버터로 구성되며, 각 단마다 반 클럭 주기의 사각파를 출력하는 시프트 레지스터를 포함하여 구성된 게이트 구동회로에 있어서, 상기 시프트 레지스터의 (m-1)단과 m단에서 출력되는 반클럭 주기 차이의 신호를 입력으로 받아 출력전압을 생성하여 N번째 게이트 라인에 인가하여, 상기 N번째 게이트 라인에 전하를 충전시키기 위한 구동회로 파형생성부; 전하공유용 스위칭 소자(Q7)를 통하여 N번째 단의 게이트 라인에 충전된 전하의 반을 (N+1)번째 단의 게이트 라인으로 이동시켜 전하를 공유함으로써, 전력소모를 줄이고 양 게이트 라인을 전기적으로 연결시키기 위한 전하공유용 연결부;를 더 포함하여 이루어지는 것을 특징으로 한다.

또한 본 발명의 구동회로 파형생성부는, 선택신호 전압원을 제어하기 위한 선택신호 제어부와, 상기 선택신호 제어부와 연결된 스위칭 소자(Q3)와, 상기 스위칭 소자의 게이트 전극을 제외한 어느 한 전극과 연결된 선택신호 전압원과, 오프신호 전압원을 제어하기 위한 오프신호 제어부와, 상기 오프신호 제어부와 연결된 스위칭 소자(Q4) 및 상기 스위칭 소자의 게이트 전극을 제외한 어느 한 전극과 연결된 오프신호 전압원을 포함하여 이루어지는 것을 특징으로 한다.

또한 본 발명의 전하공유용 연결부는, 전하공유용 스위칭 소자(Q7)와 상기 전하공유용 스위칭 소자(Q7)를 제어하기 위한 전하공유용 스위칭소자 제어부로 이루어진 것을 특징으로 한다.

또한 본 발명의 선택신호 제어부는, 상기 시프트 레지스터의 (m-1)단과 m단에서 출력되는 반클럭 주기 차이의 신호를 낸드 게이트(NAND 1)의 두 입력단자를 통하여 입력받고, 상기 낸드 게이트(NAND 1) 및 상기 낸드 게이트(NAND 1)와 직렬로 연결된 인버터(I4)에서 출력된 신호를 스위칭 소자(Q3)에 인가함으로써 선택신호 전압원을 제어하기 위한 것을 특징으로 한다.

또한 본 발명의 오프신호 제어부는, 상기 시프트 레지스터의 (m-1)단과 m단에서 출력되는 반클럭 주기 차이의 신호를 노어 게이트(NOR 1)의 두 입력단자를 통하여 입력받고, 상기 노어 게이트(NOR 1)에서 출력되는 신호를 스위칭 소자(Q4)에 인가함으로써 오프신호 전압원을 제어하기 위한 것을 특징으로 한다.

또한 본 발명의 전하공유용 스위칭 소자 제어부는, 상기 시프트 레지스터의 m단과 (m+1)단에서 출력되는 반클럭 주기 차이의 신호를 낸드 게이트(NAND 2)를 통하여 입력받은 후, 상기 낸드 게이트(NAND 2) 및 상기 낸드 게이트(NAND 2)와 직렬로 연결된 인버터(I8)에서 출력되는 전압신호를 이용하여 전하공유용 트랜지스터를 제어하기 위한 것을 특징으로 한다.

이하에서는 첨부된 예시도면을 참조하여 본 발명의 구성에 대해 상세히 설명한다.

첨부도면 도 7은 본 발명인 게이트 구동회로의 구조도이다.

본 발명에서 사용되는 스위칭 소자는 트랜지스터인 것이 바람직하며, 상기 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극의 세 부분으로 구성되며, n형 또는 p형 트랜지스터 중 어느 것으로나 실현이 가능하다. 한편, 본 명세서 상에서는 기술상의 혼란을 피하기 위하여 소스 전극과 드레인 전극 중 어느 한 전극을 제 1 전극이라 하고, 다른 한 전극은 제 2 전극으로 기술한다.

본 발명에 의한 게이트 구동회로는 종래 시프트 레지스터의 구성에서 추가적인 회로의 구성을 갖는다.

종래의 시프트 레지스터의 구성에서 구동회로 파형생성부(30)와 전하공유용 연결부(40)가 추가로 구성된다.

상기 구동회로 파형생성부(40)는 선택신호 제어부(60), 오프신호 제어부(70), 선택신호 전압원(VDD), 오프신호 전압원(VSS), 복수의 스위칭 소자(Q3, Q4)로 구성된다. 상기 선택신호 제어부(60)는 낸드 게이트(NAND 1)와 인버터(I4)로 구성되며, 상기 오프신호 제어부(70)는 노어 게이트(NOR 1)로 구성된다.

상기 전하공유용 연결부(50)는 전하공유용 스위칭 소자 제어부(80)와 전하공유용 스위칭 소자(Q7)로 이루어진다. 상기 전하공유용 스위칭 소자 제어부(80)는 낸드 게이트(NAND 2)와 인버터(I8)로 구성된다.

상기 구동회로 파형생성부(40)의 낸드 게이트(NAND 1)와 노어 게이트(NOR 1)의 두 입력단자는 각각 (m-1)번째 단 시프트 레지스터(10)에 위치한 A 노드와 m번째 단 시프트 레지스터(20)에 위치한 B 노드에서 출력되는 파형을 입력받는다. 상기 낸드 게이트(NAND 1)와 노어 게이트(NOR 1)는 병렬로 연결되며, 상기 낸드 게이트 (NAND 1)에는 인버터(I4)가 직렬로 연결된다.

상기 인버터(I4)는 트랜지스터(Q3)의 게이트 전극과 연결되며, 상기 트랜지스터(Q3)의 제 1 전극은 선택신호 전압원(VDD)에 연결되며, 제 2 전극은 N번째 게 이트 라인에 연결된다.

상기 노어 게이트(NOR 1)는 트랜지스터(Q4)의 게이트 전극과 연결되며, 상기 트랜지스터(Q4)의 제 1 전극은 오프신호 전압원(VSS)에 연결되며, 제 2 전극은 N번째 게이트 라인에 연결된다.

즉, 트랜지스터(Q3)의 제 1 전극과 트랜지스터(Q4)의 제 1 전극은 N번째 게이트 라인에 공통으로 연결된다.

상기 낸드 게이트(NAND 1)의 입력단자로 입력되는 신호는 상기 낸드 게이트 (NAND 1)와 인버터(I4)를 거쳐 트랜지스터(Q3)에 인가된다. 상기 트랜지스터 (Q3)에 인가되는 신호는 첨부도면 도 8의(8)에 도시된 바와 같으며 선택신호 전압원(VDD)을 제어하는 역할을 한다.

상기 노어 게이트(NOR 1)의 입력단자로 입력되는 신호는 상기 노어 게이트(NOR 1)를 통과하여 트랜지스터(Q4)의 게이트 전극에 인가된다. 상기 노어 게이트(NOR 1)를 통과한 신호는 첨부도면 도 8의(9)에 도시된 바와 같으며, 오프신호 전압원(VSS)을 제어하는 역할을 한다.

상기 구동회로 파형생성부(40)에서는 3단계로 변화되는 출력파형을 생성하는 한편, 전하공유용 연결부(50)를 통하여 N번째 게이트 라인에서 (N+1)번째 게이트 라인으로 전하를 이동시킨다.

상기 전하공유용 연결부(50)내 낸드 게이트(NAND 2)의 두 입력단자는 노드 B 및 C에서 출력되는 신호를 입력받는다. 상기 낸드 게이트(NAND 2)는 인버터(I8)와 직렬로 연결된다.

상기 인버터(I8)는 공유용 트랜지스터(Q7)의 게이트 전극과 연결되며, 상기 공유용 트랜지스터(Q7)의 제 1 전극은 N 번째 게이트 라인과 연결되며, 제 2 전극은 (N+1)번째 게이트 라인과 연결된다.

상기 인버터(I8)를 통과한 신호는 첨부도면 도 8의(10)에 도시된 바와 같으며, 상기 신호가 하이-레벨 상태로 트랜지스터(Q7)에 인가되면 상기 트랜지스터(Q7)는 온-상태가 된다.

상기 도통된 트랜지스터(Q7)은 N 번째 게이트 라인에 충전된 전하를 (N+1)번째 게이트 라인으로 이동시키기 위한 연결부의 역할을 한다.

(N+1)번째 단 이후 게이트 라인의 구성도 N 번째 단 게이트 라인의 구성과 동일하다.

상기와 같이 구성된 본 발명의 작용에 대해 상세히 설명하면 다음과 같다.

첨부도면 도 7의 노드 A의 전압신호가 입력되는 트랜지스터(Q1)가 하이-레벨의 클럭 신호(CK)에 의하여 온-상태가 되면, 노드 A 에서 하이-레벨이었던 전압신호는 인버터(I1)를 거쳐 로우-레벨이 되며, 다시 인버터(I2)를 거쳐 노드 B 에서 하이-레벨이 된다.

이때 상기 노드 B 와 연결된 트랜지스터(Q5)에는 로우-레벨의 반전 클럭 신호(CKB)가 인가되어 다음단으로 신호가 전달되지 않는다.

인버터(I2)의 출력 전압 신호는 피드백 인버터(I3)를 통하여 인버터(I2)의 입력으로 피드백 되도록 되어 있다. 상기 피드백 인버터(I3)와 연결된 트랜지스터(Q2)가 온-상태가 됨으로써 피드백이 작동되어 신호전압을 계속 유지하는 역할을 한다.

한편, 반전 클럭 신호(CKB)가 하이-레벨이 되는 경우, 노드 B 와 연결된 트랜지스터(Q5)가 온-상태가 되고 m번째 단(20)에 위치한 인버터(I2)의 하이-레벨의 신호가 (m+1)번째 단(30)의 인버터(I5)를 통과하여 로우-레벨이 되며, 다시 인버터(I6)를 통과하여 노드 C 에서는 하이-레벨의 신호가 나타난다.

따라서, 첨부도면 도 7 에 도시된 바와 같이, m번째 단(20)의 B 노드에서와 (m+1)번째 단(30)의 C 노드에서는 반클럭 차이의 신호가 나타나게 된다.

다시 클럭 신호(CK)가 하이-레벨이 되고, 반전 클럭 신호(CKB)가 로우-레벨이 되면 m번째 단(20)의 입력에는 로우-레벨의 전압신호가 들어오고, 두 개의 인버터(I1, I2)를 거쳐 B 노드에서는 로우-레벨의 출력 전압이 나타난다.

첨부도면 도 8은 상기와 같은 과정을 거쳐 각 노드에 나타나는 전압신호를 나타낸다.

도 8에 도시된 바와 같이 상기 A노드와 B노드에서 출력되는 전압신호는 낸드 게이트(NAND 1)와 노어 게이트(NOR 1)의 두 입력단자로 각각 입력된다.

먼저 낸드 게이트(NAND 1)의 두 입력 단자에 A 노드와 B 노드의 신호가 입력되며, 상기 입력신호는 낸드 게이트(NAND 1)를 통과하면 신호폭이 반으로 줄고 위상이 반전된 신호가 출력된다.

상기 신호는 인버터(I4)를 통과하여 다시 위상이 반전되며, 이 때 출력되는 신호(노드 a 에서 나타나는 신호)는 첨부도면 도8의(8)에 도시된 바와 같이 신호폭 이 반으로 준다.

상기 노드 a 에서 나타나는 신호는 트랜지스터(Q3)의 게이트 전극에 인가되며, 상기 신호는 선택전압 신호원(VDD)의 출력용 파형이 된다. 즉, 도 8의 a 노드에서 나타나는 파형이 트랜지스터(Q3)의 게이트 전극에 인가됨으로써 선택전압 신호(VDD)를 제어하게 된다.

상기 노어 게이트(NOR 1)의 입력 단자에 A 노드와 B 노드의 신호가 입력된다. 상기 입력신호는 상기 노어 게이트(NOR 1)를 통과하여 트랜지스터(Q4)의 게이트 전극에 인가된다.

상기 트랜지스터(Q4)의 게이트 전극에 인가되는 전압신호의 파형은 첨부도면 도 8의(9)에 도시된 바와 같다. 상기 신호는 b 노드에서 나타나는 파형으로 오프전압 신호원(VSS)의 출력용 파형이 된다. 즉, b 노드에서 나타나는 파형이 트랜지스터(Q4)에 인가됨으로써 오프전압 신호(VSS)를 제어하게 된다.

상기 낸드 게이트(NAND 2)의 입력 단자에 B 노드와 C 노드의 출력전압 신호가 입력된다. 상기 입력신호는 상기 낸드 게이트(NAND 2)를 통과하여 신호폭이 반으로 줄고, 위상이 반전된다. 상기 낸드 게이트(NAND 1)를 통과한 신호는 인버터(I8)의 입력신호가 되며, 상기 인버터(I8)를 통과하여 다시 위상이 반전된다.

상기 인버터(I8)에서 출력되는 신호(노드 c 에서 나타나는 신호)는 첨부도면 도 8의 (10)에 도시된 바와 같이 상기 낸드 게이트(NAND 2)에 입력되는 신호보다 신호폭이 절반으로 줄어든다. 상기 인버터(I8)에서 출력된 신호(노드 c 에서 나타 나는 신호)는 공유용 트랜지스터(Q7)의 게이트 전극에 인가되어 상기 공유용 트랜지스터(Q7)를 도통시킨다.

한편, 첨부도면 도 8의 (8)에 도시된 신호가 하이-레벨의 상태로 트랜지스터(Q3)의 게이트 전극에 인가되면 선택신호 전압(VDD)이 N번째 게이트 라인에 인가된다.

한편, 첨부도면 도 8의 (10)에 도시된 신호가 하이-레벨의 상태로 트랜지스터(Q7)의 게이트 전극에 인가되면 상기 트랜지스터(Q7)는 온-상태가 되고, 상기 선택신호 전압(VDD)에 의해 N 번째 게이트 라인에 충전된 전하가 (N+1) 번째 게이트 라인으로 전하 이동이 일어난다. 상기 전하이동은 제 N 번째 게이트 라인과 (N+1)번째 게이트 라인이 서로 동일한 전압이 될 때 까지 발생한다.

상기 N번째 단의 게이트 라인에 선택신호 전압이 입력되어 (N+1)번째 단의 게이트 라인과 전하공유가 이루어지는 동안에는 첨부도면 도 8의 (9)에 도시된 바와 같은 b 노드의 로우-레벨 전압신호가 트랜지스터(Q4)에 인가됨으로써 오프 신호 전압원(VSS)이 게이트 라인과 전기적으로 분리된다.

또한 상기 전하공유 과정 중에는 도 8의 (8)에 도시된 바와 같은 노드 a의 출력신호가 로우-레벨이므로 상기 트랜지스터(Q3)가 오프-상태가 된다. 따라서, 선택신호 전압원(VDD)이 게이트 라인과 전기적으로 분리된다. 전하 공유가 이루어지는 동안 게이트 라인에 신호원이 인가되는 것을 방지하기 위함이다.

첨부도면 도 8의 (11)은 노드 N 에서 나타나는 전압신호로 상기 게이트 라인에 입력된다. 이 중 중간전압은 상기 전하공유 과정을 통한 게이트 라인간의 전하 분배에 의한 것이다. 상기 게이트 라인에 최종적으로 인가되는 전압은 도 8의 (11) 에 나타난 바와 같이 3단계로 변화되므로 카플링에 의한 화소전압의 변동을 줄일 수 있게 된다. 즉, 상기 3단계로 변화되는 파형이란 앞단의 게이트 라인과 전하를 공유하면서 전압이 일차로 상승하는 1 단계와, 본 라인의 게이트 출력이 입력될 때 이차로 구동전압까지 상승하는 2 단계와, 다음 게이트 라인과 전하공유를 할 때 전압이 일차 전압 상승위치까지 낮아지는 3단계로 구성되는 파형이며, 이어서 본 라인에 게이트 전압이 오프 레벨이 될 때 완전히 오프 상태로 되는 구성이다.

상기한 바와 같은 과정에 의해, (N+1)번째 단의 게이트 라인에 선택신호 전압이 인가되기 전에도 N 번째 단의 게이트 라인에 충전된 전하의 반을 재활용함으로써, (N+1)번째 단의 게이트 라인에 전하를 예비적으로 충전할 수 있게 되어 전력소모를 줄일 수 있게 된다.

상기와 같이 구성된 본 발명에 의하면, 전하공유 과정을 통하여 전하의 재활용이 가능하므로 전력 소모를 줄이는 효과를 달성할 수 있다.

또한 본 발명에 의하면 게이트 라인에 최종적으로 인가되는 파형을 3단계로 변화되도록 함으로써, 화소간의 카플링에 의해 발생하는 악영향을 줄이고 디스플레이의 화질을 개선하도록 하는 효과를 달성할 수 있다.

Claims

각 단이 다수의 스위칭 소자와 다수의 인버터로 구성되며, 각 단마다 반 클럭 주기의 사각파를 출력하는 시프트 레지스터를 포함하여 구성된 게이트 구동회로에 있어서,

상기 시프트 레지스터의 (m-1)단과 m단에서 출력되는 반클럭 주기 차이의 신호를 입력으로 받아 출력전압을 생성하여 N번째 게이트 라인에 인가하여, 상기 N번째 게이트 라인에 전하를 충전시키기 위한 구동회로 파형생성부; 및

인버터의 출력단에 게이트 전극이 연결되고, 제 1 전극은 N번째 게이트 라인에 연결되며, 제 2 전극은 (N+1)번째 게이트 라인에 연결된 전하공유용 스위칭 소자(Q7)를 통하여 N번째 단의 게이트 라인에 충전된 전하의 반을 (N+1)번째 단의 게이트 라인으로 이동시켜 전하를 공유함으로써, 전력소모를 줄이고 양 게이트 라인을 전기적으로 연결시키기 위한 전하공유용 연결부;

를 더 포함하여 이루어지는 것을 특징으로 하는 게이트 구동회로.
제 1 항에 있어서, 상기 구동회로 파형생성부는,

선택신호 전압원을 제어하기 위한 선택신호 제어부와,

게이트 전극이 인버터에 연결되고, 제 1 전극이 선택신호 전압원(VDD)에 연결되며, 제 2 전극은 N번째 게이트 라인에 연결되는 스위칭 소자(Q3)와,

상기 스위칭 소자의 게이트 전극을 제외한 어느 한 전극과 연결된 선택신호 전압원과,

오프신호 전압원을 제어하기 위한 오프신호 제어부와,

게이트 전극이 노어 게이트(NOR1)에 연결되고, 제 1 전극은 오프신호 전압원(VSS)에 연결되며, 제 2 전극은 N번째 게이트 라인에 연결되는 스위칭 소자(Q4)와,

상기 스위칭 소자의 게이트 전극을 제외한 어느 한 전극과 연결된 오프신호 전압원,

을 포함하여 이루어지는 것을 특징으로 하는 게이트 구동회로.
제 2 항에 있어서, 상기 선택신호 제어부는

상기 시프트 레지스터의 (m-1)단과 m단에서 출력되는 반클럭 주기 차이의 신호를 낸드 게이트(NAND 1)의 두 입력단자를 통하여 입력받고, 상기 낸드 게이트(NAND 1) 및 상기 낸드 게이트(NAND 1)와 직렬로 연결된 인버터(I4)에서 출력된 신호를 스위칭 소자(Q3)에 인가함으로써 선택신호 전압원을 제어하기 위한 것을 특징으로 하는 게이트 구동회로.
제 2 항에 있어서, 상기 오프신호 제어부는,

상기 시프트 레지스터의 (m-1)단과 m단에서 출력되는 반클럭 주기 차이의 신호를 노어 게이트(NOR 1)의 두 입력단자를 통하여 입력받고, 상기 노어 게이트(NOR 1)에서 출력되는 신호를 스위칭 소자(Q4)에 인가함으로써 오프신호 전압원을 제어하기 위한 것을 특징으로 하는 게이트 구동회로.
제 1 항에 있어서, 상기 전하공유용 연결부는

전하공유용 스위칭 소자(Q7)와 상기 전하공유용 스위칭 소자(Q7)를 제어하기 위한 전하공유용 스위칭소자 제어부로 이루어진 것을 특징으로 하는 게이트 구동회로.
제 5 항에 있어서, 상기 전하공유용 스위칭 소자 제어부는,

상기 시프트 레지스터의 m단과 (m+1)단에서 출력되는 반클럭 주기 차이의 신호를 낸드 게이트(NAND 2)를 통하여 입력받은 후, 상기 낸드 게이트(NAND 2) 및 상기 낸드 게이트(NAND 2)와 직렬로 연결된 인버터(I8)에서 출력되는 전압신호를 이용하여 전하공유용 트랜지스터를 제어하기 위한 것을 특징으로 하는 게이트 구동회로.
제 1 항 내지 6 항 중 어느 한 항에 있어서, 상기 스위칭 소자는,

N형 트랜지스터인 것을 특징으로 하는 게이트 구동회로.
제 1 항 내지 6 항 중 어느 한 항에 있어서, 상기 스위칭 소자는,

P형 트랜지스터인 것을 특징으로 하는 게이트 구동회로.
제 1 항에 있어서, 상기 구동회로 파형생성부의 출력전압은,

앞단의 게이트 라인과 전하를 공유하면서 전압이 일차로 상승하는 1 단계와, 본 라인의 게이트 출력이 입력될 때 이차로 구동전압까지 상승하는 2 단계와, 다음 게이트 라인과 전하공유를 할 때 전압이 일차 전압 상승위치까지 낮아지는 3단계로 변화됨으로써 카플링에 의한 화소전압의 변동을 줄이기 위한 것을 특징으로 하는 게이트 구동회로