KR100196027B1 - 표시장치 주사회로 - Google Patents

Abstract

열선택구동회로는 액정표시장치의 각 화소열을 연속적으로 구동시키기 위해 사용된다. 열선택구동회로는 각각의 출력은 활성입력으로서 해당하는 화소열과 후속하는 열선택구동회로에 연결된다. 모든 열선택구동회로는 박막트랜지스터와 함께 통합되고 화소와 동일한 글라스기판 상에 증착된다. 어셈블리에 연결된 리드의 수는, 6개의 중첩하는 클럭신호 S1, o, S2, o, S3, o, S1, e, S2, e, S3, e, 쉬프트-인클럭신호 SDIN, 양의 전원전압 VCC, 및 적어도 하나의 접지전원전압 VSS, VSSI을 포함해서, 화소열의 수보다 훨씬 작다. 하나의 예로써, 리드의 수는 240개에서 10개로 감소된다.

Description

표시장치 주사회로

제1도는 본 발명의 열선택구동회로가 사용될 수 있는 표시장치 시스테의 블록도이다.

제2도는 본 발명에 따른 바람직한 제1실시예의 개략도이다.

제3도는 제2도의 회로의 입력들 및 출력들의 타이밍도이다.

제4도는 본 발명에 따른 바람직한 제2실시예의 개략도이다.

제5도는 본 발명에 따른 바람직한 제3실시예의 개략도이다.

제6도는 제5도의 회로의 입력들 및 출력들의 타이밍도이다.

제7도는 본 발명에 따른 바람직한 제4실시예의 개략도이다.

제8도는 본 발명에 따른 바람직한 제5실시예의 개략도이다.

제9도는 본 발명에 따른 바람직한 제6실시예의 개략도이다.

제10도는 본 발명에 따른 바람직한 제7실시예의 개략도이다.

제11도는 본 발명에 따른 바람직한 제8실시예의 개략도이다.

제12도는 본 발명에 따른 바람직한 제9실시예의 개략도이다.

본 발명은 액티브 매트릭스 표시장치(active matrix display device:AMLCD)를 위한 구동회로에 관한 것으로, 특히 박막트랜지스터를 사용하는 액정표시장치의 화소열(pixel row)를 구동시키는 열선택구동회로에 관한 것이다.

액정표시장치 또는 그와 유사한 장치는 일반적으로 글라스인 기판 상에 증착된 박막 트랜지스터를 통상 사용한다. 현재, 상업적으로 입수가능한 거의 모든 액티브 매트릭스 액정표시장치들은, 외부에서 액티브 매트릭스 액정표시장치로 주사신호가 인가되는 점에서, 주사되지 않는다.

주사되지 않은 AMLCD는, 각각의 행과 열에 대해 하나의 외부 리드를 필요로 한다. 예를 들면, 블랙 앤 화이트 768×1024 XGA 컴퓨터 표시장치를 위한 직선 인터페이스구동기는 1792개의 리드를 필요로 한다. 표시장치 구동기에서 이렇게 많은 수의 리드를 필요로 하는 것은, 표시장치의 해상도가 증가하고 표시장치가 복잡해짐에 따라 악화되는 심각한 문제이다. 요구되는 입력리드의 수를 줄이고 구동회로를 표시장치의 기판 상에 통합하고자 하는 것이 두가지 주된 당면과제이다.

미국특허 제5,034,735호에는 선택 및 해제신호를 생성하고 연속적으로 이들을 제어게이트들을 통해 어드레스하기 위해 단위 화소열에 2개의 트랜지스터를 사용하는 구동장치가 개시되어있다. 그러나, 주사구동회로와 신호구동회로는 강유전성 액정표시장치에 적합하고, 박막 트랜지스터 액정표시장치(이하 RFR_LCD라 칭함)에는 적합하지 않다.

미국특허 제5,157,386호에는 K비트의 디지털 영상데이타로 AMLCD를 구동시키는 회로가 개시되어있다. 아날로그스위치는 영상전압을 인가받아 제어신호에 의해 아날로그스위치가 온될 때 그 영상전압을 각 칼럼으로 출력한다. 이것은 표시장치의 열들을 선택적으로 구동시키는 회로는 아니다.

미국특허 제5,113,181호에는 데이터구동기가 사용되는 표시장치가 개시되어 있지만, 주사구동회로는 개시되어 있지 않다.

미국특허 제5,313,222호는 액정표시장치를 위한 선택구동회로를 개시하고 있으며, 이 선택구동회로는 상당한 정도의 전기적 스트레스를 견뎌야만 한다.

따라서, 본 발명의 목적은 분리된 기판 상에 집적회로를 장착할 필요성을 제거함으로써, 제조단가를 감소시키고 신뢰성을 증가시킴에 있다.

본 발명의 다른 목적은 표시장치 기판 상에 직접 집적될 수 있는 신규한 열선택구동회로를 생산하여, 주변 집적회로의 비용 및 비주사된 AMLCD에서 필요로 하는 하이브리드 어셈블리(hybrid assemvly)를 제거하는 것이다.

본 발명의 또 다른 목적은 박막 트랜지스터의 높은 직렬저항에 기인한 큰 시상수(long time constant)를 극복하기 위해 빠름 해제시간과 전 진폭의 구동신호를 갖는 신규한 통합된 열선택구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 열선택구동회로의 소비전력을 감소시키는 것이다.

이러한 목적들은 시프트레지스터와 유사한 열선택구동회로를 사용함으로써 달성된다. 각 열선택구동회로는 화소열을 구동시킨다. 열선택구동회로는 화소의 글라스 기판 상에 증착된다. 각 열선택구동회로의 출력은 해당하는 화소열과 활성입력으로서 후속의 열선택구동회로에 연결된다. 이런 열선택구동회로는 화소열을 순차적으로 구동시킨다. 표시장치의 외부에 있는 스위칭장치는 열선택구동회로들에 연결된 리드들을 구비한다. 여기서, 리드들의 수는 화소열들의 수보다 상당히 적다.

각 열선택구동회로는 표시장치의 기판에 형성된 다수의 박막 트랜지스터를 가지고 있으며, 상호연결되어 각 화소열을 연속적으로 활성화시킨다.

제1열선택구동회로단은 소정의 제1기간동안 제1화소열을 활성화시킨다. 인접하는 제2열선택구동회로는 소정의 제1기간이 끝나기 전 소정의 제2기간동안에 연속하는 화소열을 활성화시켜, 각 열에 보다 긴 열선택시간을 제공하여 해당하는 화소열의 화소들을 충전 또는 방전시킨다. 이렇게 함으로써, 보다 빠른 해제시간이 확보되어 박막 트랜지스터의 높은 직렬저항에 기인한 큰 시상수를 극복할 수 있다.

본 발명의 다른 특징과 이점은, 첨부된 도면을 참조로 하여 후술하는 바람직한 실시예들의 상세한 설명에 의해 명백하게 될 것이다.

본 발명은 384×240 화소어레이 칼라텔레비젼을 예로 설명될 것이다. 제1도는 본 발명의 열선택구동회로가 포함될 수 있는 표시장치 시스템의 블록도를 나타낸다. 제1도에서 상부 블록은 표시장치에 대한 외부 구동시스템을 나타내며, 외부 구동시스템은 제어로직신호발생기, 샘플홀딩기를 포함한다. 표시장치가 제1도의 하부 블록으로 도시되어 있다. 열선택구동기로 표시된 블록이 본 발명을 나타내며, 열선택구동기가 화소매트릭스어레이의 처음 두 개의 화소열과 마지막 화소열에만 연결된 채 도시되어 있다.

본 발명의 열선택구동회로의 바람직한 제1실시예가 제2도에 도시되어 있으며, 여기서, 모든 입력과 전원공급신호는 제1도의 상부 블록으로 도시된 외부구동시스템으로부터 공급된다. 열선택구동회로가, 제1도의 표시장치의 일측에만 도시되었지만, 표시장치의 반대쪽의 화소열에 연결되고 첫 번째의 열선택구동회로와 동일한 제2열선택구동회로 또한 포함할 수 있다. 제2열선택구동회로는 회로에 용장성(circuit redundancy)을 제공하여 수리가 필요한 경우 회로진단성을 향상시킨다.

제2도에 도시된 바와 같이, 제1실시예의 열선택구동회로에는 240개의 동일한 회로단이 있다. 각 구동회로단은 점선의 사각형으로 표시되어 있고, 제1단, 제2단 및 제3단 내지 제240단으로 지칭된다. 모든 단들은, 각 단의 입력이 선행단의 출력에 연결되는 것을 제외하고는 동일하다.

제1실시예는 특히 열선택구동회로들에 연결되는 외부리드의 수를 본 실시예에서 사용된 240개 정도에서 11개로 줄이는 것에 초점을 두고 있다. 또한 제2실시예의 회로는, 느린 이동도, 문턱전압의 불균일성 및 문턱전압의 변화 등과 같은 불량한 동작특성을 갖는 박막트랜지스터의 사용과 관련한 문제를 해결하며, 글라스 기판 상에 직접 증착될 수 있다.

제2도에 도 시된 바와 같이, 열선택구동회로는 홀수단과 짝수단으로 나뉘어지며, 각 단은 11개의 트랜시스터를 가지고 있다. 제1단의 출력 r1은 제2단의 입력과 제1화소어레이의 제1열 ROW1에 연결된다. 제2단의 출력 r2는 제3단의 입력과 화소어레이의 제2열 ROW2에 연결된다. 같은 연결관계가 제3단 내지 제240단에도 적용된다. 모든 홀수단은 각각 제1, 제2 및 제3클럭신호들 S1, o, S2, o, S3, o를 수신한다. 모든 짝수단은 각각 제4, 제5 및 제6클럭신호들 S1, e, S2, S3, e를 받는다. 제7클럭신호 S4는 모든 단에 연결된다. 제8 SDIN 쉬프트-인클럭신호는 열선택구동회로의 제1단에만 연결된다. 모든 단은 두 개의 공통 접지선(또는 음의 전원) VSS 및 VSSI 및 공통 양의 전원 VCC에 연결된다. 두 개의 접지선을 갖는 이유는, 출력에서 잡음을 제거하기 위해, 각 단의 출력장치를 위한 제1접지선 VSS를 제2접지선 VSSI으로부터 분리시키기 위한 것이다. 따라서, 표시장치 상의 열선택구동회로에 연결된 외부구동시스템으로부터 공급된 11개의 입력리드 즉, S1, o, S2, o, S3, o, S1, e, S2, e, S3, e, S4, SDIN, VCC, VSS 및 VSSI가 있다. 이하 설명되어 있는 바와 같이 240개의 열선택구동회로들을 제어하기 위해 오직 11개의 제어리드만이 필요함을 알 수 있다. 접지선 VSSI과 VSS를 결합함으로써, 각 단의 출력에 대한 간섭이 심각하지 않다면, 오직 10개의 제어리드만이 요구된다. 분리된 음의 전원공급선들 VSS 및 VSSI은 본 실시예에서 이용될 것이다.

재차 제2도를 참조하면, 각 구동회로단은 전원전압 VCC와 음의 전원전압 VSSI 사이에서 직렬로 연결된 트랜지스터 M1 및 트랜지스터 M2를 포함한다. 트랜지스터 M1의 게이트는, 홀수단에서 클럭신호 S1, o에, 짝수단에서는 클럭신호 S1, e에 연결되고, 트랜지스터 M2의 게이트는 특정단의 입력단으로 작용한다. 트랜지스터 M5 및 트랜지스터 M4는, 홀수단에서는 VSSI과 클럭신호 S2, o 사이에서, 짝수단에서는 VSSI과 클럭신호 S2, e사이에서 직렬로 연결된다. 트랜지스터 M4의 게이트는 입력단에 연결되고 트랜지스터 M5의 게이트는 M1과 M2의 공통노드 및 소오스가 VSSI에 연결된 트랜지스터 M3의 드레인과 게이트에 연결된다. 트랜지스터 M7 및 트랜지스터 M6는, 홀수단에서는 음의 전원전압 VSS와 클럭신호 S3, o 사이에서, 짝수단에서는 VSS과 클럭신호 S3, e 사이에서 직렬로 연결된다. 트랜지스터 M7의 게이트는 트랜지스터 M1과 트랜지스터 M2 사이의 공통노드에 연결된다. 트랜지스터 M6의 게이트는 트랜지스터 M4과 트랜지스터 M5 사이의 공통노드에 연결된다. 트랜지스터 M7과 트랜지스터 M6 사이의 공통노드는 열출력과 다음 단의 입력단에 연결된다. 트랜지스터 M11과 트랜지스터 M10은, 홀수단에서는 음의 전원전압 VSSI과 클럭신호 S1, o 사이에서, 짝수단에서는 음의 전원전압 VSSI과 클럭신호 S1, e 사이에서 직렬로 연결된다. 트랜지스터 M11의 게이트는 입력단에 연결된다. 트랜지스터 M11과 트랜지스터 M10의 공통노드는, 드레인과 소스가 트랜지스터 M7의 드레인과 소스에 병렬로 연결된 트랜지스터 M8의 게이트에 연결된다. 트랜지스터 M9는 트랜지스터 M10의 게이트와 후속단의 열출력 사이에서 연결되고, 클럭신호 S4에 연결된 게이트를 가진다.

바람직하기로는, 열선택구동회로는 표시장치 기판 상의 박막트랜지스터와 함게 제조되어 주사신호를 발생함으로써, 표시장치가 화소트랜지스터의 선택된 열을 온/오프시킨다.

제어클럭신호의 파형과 내부 및 출력노드에서의 신호들은 제3도에 도시된다. 클럭신호들 S1, o, S2, o, S3, o, S1, e, S2, e, S3, e는 주사선시간의 두배의 주기를 가지며, S4는 주사선시간의 주기를 가진다. 입력 쉬프트-인 신호 SDIN은 프레임시간의 주기를 갖는다. NTSC시스템을 사용하는 본 실시예에서는, 주사선 시간폭과 프레임 시간폭은 각각 약 63㎲ 및 16.67 ms 이다. 제1도에 도시된 바와 같이, 각 단의 출력은 표시장치 화소게이트선의 열에 연결된다.

영상정보(또는 표시장치에 입력되는 다른 형태의 신호)는 제1도의 시스템에 한 번에 한 열씩 공급된다. 당업자가 인식하고 있듯이, 제2도의 박막트랜지스터의 저이동도(즉, 고저항)는, 박막트랜지스터를 통한 화소캐패시턴스의 충전 및 방전시간을 감소시키고 열선택 시간을 효과적으로 단축시킨다. 화소캐패시턴스를 방전 및 충전하는데 보다 연장된 기간의 열선택시간을 확보하기 위해, 인접하는 열은 선행열이 비활성화되기 전에 활성화된다. 그러나, 주어진 수평선 시간주기에서 오직 하나의 화소열만이 로크인(lock in)되므로, 소정의 한 주기에는 오직 하나의 정보라인만이 제공된다. 이 동작은 라인 예비선택이라 불린다. 열선택구동회로의 이점은 외부리드연결단의 수를 감소시키는 것이다. 본 실시예에서, 리드연결단의 수는, 선택구동기에서만 240에서부터 11로 감소된다. 따라서, 이러한 리드감소는 다시 표시장치의 어셈블리와 패키징을 상당히 단순화시킨다. 비록 본 실시예의 신규한 회로가 각 단당 11개의 트랜지스터를 요구하더라도, 트랜지스터들은 비교적 작고 글라스 같은 기판 상에 제조되기가 용이하다. 결과적으로, 리드연결단이 상당히 감소하고 외부구동칩이 적게 요구되므로, 제조비용이 감소된다.

제2도 및 제3도의 타이밍도에 도시된 바와 같이, t0에서 t1에 걸쳐 동작이 시작된다. 클럭신호들 S1, o, S1, e의 초기화 펄스들이 모든 단에 있는 트랜지스터 M1을 온시킴으로써, 모든 노드 a1, s2, ‥‥a240은 VDD 또는 VCC에 근접한 고전압(논리 1)수준으로 충전된다. 여기서, VDD는 클럭신호들 S1, o, S1, e의 펄스의 양의 진폭이다. 이때, 모든 노드들 a1, a2, ‥‥a240dl 트랜지스터 M5와 M7을 작동시켜, 모든 노드들 b1, b2, ‥‥b240 및 모든 출력노드들 r1, r2, ‥‥r240이 공통 접지수준인 VSSI 및 VSS(저전압 또는 논리0)으로 각각 방전된다. 따라서, 제1열 ROW1 내지 마지막 열 ROW240에 대한 모든 주사선은 동작시작점에서 VSS수준으로 방전된다. 그러나, 이런 초기화 펄스들은 임의적인 것으로 설명될 것이다.

출력노드가 저전압수준에 있는 한, 트랜지스터 M8의 드레인(소스)이 트랜지스터 M의 드레인(소오스)가 공통으로 사용되므로, 동일단의 노드 d에서의 전압변화는 해당하는 출력노드에 영향을 미치지 않음에 유념해야 한다. 각 클럭신호의 양(음)의 진폭이 VDD(VSS 또는 VSSI)과 동일하며, 여기서, VDD의 진폭은 VCC의 진폭과 같거나 근접할 수 있다.

t1후 t2이전에 노드 a와 b가 각각 고전압 및 저전압수준으로 남아있기 때문에, t1 후 t2이전에 펄스로 발생된 어떤 클럭신호도 출력노드에 영향을 주지 않는다. 시간 t2에서, SDIN 시프트-인 신호는 제1단의 트랜지스터 M2, M4 및 M11을 온시키는 고전압수준으로 펄스화된다. 노드 a2 내지 a240은 고전압수준으로 남아있는 반면, 트랜지스터 M2의 온에 의해, 노드 a1은 VSSI수준으로 방전된다. 제1단의 트랜지스터 M4가 작동하고 클럭신호 S2, o가 t2에서 저전압수준이므로, 노드 b1은 저전압수준으로 남아있다. 트랜지스터 M11이 온상태이므로, t2에서 노드 d1은 저전압수준이다.

t3에서, 클럭신호 S1, o은 고전압수준으로 펄스화되어 모든 홀수단의 트랜지스터 M1을 온시킨다. 제1단에서 트랜지스터 M1과 트랜지스터 M2가 온되면서, 트랜지스터 M1과 M2의 크기 비율에 따라 노드 a1은 VDD와 VSSI 사이의 중간전압수준으로 충전된다. 클럭신호 S2, o가 t4에서 고전압으로 펄스화되며, 이때 (중간전압수준에 있는) 노드 a1이 제1단의 트랜지스터 M5를 온시킬 정도로 충분히 높다면, 노드 b1을 중간전압수준으로 방전되게 한다. 어떤 경우에든, 클럭신호 S3, o은 저전압수준이므로, 이시간에서 노드 b1의 전위가 회로의 동작에 영향을 주지 않는다.

t5에서, 클럭신호 S1, o는 저전압수준으로 돌아오고, 이것이 제1단의 트랜지스터 M1을 오프시켜, 노드 a1이 저전압 수준으로 방전되게 하고 트랜지스터 M5를 오프시킨다. 다시, 트랜지스터 M4가 여전히 온상태이고 클럭신호 S2, o가 고전압수준에 있으므로, 노드 b1은 고전압수준으로 충전된다. 따라서, t5에서 노드 b1은 논리1수준으로 상승되어 제1단의 트랜지스터 6을 온시킨다. t6에서, 클럭신호 S3, o은 VDD 수준으로 상승되어, 출력노드 r1이 고전압(논리1)수준으로 충전되게 한다. 노드 r1이 논리 1 수준인 기간동안에는, 제1도의 화소어레이의 열 1에 있는 모든 화소트랜지스터들은 온된다. 제1단의 트랜지스터 11은, t6에서 출력노드 r1의 천이기간동안 노드 d1은 논리 0수준으로 유지시키는데 사용된다.

출력노드 r1이 논리 1수준으로 충전된 직후, 제2단의 트랜지스터 M2 및 트랜지스터 M4는 온되어 노드 a2가 VSSI수준으로 방전되도록 하고, 클럭신호 S2, e가 저전압수준에 있으므로, 노드 b2가 저전압수준인 채로 남아있도록 한다. t3로부터 63㎲의 주사시간 후인 t7에서, 클럭신호 S1, e는 고전압수준으로 펄스화되어 모든 짝수단의 트랜지스터 1은 온시킨다. 이때, (제1단의 출력노드 r1이 논리 1수준에 있으므로) 제2단의 트랜지스터 M1과 트랜지스터 M2는 온되면서, 노드 a2는 t3에서의 노드 a1과 유사하게 중간전압수준으로 충전된다. SDIN신호는 7에서 저전압수준으로 귀환하며, 제3도에 도시된 바와 같이, t2와 t7사이에서 SDIN 신호는 클럭신호 S3, e의 특정 펄스와 동기화되기 때문에, SDIN신호는 임의로 선택된다. SDIN 신호가 저전압수준으로 귀환함에 의해, 노드 a1과 노드 b1은 여전히 각각 저전압과 고전압수준으로 남아있으면서 제1단의 트랜지스터 2와 트랜지스터 M4는 오프되고, 따라서 출력노드 r1에 영향을 주지 않는다. SDIN의 하강변(falling edge)은 노드 r1에 영향을 주지 않고 t6과 t9사이의 어떤 때에도 일어날 수 있도록 설계될 수 있다.

t4로부터 63㎲의 주사시간 후인 t8에서, 클럭신호 S2, e는 고전압으로 펄스화되어, t4 에서의 노드 b1과 유사하게 노드 b2는 중간전압수준으로 충전된다. 트랜지스터 M4가 이미 t7에서 오프되었으므로, 클럭신호 S2, o 는 t9에서 저전압수준으로 귀환하고 노드 b1에 영향을 주지 않는다. 클럭신호 S1, e는 t10에서 저전압수준으로 귀환하고 제2단의 트랜지스터 M1을 오프시킨다. 따라서, (출력노드 r1이 논리 1의 상태에 있기 때문에) 노드 a2는 저전압수준으로 방전되고, 이것은 다시, 제2단의 트랜지스터 M5를 오프시킨다. 다음, 제2단의 트랜지스터 M4가 여전히 온상태이고 클럭신호 S2, e가 고전압수준에 있으므로, 노드 b2는 고전압수준으로 충전될 수 있다. 노드 b2가 고전압 수준이므로, 제2단의 트랜지스터 M6은 t10에서 온된다.

t11에서, 클럭신호 S3, e는 VDD수준으로 상승된다. 클럭신호 S3, e가 고전압상태이고 제2단의 트랜지스터 M6이 온상태이므로, 출력노드 r2는 논리 1수준으로 상승된다. 노드 r2가 논리 1수준인 기간동안에는, 제1도의 화소어레이의 제2열 ROW2에 있는 모든 화소 트랜지스터들은 온된다. 제2단의 M11은, t11에서 출력노드 r2가 천이되는 동안 노드 d2를 논리 0수준으로 유지시킬 목적으로 온상태에 있다. t11에서, 양출력노드 r1 및 r2는 희망했던 대로 논리 1수준에 있음을 유의해야 한다.

출력노드 r2가 고전압수준일 동안 t12에서, 신호 S4는 논리 1전압수준으로 상승하여 제1단의 트랜지스터 9를 온시키고, 노드 c1을 고전압수준으로 상승시킨다. 노드 c1인 고전압수준이므로, 제1단의 트랜지스터 M10은 온된다. t3 후의 126㎲(도는 주사시간의 두배)인 t13에서, 클럭신호 S1, o은 다시 고전압수준으로 펄스화되어, 노드 d1이 논리 1수준으로 충전되도록 하고 제1단의 트랜지스터 M8을 온시킨다. t13에서 클럭신호 S1, o이 고전압상태이므로, 모든 홀수단의 트랜지스터 M1은 온된다. 제1단의 트랜지스터 M1 및 트랜지스터 M2가 각각 온 및 오프상태이므로, t13에서, 노드 a1은 논리 1수준으로 상승되고, 이것이 제1단의 트랜지스터들 M3, M5 및 M7을 온시킨다. 제1단의 트랜지스터 M5를 온시킴으로써, 노드 b1은 저전압수준으로 방전된다. 클럭신호 S3, o은 또한 t13에서 저전압수준으로 귀환될 수 있다. 제1단의 트랜지스터들 M7 및 M8이 t13에서 온되므로, t13에서 출력노드 r1은 VSS 수준으로 방전된다. 제1열 ROW1에 대한 빠른 해제동작은 이때 수행된다. 트랜지스터 M3는, 해당하는 열의 비선택주기들에서만 적당한 바이어스 전압을 동일단의 트랜지스터 M5 및 M7에 제공할 수 있도록 연결된다.

출력노드 r2가 t11에서 논리1수준으로 상승된 직후, 제3단의 트랜지스터 M2 및 M4는 온되고, 이에 의해, 클럭신호 S2, o이 저전압수준에 있으므로 노드 a3은 VSSI 수준으로 방전되고, 노드 b3은 저전압수준으로 남아있게 된다. 제1단과 유사하게, 클럭신호 S1, o이 t13에서 고전압수준으로 펄스화되기 때문에, 트랜지스터 M2가 제3단에서 온상태에 있는 동안에 트랜지스터 M1은 온된다. 이에 의해, 노드 a3는 중간전압수준으로 충전된다. 클럭신호 S2, o은 t4후의 126㎲(또는 주사시간의 2배)경과한 t14에서 다시 고전압수준으로 펄스화되어, 펄스화된 클럭신호 S2, o은 t4에서 제1단에서 발생하는 동작과 유사하게 다시 노드 b3를 중간전압수준으로 충전시킨다.

출력노드 r1이 논리 0수준으로 하강됨에 따라, 제2단의 트랜지스터 2 및 M4는 오프된다. t15에서, 클럭신호 S2, e는 저전압수준으로 귀환하고, 이것은, 제2단의 트랜지스터 M4가 이미 t13에서 오프상태이기 때문에, 노드 b2에 영향을 주지 않는다.

t16에서, 클럭신호 S1, o 는 저전압수준으로 귀환하고, 이는 제3단의 트랜지스터 M1을 오프시킴으로써 출력노드 r2가 논리 1수준에 있기 때문에, 노드 a3가 저전압수준으로 방전되게 한다. 노드 a3가 논리0수준에 있으면서, 제3단의 트랜지스터 M4가 온상태에 있고 클럭신호 S2, o가 고전압수준에 있으므로, 제3단의 트랜지스터 M5는 오프되고 노드 b3는 고전압수준으로 충전된다. 클럭신호 S3, o은 t6로부터 126㎲ 경과후인 t17에서 VDD수준으로 상승된다. 다시, 여기서의 동작 순서는 t6에서의 제1단의 출력노드 r1에서 일어나는 것과 유사하다. 따라서, 클럭신호 S3, o이 t17에서 고전압수준으로 상승된 직후, 출력노드 r3는 논리 1수준으로 상승된다. 출력노드 r3가 논리1수준인 기간 동안에는, 제1도의 화소어레이의 제3열 ROW3에 있는 모든 화소트랜지스터들은 온된다. 제3단의 트랜지스터 M11은 출력노드 r2에서의 고전압수준에 의해 온되며, 이에 의해, t13에서의 출력노드 r3의 천이기간중에 노드 d3을 논리0수준으로 유지시킨다. 출력노드 r2 및 r3는 t17에서 고전압수준이다.

t13에서 제1열 ROW1에 대한 해제동작과 유사하게, 제2 및 제3열 ROW2 및 ROW3 은 각각 t18 및 t19에서 해제된다. 전술한 바와 같이, 제2단에서 t6에서 t18사이의 시간기간에서 클럭신호들 S1, e, S2, e, 및 S3, e의 타이밍순서(timing sequence)는 t2와 t13 사이에서 제1단의 클럭신호 S1, o, S2, o, 및 S3, o와 동일한 모양을 가질뿐만 아니라 제1단과 동일한 동작(하나의 주사선 시간의 지연을 제외하고)을 가지고 있다. 유사하게, t2-t13 기간에서는 제1단에 의해 실행되는 것(두 주사선 시간의 지연을 제외하고)과 동일한 동작 순서로 t11-t19 사이의 동작기간에서 제3안에 의해 실행된다.

선행 단의 출력노드가 제1단에 입력되는 입력신호 SDIN 과 유사한 쉬프트-인신호를 제공하므로, 각각의 연속적인 열선택구동회로단은 유사하게 동작한다. 모든 연속단은 이런 단들이 선행단으로부터 고전압출력신호를 수신하기전가지는 논리0인 오프상태로 남아있다. 따라서, 남아있는 프레임 시간동안에 구동회로와 클럭신호는, 연속적으로 제4주사선 ROW4 내지 제240주사선 ROW240 의 선택 및 해제를 전술한 방법과 같이 이동시킨다. 화소어레이와 연결되지 않은 출력노드 r241를 제240단의 트랜지스터 M9의 드레인전극에 제공하기 위해, 용장단(도시되지 않음)이 부가될 수 있다. 용장단(dummy stage)에서의 트랜지스터 M9의 드레인전극은 VSSI에 연결될 수 있다.

당업자가 이해할 수 있는 것과 같이, 표시장치의 정보의 제1프레임이 매우 빠르게 펄스화되고 표시장치의 출력에 악영향을 주지 않으므로, 전원이 공급된 후 표시장치의 정보의 제1프레임이 통상 무시됨을 유의해야 한다. 따라서, 출력노드들은 모두 저전압수준이고, 다른 모든 노드들은, 제1프레임의 시작점에서 클럭신호 S1, o 및 S1, e의 초기화 펄스가 없이도 제1프레임의 단부에서 알려진 상태에 있으므로, 클럭신호 S1, o 및 S1, e의 초기화 펄스들은 이 경우에는 요구되지 않는다. 제3도는 프레임의 몇몇의 제1주사선의 타이밍도를 나타낼뿐임에 유의하라.

본 발명의 바람직한 제2실시예가 제4도에 도시된다. 제2실시예는 각 단의 트랜지스터 M1의 드레인이 동일 트랜지스터의 게이트에 연결된점을 제외하고는 제1실시예와 동일하다. 다시 말하면, 드레인은, 제2도에 도시된 전원전압 VCC 대신에, 홀수단 또는 짝수단에 따라 클럭신호 S1, o 또는 S1, e 중의 어느 하나에 연결된다. 이런 방법으로, 제1실시예에서의 11개의 리드와 비교하여 하나 적은 외부리드, 즉 10개의 리드가 제2실시예에서 사용되어, 어셈블이와 패키징을 더욱 단순화시킨다. 또한, 트랜지스터 M1이 온상태인대는 언제나 트랜지스터 M1의 드레인이 고전압수준에 있어, 드레인이 VCC에 연결된 것 처럼 행동하고 트랜지스터 M1이 오프이면 노드 a는 트랜지스터 M1의 드레인전압에 의해 영향을 받지 않으므로, 회로성능이 희생되지 않는다. 따라서, 제4도의 회로에 의해 발생된 출력파형은 제2도에 도시된 회로에 의해 발생된 출력파형과 본질적으로 동일하다.

제5도에 도시된 바와 같이, 본 발명에 따른 바람직한 제3실시예의 열선택구동회로도 또한 홀수단과 짝수단으로 나뉜다. 다만, 각 단은 오직 6개의 트랜지스터를 가지고 있다. 제1단의 출력 R1은 제2단의 입력 및 화소어레이의 제2열 ROW1에 연결된다. 제2단의 출력 R2는 제3단의 제3단의 입력 및 화소어레이의 제2열 ROW2에 연결된다. 같은 설명은 제3단 내지 제240단에도 적용된다. 모든 홀수 단은 각각 제1, 제2 및 제3클럭신호들 S1, o, S2, o, 및 S3, o를 받는다. 모든 짝수 단은 제4, 제5 및 제6클럭신호들 S1, e, S2, e 및 S3, e를 각각 받는다. SDIN 쉬프트-인 신호는 제1단에만 연결된다. 모든 단은 두 개의 공통 접지선(또는 음의 전원) VSS 및 VSSI과 공통 양의 전원 VCC에 연결된다. 따라서, 제1실시예와는 달리, 표시장치의 열선택구동회로에 연결된 외부구동시스템으로부터 공급되는 10개의 입력리드 즉, S1, o, S2, o, S3, o, S1, e, S2, e, S3, e, SDIN, VCC, VSS 및 VSSI만이 있다. 오직 이 10개의 제어리드만이 240개의 열선택구동회로를 제어하기 위해 필요하다.

각 열선택구동회로단은 양의 전원 VCC와 음의 전원 VSSI 사이에서 직렬로 연결된 트랜지스터 M1과 트랜지스터 M2를 포함한다. 트랜지스터 M1의 게이트는 홀수단에서는 클럭신호 S1, o에, 짝수단에서는 클럭신호 S1, e 에 연결되고, 트랜지스터 M2의 게이트는 입력단의 역할을 한다. 트랜지스터 M3와 트랜지스터 M4는 양의 전원 VCC와 입력단사이에서 직렬로 연결된다. 트랜지스터 M3의 게이트는 홀수단에서는 클럭신호 S1, o에, 짝수단에서는 클럭신호 S1, e에 각각 연결된다. 트랜지스터 M4의 게이트는 홀수단에서는 클럭신호 S2, o에, 짝수단에서는 S2, e에 연결된다. 트랜지스터 M5과 트랜지스터 M6은 홀수단에서는 음의 전원 VSS와 클럭신호 S3, o사이에서, 짝수단에서는 음의 전원 VSS와 클럭신호 S3, e 사이에서 직렬로 연결된다. 트랜지스터 M5의 게이트는 트랜지스터 M3 및 트랜지스터 M4 사이의 공통노드에 연결된다. 트랜지스터 M6의 게이트는 트랜지스터 M1 및 트랜지스터 M2 사이의 공통노드에 연결된다. 트랜지스터 M5와 트랜지스터 M6 사이의 공통노드는 열출력과 다음단의 입력단에 연결된다.

제어클럭신호들 및 내부 및 출력노드에서의 신호들의 파형이 제6도에 도시되어 있다. 앞선 제1 및 제2실시예와 같이, 클럭신호 S1, o, S2, o, S3, o, S1, e, S2, e, S3, e는 주사선 시간 주기의 2배인 주기를 가지고 있고, 쉬프트-인 SDIN신호는 프레임 시간과 동일한 주기를 가지고 있다. 앞서 언급한 바와 같이, 주사선 시간폭과 프레임 시간폭은 NTSC 시스템에 있어서, 각각 약 63㎲ 및 16,67ms이다. 인접하는 다음 열은 화소용량을 충전 또는 방전시키도록 열선택시간을 보다 길게 확보하기 위해, 선행열이 비활성화되기 전에 활성화된다.

제5도 및 제6도의 타이밍도에 도시된 바와 같이, t0에서, 클럭신호 S3, o은 저전압수준으로 펄스화되고 클럭신호 S1, o은 고전압수준으로 펄스화되며, 이것은 모든 홀수단의 트랜지스터 M1 및 트랜지스터 M3를 온됨으로써, 모든 홀수 노드 a1, a3, ....a239 및 b1, b3, .....b239는 거의 VDD-Vt(논리 1)전압수준으로 충전된다. 여기서 VDD는 클럭신호 S1, o의 진폭이고 Vt는 트랜지스터들의 문턱전압이다. 여기서, 모든 홀수단의 노드들a 및 노드들b은 트랜지스터 M5 및 M6을 온시키고, 그 결과로, 클럭신호 S3, o이 t0에서 VSS 와 VSSI과 동일한 접지수준에 있으므로, 모든 홀수 열주사선이 공통점지수준(논리0)으로 방전된다. 모든 클럭신호의 양의 진폭은 VDD와 같은 것으로 추정되며, 거의 VCC와 같을 수 있음을 유의해야 한다.

t1에서, 클럭신호 S2, os는 모든 홀수단의 트랜지스터 M4를 온시키는 고전압수준으로 펄스화되고, 입력신호 SDIN은 논리0수준에 있으며, 이때 모든 홀수단의 트랜지스터 M3가 온되므로, 모든 홀수단의 노드 b를 VDD와 VSS 사이의 중간수준으로 방전된다. 중간전압수준은 트랜지스터 M3 및 트랜지스터 M4의 크기에 의존한다. 모든 홀수단에서의 노드 b는, 클럭신호 S2, o가 고전압수준을 유지하는 동안 클럭신호 S1, o가 논리0수준으로 귀환한 직후, 논리 0수준으로 귀환한다.

t0로부터 63㎲ 지연된 t2에서, 클럭신호 S1, e는 고전압수준으로 펄스화되고 클럭신호 S3, e는 저전압수준으로 펄스화된다. t3에서, 클럭신호 S2, e는 고전압수준으로 펄스화된다. 짝수단에서의 이런 타이밍순서는 홀수단에서의 클럭신호들 S1, o, S2, o, S3, o의 대응부분과 동일한 파형을 가질뿐만 아니라 t0 및 t1에서 홀수단과 동일한 동작을 가진다. t0에서부터 t3까지, 모든 단의 트랜지스터 M5가 노드 b가 고전압이고 상당하는 클럭신호들 S3, o 및 S3, e가 저전압수준인 주기에서는 오직 온상태에 있으므로, 모든 단의 노드 b의 변화는 논리적으로 출력파형에 영향을 주지 않는다.

t4에서, 쉬프트-인 신호 SDIN은 고전압수준으로 펄스화되고 제1단의 트랜지스터 M2만을 온시킨다. 이에 의해, 노드들 a2, a3, .....a240이 고전압수준을 유지하는 동안 노드 a1은 논리 0수준인 VSSI 수준으로 방전한다. 그리고, t5에서, 클럭신호 S1, o는 고전압수준으로 펄스화되어 모든 홀수단의 트랜지스터 1가 트랜지스터 M3를 온시키고, 노드 a1을 중간전압수준으로 상승시키고 모든 홀수단의 노드 b를 고전압수준으로 상승시킨다. 또한, 클럭신호 S3, o가 t5에서 저전압수준에 있으므로, 출력노드들 r1, R2, ....R239는 저전압을 유지한다.

홀수노드들 b3, b5, ....b239는, 클럭신호 S1, o 및 S2, o가 논리1수준에 있고 선행단의 출력노드가 홀수단의 트랜지스터들 M3 alc M4를 온시키;는 접지전압수준에 있다는 사실 때문에, t6에서 중간전압수준으로 방전된다. 그러나, SDIN dl 고전압상태에 있으므로 제1단의 트랜지스터 4는 오프상태이고, b1은 고전압수준으로 남아있다. t7에서, 클럭신호 S1, o는 논리 0으로 귀환하며, 제1단만 제외하고 모든 홀수단에서 트랜지스터 M3는 오프이고 트랜지스터 M4는 여전히 온상태에 있으므로, 클럭신호 S1. o의 논리0으로의 귀환은 다시, 홀수 노드 b3, b5,....b239를 저전압 접지수준으로 귀환되도록 한다. 이때, 제1단의 트랜지스터들 M3 및 M4는 오프상태에 있으므로 노드 b1은 고전압수준으로 남아있으며, 오프상태인 트랜지스터 M1과 온상태인 트랜지스터 M2의 결합효과에 의해 노드 a1은 저전압수준으로 귀환한다.

t8에서, 노드 b2, b3, ....b240이 논리0 수준에 있는 동안 논리 1수준에 있는 노드 b1만이 제1단의 트랜지스터 M5를 온시킬 수 있기 때문에, 클럭신호 S3, o은, 출력노드 R1을 항상 VDD 수준으로 상승시키는 VDD 수준으로 상승된다. 출력노드 R1이 논리1수준인 기간동안에는, 제1도의 화소어레이의 제1열 ROW1에 있는 모든 화소트랜지스터들은 온된다. 출력노드 R1가 제2단의 트랜지스터 M2를 온시키는 논리1수준인 VDD로 충전된 직후, 노드a2는 VSSI 수준으로 방전된다.

t5로부터 63㎲ 후인 t9에서, 클럭신호 S1, e는 고전압수준으로 펄스화되어 모든 짝수단의 트랜지스터들 M1 및 M3를 온시킨다. 이때, (제1단의 출력노드 R1이 여전히 논리1수준에 있으므로) 제2단의 트랜지스터들 M1 및 M2가 온상태에 있게 되어, 노드 a1는 중간전압수준으로 충전된다. 모든 짝수단에서 트랜지스터 M3는 온상태이고 트랜지스터 M4는 오프상태이므로, 모든 짝수단의 노드 b는 고전압수준(논리1수준)으로 충전된다. 다시, t5에서의 홀수단과 유사하게, t9에서 모든 짝수단의 트랜지스터 M5가 온상태이고 클럭신호 S3, e이 저전압수준에 있으므로, 모든 짝수단의 출력노드는 저전압수준을 유지한다.

짝수노드 b4, b6, ...b240은, 클럭신호들 S1, e, S3, e가 짝수단의 트랜지스터 M3 및 트랜지스터 M4를 온시키는 논리1수준에 있다는 사실 때문에, t10에서 중간전압수준으로 방전된다. 반면, 제2단에서는 제1단의 출력노드 R1이 고전압수준이기 때문에, 트랜지스터 M4가 오프되고, 따라서 노드 b2가 고전압수준으로 남아있다. t11에서, 클럭신호 S1, e는 논리0수준으로 귀환하고, 제2단을 제외한 모든 짝수단의 트랜지스터 M3가 오프되고 트랜지스터 M4가 여전히 온상태에 있으므로, 노드 b4, b6, ....b240를 저전압수준으로 방전되도록 한다. 이때, 노드 R1이 고전압수준이기 때문에 트랜지스터 M1이 오프되고 트랜지스터2가 여전히 온상태이므로, 제2단의 노드 a2 또한 VSSI 으로 방전된다. 제2단의 트랜지스터 M3 및 트랜지스터 M4 양자가 오프이므로, 노드 b2는 고전압상태로 남아있다.

제1단과 유사하게, t12에서, 클럭신호 S3, e는 VDD수준으로 상승된다. 모든 짝수노드 b중에서 오직 노드 b2만이 논리1수준에 있기 때문에, 제2단의 트랜지스터 5는 온되고, 출력노드 R2가 논리1수준으로 충전되도록한다. 출력노드R2가 고전압수준인 것은 다시, 제1도의 화소어레이의 제2열ROW2에 있는 모든 화소트랜지스터들을 온되도록 한다. t12에서, 출력노드 R1과 출력노드 R2 양자는 설명한 바와 같이 논리1상태에 있음에 유의하라.

제2단의 출력노드R2가 고전압수준에 있은 직후, 제3단의 노드a3는 저전압수준으로 방전된다. t5에서 126㎲ 후인 t13에서, 클럭신호 S1, o는 다시 고전압수준으로 펄스화되어, 모든 홀수단의 트랜지스터 M1과 트랜지스터 M3를 온시킨다. 모든 홀수단에서 트랜지스터 M1이 온됨에 따라, 트랜지스터M2가 제1단에서 오프이므로 노드 a1은 고전압수준으로 상승되고, 제3단의 트랜지스터 M2가 또한 온상태이므로 노드 a3가 중간전압수준으로 충전되고,노드 a5, a7, ...a239가 고전압수준으로 남아있다. 제3단에서 후속하는 동작 순서는 126㎲ 이전인 제1단에서 실행된 동작과 유사하다.

t13에서, 클럭신호 S3, o은 저전압수준으로 펄스화되고 노드 b1 및 a1은 논리1상태에 있어 트랜지스터들 M5 및 M6을 온시키고 이로 인해 제1열 ROW1을 논리0수준으로 방전시킨다. 따라서, 이때 제1열 ROW1을 해제한다. 유사하게, ROW2는 t14에서 해제된다.

전술한 실시예들과 같이, 선행단의 출력이 제1단의 입력신호인 SDIN과 유사한 동등한 쉬프트-인신호를 제공하므로, 각각의 후속하는 열선택구동회로단은 유사하게 동작한다. 모든 후속단은, 이런 단들이 선행단으로부터 고전압의 출력신호를 받을때까지 오프상태(논리0수준)로 남아있다. 따라서, 잔존하는 프레임시간동안에 구동회로와 클럭신호들은, 위에서 설명한 방법대로, 주사선들 ROW4 내지 ROW240의 선택 및 해제를 연속적으로 이동시킨다.

제7도는 본 발명의 바람직한 제4실시예를 나타낸다. 추가 트랜지스터M7은 트랜지스터 M6에 병렬로 연결된다. 각 홀수단의 트랜지스터M7의 게이트 클럭신호S1, o에 연결되고, 각 짝수단의 트랜지스터M7의 게이트는 클럭신호 S1, e에 연결된다. 화소열선에 대해 보다 빠른 해제시간이 요구된다면, 트랜지스터 M7은 열선을 보다 빠르게 하강시킬 목적으로 사용된다. 이것은, 트랜지스터 M5 및 트랜지스터 M6외에도 트랜지스터 M7이 온되어 노드 R1을 보다 빠르게 방전시키는 t13에서 보여질 수 있다. 유사하게, 제2단의 트랜지스터 M7은 출력노드 R2가 t14에서 보다 빠르게 방전하도록 도와준다. 제7도의 각단은 7개의 트랜지스터들을 가지고 있다.

제5도의 실시예에 대한 다른 관심사항은, 트랜지스터 M6을 온시킴에 의해 저전압수준을 유지하면서 출력노드가, 다음단의 트랜지스터 M4가 클럭신호 S2, o 또는 S2, e중의 어느 하나에 의해 온될때마다 교란을 경험할 수 있다는 것이다. 열선택선의 어떤 잡음교란도 화소전극에 연결될 수 있기 때문에, 이것은 바람직한 것이 아니다. 잡음의 정점전압이 화소트랜지스터의 문턱전압 위한 극단의 경우에, 화소트랜지스터는 시기상조로 온될 수 있다. 이 문제를 해결하는 하나의 방법은 트랜지스터 M6를 트랜지스터 M4의 크기보다 크게 만드는 것이다. 그러나, 때때로, 크기 비율이 큰 트랜지스터를 구현한다는 것은 실용적이지 못하다.

이 잡음문제를 해결하기 위한 본 발명의 바람직한 제5실시예가 제8도에 도시되어있다. 2개 이상의 트랜지스터 M8 및 M9가 제5도의 회로에 추가된다. 제5도에 도시된 바와 같이, 출력열선을 다음단의 트랜지스터들 M2 및 M4에 직접 연결하는 대신, 동일단의 출력노드 R과 논리적으로 동일한 파형을 가지는 새로운 노드c가 제8도에 도시된 바와 같이 다음단에 연결하기 위해 사용된다. 제8도에 도시된 바와 같이, 트랜지스터8(M9)는, 트랜지스터 M8과 트랜지스터M9의 공통노드가 트랜지스터M5와 트랜지스터6의 공통노드R로부터 분리되는 것을 제외하고 트랜지스터5(M6)에 병렬연결된다. 따라서, 노드R은 노드c에서의 잡음으로부터 차단될 수 있다. 이런 방법으로, 노드c가 화소열에 연결되지 않기 때문에, 노드c에서의 잡음은 열선의 화소전극에 영향을 주지 않는다. 제8도의 구동회로의 모든 단은 8개의 트랜지스터를 가지고 있다.

제9도는 본 발명의 바람직한 제6실시예를 나타내는 것으로, 제4실시예 및 제5실시예의 특징을 결합한 것이다. 따라서, 9개의 트랜지스터를 가지는 제9도에 도시된 실시예에 의해, 해제시간이 빠르고 잡음이 제거되어 개선된 출력이 획득될 수 있다.

제10도는 동일 입력신호를 사용함으로써 제7도에 도시된 회로와 동일한 출력파형을 발생하는 본 발명의 제7실시예를 나타낸다. 제4실시예와 제7실시예와의 유일한 차이점은 트랜지스터M3와 트랜지스터M4의 연결이다. 노드a 및 제10도의 실시예에 의해 발생된 출력은 제7도의 실시예의 것과 유사하다. 그러나, 제10도의 실시예의 각 단의 노드b의 파형은 제7도의 실시예에서의 파형과 다르다. 이는 예를 들면 제1단에서 보여질 수 있다. 선행 문단중의 어느 하나에서 기술한 바와 같이 클럭신호 S1, o가 고전압으로 상승되는 동안 t5 대신에, 클럭신호S2, o가 고전압으로 상승되는 동안 t6에서 제10도의 회로에서 b1은 고전압으로 상승된다. t6에서 126㎲후인 t13'에서, SDIN이 저전압수준이고 클럭신호S2, o가 다시 이 순간에 고전압수준으로 펄스화되므로, 노드b1이 저전압수준으로 방전된다. b1이 t6과 t13'사이에서 논리1수준이기 때문에, 전술한 바와 같이 동일한 t8과 t13 사이에서 출력노드R1이 고전압으로 펄스화된다. 유사하게, 제2단은 63㎲의 지연을 제외하고 동일한 방법으로 동작된다. 또한, 제3단 내지 제240단도 이와 유사하게 연속적으로 동작된다.

제10도의 실시예에서 각단의 트랜지스터M4는 노드b를 논리0수준으로 유지하기 위해 이용되어 어떤 결합효과도 노드b에 영향을 주지 않는다. 이것은 다시 예로써 제1단을 이용하여 증명될 수 있다. t4에서 t13'사이의 기간외에, 노드a1이 트랜지스터M4를 온시키는 고전압 수준에 있는 동안, 노드b1은 저전압수준에서 유지될 수 있어, 출력노드R1에 영향을 줄 수 있는 노드b1에 대한 어떤 결합신호도 제거된다. 또한, 만약 출력노드가 다음단의 입력단에 연결되면, 제7도의 실시예처럼, 현재 단의 트랜지스터M6 및 다음단의 트랜지스터M4가 동시에 온될 때, 출력노드R에서 나타나는 잡음이 제10도의 회로에서 제거될 수 있다.

제11도는 본 발명의 바람직한 제8실시예를 나타낸다. 이 실시예에서, 트랜지스터들 M8 및 M9가 제10도의 회로의 각 단에 부가되어, 출력노드가 고전압 수준에 있을 때, 출력노드에 대한 교란을 제거한다. 이것은 아래에 설명된 동작에 의해 증명될 수 있다. t10에서, 클럭신호 S2, o는 고전압수준으로 펄스화된다. 이것은, 출력노드 R1을 교란시킬 수 있으며, 노드 b2가 저전압수준에 있고 t10직전에 출력노드 R1이 고전압 수준에 있기 때문에, 출력노드 R1의 교란은 바람직하지 않다. 따라서, 트랜지스터 M8 및 트랜지스터 M9는 잡음으로부터 출력노드를 보호하기 위해 회로의 각 단에 추가된다.

제12도를 참고로 하면, 바람직한 제8실시예의 성능을 더욱 향상시키기 위해, 제9실시예가 제안된다. 도시된 바와 같이, 여분의 트랜지스터 M10이 제11도에 도시된 회로의 각 단에 추가된다. 트랜지스터 M10은 각단의 노드c가 모든 조건하에서 VSSI수준으로 상승되도록 보장한다. 트랜지스터 M10는 그의 게이트가 후속단의 다음단의 노드c에 연결된 것을 제외하고 트랜지스터 M9에 병렬로 연결된다. 이 방법으로, 예를들면, 노드c3가 고전압 수준이 될 때 노드 c1은 확실하게 VSSI 으로 상승될 수 있다. 유사한 설명이 제2단 내지 제240단에 적용될 수 있다. 239단 및 제240단의 트랜지스터M10의 게이트에 연결된 노드c241과 c242를 가지는 2개의 용장단(도시되지 않음)은, 각각 이 실시예에서 추가될 수 있다.

사실상, 전원전압VCC, 클럭신호의 고전압 VDD 및 음의 전원(접지선)VSS 및 VSSI 은 정보구동도에 따라 조절되야 한다. 예를 들면, 행반전도(column inversion scheme)가 이용된다면, 교류프레임을 번갈아 가면서 정보전압의 극성이 반전되어 교류구동신호에 영향을 주는 경우에, VCC는 10과 25볼트 사이에서 선택되어야 하고, 접지선 전압수준은 0에서 -10볼트 사이에서 선택되어야 한다. 회로에 도입된 잡음을 줄이기 위해, 모든 접지선, 즉 VSS 및 VSSi이 각 단으로부터 분리되는 것이 바람직하나 필수적인 것은 아니다.

당해 기술분야에 숙련된 자가 이해할 수 있는 것 처럼, 다른 제어 및 클럭 신호의 펄스폭들은 동작의 시간예산, 장치의 특성 및 박막트랜지스터의 크기에 따라 결정된다. 또한, 박막트랜지스터의 크기는 성능요건을 충족하도록 최적화되어야 한다.

개시된 실시예들의 열선택구동회로의 동작은, NTSC 텔리비젼 시스템과 접속되는 384×240의 화소어레이표시장치에서 사용되는 63㎲의 주사선 시간간격과 관련하여 전술한 문단에서 설명되었다. 다른 실시예와 타이밍도는 본 발명의 개념을 벗어나지 않고 사용될 수 있다. 예를 들면, 텔레비젼 이외의 표시장치 또는 높은 또는 낮은 해상도를 가지는 표시장치가 본 발명의 사상의 범위내에서 포함될 수 있다.

모든 주요한 타이밍 및 전압수준 클럭신호가 외부 집적회로로부터 주어지는 조건에서, 본 발명은 표시장치시스템을 최적화하기 위한 편리성과 융통성을 제공한다. 더구나, 동작면에서 본 발명의 단순화 때문에, 표시장치의 기판에 집적된 열선택구동회로에 의해 생산 수율도 양호하다.

따라서, 본 발명은 기판위에 제1개수의 화소행과 제2개수의 화소열을 포함하는 표시장치에 이용되기 위한 것이다. 본 발명은 화소열에 해당하고 전기적으로 화소열을 연속적으로 활성화시키는 다수의 열선택구동회로를 구비한다. 열선택구동회로는 표시장치의 기판상에 증착되고 각 회로는 활성입력으로서 해당하는 화소열과 연속적인 열선택구동회로에 전기적으로 연결된 출력을 발생한다. 열선택구동회로의 각각은 통상은 글라스인 표시장치의 기판 상에 형성된 다수의 박막트랜지스터들을 포함하며, 상호연결되어 각 화소열의 연속적인 활성화를 유발시킨다.

전술한 바와 같이, 제1선택구동회로단은 소정의 제1기간에서 제1화소열을 활성화한다. 인접하는 제2열선택구동회로단은 제1기간의 종료 이전에 소정의 제2기간에서 다음의 화소열을 활성화하여 각 열에 보다 긴 열선택시간을 제공하여 해당하는 화소열의 화소를 충전 또는 방전한다.

본 발명에는 표시장치, 특히 LCD표시장치에 사용되는 신규한 열선택구동회로가 개시되어 있으며, 열선택구동회로는 TFT표시장치 어레이와 함게 글라스와 같은 기판 상에 증착될 수 있는 박막트랜지스터를 채용하며, 여기서의 예에서처럼 240개 정도의 소정의 수에서 10으로 열구동입력리드의 수를 실질적으로 감소 시킨다. 따라서, 개시된 구동회로의 이점은 외부 리드연결단을 줄이고 (AMLCD와 같은) 표시장치의 연결단자의 피치의 제한에 기인한 어셈블리 및 패키징문제를 상당히 해결한다. 또한, 본 발명의 열선택구동회로는 열선을 구동시키기 위해 요구되는 외부구동 집적회로의 수를 줄인다.

본 발명을 특별한 실시예에 한정하여 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 사상범위내의 각종 변형이 가능함은 해당 분야의 당업자에게 자명하다.

Claims (7)

1. 기판 상에, 제1개수의 화소행과 제2개수의 화소열이 배열된 매트릭스 화소를 포함하는 액정표시장치에 이용되는 회로에 있어서, 상기 화소열들을 전기적으로 구동시키기 위해 상기 제2개수의 화소열들의 수에 상응하는 수로 존재하며, 상기 액정표시장치의 기판상에 증착되며, 그 출력이 활성입력으로서 상기 화소열들 중의 해당하는 하나의 화소열 및 열선택구동회로들 중의 후속하는 하나의 열선택구동회로에 전기적으로 연결되며, 열선택구동회로 각각은 각 화소열의 연속적인 활성화를 일으키도록 상호연결된 복수개의 박막트랜지스터를 포함하되, 소정의 제1기간에서 제1화소열을 활성화하는 제1열선택구동단 및 소정의 제2기간에서 연속하는 화소열을 활성화시켜 상기 해당하는 화소열의 화소들을 충전 또는 방전하기 위해, 각 화소열에 보다 긴 열선택시간을 제공하는 제2열선택구동단을 더 포함하는 복수개의 열선택구동회로; 및 상기 액정표시장치의 외부에 있으며 상기 열선택구동회로들에 전기적으로 연결된 리드를 가지며, 상기 액정표시장치의 수평주사시간의 2배의 주기를 가지는 3개의 제1클럭신호들 S1, o, S2, o, S3, o, 을 모든 홀수단에 제공하고, 상기 수평주사시간에 의해 상기 3개의 제1클럭신호들 각각을 지체시키는 3개의 제2클럭신호들 S1, e, S2, e, S3, e을 모든 짝수단에 제공하고, 상기 열선택구동회로들 중의 제1열선택구동회로의 입력단에만 쉬프트-인 클럭신호 SDIN을 제공하며, 상기 2개의 제1클럭신호들, 상기 3개의 제2클럭신호들 및 상기 쉬프트-인 클럭신호가 상기 열선택구동회로들 각각으로부터 출력신호를 발생시켜 각 화소열이 연속적으로 구동되도록 하는 스위칭수단을 구비하는 특징으로 하는 회로.
2. 제1항에 있어서, 상기 스위칭수단은 상기 열선택구동회로들 모두에 상기 수평주사시간과 동일한 주기를 가지는 클럭신호 S4를 더 제공함을 특징으로 하는 회로.
3. 제1항에 있어서, 상기 스위칭수단의 리드들의 수는 상기 화소열의 수보다 작음을 특징으로 하는 회로.
4. 제1항에 있어서, 상기 기판은 글라스임을 특징으로 하는 회로.
5. 제1항에 있어서, 상기 S2, o 는 상기 클럭신호 S1, o보다 지체되나, 상기 클럭신호 S1, o와 부분적으로 중첩하고 상기 클럭신호 S1, o의 펄스폭보다 넓으며, 상기 클럭신호 3, o은 상기 클럭신호 S2, o보다 지체되나, 상기 클럭신호 S2, o와 부분적으로 중첩하고 상기 클럭신호 S2, o의 펄스폭보다 넓음을 특징으로 하는 회로.
6. 제5항에 있어서, 상기 클럭신호들 S3, o, S3, 3는 상기 클럭신호들 S1, o, S2, o, S1, e 및 S2, e와 반대극성을 가짐을 특징으로 하는 회로.
7. 제1항에 있어서, 상기 열선택구동회로 각각으로부터의 출력신호는 해당하는 화소열을 구동시키고, 상기 열선택구동회로들 중의 후속하는 하나의 열선택구동회로에 대해 쉬프트 신호로 작용함을 특징으로 하는 회로.