KR101127840B1 - 쉬프트 레지스터와 이를 이용한 액정표시장치 - Google Patents
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Abstract
본 발명은 쉬프트 레지스터 및 이를 이용한 액정표시장치에 관한 것으로 특히, 풀-다운 트랜지스터의 특성변화를 방지할 수 있는 쉬프트 레지스터 및 이를 이용한 액정표시장치에 관한 것이다.
이 쉬프트 레지스터는, 출력노드에 접속되어 제 1 제어노드의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터와, 상기 출력노드에 접속되어 제 2 제어노드의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터와, 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드의 전압에 응답하여 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제1 트랜지스터와, 상기 제 1 내지 제 3 제어노드를 제어하는 제어부를 구비한다.
Description
도 1은 일반적인 액정표시장치를 나타낸 블럭도.
도 2는 도 1에 도시된 액정표시장치의 신호전압을 나타낸 파형도.
도 3은 도 1에 도시된 게이트 구동회로의 쉬프트 레지스터를 나타낸 블럭도.
도 4는 도 3에 도시된 각 스테이지의 회로를 나타낸 회로도.
도 5는 도 4에 도시된 스테이지의 노드 전압을 나타낸 파형도.
도 6은 일반적인 스테이지의 풀-다운 트랜지스터의 게이트 전극에 인가되는 전압을 나타낸 파형도.
도 7은 멀티 풀-다운 구조를 가지는 스테이지의 풀-다운 트랜지스터의 게이트 전극에 인가되는 전압을 나타낸 파형도.
도 8은 본 발명의 실시예에 따른 액정표시장치를 나타낸 블럭도.
도 9는 도 8에 도시된 액정표시장치의 신호전압을 나타낸 파형도.
도 10은 도 8에 도시된 게이트 구동회로의 쉬프트 레지스터를 나타낸 블럭도.
도 11은 도 10에 도시된 각 스테이지의 개략적인 구성을 나타낸 블럭도.
도 12는 도 10에 도시된 각 스테이지의 구체적인 회로를 나타낸 회로도.
도 13a은 도 10에 도시된 스테이지의 오드 프레임 기간 노드 전압을 나타낸 파형도.
도 13b는 도 10에 도시된 스테이지의 이븐 프레임 기간 노드 전압을 나타낸 파형도.
도 14a는 도 10에 도시된 풀-다운부를 나타낸 회로도.
도 14b는 도 14a에 도시된 풀-다운부의 등가회로를 나타낸 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 101 : 데이터 구동회로 12, 102 : 게이트 구동회로
13, 103 : 액정표시패널 G1, G2, …, Gn : 게이트라인
D1, D2, …, Dm : 데이터라인 S__1, S__2, …, S__n : 스테이지
C1, C2, C3, C4 : 클럭신호 Vg_1, Vg_2, …, Vg_n : 출력신호
T6 : 풀-업 트랜지스터 T7 : 풀-다운 트랜지스터
본 발명은 쉬프트 레지스터 및 이를 이용한 액정표시장치에 관한 것으로 특히, 풀-다운 트랜지스터의 특성변화를 방지할 수 있는 쉬프트 레지스터 및 이를 이 용한 액정표시장치에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다.
도 1 및 도 2는 액티브 매트릭스 타입 액정표시장치와 그 구동신호를 나타낸 것이다.
도 1 및 도 2를 참조하면, 액티브 매트릭스 타입 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막트랜지스터(Thin Film Transister : 이하 TFT라 한다)가 형성된 액정표시패널(13)과, 액정표시패널(13)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(11)와, 게이트라인들(G1 내지 Gn)에 스캔펄스를 공급하기 위한 게이트 구동회로(12)를 구비한다.
액정표시패널(13)은 두 장의 유리기판 사이에 액정분자들이 주입된다. 이 액정표시패널(13)의 하부 유리기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(13)의 상부 유리기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(13)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(13)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.
데이터 구동회로(11)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 이 데이터 구동회로(11)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(12)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(12)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(13)의 수평라인을 선택한다.
도 2에서, 'Vd'는 데이터 구동회로(11)에 의해 출력되어 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압이며, 'Vlc'는 액정셀(Clc)에서 충방전되는 데이터전압이다. 그리고 'Scp'는 1 수평주기로 발생되는 스캔펄스이다. 'Vcom'은 액정셀들(Clc)의 공통전극에 공급되는 공통전압이다.
도 3 내지 도 6은 게이트 구동회로(11)의 쉬프트 레지스터 회로 구성과 그 회로의 각 노드 전압 파형을 나타낸다.
도 3의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n)을 구비한다. 스테이지들(S_1 내지 S_n)과 게이트라인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프트와 출력버퍼가 설치된다.
이러한 쉬프트 레지스터에서 제1 스테이지(S_1)에는 스타트펄스(Vst)가 입력되고 제2 내지 제n 스테이지들(S_2 내지 S_n)에는 스타트펄스로서 이전 단의 출력신호(Vg_1 내지 Vg_n-1)가 입력된다. 또한, 각 스테이지(S_1 내지 S_n)는 동일한 회로구성을 가지며 4 개의 클럭신호(C1 내지 C4) 중 두 개의 클럭신호에 응답하여 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_1 내지 Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다.
도 4는 도 3에 도시된 쉬프트 레지스터에서 제 i 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)중 4j+1 번째(단, j=0, 1, 2, …) 스테이지의 회로 구성을 나타낸 것으로서, 이 4j+1 스테이지(S_4j+1)는 출력노드(3_i)에 하이논리의 전압신호를 공급하기 위한 제6 트랜지스터(T6)와, 출력노드(3_i)에 로우논리의 전압신호를 공급하기 위한 제7 트랜지스터(T7)를 구비한다. 이 스테이지(S_4j+1)의 동작에 대하여 도 6을 결부하여 상세히 설명하기로 한다.
도 5 및 도 6을 참조하면, 제 1 및 제 2 클럭신호(C1, C2)가 로우논리전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 하이논리전압으로 제 1 및 제 5 트랜지스터(T1, T5)의 게이트전극에 공급되어 제 1 및 제 5 트랜지스터(T1, T5)를 턴-온시킨다. 이 때 제 1 노드(Q) 상의 전압(V_Q)이 중간전압(Vm)으로 상승하면서 제 6 트랜지스터(T6)를 턴-온시키지만 출력노드(3_i)의 전압(Vg_i)은 제 1 클럭신호(C1)가 로우논리전압으로 유지되고 있으므로 로우논리전압을 유지한다. 제 5 트랜지스터(T5)의 턴-온에 의해 제 2 노드(QB) 상의 전압이 낮아지면서 제 3 트랜지스터(T3) 와 제 7 트랜지스터(T7)는 턴-오프되어 제 1 노드(Q)의 방전 경로를 차단한다.
t2 기간 동안, 제 1 클럭신호(C1)는 하이논리전압으로 반전되는 반면에 스타트펄스(Vst) 또는 이전 단의 출력신호(Vg_i-1)가 로우논리전압으로 반전된다. 이 때 제 1 트랜지스터(T1)와 제 5 트랜지스터(T5)는 턴-오프(Turn-off)되며, 제 1 노드(Q) 상의 전압(V_Q)은 제 1 클럭신호(C1)의 하이논리전압이 공급되는 제 6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제 6 트랜지스터(T6)의 문턱전압 이상으로 상승한다. 즉, 제 1 노드(Q) 상의 전압(V_Q)은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제 6 트랜지스터(T6)는 턴-온되고 출력노드(3_i)의 전압(Vg_i)은 제 6 트랜지스터(T6)의 도통에 의해 공급되는 제1 클럭신호(C1)의 전압에 의해 상승하여 하이논리전압으로 반전된다.
t3 기간 동안 제 1 클럭신호(C1)는 로우논리전압으로 반전되고, 제 2 클럭호(C2)는 하이논리전압으로 반전된다. 이 때 제 4 트랜지스터(T4)는 제 2 클럭신호 (C2)에 응답하여 턴-온되며 고전위 전원전압(Vdd)은 제 4 트랜지스터(T4)를 경유하여 제 2 노드(QB)에 공급되어 제 2 노드(QB) 상의 전압(V_QB)을 상승시킨다. 이렇게 상승하는 제2 노드(QB) 상의 전압(V_QB)은 제 7 트랜지스터(T7)를 턴-온시켜 출력노드(3_i) 상의 전압(Vg_i)을 기저전압(Vss)까지 방전시킴과 동시에 제 3 트랜지스터(T3)를 턴-온시켜 제 1 노드(Q) 상의 전압(V_Q)을 기저전압(Vss)까지 방전시킨다.
t4 기간 동안 제 2 클럭신호(C2)가 로우논리전압으로 반전되면, 제 4 트랜지스터(T4)가 턴-오프된다. 이 때 제 2 노드(QB) 상에는 하이논리전압이 플로팅(Floating) 된다. 제 2 노드(QB) 상의 플로팅 된 하이논리전압은 다음 프레임기간에 스타트펄스(Vst) 또는 이전 스테이지(S_i-1)의 출력신호(Vg_i-1)에 의해 제 5 트랜지스터(T5)가 턴-온되어 제 2 노드(QB) 상의 전압이 방전 될 때까지 유지된다.
한편, 이러한 쉬프트 레지스터에는 다음과 같은 문제점이 있다.
도 5에서 보는 바와 같이 쉬프트 레지스터 각 스테이지의 QB 노드에는 장시간 동안 하이 전압이 인가된다. 이렇게 QB 노드에 하이 전압이 장시간 인가되면, QB 노드에 게이트전극이 연결된 풀-다운 트랜지스터에는 열화에 의한 특성변화가 발생한다. 이러한 열화에 의한 특성변화는 회로의 오동작을 유발하며, 이와 더불어 풀-다운 트랜지스터의 동작 수명 또한 짧아지게 한다.
이러한 문제점을 해결하기 위하여 2 개의 풀-다운 트랜지스터를 구비하여, 한 프레임기간을 주기로 2 개의 풀-다운 트랜지스터를 교번 구동하는 멀티 풀-다운 구조가 제안되었다.
도 6은 일반적인 구조의 쉬프트 레지스터에서 풀-다운 트랜지스터의 게이트전극에 걸리는 전압을 나타낸 것이며, 도 7은 멀티-풀다운 구조의 쉬프트 레지스터에서 풀-다운 트랜지스터의 게이트 전극에 걸리는 전압을 나타낸 것이다.
멀-티 풀다운 구조의 쉬프트 레지스터는 도 8에서 보는 바와 같이 각각의 풀-다운 트랜지스터의 게이트전극에 하이 전압이 인가되는 시간을 줄임으로써, 풀-다운 트랜지스터의 열화에 의한 특성변화를 방지하는 효과를 가진다.
그러나 이러한 멀티-풀다운 구조의 쉬프트 레지스터는 회로의 면적에서 비중을 크게 차지하는 풀-다운 트랜지스터가 추가됨으로써 회로의 면적이 크게 증가하는 단점을 가진다.
따라서, 회로의 면적을 증가시키지 않으면서, 풀-다운 트랜지스터의 열화에 의한 특성변화를 방지할 수 있는 쉬프트 레지스터가 요구된다.
따라서, 본 발명의 목적은 회로의 면적을 증가시키지 않으면서, 풀-다운 트랜지스터의 열화에 의한 특성변화를 방지할 수 있는 쉬프트 레지스터 및 이를 이용한 액정표시장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는, 출력노드(D)에 접속되어 제 1 제어노드(Q)의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터(T6)와; 상기 출력노드에 접속되어 제 2 제어노드(QB)의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터(T7)와; 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드(C_O)의 전압에 응답하여 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제1 트랜지스터(T5b_O)와; 상기 제 1 내지 제 3 제어노드를 제어하는 제어부를 구비한다.
상기 쉬프트 레지스터는 상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상기 제 1 트랜지스터 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고; 상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시킨다.
상기 제어부는, 고전위 공통전압(Vdd_O)을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 2 트랜지스터(T4_O)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 3 제어노드를 방전시키는 제 3 트랜지스터(T5c_O)를 더 구비한다.
상기 제어부는, 이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 고전위 공통전압으로 상기 제 1 제어노드를 충전시키는 제 4 트랜지스터(T1)와; 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 5 트랜지스터(T3a)와; 상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 6 트랜지스터(T3)와; 상기 제 1 제어노드의 전압에 응답 하여 상기 제 2 제어노드를 방전시키는 제 7 트랜지스터(T5a)와; 상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 8 트랜지스터(T5)를 더 구비한다.
본 발명의 다른 실시 예에 따른 쉬프트 레지스터는, 출력노드(D)에 접속되어 제 1 제어노드(Q)의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터(T6)와; 상기 출력노드에 접속되어 제 2 제어노드(QB)의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터(T7)와; 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드(C_O)의 전압에 응답하여 제 1 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 1 트랜지스터(T5b_O)와; 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 4 제어노드(C_E)의 전압에 응답하여 제 2 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 2 트랜지스터(T5b_E)와; 상기 제 1 내지 제 4 제어노드를 제어하는 제어부를 구비한다.
상기 쉬프트 레지스터는 상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고; 상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시킨다.
상기 제어부는, 상기 제 1 기간 내에서 발생되는 제 1 고전위 공통전압(Vdd_O)을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 3 트랜지스터(T4_O)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 3 제어노드를 방전시키는 제 4 트랜지스터(T5c_O)와; 상기 제 2 기간 내에서 발생되는 제 2 고전위 공통전압을 상기 제 4 제어노드에 공급하여 상기 제 4 제어노드를 충전시키는 제 5 트랜지스터(T4_E)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 4 제어노드를 방전시키는 제 6 트랜지스터(T5c_E)를 구비한다.
상기 제어부는, 이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 제 1 기간과 상기 제 2 기간 동안 발생되는 고전위 공통전압(Vdd)을 상기 제 1 제어노드에 공급하여 상기 제 1 제어노드를 충전시키는 제 7 트랜지스터(T1)와; 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 8 트랜지스터(T3a)와; 상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 9 트랜지스터(T3)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 10 트랜지스터(T5a)와; 상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 11 트랜지스터(T5)를 더 구비한다.
본 발명의 실시 예에 따른 액정표시장치는, 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과; 출력노드에 접속되어 제 1 제어노드(Q)의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터(T6), 상기 출력노드에 접속되어 제 2 제어노드(QB)의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터(T7), 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드(C_O)의 전압에 응답하여 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 1 트랜지스터(T5b_O) 및 상기 제 1 내지 제 3 제어노드를 제어하는 제어부를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와; 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비한다.
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상기 액정표시장치는 상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상기 제 1 트랜지스터 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고; 상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시킨다.
상기 제어부는, 고전위 공통전압(Vdd_O)을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 2 트랜지스터(T4_O)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 3 제어노드를 방전시키는 제 3 트랜지스터(T5c_O)를 더 구비한다.
상기 제어부는, 이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 고전위 공통전압으로 상기 제 1 제어노드를 충전시키는 제 4 트랜지스터(T1)와; 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 5 트랜지스터(T3a)와; 상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 6 트랜지스터(T3)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 7 트랜지스터(T5a)와; 상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 8 트랜지스터(T5)를 더 구비한다.
본 발명의 다른 실시예에 따른 액정표시장치는, 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과; 출력노드(D)에 접속되어 제 1 제어노드(Q)의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터(T6), 상기 출력노드에 접속되어 제 2 제어노드(QB)의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터(T7), 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드(C_O)의 전압에 응답하여 제 1 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 1 트랜지스터(T5b_O), 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 4 제어노드(C_E)의 전압에 응답하여 제 2 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 2 트랜지스터(T5b_E), 상기 제 1 내지 제 4 제어노드를 제어하는 제어부를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와; 상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비한다.
상기 액정표시장치는 상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상 기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고; 상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시킨다.
상기 제어부는, 상기 제 1 기간 내에서 발생되는 제 1 고전위 공통전압(Vdd_O)을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 3 트랜지스터(T4_O)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 3 제어노드를 방전시키는 제 4 트랜지스터(T5c_O)와; 상기 제 2 기간 내에서 발생되는 제 2 고전위 공통전압을 상기 제 4 제어노드에 공급하여 상기 제 4 제어노드를 충전시키는 제 5 트랜지스터(T4_E)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 4 제어노드를 방전시키는 제 6 트랜지스터(T5c_E)를 구비한다.
상기 제어부는, 이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 제 1 기간과 상기 제 2 기간 동안 발생되는 고전위 공통전압(Vdd)을 상기 제 1 제어노드에 공급하여 상기 제 1 제어노드를 충전시키는 제 7 트랜지스터(T1)와; 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 8 트랜지스터(T3a)와; 상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 9 트랜지스터(T3)와; 상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 10 트랜지스터(T5a)와; 상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 11 트랜지스터(T5)를 더 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 8 및 도 9는 본 발명의 실시 예에 따른 액정표시장치와 그 구동신호를 나타낸 것이다.
도 8 및 도 9룰 참조하면, 액정표시장치는 m×n 개의 액정셀들(Clc)이 매트릭스 타입으로 배열되고 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(Thin Film Transiter : 이하 TFT라 한다)가 형성된 액정표시패널(103)과, 액정표시패널(103)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하기 위한 데이터 구동회로(101)와, 게이트라인들(G1 내지 Gn)에 스캔펄스(Scp)를 공급하기 위한 게이트 구동회로(102)를 구비한다.
액정표시패널(103)은 두 장의 유리기판 사이에 액정분자들이 주입된다. 이 액정표시패널(103)의 하부 유리기판 상에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 형성된 TFT는 게이트라인(G1 내지 Gn)으로부터의 스캔펄스(Scp)에 응답하여 데이터라인들(D1 내지 Dn)을 경유하여 공급되는 데이터 전압을 액정셀(Clc)에 공급하게 된다. 이를 위하여, TFT의 게이트전극은 게이트라인(G1 내지 Gn)에 접속되며, 드레인전극은 데이터라인(D1 내지 Dm)에 접속된다. 그리고 TFT의 소스전극은 액정셀(Clc)의 화소전극에 접속된다. 액정표시패널(103)의 상부 유리기판 상에는 도시하지 않은 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 그리고 액정표시패널(103)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내측 면 상에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 또한, 액정표시패널(103)의 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 형성된다. 스토리지 캐패시터(Cst)는 액정셀(Clc)의 화소전극과 전단 게이트라인 사이에 형성되거나, 액정셀(Clc)의 화소전극과 도시하지 않은 공통전극라인 사이에 형성되어 액정셀(Clc)의 전압을 일정하게 유지시킨다.
데이터 구동회로(101)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기 및 출력 버퍼를 각각 포함하는 다수의 데이터 드라이브 집적회로들로 구성된다. 이 데이터 구동회로(101)는 디지털 비디오 데이터를 래치하고 그 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(102)는 1 수평주기마다 스타트펄스를 순차적으로 쉬프트시켜 스캔펄스를 발생하는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 이 게이트 구동회로(102)는 스캔펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급되는 액정표시패널(103)의 수평라인을 선택한다.
도 9에서, 'Vd'는 데이터 구동회로(101)에 의해 출력되어 데이터라인들(D1 내지 Dm)에 공급되는 데이터전압이며, 'Vlc'는 액정셀(Clc)에서 충방전되는 데이터전압이다. 그리고 'Scp'는 1 수평주기로 발생되는 스캔펄스이다. 'Vcom'은 액정셀들(Clc)의 공통전극에 공급되는 공통전압이다.
도 10 내지 도 13b는 게이트 구동회로(101)의 쉬프트 레지스터 회로 구성과 그 회로의 각 노드 전압 파형을 나타낸다.
도 10의 쉬프트 레지스터는 종속적으로 접속된 n 개의 스테이지들(S_1 내지 S_n) 및 더미 스테이지(Dummy S_tage)를 구비한다. 더미 스테이지 이외의 스테이지들(S_1 내지 S_n)과 게이트라인들(G1 내지 Gn) 사이에는 도시하지 않은 레벨 쉬프터와 출력버퍼가 설치된다.
이러한 쉬프트 레지스터에서 제 1 스테이지(S_1)에는 스타트펄스(Vst)가 입력되고 제 2 내지 제 n 스테이지들(S_2 내지 S_n)에는 스타트펄스로서 이전 스테이지의 출력신호(Vg_1 내지 Vg_n-1)가 입력된다. 그리고, 제 1 내지 제 n-1 스테이지(S_1 내지 S_n-1)에는 리셋신호로서 다음 스테이지의 출력신호(Vg_2 내지 Vg_n-1)가 입력되고, 제 n 스테이지에는 더미스테이지(S_dum)의 출력신호(Vdum)가 리셋신호로서 입력된다.
또한, 각 스테이지(S_1 내지 S_n 및 S_dum)는 동일한 회로구성을 가지며, 4 개의 클럭신호(C1 내지 C4) 중 어느 하나에 응답하여 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_n-1)를 쉬프트시킴으로써 1 수평기간의 펄스폭을 가지는 스캔펄스를 발생한다.
도 11는 도 10에 도시된 쉬프트 레지스터에서 i 번째 스테이지(S_i ; 단, i 는 n 보다 작거나 같은 양의 정수)의 구성을 개략적으로 나타낸 것이다.
도 11을 참조하면, 제 i 스테이지(S_i)는 하이논리의 전압신호를 출력단자(100_i)에 공급하기 위한 풀-업 트랜지스터(T6) 및 로우논리의 전압신호를 출력단자(100_i)에 공급하기 위한 풀-다운 트랜지스터(T7)를 포함하는 출력부(106)와, 이러한 출력부(106)를 제어하기 위한 제어부(105)를 구비한다.
제어부(105)에는 풀-업 트랜지스터(T6)의 게이트전극에 연결된 Q 노드를 충방전시키기 위한 Q 노드 충방전회로와, 풀-다운 트랜지스터(T7)의 게이트전극에 연결된 QB 노드를 충방전시키기 위한 QB 노드 충방전회로가 포함된다.
이러한 스테이지의 동작을 간단히 설명하면 다음과 같다.
Q 노드 충방전회로에 의해 Q 노드에 하이논리의 전압이 인가되면, 풀-업 트랜지스터(T6)가 턴-온되고, 이 때 입력되는 하이논리 전압의 클럭신호(CLK, 여기서 CLK는 C1 내지 C4 중 어느 하나)는 도통된 풀-업 트랜지스터(T6)을 경유하여 출력단자(100_i)로 출력신호(Vg_i)로서 공급된다.
QB 노드 충방전회로에 의해 QB 노드에 하이논리의 전압이 인가되면 풀-다운 트랜지스터(T7)가 턴-온되어 저전위 전원전압(Vss)의 로우논리 전압이 출력단자(100_i)로 공급된다. 즉, 출력단자(100_i) 상의 전압이 방전된다.
도 12는 도 11의 제 i 스테이지(S_i) 중 4j+1 번째 스테이지(단, j=0, 1, 2, …)에 대한 구체적인 회로 구성을 나타낸 것으로서, 이 스테이지(S_4j+1)의 동작에 대하여 도 13a 및 도 13b를 결부하여 상세히 설명하기로 한다.
이 스테이지의 동작은 오드(Odd) 프레임 기간의 동작과 이븐(Even) 프레임 기간의 동작으로 구분된다.
먼저, 오드 프레임의 동작에 대하여 설명하면 다음과 같다.
우선, 오드 프레임의 기간 동안 각 스테이지에는 고전위 공급전압(Vdd)과 오드 프레임 고전위 공급전압(Vdd_O)이 외부전원으로부터 공급되며, 이븐 프레임 고전위 전원전압(Vdd_E)은 공급되지 않는다.
도 12 및 도 13a을 참조하면, 제 1 클럭신호(C1)가 로우논리 전압을 유지하는 t1 기간 동안 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)가 A 노드에 공급되면 제 1 및 제 5 트랜지스터(T1, T5)가 턴-온된다.
도통된 제 1 트랜지스터를 통해 Q 노드에 고전위 공급전압(Vdd)이 공급되면, Q 노드 상의 전압은 중간 전압(Vm)으로 충전된다. 이러한 Q 노드 상의 중간전압(Vm)은 제 5a, 제 5c_O, 제 5c_E 및 제 6 트랜지스터(T5a, T5c_O, T5c_E, T6)를 턴-온 시킨다.
이 때 턴-온된 제 5a 트랜지스터(T5a)는 t1 기간동안 턴-온되는 제 5 트랜지스터(T5)와 함께 QB 노드의 방전경로를 형성하여, QB 노드 상의 전압이 로우논리 전압을 유지하게 한다.
또한, 풀-업 트랜지스터인 제 6 트랜지스터(T6)는 제 1 클럭신호(C1)의 전압을 출력노드(D)로 전달한다. 이 때 제 1 클럭신호(C1)는 로우논리 전압을 유지하므로, 출력신호(Vg_i)도 로우논리 전압을 유지한다.
이러한 t1 기간 동안 게이트전극과 드레인전극이 단락되어 다이오드로 동작하는 제 4_O 트랜지스터(T4_O)를 통해 오드 프레임 고전위 전원전압(Vdd_O)이 C_O 노드로 공급되지만, 제 4_O 트랜지스터(T4_O)에 비해 넓은 채널폭을 가지는 제 5c_O 트랜지스터(T5c_O)에 의해 C_O 노드 상의 전압은 방전되어 로우논리 전압을 유지하게 된다. 따라서, t1 기간 동안 제 5b_O 트랜지스터(T5b_O)는 턴-오프 상태를 유지하게 된다.
t2 기간 동안, 스타트펄스(Vst) 또는 이전 스테이지의 출력신호(Vg_i-1)은 로우논리 전압으로 반전되고, 제 1 클럭신호(C1)는 하이논리 전압으로 반전된다.
이 때 제 1 트랜지스터(T1)는 턴-오프 되면, Q 노드의 방전경로가 차단되어 Q 노드 상에 플로팅(Floating) 된 중간 전압(Vm)에 제6 트랜지스터(T6)의 드레인전극과 게이트전극 사이의 기생 커패시턴스에 충전되는 전압이 더해지면서 Q 노드 상의 전압은 제6 트랜지스터(T6)의 문턱전압 이상으로 더욱 상승한다. 즉 Q 노드 상의 전압은 부트스트래핑(Bootstraping)에 의해 t1 기간 보다 더 높은 전압(Vh)으로 상승한다. 따라서, t2 기간 동안 제 6 트랜지스터(T6)는 턴-온되고 출력신호(Vg_i)는 제6 트랜지스터(T6)의 도통에 의해 공급되는 제1 클럭신호(C1)의 전압에 의해 상승하여 하이논리 전압으로 반전된다.
또한, 이 때의 Q 노드 상의 하이전압(Vh)은 제 5a, 제 5c_O, 제 5c_E 트랜지스터(T5a, T5c_O, T5c_E)의 턴-온 상태를 유지하게 한다.
t3 기간 동안, 제 1 클럭신호(C1)는 로우논리 전압으로 반전되고, 제 2 클럭신호(C2)는 하이논리 전압으로 반전된다.
이 때, 제 2 클럭신호(C2)와 동기화 된 다음 스테이지(S_i+1)의 출력신호(Vg_i+1)에 의해 제 3a 트랜지스터(T3a)가 턴-온되면, 제 3a 트랜지스터(T3a)를 통해 Q 노드가 방전되어, Q 노드 상의 전압이 로우논리 전압으로 반전된다.
Q 노드 상의 전압이 로우논리 전압은 제 5a, 제 5c_O, 제 5c_E 트랜지스터 (T5a, T5c_O, T5c_E)를 턴-오프시켜 C_O 노드는 방전경로가 차단되어, C_O 노드에 공급되는 오드 프레임 고전위 전원전압(Vdd_O)에 의해 제 5b_O 트랜지스터(T5b_O)가 턴-온된다.
제 5b_O 트랜지스터(T5b_O)가 턴-온되면, 풀-다운 트랜지스터인 제 7 트랜지스터(T7)는 도 14a에서 보는 바와 같이 게이트전극과 드레인전극이 단락되는 구조가 되어, 도 14b에서 보는 바와 같이 다이오드로 동작하게 된다. 따라서, 출력노드(D) 상의 전압이 제 7 트랜지스터(T7)의 문턱전압보다 높아지면, 출력노드(D) 상의 전압은 방전되어 로우논리전압을 유지하게 된다.
이 같은 구성으로 풀-다운 트랜지스터의 게이트전극에 인가되는 전압은 대부분의 시간을 로우논리의 전압을 유지하게 된다. 다시말해, 풀-다운 트랜지스터는 대부분의 시간 동안 턴-오프되어 있다가, 필요 시에만 턴-온되어 출력노드의 전압을 방전시킴으로써, 출력노드의 전압은 로우논리 전압을 유지할 수 있게 된다.
한편, 제 4_O 및 제 5b_O 트랜지스터(T4_O, T5b_O)는 장시간 턴-온 상태를 유지하여야 한다. 즉, 게이트전극에 하이 전압이 장시간 인가된다. 따라서, 제 4_O 및 제 5b_O 트랜지스터(T4_O, T5b_O)의 열화에 의한 특성변화를 방지하기 위해, 제 4_E 및 제 5b_E 트랜지스터(T4_E, T5b_E)를 구비하여, 프레임기간을 주기로 하여 교번 동작 시킴으로써 회로의 안정적인 동작을 유도한다.
하지만, 오드 프레임 구동부(108_O) 및 이븐 프레임 구동부(108_E) 중 어느 하나만을 구비하여 스테이지를 구성하는 것도 가능하다.
이 같이 풀-다운 트랜지스터의 다이오드 동작을 위해 추가되는 트랜지스터들 은 작은 크기를 가지며, 이에 따라 이러한 트랜지스터가 추가되어도 회로의 면적은 크게 증가하지 않는다.
이븐 프레임에서의 동작은, 상술한 오드 프레임기간 동안의 동작 중 제 4_O , 제 5b_O, 제 5c_O 트랜지스터(T4_O, T5b_O, T5c_O) 및 오드 프레임 고전위 전원전압(Vdd_O)이 제 4_E , 제 5b_E, 제 5c_E 트랜지스터(T4_E, T5b_E, T5c_E) 및 이븐 프레임 고전위 전원전압(Vdd_E)으로 바뀌는 것 외에는 오드 프레임 기간의 동작과 동일하므로 그에 대한 상세한 설명은 생략하고자 한다.
상술한 바와 같이 본 발명에 따른 쉬프트 레지스터는 작은 트랜지스터들을 추가하여 풀-다운 트랜지스터를 다이오드와 같이 동작하게 함으로써, 회로의 면적을 크게 증가시키지 않으면서, 풀-다운 트랜지스터의 열화에 의한 특성변화를 방지할 수 있게 된다. 따라서, 이러한 쉬프트 레지스터를 이용하여 구현되는 액정표시장치의 동작 또한 신뢰성이 확보된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (16)
- 출력노드에 접속되어 제 1 제어노드의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터와;상기 출력노드에 접속되어 제 2 제어노드의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터와;상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드의 전압에 응답하여 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제1 트랜지스터와;상기 제 1 내지 제 3 제어노드를 제어하는 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
- 제 1 항에 있어서,상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상기 제 1 트랜지스터 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고;상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.
- 제 1 항에 있어서,상기 제어부는,고전위 공통전압을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 2 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제3 제어노드를 방전시키는 제 3 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
- 제 3 항에 있어서,상기 제어부는,이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 고전위 공통전압으로 상기 제 1 제어노드를 충전시키는 제 4 트랜지스터와;다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 5 트랜지스터와;상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 6 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 7 트랜지스터와;상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 8 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
- 출력노드에 접속되어 제 1 제어노드의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터와;상기 출력노드에 접속되어 제 2 제어노드의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터와;상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드의 전압에 응답하여 제 1 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 1 트랜지스터와;상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 4 제어노드의 전압에 응답하여 제 2 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 2 트랜지스터와;상기 제 1 내지 제 4 제어노드를 제어하는 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
- 제 5 항에 있어서,상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고;상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 것을 특징으로 하는 쉬프트 레지스터.
- 제 5 항에 있어서,상기 제어부는,상기 제 1 기간 내에서 발생되는 제 1 고전위 공통전압을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 3 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 3 제어노드를 방전시키는 제 4 트랜지스터와;상기 제 2 기간 내에서 발생되는 제 2 고전위 공통전압을 상기 제 4 제어노드에 공급하여 상기 제 4 제어노드를 충전시키는 제 5 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 4 제어노드를 방전시키는 제 6 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
- 제 7 항에 있어서,상기 제어부는,이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 제 1 기간과 상기 제 2 기간 동안 발생되는 고전위 공통전압을 상기 제 1 제어노드에 공급하여 상기 제 1 제어노드를 충전시키는 제 7 트랜지스터와;다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 8 트랜지스터와;상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 9 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 10 트랜지스터와;상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 11 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
- 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과;출력노드에 접속되어 제 1 제어노드의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터, 상기 출력노드에 접속되어 제 2 제어노드의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터, 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드의 전압에 응답하여 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 1 트랜지스터, 및 상기 제 1 내지 제 3 제어노드를 제어하는 제어부를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구 비하는 것을 특징으로 하는 액정표시장치.
- 제 9 항에 있어서,상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상기 제 1 트랜지스터 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고;상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 것을 특징으로 하는 액정표시장치.
- 제 9 항에 있어서,상기 제어부는,고전위 공통전압을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 2 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 3 제어노드를 방전시키는 제 3 트랜지스터를 더 구비하는 것을 특징으로 하는 액정표시장치.
- 제 11 항에 있어서,상기 제어부는,이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 고전위 공통전압으로 상기 제 1 제어노드를 충전시키는 제 4 트랜지스터와;다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 5 트랜지스터와;상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 6 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 7 트랜지스터와;상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 8 트랜지스터를 더 구비하는 것을 특징으로 하는 액정표시장치.
- 서로 교차하는 데이터라인들 및 게이트라인들과, 상기 데이터라인들 및 상기 게이트라인들의 교차에 의해 정의되는 다수의 액정셀들을 가지는 액정표시패널과;출력노드에 접속되어 제 1 제어노드의 전압에 응답하여 상기 출력노드에 하이논리전압을 출력하는 풀-업 트랜지스터, 상기 출력노드에 접속되어 제 2 제어노드의 전압에 응답하여 상기 출력노드에 로우논리전압을 출력하는 풀-다운 트랜지스터, 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 3 제어노드의 전압에 응답하여 제 1 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 1 트랜지스터, 상기 출력노드와 상기 풀-다운 트랜지스터의 제어단자 사이에 접속되어 제 4 제어노드의 전압에 응답하여 제 2 기간 내에서 상기 풀-다운 트랜지스터를 다이오드로 동작시키는 제 2 트랜지스터, 상기 제 1 내지 제 4 제어노드를 제어하는 제어부를 포함한 쉬프트 레지스터를 이용하여 상기 게이트라인들에 스캔펄스를 순차적으로 공급하는 게이트 구동회로와;상기 데이터라인들에 비디오 데이터 전압을 공급하는 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
- 제 13 항에 있어서,상기 풀-업 트랜지스터, 상기 풀-다운 트랜지스터, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제어부를 각각 포함하는 다수의 스테이지를 구비하고;상기 스테이지들은 이전 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 출력노드에 하이논리전압을 출력하며 다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 것을 특징으로 하는 액정표시장치.
- 제 13 항에 있어서,상기 제어부는,상기 제 1 기간 내에서 발생되는 제 1 고전위 공통전압을 상기 제 3 제어노드에 공급하여 상기 제 3 제어노드를 충전시키는 제 3 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 3 제어노드를 방전시키는 제 4 트랜지스터와;상기 제 2 기간 내에서 발생되는 제 2 고전위 공통전압을 상기 제 4 제어노드에 공급하여 상기 제 4 제어노드를 충전시키는 제 5 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 4 제어노드를 방전시키는 제 6 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
- 제 15 항에 있어서,상기 제어부는,이전 단 스테이지의 출력신호와 스타트펄스 중 어느 하나에 응답하여 상기 제 1 기간과 상기 제 2 기간 동안 발생되는 고전위 공통전압을 상기 제 1 제어노드에 공급하여 상기 제 1 제어노드를 충전시키는 제 7 트랜지스터와;다음 단 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 8 트랜지스터와;상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드를 방전시키는 제 9 트랜지스터와;상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 10 트랜지스터와;상기 이전 단 스테이지의 출력신호와 상기 스타트펄스 중 어느 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 11 트랜지스터를 더 구비하는 것을 특징으로 하는 액정표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050047903A KR101127840B1 (ko) | 2005-06-03 | 2005-06-03 | 쉬프트 레지스터와 이를 이용한 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050047903A KR101127840B1 (ko) | 2005-06-03 | 2005-06-03 | 쉬프트 레지스터와 이를 이용한 액정표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060126184A KR20060126184A (ko) | 2006-12-07 |
| KR101127840B1 true KR101127840B1 (ko) | 2012-03-21 |
Family
ID=37730174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050047903A KR101127840B1 (ko) | 2005-06-03 | 2005-06-03 | 쉬프트 레지스터와 이를 이용한 액정표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101127840B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102040648B1 (ko) * | 2013-06-21 | 2019-11-05 | 엘지디스플레이 주식회사 | 쉬프트 레지스터와 이를 이용한 표시장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040048624A (ko) * | 2002-12-04 | 2004-06-10 | 엘지.필립스 엘시디 주식회사 | 레벨 쉬프터를 내장한 쉬프트 레지스터 |
| KR20040086516A (ko) * | 2003-03-25 | 2004-10-11 | 삼성전자주식회사 | 쉬프트 레지스터 및 이를 갖는 표시 장치 |
-
2005
- 2005-06-03 KR KR1020050047903A patent/KR101127840B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040048624A (ko) * | 2002-12-04 | 2004-06-10 | 엘지.필립스 엘시디 주식회사 | 레벨 쉬프터를 내장한 쉬프트 레지스터 |
| KR20040086516A (ko) * | 2003-03-25 | 2004-10-11 | 삼성전자주식회사 | 쉬프트 레지스터 및 이를 갖는 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060126184A (ko) | 2006-12-07 |
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