KR101192777B1 - 쉬프트 레지스터 - Google Patents

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    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors

Abstract

본 발명은 트랜지스터에 인가되는 바이어스 스트레스(bias stress)를 최소화할 수 있도록 한 쉬프트 레지스터에 관한 것이다.
본 발명의 실시 예의 쉬프트 레지스터는 정방향 또는 역방향으로 순차적으로 지연되는 스캔펄스를 출력하는 n(단, n은 양의 정수)개의 스테이지를 가지며, 상기 각 스테이지는, 제 1 및 제 2 인에이블 신호에 따라 제 1 전압 또는 제 2 전압을 스캔방향 제어노드에 공급하여 상기 스캔펄스의 정방향 또는 역방향 출력을 제어하는 스캔방향 제어부와, 상기 스캔방향 제어노드의 전압에 따라 제 1 노드를 제어하는 제 1 노드 제어부와, 상기 스캔방향 제어노드의 전압 및 상기 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부와, 상기 제 1 및 제 2 노드(의 전압에 따라 입력되는 클럭신호를 상기 스캔펄스로 출력하는 출력부와, 상기 제 1 및 제 2 인에이블 신호에 따라 제 3 노드에 상기 제 1 전압 또는 제 2 전압을 공급하는 제 3 노드 제어부와, 상기 제 2 노드의 전압 및 상기 제 3 노드의 전압에 따라 상기 제 1 노드를 방전시키는 제 1 방전 회로부와, 제 3 인에이블 신호 또는 제 4 인에이블 신호에 따라 상기 제 3 노드를 방전시키는 제 2 방전 회로부를 구비한다.
바이어스 스트레스(bias stress), 양방향 스캔

Description

쉬프트 레지스터 {A shift register}
도 1은 종래의 쉬프트 레지스터를 복수의 스테이지들로 간략히 나타낸 도면.
도 2는 종래의 쉬프트 레지스터의 스테이지 중 i 스테이지를 자세히 나타낸 회로도.
도 3은 도 2 에 도시된 회로도의 정방향 구동시의 파형도.
도 4는 도 2 에 도시된 회로도의 역방향 구동시의 파형도.
도 5는 본 발명의 실시 예에 따른 쉬프트 레지스터를 간략히 나타낸 도면.
도 6은 본 발명의 실시 예에 따른 쉬프트 레지스터의 스테이지 중 i 스테이지를 자세히 나타낸 회로도.
도 7은 도 6 에 도시된 회로도의 정방향 구동시의 파형도.
도 8은 도 6 에 도시된 회로도의 역방향 구동시의 파형도.
< 도면의 주요 부분에 대한 부호설명 >
10,110 : 스캔 방향 제어부 20,120 : 제 1 노드 제어부
30,130 : 제 2 노드 제어부 40,140 : 제 3 노드 제어부
50,150 : 출력부 60 : 방전 회로부
160 : 제 1 방전 회로부 170 : 제 2 방전 회로부
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 스위칭 소자에 인가되는 바이어스 스트레스(bias stress)를 최소화할 수 있도록 한 쉬프트 레지스터에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 대두되고 있다. 이러한 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다.
통상의 액정 표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시장치는 액정셀들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널에는 게이트 라인들과 데이터 라인들이 교차하게 배열되고 그 게이트 라인들과 데이터 라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor; 이하, TFT라 함)의 소스 및 드레인 단자들을 경유하여 데이터 라인들 중 어느 하나에 접속된다. TFT의 게이트단자는 게이트 라인들 중 어느 하나에 접속된다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들의 교차에 의해 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버를 포함하여 구성된다. 상기 게이트 드라이버는 스캔 펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다.
상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔 펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다.
액정표시장치는 액정셀별로 화소 전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔 펄스를 순차적으로 출력하는 쉬프트 레지스터를 포함하여 구성되고, 상기 데이터 드라이버는 입력되는 디지털 데이터를 샘플링하기 위한 샘플링 신호를 출력하는 쉬프트 레지스터를 포함하여 구성된다. 그리고, 상기 쉬프트 레지스터는 한 방향 또는 양 방향으로 스캔 펄스 또는 샘플링 신호를 출력할 수 있다.
도 1은 종래의 양 방향 쉬프트 레지스터의 일부를 개략적으로나타낸 도면이다.
도 1을 참조하면, 종래의 양 방향 쉬프트 레지스터는 제 1 및 제 2 클럭펄스 공급라인, 제 1 및 제 2 전압 공급라인, 구동전압 공급라인 및 기저전압 공급라인에 종속적으로 접속된 n개의 스테이지(ST1 내지 STn)로 구성된다. 여기서, 또한, 제 1 및 제 2 전압 공급라인에 공급되는 제 1 및 제 2 전압(Vd1, Vd2)는 스캔 방향에 따라 서로 상반된다. 제 1 및 제 2 클럭펄스 공급라인에 공급되는 제 1 및 제 2 클럭펄스(CLK)는 위상이 서로 반전되는 형태로 공급되며, 제 1 클럭펄스는 홀수번째 스테이지에 공급되며 제 2 클럭펄스는 짝수번째 스테이지에 공급된다.이러한 종래의 양 방향 쉬프트 레지스터가 정방향으로 구동될 경우, 도시하지 않은 제 1 스테이지에 공급되는 제 1 스타트 펄스, 적어도 2개의 클럭펄스, 하이 상태의 제 1 전압(Vd1) 및 로우 상태의 제 2 전압(Vd2)에 따라 제 1 내지 제 n 스테이지들이 순차적으로 동작하여 스캔 펄스를 정방향으로 출력한다. 이때, 제 2 내지 제 n 스테이지 각각은 이전 및 다음 스테이지 각각으로부터의 출력신호에 의해 인에이블된다.
반면에, 종래의 양 방향 쉬프트 레지스터가 역방향으로 구동될 경우, 도시하지 않은 제 n 스테이지에 공급되는 제 2 스타트 펄스, 적어도 2개의 클럭펄스, 로우 상태의 제 1 전압(Vd1) 및 하이 상태의 제 2 전압(Vd2)에 따라 제 n 내지 제 1 스테이지들이 순차적으로 동작하여 스캔 펄스를 역방향으로 출력한다. 이때, 제 n-1 내지 제 1 스테이지 각각은 이전 및 다음 스테이지 각각으로부터의 출력신호에 의해 인에이블된다.
도 2는 종래의 양 방향 쉬프트 레지스터의 i 스테이지를 자세한 나타낸 회로도이다.
도 2를 도 1과 결부하면, i 스테이지(STi)는 제 1 및 제 2 인에이블 신호(VOi-1, VOi+1)에 따라 제 1 전압 또는 제 2 전압(Vd1, Vd2)을 스캔방향 제어노드(QS)에 공급하여 스캔펄스의 정방향 또는 역방향 출력을 제어하는 스캔방향 제어부(10)와, 스캔방향 제어노드(QS)의 전압에 따라 제 1 노드(Q1)를 제어하는 제 1 노드 제어부(20)와, 스캔방향 제어노드(QS)의 전압 및 제 1 노드(Q1)의 전압에 따라 제 2 노드(Q2)를 제어하는 제 2 노드 제어부(Q2)와, 제 1 및 제 2 노드(Q1, Q2)의 전압에 따라 입력되는 클럭신호(CLK)를 스캔펄스로 출력하는 출력부(50)와, 제 1 및 제 2 인에이블 신호(VOi-1, VOi+1)에 따라 제 3 노드(Q3)에 제 1 전압(Vd1) 또는 제 2 전압(Vd2)을 공급하는 제 3 노드(Q3) 제어부와, 제 2 노드(Q2)의 전압 및 제 3 노드(Q3)의 전압에 따라 제 1 노드(Q1)를 방전시키는 방전 회로부(60)를 구비한다.
스캔방향 제어부(10)는 i-1 스테이지(STi-1)로부터의 출력신호인 제 1 인에이블 신호(VOi-1)에 따라 제어되며, 제 1 전압(Vd1)이 공급되는 제 1 구동전압 입력라인과 스캔방향 제어노드(QS)에 전기적으로 접속된 제 1 트랜지스터(T1)와; i+1 스테이지로부터의 출력신호인 제 2 인에이블 신호(VOi+1)에 따라 제어되며, 제 2 전압(Vd2)이 공급되는 제 2 구동전압 입력라인과 스캔방향 제어노드(QS)에 전기적으로 접속된 제 2 트랜지스터(T2)로 구성된다.
제 1 노드 제어부(20)는 스캔방향 제어노드(QS)의 전압에 따라 제어되며, 구동전압(Vdd)이 입력되는 구동전압 입력라인과 제 1 노드(Q1) 사이에 전기적으로 접속된 제 3 트랜지스터(T3)로 구성된다.
제 2 노드 제어부(30)는 구동전압(Vdd)에 의해 제어되며 구동전압 입력라인에 다이오드 형태로 접속된 제 4 트랜지스터(T4)와; 구동전압(Vdd)에 의해 제어되며 구동전압 입력라인과 제 2 노드(Q2)에 접속된 제 5 트랜지스터(T5)와; 제 1 노드(Q1) 전압에 의해 제어되며 구동전압 입력라인과 기저 전압(Vss)이 공급되는 기저전압 입력라인에 접속된 제 6 트랜지스터(T6)와; 제 1 노드(Q1) 전압에 의해 제어되며 구동전압 입력라인과 기저전압 입력라인에 접속된 제 7 트랜지스터(T7)와; 스캔방향 제어노드 전압에 의해 제어되며 기저전압 입력라인과 제 2 노드에 접속된 제 8 트랜지스터로 구성된다.
방전 회로부(60)는 제 3 노드(Q3)의 전압에 의해 제어되며 기저 전압 입력라인과 제 1 노드(Q1)에 접속된 제 9 트랜지스터(T9)와; 제 2 노드(Q2)의 전압에 의해 제어되며 제 2 노드(Q2)와 제 1 노드(Q1)에 접속된 제 10 트랜지스터(T10)로 구성된다.
한편, 스캔방향 제어부(10)에는 출력부(50)로부터 출력되는 스캔펄스에 의해 제어되며, 스캔방향 제어노드(QS)와 기저전압 입력라인에 접속된 제 11 트랜지스터(T11)가 더 구성될 수 있다.
제 3 노드 제어부(40)는 제 2 인에이블 신호(VOi+1)에 의해 제어되며 제 1 전압(Vd1)이 공급되는 제 1 전압 입력라인과 제 3 노드(Q3)에 접속된 제 12 트랜지스터(T12)와, 제 1 인에이블 신호(VOi-1)에 의해 제어되며 제 2 전압(Vd2)이 공급되는 제 1 전압 입력라인과 제 3 노드(Q3)에 접속된 제 13 트랜지스터(T13)로 구성된다.
출력부(50)는 제 1 노드(Q1) 전압에 의해 제어되며 클럭신호 입력라인과 출력단에 접속된 제 14 트랜지스터(T14)와, 제 2 노드(Q2) 전압에 의해 제어되며 기저전압 입력라인과 출력단에 접속된 제 15 트랜지스터(T15)로 구성된다.
도 3은 종래의 양 방향 쉬프트 레지스터의 정방향 구동에 따른 구동 파형을 나타낸 파형도이다.
도 3을 도 2와 결부하여 종래의 양 방향 쉬프트 레지스터를 이용한 정방향 구동을 설명하면 다음과 같다.
먼저, 정방향 스캔일 경우 제 1 전압 입력라인에는 하이 상태의 제 1 전압(Vd1)이 공급되고 제 2 전압입력라인에는 로우 상태의 제 2 전압(Vd2)이 공급된다.
t1 구간에 있어서, i 스테이지(STi)에는 i-1 스테이지(STi-1)로부터 하이 상태의 제 1 인에이블 신호(VOi-1)와 i+1 스테이지(STi+1)로부터 로우 상태의 제 2 인에이블 신호(VOi+1)가 공급된다. 그리고, 클럭신호(CLK) 입력라인에는 로우 상태의 클럭신호(CLK)가 공급된다.
t1 구간 동안 스캔방향 제어부(10)의 제 1 트랜지스터(T1)는 하이 상태의 제 1 인에이블 신호(VOi-1)에 의해 턴-온되고, 스캔방향 제어부(10)의 제 2 트랜지스터(T2)는 로우 상태의 제 2 인에이블 신호(VOi+1)에 의해 턴-오프된다. 이에 따라, 스캔방향 제어부(10)는 제 1 트랜지스터(T1)를 통해 제 1 전압 입력라인으로부터 공급되는 하이상태의 제 1 전압(Vd1)을 스캔방향 제어노드(QS)에 공급한다.
그리고 스캔방향 제어노드(QS)에 인가되는 하이상태의 제 1 전압(Vd1)에 의해 제 1 노드 제어부(20)의 제 3 트랜지스터(T3)가 턴-온됨과 동시에 제 2 노드 제 어부(30)의 제 8 트랜지스터(T8)가 턴-온된다.
제 1 노드(Q1)에는 턴-온된 제 3 트랜지스터(T3)를 경유하여 구동전압(Vdd)이 공급된다. 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 제 2 노드 제어부(30)의 제 6 트랜지스터(T6), 제 7 트랜지스터(T7)가 턴-온된다. 그리고, 구동전압 입력라인에 공급된 구동전압(Vdd)이 제 4 트랜지스터(T4)를 경유하여 제 5 트랜지스터(T5)의 게이트 전극에 공급되므로 제 5 트랜지스터(T5)가 턴-온됨에 따라 제 2 노드(Q2)에는 구동전압(Vdd)이 공급된다. 이에 따라, 제 2 노드(Q2)에는 제 7, 8 트랜지스터(T8, T7)를 통해 기저 전압(Vss)이 공급됨과 아울러 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급된다. 그러나, 제 2 노드(Q2)에 구동전압(Vdd)을 공급하는 트랜지스터의 수보다 기저 전압(Vss)을 공급하는 트랜지스터의 수가 더 많기 때문에 제 2 노드(Q2)에는 기저 전압(Vss)이 공급된다.
또한, t1 구간 동안 제 3 노드 제어부(40)는 하이상태의 제 1 인에이블 신호(VOi-1)에 의해 제 13 트랜지스터(T13)를 턴-온시켜 로우상태의 제 2 전압(Vd2)을 제 3 노드(Q3)에 공급함으로써 제 1 방전 회로부(60)의 제 9 트랜지스터(T9)는 턴-오프되고, 제 1 방전 회로부(60)의 제 10 트랜지스터(T10)는 제 2 노드(Q2)에 공급된 기저 전압(Vss)에 의해 턴-오프된다.
그리고, 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 출력부(50)의 제 14 트랜지스터(T14)가 턴-온되고, 제 2 노드(Q2)에 공급되는 기저 전압(Vss)에 의해 출력부(50)의 제 15 트랜지스터(T15)가 오프상태를 유지한다. 이에 따라, 출력부(50)는 제 14 트랜지스터(T14)를 통해 클럭신호(CLK) 입력라인에 공급되는 로우상 태의 클럭신호(CLK)를 출력한다. 이때, 출력부(50)에서 출력되는 로우 상태의 클럭신호(CLK)는 다음 스테이지의 제 1 인에이블 신호(VOi-1)로써 공급된다.
t2 구간에서는 제 1 인에이블 신호(VOi-1)가 로우 상태가 되고, 로우 상태의 클럭신호(CLK)가 하이상태가 됨으로써 제 1 트랜지스터(T1) 및 제 3 트랜지스터(T3)는 턴-오프되고, 출력부(50)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 즉, 제 1 노드(Q1)는 제 1 트랜지스터(T1) 및 제 3 트랜지스터(T3)의 턴-오프로 인하여 플로팅 상태가 되므로 출력부(50)의 제 14 트랜지스터(T14)의 게이트 전극과 소오스 전극 사이에 존재하는 기생 커패시터(Cgs)에 의해 클럭신호(CLK)의 하이 상태 전압에 따라 부트스트래핑(Bootstrapping)되어 구동전압(Vdd)보다 더 높은 전압이 되기 때문에 출력부(50)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 이렇게 출력부(50)의 제 14 트랜지스터(T14)가 확실하게 턴-온됨으로써 하이 상태의 클럭신호(CLK)는 출력부(50)의 제 14 트랜지스터(T14)를 통해 출력단으로 빠르게 공급된다. 따라서, i 스테이지는 하이 상태의 출력신호(VOi)를 출력하게 된다.
한편, t2 구간에 i+1 스테이지는 i 스테이지의 t1 구간과 동일한 방식으로 i 스테이지로부터 출력되는 하이 상태의 출력신호(VOi)에 대응되는 제 1 인에이블 신호(VOi-1)에 응답하여 제 1 노드(Q1)에 구동전압(Vdd)을 공급한다.
그런 다음, t3 구간에서는 제 1 인에이블 신호(VOi-1)가 로우 상태를 유지하고, 하이 상태의 클럭신호(CLK)가 로우 상태가 됨으로써 제 1 트랜지스터(T1) 및 제 3 트랜지스터(T3)는 턴-오프된다.
한편, t3 구간에서는 i+1 스테이지로부터 하이 상태의 제 2 인에이블신호(VOi+1)가 제 3 노드 제어부(40)의 제 12 트랜지스터(T12)에 공급됨으로써 제 3 노드(Q3)에는 제 1 전압(Vd1)이 충전되어 하이상태가 된다. 이에 따라, 제 3 노드(Q)에 공급된 제 1 전압(Vd1)에 의해 방전 회로부(60)의 제 9 트랜지스터(T9)가 턴-온되어 제 1 노드(Q1)에 기저 전압(Vss)이 공급된다.이에 따라 제 1 노드(Q1)는 방전 회로부(60)의 제 9 트랜지스터(T9)를 통해 기저전압(Vss)이 공급되므로 로우 상태가 된다. 제 1 노드(Q1)에 공급된 기저전압(Vss)에 의해 출력부(50)의 제 14 트랜지스터(T14)는턴-오프되는 반면에 제 2 노드(Q2)에는 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급된다. 이때, 제 5 트랜지스터(T5)는 제 1 노드(Q1)에 공급된 기저전압(Vss)에 의해 제 6 및 제 7 트랜지스터(T6, T7)가 턴-오프됨으로써 제 4 트랜지스터(T4)를 통해 공급되는 구동전압(Vdd)에 의해 턴-온된다. 따라서, 출력부(50)는 제 15 트랜지스터(T15)를 통해 기저전압(Vss), 즉 로우 상태의 출력신호(VOi)를 출력하게 된다.
도 4는 종래의 양 방향 쉬프트 레지스터의 역방향 구동에 따른 구동 파형을 나타낸 파형도이다.
도 4를 도 2와 결부하여 종래의 양 방향 쉬프트 레지스터를 이용한 역방향 구동을 설명하면 다음과 같다.
다음, 역방향 스캔일 경우 제 1 전압 입력라인에는 로우 상태의 제 1 전압(Vd1)이 공급되고 제 2 전압 입력라인에는 하이 상태의 제 2 전압(Vd2)이 공급된다.
t1 구간에 있어서, i 스테이지(STi)에는 i-1 스테이지(STi-1)로부터 로우 상태의 제 1 인에이블 신호(VOi-1)와 i+1 스테이지(STi+1)로부터 하이 상태의 제 2 인에이블 신호(VOi+1)가 공급된다. 그리고, 클럭신호(CLK) 입력라인에는 로우상태의 제 1 클럭신호(CLK1)가 공급된다.
t1 구간 동안 스캔방향 제어부(10)의 제 2 트랜지스터(T2)는 i+1 스테이지의 출력신호인 하이 상태의 제 2 인에이블 신호(VOi+1)에 의해 턴-온되고, 스캔방향 제어부(10)의 제 1 트랜지스터(T1)는 i-1 스테이지로부터 출력되는 로우 상태의 제 1 인에이블 신호(VOi-1)에 의해 턴-오프된다. 이에 따라, 스캔방향 제어부(10)는 제 2 트랜지스터(T2)를 통해 제 2 전압(Vd2) 입력라인으로부터 공급되는 하이상태의 제 2 전압(Vd2)을 스캔방향 제어노드(QS)에 공급한다.
그리고 스캔방향 제어노드(QS)에 인가되는 하이상태의 제 2 전압(Vd2)에 의해 제 1 노드 제어부(20)의 제 3 트랜지스터(T3)가 턴-온됨과 동시에 제 2 노드 제어부(30)의 제8 트랜지스터(T8)가 턴-온된다.
제 1 노드(Q1)에는 턴-온된 제 3 트랜지스터(T3)를 경유하여 구동전압(Vdd)이 공급된다. 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 제 2 노드 제어부(30)의 제 6 트랜지스터(T6), 제 7 트랜지스터(T7)가 턴-온된다.
그리고 구동전압 입력라인에 공급된 구동전압(Vdd)이 제 4 트랜지스터(T4)를 경유하여 제 5 트랜지스터(T5)의 게이트 전극에 공급되므로 제 5 트랜지스터(T5)가 턴-온됨에 따라 제 2 노드(Q2)에는 구동전압(Vdd)이 공급된다. 이에 따라, 제 2 노드(Q2)에는 제 7, 8 트랜지스터(T7, T8)를 통해 기저 전압(Vss)이 공급됨과 아울러 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급된다. 그러나, 제 2 노드(Q2)에 구동전압(Vdd)을 공급하는 트랜지스터의 수보다 기저 전압(Vss)을 공급하는 트랜지스터의 수가 더 많기 때문에 제 2 노드(Q2)에는 기저 전압(Vss)이 공급된다.
또한, t1 구간 동안 제 3 노드 제어부(40)는 하이상태의 제 2 인에이블 신호(VOi+1)에 의해 제 12 트랜지스터(T12)를 턴-온시켜 로우상태의 제 1 전압(Vd1)을 제 3 노드(Q3)에 공급함으로써 제 1 방전 회로부(60)의 제 9 트랜지스터(T9)는 오프되고, 제 1 방전 회로부(60)의 제10 트랜지스터(T10)는 제 2 노드(Q2)에 공급된 기저 전압(Vss)에 의해 턴-오프된다.
그리고, 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 출력부(50)의 제 14 트랜지스터(T14)가 턴-온되고, 제 2 노드(Q2)에 공급되는 기저 전압(Vss)에 의해 출력부(50)의 제 15 트랜지스터(T15)가 오프상태를 유지한다. 이에 따라, 출력부(50)는 제 14 트랜지스터(T14)를 통해 클럭신호(CLK) 입력라인에 공급되는 로우상태의 클럭신호(CLK)를 출력한다. 이때, 출력부(50)에서 출력되는 로우 상태의 클럭신호(CLK)는 다음 스테이지의 제 2 인에이블 신호(VOi+1)로써 공급된다.
t2 구간에서는 제 2 인에이블 신호(VOi+1)가 로우 상태가 되고, 로우 상태의 클럭신호(CLK)가 하이상태가 됨으로써 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)는 턴-오프되고, 출력부(50)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 즉, 제 1 노드(Q1)는 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)의 턴-오프로 인하여 플로팅 상태가 되므로 출력부(50)의 제 14 트랜지스터(T14)의 게이트 전극과 소오스 전극 사이에 존재하는 기생 커패시터(Cgs)에 의해 클럭신호(CLK)의 하이 상태 전압에 따라 부트스트래핑(Bootstrapping)되어 구동전압(Vdd)보다 더 높은 전압이 되기 때문에 출력부(50)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 이렇게 출력부(50)의 제 14 트랜지스터(T14)가 확실하게 턴-온됨으로써 하이 상태의 클럭신호(CLK)는 출력부(50)의 제 14 트랜지스터(T14)를 통해 출력단으로 빠르게 공급된다. 따라서, i 스테이지는 하이 상태의 출력신호(VOi)를 출력하게 된다.
한편, t2 구간에 i-1 스테이지는 i 스테이지로부터 출력되는 하이 상태의 출력신호(VOi)에 대응되는 제 2 인에이블 신호(VOi+1)에 응답하여 제 1 노드(Q1)에 구동전압(Vdd)을 공급한다.
그런 다음, t3 구간에서는 제 1 인에이블 신호(VOi+1)가 로우 상태를 유지하고, 하이 상태의 클럭신호(CLK)가 로우 상태가 됨으로써 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)는 턴-오프된다.
한편, t3 구간에서 i+1 스테이지로부터 제 1 인에이블신호(VOi-1)가 제 3 노드 제어부의 제 13 트랜지스터(T13)에 공급됨으로써 제 3 노드(Q3)에는 제 2 전압(Vd2)이 충전되어 하이상태가 된다. 이에 따라, 제 3 노드(Q)에 공급된 제 2 전압(Vd2)에 의해 제 1 방전 회로부(60)의 트랜지스터(T9)가 턴-온되어 제 1 노드(Q1)에 기저 전압(Vss)이 공급된다.
이에 따라 제 1 노드는 제 1 방전 회로부(60)의 제 9 트랜지스터(t9)를 통해 기저전압(T9)이 공급되므로 로우 상태가 된다. 제 1 노드(Q1)에 공급된 기저전압(Vss)에 의해 방전된 상태를 유지하므로 출력부(50)의 제 14 트랜지스터(T14)는 오프 상태를 유지한다. 반면에, 제 2 노드(Q2)에는 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급된다. 이때, 제 5 트랜지스터(T5)는 제 1 노드(Q1)에 공급된 기저전압(Vss)에 의해 제 6 및 제 7 트랜지스터(T6, T7)가 턴-오프됨으로써 제 4 트랜지스터(T4)를 통해 공급되는 구동전압(Vdd)에 의해 턴-온된다. 따라서,출력부(50) 제 15 트랜지스터(T15)를 통해 기저전압(Vss), 즉 로우 상태의 출력신호(VOi)를 출력하게 된다.
이와 같은 종래의 양 방향 쉬프트 레지스터에서 제 3 노드(Q3)의 전압은 t1 및 t2 구간에서는 로우 상태를 유지하고 그 외의 구간에서는 하이 상태를 유지함으로써 9 트랜지스터(T9)의 게이트 단자에 지속적으로 하이상태의 전압이 인가된다. 이에 따라, 제 9 트랜지스터(T9)는 제 3 노드(Q3)에 공급되는 하이 상태의 전압에 의한 바이어스 스트레스(Bias Stress)로 인하여 열화되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 본 발명은 트랜지스터에 인가되는 바이어스 스트레스(bisa stress)를 최소화할 수 있도록 한 쉬프트 레지스터를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 쉬프트 레지스터는 정방향 또는 역방향으로 순차적으로 지연되는 스캔펄스를 출력하는 n(단, n은 양의 정수)개의 스테이지를 가지며, 각 스테이지는, 제 1 및 제 2 인에이블 신호에 따라 제 1 전압 또는 제 2 전압을 스캔방향 제어노드에 공급하여 스캔펄스의 정방 향 또는 역방향 출력을 제어하는 스캔방향 제어부와, 상기 스캔방향 제어노드의 전압에 따라 제 1 노드를 제어하는 제 1 노드 제어부와, 상기 스캔방향 제어노드의 전압 및 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부와, 상기 제 1 및 제 2 노드의 전압에 따라 입력되는 클럭신호를 스캔펄스로 출력하는 출력부와, 상기 제 1 및 제 2 인에이블 신호에 따라 제 3 노드에 제 1 전압 또는 제 2 전압을 공급하는 제 3 노드 제어부와, 제 2 노드의 전압 및 제 3 노드의 전압에 따라 제 1 노드를 방전시키는 제 1 방전 회로부와, 제 3 인에이블 신호 또는 제 4 인에이블 신호에 따라 제 3 노드를 방전시키는 제 2 방전 회로부를 구비하는 것을 특징으로 한다.
이하에서, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 쉬프트 레지스터의 일부를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 쉬프트 레지스터는 제 1 및 제 2 클럭펄스 공급라인, 제 1 및 제 2 전압 공급라인, 구동전압 공급라인 및 기저전압 공급라인에 종속적으로 접속된 n개의 스테이지(ST)로 구성된다. 여기서, 또한, 제 1 및 제 2 전압 공급라인에 공급되는 제 1 및 제 2 전압(Vd1, Vd2)는 스캔 방향에 따라 서로 상반된다. 제 1 및 제 2 클럭펄스 공급라인에 공급되는 제 1 및 제 2 클럭펄스(CLK)는 위상이 서로 반전되는 형태로 공급되며, 제 1 클럭펄스는 홀수번째 스테이지에 공급되며 제 2 클럭펄스는 짝수번째 스테이지에 공급된다.
이러한 본 발명의 실시 예에 따른 양 방향 쉬프트 레지스터가 정방향으로 구동될 경우, 도시하지 않은 제 1 스테이지에 공급되는 제 1 스타트 펄스, 적어도 2개의 클럭펄스, 하이 상태의 제 1 전압(Vd1) 및 로우 상태의 제 2 전압(Vd2)에 따라 제 1 내지 제 n 스테이지들이 순차적으로 동작하여 스캔 펄스를 정방향으로 출력한다. 이때, 각 스테이지를 i라고 가정할 경우 i 스테이지는 i-2, i-1, i+1 및 i+2 스테이지 각각으로부터의 출력신호에 의해 인에이블된다.
반면에, 종래의 양 방향 쉬프트 레지스터가 역방향으로 구동될 경우, 도시하지 않은 제 n 스테이지에 공급되는 제 2 스타트 펄스, 적어도 2개의 클럭펄스, 로우 상태의 제 1 전압(Vd1) 및 하이 상태의 제 2 전압(Vd2)에 따라 제 n 내지 제 1 스테이지들이 순차적으로 동작하여 스캔 펄스를 역방향으로 출력한다. 이때, 각 스테이지를 i라고 가정할 경우 i 스테이지는 i-2, i-1, i+1 및 i+2 스테이지 각각으로부터의 출력신호에 의해 인에이블된다.
도 6은 본 발명의 실시 예에 따른 양 방향 쉬프트 레지스터의 i 스테이지를 자세한 나타낸 회로도이다.
도 6을 도 5와 결부하면, i 스테이지(STi)는 제 1 및 제 2 인에이블 신호(VOi-1, VOi+1)에 따라 제 1 전압 또는 제 2 전압(Vd1, Vd2)을 스캔방향 제어노드(QS)에 공급하여 스캔펄스의 정방향 또는 역방향 출력을 제어하는 스캔방향 제어부(110)와, 스캔방향 제어노드(QS)의 전압에 따라 제 1 노드(Q1)를 제어하는 제 1 노드 제어부(120)와, 스캔방향 제어노드(QS)의 전압 및 제 1 노드(Q1)의 전압에 따라 제 2 노드(Q2)를 제어하는 제 2 노드 제어부(130)와, 제 1 및 제 2 인에이블 신호 (VOi-1, VOi+1)에 따라 제 3 노드(Q3)에 상기 제 1 전압(Vd1) 또는 제 2 전압(Vd2)을 공급하는 제 3 노드 제어부(140)와, 제 1 및 제 2 노드(Q1, Q2)의 전압에 따라 입력되는 클럭신호(CLK)를 상기 스캔펄스로 출력하는 출력부(150)와, 제 2 노드(Q2)의 전압 및 상기 제 3 노드(Q3)의 전압에 따라 제 1 노드(Q1)를 방전시키는 제 1 방전 회로부(160)와, 제 3 인에이블 신호(VOi+2) 또는 제 4 인에이블 신호(VOi-2)에 따라 제 3 노드를 방전시키는 제 2 방전 회로부(170)를 구비한다.
제 1 인에이블 신호(VOi-1)는 외부로부터 공급되는 스타트 신호 또는 i(단, i는 n-1인 양의 정수) 스테이지로부터의 출력신호이고, 제 2 인에이블(VO+1) 신호는 i+1 스테이지로부터의 출력신호이고, 제 3 인에이블 신호(VOi+2)는 i+2 스테이지로부터의 출력신호이고, 제 4 인에이블 신호(VOi-2)는 i-2 스테이지로부터의 출력신호이다.
제 1 전압 및 제 2 전압(Vd1, Vd2)은 스캔방향에 따라 서로 상반된다.
스캔방향 제어부(10)는 제 1 인에이블 신호(VOi-1)에 따라 제 1 전압(Vd1)을 스캔방향 제어노드(QS)에 공급하는 제 1 트랜지스터(T1)와, 제 2 인에이블 신호(VOi+1)에 따라 제 2 전압(Vd2)을 스캔방향 제어노드(QS)에 공급하는 제 2 트랜지스터(T2)를 구비한다.
제 1 트랜지스터(T1)는 제 1 인에이블 신호(VOi-1)가 공급되는 게이트 전극과 제 1 전압 입력라인에 전기적으로 접속된 소스 전극 및 스캔방향 제어노드(QS)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 1 트랜지스터(T1)는 하이 상태의 제 1 인에이블 신호(VOi-1)에 따라 턴-온되어 제 1 전압 입력라인으로 부터의 제 1 전압(Vd1)을 스캔방향 제어노드(QS)에 공급한다.
제 2 트랜지스터(T2)는 제 2 인에이블 신호(VOi+1)가 공급되는 게이트 전극과 제 2 전압(VOi+1)이 공급되는 제 2 전압 입력라인에 전기적으로 접속된 소스 전극 및 스캔방향 제어노드(QS)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 2 트랜지스터(T2)는 하이 상태의 제 2 인에이블 신호(VOi+1)에 따라 턴-온되어 제 2 전압 입력라인으로부터의 제 2 전압(Vd2)을 스캔방향 제어노드(QS)에 공급한다.
제 1 노드 제어부(20)는 스캔방향 제어노드(QS)의 전압에 따라 구동전압(Vdd)을 제 1 노드(Q1)에 공급하는 제 3 트랜지스터(T3)를 구비한다.
제 3 트랜지스터(T3)는 스캔방향 제어노드(QS)에 접속된 게이트 전극과 구동전압(Vdd)이 공급되는 구동전압 입력라인에 전기적으로 접속된 소스 전극 및 제 1 노드(Q1)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 3 트랜지스터(3)는 하이 상태의 제 1 인에이블 신호(VOi-1) 또는 제 2 인에이블 신호(VOi+1)에 따라 턴-온되어 구동전압 입력라인으로부터 공급되는 구동전압(Vdd)을 제 1 노드(Q1)에 공급한다.
제 2 노드 제어부(130)는 구동전압 입력라인에 다이오드 형태로 접속된 제 4 트랜지스터(T4)와, 구동전압(Vdd)에 따라 구동전압(Vdd)을 제 2 노드(Q2)에 공급하는 제 5 트랜지스터(T5)와, 제 1 노드(Q1)의 전압에 따라 제 5 트랜지스터(T5)를 제어하는 제 6 트랜지스터(T6)와, 제 1 노드(Q1) 전압에 따라 기저전압을 제 2 노드에 공급하는 제 7 트랜지스터(T7)와, 스캔방향 제어노드(QS)의 전압에 따라 기저 전압을 제 2 노드(Q2)에 공급하는 제 8 트랜지스터를 구비한다.
제 4 트랜지스터(T4)는 구동전압 입력라인에 공통으로 접속된 게이트 전극 및 소스전극과 제 5 트랜지스터(T5)의 게이트 전극에 전기적으로 접속된 드레인 전극을 구비한다. 이러한 제 4 트랜지스터(T4)는 구동전압 입력라인에 다이오드 형태로 접속되어 구동전압(Vdd)을 제 5 트랜지스터(T5)의 게이트 전극에 공급한다.
제 5 트랜지스터(T5)는 제 4 트랜지스터(T4)를 통해 구동전압(Vdd)이 공급되는 게이트 전극과 구동전압 입력라인에 전기적으로 접속된 소스전극 및 제 2 노드(Q2)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한 제 5 트랜지스터(T5)는 구동전압(Vdd)에 의해 턴-온되어 구동전압(Vdd)을 제 2 노드(Q2)에 공급한다.
제 6 트랜지스터(T6)는 제 1 노드(Q1)에 접속된 게이트 전극과 기저전압(Vss)이 공급되는 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 제 5 트랜지스터(T5)의 게이트 전극에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 6 트랜지스터(T6)는 제 1 노드(Q1)의 전압이 하이 상태일 경우 턴-온되어 기저전압 입력라인으로부터의 기저전압(Vss)을 제 5 트랜지스터(T5)의 게이트 전극에 공급한다.
제 7 트랜지스터(T7)는 제 1 노드(Q1)에 전기적으로 접속된 게이트 전극과 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 제 2 노드(Q2)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 7 트랜지스터(T7)는 제 1 노드(Q1)에 따라 턴-온되어 기저 전압 입력라인으로부터의 기저 전압(Vss)을 제 2 노드(Q2)에 공급한다.
제 8 트랜지스터(T8)는 스캔방향 제어노드(QS)에 전기적으로 접속된 게이트 전극과 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 제 2 노드(Q2)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 8 트랜지스터(T8)는 스캔방향 제어노드(QS)의 전압이 하이 상태일때 턴-온되어 기저전압 입력라인으로부터의 기저전압(Vss)을 제 2 노드(Q2)에 공급한다
제 1 방전 회로부(160)는 제 3 노드(Q3)의 전압에 따라 제 1 노드(Q1)의 저압을 방전시키는 제 9 트랜지스터(T9)와, 제 2 노드(Q2)의 전압에 따라 제 1 노드(Q1)의 전압을 방전시키는 제 10 트랜지스터(T10)를 구비한다.
제 9 트랜지스터(T9)는 제 3 노드(Q3)의 전압이 공급되는 게이트 전극과 기저전압(Vss)이 공급되는 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 제 2 노드(Q1)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 9 트랜지스터(T9)는 하이 상태의 제 3 노드(Q3)에 따라 턴-온되어 기저전압 입력라인으로부터 공급되는 기저전압(Vss)을 제 1 노드(Q1)에 공급한다.
제 10 트랜지스터(T10)는 제 2 노드(Q2)의 전압이 공급되는 게이트 전극과 기저전압(Vss)이 공급되는 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 제 1 노드(Q1)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 10 트랜지스터(T9)는 하이 상태의 제 2 노드(Q2)에 따라 턴-온되어 기저전압 입력라인으로부터 공급되는 기저전압(Vss)을 제 1 노드(Q1)에 공급한다.
한편, 스캔방향 제어부(110)는 출력부(150)로부터 출력되는 스캔 펄스에 따라 스캔 방향 제어노드(QS)의 전압을 방전시키는 제 11 트랜지스터(T11)를 더 구비 한다.
제 11 트랜지스터(T11)는 i스테이지의 출력전압(VO)이 공급되는 게이트 전극과 기저전압(Vss)이 공급되는 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 스캔방향 제어노드(QS)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 11 트랜지스터(T11)는 하이 상태의 스캔 펄스에 따라 턴-온되어 기저전압 입력라인으로부터 공급되는 기저전압(Vss)을 스캔방향 제어노드(QS)에 공급한다.
제 3 노드 제어부(140)는 제 2 인에이블 신호(VOi+1)에 따라 제 1 전압(Vd1)을 제 3 노드(Q3)에 공급하는 제 12 트랜지스터(T12)와, 제 1 인에이블 신호(VOi-1)에 따라 제 2 전압(Vd2)을 제 3 노드(Q3)에 공급하는 제 13 트랜지스터(T13)를 구비한다
제 12 트랜지스터(T12)는 제 2 인에이블 신호(VOi+1)가 공급되는 게이트 전극과 제 1 전압 입력라인에 전기적으로 접속된 소스 전극 및 제 3 노드(Q3)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 12 트랜지스터(T12)는 하이 상태의 제 2 인에이블 신호(VOi+1)에 따라 턴-온되어 제 1 전압 입력라인으로부터의 제 1 전압(Vd1)을 제 3 노드(Q3)에 공급한다.
제 13 트랜지스터(T13)는 제 1 인에이블 신호(VOi-1)가 공급되는 게이트 전극과 제 2 전압 입력라인에 전기적으로 접속된 소스 전극 및 제 3 노드(Q3)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 13 트랜지스터(T13)는 하이 상태의 제 1 인에이블 신호(VOi-1)에 따라 턴-온되어 제 2 전압 입력라인으로부터의 제 2 전압(Vd2)을 제 3 노드(Q3)에 공급한다.
출력부(150)는 제 1 노드(Q1)의 전압에 따라 제 1 클럭신호 입력라인으로부터의 제 1 클럭신호(CLK1)를 출력하는 제 14 트랜지스터(T14)와, 제 2 노드(Q2)의 전압에 따라 기저전압(Vss)을 출력하는 제 15 트랜지스터(T15)를 구비한다.
제 14 트랜지스터(T14)는 제 1 노드(Q1)에 전기적으로 접속된 게이트 전극과 제 1 클럭신호 입력라인에 전기적으로 접속된 소스 전극 및 출력단자에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 14 트랜지스터(T14)는 제 1 노드(Q1)에 공급되는 하이 상태의 전압에 따라 턴-온되어 제 1 클럭신호(CLK)를 출력단자로 출력한다.
제 15 트랜지스터(T15)는 제 2 노드(Q2)에 전기적으로 접속된 게이트 전극과 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 출력단자에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 15 트랜지스터(T15)는 제 2 노드(Q2)에 공급되는 하이 상태의 전압에 따라 턴-온되어 기저전압(Vss)을 출력단자로 출력한다.
제 2 방전 회로부(160)는 제 3 인에이블 신호(VOi+2)에 따라 제 1 전압(Vd1)을 제 3 노드(Q3)에 공급하는 제 16 트랜지스터(T16)와, 제 4 인에이블 신호(VOi-2)에 따라 제 2 전압(Vd2)을 제 3 노드(Q3)에 공급하는 제 17 트랜지스터(T17)를 구비한다.
제 16 트랜지스터(T16)는 제 2 인에이블 신호(VOi+2)가 공급되는 게이트 전극과 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 제 3 노드(Q3)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 16 트랜지스터(T16)는 하이 상태의 제 2 인에이블 신호(VOi+2)에 따라 턴-온되어 기저전압(Vss)을 제 3 노드(Q3)에 공급한다.
제 17 트랜지스터(T17)는 제 4 인에이블 신호(VOi-2)가 공급되는 게이트 전극과 기저전압 입력라인에 전기적으로 접속된 소스 전극 및 제 3 노드(Q3)에 전기적으로 접속된 드레인 전극을 구비한다. 이러한, 제 17 트랜지스터(T17)는 하이 상태의 제 4 인에이블 신호(VOi-2)에 따라 턴-온되어 기저전압(Vss)을 제 3 노드(Q3)에 공급한다.
도 7은 도 6에 도시된 쉬프트 레지스터에서 i 스테이지의 정방향 스캔동작을 나타내는 구동 파형도이다.
도 7은 도 6에 도시된 쉬프트 레지스터에서 i 스테이지의 정방향 스캔동작을 나타내는 구동 파형도이다.
도 7을 도 6과 결부하여 본 발명의 실시 예에 따른 쉬프트 레지스터의 i 스테이지의 정방향 동작을 구체적으로 설명하면 다음과 같다.
먼저, 정방향 스캔일 경우 제 1 전압 입력라인에는 하이 상태의 제 1 전압(Vd1)이 공급되고 제 2 전압 입력라인에는 로우 상태의 제 2 전압(Vd2)이 공급된다.
t1 구간에 있어서, i 스테이지(STi)에는 i-1 스테이지(STi-1)로부터 하이 상태의 제 1 인에이블 신호(VOi-1)와 i+1 스테이지(STi+1)로부터 로우 상태의 제 2 인에이블 신호(VOi+1)가 공급된다. 그리고, 클럭신호(CLK) 입력라인에는 로우 상태의 클럭신호(CLK)가 공급된다.
t1 구간 동안 스캔방향 제어부(110)의 제 1 트랜지스터(T1)는 하이 상태의 제 1 인에이블 신호(VOi-1)에 의해 턴-온되고, 스캔방향 제어부(110)의 제 2 트랜지스터(T2)는 로우 상태의 제 2 인에이블 신호(VOi+1)에 의해 턴-오프된다. 이에 따라, 스캔방향 제어부(10)는 제 1 트랜지스터(T1)를 통해 제 1 전압 입력라인으로부터 공급되는 하이상태의 제 1 전압(Vd1)을 스캔방향 제어노드(QS)에 공급한다.
그리고 스캔방향 제어노드(QS)에 인가되는 하이상태의 제 1 전압(Vd1)에 의해 제 1 노드 제어부(120)의 제 3 트랜지스터(T3)가 턴-온됨과 동시에 제 2 노드 제어부(130)의 제 8 트랜지스터(T8)가 턴-온된다.
제 1 노드(Q1)에는 턴-온된 제 3 트랜지스터(T3)를 경유하여 구동전압(Vdd)이 공급된다. 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 제 2 노드 제어부(130)의 제 6 트랜지스터(T6), 제 7 트랜지스터(T7)가 턴-온된다. 그리고, 구동전압 입력라인에 공급된 구동전압(Vdd)이 제 4 트랜지스터(T4)를 경유하여 제 5 트랜지스터(T5)의 게이트 전극에 공급되므로 제 5 트랜지스터(T5)가 턴-온됨에 따라 제 2 노드(Q2)에는 구동전압(Vdd)이 공급된다. 이에 따라, 제 2 노드(Q2)에는 제 7, 8 트랜지스터(T8, T7)를 통해 기저 전압(Vss)이 공급됨과 아울러 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급된다. 그러나, 제 2 노드(Q2)에 구동전압(Vdd)을 공급하는 트랜지스터의 수보다 기저 전압(Vss)을 공급하는 트랜지스터의 수가 더 많기 때문에 제 2 노드(Q2)에는 기저 전압(Vss)이 공급된다.
또한, t1 구간 동안 제 3 노드 제어부(140)는 하이상태의 제 1 인에이블 신호(VOi-1)에 의해 제 13 트랜지스터(T13)를 턴-온시켜 로우상태의 제 2 전압(Vd2) 을 제 3 노드(Q3)에 공급함으로써 제 1 방전 회로부(160)의 제 9 트랜지스터(T9)는 턴-오프되고, 제 1 방전 회로부(160)의 제 10 트랜지스터(T10)는 제 2 노드(Q2)에 공급된 기저 전압(Vss)에 의해 턴-오프된다.
그리고, 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 출력부(150)의 제 14 트랜지스터(T14)가 턴-온되고, 제 2 노드(Q2)에 공급되는 기저 전압(Vss)에 의해 출력부(150)의 제 15 트랜지스터(T15)가 오프상태를 유지한다. 이에 따라, 출력부(50)는 제 14 트랜지스터(T14)를 통해 클럭신호(CLK) 입력라인에 공급되는 로우상태의 클럭신호(CLK)를 출력한다. 이때, 출력부(150)에서 출력되는 로우 상태의 클럭신호(CLK)는 다음 스테이지의 제 1 인에이블 신호(VOi-1)로써 공급된다.
t2 구간에서는 제 1 인에이블 신호(VOi-1)가 로우 상태가 되고, 로우 상태의 클럭신호(CLK)가 하이상태가 됨으로써 제 1 트랜지스터(T1) 및 제 3 트랜지스터(T3)는 턴-오프되고, 출력부(150)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 즉, 제 1 노드(Q1)는 제 1 트랜지스터(T1) 및 제 3 트랜지스터(T3)의 턴-오프로 인하여 플로팅 상태가 되므로 출력부(150)의 제 14 트랜지스터(T14)의 게이트 전극과 소오스 전극 사이에 존재하는 기생 커패시터(Cgs)에 의해 클럭신호(CLK)의 하이 상태 전압에 따라 부트스트래핑(Bootstrapping)되어 구동전압(Vdd)보다 더 높은 전압이 되기 때문에 출력부(150)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 이렇게 출력부(150)의 제 14 트랜지스터(T14)가 확실하게 턴-온됨으로써 하이 상태의 클럭신호(CLK)는 출력부(150)의 제 14 트랜지스터(T14)를 통해 출력단으로 빠르게 공급된다. 따라서, i 스테이지는 하이 상태의 출력신호(VOi)를 출력하 게 된다.
한편, t2 구간에 i+1 스테이지(STi+1)는 i 스테이지(STi)의 t1 구간과 동일한 방식으로 i 스테이지로부터 출력되는 하이 상태의 출력신호(VOi)에 대응되는 제 1 인에이블 신호(VOi-1)에 응답하여 제 1 노드(Q1)에 구동전압(Vdd)을 공급한다.
그런 다음, t3 구간에서는 제 1 인에이블 신호(VOi-1)가 로우 상태를 유지하고, 하이 상태의 클럭신호(CLK)가 로우 상태가 됨으로써 제 1 트랜지스터(T1) 및 제 3 트랜지스터(T3)는 턴-오프된다.
한편, t3 구간에서는 i+1 스테이지(STi+1)로부터 하이상태의 제 2 인에이블신호(VOi+1)가 제 3 노드 제어부(140)의 제 12 트랜지스터(T12)에 공급됨으로써 제 3 노드(Q3)에는 제 1 전압(Vd1)이 충전되어 하이상태가 된다. 이에 따라, 제 3 노드(Q)에 공급된 제 1 전압(Vd1)에 의해 방전 회로부(160)의 제 9 트랜지스터(T9)가 턴-온되어 제 1 노드(Q1)에 기저 전압(Vss)이 공급된다.
이에 따라 제 1 노드(Q1)는 방전 회로부(160)의 제 9 트랜지스터(T9)를 통해 기저전압(Vss)이 공급되므로 로우 상태가 된다. 제 1 노드(Q1)에 공급된 기저전압(Q1)에 의해 출력부(150)의 제 14 트랜지스터(T14)는 턴-오프되는 반면에, 제 2 노드(Q2)에는 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급된다. 이때, 제 5 트랜지스터(T5)는 제 1 노드(Q1)에 공급된 기저전압(Vss)에 의해 제 7 및 제 7 트랜지스터(T6, T7)가 턴-오프됨으로써 제 4 트랜지스터(T4)를 통해 공급되는 구동전압(Vdd)에 의해 턴-온된다. 따라서, 출력부는(150) 제 15 트랜지스터(T15)를 통해 기저전압(Vss), 즉 로우 상태의 출력신호(VOi)를 출력하게 된다.
도 8은 종래의 양 방향 쉬프트 레지스터의 역방향 구동에 따른 구동 파형을 나타낸 파형도이다.
도 8을 도 6과 결부하여 종래의 양 방향 쉬프트 레지스터를 이용한 역방향 구동을 설명하면 다음과 같다.
다음, 역방향 스캔일 경우 제 1 전압 입력라인에는 로우 상태의 제 1 전압(Vd1)이 공급되고 제 2 전압 입력라인에는 하이 상태의 제 2 전압(Vd2)이 공급된다.
t1 구간에 있어서, i 스테이지에는 i-1 스테이지(STi-1)로부터 로우상태의 제 1 인에이블 신호(VOi-1)와 i+1 스테이지(STi+1)로부터 하이상태의 제 2 인에이블 신호(VOi+1)가 공급된다. 그리고, 클럭신호(CLK) 입력라인에는 로우상태의 제 1 클럭신호(CLK1)가 공급된다.
한편, t3 구간에서 i+1 스테이지로부터 제 2 인에이블신호(VOi+1)가 제 3 노드 제어부의 제 12 트랜지스터(T12)에 공급됨으로써 제 3 노드(Q3)에는 제 1 전압(Vd1)이 충전되어 하이상태가 된다. 이에 따라, 제 3 노드(Q3)에 공급된 제 1 전압(Vd1)에 의해 제 1 방전 회로부(160)의 트랜지스터(T9)가 턴-온되어 제 1 노드(Q1)에 기저 전압(Vss)이 공급된다.
그런 다음, t4 구간에서 i 스테이지는 t3 구간에서와 같이 로우 상태의 출력신호(VOi)를 출력하게 된다.
한편, t4 구간에서 i 스테이지에는 i+2 스테이지(STi+2)로부터의 출력신호(VOi)인 제 3 인에이블신호(VOi+2)가 인가됨으로써 제 2 방전 회로부(170)의 제 16 트랜지스터(T16)가 턴-온된다. 이에 따라, 제 16 트랜지스터(T16)는 제 3 노드(Q3)에 기저 전압(Vss)을 공급하여 t3 구간에 제 3 노드(Q3)에 충전된 전압을 방전시켜 제 1 방전 회로부(160)의 제 9 트랜지스터(T9)를 턴-오프시키게 된다.
그런 다음, t4 구간 이후의 구간에서 i 스테이지는 하이 상태의 제 1 인에이블 신호(VOi-1)가 공급된 후 하이 상태의 클럭신호(CLK)가 공급될 때까지 로우 상태의 출력신호를 출력하게 된다.
이와 같은, 본 발명의 실시 예에 따른 쉬프트 레지스터는 정방향 스캔시 i+1 스테이지(STi+1)로부터의 출력신호를 제 3 노드(Q3)에 공급하여 제 9 트랜지스터(T9)를 턴-온시켜 제 1 노드(Q1)에 충전된 전압을 방전시킨 후, i+1 스테이지(STi+1)로부터의 출력신호를 제 16 트랜지스터(T16)에 공급하여 제 3 노드(Q3)에 충전된 전압을 방전시킴으로써 제 3 노드(Q3)에 공급되는 하이 상태의 제 1 전압(Vd1) 또는 제 2 전압(Vd2)의 전압에 의해 제 9 트랜지스터(T9)에 인가되는 바이어스 스트레스(Bias Stress)를 최소화할 수 있다.
도 8은 도 6에 도시된 쉬프트 레지스터에서 i 스테이지의 역방향 스캔동작을 나타내는 구동 파형도이다.
도 8을 도 6과 결부하여 본 발명의 실시 예에 따른 쉬프트 레지스터의 i 스테이지의 역방향 동작을 구체적으로 설명하면 다음과 같다.
먼저, 역방향 스캔일 경우 제 1 전압(Vd1) 입력라인에는 로우 상태의 제 1 전압(Vd1)이 공급되고 제 2 전압(Vd2) 입력라인에는 하이 상태의 제2 전압(Vd2)이 공급된다.
t1 구간에 있어서, i 스테이지에는 i-1 스테이지로부터 로우 상태의 제 1 인에이블 신호(VOi-1)와 i+1 스테이지로부터 하이 상태의 제 2 인에이블 신호(VOi+1)가 공급된다. 그리고, 클럭신호(CLK) 입력라인에는 로우-상태의 클럭신호(CLK)가 공급된다.
t1 구간 동안 스캔방향 제어부(110)의 제 2 트랜지스터 (T2)는 i+1 스테이지의 출력신호인 하이 상태의 제 2 인에이블 신호(VOi+1)에 의해 턴-온되고, 스캔방향 제어부(110)의 제 1 트랜지스터(T1)는 i-1 스테이지로부터 출력되는 로우 상태의 제 1 인에이블 신호(VOi-1)에 의해 턴-오프된다. 이에 따라, 스캔방향 제어부(110)는 제 2 트랜지스터(T2)를 통해 제 2 전압(Vd2) 입력라인으로부터 공급되는 하이상태의 제 2 전압(Vd2)을 스캔방향 제어노드(QS)에 공급한다.
그리고 스캔방향 제어노드(QS)에 인가되는 하이상태의 제 2 전압(Vd2)에 의해 제 1 노드 제어부(120)의 제 3 트랜지스터(T3)가 턴-온됨과 동시에 제 2 노드 제어부(130)의 제8 트랜지스터(T8)가 턴-온된다.
제 1 노드(Q1)에는 턴-온된 제 3 트랜지스터(T3)를 경유하여 구동전압(Vdd)이 공급된다. 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 제 2 노드 제어부(130)의 제 6 트랜지스터(T6), 제 7 트랜지스터(T7)가 턴-온된다.
그리고, 구동전압 입력라인에 공급된 구동전압(Vdd)이 제 4 트랜지스터(T4)를 경유하여 제 5 트랜지스터(T5)의 게이트 전극에 공급되므로 제 5 트랜지스터(T5)가 턴-온됨에 따라 제 2 노드(Q2)에는 구동전압(Vdd)이 공급된다. 이에 따라, 제 2 노드(Q2)에는 제 7, 8 트랜지스터(T7, T8)를 통해 기저 전압(Vss)이 공급됨과 아울러 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급된다. 그러나, 제 2 노드(Q2)에 구동전압(Vdd)을 공급하는 트랜지스터의 수보다 기저 전압(Vss)을 공급하는 트랜지스터의 수가 더 많기 때문에 제 2 노드(Q2)에는 기저 전압(Vss)이 공급된다.
또한, t1 구간 동안 제 3 노드 제어부(140)는 하이상태의 제 2 인에이블 신호(VOi+1)에 의해 제 12 트랜지스터(T12)를 턴-온시켜 로우상태의 제 1 전압(Vd1)을 제 3 노드(Q3)에 공급함으로써 제 1 방전 회로부(160)의 제 9 트랜지스터(T9)는 오프되고, 제 1 방전 회로부(160)의 제10 트랜지스터(T10)는 제 2 노드(Q2)에 공급된 기저 전압(Vss)에 의해 턴-오프된다.
그리고, 제 1 노드(Q1)에 공급된 구동전압(Vdd)에 의해 출력부(150)의 제 14 트랜지스터(T14)가 턴-온되고, 제 2 노드(Q2)에 공급되는 기저 전압(Vss)에 의해 출력부(150)의 제 15 트랜지스터(T15)가 오프상태를 유지한다. 이에 따라, 출력부(50)는 제 14 트랜지스터(T14)를 통해 클럭신호(CLK) 입력라인에 공급되는 로우상태의 클럭신호(CLK)를 출력한다. 이때, 출력부(150)에서 출력되는 로우 상태의 클럭신호(CLK)는 다음 스테이지의 제 2 인에이블 신호(VOi+1)로써 공급된다.
t2 구간에서는 제 2 인에이블 신호(VOi+1)가 로우 상태가 되고, 로우 상태의 클럭신호(CLK)가 하이상태가 됨으로써 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)는 턴-오프되고, 출력부(150)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 즉, 제 1 노드(Q1)는 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)의 턴-오프로 인하여 플로팅 상태가 되므로 출력부(150)의 제 14 트랜지스터(T14)의 게이트 전극과 소오스 전극 사이에 존재하는 기생 커패시터(Cgs)에 의해 클럭신호(CLK)의 하이 상태 전압에 따라 부트스트래핑(Bootstrapping)되어 구동전압(Vdd)보다 더 높은 전압이 되기 때문에 출력부(150)의 제 14 트랜지스터(T14)는 확실한 턴-온 상태가 된다. 이렇게 출력부(150)의 제 14 트랜지스터(T14)가 확실하게 턴-온됨으로써 하이 상태의 클럭신호(CLK)는 출력부(150)의 제 14 트랜지스터(T14)를 통해 출력단으로 빠르게 공급된다. 따라서, i 스테이지는 하이 상태의 출력신호(VOi)를 출력하게 된다.
한편, t2 구간에 i-1 스테이지는 i 스테이지로부터 출력되는 하이 상태의 출력신호(VOi)에 대응되는 제 2 인에이블 신호(VOi+1)에 응답하여 제 1 노드(Q1)에 구동전압(Vdd)을 공급한다.
그런 다음, t3 구간에서는 제 1 인에이블 신호(VOi+1)가 로우 상태를 유지하고, 하이 상태의 클럭신호(CLK)가 로우 상태가 됨으로써 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)는 턴-오프된다.
한편, t3 구간에서 i+1 스테이지로부터 제 1 인에이블신호(VOi-1)가 제 3 노드 제어부의 제 13 트랜지스터(T13)에 공급됨으로써 제 3 노드(Q3)에는 제 2 전압(Vd2)이 충전되어 하이상태가 된다. 이에 따라, 제 3 노드(Q)에 공급된 제 2 전압(Vd2)에 의해 제 1 방전 회로부(160)의 트랜지스터(T9)가 턴-온되어 제 1 노드(Q1)에 기저 전압(Vss)이 공급된다.
이에 따라 제 1 노드는 제 1 방전 회로부(160)에 의해 방전된 상태를 유지하므로 출력부(150)의 제 14 트랜지스터(T14)는 오프 상태를 유지한다. 반면에, 제 2 노드(Q2)는 제 5 트랜지스터(T5)를 통해 구동전압(Vdd)이 공급되 출력부(50)의 제 15 트랜지스터(T15)는 턴-온 된다. 따라서, i 스테이지는 제 15 트랜지스터(T15)를 통해 기저전압(Vss), 즉 로우 상태의 출력신호(VOi)를 출력하게 된다.
그런 다음, t4 구간에서는 제 2 인에이블 신호(VOi+1)가 로우 상태를 유지하고, 로우 상태였던 클럭신호(CLK)가 하이 상태가 됨으로써 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)는 오프되고, 제 1 노드(Q)가 방전된 상태를 유지하므로 출력부(150)의 제 14 트랜지스터(T14)도 오프 상태가 되어 로우 상태의 출력신호(VOi)를 출력하게 된다.
한편, t4 구간에서 i+2 스테이지로부터 제 4 인에이블신호(VOi-2)가 인가됨으로써 제 2 방전 회로부의 제 17 트랜지스터(T17)가 턴-온되면서 제 3 노드(Q3)에 기저 전압(Vss)이 인가되어 t3 구간 동안 충전되었던 전압이 방전된다.
이와 같은, 본 발명의 실시 예에 따른 쉬프트 레지스터는 역방향 스캔시 i+1 스테이지(STi+1)로부터의 출력신호를 제 3 노드(Q3)에 공급하여 제 9 트랜지스터(T9)를 턴-온시켜 제 1 노드(Q1)에 충전된 전압을 방전시킨 후, i+1 스테이지(STi+1)로부터의 출력신호를 제 17 트랜지스터(T17)에 공급하여 제 3 노드(Q3)에 충전된 전압을 방전시킴으로써 제 3 노드(Q3)에 공급되는 하이 상태의 제 1 전압(Vd1) 또는 제 2 전압(Vd2)의 전압에 의해 제 9 트랜지스터(T9)에 인가되는 바이어스 스트레스(Bias Stress)를 최소화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
이상의 설명에서 본 발명의 실시 예에 따른 쉬프트 레지스터는 정방향 및 역방향 구동시 제 1 노드를 방전시키기 위한 트랜지스터에 인가되는 바이어스 스트레스를 최소화할 수 있다. 따라서, 본 발명은 바이어스 스트레스로 인한 트랜지스터의 열화를 최소화하여 쉬프트 레지스터의 구동 신뢰성을 크게 향상시킬 수 있다.

Claims (11)

  1. 정방향 또는 역방향으로 순차적으로 지연되는 스캔펄스를 출력하는 n(단, n은 양의 정수)개의 스테이지를 가지며,
    각 스테이지는,
    제 1 및 제 2 인에이블 신호에 따라 제 1 전압 또는 제 2 전압을 스캔방향 제어노드에 공급하여 스캔펄스의 정방향 또는 역방향 출력을 제어하는 스캔방향 제어부와,
    상기 스캔방향 제어노드의 전압에 따라 제 1 노드를 제어하는 제 1 노드 제어부와,
    상기 스캔방향 제어노드의 전압 및 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부와,
    상기 제 1 및 제 2 노드의 전압에 따라 입력되는 클럭신호를 스캔펄스로 출력하는 출력부와,
    상기 제 1 및 제 2 인에이블 신호에 따라 제 3 노드에 제 1 전압 또는 제 2 전압을 공급하는 제 3 노드 제어부와,
    제 2 노드의 전압 및 제 3 노드의 전압에 따라 제 1 노드를 방전시키는 제 1 방전 회로부와,
    제 3 인에이블 신호 또는 제 4 인에이블 신호에 따라 제 3 노드를 방전시키는 제 2 방전 회로부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 인에이블 신호는 외부로부터 공급되는 스타트 신호 또는 i-1(단, i는 n개중 어느 하나) 스테이지로부터의 출력신호이고,
    상기 제 2 인에이블 신호는 i+1 스테이지로부터의 출력신호이고,
    상기 제 3 인에이블 신호는 i+2 스테이지로부터의 출력신호이고,
    상기 제 4 인에이블 신호는 i-2 스테이지로부터의 출력신호인 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 제 1 전압 및 제 2 전압은 상기 스캔방향에 따라 서로 상반되는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 스캔방향 제어부는,
    상기 제 1 인에이블 신호에 따라 제어되며, 제 1 전압이 공급되는 제 1 전압 입력라인과 스캔방향 제어노드에 전기적으로 접속된 제 1 트랜지스터와,
    상기 제 2 인에이블 신호에 따라 제어되며, 상기 제 2 전압이 공급되는 제 2 전압 입력라인과 스캔방향 제어노드에 전기적으로 접속된 제 2 트랜지스터를 구비 하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    제 1 노드 제어부는,
    상기 스캔방향 제어 노드의 전압에 따라 제어되며, 제 1 구동전압이 입력되는 제 1 구동전압 입력라인과 제 1 노드 사이에 전기적으로 접속된 제 3 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 제 2 노드 제어부는,
    구동전압에 다이오드 형태로 접속된 제 4 트랜지스터와,
    상기 구동전압에 의해 제어되며 상기 구동전압 입력라인과 상기 제 2 노드에 접속된 제 5 트랜지스터와,
    상기 제 1 노드 전압에 의해 제어되며 상기 구동전압 입력라인과 기저 전압 입력라인에 접속된 제 6 트랜지스터와,
    상기 제 1 노드 전압에 의해 제어되며 상기 구동전압 입력라인과 상기 기저 전압 입력라인에 접속된 제 7 트랜지스터와,
    상기 스캔방향 제어노드 전압에 의해 제어되며 상기 기저전압 입력라인과 상기 제 2 노드에 접속된 제 8 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 제 1 방전 회로부는,
    상기 제 3 노드의 전압에 의해 제어되며 기저 전압 입력라인과 상기 제 1 노드에 접속된 제 9 트랜지스터와,
    상기 제 2 노드의 전압에 의해 제어되며 상기 제 2 노드와 상기 제 1 노드에 접속된 제 10 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 4 항에 있어서,
    상기 스캔방향 제어부는 상기 출력부에서 출력되는 상기 스캔펄스에 의해 제어되며, 상기 스캔방향 제어노드와 기저전압 입력라인에 접속된 제 11 트랜지스터를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 제 3 노드 제어부는,
    상기 제 2 인에이블 신호에 의해 제어되며 상기 제 2 전압이 공급되는 제 2 전압 입력라인과 상기 제 3 노드에 접속된 제 12 트랜지스터와,
    상기 제 1 인에이블 신호에 의해 제어되며 상기 제 1 전압이 공급되는 제 1 전압 입력라인과 상기 제 3 노드에 접속된 제 13 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    상기 출력부는,
    상기 제 1 노드 전압에 의해 제어되며 상기 클럭신호 입력라인과 출력신호라인에 접속된 제 14 트랜지스터와
    상기 제 2 노드 전압에 의해 제어되며 기저 전압 입력라인과 상기 출력신호 라인에 접속된 제 15 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    상기 제 2 방전 회로부는,
    상기 제 3 인에이블 신호에 의해 제어되며 상기 제 3 노드와 제 1 전압원에 접속된 제 16 트랜지스터와,
    상기 제 4 인에이블 신호에 의해 제어되며 상기 제 3 노드와 제 2 전압원에 접속된 제 17 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
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