JP4359038B2 - レベル・シフタを内蔵したシフト・レジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はシフト・レジスタ回路に関するもので、特に同一タイプチャンネルの薄膜トランジスタだけを利用してレベル・シフタを内蔵したシフト・レジスタに関するものである。そして、本発明は前記シフト・レジスタを含むスキャン・ドライバ及びデータ・ドライバと液晶表示装置に関するものである。
【０００２】
【関連技術】
通常の液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示する。このために、液晶表示装置は液晶セルがマトリックス形態に配列された液晶パネルとこの液晶パネルを駆動するための駆動回路とを具備する。
【０００３】
液晶パネルにはゲートラインとデータラインが交差して配列されており、そのゲートラインとデータラインの交差する領域に液晶セルが位置する。この液晶パネルには液晶セルのそれぞれに電界を印加するための画素電極と共通電極が設けられる。画素電極のそれぞれはスイッチング素子である薄膜トランジスタ（ＴＦＴ）のソース及びドレイン端子を経由してデータラインの中のいずれか一つに接続される。薄膜トランジスタのゲート端子は画素電圧信号が１ライン分ずつの画素電極に印加されるようにするゲートラインの中のいずれか一つに接続される。
【０００４】
駆動回路はゲートラインを駆動するためのゲートドライバと、データラインを駆動するためのデータ・ドライバと、共通電極を駆動するための共通電圧の発生部とを具備する。ゲート・ドライバはスキャニング信号をゲートラインに順次的に供給して液晶パネルの上の液晶セルを１ライン分ずつ順次的に駆動する。データ・ドライバはゲートラインのうちのいずれか一つにゲート信号が供給される毎にデータラインのそれぞれに画素電圧信号を供給する。共通電圧の発生部は共通電極に共通電圧信号を供給する。これにより、液晶表示装置は液晶セル別に画素電圧信号により画素電極と共通電極の間に印加される電界により光透過率を調節することで画像を表示する。
【０００５】
このような液晶表示装置に利用される薄膜トランジスタは半導体層にアモルファス・シリコンとポリ・シリコンを使用するかによりアモルファス・シリコン型とポリ・シリコン型に区分される。
【０００６】
アモルファス・シリコン型の薄膜トランジスタはアモルファス・シリコン膜の均一性が比較的によく、特性が安定した長所を有しているが、電荷の移動度が比較的に小さく、画素の密度を向上させる場合には適用が難しい短所がある。また、アモルファス・シリコン型の薄膜トランジスタを使用する場合、前記ゲート・ドライバとデータ・ドライバのような周辺駆動回路などは別途に製作して液晶パネルに実装させなければならないので、液晶表示装置の製造費用が高い短所がある。
【０００７】
反対に、ポリ・シリコン型の薄膜トランジスタは電荷の移動度が高いことにより画素密度の増加に難しさがないだけではなく、周辺駆動回路を液晶パネルに内蔵することができるため、製造単価を低くすることができる長所を有している。これにより、ポリ・シリコン型の薄膜トランジスタを利用した液晶表示装置が台頭している。
【０００８】
図１は関連技術のポリ・シリコン型の薄膜トランジスタを利用した液晶表示装置の構成を概略的に図示する。
【０００９】
図１の液晶表示装置は画像表示部（１２）、データ・シフト・レジスタ及びゲート・シフト・レジスタ（１４、１６）、そしてサンプリング・スイッチ・アレイ（１５）が形成された液晶パネル（１０）と、制御回路及びデータ・ドライバＩＣが集積化された制御チップ（２２）とレベル・シフタ・アレイ（２４）が実装された印刷回路基板（ＰＣＢ）（２０）と、液晶パネル（１０）と印刷回路基板（２０）を電気的に接続させるフレキシブル印刷回路（ＦＰＣ）フィルム（１８）とを具備する。
【００１０】
画像表示部（１２）は液晶セル（ＬＣ）のマトリックスを通して画像を表示する。液晶セル（ＬＣ）のそれぞれはゲートライン（ＧＬ）とデータライン（ＤＬ）の交差点に接続されたスイッチング素子としてポリ・シリコンを利用した薄膜トランジスタ（ＴＦＴ）を含む。アモルファス・シリコンより電荷の移動度が１００倍程度速いポリ・シリコンを利用することで薄膜トランジスタ（ＴＦＴ）の応答速度が速くなるので液晶セル（ＬＣ）は通常順次的な方式で駆動される。データライン（ＤＬ）はデータ・シフト・レジスタ（１４）により駆動されるサンプリング・スイッチ・アレイ（１５）からビデオ信号の供給を受ける。ゲートライン（ＧＬ）はゲート・シフト・レジスタ（１６）からスキャンパルスの供給を受ける。
【００１１】
データ・シフト・レジスタ（１４）はサンプリング・スイッチ・アレイ（１５）のサンプリング・スイッチに出力段がそれぞれ接続された多数のステージで構成される。多数のステージは図２に図示されたように従属的に接続されて制御チップ（２２）からのソース・スタート・パルスをシフトさせることでサンプリング・スイッチなどに順次的にサンプリング信号を供給する。
【００１２】
詳細にすると、図２に図示された多数のステージ（ＳＴ１乃至ＳＴｎ）はソース・スタート・パルス（ＳＰ）入力ラインに従属接続されると共に４相クロック信号（Ｃ１乃至Ｃ４）供給ライン中の三つのクロック信号の供給ラインにそれぞれ接続される。４相クロック信号（Ｃ１乃至Ｃ４）は図３に図示されたように順次的に一クロックだけずつ位相遅延された形態で供給される。このようなクロック信号（Ｃ１乃至Ｃ４）の中の三つのクロック信号を利用してステージ（ＳＴ１乃至ＳＴｎ）のそれぞれはスタート・パルス（ＳＰ）を一クロックだけずつシフトさせ出力する。このようなシフト・レジスタの各ステージ（ＳＴ１乃至ＳＴｎ）からそれぞれ出力される信号（ＳＯ１乃至ＳＯｎ）はサンプリング信号に供給されると共に次の段のステージのスタート・パルスに供給される。
【００１３】
ゲート・シフト・レジスタ（１６）はゲートライン（ＧＬ）のそれぞれに出力段がそれぞれ接続された多数のステージで構成される。多数のステージは図２に図示されたように従属的に接続されて制御チップ（２２）からのスタート・パルスをシフトさせることでゲートライン（ＧＬ）に順次的にスキャンパルスを供給する。
【００１４】
サンプリング・スイッチ・アレイ（１５）はデータライン（ＤＬ）に出力段がそれぞれ接続されてデータ・シフト・レジスタ（１４）からのサンプリング信号により駆動される多数のサンプリングスイッチ（図示しない）で構成される。サンプリング・スイッチは前記サンプリング信号に応答して制御チップ（２２）からのビデオ信号を順次的にサンプリングしてデータライン（ＤＬ）に供給する。
【００１５】
このように液晶パネル（１０）に含まれる画像表示部（１２）はデータ・シフト・レジスタ（１４）、サンプリング・スイッチ・アレイ（１５）及びゲート・シフト・レジスタ（１６）と共に、ポリ・シリコンを採択することで同一の工程で形成される。この場合、液晶パネル（１０）に含まれる薄膜トランジスタをＮＭＯＳまたはＰＭＯＳ薄膜トランジスタ、即ち同一タイプチャンネルの薄膜トランジスタだけで構成する場合、ＣＭＯＳ薄膜トランジスタで構成する場合より製造単価を節減することができる。ＣＭＯＳ薄膜トランジスタを利用する場合、ＰチャンネルとＮチャンネルをすべて含むので駆動電圧の範囲が広くて回路の集積化が容易である長所があるが、工程数が多くて製造単価が高くて信頼性が落ちる短所がある。従って、液晶パネル（１０）は工程数を減らして製造単価を低くして相対的に信頼性の高いＰＭＯＳまたはＮＭＯＳ薄膜トランジスタだけを利用する方向に発展している。
【００１６】
制御チップ（２２）に含まれる制御回路（図示しない）は外部から供給されるビデオ・データをデータ駆動ＩＣ（図示しない）に転送すると共にデータ・シフト・レジスタ（１４）及びゲート・シフト・レジスタ（１６）に必要な駆動制御信号を提供する。データ駆動ＩＣ（図示しない）は制御回路（図示しない）から入力されたビデオ・データをアナログ信号であるビデオ信号に変換してフレキシブル印刷回路フィルム（１８）を通してサンプリング・スイッチ・アレイ（１５）に供給する。
【００１７】
レベル・シフタ・アレイ（２４）は制御回路から入力される駆動制御信号（クロック信号）のスイング幅を増大させ、データ・シフト・レジスタ（１４）及びゲート・シフト・レジスタ（１６）に供給する。例えば、レベル・シフタ・アレイ（２４）は制御回路で発生された１０Ｖ以下のスイング電圧を有するクロック信号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフティングして出力する。これは液晶パネル（１０）に形成された薄膜トランジスタを駆動するためには１０Ｖ以上のスイング電圧を有するパルスを供給しなければならないためである。
【００１８】
また、液晶パネル（１０）がＰＭＯＳ薄膜トランジスタで構成される場合、サンプリング・スイッチ・アレイ（１５）及び画素領域（１２）に含まれるＰＭＯＳ薄膜トランジスタを駆動するための駆動パルスとしては負極性の方向に１０Ｖ以上のスイング幅を有するパルスが必要となる。このような駆動パルスを供給するために、ゲート・シフト・レジスタ及びデータ・シフト・レジスタ（１４、１６）にはクロック信号として負極性方向に１０Ｖ以上のスイング幅を有するパルスが供給されるべきである。しかし、外部回路を制御チップ（２２）のように単一のチップに具現する場合、１０Ｖ以内のスイング幅を有するクロック信号は容易に生成されるが、それ以上の電圧か、負極性の電圧を生成することは困難である。さらに、１０Ｖ以上のスイング幅を有する電圧か、負極性の電圧を発せさせるための素子特性確保が困難でＩＣチップの製作に難しさがある。これにより、従来は１０Ｖの駆動パルスを負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフティングさせるためのレベル・シフタ・アレイ（２４）を別途のチップで具現して印刷回路基板（２０）の上に装着しなければならなかった。この場合、印刷回路基板（２０）の上に実装される外部回路のコンパクト化が困難であるという短所がある。また、外部回路から液晶パネル（１０）のデータ・シフト・レジスタ（１４）及びゲート・シフト・レジスタ（１６）に正極性と負極性の電圧を含めた１０Ｖ以上のスイング幅を有するクロック信号を供給しなければならないので電力の消費が大きいという問題点がある。
【００１９】
【発明が解決しようとする課題】
従って、本発明の目的は同一タイプのチャンネルの薄膜トランジスタだけを採用してレベル・シフタを内蔵したシフト・レジスタを提供することである。
【００２０】
本発明の異なる目的は同一タイプのチャンネルの薄膜トランジスタだけを採用して入力信号の最低の電圧レベルをダウンさせることができるレベル・シフタを内蔵したシフト・レジスタを提供することである。
【００２１】
本発明のまた異なる目的はレベル・シフタを内蔵したシフト・レジスタを含むスキャン・ドライバを提供することである。
【００２２】
本発明のまた異なる目的はレベル・シフタを内蔵したシフト・レジスタを含むデータ・ドライバを提供することである。
【００２３】
本発明のまた異なる目的はレベル・シフタを内蔵したシフト・レジスタを含む液晶表示装置を提供することである。
【００２４】
【課題を解決するための手段】
前記目的を達成するために、本発明によるレベル・シフタを内蔵したシフト・レジスタは従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、出力する多数のレベル・シフタとを具備することを特徴とする。
【００２５】
本発明によるスキャン・ドライバは表示パネルのスキャンラインにスキャンパルスを供給するためのスキャン・ドライバにおいて、従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記スキャンパルスに出力する多数のレベル・シフタを含むシフト・レジスタとを具備する。
【００２６】
本発明によるデータ・ドライバは表示パネルのデータラインのビデオ信号を供給するためのデータ・ドライバにおいて、入力サンプリング信号に応答して前記ビデオ信号をサンプリングして出力するためのサンプリング・スイッチ・アレイと；従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記サンプリング信号に出力する多数のレベル・シフタを含むシフト・レジスタとを具備することを特徴とする。
本発明による液晶表示装置は画像表示のための液晶セルのマトリックスを具備する液晶パネルと；前記液晶パネルのスキャンラインにスキャンパルスを供給するためのスキャン・ドライバと；前記液晶パネルのデータラインにビデオ信号を供給するためのデータ・ドライバとを具備してなり、前記スキャン・ドライバは、従属的に接続された入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数の第１ステージと、前記第１ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記サンプリング信号に出力する多数の第１レベル・シフタを含む第１シフト・レジスタとを具備しており、前記データ・ドライバは入力サンプリング信号に応答して前記ビデオ信号をサンプリングして出力するためのサンプリング・スイッチ・アレイと、従属的に接続された入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数の第２ステージと、前記第２ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記サンプリング信号に出力する多数の第２レベル・シフタを含む第２シフト・レジスタとを具備することを特徴とする。
ここで、前記第１及び第２シフト・レジスタは同一タイプのチャンネルの薄膜トランジスタだけで構成されることを特徴とする。
特に、前記第１及び第２シフト・レジスタはＰチャンネルの薄膜トランジスタだけで構成されることを特徴とする。
前記第１及び第２レベル・シフタは前記シフト・パルスの最低の電圧レベルを負極性の電圧にダウンさせ、出力することを特徴とする。
【００２７】
前記第１及び第２ステージのそれぞれは第１及び第２ノードの電圧により第１クロック信号及び第１供給電圧のうちのいずれか一つを選択して出力するための出力バッファ部と；スタート・パルスにより前記第１ノードを制御する第１制御部と；前記スタート・パルス及び第２クロック信号により前記第２ノードを制御する第２制御部とを具備することを特徴とする。
前記第１制御部は前記スタート・パルス及び前記第１ノードの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第１トランジスタとを具備することを特徴とする。
前記第１制御部は前記トランジスタの出力端子と前記第１ノードの間の導電通路と、その導電通路を第３クロック信号により制御する制御電極を有する第２トランジスタとを更に具備することを特徴とする。
前記第１制御部は前記第１ノードと第１供給電圧の入力ラインの間の通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第３トランジスタとを更に具備することを特徴とする。
前記第２制御部は第２供給電圧の入力ラインと前記第２ノードの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第４トランジスタと、前記第２ノードと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第５トランジスタとを具備することを特徴とする。
前記出力バッファ部は前記第１クロック信号の入力ラインと前記ステージの出力ラインの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第６トランジスタと；前記ステージの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第７トランジスタとを更に具備することを特徴とする。
前記出力バッファ部は前記第６トランジスタの制御電極と前記ステージの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第１キャパシティとを更に具備することを特徴とする。
前記レベル・シフタのそれぞれは前記第３ノードの電圧により第１供給電圧及び第３供給電圧のうちのいずれか一つの電圧を選択して出力するための出力部と；前記第１ノード及び第４クロック信号により前記第３ノードを制御するための第３制御部とを具備することを特徴とする。
前記第３制御部は第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第８トランジスタと、前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備することを特徴とする。
前記出力部は前記第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第１１トランジスタとを更に具備することを特徴とする。
前記レベル・シフタは外部のノイズにより前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記出力ラインと前記第１供給電圧の入力の間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１２トランジスタとを更に具備することを特徴とする。
前記レベル・シフタは前記第３ノードがプロティングされる場合、第１０トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３ノードと前記レベル・シフタの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１３トランジスタとを更に具備することを特徴とする。
前記レベル・シフタは前記スタート・パルスが入力される区間で前記第１ノードの電圧によりターン・オンされた第９トランジスタにより前記第１０トランジスタがターン・オンされて前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第３クロック信号により制御する制御電極を有する第１４トランジスタとを更に具備することを特徴とする。
【００２８】
前記レベル・シフタは前記第９トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３供給電圧の入力ラインと前記第９トランジスタの入力ラインの間の導電通路と、その導電通路を前記第３供給電圧により制御する制御電極を有する第１５トランジスタとを更に具備することを特徴とする。
【００２９】
前記出力部は前記第１０トランジスタの制御電極と前記レベル・シフタの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第２キャパシティとを更に具備することを特徴とする。
【００３０】
前記第１乃至第３供給電圧は第３、第２、第１順に電圧レベルが小さくなることを特徴とする。
前記第１乃至第４クロック信号は第１、第４、第２、第３順にしたクロックずつ位相遅延されたクロック信号であり、前記第３クロック信号は前記スタート・パルスと同位相を有するクロック信号であることを特徴とする。
ここで、前記第３制御部は、第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第８トランジスタと；前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備して、前記出力部は、第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第１１トランジスタとを具備することを特徴とする。
前記液晶パネルとスキャン・ドライバ及びデータ・ドライバに含まれる薄膜トランジスタはポリ・シリコンを半導体層を利用しており、前記スキャン・ドライバとデータ・ドライバは前記液晶パネルに内蔵されることを特徴とする。
【００３１】
【作用】
上述したように、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一のタイプの薄膜トランジスタだけを利用してレベル・シフタを内蔵することができるように構成されている。特に本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一のタイプの薄膜トランジスタだけを利用して入力信号の最低電圧レベルを負極性の方向にレベルダウンさせ、シフト信号に出力することができる。これにより、シフト・レジスタに供給されるクロック信号及びスタート・パルスのスイング幅を減らして消費電力を節減することができる。
【００３２】
そして、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用するＥＬ表示装置又は液晶表示装置の表示パネルのゲート（スキャン）ドライバ及びデータ・ドライバに適用された場合、画素マトリックスと同一の工程で形成されて表示パネルに内蔵することができる。このようにレベル・シフタを内蔵したシフト・レジスタが表示パネルに内蔵される場合、その表示パネルに供給されるクロック信号及びスタート・パルスのスイング幅を減らすことができるので消費電力を節減することができる。
【００３３】
【発明の実施態様】
以下、図４乃至図１１を参照して本発明の好ましい実施例について説明する。
【００３４】
図４は本発明の実施例によるレベル・シフタを内蔵したシフト・レジスタを図示したブロック図である。
【００３５】
図４に図示されたレベル・シフタを内蔵したシフト・レジスタはスタートパルス（ＳＰ）入力ラインに従属接続されたｎ個のステージ（ＳＴ１乃至ＳＴｎ）で構成されたシフト・ステージ・アレイ（３２）と、ステージ（ＳＴ１乃至ＳＴｎ）の出力段にそれぞれ接続されたレベル・シフタ（ＬＳ１乃至ＬＳｎ）で構成されたレベル・シフタ・アレイ（３４）とを具備する。
【００３６】
シフト・ステージ・アレイ（３２）の第１ステージ（ＳＴ１）ではスタート・パルス（ＳＰ）が入力されて、第２乃至第ｎステージ（ＳＴ２乃至ＳＴｎ）には以前段ステージの出力信号が入力される。このようなステージ（ＳＴ１乃至ＳＴｎ）は図５ａに図示されたように順次的に位相が遅延される第１乃至第４クロック信号（Ｃ１乃至Ｃ４）のうちの三つのクロック信号の入力を受ける。入力される三つのクロック信号を利用してステージ（ＳＴ１乃至ＳＴｎ）はスタートパルス（ＳＰ）をシフトさせることで図５ｂに図示されたようにシフト信号（ＳＯ１、ＳＯ２、．．．）を順次的に出力する。この場合、ステージ（ＳＴ１乃至ＳＴｎ）は１０Ｖ以下のスイング電圧を有して入力されるクロック信号（Ｃ１乃至Ｃ４）及びスタートパルス（ＳＰ）を利用して１０Ｖ以下のスイング電圧を有するシフト信号（ＳＯ１、ＳＯ２、．．．）を出力する。
【００３７】
レベル・シフタ（ＬＳ１乃至ＬＳｎ）のそれぞれはクロック信号（Ｃ１乃至Ｃ４）のうちの残りの一つのクロック信号を入力受ける。このようなレベル・シフタ（ＬＳ１乃至ＬＳｎ）はステージ（ＳＴ１乃至ＳＴｎ）で出力されるシフト信号（ＳＯ１、ＳＯ２、．．．）をレベル・シフティングさせ、図５ｃに図示されたように１０Ｖ以上のスイング電圧を有する出力信号（ＬＯ１、ＬＯ２、．．．）を出力する。特に、このようなレベル・シフタ（ＬＳ１乃至ＬＳｎ）はステージ（ＳＴ１乃至ＳＴｎ）で出力されるシフト信号（ＳＯ１、ＳＯ２、．．．）の最低の電圧を負極性の電圧にレベル・ダウンさせ、出力する。
【００３８】
このようにレベル・シフタを内蔵したシフト・レジスタで出力される信号（ＬＯ１、ＬＯ２、．．．）は表示パネルのスキャン（ゲート）ラインを順次的に駆動するスキャン（ゲート）ドライバでスキャン（ゲート）ラインに供給されるスキャン・パルスに利用される。また、レベル・シフタを内蔵したシフト・レジスタで出力される信号（ＬＯ１、ＬＯ２、．．．）は表示パネルのデータラインにビデオ信号をサンプリングして供給するためのデータ・ドライバでサンプリング・スイッチに供給されるサンプリング信号に利用される。
【００３９】
図６は図４に図示された第１及び第２ステージ（ＳＴ１及びＳＴ２）と第１及び第２レベル・シフタ（ＬＳ１及びＬＳ２）の詳細な回路構成を表したものである。
【００４０】
図６に図示された第１ステージ（ＳＴ１）はスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）によりＱノードを制御する第１制御部（５０）と、第３クロック信号（Ｃ３）及びスタートパルス（ＳＰ）によりＱＢノードを制御する第２制御部（５２）と、Ｑノード及びＱＢノードの電圧により第１クロック信号（Ｃ１）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つを選択して出力するためのバッファ部（５４）とを具備する。
【００４１】
第１制御部（５０）はＱノードを通してバッファ部（５４）の第６ＰＭＯＳトランジスタ（Ｔ６）を制御して第１クロック信号（Ｃ１）が出力ラインを通して出力信号（ＳＯ１）に供給されるようにする。このために、第１制御部（５０）はスタートパルス（ＳＰ）入力ラインのダイオード型に接続された第１ＰＭＯＳトランジスタ（Ｔ１）と、第１ＰＭＯＳトランジスタ（Ｔ１）と第４クロック信号（Ｃ４）入力ライン及びＱノードの間に接続された第２ＰＭＯＳトランジスタ（Ｔ２）とを具備する。
【００４２】
第２制御部（５２）はＱＢノードを通してバッファ部（５４）の第７ＰＭＯＳトランジスタ（Ｔ７）を制御して第１供給電圧（ＶＳＳ）が出力ラインを通して出力信号（ＳＯ１）に供給されるようにする。このために、第２制御部（５２）は第２供給電圧（ＶＤＤ）入力ラインと第３クロック信号（Ｃ３）入力ライン及びＱＢノードの間に接続された第４ＰＭＯＳトランジスタ（Ｔ４）と、第４ＰＭＯＳトランジスタ（Ｔ４）とパルス（ＳＰ）入力ライン及び第１供給電圧（ＶＳＳ）入力ラインの間に接続された第５ＰＭＯＳトランジスタ（Ｔ５）とを具備する。
バッファ部（５４）はＱノードの電圧により第１クロック信号（Ｃ１）を選択して出力ラインに供給する第６ＰＭＯＳトランジスタ（Ｔ６）と、ＱＢノードの電圧により第１供給電圧（ＶＳＳ）を選択して出力ラインに供給する第７ＰＭＯＳトランジスタ（Ｔ７）とを具備する。
【００４３】
そして、第１制御部（５０）はＱノード及びＱＢノードと第１供給電圧（ＶＳＳ）入力ラインの間に接続された第７ＰＭＯＳトランジスタ（Ｔ７）とディウアル動作にＱノードを制御する第３ＰＭＯＳトランジスタ（Ｔ３）とを更に具備する。
【００４４】
また、第１ステージ（ＳＴ１）は第６ＰＭＯＳトランジスタ（Ｔ６）のゲート端子とソース端子の間、即ちＱノードの出力ラインの間に接続されたキャパシティ（ＣＱ）と、第７ＰＭＯＳトランジスタ（Ｔ７）のゲート端子とソース端子の間、即ちＱＢノードと第１供給電圧（ＶＳＳ）入力ラインの間に接続された第２キャパシティ（ＣＱＢ）とを更に具備する。
【００４５】
第１レベル・シフタ（ＬＳ１）はＱノード及び第２クロック信号（Ｃ２）の状態によりＱＬノードを制御する第３制御部（５８）と、ＱＬノード及び第２クロック信号（Ｃ２）の電圧により負極性電圧（ＶＮＥＧ）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つを選択して出力するための出力部（６０）とを具備する。
【００４６】
第３制御部（５８）はＱノード及び第２クロック信号（Ｃ２）の状態によりＱノードを通して負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに供給される。このために、第３制御部（５８）はＱＬノードと第２クロック信号（Ｃ２）入力ライン及び出力ラインとＱノード及びＱＬノードの間に接続された第９ＰＭＯＳトランジスタ（Ｔ９）とを具備する。
【００４７】
出力部（６０）はＱＬノードの電圧により負極性電圧（ＶＮＥＧ）を選択して出力ラインに供給する第１０ＰＭＯＳトランジスタ（Ｔ１０）と、第２クロック信号（Ｃ２）により第１供給電圧（ＶＳＳ）を選択して出力ラインに供給する第１１ＰＭＯＳトランジスタ（Ｔ１１）とを具備する。
そして、第１レベル・シフタ（ＬＳ１）は出力ラインの歪曲を防止するために出力ラインと第１ステージ（ＳＴ１）のＱＢノード及び第１供給電圧（ＶＳＳ）入力ラインの間に接続された第１２ＰＭＯＳトランジスタ（Ｔ１２）とを更に具備する。また、第１レベル・シフタ（ＬＳ１）は第１０ＰＭＯＳトランジスタ（Ｔ１０）のゲート端子とソース端子の間に、即ちＱＬノードと出力ラインの間に接続された第３キャパシティ（ＣＱＬ）とを更に具備する。
【００４８】
このような構成を有する第１ステージ（ＳＴ１）とレベル・シフタ（ＬＳ１）には図７に図示されたように順次的に一クロックずつ位相遅延される形態を有する第１乃至第４クロック信号（Ｃ１乃至Ｃ４）が供給される。ここで、第４クロック信号（Ｃ４）はスタートパルス（ＳＰ）と同期された位相を有する。スタートパルス（ＳＰ）を含めて第１乃至第４クロック信号（Ｃ１乃至Ｃ４）は１０Ｖ以下のスイング電圧を有する負極性タイプに供給される。ここでは１０Ｖの電位をロー状態と、０Ｖの電位をハイ状態と仮定する。このような駆動波形を参照して第１ステージ（ＳＴ１）とレベル・シフタ（ＬＳ１）の動作を見ると次のとおりである。
【００４９】
Ｔ１期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）が同時にハイ状態になると第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・オンされてＱノードには約２Ｖ程度の電圧が充電される。これによりＱノードにゲート端子が接続された第６及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にターン・オンされる。これと共に、ハイ状態のスタートパルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）がターン・オンされて第１供給電圧（ＶＳＳ）入力ラインからの１０Ｖの電圧がＱＢノードに充電される。これにより、ＱＢノードにゲート端子が接続された第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフされる。この結果、ターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を通してロー状態を維持する第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ（ＳＴ１）の出力ラインに供給されて出力ラインはロー状態（１０Ｖ）に充電される。また、ターン・オンされた第９ＰＭＯＳトランジスタ（Ｔ９）を通して負極性電圧（ＶＮＥＧ）−８ＶがＱＬノードに充電されて第１０ＰＭＯＳトランジスタ（Ｔ１０）が微弱にターン・オンされるか、ＱＢノードがハイ状態であるために第１２ＰＭＯＳトランジスタ（Ｔ１２）がターン・オンされて第１レベル・シフタ（ＬＳ１）の出力ラインには１０Ｖの電圧が充電される。
【００５０】
Ｔ２期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）がロー状態になり、第１クロック信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジスタのゲートとソースの間に形成されたキャパシティ（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブートストラッピング（Bootstrapping）現象が発生してＱノードは−７Ｖ程度まで電圧を充電するようになり、確実にハイ状態になる。このようなブートストラッピング現象は第１乃至第３ＰＭＯＳトランジスタ（Ｔ１乃至Ｔ３）がすべてターン・オフされてＱノードがプロティング状態であるために可能である。これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実にターン・オンされて第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに速く充電されてその出力ラインは０Ｖのハイ状態になる。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされてターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに速く充電される。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の内部に形成された寄生キャパシティ（Ｃｇｓ）と第３キャパシティ（ＣＱＬ）によりＱＬノードにもブートストラッピング現象が発生してＱＬノードは−１８Ｖ程度まで上昇する確実なハイ状態になり、負極性電圧（ＶＮＥＧ）がレベル・シフタ（ＬＳ１）の出力ラインに速く充電される。
【００５１】
Ｔ３期間で第１クロック信号（Ｃ１）がロー状態になり、第２クロック信号（Ｃ２）がハイ状態になるとＱノードの電圧はまた約２Ｖ程度落ちてターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由して第１クロック信号（Ｃ１）のロー状態の電圧（１０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電される。これと共に、ハイ状態の第２クロック信号（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充電される。この場合、ハイ状態の第２クロック信号（Ｃ２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オンされてＱＬノードには約７．２Ｖ程度の電圧が充電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オフされる。
【００５２】
Ｔ４期間で第３クロック信号（Ｃ３）がハイ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がターン・オンされて第２供給電圧（ＶＤＤ）である０ＶがＱＢノードに充電されることで第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オンされる。ターン・オンされた第３ＰＭＯＳトランジスタ（Ｔ３）を経由してＱノードに充電された約２Ｖの電圧は１０Ｖに変わるようになり、ターン・オンされた第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステージ（ＳＴ１）の出力ラインは１０Ｖを維持するようになる。そして、ターン・オンされた第１２ＰＭＯＳトランジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。この場合、第２キャパシティ（ＣＱＢ）は第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）の漏洩電流によりＱＢノードの電圧が歪曲されることを防止する。
【００５３】
Ｔ５期間で第４クロック信号（Ｃ４）がハイ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がターン・オンされる。しかし、第１及び第５ＰＭＯＳトランジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持するのでＱＢノードは０Ｖを維持する。従って、第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オン状態を維持するので第１ステージ（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。
【００５４】
第２ステージ（ＳＴ２）と第２レベル・シフタ（ＬＳ２）は前述した第１ステージ（ＳＴ１）及びレベル・シフタ（ＬＳ１）と同一の構成を有する。ただ、第２ステージ（ＳＴ２）と第２レベル・シフタ（ＬＳ２）は前記第１ステージ（ＳＴ１）及びレベル・シフタ（ＬＳ１）に利用されたクロック信号などとは一クロックずつ位相差を有するクロック信号と第１ステージ（ＳＴ１）の出力信号を利用して前記のように動作する。これにより、第２ステージ（ＳＴ１）及び第２レベル・シフタ（ＬＳ２）は第１ステージ（ＳＴ１）及びレベル・シフタ（ＬＳ１）と対比して一クロックずつシフトされた信号（ＳＯ２）及びレベル・シフティングされた信号（ＬＯ２）を出力するようになる。
【００５５】
図８は本発明の異なる実施例によるレベル・シフタを内蔵したシフト・レジスタを図示したもので、第１ステージ（ＳＴ１）及び第１レベル・シフタ（ＬＳ１）に対する詳細回路を図示したものである。
【００５６】
図８に図示された第１ステージ（ＳＴ１）は図６に図示された第１ステージ（ＳＴ１）と同一の構成を有する。
【００５７】
第１レベル・シフタ（ＬＳ１）は図６に示された第１レベル・シフタ（ＬＳ１）と対比して第１０ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電流による出力信号（ＬＳ１）の歪曲を防止するための第１３ＰＭＯＳトランジスタ（Ｔ１３）と、ＱＬノードのプリチャージングによる出力信号（ＬＳ１）の歪曲を防止するための第１４ＰＭＯＳトランジスタ（Ｔ１４）とを更に具備する。このために第１３ＰＭＯＳトランジスタ（Ｔ１３）はＱＬノードとＱＢノード及び第１レベル・シフタ（ＬＳ１）の出力ラインと第２ＰＭＯＳトランジスタ（Ｔ２）のゲート端子及び第１供給電圧（ＶＳＳ）入力ラインの間に接続される。
【００５８】
このような構成を有する第１ステージ（ＳＴ１）及び第１レベル・シフタ（ＬＳ１）の動作過程を図９に図示された駆動波形と結びつけて説明すると次のとおりである。
【００５９】
Ｔ１期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）が同時にハイ状態になると第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・オンされてＱノードは約２Ｖ程度の電圧が充電される。これによりＱノードにゲート端子が接続された第６及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にターン・オンされる。これと共に、ハイ状態のスタートパルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）がターン・オンされて第１供給電圧（ＶＳＳ）入力ラインからの１０Ｖの電圧がＱＢノードに充電される。これにより、ＱＢノードにゲート端子が接続された第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフされる。この結果、ターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を通してロー状態を維持する第１クロック信号（Ｃ１）の電圧１０Ｖがシフト・レジスタ（５６）の出力ラインに供給されて出力ラインはロー状態（１０Ｖ）に充電される。ここで、徐々にターン・オンされた第９ＰＭＯＳトランジスタ（Ｔ９）を通して負極性電圧（ＶＮＥＧ）−８ＶがＱＬノードにプリチャージングされて第１レベル・シフタ（ＬＳ１）の出力ラインに−８Ｖの電圧が流入されて出力信号（ＬＯ１）が歪曲される場合が発生する。第１４ＰＭＯＳトランジスタ（Ｔ１４）はこのようにＴ１期間で第１レベル・シフタ（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防止する。このために、第１４ＰＭＯＳトランジスタ（Ｔ１４）のゲート端子は第２ＰＭＯＳトランジスタ（Ｔ２）のゲート端子に接続されて、ソース端子とドレーン端子のそれぞれは第１レベル・シフタ（ＬＳ１）の出力ラインと第１供給電圧（ＶＳＳ）入力ラインに接続される。このような第１４ＰＭＯＳトランジスタ（Ｔ１４）はハイ状態の第４クロック信号（Ｃ４）によりターン・オンされてＴ１期間でＱＬノードがプリチャージングされて第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オンされても第１レベル・シフタ（ＬＳ１）の出力ラインが１０Ｖを維持する。
【００６０】
Ｔ２期間で、スタートパルス（ＳＰ）と第４クロック信号（Ｃ４）がロー状態になり、第１クロック信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジスタのゲートとソースの間に形成されたキャパシティ（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブートストラッピング現象が発生してＱノードは−７Ｖ程度まで電圧を充電するようになり、確実にハイ状態になる。これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実にターン・オンされて第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに速く充電されてその出力ラインは０Ｖのハイ状態になる。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされてターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに速く充電される。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の内部に形成された寄生キャパシティ（Ｃｇｓ）と第２キャパシティ（ＣＱＬ）によりＱＬノードにもブートストラッピング現象が発生してＱＬノードは−１８Ｖ程度まで上昇する確実なハイ状態になり、負極性電圧（ＶＮＥＧ）がレベル・シフタ（ＬＳ１）の出力ラインに速く充電される。
【００６１】
Ｔ３期間で第１クロック信号（Ｃ１）がロー状態になり、第２クロック信号（Ｃ２）がハイ状態になるとＱノードの電圧はまた約２Ｖ程度落ちてターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由して第１クロック信号（Ｃ１）のロー状態の電圧（１０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電される。これと共に、ハイ状態の第２クロック信号（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充電される。この場合、ハイ状態の第２クロック信号（Ｃ２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オンされてＱＬノードには約７．２Ｖ程度の電圧が充電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オフされる。
【００６２】
Ｔ４期間で第３クロック信号（Ｃ３）がハイ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がターン・オンされて第２供給電圧（ＶＤＤ）である０ＶがＱＢノードに充電されることで第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オンされる。ターン・オンされた第３ＰＭＯＳトランジスタ（Ｔ３）を経由してＱノードに充電された約２Ｖの電圧は１０Ｖに放電されるようになり、ターン・オンされた第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステージ（ＳＴ１）の出力ラインは１０Ｖを維持するようになる。そして、ターン・オンされた第１２ＰＭＯＳトランジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。ここで、第９ＰＭＯＳトランジスタ（Ｔ９）がターン・オフ状態になることによりＱＬノードがプロティング状態になる。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電流によりＱＬノードが約７Ｖの電圧でハイ状態、即ち−８Ｖ側に徐々に変化する。これにより、第１０ＰＭＯＳトランジスタ（Ｔ１０）が徐々にターン・オンされて第１レベル・シフタ（ＬＳ１）の出力ライン上の電圧が歪曲される場合が発生する。第１３ＰＭＯＳトランジスタ（Ｔ１３）はこのようなＴ４期間で第１レベル・シフタ（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防止する。このために、第１３ＰＭＯＳトランジスタ（Ｔ１３）はＱＢノードにゲート端子が接続されて、ソース端子とドレイン端子のそれぞれがＱＬノードと第１レベル・シフタ（ＬＳ１）の出力ラインに接続される。このような第１３ＰＭＯＳトランジスタ（Ｔ１３）はターン・オンされた第４ＰＭＯＳトランジスタ（Ｔ４）によるＱＢノードのハイ状態によりターン・オンされる。これにより、ＱＬノードが第１レベル・シフタ（ＬＳ１）と電気的に接続されてプロティング区間が発生されなくなる。これと共に、第１レベル・シフタ（ＬＳ１）出力ライン上のロー状態（１０Ｖ）の電圧がＱＬノードに供給されて第１０ＰＭＯＳトランジスタ（Ｔ１０）はターン・オフ状態を維持するので第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖのロー状態を維持することができる。
【００６３】
Ｔ５期間で第４クロック信号（Ｃ４）がハイ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がターン・オンされる。しかし、第１及び第５ＰＭＯＳトランジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持するのでＱＢノードは０Ｖを維持する。従って、第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オン状態を維持するので第１ステージ（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。
【００６４】
図１０は本発明のまた異なる実施例によるシフト・レジスタを図示したもので、特に第１ステージ（ＳＴ１）と第１レベル・シフタ（ＬＳ１）に対する詳細回路を図示したものである。
【００６５】
図１０に図示された第１ステージ（ＳＴ１）は図８に図示された第１ステージ（ＳＴ１）と同一の構成を有する。
【００６６】
第１レベル・シフタ（ＬＳ１）は図８に図示された第１レベル・シフタ（ＬＳ１）と対比してＰＭＯＳの前段電圧が低い場合、ＱＬノードの電圧が第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩電流により歪曲されて、それにより出力信号（ＬＯ１）が歪曲されることを防止するための第１５ＰＭＯＳトランジスタ（Ｔ１５）とを更に具備する。このために第１５ＰＭＯＳトランジスタ（Ｔ１５）は負極性電圧（ＶＮＥＧ）入力ラインと第１０ＰＭＯＳトランジスタ（Ｔ１０）のソース端子の間にダイオード型に接続される。
【００６７】
このような構成を有する第１ステージ（ＳＴ１）と第１レベル・シフタ（ＬＳ１）の動作過程を図９に図示された駆動波形と結びつけて説明すると次のとおりである。
【００６８】
Ｔ１期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）が同時にハイ状態になると第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・オンされてＱノードには約２Ｖ程度の電圧が充電される。これによりＱノードにゲート端子が接続された第６及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にターン・オンされる。これと共に、ハイ状態のスタートパルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）がターン・オンされて第１供給電圧（ＶＳＳ）入力ラインからの１０Ｖの電圧がＱＢノードに充電される。これにより、ＱＢノードにゲート端子が接続された第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフされる。この結果、ターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を通してロー状態を維持する第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ（ＳＴ１）の出力ラインに供給されて出力ラインはロー状態（１０Ｖ）に充電される。第１４ＰＭＯＳトランジスタ（Ｔ１４）はハイ状態の第４クロック信号（Ｃ４）によりターン・オンされて第１０ＰＭＯＳトランジスタ（Ｔ１０）がＱＬノードのプリチャージングにターン・オンされても第１レベル・シフタ（ＬＳ１）の出力ラインが１０Ｖを維持する。
【００６９】
Ｔ２期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）がロー状態になり、第１クロック信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジスタのゲートとソースの間に形成されたキャパシティ（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブートストラッピング現象が発生してＱノードは−７Ｖ程度まで電圧を充電するようになり、確実にハイ状態になる。このようなブートストラッピング現象は第１乃至第３ＰＭＯＳトランジスタ（Ｔ１乃至Ｔ３）がすべてターン・オフされてＱノードがプロティング状態であるために可能である。これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実にターン・オンされて第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに速く充電されてその出力ラインは０Ｖのハイ状態になる。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされてターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに速く充電される。
【００７０】
一方、ＱＬノードの電圧はＰＭＯＳトランジスタの段電圧（Ｖｔｈ）に大きい依存性を有する。これにより、段電圧（Ｖｔｈ）の差により第１レベル・シフタ（ＬＳ１）の出力ラインに充電されたハイ状態の電圧が歪曲される場合が発生することもできる。詳細にすると、Ｑノードがブートストラッピング現象で約−７Ｖ程度まで上昇する際にターン・オンされた第９ＰＭＯＳトランジスタ（Ｔ９）の寄生キャパシティ（Ｃｇｓ）と第３キャパシティ（ＣＱＬ）によりＱＬノードにもブートストラッピング現象が発生して約−１８Ｖ程度まで電圧が上昇する。ここで、ＰＭＯＳトランジスタの段電圧（Ｖｔｈ）が−３Ｖである場合、第９ＰＭＯＳトランジスタ（Ｔ９）はＶｇｓ＝１Ｖ、Ｖｄｓ＝−１０Ｖの条件でターン・オフ状態になるのでＱＬノードにかかった−１８Ｖの電圧はホルディングされてターン・オフ状態になるので第１０ＰＭＯＳトランジスタ（Ｔ１０）を通して第１レベル・シフタ（ＬＳ１）の出力ラインに供給される−８Ｖの電圧は歪曲なく維持されることができる。反面、ＰＭＯＳトランジスタの段電圧（Ｖｔｈ）が−１Ｖである場合、ＱＬノードにかかった−１８Ｖの電圧が第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩電流により−８Ｖ側に放電されることにより第１レベル・シフタ（ＬＳ１）の出力ライン上の電圧が約−６．９Ｖまで落ちる電圧歪曲現象が発生する。このような第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩を遮断するために負極性電圧（ＶＮＥＧ）入力ラインと第９ＰＭＯＳトランジスタ（Ｔ９）の間にダイオード形態で第１５ＰＭＯＳトランジスタ（Ｔ１５）を更に挿入する。
【００７１】
Ｔ３期間で第１クロック信号（Ｃ１）がロー状態になり、第２クロック信号（Ｃ２）がハイ状態になるとＱノードの電圧はまた約２Ｖ程度落ちてターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由して第１クロック信号（Ｃ１）のロー状態の電圧（１０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電される。これと共に、ハイ状態の第２クロック信号（Ｃ２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オンされてＱＬノードには約７．２Ｖ程度の電圧が充電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オフされる。同時に、ハイ状態の第２クロック信号（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充電される。
【００７２】
Ｔ４期間で第３クロック信号（Ｃ３）がハイ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がターン・オンされて第２供給電圧（ＶＤＤ）である０ＶがＱＢノードに充電されることで第３、第７、第１３ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１３）がターン・オンされる。ターン・オンされた第３ＰＭＯＳトランジスタ（Ｔ３）を経由してＱノードに充電された約２Ｖの電圧は１０Ｖに放電するようになり、ターン・オンされた第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステージ（ＳＴ１）の出力ラインは１０Ｖを維持するようになる。そして、ターン・オンされた第１３ＰＭＯＳトランジスタ（Ｔ１３）により第１レベル・シフタ（ＬＳ１）の出力ラインはロー状態の電圧を１０Ｖを維持する。
【００７３】
Ｔ５期間で第４クロック信号（Ｃ４）がハイ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がターン・オンされる。しかし、第１及び第５ＰＭＯＳトランジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持するのでＱＢノードは０Ｖを維持する。従って、第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オン状態を維持するので第１ステージ（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ１）の出力ラインはロー状態（１０Ｖ）を維持する。
【００７４】
このように、本発明によるレベル・シフタを内蔵したシフト・レジスタは１０Ｖ以下のスイング電圧を有するクロック信号及びスタートパルスを利用して１０Ｖ以上のスイング電圧を有するシフト信号を出力する。特に、本発明によるレベル・シフタを内蔵したシフト・レジスタはＰＭＯＳトランジスタだけを利用して最低電圧を負極性方向にレベルダウンさせることができるようになる。このようなレベル・シフタを内蔵したシフト・レジスタは表示装置又は図１１に図示された液晶表示装置のゲート（スキャン）ドライバ及びデータ・ドライバに適用される。
【００７５】
ここで、レベル・シフタを内蔵したシフト・レジスタがデータ・ドライバに適用される場合より速い速度の回路動作が要求される。しかし、レベル・シフタのポーリングタイムの特性がよくない場合、オーバーラップ駆動のためにレベル・シフタ（ＬＳ）に含まれる第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）に第２クロック信号（Ｃ２）の代わりに第３クロック信号（Ｃ３）が入力されるようにする。詳細には、前述したように第２クロック信号（Ｃ２）が第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）に入力される場合、Ｔ３期間でハイ状態の第２クロック信号（Ｃ２）により第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オンされてレベル・シフタの出力ラインが１０Ｖのロー状態に充電される。反対に、第３クロック信号（Ｃ３）が第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）に入力される場合、Ｔ３期間ではロー状態の第２クロック信号（Ｃ２）により第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オフされてレベル・シフタの出力ラインが−８Ｖのハイ状態を維持して、Ｔ４期間でハイ状態の第３クロック信号（Ｃ３）により第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オンされてレベル・シフタの出力ラインが１０Ｖのロー状態に充電される。これにより、レベル・シフタはＴ３とＴ４期間にかけてハイ状態を維持する。ここで、ポーリング特性がよくなくて使用が不可能なＴ３期間での出力波形は以前段とレベル・シフタ（ＬＳ１）の出力波形とオーバーラップされるようにして使用されなくし、安定されたハイ状態を維持するＴ４期間での出力波形がサンプリング信号に利用されるようにする。
【００７６】
図１１は本発明の実施例によるポリ・シリコン型の液晶表示装置の構成を概略的に図示する。図４の液晶表示装置は画像表示部（３９）、データ・シフト・レジスタ（５１）、ゲート・シフト・レジスタ（５３）、そしてサンプリング・スイッチ・アレイ（３５）が形成された液晶パネル（３０）と、制御回路及びデータ・ドライバＩＣが集積化された制御チップ（４２）が実装された印刷回路基板（４０）と、液晶パネル（３０）と印刷回路基板（４０）を電気的に接続させるフレキシブル印刷回路フィルム（４４）とを具備する。
【００７７】
液晶パネル（３０）に含まれる画像表示部（３９）、データ・シフト・レジスタ（５１）、サンプリング・スイッチ・アレイ（３５）、ゲート・シフト・レジスタ（５３）は同一工程で形成される。特に、液晶パネル（３０）に含まれる薄膜トランジスタはＮＭＯＳまたはＰＭＯＳの薄膜トランジスタだけで構成されており、ＣＭＯＳ薄膜トランジスタで構成される場合より工程数を減らして信頼性を向上させて製造単価を節減することができる。
【００７８】
画像表示部（３９）には液晶セル（ＬＣ）がマトリックス形態で配列されて画像を表示する。液晶セル（ＬＣ）のそれぞれはゲートライン（ＧＬ）とデータライン（ＤＬ）の交差点に接続されたスイッチング素子としてポリ・シリコンを利用した薄膜トランジスタ（ＴＦＴ）を含む。薄膜トランジスタ（ＴＦＴ）がアモルファス・シリコンより電荷の移動度が１００倍程度速いポリ・シリコンを利用することにより液晶セル（ＬＣ）は順次的な方式で駆動される。ゲートライン（ＧＬ）はゲート・シフト・レジスタ（５３）を通してスキャンパルスを供給受ける。データライン（ＤＬ）はサンプリング・スイッチ・アレイ（３５）を通してビデオ信号を供給受ける。
【００７９】
ゲート・シフト・レジスタ（５３）は前述したように多数のステージで構成されるシフト・ステージ・アレイ（３６）と、ステージとゲートライン（ＧＬ）のそれぞれの間に接続されたレベル・シフタで構成されたレベル・シフタ・アレイ（３８）とを具備する。
【００８０】
シフト・ステージ・アレイ（３６）のステージは制御チップ（４２）からのスタートパルス（ＳＰ）をシフトさせ、レベル・シフタに順次的にシフトパルスを供給する。
【００８１】
レベル・シフタ・アレイ（３８）のレベル・シフタはステージからのシフト・パルスをそのスイング電圧をゲートライン（ＧＬ）のそれぞれにスキャン・パルスで供給する。例えば、レベル・シフタ・アレイ（３８）はシフト・ステージ・アレイ（３６）で１０Ｖ以下のスイング電圧を有して入力されるシフト信号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフトしてスキャン・パルスで出力する。
【００８２】
データ・シフタ・レジスター（５１）は前述したように多数のステージで構成されるシフト・ステージ・アレイ（３１）と、ステージとサンプリング・スイッチ・アレイ（３５）のサンプリング・スイッチのそれぞれの間に接続されたレベル・シフタで構成されたレベル・シフタ・アレイ（３３）とを具備する。
【００８３】
シフト・ステージ・アレイ（３１）のステージは制御チップ（４２）からのスタートパルス（ＳＰ）をシフトさせ、レベル・シフタに順次的にシフトパルスを供給する。
レベル・シフタ・アレイ（３３）のレベル・シフタはステージからのシフト・パルスをそのスイング電圧を増大させ、サンプリングスイッチのそれぞれにサンプリング信号で供給する。例えば、レベル・シフタ・アレイ（３３）はシフト・ステージ・アレイ（３１）で１０Ｖ以下のスイング電圧を有して入力されるシフト信号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフトしてサンプリング信号で出力する。
【００８４】
サンプリング・スイッチ・アレイ（３５）はデータライン（ＤＬ）に出力段がそれぞれ接続されてデータ・シフタ・レジスタ（５１）から入力されるサンプリング信号により駆動される多数のサンプリング・スイッチ（図示しない）で構成される。サンプリング・スイッチはサンプリング信号に応答して制御チップ（４２）から入力されるビデオ信号を順次的にサンプリングしてデータライン（ＤＬ）に供給する。
【００８５】
制御チップ（４２）に含まれる制御回路（図示しない）は外部から供給されるビデオデータをデータ駆動ＩＣに伝送すると共にフレキシブル印刷回路フィルム（４４）を通してデータ・シフタ・レジスタ（５１）及びゲート・シフト・レジスタ（５３）に必要な駆動制御信号を提供する。ここで、制御チップ（４２）でデータ・シフタ・レジスタ（５１）及びゲート・シフト・レジスタ（５３）に供給するクロック信号は１０Ｖ以下のスイング電圧を有するので消費電力を減らすことができる。データ駆動ＩＣ（図示しない）は制御回路から入力されたビデオデータをアナログ信号に変換してフレキシブル印刷回路フィルム（４４）に供給する。
【００８６】
【発明の効果】
上述したのように、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一タイプの薄膜トランジスタだけを利用してレベル・シフタを内蔵することができるようにしたものである。特に、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一タイプの薄膜トランジスタだけを利用して入力信号の最低の電圧レベルを負極性の方向にレベル・ダウンさせ、シフト信号に出力することができる。これにより、シフト・レジスタに供給されるクロック信号など及びスタート・パルスのスイング幅を減らして消費電力を節減することができる。
【００８７】
そして、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用するＥＬ表示装置又は液晶表示装置の表示パネルのゲート（スキャン）ドライバ及びデータ・ドライバに適用した場合、画素マトリックスと同一の工程で形成されて表示パネルに内蔵することができる。このようにレベル・シフタを内蔵したシフト・レジスタが表示パネルに内蔵される場合、その表示パネルに供給されるクロック信号及びスタート・パルスのスイング幅を減らすことができるので消費電力を節減することができる。
【００８８】
以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正の可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【図１】関連技術におけるポリ・シリコンを採用した液晶表示装置の構成を概略的に図示したブロック図である。
【図２】図１に図示されたシフト・レジスタの構成を図示したブロック図である。
【図３】図２に図示されたシフト・レジスタの入出力の波形図である。
【図４】本発明の実施例によるレベル・シフタを有するシフト・レジスタを図示したブロック図である。
【図５Ａ】図４に図示されたシフト・レジスタの入出力の波形図である。
【図５Ｂ】図４に図示されたシフト・レジスタの入出力の波形図である。
【図５Ｃ】図４に図示されたシフト・レジスタの入出力の波形図である。
【図６】本発明の第１実施例によるレベル・シフタを有するシフト・レジスタの詳細の回路図である。
【図７】図６に図示されたシフト・レジスタの入出力の波形図である。
【図８】本発明の第２実施例によるレベル・シフタを有するシフト・レジスタの詳細の回路図である。
【図９】図８に図示されたシフト・レジスタの入出力の波形図である。
【図１０】本発明の第３実施例によるレベル・シフタを有するシフト・レジスタの詳細の回路図である。
【図１１】本発明の実施例によるレベル・シフタを有するシフト・レジスタを含むポリ・シリコン型の液晶表示装置の構成を概略的に図示したブロック図である。
【符号の説明】
ＳＴ１乃至ＳＴｎ：ステージ
ＬＳ１乃至ＬＳｎ：レベル・シフタ
１０、３０：液晶パネル
１２、３９：画像表示部
１４、５１：データ・シフト・レジスタ
１５、３５：サンプリング・スイッチ・アレイ
１６、５３：ゲート・シフト・レジスタ
１８、４４：フレキシブル印刷回路フィルム
２０：印刷回路基板
２２、４２：制御チップ
２４、３３、３４、３８：レベル・シフタ・アレイ
３１、３２、３６：シフト・ステージ・アレイ
５０：第１制御部
５２：第２制御部
５４：出力バッファ部
５８：第３制御部
６０：出力部
【発明の属する技術分野】
本発明はシフト・レジスタ回路に関するもので、特に同一タイプチャンネルの薄膜トランジスタだけを利用してレベル・シフタを内蔵したシフト・レジスタに関するものである。そして、本発明は前記シフト・レジスタを含むスキャン・ドライバ及びデータ・ドライバと液晶表示装置に関するものである。
【０００２】
【関連技術】
通常の液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示する。このために、液晶表示装置は液晶セルがマトリックス形態に配列された液晶パネルとこの液晶パネルを駆動するための駆動回路とを具備する。
【０００３】
液晶パネルにはゲートラインとデータラインが交差して配列されており、そのゲートラインとデータラインの交差する領域に液晶セルが位置する。この液晶パネルには液晶セルのそれぞれに電界を印加するための画素電極と共通電極が設けられる。画素電極のそれぞれはスイッチング素子である薄膜トランジスタ（ＴＦＴ）のソース及びドレイン端子を経由してデータラインの中のいずれか一つに接続される。薄膜トランジスタのゲート端子は画素電圧信号が１ライン分ずつの画素電極に印加されるようにするゲートラインの中のいずれか一つに接続される。
【０００４】
駆動回路はゲートラインを駆動するためのゲートドライバと、データラインを駆動するためのデータ・ドライバと、共通電極を駆動するための共通電圧の発生部とを具備する。ゲート・ドライバはスキャニング信号をゲートラインに順次的に供給して液晶パネルの上の液晶セルを１ライン分ずつ順次的に駆動する。データ・ドライバはゲートラインのうちのいずれか一つにゲート信号が供給される毎にデータラインのそれぞれに画素電圧信号を供給する。共通電圧の発生部は共通電極に共通電圧信号を供給する。これにより、液晶表示装置は液晶セル別に画素電圧信号により画素電極と共通電極の間に印加される電界により光透過率を調節することで画像を表示する。
【０００５】
このような液晶表示装置に利用される薄膜トランジスタは半導体層にアモルファス・シリコンとポリ・シリコンを使用するかによりアモルファス・シリコン型とポリ・シリコン型に区分される。
【０００６】
アモルファス・シリコン型の薄膜トランジスタはアモルファス・シリコン膜の均一性が比較的によく、特性が安定した長所を有しているが、電荷の移動度が比較的に小さく、画素の密度を向上させる場合には適用が難しい短所がある。また、アモルファス・シリコン型の薄膜トランジスタを使用する場合、前記ゲート・ドライバとデータ・ドライバのような周辺駆動回路などは別途に製作して液晶パネルに実装させなければならないので、液晶表示装置の製造費用が高い短所がある。
【０００７】
反対に、ポリ・シリコン型の薄膜トランジスタは電荷の移動度が高いことにより画素密度の増加に難しさがないだけではなく、周辺駆動回路を液晶パネルに内蔵することができるため、製造単価を低くすることができる長所を有している。これにより、ポリ・シリコン型の薄膜トランジスタを利用した液晶表示装置が台頭している。
【０００８】
図１は関連技術のポリ・シリコン型の薄膜トランジスタを利用した液晶表示装置の構成を概略的に図示する。
【０００９】
図１の液晶表示装置は画像表示部（１２）、データ・シフト・レジスタ及びゲート・シフト・レジスタ（１４、１６）、そしてサンプリング・スイッチ・アレイ（１５）が形成された液晶パネル（１０）と、制御回路及びデータ・ドライバＩＣが集積化された制御チップ（２２）とレベル・シフタ・アレイ（２４）が実装された印刷回路基板（ＰＣＢ）（２０）と、液晶パネル（１０）と印刷回路基板（２０）を電気的に接続させるフレキシブル印刷回路（ＦＰＣ）フィルム（１８）とを具備する。
【００１０】
画像表示部（１２）は液晶セル（ＬＣ）のマトリックスを通して画像を表示する。液晶セル（ＬＣ）のそれぞれはゲートライン（ＧＬ）とデータライン（ＤＬ）の交差点に接続されたスイッチング素子としてポリ・シリコンを利用した薄膜トランジスタ（ＴＦＴ）を含む。アモルファス・シリコンより電荷の移動度が１００倍程度速いポリ・シリコンを利用することで薄膜トランジスタ（ＴＦＴ）の応答速度が速くなるので液晶セル（ＬＣ）は通常順次的な方式で駆動される。データライン（ＤＬ）はデータ・シフト・レジスタ（１４）により駆動されるサンプリング・スイッチ・アレイ（１５）からビデオ信号の供給を受ける。ゲートライン（ＧＬ）はゲート・シフト・レジスタ（１６）からスキャンパルスの供給を受ける。
【００１１】
データ・シフト・レジスタ（１４）はサンプリング・スイッチ・アレイ（１５）のサンプリング・スイッチに出力段がそれぞれ接続された多数のステージで構成される。多数のステージは図２に図示されたように従属的に接続されて制御チップ（２２）からのソース・スタート・パルスをシフトさせることでサンプリング・スイッチなどに順次的にサンプリング信号を供給する。
【００１２】
詳細にすると、図２に図示された多数のステージ（ＳＴ１乃至ＳＴｎ）はソース・スタート・パルス（ＳＰ）入力ラインに従属接続されると共に４相クロック信号（Ｃ１乃至Ｃ４）供給ライン中の三つのクロック信号の供給ラインにそれぞれ接続される。４相クロック信号（Ｃ１乃至Ｃ４）は図３に図示されたように順次的に一クロックだけずつ位相遅延された形態で供給される。このようなクロック信号（Ｃ１乃至Ｃ４）の中の三つのクロック信号を利用してステージ（ＳＴ１乃至ＳＴｎ）のそれぞれはスタート・パルス（ＳＰ）を一クロックだけずつシフトさせ出力する。このようなシフト・レジスタの各ステージ（ＳＴ１乃至ＳＴｎ）からそれぞれ出力される信号（ＳＯ１乃至ＳＯｎ）はサンプリング信号に供給されると共に次の段のステージのスタート・パルスに供給される。
【００１３】
ゲート・シフト・レジスタ（１６）はゲートライン（ＧＬ）のそれぞれに出力段がそれぞれ接続された多数のステージで構成される。多数のステージは図２に図示されたように従属的に接続されて制御チップ（２２）からのスタート・パルスをシフトさせることでゲートライン（ＧＬ）に順次的にスキャンパルスを供給する。
【００１４】
サンプリング・スイッチ・アレイ（１５）はデータライン（ＤＬ）に出力段がそれぞれ接続されてデータ・シフト・レジスタ（１４）からのサンプリング信号により駆動される多数のサンプリングスイッチ（図示しない）で構成される。サンプリング・スイッチは前記サンプリング信号に応答して制御チップ（２２）からのビデオ信号を順次的にサンプリングしてデータライン（ＤＬ）に供給する。
【００１５】
このように液晶パネル（１０）に含まれる画像表示部（１２）はデータ・シフト・レジスタ（１４）、サンプリング・スイッチ・アレイ（１５）及びゲート・シフト・レジスタ（１６）と共に、ポリ・シリコンを採択することで同一の工程で形成される。この場合、液晶パネル（１０）に含まれる薄膜トランジスタをＮＭＯＳまたはＰＭＯＳ薄膜トランジスタ、即ち同一タイプチャンネルの薄膜トランジスタだけで構成する場合、ＣＭＯＳ薄膜トランジスタで構成する場合より製造単価を節減することができる。ＣＭＯＳ薄膜トランジスタを利用する場合、ＰチャンネルとＮチャンネルをすべて含むので駆動電圧の範囲が広くて回路の集積化が容易である長所があるが、工程数が多くて製造単価が高くて信頼性が落ちる短所がある。従って、液晶パネル（１０）は工程数を減らして製造単価を低くして相対的に信頼性の高いＰＭＯＳまたはＮＭＯＳ薄膜トランジスタだけを利用する方向に発展している。
【００１６】
制御チップ（２２）に含まれる制御回路（図示しない）は外部から供給されるビデオ・データをデータ駆動ＩＣ（図示しない）に転送すると共にデータ・シフト・レジスタ（１４）及びゲート・シフト・レジスタ（１６）に必要な駆動制御信号を提供する。データ駆動ＩＣ（図示しない）は制御回路（図示しない）から入力されたビデオ・データをアナログ信号であるビデオ信号に変換してフレキシブル印刷回路フィルム（１８）を通してサンプリング・スイッチ・アレイ（１５）に供給する。
【００１７】
レベル・シフタ・アレイ（２４）は制御回路から入力される駆動制御信号（クロック信号）のスイング幅を増大させ、データ・シフト・レジスタ（１４）及びゲート・シフト・レジスタ（１６）に供給する。例えば、レベル・シフタ・アレイ（２４）は制御回路で発生された１０Ｖ以下のスイング電圧を有するクロック信号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフティングして出力する。これは液晶パネル（１０）に形成された薄膜トランジスタを駆動するためには１０Ｖ以上のスイング電圧を有するパルスを供給しなければならないためである。
【００１８】
また、液晶パネル（１０）がＰＭＯＳ薄膜トランジスタで構成される場合、サンプリング・スイッチ・アレイ（１５）及び画素領域（１２）に含まれるＰＭＯＳ薄膜トランジスタを駆動するための駆動パルスとしては負極性の方向に１０Ｖ以上のスイング幅を有するパルスが必要となる。このような駆動パルスを供給するために、ゲート・シフト・レジスタ及びデータ・シフト・レジスタ（１４、１６）にはクロック信号として負極性方向に１０Ｖ以上のスイング幅を有するパルスが供給されるべきである。しかし、外部回路を制御チップ（２２）のように単一のチップに具現する場合、１０Ｖ以内のスイング幅を有するクロック信号は容易に生成されるが、それ以上の電圧か、負極性の電圧を生成することは困難である。さらに、１０Ｖ以上のスイング幅を有する電圧か、負極性の電圧を発せさせるための素子特性確保が困難でＩＣチップの製作に難しさがある。これにより、従来は１０Ｖの駆動パルスを負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフティングさせるためのレベル・シフタ・アレイ（２４）を別途のチップで具現して印刷回路基板（２０）の上に装着しなければならなかった。この場合、印刷回路基板（２０）の上に実装される外部回路のコンパクト化が困難であるという短所がある。また、外部回路から液晶パネル（１０）のデータ・シフト・レジスタ（１４）及びゲート・シフト・レジスタ（１６）に正極性と負極性の電圧を含めた１０Ｖ以上のスイング幅を有するクロック信号を供給しなければならないので電力の消費が大きいという問題点がある。
【００１９】
【発明が解決しようとする課題】
従って、本発明の目的は同一タイプのチャンネルの薄膜トランジスタだけを採用してレベル・シフタを内蔵したシフト・レジスタを提供することである。
【００２０】
本発明の異なる目的は同一タイプのチャンネルの薄膜トランジスタだけを採用して入力信号の最低の電圧レベルをダウンさせることができるレベル・シフタを内蔵したシフト・レジスタを提供することである。
【００２１】
本発明のまた異なる目的はレベル・シフタを内蔵したシフト・レジスタを含むスキャン・ドライバを提供することである。
【００２２】
本発明のまた異なる目的はレベル・シフタを内蔵したシフト・レジスタを含むデータ・ドライバを提供することである。
【００２３】
本発明のまた異なる目的はレベル・シフタを内蔵したシフト・レジスタを含む液晶表示装置を提供することである。
【００２４】
【課題を解決するための手段】
前記目的を達成するために、本発明によるレベル・シフタを内蔵したシフト・レジスタは従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、出力する多数のレベル・シフタとを具備することを特徴とする。
【００２５】
本発明によるスキャン・ドライバは表示パネルのスキャンラインにスキャンパルスを供給するためのスキャン・ドライバにおいて、従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記スキャンパルスに出力する多数のレベル・シフタを含むシフト・レジスタとを具備する。
【００２６】
本発明によるデータ・ドライバは表示パネルのデータラインのビデオ信号を供給するためのデータ・ドライバにおいて、入力サンプリング信号に応答して前記ビデオ信号をサンプリングして出力するためのサンプリング・スイッチ・アレイと；従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記サンプリング信号に出力する多数のレベル・シフタを含むシフト・レジスタとを具備することを特徴とする。
本発明による液晶表示装置は画像表示のための液晶セルのマトリックスを具備する液晶パネルと；前記液晶パネルのスキャンラインにスキャンパルスを供給するためのスキャン・ドライバと；前記液晶パネルのデータラインにビデオ信号を供給するためのデータ・ドライバとを具備してなり、前記スキャン・ドライバは、従属的に接続された入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数の第１ステージと、前記第１ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記サンプリング信号に出力する多数の第１レベル・シフタを含む第１シフト・レジスタとを具備しており、前記データ・ドライバは入力サンプリング信号に応答して前記ビデオ信号をサンプリングして出力するためのサンプリング・スイッチ・アレイと、従属的に接続された入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数の第２ステージと、前記第２ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記サンプリング信号に出力する多数の第２レベル・シフタを含む第２シフト・レジスタとを具備することを特徴とする。
ここで、前記第１及び第２シフト・レジスタは同一タイプのチャンネルの薄膜トランジスタだけで構成されることを特徴とする。
特に、前記第１及び第２シフト・レジスタはＰチャンネルの薄膜トランジスタだけで構成されることを特徴とする。
前記第１及び第２レベル・シフタは前記シフト・パルスの最低の電圧レベルを負極性の電圧にダウンさせ、出力することを特徴とする。
【００２７】
前記第１及び第２ステージのそれぞれは第１及び第２ノードの電圧により第１クロック信号及び第１供給電圧のうちのいずれか一つを選択して出力するための出力バッファ部と；スタート・パルスにより前記第１ノードを制御する第１制御部と；前記スタート・パルス及び第２クロック信号により前記第２ノードを制御する第２制御部とを具備することを特徴とする。
前記第１制御部は前記スタート・パルス及び前記第１ノードの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第１トランジスタとを具備することを特徴とする。
前記第１制御部は前記トランジスタの出力端子と前記第１ノードの間の導電通路と、その導電通路を第３クロック信号により制御する制御電極を有する第２トランジスタとを更に具備することを特徴とする。
前記第１制御部は前記第１ノードと第１供給電圧の入力ラインの間の通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第３トランジスタとを更に具備することを特徴とする。
前記第２制御部は第２供給電圧の入力ラインと前記第２ノードの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第４トランジスタと、前記第２ノードと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第５トランジスタとを具備することを特徴とする。
前記出力バッファ部は前記第１クロック信号の入力ラインと前記ステージの出力ラインの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第６トランジスタと；前記ステージの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第７トランジスタとを更に具備することを特徴とする。
前記出力バッファ部は前記第６トランジスタの制御電極と前記ステージの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第１キャパシティとを更に具備することを特徴とする。
前記レベル・シフタのそれぞれは前記第３ノードの電圧により第１供給電圧及び第３供給電圧のうちのいずれか一つの電圧を選択して出力するための出力部と；前記第１ノード及び第４クロック信号により前記第３ノードを制御するための第３制御部とを具備することを特徴とする。
前記第３制御部は第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第８トランジスタと、前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備することを特徴とする。
前記出力部は前記第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第１１トランジスタとを更に具備することを特徴とする。
前記レベル・シフタは外部のノイズにより前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記出力ラインと前記第１供給電圧の入力の間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１２トランジスタとを更に具備することを特徴とする。
前記レベル・シフタは前記第３ノードがプロティングされる場合、第１０トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３ノードと前記レベル・シフタの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１３トランジスタとを更に具備することを特徴とする。
前記レベル・シフタは前記スタート・パルスが入力される区間で前記第１ノードの電圧によりターン・オンされた第９トランジスタにより前記第１０トランジスタがターン・オンされて前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第３クロック信号により制御する制御電極を有する第１４トランジスタとを更に具備することを特徴とする。
【００２８】
前記レベル・シフタは前記第９トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３供給電圧の入力ラインと前記第９トランジスタの入力ラインの間の導電通路と、その導電通路を前記第３供給電圧により制御する制御電極を有する第１５トランジスタとを更に具備することを特徴とする。
【００２９】
前記出力部は前記第１０トランジスタの制御電極と前記レベル・シフタの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第２キャパシティとを更に具備することを特徴とする。
【００３０】
前記第１乃至第３供給電圧は第３、第２、第１順に電圧レベルが小さくなることを特徴とする。
前記第１乃至第４クロック信号は第１、第４、第２、第３順にしたクロックずつ位相遅延されたクロック信号であり、前記第３クロック信号は前記スタート・パルスと同位相を有するクロック信号であることを特徴とする。
ここで、前記第３制御部は、第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第８トランジスタと；前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備して、前記出力部は、第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第１１トランジスタとを具備することを特徴とする。
前記液晶パネルとスキャン・ドライバ及びデータ・ドライバに含まれる薄膜トランジスタはポリ・シリコンを半導体層を利用しており、前記スキャン・ドライバとデータ・ドライバは前記液晶パネルに内蔵されることを特徴とする。
【００３１】
【作用】
上述したように、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一のタイプの薄膜トランジスタだけを利用してレベル・シフタを内蔵することができるように構成されている。特に本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一のタイプの薄膜トランジスタだけを利用して入力信号の最低電圧レベルを負極性の方向にレベルダウンさせ、シフト信号に出力することができる。これにより、シフト・レジスタに供給されるクロック信号及びスタート・パルスのスイング幅を減らして消費電力を節減することができる。
【００３２】
そして、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用するＥＬ表示装置又は液晶表示装置の表示パネルのゲート（スキャン）ドライバ及びデータ・ドライバに適用された場合、画素マトリックスと同一の工程で形成されて表示パネルに内蔵することができる。このようにレベル・シフタを内蔵したシフト・レジスタが表示パネルに内蔵される場合、その表示パネルに供給されるクロック信号及びスタート・パルスのスイング幅を減らすことができるので消費電力を節減することができる。
【００３３】
【発明の実施態様】
以下、図４乃至図１１を参照して本発明の好ましい実施例について説明する。
【００３４】
図４は本発明の実施例によるレベル・シフタを内蔵したシフト・レジスタを図示したブロック図である。
【００３５】
図４に図示されたレベル・シフタを内蔵したシフト・レジスタはスタートパルス（ＳＰ）入力ラインに従属接続されたｎ個のステージ（ＳＴ１乃至ＳＴｎ）で構成されたシフト・ステージ・アレイ（３２）と、ステージ（ＳＴ１乃至ＳＴｎ）の出力段にそれぞれ接続されたレベル・シフタ（ＬＳ１乃至ＬＳｎ）で構成されたレベル・シフタ・アレイ（３４）とを具備する。
【００３６】
シフト・ステージ・アレイ（３２）の第１ステージ（ＳＴ１）ではスタート・パルス（ＳＰ）が入力されて、第２乃至第ｎステージ（ＳＴ２乃至ＳＴｎ）には以前段ステージの出力信号が入力される。このようなステージ（ＳＴ１乃至ＳＴｎ）は図５ａに図示されたように順次的に位相が遅延される第１乃至第４クロック信号（Ｃ１乃至Ｃ４）のうちの三つのクロック信号の入力を受ける。入力される三つのクロック信号を利用してステージ（ＳＴ１乃至ＳＴｎ）はスタートパルス（ＳＰ）をシフトさせることで図５ｂに図示されたようにシフト信号（ＳＯ１、ＳＯ２、．．．）を順次的に出力する。この場合、ステージ（ＳＴ１乃至ＳＴｎ）は１０Ｖ以下のスイング電圧を有して入力されるクロック信号（Ｃ１乃至Ｃ４）及びスタートパルス（ＳＰ）を利用して１０Ｖ以下のスイング電圧を有するシフト信号（ＳＯ１、ＳＯ２、．．．）を出力する。
【００３７】
レベル・シフタ（ＬＳ１乃至ＬＳｎ）のそれぞれはクロック信号（Ｃ１乃至Ｃ４）のうちの残りの一つのクロック信号を入力受ける。このようなレベル・シフタ（ＬＳ１乃至ＬＳｎ）はステージ（ＳＴ１乃至ＳＴｎ）で出力されるシフト信号（ＳＯ１、ＳＯ２、．．．）をレベル・シフティングさせ、図５ｃに図示されたように１０Ｖ以上のスイング電圧を有する出力信号（ＬＯ１、ＬＯ２、．．．）を出力する。特に、このようなレベル・シフタ（ＬＳ１乃至ＬＳｎ）はステージ（ＳＴ１乃至ＳＴｎ）で出力されるシフト信号（ＳＯ１、ＳＯ２、．．．）の最低の電圧を負極性の電圧にレベル・ダウンさせ、出力する。
【００３８】
このようにレベル・シフタを内蔵したシフト・レジスタで出力される信号（ＬＯ１、ＬＯ２、．．．）は表示パネルのスキャン（ゲート）ラインを順次的に駆動するスキャン（ゲート）ドライバでスキャン（ゲート）ラインに供給されるスキャン・パルスに利用される。また、レベル・シフタを内蔵したシフト・レジスタで出力される信号（ＬＯ１、ＬＯ２、．．．）は表示パネルのデータラインにビデオ信号をサンプリングして供給するためのデータ・ドライバでサンプリング・スイッチに供給されるサンプリング信号に利用される。
【００３９】
図６は図４に図示された第１及び第２ステージ（ＳＴ１及びＳＴ２）と第１及び第２レベル・シフタ（ＬＳ１及びＬＳ２）の詳細な回路構成を表したものである。
【００４０】
図６に図示された第１ステージ（ＳＴ１）はスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）によりＱノードを制御する第１制御部（５０）と、第３クロック信号（Ｃ３）及びスタートパルス（ＳＰ）によりＱＢノードを制御する第２制御部（５２）と、Ｑノード及びＱＢノードの電圧により第１クロック信号（Ｃ１）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つを選択して出力するためのバッファ部（５４）とを具備する。
【００４１】
第１制御部（５０）はＱノードを通してバッファ部（５４）の第６ＰＭＯＳトランジスタ（Ｔ６）を制御して第１クロック信号（Ｃ１）が出力ラインを通して出力信号（ＳＯ１）に供給されるようにする。このために、第１制御部（５０）はスタートパルス（ＳＰ）入力ラインのダイオード型に接続された第１ＰＭＯＳトランジスタ（Ｔ１）と、第１ＰＭＯＳトランジスタ（Ｔ１）と第４クロック信号（Ｃ４）入力ライン及びＱノードの間に接続された第２ＰＭＯＳトランジスタ（Ｔ２）とを具備する。
【００４２】
第２制御部（５２）はＱＢノードを通してバッファ部（５４）の第７ＰＭＯＳトランジスタ（Ｔ７）を制御して第１供給電圧（ＶＳＳ）が出力ラインを通して出力信号（ＳＯ１）に供給されるようにする。このために、第２制御部（５２）は第２供給電圧（ＶＤＤ）入力ラインと第３クロック信号（Ｃ３）入力ライン及びＱＢノードの間に接続された第４ＰＭＯＳトランジスタ（Ｔ４）と、第４ＰＭＯＳトランジスタ（Ｔ４）とパルス（ＳＰ）入力ライン及び第１供給電圧（ＶＳＳ）入力ラインの間に接続された第５ＰＭＯＳトランジスタ（Ｔ５）とを具備する。
バッファ部（５４）はＱノードの電圧により第１クロック信号（Ｃ１）を選択して出力ラインに供給する第６ＰＭＯＳトランジスタ（Ｔ６）と、ＱＢノードの電圧により第１供給電圧（ＶＳＳ）を選択して出力ラインに供給する第７ＰＭＯＳトランジスタ（Ｔ７）とを具備する。
【００４３】
そして、第１制御部（５０）はＱノード及びＱＢノードと第１供給電圧（ＶＳＳ）入力ラインの間に接続された第７ＰＭＯＳトランジスタ（Ｔ７）とディウアル動作にＱノードを制御する第３ＰＭＯＳトランジスタ（Ｔ３）とを更に具備する。
【００４４】
また、第１ステージ（ＳＴ１）は第６ＰＭＯＳトランジスタ（Ｔ６）のゲート端子とソース端子の間、即ちＱノードの出力ラインの間に接続されたキャパシティ（ＣＱ）と、第７ＰＭＯＳトランジスタ（Ｔ７）のゲート端子とソース端子の間、即ちＱＢノードと第１供給電圧（ＶＳＳ）入力ラインの間に接続された第２キャパシティ（ＣＱＢ）とを更に具備する。
【００４５】
第１レベル・シフタ（ＬＳ１）はＱノード及び第２クロック信号（Ｃ２）の状態によりＱＬノードを制御する第３制御部（５８）と、ＱＬノード及び第２クロック信号（Ｃ２）の電圧により負極性電圧（ＶＮＥＧ）及び第１供給電圧（ＶＳＳ）のうちのいずれか一つを選択して出力するための出力部（６０）とを具備する。
【００４６】
第３制御部（５８）はＱノード及び第２クロック信号（Ｃ２）の状態によりＱノードを通して負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに供給される。このために、第３制御部（５８）はＱＬノードと第２クロック信号（Ｃ２）入力ライン及び出力ラインとＱノード及びＱＬノードの間に接続された第９ＰＭＯＳトランジスタ（Ｔ９）とを具備する。
【００４７】
出力部（６０）はＱＬノードの電圧により負極性電圧（ＶＮＥＧ）を選択して出力ラインに供給する第１０ＰＭＯＳトランジスタ（Ｔ１０）と、第２クロック信号（Ｃ２）により第１供給電圧（ＶＳＳ）を選択して出力ラインに供給する第１１ＰＭＯＳトランジスタ（Ｔ１１）とを具備する。
そして、第１レベル・シフタ（ＬＳ１）は出力ラインの歪曲を防止するために出力ラインと第１ステージ（ＳＴ１）のＱＢノード及び第１供給電圧（ＶＳＳ）入力ラインの間に接続された第１２ＰＭＯＳトランジスタ（Ｔ１２）とを更に具備する。また、第１レベル・シフタ（ＬＳ１）は第１０ＰＭＯＳトランジスタ（Ｔ１０）のゲート端子とソース端子の間に、即ちＱＬノードと出力ラインの間に接続された第３キャパシティ（ＣＱＬ）とを更に具備する。
【００４８】
このような構成を有する第１ステージ（ＳＴ１）とレベル・シフタ（ＬＳ１）には図７に図示されたように順次的に一クロックずつ位相遅延される形態を有する第１乃至第４クロック信号（Ｃ１乃至Ｃ４）が供給される。ここで、第４クロック信号（Ｃ４）はスタートパルス（ＳＰ）と同期された位相を有する。スタートパルス（ＳＰ）を含めて第１乃至第４クロック信号（Ｃ１乃至Ｃ４）は１０Ｖ以下のスイング電圧を有する負極性タイプに供給される。ここでは１０Ｖの電位をロー状態と、０Ｖの電位をハイ状態と仮定する。このような駆動波形を参照して第１ステージ（ＳＴ１）とレベル・シフタ（ＬＳ１）の動作を見ると次のとおりである。
【００４９】
Ｔ１期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）が同時にハイ状態になると第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・オンされてＱノードには約２Ｖ程度の電圧が充電される。これによりＱノードにゲート端子が接続された第６及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にターン・オンされる。これと共に、ハイ状態のスタートパルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）がターン・オンされて第１供給電圧（ＶＳＳ）入力ラインからの１０Ｖの電圧がＱＢノードに充電される。これにより、ＱＢノードにゲート端子が接続された第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフされる。この結果、ターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を通してロー状態を維持する第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ（ＳＴ１）の出力ラインに供給されて出力ラインはロー状態（１０Ｖ）に充電される。また、ターン・オンされた第９ＰＭＯＳトランジスタ（Ｔ９）を通して負極性電圧（ＶＮＥＧ）−８ＶがＱＬノードに充電されて第１０ＰＭＯＳトランジスタ（Ｔ１０）が微弱にターン・オンされるか、ＱＢノードがハイ状態であるために第１２ＰＭＯＳトランジスタ（Ｔ１２）がターン・オンされて第１レベル・シフタ（ＬＳ１）の出力ラインには１０Ｖの電圧が充電される。
【００５０】
Ｔ２期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）がロー状態になり、第１クロック信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジスタのゲートとソースの間に形成されたキャパシティ（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブートストラッピング（Bootstrapping）現象が発生してＱノードは−７Ｖ程度まで電圧を充電するようになり、確実にハイ状態になる。このようなブートストラッピング現象は第１乃至第３ＰＭＯＳトランジスタ（Ｔ１乃至Ｔ３）がすべてターン・オフされてＱノードがプロティング状態であるために可能である。これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実にターン・オンされて第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに速く充電されてその出力ラインは０Ｖのハイ状態になる。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされてターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに速く充電される。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の内部に形成された寄生キャパシティ（Ｃｇｓ）と第３キャパシティ（ＣＱＬ）によりＱＬノードにもブートストラッピング現象が発生してＱＬノードは−１８Ｖ程度まで上昇する確実なハイ状態になり、負極性電圧（ＶＮＥＧ）がレベル・シフタ（ＬＳ１）の出力ラインに速く充電される。
【００５１】
Ｔ３期間で第１クロック信号（Ｃ１）がロー状態になり、第２クロック信号（Ｃ２）がハイ状態になるとＱノードの電圧はまた約２Ｖ程度落ちてターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由して第１クロック信号（Ｃ１）のロー状態の電圧（１０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電される。これと共に、ハイ状態の第２クロック信号（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充電される。この場合、ハイ状態の第２クロック信号（Ｃ２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オンされてＱＬノードには約７．２Ｖ程度の電圧が充電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オフされる。
【００５２】
Ｔ４期間で第３クロック信号（Ｃ３）がハイ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がターン・オンされて第２供給電圧（ＶＤＤ）である０ＶがＱＢノードに充電されることで第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オンされる。ターン・オンされた第３ＰＭＯＳトランジスタ（Ｔ３）を経由してＱノードに充電された約２Ｖの電圧は１０Ｖに変わるようになり、ターン・オンされた第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステージ（ＳＴ１）の出力ラインは１０Ｖを維持するようになる。そして、ターン・オンされた第１２ＰＭＯＳトランジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。この場合、第２キャパシティ（ＣＱＢ）は第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）の漏洩電流によりＱＢノードの電圧が歪曲されることを防止する。
【００５３】
Ｔ５期間で第４クロック信号（Ｃ４）がハイ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がターン・オンされる。しかし、第１及び第５ＰＭＯＳトランジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持するのでＱＢノードは０Ｖを維持する。従って、第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オン状態を維持するので第１ステージ（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。
【００５４】
第２ステージ（ＳＴ２）と第２レベル・シフタ（ＬＳ２）は前述した第１ステージ（ＳＴ１）及びレベル・シフタ（ＬＳ１）と同一の構成を有する。ただ、第２ステージ（ＳＴ２）と第２レベル・シフタ（ＬＳ２）は前記第１ステージ（ＳＴ１）及びレベル・シフタ（ＬＳ１）に利用されたクロック信号などとは一クロックずつ位相差を有するクロック信号と第１ステージ（ＳＴ１）の出力信号を利用して前記のように動作する。これにより、第２ステージ（ＳＴ１）及び第２レベル・シフタ（ＬＳ２）は第１ステージ（ＳＴ１）及びレベル・シフタ（ＬＳ１）と対比して一クロックずつシフトされた信号（ＳＯ２）及びレベル・シフティングされた信号（ＬＯ２）を出力するようになる。
【００５５】
図８は本発明の異なる実施例によるレベル・シフタを内蔵したシフト・レジスタを図示したもので、第１ステージ（ＳＴ１）及び第１レベル・シフタ（ＬＳ１）に対する詳細回路を図示したものである。
【００５６】
図８に図示された第１ステージ（ＳＴ１）は図６に図示された第１ステージ（ＳＴ１）と同一の構成を有する。
【００５７】
第１レベル・シフタ（ＬＳ１）は図６に示された第１レベル・シフタ（ＬＳ１）と対比して第１０ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電流による出力信号（ＬＳ１）の歪曲を防止するための第１３ＰＭＯＳトランジスタ（Ｔ１３）と、ＱＬノードのプリチャージングによる出力信号（ＬＳ１）の歪曲を防止するための第１４ＰＭＯＳトランジスタ（Ｔ１４）とを更に具備する。このために第１３ＰＭＯＳトランジスタ（Ｔ１３）はＱＬノードとＱＢノード及び第１レベル・シフタ（ＬＳ１）の出力ラインと第２ＰＭＯＳトランジスタ（Ｔ２）のゲート端子及び第１供給電圧（ＶＳＳ）入力ラインの間に接続される。
【００５８】
このような構成を有する第１ステージ（ＳＴ１）及び第１レベル・シフタ（ＬＳ１）の動作過程を図９に図示された駆動波形と結びつけて説明すると次のとおりである。
【００５９】
Ｔ１期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）が同時にハイ状態になると第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・オンされてＱノードは約２Ｖ程度の電圧が充電される。これによりＱノードにゲート端子が接続された第６及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にターン・オンされる。これと共に、ハイ状態のスタートパルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）がターン・オンされて第１供給電圧（ＶＳＳ）入力ラインからの１０Ｖの電圧がＱＢノードに充電される。これにより、ＱＢノードにゲート端子が接続された第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフされる。この結果、ターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を通してロー状態を維持する第１クロック信号（Ｃ１）の電圧１０Ｖがシフト・レジスタ（５６）の出力ラインに供給されて出力ラインはロー状態（１０Ｖ）に充電される。ここで、徐々にターン・オンされた第９ＰＭＯＳトランジスタ（Ｔ９）を通して負極性電圧（ＶＮＥＧ）−８ＶがＱＬノードにプリチャージングされて第１レベル・シフタ（ＬＳ１）の出力ラインに−８Ｖの電圧が流入されて出力信号（ＬＯ１）が歪曲される場合が発生する。第１４ＰＭＯＳトランジスタ（Ｔ１４）はこのようにＴ１期間で第１レベル・シフタ（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防止する。このために、第１４ＰＭＯＳトランジスタ（Ｔ１４）のゲート端子は第２ＰＭＯＳトランジスタ（Ｔ２）のゲート端子に接続されて、ソース端子とドレーン端子のそれぞれは第１レベル・シフタ（ＬＳ１）の出力ラインと第１供給電圧（ＶＳＳ）入力ラインに接続される。このような第１４ＰＭＯＳトランジスタ（Ｔ１４）はハイ状態の第４クロック信号（Ｃ４）によりターン・オンされてＴ１期間でＱＬノードがプリチャージングされて第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オンされても第１レベル・シフタ（ＬＳ１）の出力ラインが１０Ｖを維持する。
【００６０】
Ｔ２期間で、スタートパルス（ＳＰ）と第４クロック信号（Ｃ４）がロー状態になり、第１クロック信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジスタのゲートとソースの間に形成されたキャパシティ（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブートストラッピング現象が発生してＱノードは−７Ｖ程度まで電圧を充電するようになり、確実にハイ状態になる。これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実にターン・オンされて第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに速く充電されてその出力ラインは０Ｖのハイ状態になる。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされてターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに速く充電される。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の内部に形成された寄生キャパシティ（Ｃｇｓ）と第２キャパシティ（ＣＱＬ）によりＱＬノードにもブートストラッピング現象が発生してＱＬノードは−１８Ｖ程度まで上昇する確実なハイ状態になり、負極性電圧（ＶＮＥＧ）がレベル・シフタ（ＬＳ１）の出力ラインに速く充電される。
【００６１】
Ｔ３期間で第１クロック信号（Ｃ１）がロー状態になり、第２クロック信号（Ｃ２）がハイ状態になるとＱノードの電圧はまた約２Ｖ程度落ちてターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由して第１クロック信号（Ｃ１）のロー状態の電圧（１０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電される。これと共に、ハイ状態の第２クロック信号（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充電される。この場合、ハイ状態の第２クロック信号（Ｃ２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オンされてＱＬノードには約７．２Ｖ程度の電圧が充電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オフされる。
【００６２】
Ｔ４期間で第３クロック信号（Ｃ３）がハイ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がターン・オンされて第２供給電圧（ＶＤＤ）である０ＶがＱＢノードに充電されることで第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オンされる。ターン・オンされた第３ＰＭＯＳトランジスタ（Ｔ３）を経由してＱノードに充電された約２Ｖの電圧は１０Ｖに放電されるようになり、ターン・オンされた第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステージ（ＳＴ１）の出力ラインは１０Ｖを維持するようになる。そして、ターン・オンされた第１２ＰＭＯＳトランジスタ（Ｔ１２）により第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。ここで、第９ＰＭＯＳトランジスタ（Ｔ９）がターン・オフ状態になることによりＱＬノードがプロティング状態になる。この場合、第１０ＰＭＯＳトランジスタ（Ｔ１０）の漏洩電流によりＱＬノードが約７Ｖの電圧でハイ状態、即ち−８Ｖ側に徐々に変化する。これにより、第１０ＰＭＯＳトランジスタ（Ｔ１０）が徐々にターン・オンされて第１レベル・シフタ（ＬＳ１）の出力ライン上の電圧が歪曲される場合が発生する。第１３ＰＭＯＳトランジスタ（Ｔ１３）はこのようなＴ４期間で第１レベル・シフタ（ＬＳ１）の出力信号（ＬＯ１）が歪曲されることを防止する。このために、第１３ＰＭＯＳトランジスタ（Ｔ１３）はＱＢノードにゲート端子が接続されて、ソース端子とドレイン端子のそれぞれがＱＬノードと第１レベル・シフタ（ＬＳ１）の出力ラインに接続される。このような第１３ＰＭＯＳトランジスタ（Ｔ１３）はターン・オンされた第４ＰＭＯＳトランジスタ（Ｔ４）によるＱＢノードのハイ状態によりターン・オンされる。これにより、ＱＬノードが第１レベル・シフタ（ＬＳ１）と電気的に接続されてプロティング区間が発生されなくなる。これと共に、第１レベル・シフタ（ＬＳ１）出力ライン上のロー状態（１０Ｖ）の電圧がＱＬノードに供給されて第１０ＰＭＯＳトランジスタ（Ｔ１０）はターン・オフ状態を維持するので第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖのロー状態を維持することができる。
【００６３】
Ｔ５期間で第４クロック信号（Ｃ４）がハイ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がターン・オンされる。しかし、第１及び第５ＰＭＯＳトランジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持するのでＱＢノードは０Ｖを維持する。従って、第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オン状態を維持するので第１ステージ（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ１）の出力ラインは１０Ｖを維持する。
【００６４】
図１０は本発明のまた異なる実施例によるシフト・レジスタを図示したもので、特に第１ステージ（ＳＴ１）と第１レベル・シフタ（ＬＳ１）に対する詳細回路を図示したものである。
【００６５】
図１０に図示された第１ステージ（ＳＴ１）は図８に図示された第１ステージ（ＳＴ１）と同一の構成を有する。
【００６６】
第１レベル・シフタ（ＬＳ１）は図８に図示された第１レベル・シフタ（ＬＳ１）と対比してＰＭＯＳの前段電圧が低い場合、ＱＬノードの電圧が第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩電流により歪曲されて、それにより出力信号（ＬＯ１）が歪曲されることを防止するための第１５ＰＭＯＳトランジスタ（Ｔ１５）とを更に具備する。このために第１５ＰＭＯＳトランジスタ（Ｔ１５）は負極性電圧（ＶＮＥＧ）入力ラインと第１０ＰＭＯＳトランジスタ（Ｔ１０）のソース端子の間にダイオード型に接続される。
【００６７】
このような構成を有する第１ステージ（ＳＴ１）と第１レベル・シフタ（ＬＳ１）の動作過程を図９に図示された駆動波形と結びつけて説明すると次のとおりである。
【００６８】
Ｔ１期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）が同時にハイ状態になると第１及び第２ＰＭＯＳトランジスタ（Ｔ１、Ｔ２）がターン・オンされてＱノードには約２Ｖ程度の電圧が充電される。これによりＱノードにゲート端子が接続された第６及び第９ＰＭＯＳトランジスタ（Ｔ６、Ｔ９）が徐々にターン・オンされる。これと共に、ハイ状態のスタートパルス（ＳＰ）により第５ＰＭＯＳトランジスタ（Ｔ５）がターン・オンされて第１供給電圧（ＶＳＳ）入力ラインからの１０Ｖの電圧がＱＢノードに充電される。これにより、ＱＢノードにゲート端子が接続された第３及び第７ＰＭＯＳトランジスタ（Ｔ３、Ｔ７）がターン・オフされる。この結果、ターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を通してロー状態を維持する第１クロック信号（Ｃ１）の電圧１０Ｖが第１ステージ（ＳＴ１）の出力ラインに供給されて出力ラインはロー状態（１０Ｖ）に充電される。第１４ＰＭＯＳトランジスタ（Ｔ１４）はハイ状態の第４クロック信号（Ｃ４）によりターン・オンされて第１０ＰＭＯＳトランジスタ（Ｔ１０）がＱＬノードのプリチャージングにターン・オンされても第１レベル・シフタ（ＬＳ１）の出力ラインが１０Ｖを維持する。
【００６９】
Ｔ２期間でスタートパルス（ＳＰ）と第４クロック信号（Ｃ４）がロー状態になり、第１クロック信号（Ｃ１）がハイ状態になると第６ＰＭＯＳトランジスタのゲートとソースの間に形成されたキャパシティ（Ｃｇｓ）と第１キャパシティ（ＣＱ）の影響でブートストラッピング現象が発生してＱノードは−７Ｖ程度まで電圧を充電するようになり、確実にハイ状態になる。このようなブートストラッピング現象は第１乃至第３ＰＭＯＳトランジスタ（Ｔ１乃至Ｔ３）がすべてターン・オフされてＱノードがプロティング状態であるために可能である。これにより、第６ＰＭＯＳトランジスタ（Ｔ６）が確実にターン・オンされて第１クロック信号（Ｃ１）のハイ電圧（０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに速く充電されてその出力ラインは０Ｖのハイ状態になる。これと共に、第９ＰＭＯＳトランジスタ（Ｔ９）も確実にターン・オンされてターン・オンされた第１０ＰＭＯＳトランジスタ（Ｔ１０）を経由して−８Ｖの負極性電圧（ＶＮＥＧ）が第１レベル・シフタ（ＬＳ１）の出力ラインに速く充電される。
【００７０】
一方、ＱＬノードの電圧はＰＭＯＳトランジスタの段電圧（Ｖｔｈ）に大きい依存性を有する。これにより、段電圧（Ｖｔｈ）の差により第１レベル・シフタ（ＬＳ１）の出力ラインに充電されたハイ状態の電圧が歪曲される場合が発生することもできる。詳細にすると、Ｑノードがブートストラッピング現象で約−７Ｖ程度まで上昇する際にターン・オンされた第９ＰＭＯＳトランジスタ（Ｔ９）の寄生キャパシティ（Ｃｇｓ）と第３キャパシティ（ＣＱＬ）によりＱＬノードにもブートストラッピング現象が発生して約−１８Ｖ程度まで電圧が上昇する。ここで、ＰＭＯＳトランジスタの段電圧（Ｖｔｈ）が−３Ｖである場合、第９ＰＭＯＳトランジスタ（Ｔ９）はＶｇｓ＝１Ｖ、Ｖｄｓ＝−１０Ｖの条件でターン・オフ状態になるのでＱＬノードにかかった−１８Ｖの電圧はホルディングされてターン・オフ状態になるので第１０ＰＭＯＳトランジスタ（Ｔ１０）を通して第１レベル・シフタ（ＬＳ１）の出力ラインに供給される−８Ｖの電圧は歪曲なく維持されることができる。反面、ＰＭＯＳトランジスタの段電圧（Ｖｔｈ）が−１Ｖである場合、ＱＬノードにかかった−１８Ｖの電圧が第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩電流により−８Ｖ側に放電されることにより第１レベル・シフタ（ＬＳ１）の出力ライン上の電圧が約−６．９Ｖまで落ちる電圧歪曲現象が発生する。このような第９ＰＭＯＳトランジスタ（Ｔ９）の漏洩を遮断するために負極性電圧（ＶＮＥＧ）入力ラインと第９ＰＭＯＳトランジスタ（Ｔ９）の間にダイオード形態で第１５ＰＭＯＳトランジスタ（Ｔ１５）を更に挿入する。
【００７１】
Ｔ３期間で第１クロック信号（Ｃ１）がロー状態になり、第２クロック信号（Ｃ２）がハイ状態になるとＱノードの電圧はまた約２Ｖ程度落ちてターン・オンされた第６ＰＭＯＳトランジスタ（Ｔ６）を経由して第１クロック信号（Ｃ１）のロー状態の電圧（１０Ｖ）が第１ステージ（ＳＴ１）の出力ラインに充電される。これと共に、ハイ状態の第２クロック信号（Ｃ２）により第８ＰＭＯＳトランジスタ（Ｔ８）がターン・オンされてＱＬノードには約７．２Ｖ程度の電圧が充電されるので第１０ＰＭＯＳトランジスタ（Ｔ１０）がターン・オフされる。同時に、ハイ状態の第２クロック信号（Ｃ２）により第１１ＰＭＯＳトランジスタ（Ｔ１１）がターン・オンされて第１供給電圧（ＶＳＳ）である約１０Ｖの電圧が第１レベル・シフタ（ＬＳ１）の出力ラインに充電される。
【００７２】
Ｔ４期間で第３クロック信号（Ｃ３）がハイ状態になると第４ＰＭＯＳトランジスタ（Ｔ４）がターン・オンされて第２供給電圧（ＶＤＤ）である０ＶがＱＢノードに充電されることで第３、第７、第１３ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１３）がターン・オンされる。ターン・オンされた第３ＰＭＯＳトランジスタ（Ｔ３）を経由してＱノードに充電された約２Ｖの電圧は１０Ｖに放電するようになり、ターン・オンされた第７ＰＭＯＳトランジスタ（Ｔ７）を経由して第１ステージ（ＳＴ１）の出力ラインは１０Ｖを維持するようになる。そして、ターン・オンされた第１３ＰＭＯＳトランジスタ（Ｔ１３）により第１レベル・シフタ（ＬＳ１）の出力ラインはロー状態の電圧を１０Ｖを維持する。
【００７３】
Ｔ５期間で第４クロック信号（Ｃ４）がハイ状態になると第２ＰＭＯＳトランジスタ（Ｔ２）がターン・オンされる。しかし、第１及び第５ＰＭＯＳトランジスタ（Ｔ１、Ｔ５）はターン・オフ状態を維持するのでＱＢノードは０Ｖを維持する。従って、第３、第７、第１２ＰＭＯＳトランジスタ（Ｔ３、Ｔ７、Ｔ１２）がターン・オン状態を維持するので第１ステージ（ＳＴ１）の出力ラインと第１レベル・シフタ（ＬＳ１）の出力ラインはロー状態（１０Ｖ）を維持する。
【００７４】
このように、本発明によるレベル・シフタを内蔵したシフト・レジスタは１０Ｖ以下のスイング電圧を有するクロック信号及びスタートパルスを利用して１０Ｖ以上のスイング電圧を有するシフト信号を出力する。特に、本発明によるレベル・シフタを内蔵したシフト・レジスタはＰＭＯＳトランジスタだけを利用して最低電圧を負極性方向にレベルダウンさせることができるようになる。このようなレベル・シフタを内蔵したシフト・レジスタは表示装置又は図１１に図示された液晶表示装置のゲート（スキャン）ドライバ及びデータ・ドライバに適用される。
【００７５】
ここで、レベル・シフタを内蔵したシフト・レジスタがデータ・ドライバに適用される場合より速い速度の回路動作が要求される。しかし、レベル・シフタのポーリングタイムの特性がよくない場合、オーバーラップ駆動のためにレベル・シフタ（ＬＳ）に含まれる第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）に第２クロック信号（Ｃ２）の代わりに第３クロック信号（Ｃ３）が入力されるようにする。詳細には、前述したように第２クロック信号（Ｃ２）が第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）に入力される場合、Ｔ３期間でハイ状態の第２クロック信号（Ｃ２）により第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オンされてレベル・シフタの出力ラインが１０Ｖのロー状態に充電される。反対に、第３クロック信号（Ｃ３）が第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）に入力される場合、Ｔ３期間ではロー状態の第２クロック信号（Ｃ２）により第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オフされてレベル・シフタの出力ラインが−８Ｖのハイ状態を維持して、Ｔ４期間でハイ状態の第３クロック信号（Ｃ３）により第８及び第１１ＰＭＯＳトランジスタ（Ｔ８、Ｔ１１）がターン・オンされてレベル・シフタの出力ラインが１０Ｖのロー状態に充電される。これにより、レベル・シフタはＴ３とＴ４期間にかけてハイ状態を維持する。ここで、ポーリング特性がよくなくて使用が不可能なＴ３期間での出力波形は以前段とレベル・シフタ（ＬＳ１）の出力波形とオーバーラップされるようにして使用されなくし、安定されたハイ状態を維持するＴ４期間での出力波形がサンプリング信号に利用されるようにする。
【００７６】
図１１は本発明の実施例によるポリ・シリコン型の液晶表示装置の構成を概略的に図示する。図４の液晶表示装置は画像表示部（３９）、データ・シフト・レジスタ（５１）、ゲート・シフト・レジスタ（５３）、そしてサンプリング・スイッチ・アレイ（３５）が形成された液晶パネル（３０）と、制御回路及びデータ・ドライバＩＣが集積化された制御チップ（４２）が実装された印刷回路基板（４０）と、液晶パネル（３０）と印刷回路基板（４０）を電気的に接続させるフレキシブル印刷回路フィルム（４４）とを具備する。
【００７７】
液晶パネル（３０）に含まれる画像表示部（３９）、データ・シフト・レジスタ（５１）、サンプリング・スイッチ・アレイ（３５）、ゲート・シフト・レジスタ（５３）は同一工程で形成される。特に、液晶パネル（３０）に含まれる薄膜トランジスタはＮＭＯＳまたはＰＭＯＳの薄膜トランジスタだけで構成されており、ＣＭＯＳ薄膜トランジスタで構成される場合より工程数を減らして信頼性を向上させて製造単価を節減することができる。
【００７８】
画像表示部（３９）には液晶セル（ＬＣ）がマトリックス形態で配列されて画像を表示する。液晶セル（ＬＣ）のそれぞれはゲートライン（ＧＬ）とデータライン（ＤＬ）の交差点に接続されたスイッチング素子としてポリ・シリコンを利用した薄膜トランジスタ（ＴＦＴ）を含む。薄膜トランジスタ（ＴＦＴ）がアモルファス・シリコンより電荷の移動度が１００倍程度速いポリ・シリコンを利用することにより液晶セル（ＬＣ）は順次的な方式で駆動される。ゲートライン（ＧＬ）はゲート・シフト・レジスタ（５３）を通してスキャンパルスを供給受ける。データライン（ＤＬ）はサンプリング・スイッチ・アレイ（３５）を通してビデオ信号を供給受ける。
【００７９】
ゲート・シフト・レジスタ（５３）は前述したように多数のステージで構成されるシフト・ステージ・アレイ（３６）と、ステージとゲートライン（ＧＬ）のそれぞれの間に接続されたレベル・シフタで構成されたレベル・シフタ・アレイ（３８）とを具備する。
【００８０】
シフト・ステージ・アレイ（３６）のステージは制御チップ（４２）からのスタートパルス（ＳＰ）をシフトさせ、レベル・シフタに順次的にシフトパルスを供給する。
【００８１】
レベル・シフタ・アレイ（３８）のレベル・シフタはステージからのシフト・パルスをそのスイング電圧をゲートライン（ＧＬ）のそれぞれにスキャン・パルスで供給する。例えば、レベル・シフタ・アレイ（３８）はシフト・ステージ・アレイ（３６）で１０Ｖ以下のスイング電圧を有して入力されるシフト信号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフトしてスキャン・パルスで出力する。
【００８２】
データ・シフタ・レジスター（５１）は前述したように多数のステージで構成されるシフト・ステージ・アレイ（３１）と、ステージとサンプリング・スイッチ・アレイ（３５）のサンプリング・スイッチのそれぞれの間に接続されたレベル・シフタで構成されたレベル・シフタ・アレイ（３３）とを具備する。
【００８３】
シフト・ステージ・アレイ（３１）のステージは制御チップ（４２）からのスタートパルス（ＳＰ）をシフトさせ、レベル・シフタに順次的にシフトパルスを供給する。
レベル・シフタ・アレイ（３３）のレベル・シフタはステージからのシフト・パルスをそのスイング電圧を増大させ、サンプリングスイッチのそれぞれにサンプリング信号で供給する。例えば、レベル・シフタ・アレイ（３３）はシフト・ステージ・アレイ（３１）で１０Ｖ以下のスイング電圧を有して入力されるシフト信号を、負極性の電圧を含めて１０Ｖ以上のスイング幅を有するようにレベル・シフトしてサンプリング信号で出力する。
【００８４】
サンプリング・スイッチ・アレイ（３５）はデータライン（ＤＬ）に出力段がそれぞれ接続されてデータ・シフタ・レジスタ（５１）から入力されるサンプリング信号により駆動される多数のサンプリング・スイッチ（図示しない）で構成される。サンプリング・スイッチはサンプリング信号に応答して制御チップ（４２）から入力されるビデオ信号を順次的にサンプリングしてデータライン（ＤＬ）に供給する。
【００８５】
制御チップ（４２）に含まれる制御回路（図示しない）は外部から供給されるビデオデータをデータ駆動ＩＣに伝送すると共にフレキシブル印刷回路フィルム（４４）を通してデータ・シフタ・レジスタ（５１）及びゲート・シフト・レジスタ（５３）に必要な駆動制御信号を提供する。ここで、制御チップ（４２）でデータ・シフタ・レジスタ（５１）及びゲート・シフト・レジスタ（５３）に供給するクロック信号は１０Ｖ以下のスイング電圧を有するので消費電力を減らすことができる。データ駆動ＩＣ（図示しない）は制御回路から入力されたビデオデータをアナログ信号に変換してフレキシブル印刷回路フィルム（４４）に供給する。
【００８６】
【発明の効果】
上述したのように、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一タイプの薄膜トランジスタだけを利用してレベル・シフタを内蔵することができるようにしたものである。特に、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用した同一タイプの薄膜トランジスタだけを利用して入力信号の最低の電圧レベルを負極性の方向にレベル・ダウンさせ、シフト信号に出力することができる。これにより、シフト・レジスタに供給されるクロック信号など及びスタート・パルスのスイング幅を減らして消費電力を節減することができる。
【００８７】
そして、本発明によるレベル・シフタを内蔵したシフト・レジスタはポリ・シリコンを利用するＥＬ表示装置又は液晶表示装置の表示パネルのゲート（スキャン）ドライバ及びデータ・ドライバに適用した場合、画素マトリックスと同一の工程で形成されて表示パネルに内蔵することができる。このようにレベル・シフタを内蔵したシフト・レジスタが表示パネルに内蔵される場合、その表示パネルに供給されるクロック信号及びスタート・パルスのスイング幅を減らすことができるので消費電力を節減することができる。
【００８８】
以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正の可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【図１】関連技術におけるポリ・シリコンを採用した液晶表示装置の構成を概略的に図示したブロック図である。
【図２】図１に図示されたシフト・レジスタの構成を図示したブロック図である。
【図３】図２に図示されたシフト・レジスタの入出力の波形図である。
【図４】本発明の実施例によるレベル・シフタを有するシフト・レジスタを図示したブロック図である。
【図５Ａ】図４に図示されたシフト・レジスタの入出力の波形図である。
【図５Ｂ】図４に図示されたシフト・レジスタの入出力の波形図である。
【図５Ｃ】図４に図示されたシフト・レジスタの入出力の波形図である。
【図６】本発明の第１実施例によるレベル・シフタを有するシフト・レジスタの詳細の回路図である。
【図７】図６に図示されたシフト・レジスタの入出力の波形図である。
【図８】本発明の第２実施例によるレベル・シフタを有するシフト・レジスタの詳細の回路図である。
【図９】図８に図示されたシフト・レジスタの入出力の波形図である。
【図１０】本発明の第３実施例によるレベル・シフタを有するシフト・レジスタの詳細の回路図である。
【図１１】本発明の実施例によるレベル・シフタを有するシフト・レジスタを含むポリ・シリコン型の液晶表示装置の構成を概略的に図示したブロック図である。
【符号の説明】
ＳＴ１乃至ＳＴｎ：ステージ
ＬＳ１乃至ＬＳｎ：レベル・シフタ
１０、３０：液晶パネル
１２、３９：画像表示部
１４、５１：データ・シフト・レジスタ
１５、３５：サンプリング・スイッチ・アレイ
１６、５３：ゲート・シフト・レジスタ
１８、４４：フレキシブル印刷回路フィルム
２０：印刷回路基板
２２、４２：制御チップ
２４、３３、３４、３８：レベル・シフタ・アレイ
３１、３２、３６：シフト・ステージ・アレイ
５０：第１制御部
５２：第２制御部
５４：出力バッファ部
５８：第３制御部
６０：出力部
Claims (61)
- 従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせて、出力する多数のレベル・シフタとを具備し、
前記レベル・シフタは前記シフト・パルスの最低の電圧レベルを負極性の電圧にダウンさせて、出力し、
前記ステージのそれぞれは第１及び第２ノードの電圧により第１クロック信号及び第１供給電圧のうちのいずれか一つを選択して出力するための出力バッファ部と；スタート・パルスにより前記第１ノードを制御する第１制御部と；前記スタート・パルス及び第２クロック信号により前記第２ノードを制御する第２制御部とを具備し、
前記第１制御部は前記スタート・パルス及び前記第１ノードの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第１トランジスタとを具備し、
前記第１制御部は前記第１トランジスタの出力端子と前記第１ノードの間の導電通路と、その導電通路を第３クロック信号により制御する制御電極を有する第２トランジスタとを更に具備し、
前記第１制御部は前記第１ノードと第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御する制御電極を有する第３トランジスタとを更に具備し、
前記第２制御部は第２供給電圧の入力ラインと前記第２ノードの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第４トランジスタと、前記第２ノードと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第５トランジスタとを具備し、
前記出力バッファ部は前記第１クロック信号の入力ラインと前記ステージの出力ラインの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第６トランジスタと；前記ステージの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第７トランジスタとを更に具備し、
前記レベル・シフタのそれぞれは第３ノードの電圧により第１供給電圧及び第３供給電圧のうちのいずれか一つの電圧を選択して出力するための出力部と；前記第１ノード及び第４クロック信号により前記第３ノードを制御するための第３制御部とを具備することを特徴とするレベル・シフタを内蔵したシフト・レジスタ。 - 前記ステージとレベル・シフタは同一タイプのチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項１記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記ステージとレベル・シフタはＰチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項２記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記出力バッファ部は前記第６トランジスタの制御電極と前記ステージの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第１キャパシティとを更に具備することを特徴とする請求項１記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記第３制御部は第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第８トランジスタと、前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備することを特徴とする請求項１記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記出力部は前記第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第１１トランジスタとを更に具備することを特徴とする請求項５記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記レベル・シフタは外部のノイズにより前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記出力ラインと前記第１供給電圧の入力の間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１２トランジスタとを更に具備することを特徴とする請求項６記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記第３ノードがフローティングされる場合、第１０トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３ノードと前記レベル・シフタの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１３トランジスタとを更に具備することを特徴とする請求項７記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記レベル・シフタは前記スタート・パルスが入力される区間で前記第１ノードの電圧によりターン・オンされた第９トランジスタにより前記第１０トランジスタがターン・オンされて前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第３クロック信号により制御する制御電極を有する第１４トランジスタとを更に具備することを特徴とする請求項８記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記レベル・シフタは前記第９トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３供給電圧の入力ラインと前記第９トランジスタの入力ラインの間の導電通路と、その導電通路を前記第３供給電圧により制御する制御電極を有する第１５トランジスタとを更に具備することを特徴とする請求項９記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記出力部は前記第１０トランジスタの制御電極と前記レベル・シフタの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第２キャパシティとを更に具備することを特徴とする請求項６記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記第１乃至第３供給電圧は第３、第２、第１順に電圧レベルが小さくなることを特徴とする請求項１記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記第１乃至第４クロック信号は第１、第４、第２、第３順にしたクロックずつ位相遅延されたクロック信号であり、前記第３クロック信号は前記スタート・パルスと同位相を有するクロック信号であることを特徴とする請求項１記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記第３制御部は、第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第８トランジスタと；前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備して、前記出力部は、第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第１１トランジスタとを具備することを特徴とする請求項１３記載のレベル・シフタを内蔵したシフト・レジスタ。
- 前記レベル・シフタからの出力パルスは以前段のレベル・シフタの出力パルスと部分的にオーバーラップされることを特徴とする請求項１４記載のレベル・シフタを内蔵したシフト・レジスタ。
- 表示パネルのスキャンラインにスキャンパルスを供給するためのスキャン・ドライバにおいて、従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせ、前記スキャンパルスとして使用するための前記レベル・シフトされたパルスを出力する多数のレベル・シフタを含むシフト・レジスタとを具備し、
前記レベル・シフタは前記シフト・パルスの最低の電圧レベルを負極性の電圧にダウンさせ、出力し、
前記ステージのそれぞれは第１及び第２ノードの電圧により第１クロック信号及び第１供給電圧の中のいずれか一つを選択して出力するための出力バッファ部と；スタート・パルスにより前記第１ノードを制御する第１制御部と；前記スタート・パルス及び第２クロック信号により前記第２ノードを制御する第２制御部とを具備し、
前記第１制御部は前記スタート・パルス及び前記第１ノードの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第１トランジスタとを具備し、
前記第１制御部は前記第１トランジスタの出力端子と前記第１ノードの間の導電通路と、その導電通路を第３クロック信号により制御する制御電極を有する第２トランジスタとを更に具備し、
前記第１制御部は前記第１ノードと第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第３トランジスタとを更に具備し、
前記第２制御部は第２供給電圧の入力ラインと前記２ノードの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第４トランジスタと、前記第２ノードと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第５トランジスタとを具備し、
前記出力バッファ部は前記第１クロック信号の入力ラインと前記ステージの出力ラインの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第６トランジスタと；前記ステージの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第７トランジスタとを更に具備し、
前記レベル・シフタのそれぞれは第３ノードの電圧により第１供給電圧及び第３供給電圧のうちのいずれか一つの電圧を選択して出力するための出力部と；前記第１ノード及び第４クロック信号により前記第３ノードを制御するための第３制御部とを具備することを特徴とするスキャン・ドライバ。 - 前記シフト・レジスタは同一タイプのチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項１６記載のスキャン・ドライバ。
- 前記シフト・レジスタはＰチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項１７記載のスキャン・ドライバ。
- 前記出力バッファ部は前記第６トランジスタの制御電極と前記ステージの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第１キャパシティとを更に具備することを特徴とする請求項１６記載のスキャン・ドライバ。
- 前記第３制御部は第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第８トランジスタと、前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備することを特徴とする請求項１６記載のスキャン・ドライバ。
- 前記出力部は前記第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第１１トランジスタとを更に具備することを特徴とする請求項２０記載のスキャン・ドライバ。
- 前記レベル・シフタは外部のノイズにより前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記出力ラインと前記第１供給電圧の入力の間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１２トランジスタとを更に具備することを特徴とする請求項２１記載のスキャン・ドライバ。
- 前記レベル・シフタは前記第３ノードがフローティングされる場合、第１０トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３ノードと前記レベル・シフタの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１３トランジスタとを更に具備することを特徴とする請求項２２記載のスキャン・ドライバ。
- 前記レベル・シフタは前記スタート・パルスが入力される区間で前記第１ノードの電圧によりターン・オンされた第９トランジスタにより前記第１０トランジスタがターン・オンされて前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第３クロック信号により制御する制御電極を有する第１４トランジスタとを更に具備することを特徴とする請求項２３記載のスキャン・ドライバ。
- 前記レベル・シフタは前記第９トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３供給電圧の入力ラインと前記第９トランジスタの入力ラインの間の導電通路と、その導電通路を前記第３供給電圧により制御する制御電極を有する第１５トランジスタとを更に具備することを特徴とする請求項２４記載のスキャン・ドライバ。
- 前記出力部は前記第１０トランジスタの制御電極と前記レベル・シフタの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第２キャパシティとを更に具備することを特徴とする請求項２５記載のスキャン・ドライバ。
- 前記第１乃至第３供給電圧は第３、第２、第１順に電圧レベルが小さくなることを特徴とする請求項１６記載のスキャン・ドライバ。
- 前記第１乃至第４クロック信号は第１、第４、第２、第３順にしたクロックずつ位相遅延されたクロック信号であり、前記第３クロック信号は前記スタート・パルスと同位相を有するクロック信号であることを特徴とする請求項１６記載のスキャン・ドライバ。
- 前記第３制御部は、第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第８トランジスタと；前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備しており、前記出力部は、第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第１１トランジスタとを具備することを特徴とする請求項２８記載のスキャン・ドライバ。
- 前記レベル・シフタからの出力パルスは以前段のレベル・シフタの出力パルスと部分的にオーバーラップされることを特徴とする請求項２９記載のスキャン・ドライバ。
- 表示パネルのデータラインのビデオ信号を供給するためのデータ・ドライバにおいて、入力サンプリング信号に応答して前記ビデオ信号をサンプリングして出力するためのサンプリング・スイッチ・アレイと；従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせ、順次的にシフト・パルスを出力する多数のステージと；前記ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせて、前記サンプリング信号として使用するための前記レベル・シフトされたパルスを出力する多数のレベル・シフタを含むシフト・レジスタとを具備し、
前記レベル・シフタは前記シフト・パルスの最低の電圧レベルを負極性の電圧にダウンさせて、出力し、
前記ステージのそれぞれは第１及び第２ノードの電圧により第１クロック信号及び第１供給電圧のうちのいずれか一つを選択して出力するための出力バッファ部と；スタート・パルスにより前記第１ノードを制御する第１制御部と；前記スタート・パルス及び第２クロック信号により前記第２ノードを制御する第２制御部とを具備し、
前記第１制御部は前記スタート・パルス及び前記第１ノードの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第１トランジスタとを具備し、
前記第１制御部は前記第１トランジスタの出力端子と前記第１ノードの間の導電通路と、その導電通路を第３クロック信号により制御する制御電極を有する第２トランジスタとを更に具備し、
前記第１制御部は前記第１ノードと第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第３トランジスタとを更に具備し、
前記第２制御部は第２供給電圧の入力ラインと前記２ノードの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第４トランジスタと、前記第２ノードと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第５トランジスタとを具備し、
前記出力バッファ部は前記第１クロック信号の入力ラインと前記ステージの出力ラインの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第６トランジスタと；前記ステージの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第７トランジスタとを更に具備し、
前記レベル・シフタのそれぞれは第３ノードの電圧により第１供給電圧及び第３供給電圧のうちのいずれか一つの電圧を選択して出力するための出力部と；前記第１ノード及び第４クロック信号により前記第３ノードを制御するための第３制御部とを具備することを特徴とするデータ・ドライバ。 - 前記シフト・レジスタは同一タイプのチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項３１記載のデータ・ドライバ。
- 前記シフト・レジスタはＰチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項３２記載のデータ・ドライバ。
- 前記出力バッファ部は前記第６トランジスタの制御電極と前記ステージの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第１キャパシティとを更に具備することを特徴とする請求項３１記載のデータ・ドライバ。
- 前記第３制御部は第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第８トランジスタと、前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備することを特徴とする請求項３１記載のデータ・ドライバ。
- 前記出力部は前記第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第１１トランジスタとを更に具備することを特徴とする請求項３５記載のデータ・ドライバ。
- 前記レベル・シフタは外部のノイズにより前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記出力ラインと前記第１供給電圧の入力の間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１２トランジスタとを更に具備することを特徴とする請求項３６記載のデータ・ドライバ。
- 前記レベル・シフタは前記第３ノードがフローティングされる場合、第１０トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３ノードと前記レベル・シフタの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１３トランジスタとを更に具備することを特徴とする請求項３７記載のデータ・ドライバ。
- 前記レベル・シフタは前記スタート・パルスが入力される区間で前記第１ノードの電圧によりターン・オンされた第９トランジスタにより前記第１０トランジスタがターン・オンされて前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第３クロック信号により制御する制御電極を有する第１４トランジスタとを更に具備することを特徴とする請求項３８記載のデータ・ドライバ。
- 前記レベル・シフタは前記第９トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３供給電圧の入力ラインと前記第９トランジスタの入力ラインの間の導電通路と、その導電通路を前記第３供給電圧により制御する制御電極を有する第１５トランジスタとを更に具備することを特徴とする請求項３９記載のデータ・ドライバ。
- 前記出力部は前記第１０トランジスタの制御電極と前記レベル・シフタの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第２キャパシティとを更に具備することを特徴とする請求項３６記載のデータ・ドライバ。
- 前記第１乃至第３供給電圧は第３、第２、第１順に電圧レベルが小さくなることを特徴とする請求項３１記載のデータ・ドライバ。
- 前記第１乃至第４クロック信号は第１、第４、第２、第３順にしたクロックずつ位相遅延されたクロック信号であり、前記第３クロック信号は前記スタート・パルスと同位相を有するクロック信号であることを特徴とする請求項３１記載のデータ・ドライバ。
- 前記第３制御部は、第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第８トランジスタと；前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備して、前記出力部は、第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第１１トランジスタとを具備することを特徴とする請求項４３記載のデータ・ドライバ。
- 前記レベル・シフタからの出力パルスは以前段のレベル・シフタの出力パルスと部分的にオーバーラップされることを特徴とする請求項４４記載のデータ・ドライバ。
- 画像表示のための液晶セルのマトリックスを具備する液晶パネルと；前記液晶パネルのスキャンラインにスキャンパルスを供給するためのスキャン・ドライバと；前記液晶パネルのデータラインにビデオ信号を供給するためのデータ・ドライバとを具備してなり；前記スキャン・ドライバは、従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせて、順次的にシフト・パルスを出力する多数の第１ステージと、前記第１ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせて、前記スキャンパルスとして使用するための前記レベル・シフトされたパルスを出力する多数の第１レベル・シフタを含む第１シフト・レジスタとを具備しており、前記データ・ドライバは入力サンプリング信号に応答して前記ビデオ信号をサンプリングして出力するためのサンプリング・スイッチ・アレイと、従属的に接続されて入力端子を通して入力されるスタート・パルスをシフトさせて、順次的にシフト・パルスを出力する多数の第２ステージと、前記第２ステージのそれぞれから供給されるシフト・パルスの電圧レベルをレベル・シフトさせて、前記サンプリング信号として使用するための前記レベル・シフトされたパルスを出力する多数の第２レベル・シフタなどを含む第２シフト・レジスタとを具備し、
前記第１及び第２レベル・シフタは前記シフト・パルスの最低の電圧レベルを負極性の電圧にダウンさせ、出力し、
前記第１及び第２ステージのそれぞれは第１及び第２ノードの電圧により第１クロック信号及び第１供給電圧のうちのいずれか一つを選択して出力するための出力バッファ部と；スタート・パルスにより前記第１ノードを制御する第１制御部と；前記スタート・パルス及び第２クロック信号により前記第２ノードを制御する第２制御部とを具備し、
前記第１制御部は前記スタート・パルス及び前記第１ノードの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第１トランジスタとを具備し、
前記第１制御部は前記第１トランジスタの出力端子と前記第１ノードの間の導電通路と、その導電通路を第３クロック信号により制御する制御電極を有する第２トランジスタとを更に具備し、
前記第１制御部は前記第１ノードと第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第３トランジスタとを更に具備し、
前記第２制御部は第２供給電圧の入力ラインと前記２ノードの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第４トランジスタと、前記第２ノードと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記スタート・パルスにより制御する制御電極を有する第５トランジスタとを具備し、
前記出力バッファ部は前記第１クロック信号の入力ラインと前記ステージの出力ラインの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第６トランジスタと；前記ステージの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第７トランジスタとを更に具備し、
前記レベル・シフタのそれぞれは第３ノードの電圧により第１供給電圧及び第３供給電圧のうちのいずれか一つの電圧を選択して出力するための出力部と；前記第１ノード及び第４クロック信号により前記第３ノードを制御するための第３制御部とを具備することを特徴とする液晶表示装置。 - 前記第１及び第２シフト・レジスタは同一のタイプのチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項４６記載の液晶表示装置。
- 前記第１及び第２シフト・レジスタはＰチャンネルの薄膜トランジスタだけで構成されることを特徴とする請求項４７記載の液晶表示装置。
- 前記出力バッファ部は前記第６トランジスタの制御電極と前記ステージの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第１キャパシティとを更に具備することを特徴とする請求項４６記載の液晶表示装置。
- 前記第３制御部は第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第８トランジスタと、前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備することを特徴とする請求項４６記載の液晶表示装置。
- 前記出力部は前記第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第４クロック信号により制御する制御電極を有する第１１トランジスタとを更に具備することを特徴とする請求項５０記載の液晶表示装置。
- 前記レベル・シフタは外部のノイズにより前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記出力ラインと前記第１供給電圧の入力の間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１２トランジスタとを更に具備することを特徴とする請求項５１記載の液晶表示装置。
- 前記レベル・シフタは前記第３ノードがフローティングされる場合、第１０トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３ノードと前記レベル・シフタの間の導電通路と、その導電通路を前記第２ノードの電圧により制御する制御電極を有する第１３トランジスタとを更に具備することを特徴とする請求項５２記載の液晶表示装置。
- 前記レベル・シフタは前記スタート・パルスが入力される区間で前記第１ノードの電圧によりターン・オンされた第９トランジスタにより前記第１０トランジスタがターン・オンされて前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第３クロック信号により制御する制御電極を有する第１４トランジスタとを更に具備することを特徴とする請求項５３記載の液晶表示装置。
- 前記レベル・シフタは前記第９トランジスタの漏洩電流により前記レベル・シフタの出力ラインの出力電圧が歪曲されることを防止するために前記第３供給電圧の入力ラインと前記第９トランジスタの入力ラインの間の導電通路と、その導電通路を前記第３供給電圧により制御する制御電極を有する第１５トランジスタとを更に具備することを特徴とする請求項５４記載の液晶表示装置。
- 前記出力部は前記第１０トランジスタの制御電極と前記レベル・シフタの出力ラインの間に接続されてその制御電極の電圧をブートストラッピングさせるための第２キャパシティとを更に具備することを特徴とする請求項５１記載の液晶表示装置。
- 前記第１乃至第３供給電圧は第３、第２、第１順に電圧レベルが小さくなることを特徴とする請求項４６記載の液晶表示装置。
- 前記第１乃至第４クロック信号は第１、第４、第２、第３順にしたクロックずつ位相遅延されたクロック信号であり、前記第３クロック信号は前記スタート・パルスと同位相を有するクロック信号であることを特徴とする請求項４６記載の液晶表示装置。
- 前記第３制御部は、第３ノードと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第８トランジスタと；前記第３供給電圧の入力ラインと前記第３ノードの間の導電通路と、その導電通路を前記第１ノードの電圧により制御する制御電極を有する第９トランジスタとを具備して、前記出力部は、第３供給電圧の入力ラインと前記レベル・シフタの出力ラインの間の導電通路と、その導電通路を前記第３ノードの電圧により制御する制御電極を有する第１０トランジスタと；前記レベル・シフタの出力ラインと前記第１供給電圧の入力ラインの間の導電通路と、その導電通路を前記第２クロック信号により制御する制御電極を有する第１１トランジスタとを具備することを特徴とする請求項５８記載の液晶表示装置。
- 前記レベル・シフタからの出力パルスは以前段のレベル・シフタの出力パルスと部分的にオーバーラップされることを特徴とする請求項５９記載の液晶表示装置。
- 前記液晶パネルとスキャン・ドライバ及びデータ・ドライバに含まれる薄膜トランジスタはポリ・シリコンを半導体層に利用して、前記スキャン・ドライバとデータ・ドライバは前記液晶パネルに内蔵されることを特徴とする請求項４６記載の液晶表示装置。
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