CN111312136B - 移位寄存器单元、扫描驱动电路、驱动方法和显示装置 - Google Patents

移位寄存器单元、扫描驱动电路、驱动方法和显示装置 Download PDF

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Abstract

本公开提供了一种移位寄存器单元、扫描驱动电路、驱动方法和显示装置。该移位寄存器单元包括：输入电路，被配置为在输入电路的第一端处和第一时钟信号均为第一电平时向输入电路的第二端提供第一电平；第一移位电路和第二移位电路；控制电路，被配置为在接收到的控制信号为第一电平时断开第一移位电路的第二端与第二移位电路的第一端之间的耦接；其中，第一移位电路和第二移位电路均被配置为在第一端和第二时钟端处均为第一电平时向第二端提供第一电平。本公开可以实现在显示时跳过指定像素行的输入写入而只刷新部分画面的功能。

Description

移位寄存器单元、扫描驱动电路、驱动方法和显示装置
技术领域
本公开涉及显示领域，特别涉及一种移位寄存器单元、扫描驱动电路、驱动方法和显示装置。
背景技术
阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。
发明内容
本公开提供一种移位寄存器单元、扫描驱动电路、驱动方法和显示装置。
第一方面，本公开提供了一种移位寄存器单元，所述移位寄存器单元包括：
输入电路，所述输入电路的第一端耦接所述移位寄存器单元的级联输入端，所述输入电路还耦接所述移位寄存器单元的第一时钟端，所述输入电路被配置为在所述输入电路的第一端处和所述移位寄存器单元的第一时钟端处均为第一电平时向所述输入电路的第二端提供第一电平；
第一移位电路，所述第一移位电路的第一端耦接所述输入电路的第二端，所述第一移位电路的第二端耦接所述移位寄存器单元的级联输出端，所述第一移位电路的第一时钟端耦接所述移位寄存器单元的第一时钟端，所述第一移位电路的第二时钟端耦接所述移位寄存器单元的第二时钟端；
第二移位电路，所述第二移位电路的第二端耦接所述移位寄存器单元的扫描输出端，所述第二移位电路的第一时钟端耦接所述移位寄存器单元的第二时钟端，所述第一移位电路的第二时钟端耦接所述移位寄存器单元的第一时钟端；
控制电路，所述控制电路分别耦接所述移位寄存器单元的第一控制端、所述第一移位电路的第二端和所述第二移位电路的第一端，所述控制电路被配置为根据所述第一控制端处的信号控制所述第一移位电路的第二端与所述第二移位电路的第一端之间的导通与断开；
其中，所述第一移位电路和所述第二移位电路均被配置为在第一端和第二时钟端处均为第一电平时向第二端提供第一电平。
在一种可能的实现方式中，所述移位寄存器单元还包括：
复位电路，所述复位电路分别耦接所述第二移位电路的第一端和所述移位寄存器单元的第二控制端，所述复位电路被配置为在所述第二控制端处为第一电平时向所述第二移位电路的第一端提供第二电平。
在一种可能的实现方式中，所述控制电路包括第一晶体管，所述复位电路包括第二晶体管，
所述第一晶体管的栅极耦接所述第一控制端，所述第一晶体管的第一极耦接所述第一移位电路的第二端，所述第一晶体管的第二极耦接所述第二移位电路的第一端，
所述第二晶体管的栅极耦接所述移位寄存器单元的第二控制端，所述第二晶体管的第一极耦接提供第二电平的信号端，所述第二晶体管的第二极耦接所述第二移位电路的第一端；
其中，所述第一极和第二极分别是源极和漏极中的一个。
在一种可能的实现方式中，所述第一移位电路与所述第二移位电路具有同样的电路结构，所述第一移位电路包括：
输出子电路，所述输出子电路分别耦接上拉节点、输出节点和所述第一移位电路的第二时钟端，所述输出子电路被配置为在所述上拉节点处为第一电平时将所述输出节点与所述第一移位电路的第二时钟端导通；其中，所述上拉节点耦接所述第一移位电路的第一端，所述输出节点耦接所述第一移位电路的第二端；
下拉控制子电路，所述下拉控制子电路分别耦接所述上拉节点、下拉节点和所述第一移位电路的第一时钟端，所述下拉控制子电路被配置为在所述上拉节点处为第一电平时将所述第一移位电路的第一时钟端与所述下拉节点导通，并在所述第一移位电路的第一时钟端处为第一电平时向所述下拉节点提供第一电平；
下拉子电路，所述下拉子电路分别耦接所述下拉节点、所述上拉节点、所述输出节点和所述第一移位电路的第二时钟端，所述下拉子电路被配置为在所述下拉节点处为第一电平时向所述输出节点提供第二电平，并在所述下拉节点处和所述第一移位电路的第二时钟端处均为第一电平时向所述上拉节点提供第二电平。
在一种可能的实现方式中，所述输出子电路包括第三晶体管和第一电容，
所述第三晶体管的栅极耦接所述上拉节点，所述第三晶体管的第一极耦接所述输出节点，所述第三晶体管的第二极耦接第二时钟端，
所述第一电容的第一端耦接所述上拉节点，所述第一电容的第二端耦接所述输出节点；
其中，所述第一极和第二极分别是源极和漏极中的一个。
在一种可能的实现方式中，所述下拉控制子电路包括第四晶体管和第五晶体管，
所述第四晶体管的栅极耦接所述上拉节点，所述第四晶体管的第一极耦接所述第一移位电路的第一时钟端，所述第四晶体管的第二极耦接所述下拉节点，
所述第五晶体管的栅极耦接第一时钟端，所述第五晶体管的第一极耦接所述下拉节点，所述第五晶体管的第二极耦接提供第一电平的信号端；
其中，所述第一极和第二极分别是源极和漏极中的一个。
在一种可能的实现方式中，所述下拉子电路包括第六晶体管、第七晶体管、第八晶体管和第二电容，
所述第六晶体管的栅极耦接所述下拉节点，所述第六晶体管的第一极耦接提供第二电平的信号端，所述第六晶体管的第二极耦接所述输出节点，
所述第七晶体管的栅极耦接所述下拉节点，所述第七晶体管的第一极耦接提供第二电平的信号端，所述第七晶体管的第二极耦接所述第八晶体管的第一极，
所述第八晶体管的栅极耦接所述第一移位电路的第二时钟端，所述第八晶体管的第一极耦接所述第七晶体管的第一极，所述第八晶体管的第二极耦接所述上拉节点，
所述第二电容的第一端耦接提供第二电平的信号端，所述第二电容的第二端耦接所述下拉节点；
其中，所述第一极和第二极分别是源极和漏极中的一个。
在一种可能的实现方式中，所述输入电路包括第九晶体管，
所述第九晶体管的栅极耦接所述移位寄存器单元的第一时钟端，所述第九晶体管的第一极耦接所述输入电路的第一端，所述第九晶体管的第二极耦接所述输入电路的第二端；
其中，所述第一极和第二极分别是源极和漏极中的一个。
第二方面，本公开还提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元为上述任意一种的移位寄存器单元，所述方法包括：
在所述第一移位电路向其第二端提供第一电平时向所述第一控制端提供第二电平，以跳过与所述移位寄存器单元对应的像素行的刷新。
第三方面，本公开还提供了一种扫描驱动电路，所述扫描驱动电路包括多级上述任意一种的移位寄存器单元，除第一级以外的任一级所述移位寄存器单元的级联输入端耦接上一级所述移位寄存器单元的级联输出端。
第四方面，本公开还提供了一种扫描驱动电路的驱动方法，所述扫描驱动电路为上述任意一种的扫描驱动电路，所述方法包括：
向所述扫描驱动电路中的每个所述移位寄存器单元的第一控制端提供控制信号；其中，所述控制信号在每个需要刷新的像素行的上一行所对应的数据写入时段内为第一电平，所述控制信号在每个需要跳过刷新的像素行的上一行所对应的数据写入时段内为第二电平。
在一种可能的实现方式中，所述控制信号包括第一控制信号和第二控制信号，所述向所述扫描驱动电路中的每个所述移位寄存器单元提供所述控制信号，包括：
向所述扫描驱动电路中的每个级序号为奇数的所述移位寄存器单元提供所述第一控制信号，向所述扫描驱动电路中的每个级序号为偶数的所述移位寄存器单元提供所述第二控制信号；其中，所述第一控制信号和所述第二控制信号在每个需要刷新的像素行所对应的数据写入时段内为第一电平。
第五方面，本公开还提供了一种显示装置，所述显示装置包括上述任意一种的扫描驱动电路。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，这些附图的合理变型也都涵盖在本公开的保护范围中。
图1是本公开一个实施例提供的移位寄存器单元的结构框图；
图2是本公开一个实施例提供的移位寄存器单元的电路结构示意图；
图3是本公开一个实施例提供的移位寄存器单元中的第一移位电路的电路工作时序图；
图4是本公开一个实施例提供的扫描驱动电路的结构示意图；
图5是本公开一个实施例提供的扫描驱动电路的电路时序图；
图6是本公开又一实施例提供的扫描驱动电路的电路时序图；
图7是本公开一个实施例提供的显示装置的结构示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。
相关技术中，基于GOA技术实现的扫描驱动电路会占据显示装置的边框宽度，结构越复杂的扫描驱动电路所需占据的边框宽度越大，因此窄边框设计要求扫描驱动电路在结构上尽量精简。由此，相关技术中精简后的扫描驱动电路一般只能实现简单的逐行扫描功能，而无法基于简单的电路结构实现例如跳过指定像素行的扫描而只刷新部分画面的功能。
图1是本公开一个实施例提供的移位寄存器单元的结构框图。参见图1，移位寄存器单元Um与移位寄存器单元Um+1是扫描驱动电路中相邻两级的移位寄存器单元。应当理解的是，所述扫描驱动电路是显示装置中用于分别向每一像素行提供栅极扫描信号的电路，而其中包括的多级移位寄存器单元分别为一个像素行提供栅极扫描信号。参见图1，前一级的移位寄存器单元Um具有级联输入端Am、级联输出端Bm、扫描输出端Cm，后一级的移位寄存器单元Um+1具有级联输入端Am+1、级联输出端Bm+1和扫描输出端Cm+1。前一级的移位寄存器单元Um的级联输出端Bm与后一级的移位寄存器单元Um+1的级联输入端Am+1相连。如此，形成前一级的移位寄存器单元Um与后一级的移位寄存器单元Um+1之间的级联关系。应理解的是，前一级的移位寄存器单元Um通过其级联输出端Bm提供栅极扫描信号，后一级的移位寄存器单元Um+1通过其级联输出端Bm+1提供栅极扫描信号。以此为例，扫描驱动电路可以包括若干个如图1中所示的移位寄存器单元，其中每两个相邻的移位寄存器单元按照图1所示的级联关系进行耦接，如此实现分别向每一像素行提供栅极扫描信号的功能。
作为一种移位寄存器单元Um的示例，参见图1，移位寄存器单元Um包括输入电路11、第一移位电路12、第二移位电路13和一控制电路14。
移位寄存器单元Um中，输入电路11的第一端耦接移位寄存器单元Um的级联输入端Am。输入电路11被配置为在输入电路11的第一端处和第一时钟信号CK均为第一电平时向输入电路11的第二端提供第一电平。图1中，输入电路11、第一移位电路12以及第二移位电路13的第一端均在其左侧，输入电路11、第一移位电路12以及第二移位电路13的第二端均在其右侧。需要说明的是，本文中的第一电平与第二电平指的是针对信号或电路节点而预先设置的两个不同中的电压范围，其中第一电平对应“开启”或“导通”状态(例如对应晶体管工作在线性区或饱和区的状态)，第二电平对应“关闭”或“断开”状态(例如对应晶体管工作在截止区的状态)。在一个示例中，第一电平均为低电平，第二电平均为高电平。还需要说明的是，上述“提供第一电平”指的是通过例如提供电信号、耦接其他信号或者耦接其他电路节点的方式使目标的信号或电路节点的电压在第一电平的电压范围内，类似表述可以参照上述说明进行理解。
移位寄存器单元Um中，第一移位电路12的第一端耦接输入电路11的第二端，第一移位电路12的第二端耦接移位寄存器单元Um的级联输出端Bm，第一移位电路12的第一时钟端(图1中第一移位电路12左下方的一端)耦接第一时钟信号CK，第一移位电路12的第二时钟端(图1中第一移位电路12右下方的一端)耦接第二时钟信号CKB。第二移位电路13的第二端耦接移位寄存器单元Um的扫描输出端Cm，第二移位电路13的第一时钟端(图1中第二移位电路13左下方的一端)耦接第二时钟信号CKB，第一移位电路12的第二时钟端(图1中第二移位电路13右下方的一端)耦接第一时钟信号CK。第一移位电路12和第二移位电路13均被配置为在第一端和第二时钟端处均为第一电平时向第二端提供第一电平。
移位寄存器单元Um中，控制电路14分别耦接移位寄存器单元Um的第一控制端(图1中为耦接控制信号S1的一端)、第一移位电路12的第二端和第二移位电路13的第一端，控制电路14被配置为根据所述第一控制端处的信号控制所述第一移位电路12的第二端与所述第二移位电路13的第一端之间的导通与断开。需要说明的是，控制电路14所连接的第一控制端并不一定需要直接与用于提供控制信号的信号线相连，其还可以通过例如电容极板或者天线实现控制信号的接收。
可以看出的是，基于上述移位寄存器单元Um所具有的结构，移位寄存器单元Um可以分别通过第一移位电路12和第二移位电路13来分别为级联输出端Bm和扫描输出端Cm提供级联输出和扫描输出(提供的形式均为提供第一电平)，使得在通过控制信号断开第一移位电路12和第二移位电路13之间的耦接时，对应行的扫描输出能够被跳过，如此实现跳过指定像素行的扫描而只刷新部分画面的功能。与相关技术中实现同样功能的电路结构相比，本公开实施例无需引入额外的芯片或电路板，并可以在已有的移位寄存器单元的电路结构的基础上通过简单的电路改造来实现(比如只需参照一个已有的移位电路增加一个移位电路，然后在两个以为电路之间新增一个控制电路来实现本公开实施例)。在上述功能得以实现的前提下，上述扫描驱动电路以及包括上述扫描驱动电路的显示装置可以支持更多的功能特性，例如通过只刷新部分画面来降低功耗。因此，本公开实施例能够以简单的电路结构实现跳过指定像素行的扫描而只刷新部分画面的功能，有助于提升扫描驱动电路和显示装置的产品性能。
作为一种示例，上述第一时钟信号CK和第二时钟信号CKB可以是周期相同的时钟信号，在第一时钟信号CK为第一电平时所述第二时钟信号CKB为第二电平，在第二时钟信号CKB为第一电平时所述第一时钟信号CK为第二电平。在一个示例中，第一时钟信号CK和第二时钟信号CKB相互反相。需要说明的是，移位寄存器单元Um+1所使用的第一时钟信号CK与第二时钟信号CKB与移位寄存器单元Um所使用的相反。例如，参见图1，移位寄存器单元Um+1的第一时钟端(为输入电路11、第一移位电路12以及第二移位电路13提供时钟信号的一端)耦接的是第二时钟信号CKB，而移位寄存器单元Um的第一时钟端耦接的是第一时钟信号CK；而且，移位寄存器单元Um+1的第二时钟端(为第一移位电路12以及第二移位电路13提供时钟信号的一端)耦接的是第一时钟信号CK，而移位寄存器单元Um+1的第二时钟端耦接的是第二时钟信号CKB。对于包括多级上述任意一种移位寄存器单元的扫描驱动电路来说，该扫描驱动电路中任意两级相邻的移位寄存器单元所使用的第一时钟信号CK与第二时钟信号CKB均是相反的。
图2是本公开一个实施例提供的移位寄存器单元的电路结构示意图。参见图2，移位寄存器单元Um与移位寄存器单元Um+1是扫描驱动电路中相邻两级的移位寄存器单元，移位寄存器单元Um与移位寄存器单元Um+1各自包括一输入电路11、一第一移位电路12、一第二移位电路13、一控制电路14和一复位电路15。下面以移位寄存器单元Um为例说明移位寄存器单元的可选结构。
控制电路14包括第一晶体管T1，第一晶体管T1的栅极耦接第一控制端(由此接收控制信号S1)，第一晶体管T1的第一极耦接第一移位电路12的第二端(移位寄存器单元Um中，第一移位电路12的第二端耦接移位寄存器单元Um的级联输出端Bm)，第二极耦接第二移位电路13的第一端。在控制信号S1提供作为第一电平的栅极开启电压(例如使第一晶体管T1工作在线性区或饱和区的电压)时，第一晶体管T1能够导通第一移位电路12的第二端与第二移位电路13的第一端之间的耦接；在控制信号S1提供作为第二电平的栅极关闭电压(例如使第一晶体管T1工作在截止区的电压)时，第一晶体管T1能够断开第一移位电路12的第二端与第二移位电路13的第一端之间的耦接。需要说明的是，所述第一极和第二极分别是源极和漏极中的一个，根据晶体管具体类型的不同，可以分别设置晶体管的源极和漏极所具有的耦接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。
复位电路15包括第二晶体管T2，第二晶体管T2的栅极耦接移位寄存器单元Um的第二控制端(由此接收复位信号S2)，第二晶体管T2的第一极耦接提供第二电平的信号端VH，第二极耦接第二移位电路13的第一端。在复位信号S2提供作为第一电平的栅极开启电压(例如使第二晶体管T2工作在线性区或饱和区的电压)时，第二晶体管T2通过信号端VH向第二移位电路13的第一端提供第二电平。应理解的是，该第二电平指的是针对于第二移位电路13的第一端而言的第二电平。以此为例，复位电路15可以通过任意方式实现在接收到的复位信号S2为第一电平时向第二移位电路13的第一端提供第二电平的功能。复位电路15能够在复位信号S2的控制下对第二移位电路13的第一端进行复位，因而有助于提升第二移位电路13的第一端的电位的稳定性，帮助避免因噪声干扰而使移位寄存器单元在输出端处产生第一电平的误输出。
移位寄存器单元Um中的输入电路11包括第九晶体管T9，第九晶体管T9的栅极耦接移位寄存器单元Um的第一时钟端(由此接收第一时钟信号CK)，第九晶体管T9的第一极耦接输入电路11的第一端(第一移位电路12的第一端耦接移位寄存器单元Um的级联输入端Am)，第二极耦接输入电路11的第二端(输入电路11的第二端耦接第一移位电路12的第一端)。在第一时钟信号CK提供作为第一电平的栅极开启电压(例如使第九晶体管T9工作在线性区或饱和区的电压)时，第九晶体管T9能够将输入电路11的第一端与第二端导通，即能够将移位寄存器单元Um的级联输入端Am导通至第一移位电路12的第一端。由此，在级联输入端Am处为第一电平时，第九晶体管T9可以将该第一电平提供给第一移位电路12的第一端。应理解的是，能够实现在输入电路11的第一端处和第一时钟信号CK均为第一电平时向输入电路11的第二端提供第一电平的电路结构可以不仅限于上述示例。在一个示例中，第九晶体管T9的栅极耦接级联输入端Am，第九晶体管T9的第一极耦接级联输入端Am，第二极耦接输入电路11的第二端。由此，在级联输入端Am处为第一电平时，工作在线性区或饱和区的第九晶体管T9可以向输入电路11的第二端提供第一电平，即同样可以实现上述输入电路11。
第一移位电路12和第二移位电路13可以具有相同的电路结构，下面以移位寄存器单元Um中的第一移位电路12为例介绍第一移位电路12和第二移位电路13的可选电路结构。移位寄存器单元Um中的第一移位电路12和第二移位电路13各自包括输出子电路(包括第三晶体管T3和第一电容C1)、一下拉控制子电路(包括第四晶体管T4和第五晶体管T5)、一下拉子电路(包括第六晶体管T6、第七晶体管T7、第八晶体管T8和第二电容C2)。
输出子电路中，第三晶体管T3的栅极耦接上拉节点PU(第一移位电路12或第二移位电路13的第一端)，第三晶体管T3的第一极耦接输出节点(第一移位电路12或第二移位电路13的第二端)，第二极耦接第一移位电路12的第二时钟端。第一移位电路12的第一时钟端连接第一时钟信号CK，其第二时钟端连接第二时钟信号CKB。第一电容C1的第一端耦接上拉节点PU，第一电容C1的第二端耦接输出节点。在上拉节点PU处为第一电平时，工作在线性区或饱和区的第三晶体管T3可以将输出节点与第二时钟端导通。可以看出，输出子电路分别耦接上拉节点PU、输出节点和第一移位电路12的第二时钟端，可以在上拉节点PU处为第一电平时将输出节点与第一移位电路12的第二时钟端导通。此外，第一电容C1一方面可以帮助实现自举(self-boosting)，另一方面可以帮助稳定上拉节点PU处的电平以及输出节点处的电平。
下拉控制子电路中，第四晶体管T4的栅极耦接上拉节点PU，第四晶体管T4的第一极耦接第一时钟端，第二极耦接下拉节点PD；第五晶体管T5的栅极耦接第一时钟端，第五晶体管T5的第一极耦接下拉节点PD，第二极耦接提供第一电平的信号端VL。在上拉节点PU处为第一电平时，工作在线性区或饱和区的第四晶体管T4可以将第一时钟端与下拉节点PD导通。在第一移位电路12的第一时钟端处为第一电平时，工作在线性区或饱和区的第五晶体管T5可以通过信号端VL向下拉节点PD提供第一电平。可以看出，下拉控制子电路分别耦接上拉节点PU和第一移位电路12的第一时钟端，可以在上拉节点PU处为第一电平时将第一移位电路12的第一时钟端与下拉节点PD导通，并在第一移位电路12的第一时钟端处为第一电平时向下拉节点PD提供第一电平。
下拉子电路中，第六晶体管T6的栅极耦接下拉节点PD，第六晶体管T6的第一极耦接提供第二电平的信号端VH，第二极耦接输出节点。第七晶体管T7的栅极耦接下拉节点PD，第七晶体管T7的第一极耦接提供第二电平的信号端VH，第二极耦接第八晶体管T8的第一极。第八晶体管T8的栅极耦接第一移位电路12的第二时钟端，第八晶体管T8的第一极耦接第七晶体管T7的第一极，第二极耦接上拉节点PU。第二电容C2的第一端耦接提供第二电平的信号端VH，第二电容的第二端耦接下拉节点PD。在下拉节点PD处为第一电平时，工作在线性区或饱和区的第六晶体管T6可以通过信号端VH向输出节点提供第二电平。在下拉节点PD处和第一移位电路12的第二时钟端处均为第一电平时，工作在线性区或饱和区的第七晶体管T7和第八晶体管T8可以通过信号端VH向上拉节点PU提供第二电平。可以看出，下拉子电路分别耦接下拉节点、上拉节点、输出节点和第一移位电路12的第二时钟端，可以在下拉节点处为第一电平时向输出节点提供第二电平，并在下拉节点处和第一移位电路12的第二时钟端处均为第一电平时向上拉节点提供第二电平。第二电容C2可以起到稳定下拉节点PD处的电位的作用。
图3是本公开一个实施例提供的移位寄存器单元中的第一移位电路的电路工作时序图，下面将结合图3介绍图2中的移位寄存器单元Um中的第一移位电路12的工作流程示例。需要说明的是，除特别说明以外，下文均以第一电平均为低电平，第二电平均为高电平为例进行介绍。
参见图2和图3，在第一时刻ta之前和第四时刻td之后的时段内：第五晶体管T5和第八晶体管T8会随着第一时钟信号CK和第二时钟信号CKB的周期更迭而交替开启(开启的状态可以例如是工作在线性区或饱和区的状态)。从而，下拉节点PD的电平可以被保持为低电平，使得第六晶体管T6和第七晶体管T7保持开启，并使上拉节点PU的电平和级联输出端Bm的电平均被保持为高电平，第三晶体管T3和第四晶体管T4保持关闭(关闭的状态可以例如是工作在截止区的状态)。
参见图2和图3，在第一时刻ta与第二时刻tb之间：第一时钟信号CK以及移位寄存器单元Um的输入端Am均为低电平，输入电路11中的第九晶体管T9开启，使得上拉节点PU处的电平转为低电平。此时，第三晶体管T3和第四晶体管T4开启，下拉节点PD与第一时钟信号CK导通，级联输出端Bm与第二时钟信号CKB导通，使得下拉节点PD保持低电平，级联输出端Bm处保持高电平，第六晶体管T6和第七晶体管T7开启，第一电容C1完成充电。
参见图2和图3，在第二时刻tb与第三时刻tc之间：第一时钟信号CK转为高电平，第二时钟信号CKB转为低电平。此时，在第三晶体管T3和第一电容C1的作用下，级联输出端Bm处的电平转为低电平(第一电平)，上拉节点PU处的电平下降至电位更低的低电平(即实现自举)。如此，第三晶体管T3和第四晶体管T4保持开启，第六晶体管T6和第七晶体管T7关闭，与第一时钟信号CK导通的下拉节点PD处转为高电平。
参见图2和图3，在第三时刻tc与第四时刻td之间：第一时钟信号CK转为低电平，第二时钟信号CKB转为高电平，第五晶体管T5开启，与第一时钟信号CK导通的下拉节点PD处转为低电平。从而，第六晶体管T6和第七晶体管T7开启，与信号端VH导通的级联输出端Bm处转为高电平。在此期间，开启的第九晶体管T9将输入端Am与上拉节点PU导通，使得上拉节点PU处转为高电平，第三晶体管T3和第四晶体管T4关闭。由此，第一移位电路12回到第一时刻ta之前的状态，即完成了第一移位电路12复位。
简便起见，第一时刻ta与第二时刻tb之间的时段称为第一移位电路12的输入阶段，第二时刻tb与第三时刻tc之间的时段称为第一移位电路12的输出阶段，第三时刻tc与第四时刻td之间的时段称为第一移位电路12的复位阶段。可以类比推知，在控制信号S1为低电平的情况下，第二时刻tb与第三时刻tc之间的时段同时也是第二移位电路13的输入阶段(第一晶体管T1通过级联输出端Bm向第二移位电路13的上拉节点PU提供低电平)，第三时刻tc与第四时刻td之间的时段同时也是第二移位电路13的输出阶段(与第一时钟信号CK导通的扫描输出端Cm处转为低电平)。如此，可以按照上述时序分别通过第一移位电路12和第二移位电路13完成级联输出和扫描输出。
在此基础之上，下面将通过示例来说明通过控制信号来跳过对应行的扫描输出的可选实现方式。
图4是本公开一个实施例提供的扫描驱动电路的结构示意图。参见图4，该扫描驱动电路包括若干级逐级级联的移位寄存器单元，图4中以逐级级联的移位寄存器单元Um、移位寄存器单元Um+1、移位寄存器单元Um+2和移位寄存器单元Um+3作为示例。扫描驱动电路中任意相邻两级移位寄存器单元之间的级联关系均如上文中所述。在一个示例中，第一级的移位寄存器单元的级联输入端耦接帧起始信号(STV)，扫描驱动电路中除第一级以外的任一级移位寄存器单元的级联输入端耦接上一级移位寄存器单元的级联输出端；奇数级的移位寄存器单元所使用的第一时钟信号CK与第二时钟信号CKB与偶数级的移位寄存器单元所使用的相反。
图5是本公开一个实施例提供的扫描驱动电路的电路时序图。参见图4和图5，如上文所述，移位寄存器单元Um能够在如图5所示的第一时钟信号CK、第二时钟信号CKB和级联输入端Am处的信号的输入下，实现如图5所示的级联输出端Bm和扫描输出端Cm处的信号的输出，其他移位寄存器单元同理。参见图2、图4和图5，控制信号S1在第三时刻tc至第五时刻te之间为高电平(控制信号S1的第二电平)，在其他时段为低电平。因此，在第三时刻tc至第五时刻te之间，每一级移位寄存器单元中级联输出端与第二移位电路13的上拉节点PU之间的耦接都会被断开，使得第二移位电路13的上拉节点PU无法在此时段内转为低电平，继而使得移位寄存器单元Um+1和移位寄存器单元Um+2中的第二移位电路13不会进入上述输入阶段，相应的扫描输出端Cm+1和扫描输出端Cm+2处也不会产生扫描输出(移位寄存器单元Um+3则不受此影响)。如此，跳过移位寄存器单元Um+1和移位寄存器单元Um+2所对应的两个像素行的输出得以实现。此外，第三时刻tc至第五时刻te之间，复位信号S2为低电平(第一电平)，因此每个移位寄存器单元中开启的第二晶体管T2能够通过信号线VH向第二移位电路13的上拉节点PU提供高电平，由此可以帮助稳定此时每个第二移位电路13的上拉节点PU的电位，避免受噪声干扰而引发误输出。
可以看出，对于属于任意正整数的m，如果需要跳过第m+1行的像素行的刷新，则需要在第m行的移位寄存器单元Um进行扫描输出的时段(即扫描输出端Cm为电平的时段，亦即第m行的像素行的数据写入时段)内向控制信号S1提供第二电平(高电平)。反之，如果不需要跳过第m+1行的像素行的刷新，则需要在第m行的移位寄存器单元Um进行扫描输出的时段(即扫描输出端Cm为电平的时段，亦即第m行的像素行的数据写入时段)内向控制信号S1提供第一电平(低电平)。由此可知，上述扫描驱动电路的驱动方法可以包括：向扫描驱动电路中的每个移位寄存器单元提供控制信号；其中，控制信号在每个需要刷新的像素行的上一行所对应的数据写入时段内为第一电平，控制信号在每个需要跳过刷新的像素行的上一行所对应的数据写入时段内为第二电平。此外，如果需要跳过第一行的像素行的刷新，则可以断开帧起始信号与扫描驱动电路之间的耦接和/或在帧起始信号为第一电平的时段内向控制信号S1提供第二电平，还需要在第一行的像素行进行扫描输出的时段内向第二行的像素行所对应的移位寄存器单元的级联输入端提供第一电平(此情况下帧起始信号的输入被遮断，因此需要额外引入信号输入以使除第一级以外的移位寄存器单元能够正常地进行级联输出和扫描输出)。需要跳过包括第一行的连续多行的像素行的刷新的情况可以以此类推。
图6是本公开又一实施例提供的扫描驱动电路的电路时序图。本示例中，控制信号S1包括第一控制信号S11和第二控制信号S12(图6中所示出的第一控制信号S11和第二控制信号S12均为一种示例)。上述驱动方法中，所述向所述扫描驱动电路中的每个所述移位寄存器单元提供所述控制信号，可以包括：向所述扫描驱动电路中的每个级序号为奇数的所述移位寄存器单元提供所述第一控制信号，向所述扫描驱动电路中的每个级序号为偶数的所述移位寄存器单元提供所述第二控制信号；其中，所述第一控制信号和所述第二控制信号在每个需要刷新的像素行所对应的数据写入时段内为第一电平。
应理解的是，在m为奇数时，级序号为奇数的移位寄存器单元进行扫描输出的时段均为第一时钟信号CK为第一电平(低电平)的时段，因此需要跳过奇数行的像素行的刷新时需要向控制信号S1提供第一电平的时段均为第二时钟信号CKB为第一电平(低电平)的时段。可以推知，此时对于级序号为奇数的移位寄存器单元来说，第一时钟信号CK为第一电平(低电平)的时段内控制信号S1是高电平还是低电平均不会产生跳过相应像素行的刷新的效果。因此，本示例中可以向每个级序号为奇数的移位寄存器单元提供第一控制信号S11，其中第一控制信号S11在第一时钟信号CK为第一电平(低电平)的时段内均为高电平，这样可以在不产生跳过相应像素行的刷新的效果的情况下帮助避免这些时段内出现这些移位寄存器单元内的第二移位电路13的上拉节点PU意外转为低电平的情况发生，帮助提升扫描驱动电路的工作稳定性。同理，可以向每个级序号为偶数的移位寄存器单元提供第二控制信号S12，其中第一控制信号S12在每个第二时钟信号CK为第一电平(低电平)的时段内均为高电平，从而帮助避免这些时段内出现这些移位寄存器单元内的第二移位电路13的上拉节点PU意外转为高电平的情况发生，帮助提升扫描驱动电路的工作稳定性。
基于同样的发明构思，上述任意一种移位寄存器单元的驱动方法可以包括：在所述第一移位电路向其第二端提供第一电平时向所述第一控制端提供第二电平，以跳过与所述移位寄存器单元对应的像素行的刷新。应理解的是，上述扫描驱动电路的驱动方法的说明中已经包含了移位寄存器单元的驱动方法的示例，故在此不再赘述。
基于同样的发明构思，本公开实施例提供一种显示装置，该显示装置包括由上述任意一种的阵列基板。本公开实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。例如图7所示的显示装置100，其在显示区域内包括行列设置的子像素单元Px，上述阵列基板可以设置在显示装置100内部，阵列基板在每个子像素单元Px内可以包括像素电路，以实现对每个子像素单元Px的显示灰阶的调节，而阵列基板可以在显示区域外包括至少一个上述任意一种的扫描驱动电路，以向每个像素电路提供其所需要的栅极扫描信号。在一个示例中，显示装置可以通过向扫描驱动电路提供适当的控制信号来实现部分显示画面的刷新，由此可以帮助降低功耗。
以上所述仅为本公开的较佳实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (13)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：
输入电路，所述输入电路的第一端耦接所述移位寄存器单元的级联输入端，所述输入电路还耦接所述移位寄存器单元的第一时钟端，所述输入电路被配置为在所述输入电路的第一端处和所述移位寄存器单元的第一时钟端处均为第一电平时向所述输入电路的第二端提供第一电平；
第一移位电路，所述第一移位电路的第一端耦接所述输入电路的第二端，所述第一移位电路的第二端耦接所述移位寄存器单元的级联输出端，所述第一移位电路的第一时钟端耦接所述移位寄存器单元的第一时钟端，所述第一移位电路的第二时钟端耦接所述移位寄存器单元的第二时钟端；
第二移位电路，所述第二移位电路的第二端耦接所述移位寄存器单元的扫描输出端，所述第二移位电路的第一时钟端耦接所述移位寄存器单元的第二时钟端，所述第一移位电路的第二时钟端耦接所述移位寄存器单元的第一时钟端；
控制电路，所述控制电路分别耦接所述移位寄存器单元的第一控制端、所述第一移位电路的第二端和所述第二移位电路的第一端，所述控制电路被配置为根据所述第一控制端处的信号控制所述第一移位电路的第二端与所述第二移位电路的第一端之间的导通与断开；
其中，所述第一移位电路和所述第二移位电路均被配置为在第一端和第二时钟端处均为第一电平时向第二端提供第一电平。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
复位电路，所述复位电路分别耦接所述第二移位电路的第一端和所述移位寄存器单元的第二控制端，所述复位电路被配置为在所述第二控制端处为第一电平时向所述第二移位电路的第一端提供第二电平。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述控制电路包括第一晶体管，所述复位电路包括第二晶体管，
所述第一晶体管的栅极耦接所述第一控制端，所述第一晶体管的第一极耦接所述第一移位电路的第二端，所述第一晶体管的第二极耦接所述第二移位电路的第一端，
所述第二晶体管的栅极耦接所述移位寄存器单元的第二控制端，所述第二晶体管的第一极耦接提供第二电平的信号端，所述第二晶体管的第二极耦接所述第二移位电路的第一端；
其中，所述第一极和第二极分别是源极和漏极中的一个。
4.根据权利要求1至3中任一项所述的移位寄存器单元，其特征在于，所述第一移位电路与所述第二移位电路具有同样的电路结构，所述第一移位电路包括：
输出子电路，所述输出子电路分别耦接上拉节点、输出节点和所述第一移位电路的第二时钟端，所述输出子电路被配置为在所述上拉节点处为第一电平时将所述输出节点与所述第一移位电路的第二时钟端导通；其中，所述上拉节点耦接所述第一移位电路的第一端，所述输出节点耦接所述第一移位电路的第二端；
下拉控制子电路，所述下拉控制子电路分别耦接所述上拉节点、下拉节点和所述第一移位电路的第一时钟端，所述下拉控制子电路被配置为在所述上拉节点处为第一电平时将所述第一移位电路的第一时钟端与所述下拉节点导通，并在所述第一移位电路的第一时钟端处为第一电平时向所述下拉节点提供第一电平；
下拉子电路，所述下拉子电路分别耦接所述下拉节点、所述上拉节点、所述输出节点和所述第一移位电路的第二时钟端，所述下拉子电路被配置为在所述下拉节点处为第一电平时向所述输出节点提供第二电平，并在所述下拉节点处和所述第一移位电路的第二时钟端处均为第一电平时向所述上拉节点提供第二电平。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述输出子电路包括第三晶体管和第一电容，
所述第三晶体管的栅极耦接所述上拉节点，所述第三晶体管的第一极耦接所述输出节点，所述第三晶体管的第二极耦接第二时钟端，
所述第一电容的第一端耦接所述上拉节点，所述第一电容的第二端耦接所述输出节点；
其中，所述第一极和第二极分别是源极和漏极中的一个。
6.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉控制子电路包括第四晶体管和第五晶体管，
所述第四晶体管的栅极耦接所述上拉节点，所述第四晶体管的第一极耦接所述第一移位电路的第一时钟端，所述第四晶体管的第二极耦接所述下拉节点，
所述第五晶体管的栅极耦接第一时钟端，所述第五晶体管的第一极耦接所述下拉节点，所述第五晶体管的第二极耦接提供第一电平的信号端；
其中，所述第一极和第二极分别是源极和漏极中的一个。
7.根据权利要求4所述的移位寄存器单元，其特征在于，所述下拉子电路包括第六晶体管、第七晶体管、第八晶体管和第二电容，
所述第六晶体管的栅极耦接所述下拉节点，所述第六晶体管的第一极耦接提供第二电平的信号端，所述第六晶体管的第二极耦接所述输出节点，
所述第七晶体管的栅极耦接所述下拉节点，所述第七晶体管的第一极耦接提供第二电平的信号端，所述第七晶体管的第二极耦接所述第八晶体管的第一极，
所述第八晶体管的栅极耦接所述第一移位电路的第二时钟端，所述第八晶体管的第一极耦接所述第七晶体管的第一极，所述第八晶体管的第二极耦接所述上拉节点，
所述第二电容的第一端耦接提供第二电平的信号端，所述第二电容的第二端耦接所述下拉节点；
其中，所述第一极和第二极分别是源极和漏极中的一个。
8.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括第九晶体管，
所述第九晶体管的栅极耦接所述移位寄存器单元的第一时钟端，所述第九晶体管的第一极耦接所述输入电路的第一端，所述第九晶体管的第二极耦接所述输入电路的第二端；
其中，所述第一极和第二极分别是源极和漏极中的一个。
9.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元为如权利要求1至8中任一项所述移位寄存器单元，所述方法包括：
在所述第一移位电路向其第二端提供第一电平时向所述第一控制端提供第二电平，以跳过与所述移位寄存器单元对应的像素行的刷新。
10.一种扫描驱动电路，其特征在于，所述扫描驱动电路包括多级如权利要求1至8中任一项所述的移位寄存器单元，除第一级以外的任一级所述移位寄存器单元的级联输入端耦接上一级所述移位寄存器单元的级联输出端，奇数级的所述移位寄存器单元的第一时钟信号端和偶数级的所述移位寄存器单元的第二时钟信号端连接同一时钟信号，偶数级的所述移位寄存器单元的第一时钟信号端和奇数级的所述移位寄存器单元的第二时钟信号端连接同一时钟信号。
11.一种扫描驱动电路的驱动方法，其特征在于，所述扫描驱动电路为权利要求10所述的扫描驱动电路，所述方法包括：
向所述扫描驱动电路中的每个所述移位寄存器单元的第一控制端提供控制信号；其中，所述控制信号在每个需要刷新的像素行的上一行所对应的数据写入时段内为第一电平，所述控制信号在每个需要跳过刷新的像素行的上一行所对应的数据写入时段内为第二电平。
12.根据权利要求11所述的方法，其特征在于，所述控制信号包括第一控制信号和第二控制信号，所述向所述扫描驱动电路中的每个所述移位寄存器单元提供所述控制信号，包括：
向所述扫描驱动电路中的每个级序号为奇数的所述移位寄存器单元提供所述第一控制信号，向所述扫描驱动电路中的每个级序号为偶数的所述移位寄存器单元提供所述第二控制信号；其中，所述第一控制信号和所述第二控制信号在每个需要刷新的像素行所对应的数据写入时段内为第一电平。
13.一种显示装置，其特征在于，包括如权利要求10所述的扫描驱动电路。
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