CN107622746B - 移位寄存单元、其驱动方法、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存单元、其驱动方法、显示面板及显示装置，包括输出模块、第一驱动器、第二驱动器、第二节点控制模块和第一节点控制模块。第一节点控制模块可以根据第二节点的电压将第一信号端的信号提供给第一节点，或根据第三时钟信号端的信号将输入信号端的信号提供给第一节点，第二节点控制模块可以根据第一节点的电位及时的控制第二节点的电位，因此可以避免输出模块内部发生竞争，从而使电路输出稳定，且可以避免由于输出模块内部发生竞争导致的功耗较大的问题。

Description

移位寄存单元、其驱动方法、显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存单元、其驱动方法、显示面板及显示装置。

背景技术

随着显示屏的不断发展，消费群众对显示屏稳定性的要求也越来越高。显示屏的稳定性很大程度体现在栅极驱动电路以及组成栅极驱动电路的移位寄存单元上。

目前，移位寄存单元多采用5T2C的结构(即包括5个开关晶体管及2个电容)。如图1a所示，图1a为现有技术提供的一种移位寄存单元的结构示意图；第一开关晶体管M1至第五开关晶体管M5均为P型薄膜晶体管。如图1b所示的电路时序图，图1b为图1a所示的移位寄存单元对应的电路时序图；当第二时钟信号端CKB由高电平信号变为低电平信号的瞬间，第一节点N1和第二节点N2的电位均为低电平，第四开关晶体管M4和第五开关晶体管M5同时导通，此时会产生短路电流，一方面增加了功耗，另一方面也可能由于节点电位竞争导致输出异常，从而造成移位寄存单元不稳定。

发明内容

本发明实施例提供一种移位寄存单元、其驱动方法、显示面板及显示装置，用以解决现有技术中存在电路输出不稳定的问题。

本发明实施例提供的一种移位寄存单元，包括：

具有第一节点和第二节点的输出模块，所述输出模块被设置为根据施加到所述第一节点和所述第二节点的电压将第一信号端或第二时钟信号端的信号提供给输出端；

第一驱动器，被设置为根据第一时钟信号端的信号将输入信号端的信号提供给所述第一节点；

第二驱动器，被设置为根据第三时钟信号端的信号将第二信号端的信号提供给所述第二节点；

第一节点控制模块，被设置为根据所述第二节点的电压将所述第一信号端的信号提供给所述第一节点，或根据所述第三时钟信号端的信号将所述输入信号端的信号提供给所述第一节点；

第二节点控制模块，被设置为根据所述第一节点的电压将所述第一信号端的信号提供给所述第二节点。

相应地，本发明实施例还提供了一种显示面板，包括级联的多个本发明实施例提供的上述移位寄存单元；

除最后一级移位寄存单元之外，其余每一极移位寄存单元的输出端与其下一级移位寄存单元的输入信号端连接。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种显示面板。

相应地，本发明实施例还提供了一种驱动上述移位寄存单元的驱动方法，包括：

第一阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端和所述第三时钟信号端提供第二电平信号，所述输出端输出所述第二电平信号；

第二阶段，向所述第二时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第三时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第一电平信号；

第三阶段，向所述第三时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第二时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第二电平信号；

第四阶段，向所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端、第三时钟信号端和所述输入信号端提供第二电平信号，所述输出端输出第二电平信号；

第五阶段，向所述第二时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第三时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第二电平信号；

第六阶段，向所述第三时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第二时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第二电平信号。

本发明有益效果如下：

本发明实施例提供的移位寄存单元、其驱动方法、显示面板及显示装置，包括具根据施加到第一节点和第二节点的电压将第一信号端或第二时钟信号端的信号提供给输出端的输出模块，根据第一时钟信号端的信号将输入信号端的信号提供给第一节点的第一驱动器，根据第三时钟信号端的信号将第二信号端的信号提供给第二节点的第二驱动器，根据第一节点的电压将第一信号端的信号提供给第二节点的第二节点控制模块，根据第二节点的电压将第一信号端的信号提供给第一节点，或根据第三时钟信号端的信号将输入信号端的信号提供给第一节点的第一节点控制模块。由于第二节点控制模块可以根据第一节点的电位及时的控制第二节点的电位，因此可以避免输出模块内部发生竞争，从而使电路输出稳定，且可以避免由于输出模块内部发生竞争导致的功耗较大的问题。

附图说明

图1a为现有技术提供的一种移位寄存单元的结构示意图；

图1b为图1a所示的移位寄存单元对应的电路时序图；

图2a为本发明实施例提供的一种移位寄存单元的结构示意图；

图2b为本发明实施例提供的另一种移位寄存单元的结构示意图；

图3为本发明实施例提供的又一种移位寄存单元的结构示意图；

图4为本发明实施例提供的又一种移位寄存单元的结构示意图；

图5为本发明实施例提供的又一种移位寄存单元的结构示意图；

图6为本发明实施例提供的又一种移位寄存单元的结构示意图；

图7为本发明实施例提供的又一种移位寄存单元的结构示意图；

图8为本发明实施例提供的又一种移位寄存单元的结构示意图；

图9为本发明实施例提供的移位寄存单元对应的一种输入输出时序图；

图10为本发明实施例提供的移位寄存单元对应的另一种输入输出时序图；

图11为本发明实施例提供的移位寄存单元的驱动方法的流程图；

图12为本发明实施例提供的一种显示面板的结构示意图；

图13为本发明实施例提供的另一种显示面板的结构示意图；

图14为本发明实施例提供的显示装置的一种结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

本发明实施例提供的一种移位寄存单元，如图2a和图2b所示，图2a为本发明实施例提供的一种移位寄存单元的结构示意图，图2b为本发明实施例提供的另一种移位寄存单元的结构示意图；包括：

具有第一节点N1和第二节点N2的输出模块5，输出模块5被设置为根据施加到第一节点N1和第二节点N2的电压将第一信号端V1或第二时钟信号端CK2的信号提供给输出端OUT；

第一驱动器1，被设置为根据第一时钟信号端CK1的信号将输入信号端IN的信号提供给第一节点N1；

第二驱动器2，被设置为根据第三时钟信号端CK3的信号将第二信号端V2的信号提供给第二节点N2；

第二节点控制模块4，被设置为根据第一节点N1的电压将第一信号端V1的信号提供给第二节点N2；

如图2a所示，第一节点控制模块3，被设置为根据第二节点N2的电压将第一信号端V1的信号提供给第一节点N1；或如图2b所示，第一节点控制模块3，被设置为根据第三时钟信号端CK3的信号将输入信号端IN的信号提供给第一节点N1。

本发明实施例提供的移位寄存单元，包括具根据施加到第一节点和第二节点的电压将第一信号端或第二时钟信号端的信号提供给输出端的输出模块，根据第一时钟信号端的信号将输入信号端的信号提供给第一节点的第一驱动器，根据第三时钟信号端的信号将第二信号端的信号提供给第二节点的第二驱动器，根据第一节点的电压将第一信号端的信号提供给第二节点的第二节点控制模块，根据第二节点的电压将第一信号端的信号提供给第一节点，或根据第三时钟信号端的信号将输入信号端的信号提供给第一节点的第一节点控制模块。由于第二节点控制模块可以根据第一节点的电位及时的控制第二节点的电位，因此可以避免输出模块内部发生竞争，从而使电路输出稳定，且可以避免由于输出模块内部发生竞争导致的功耗较大的问题。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

可选地，在本发明实施例提供的移位寄存单元中，如图3至图8所示，图3为本发明实施例提供的又一种移位寄存单元的结构示意图；图4为本发明实施例提供的又一种移位寄存单元的结构示意图；图5为本发明实施例提供的又一种移位寄存单元的结构示意图；图6为本发明实施例提供的又一种移位寄存单元的结构示意图；图7为本发明实施例提供的又一种移位寄存单元的结构示意图；图8为本发明实施例提供的又一种移位寄存单元的结构示意图；

第一驱动器1包括：第一晶体管T1；其中，

第一晶体管T1的栅极与第一时钟信号端CK1连接，第一晶体管T1的第一极与输入信号端IN连接，第一晶体管T1的第二极与第一节点N1连接。

具体地，当第一晶体管在第一时钟信号端的控制下导通时，将输入信号端的信号提供给第一节点，对第一节点的电压进行控制。

以上仅是举例说明移位寄存单元中第一驱动器的具体结构，在具体实施时，第一驱动器的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元中，如图3至图8所示，第二驱动器2包括：第二晶体管T2；其中，

第二晶体管T2的栅极与第三时钟信号端CK3连接，第二晶体管T2的第一极与第二信号端V2连接，第二晶体管T2的第二极与第二节点N2连接。

具体地，当第二晶体管在第三时钟信号端的控制下导通时，将第二信号端的信号提供给第二节点，对第二节点的电压进行控制。

以上仅是举例说明移位寄存单元中第二驱动器的具体结构，在具体实施时，第二驱动器的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元中，如图3至图5所示，第一节点控制模块3包括：第三晶体管T3；其中，

第三晶体管T3的栅极与第二节点N2连接，第三晶体管T3的第一极与第一信号端V1连接，第三晶体管T3的第二极与第一节点N1连接。

具体地，当第三晶体管在第二节点的控制下导通时，将第一信号端的信号提供给第一节点，对第一节点的电压进行控制。

或者，可选地，在本发明实施例提供的移位寄存单元中，如图6至图8所示，第一节点控制模块3包括：第三晶体管T3；其中，

第三晶体管T3的栅极与第三时钟信号端CK3连接，第三晶体管T3的第一极与输入信号端IN连接，第三晶体管的第二极与第一节点N1连接。

具体地，当第三晶体管在第三时钟信号端的控制下导通时，将输入信号端的信号提供给第一节点，对第一节点的电压进行控制。

以上仅是举例说明移位寄存单元中第一节点控制模块的具体结构，在具体实施时，第一节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元中，如图3至图8所示，第二节点控制模块4包括：第四晶体管T4；其中，

第四晶体管T4的栅极与第一节点N1连接，第四晶体管T2的第一极与第一信号端V1连接，第四晶体管T2的第二极与第二节点N2连接。

具体地，当第四晶体管在第一节点的控制下导通时，将第一信号端的信号提供给第二节点，对第二节点的电压进行控制。

以上仅是举例说明移位寄存单元中第二节点控制模块的具体结构，在具体实施时，第二节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元中，如图3至图8所示，输出模块5包括：第六晶体管T6、第七晶体管T7、第一电容C2和第二电容C2；其中，

第六晶体管T6的栅极与第二节点N2连接，第六晶体管T6的第一极与第一信号端V1连接，第六晶体管T6的第二极与输出端OUT连接；

第七晶体管T7的栅极与第一节点N1连接，第七晶体管T7的第一极与第二时钟信号端CK2连接，第七晶体管T7的第二极与输出端OUT连接；

第一电容C1一端与第七晶体管T7的栅极连接，另一端与输出端OUT连接；

第二电容C2一端与第二节点N2连接，另一端与第一信号端V1连接。

具体地，当第七晶体管在第一节点的控制下导通时，将第二时钟信号端的信号提供给输出端，当第六晶体管在第二节点的控制下导通时，将第一信号端的信号提供给输出端。第二电容在第一节点处于浮接状态(floating)时维持第一节点电位稳定，第一电容在第二节点处于浮接状态(floating)时维持第二节点电位稳定。

以上仅是举例说明移位寄存单元中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元中，如图4、图5、图7和图8所示，还包括：处于导通状态的第五晶体管T5；第七晶体管T7的栅极通过第五晶体管T5与第一节点N1连接。

具体地，第七晶体管的栅极通过导通的第五晶体管与第一节点连接，可以防第一晶体管的漏电流影响第七晶体管的栅极电位，从而进一步提升移位寄存单元的电路稳定性。

可选地，在本发明实施例提供的移位寄存单元中，如图4、图5、图7和图8所示，第五晶体管T5的栅极与第二信号端V2连接，第五晶体管T5的第一极与第一节点N1连接，第五晶体管T5的第二极与第七晶体管T7的栅极连接。

可选地，在本发明实施例提供的移位寄存单元中，如图4、图5、图7和图8所示，还包括：复位模块6；其中，

复位模块6用于在复位控制端GAS的控制下将第一信号端V1的信号分别提供给第一节点N1和第二节点N2，以及在复位控制端GAS的控制下将第二信号端V2的信号提供给输出端OUT。

可选地，在本发明实施例提供的移位寄存单元中，如图4、图5、图7和图8所示，复位模块6包括：第八晶体管T8、第九晶体管T9和第十晶体管T10；其中，

第八晶体管T8的栅极与复位控制端GAS连接，第八晶体管T8的第一极第一信号端V1连接，第八晶体管T8的第二极与第一节点N1连接；

第九晶体管T9的栅极与复位控制端GAS连接，第九晶体管T9的第一极第一信号端V1连接，第九晶体管T9的第二极与第二节点N2连接；

第十晶体管T10的栅极与复位控制端GAS连接，第十晶体管T10的第一极与第二信号端V2连接，第十晶体管T10的第二极与输出端OUT连接。

这样，在移位寄存单元输出一个周期的扫描信号后，向移位寄存单元的复位控制端GAS输入复位信号，以对该移位寄存单元的第一节点、第二节点和输出端的电位进行复位，并将与移位寄存单元相连的栅极线和像素单元中存储电容的电荷释放掉，以避免迟滞效应的影响。

具体地，为了制作工艺统一，在本发明实施例提供的移位寄存单元，如图3、图4、图6和图7所示，所有晶体管均为P型晶体管。或者，如图5和图8所示，所有晶体管均为N型晶体管。

具体地，在本发明实施例提供的以为寄存单元中，N型晶体管在高电位信号作用下导通，在低电位信号作用下截止；P型晶体管在低电位信号作用下导通，在高电位信号作用下截止。

具体地，在本发明实施例提供的移位寄存单元中，晶体管的第一极可以为源极，第二极为漏极，或者晶体管的第一极可以为漏极，第二极为源极，在此不作具体区分。

需要说明的是，在本发明实施例提供的移位寄存单元中，当所有晶体管均为P型晶体管时，第一信号端的信号为高电位信号，第二信号端的信号为低电位信号；当所有晶体管均为N型晶体管时，第一信号端的信号为低电位信号，第二信号端的信号为高电位信号。

具体地，在本发明实施例提供的移位寄存单元中，从降低漏电流的角度考虑，任意晶体管均可以设置为双栅结构，在此不作限定。

下面结合电路时序图对本发明实施例提供的移位寄存单元的工作过程作以描述。下述描述中以1表示高电位，0表示低电位。需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。

实例一

以图3和图4所示的移位寄存单元为例，移位寄存单元中所有的晶体管均为P型晶体管，对应的输入输出时序如图9所示，图9为本发明实施例提供的移位寄存单元对应的一种输入输出时序图；具体地，选取如图9所示的时序图中的P1、P2、P3、P4、P5和P6六个阶段。

在P1阶段，IN＝0，CK1＝0，CK2＝1，CK3＝1。

由于CK3＝1，第二晶体管T2截止。由于CK1＝0，第一晶体管T1导通。第一节点N1的电位为低电位，第七晶体管T7和第四晶体管T4导通。第一信号端V1的高电位信号通过导通的第四晶体管T4传输给第二节点N2，第二节点N2的电位为高电位，第三晶体管T3和第六晶体管T6截止。第二时钟信号端CK2的高电位信号通过导通的第七晶体管T7传输至输出端OUT，输出端OUT的电位为高电位。

在P2阶段，IN＝1，CK1＝1，CK2＝0，CK3＝1。

由于CK3＝1，第二晶体管T2截止。由于CK1＝1，第一晶体管T1截止。在第一电容C1的作用下，第一节点N1的电位仍为低电位，第七晶体管T7和第四晶体管T4导通。第一信号端V1的高电位信号通过导通的第四晶体管T4传输给第二节点N2，第二节点N2的电位为高电位，第三晶体管T3和第六晶体管T6截止。第二时钟信号端CK2的低电位信号通过导通的第七晶体管T7传输至输出端OUT，输出端OUT的电位为高电位。另外，由于第二时钟信号端CK2的电位由上一阶段的高电位变为本阶段的低电位，根据第一电容C1的自举作用，第一节点N1的电位在本阶段被进一步拉低，保证第七晶体管T7能够被完全打开。

值得注意的是，本阶段中，在第一节点N1拉低的同时，第四晶体管T4立刻导通向第二节点N2提供高电位信号以立刻关闭第六晶体管T6，因此输出端OUT输出稳定，避免了现有技术中存在的由于第二节点N2没有被及时拉高导致第六晶体管T6和第七晶体管T7同时导通造成的竞争风险的问题。

在P3阶段，IN＝1，CK1＝1，CK2＝1，CK3＝0。

由于CK1＝0，第一晶体管T1截止。由于CK3＝0，第二晶体管T2导通。第二信号端V2的低电位信号通过导通的第二晶体管T2传输至第二节点N2，第二节点N2的电位为低电位，第三晶体管T3和第六晶体管T6导通。第一信号端V1的高电位信号通过导通的第三晶体管T3传输至第一节点N1，第一节点N1的电位变为高电位，第七晶体管T7和第四晶体管T4截止。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

在P4阶段，IN＝1，CK1＝0，CK2＝1，CK3＝1。

由于CK3＝1，第二晶体管T2截止。由于CK1＝0，第一晶体管T1导通。第一节点N1的电位为高电位，第七晶体管T7和第四晶体管T4截止。在第二电容C2的作用下，第二节点N2的电位保持低电位，第三晶体管T3和第六晶体管T6导通。第一信号端V1的高电位信号通过导通的第三晶体管T3传输至第一节点N1，进一步保证第一节点N1的电位为高电位，第七晶体管T7和第四晶体管T4截止。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

在P5阶段，IN＝1，CK1＝1，CK2＝0，CK3＝1。

由于CK3＝1，第二晶体管T2截止。由于CK1＝1，第一晶体管T1截止。在第二电容C2的作用下，第二节点N2的电位仍保持低电位，第三晶体管T3和第六晶体管T6导通。第一信号端V1的高电位信号通过导通的第三晶体管T3传输至第一节点N1，第一节点N1的电位为高电位，第七晶体管T7和第四晶体管T4截止。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

在P6阶段，IN＝1，CK1＝1，CK2＝1，CK3＝0。

由于CK1＝0，第一晶体管T1截止。由于CK3＝0，第二晶体管T2导通。第二信号端V2的低电位信号通过导通的第二晶体管T2传输至第二节点N2，第二节点N2的电位为低电位，第三晶体管T3和第六晶体管T6导通。第一信号端V1的高电位信号通过导通的第三晶体管T3传输至第一节点N1，第一节点N1的电位为高电位，第七晶体管T7和第四晶体管T4截止。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

之后，移位寄存单元一直重复P4～P6阶段，直到在下一帧时输入信号端的信号变为低电位信号。该移位寄存单元在输出端输出低电位信号时，第一节点能够及时拉高第二节点，因此不存在节点电位竞争问题，增强了电路的稳定性。并且在重复P4～P6阶段时，每1/3个时钟周期就对第一节点写高，第二节点写低，其它时间通过电容保持节点电位，保持输出波形的稳定。另外，上述移位寄存单元，所采用的晶体管数量较少，从而占版图面积较少，有利于窄边框设计。

需要说明的是，在图4所示的移位寄存单元中，第五晶体管一直处于导通状态，相当于导线的功能，但是与导线相比，导通的第五晶体管可以防止漏电流对第一节点的影响。

实例二

以图6和图7所示的移位寄存单元为例，移位寄存单元中所有的晶体管均为P型晶体管，对应的输入输出时序如图9所示，图9为本发明实施例提供的移位寄存单元对应的一种输入输出时序图；具体地，选取如图9所示的时序图中的P1、P2、P3、P4、P5和P6六个阶段。

在P1阶段，IN＝0，CK1＝0，CK2＝1，CK3＝1。

由于CK3＝1，第二晶体管T2和第三晶体管T3截止。由于CK1＝0，第一晶体管T1导通。第一节点N1的电位为低电位，第七晶体管T7和第四晶体管T4导通。第一信号端V1的高电位信号通过导通的第四晶体管T4传输给第二节点N2，第二节点N2的电位为高电位，第六晶体管T6截止。第二时钟信号端CK2的高电位信号通过导通的第七晶体管T7传输至输出端OUT，输出端OUT的电位为高电位。

在P2阶段，IN＝1，CK1＝1，CK2＝0，CK3＝1。

由于CK3＝1，第二晶体管T2和第三晶体管T3截止。由于CK1＝1，第一晶体管T1截止。在第一电容C1的作用下，第一节点N1的电位仍为低电位，第七晶体管T7和第四晶体管T4导通。第一信号端V1的高电位信号通过导通的第四晶体管T4传输给第二节点N2，第二节点N2的电位为高电位，第六晶体管T6截止。第二时钟信号端CK2的低电位信号通过导通的第七晶体管T7传输至输出端OUT，输出端OUT的电位为高电位。另外，由于第二时钟信号端CK2的电位由上一阶段的高电位变为本阶段的低电位，根据第一电容C1的自举作用，第一节点N1的电位在本阶段被进一步拉低，保证第七晶体管T7能够被完全打开。

值得注意的是，本阶段中，在第一节点N1拉低的同时，第四晶体管T4立刻导通向第二节点N2提供高电位信号以立刻关闭第六晶体管T6，因此输出端OUT输出稳定，避免了现有技术中存在的由于第二节点N2没有被及时拉高导致第六晶体管T6和第七晶体管T7同时导通造成的竞争风险的问题。

在P3阶段，IN＝1，CK1＝1，CK2＝1，CK3＝0。

由于CK1＝0，第一晶体管T1截止。由于CK3＝0，第二晶体管T2和第三晶体管T3导通。第二信号端V2的低电位信号通过导通的第二晶体管T2传输至第二节点N2，第二节点N2的电位为低电位，第六晶体管T6导通。第一信号端V1的高电位信号通过导通的第三晶体管T3传输至第一节点N1，第一节点N1的电位变为高电位，第七晶体管T7和第四晶体管T4截止。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

在P4阶段，IN＝1，CK1＝0，CK2＝1，CK3＝1。

由于CK3＝1，第三晶体管T3和第二晶体管T2截止。由于CK1＝0，第一晶体管T1导通。第一节点N1的电位为高电位，第七晶体管T7和第四晶体管T4截止。在第二电容C2的作用下，第二节点N2的电位保持低电位，第六晶体管T6导通。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

在P5阶段，IN＝1，CK1＝1，CK2＝0，CK3＝1。

由于CK3＝1，第三晶体管T3和第二晶体管T2截止。由于CK1＝1，第一晶体管T1截止。在第二电容C2的作用下，第二节点N2的电位仍保持低电位，第六晶体管T6导通。在第一电容C1的作用下第一节点N1的电位仍保持高电位，第七晶体管T7和第四晶体管T4截止。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

在P6阶段，IN＝1，CK1＝1，CK2＝1，CK3＝0。

由于CK1＝0，第一晶体管T1截止。由于CK3＝0，第三晶体管T3和第二晶体管T2导通。第二信号端V2的低电位信号通过导通的第二晶体管T2传输至第二节点N2，第二节点N2的电位为低电位，第六晶体管T6导通。第一信号端V1的高电位信号通过导通的第三晶体管T3传输至第一节点N1，第一节点N1的电位为高电位，第七晶体管T7和第四晶体管T4截止。第一信号端V1的高电位信号通过导通的第六晶体管T6传输至输出端OUT，输出端OUT的电位为高电位。

之后，移位寄存单元一直重复P4～P6阶段，直到在下一帧时输入信号端的信号变为低电位信号。该移位寄存单元在输出端输出低电位信号时，第一节点能够及时拉高第二节点，因此不存在节点电位竞争问题，增强了电路的稳定性。并且在重复P4～P6阶段时，每1/3个时钟周期就对第一节点写高，第二节点写低，其它时间通过电容保持节点电位，保持输出波形的稳定。另外，上述移位寄存单元，所采用的晶体管数量较少，从而占版图面积较少，有利于窄边框设计。

需要说明的是，在图7所示的移位寄存单元中，第五晶体管一直处于导通状态，相当于导线的功能，但是与导线相比，导通的第五晶体管可以防止漏电流对第一节点的影响。

实例二中，当CK3＝0时，第三晶体管和第二晶体管同时导通，同时给第一节点拉高，第二节点拉低，与实例一中，第三时钟信号端控制第二晶体管导通后第二节点拉低，第二节点拉低后控制第三晶体管导通，然后第一节点拉高。因此，实例二中第一节点拉高的速度快比实例一快。

实例三

以图5和图8所示的移位寄存单元为例，移位寄存单元中所有的晶体管均为N型晶体管，对应的输入输出时序如图10所示，图10为本发明实施例提供的移位寄存单元对应的另一种输入输出时序图；具体地，选取如图10所示的时序图中的P1、P2、P3、P4、P5、P6和P7七个阶段。

在P1阶段，IN＝1，CK1＝1，CK2＝0，CK3＝0。

第一节点N1的电位为高电位，第二节点N2的电位为低电位，输出端OUT的电位为低电位。

在P2阶段，IN＝0，CK1＝0，CK2＝1，CK3＝0。

第一节点N1的电位被进一步拉高，第二节点N2的电位为低电位，输出端OUT的电位为高电位。

在P3阶段，IN＝0，CK1＝0，CK2＝0，CK3＝1。

第一节点N1的电位为低电位，第二节点N2的电位为高电位，输出端OUT的电位为低电位。

在P4阶段，IN＝0，CK1＝1，CK2＝0，CK3＝0。

第一节点N1的电位为低电位，第二节点N2的电位为高电位，输出端OUT的电位为低电位。

在P5阶段，IN＝0，CK1＝0，CK2＝1，CK3＝0。

第一节点N1的电位为低电位，第二节点N2的电位为高电位，输出端OUT的电位为低电位。

在P6阶段，IN＝0，CK1＝0，CK2＝0，CK3＝1。

第一节点N1的电位为低电位，第二节点N2的电位为高电位，输出端OUT的电位为低电位。

在P1～P6阶段，GAS＝0，第八晶体管T8、第九晶体管T9和第十晶体管T10截止。图5所示的移位寄存单元中第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的工作状态与实例一相同，图8所示的移位寄存单元中第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7的工作状态与实例二相同，在此不作赘述。

在P7阶段，即在移位寄存单元输出一个周期的扫描信号后，GAS＝1。

第八晶体管T8、第九晶体管T9和第十晶体管T10导通。第一信号端V1的低电位信号通过导通的第八晶体管T8传输至第一节点N1，第一节点N1的电位为低电位。第一信号端V1的低电位信号通过导通的第九晶体管T9传输至第二节点N2，第二节点N2的电位为低电位。第二信号端V2的高电位信号通过导通的第十晶体管T10传输至输出端OUT，输出端OUT的电位为高电位，从而将与移位寄存单元相连的栅极线和像素单元中存储电容的电荷释放掉，以避免迟滞效应的影响。

基于同一发明构思，本发明实施例还提供了一种驱动上述移位寄存单元的驱动方法，由于该驱动方法解决问题的原理与前述一种移位寄存单元相似，因此该驱动方法的实施可以参见前述移位寄存单元的实施，重复之处不再赘述。

具体地，在本发明实施例提供的驱动方法中，如图11所示，图11为本发明实施例提供的移位寄存单元的驱动方法的流程图；包括：

S1101、第一阶段，向输入信号端和第一时钟信号端提供第一电平信号，向第二时钟信号端和第三时钟信号端提供第二电平信号，输出端输出第二电平信号；

S1102、第二阶段，向第二时钟信号端提供第一电平信号，向第一时钟信号端、第三时钟信号端和输入信号端提供第二电平信号，输出端输出第一电平信号；

S1103、第三阶段，向第三时钟信号端提供第一电平信号，向第一时钟信号端、第二时钟信号端和输入信号端提供第二电平信号，输出端输出第二电平信号；

S1104、第四阶段，向第一时钟信号端提供第一电平信号，向第二时钟信号端、第三时钟信号端和输入信号端提供第二电平信号，输出端输出第二电平信号；

S1105、第五阶段，向第二时钟信号端提供第一电平信号，向第一时钟信号端、第三时钟信号端和输入信号端提供第二电平信号，输出端输出第二电平信号；

S1106、第六阶段，向第三时钟信号端提供第一电平信号，向第一时钟信号端、第二时钟信号端和输入信号端提供第二电平信号，输出端输出第二电平信号。

具体地，本发明实施例提供的驱动方法中，当所有晶体管均为P型晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号。当所有晶体管均为N型晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号。

基于同一发明构思，本发明实施例还提供了一种显示面板，如图12所示，图12为本发明实施例提供的一种显示面板的构示意图；包括级联的N个本发明实施例提供的移位寄存单元：VSR1～VSRN；N为整数，

除了最后一级移位寄存单元VSRN之外，每一级移位寄存单元VSRn的输出端OUT与其下一级移位寄存单元VSRn+1的输入端IN连接；

第一级移位寄存单元VSR1的输入端IN用于接收开始信号STV。

可选地，在本发明实施例提供的显示面板中，还包括第一时钟信号线ck1、第二时钟信号线ck2、第三时钟信号线ck3、第一电源线v1和第二电源线v2；

第3n+1级移位寄存单元的第一时钟信号端CK1、第3n+2级移位寄存单元的第二时钟信号端CK2以及第3n+3级移位寄存单元的第三时钟信号端CK3与第一时钟信号线ck1连接；

第3n+1级移位寄存单元的第二时钟信号端CK2、第3n+2级移位寄存单元的第三时钟信号端CK3以及第3n+3级移位寄存单元的第一时钟信号端CK1与第二时钟信号线ck2连接；

第3n+1级移位寄存单元的第三时钟信号端CK3、第3n+2级移位寄存单元的第一时钟信号端CK1以及第3n+3级移位寄存单元的第二时钟信号端CK2与第三时钟信号线ck3连接；

所有移位寄存单元的第一信号端V1均与第一电源线v1连接；

所有移位寄存单元的第二信号端V2均与第二电源线v2连接；

其中n为整数，n＝0、1、2、3、4、…。

具体地，在本发明实施例提供的显示面板中，各级移位寄存单元可以向显示面板的各行栅线提供扫描信号，当然，当显示面板为有机发光显示面板时，各级移位寄存单元可以向对应行的像素提供发光控制信号，在此不作限定。

可选地，在本发明实施例提供的显示面板中，如图13所示，图13为本发明实施例提供的另一种显示面板的构示意图；当移位寄存单元中包括有复位模块时，显示面板还包括复位控制线gas；

所有移位寄存单元的复位控制端GAS均与复位控制线gas连接。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种显示面板。如图14所示，该显示装置可以为手机，当然也可以为平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示面板的实施例，重复之处不再赘述。

本发明实施例提供的移位寄存单元、其驱动方法、显示面板及显示装置，包括具根据施加到第一节点和第二节点的电压将第一信号端或第二时钟信号端的信号提供给输出端的输出模块，根据第一时钟信号端的信号将输入信号端的信号提供给第一节点的第一驱动器，根据第三时钟信号端的信号将第二信号端的信号提供给第二节点的第二驱动器，根据第一节点的电压将第一信号端的信号提供给第二节点的第二节点控制模块，根据第二节点的电压将第一信号端的信号提供给第一节点，或根据第三时钟信号端的信号将输入信号端的信号提供给第一节点的第一节点控制模块。由于第二节点控制模块可以根据第一节点的电位及时的控制第二节点的电位，因此可以避免输出模块内部发生竞争，从而使电路输出稳定，且可以避免由于输出模块内部发生竞争导致的功耗较大的问题。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种移位寄存单元，其特征在于，包括：

具有第一节点和第二节点的输出模块，所述输出模块被设置为根据施加到所述第一节点和所述第二节点的电压将第一信号端或第二时钟信号端的信号提供给输出端；

第一驱动器，被设置为根据第一时钟信号端的信号将输入信号端的信号提供给所述第一节点；

第二驱动器，被设置为根据第三时钟信号端的信号将第二信号端的信号提供给所述第二节点；

第一节点控制模块，被设置为根据所述第二节点的电压将所述第一信号端的信号提供给所述第一节点，或根据所述第三时钟信号端的信号将所述输入信号端的信号提供给所述第一节点；

第二节点控制模块，被设置为根据所述第一节点的电压将所述第一信号端的信号提供给所述第二节点；

所述第二节点控制模块包括：第四晶体管；其中，所述第四晶体管的栅极与所述第一节点连接，所述第四晶体管的第一极与所述第一信号端连接，所述第四晶体管的第二极与所述第二节点连接；

所述第一时钟信号端、所述第二时钟信号端以及所述第三时钟信号端依次交替输出时钟信号。

2.如权利要求1所述的移位寄存单元，其特征在于，所述第一驱动器包括：第一晶体管；其中，

所述第一晶体管的栅极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述输入信号端连接，所述第一晶体管的第二极与所述第一节点连接。

3.如权利要求1所述的移位寄存单元，其特征在于，所述第二驱动器包括：第二晶体管；其中，

所述第二晶体管的栅极与所述第三时钟信号端连接，所述第二晶体管的第一极与所述第二信号端连接，所述第二晶体管的第二极与所述第二节点连接。

4.如权利要求1所述的移位寄存单元，其特征在于，所述第一节点控制模块包括：第三晶体管；其中，

所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与所述第一信号端连接，所述第三晶体管的第二极与所述第一节点连接；或者，

所述第三晶体管的栅极与所述第三时钟信号端连接，所述第三晶体管的第一极与所述输入信号端连接，所述第三晶体管的第二极与所述第一节点连接。

5.如权利要求1所述的移位寄存单元，其特征在于，所述输出模块包括：第六晶体管、第七晶体管、第一电容和第二电容；其中，

所述第六晶体管的栅极与所述第二节点连接，所述第六晶体管的第一极与所述第一信号端连接，所述第六晶体管的第二极与所述输出端连接；

所述第七晶体管的栅极与所述第一节点连接，所述第七晶体管的第一极与所述第二时钟信号端连接，所述第七晶体管的第二极与所述输出端连接；

所述第一电容一端与所述第七晶体管的栅极连接，另一端与所述输出端连接；

所述第二电容一端与所述第二节点连接，另一端与所述第一信号端连接。

6.如权利要求5所述的移位寄存单元，其特征在于，还包括：处于导通状态的第五晶体管；所述第七晶体管的栅极通过所述第五晶体管与所述第一节点连接。

7.如权利要求6所述的移位寄存单元，其特征在于，所述第五晶体管的栅极与所述第二信号端连接，所述第五晶体管的第一极与所述第一节点连接，所述第五晶体管的第二极与所述第七晶体管的栅极连接。

8.如权利要求1-7任一项所述的移位寄存单元，其特征在于，还包括：复位模块；其中，

所述复位模块用于在复位控制端的控制下将所述第一信号端的信号分别提供给所述第一节点和所述第二节点，以及在所述复位控制端的控制下将所述第二信号端的信号提供给所述输出端。

9.如权利要求8所述的移位寄存单元，其特征在于，所述复位模块包括：第八晶体管、第九晶体管和第十晶体管；其中，

所述第八晶体管的栅极与所述复位控制端连接，所述第八晶体管的第一极所述第一信号端连接，所述第八晶体管的第二极与所述第一节点连接；

所述第九晶体管的栅极与所述复位控制端连接，所述第九晶体管的第一极所述第一信号端连接，所述第九晶体管的第二极与所述第二节点连接；

所述第十晶体管的栅极与所述复位控制端连接，所述第十晶体管的第一极与所述第二信号端连接，所述第十晶体管的第二极与所述输出端连接。

10.如权利要求2-7任一项所述的移位寄存单元，其特征在于，所有晶体管均为P型晶体管，或所有晶体管均为N型晶体管。

11.一种显示面板，其特征在于，包括级联的多个如权利要求1-10任一项所述的移位寄存单元；

除最后一级移位寄存单元之外，其余每一极移位寄存单元的输出端与其下一级移位寄存单元的输入信号端连接。

12.如权利要求11所述的显示面板，其特征在于，还包括第一时钟信号线、第二时钟信号线、第三时钟信号线、第一电源线和第二电源线；

第3n+1级移位寄存单元的第一时钟信号端、第3n+2级移位寄存单元的第二时钟信号端以及第3n+3级移位寄存单元的第三时钟信号端与所述第一时钟信号线连接；

第3n+1级移位寄存单元的第二时钟信号端、第3n+2级移位寄存单元的第三时钟信号端以及第3n+3级移位寄存单元的第一时钟信号端与所述第二时钟信号线连接；

第3n+1级移位寄存单元的第三时钟信号端、第3n+2级移位寄存单元的第一时钟信号端以及第3n+3级移位寄存单元的第二时钟信号端与所述第三时钟信号线连接；

所有移位寄存单元的第一信号端均与所述第一电源线连接；

所有移位寄存单元的第二信号端均与所述第二电源线连接；

其中n为整数，n＝0、1、2、3、4、…。

13.如权利要求11或12所述的显示面板，其特征在于，当所述移位寄存单元中包括有所述复位模块时，所述显示面板还包括复位控制线；

所有移位寄存单元的复位控制端均与所述复位控制线连接。

14.一种显示装置，其特征在于，包括如权利要求11-13任一项所述的显示面板。

15.一种驱动如权利要求1-10任一项所述的移位寄存单元的驱动方法，其特征在于，包括：

第一阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端和所述第三时钟信号端提供第二电平信号，所述输出端输出所述第二电平信号；

第二阶段，向所述第二时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第三时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第一电平信号；

第三阶段，向所述第三时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第二时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第二电平信号；

第四阶段，向所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端、第三时钟信号端和所述输入信号端提供第二电平信号，所述输出端输出第二电平信号；

第五阶段，向所述第二时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第三时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第二电平信号；

第六阶段，向所述第三时钟信号端提供所述第一电平信号，向所述第一时钟信号端、第二时钟信号端和所述输入信号端提供所述第二电平信号，所述输出端输出所述第二电平信号。

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