CN104732945A - 移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板 - Google Patents

移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板 Download PDF

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Abstract

本发明提供了一种移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板，用以降低连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。该移位寄存器包括多个级联的移位寄存器单元，每一所述移位寄存器单元包括：输入模块、输出模块、复位模块、功能模块、第一下拉模块和第二下拉模块，其特征在于，第一下拉模块，响应于第一方波信号的高电平和第一下拉节点的高电平信号，用于将第二方波信号的低电平提供给上拉节点和输出端子；第二下拉模块，响应于第二方波信号的高电平和第二下拉节点的高电平信号，用于将第一方波信号的低电平提供给上拉节点和输出端子。

Description

移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板
技术领域
本发明涉及液晶显示驱动技术领域，尤其涉及一种移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板。
背景技术
在多数平板显示中都要用到移位寄存器，通过将栅极驱动装置整合于液晶面板中实现的移位寄存器。近年来，移位寄存器(Gate on Array，GOA)技术被广泛应用于液晶显示面板中，所以人们对GOA的使用寿命、GOA工作消耗以及GOA工作的稳定性的要求越来越高。
现有技术中，一个移位寄存器是由多个移位寄存器中每个GOA单元的电路结构参见图1所示，VDD是一直流高压电，所以因为VDD的高电压使得第八薄膜晶体管M8一直处于导通状态，从而使得下拉节点PD点处于高电平，所以当PD处于高电平状态，则第六薄膜晶体管M6和第四薄膜晶体管M4处于导通状态。只有当上拉结点PU点处于高电平时，经过第九薄膜晶体管M9的导通，引入PD点为低电平，从而使得连接在下拉节点的第六薄膜晶体管M6和第四薄膜晶体管M4关闭。因为PD节点处于高电平的时间远远大于PD节点为低电平的时间，从而使得连接在下拉节点的第六薄膜晶体管M6和第四薄膜晶体管M4的栅极长期处于高电平，即为高占空比的状态，从而影响薄膜晶体管的使用寿命。
综上所示，现有技术提供的移位寄存器，连接在下拉节点的薄膜晶体管(Thin Film Transistor，TFT)处于高占空比状态，使得薄膜晶体管迅速老化，从而降低了薄膜晶体管的使用寿命。
发明内容
本发明实施例提供了一种移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板，用以降低连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
本发明实施例提供了一种移位寄存器，包括多个级联的移位寄存器单元，每一所述移位寄存器单元包括：输入模块、输出模块、复位模块、功能模块、第一下拉模块和第二下拉模块，第一下拉模块的控制端与第一下拉节点相连，第一输入端与第一方波信号相连，第二输入端与第二方波信号相连，第一输出端与上拉节点相连，第二输出端与输出端子相连；第二下拉模块的控制端与第二下拉节点相连，第一输入端与第二方波信号相连，第二输入端与第一方波信号相连，第一输出端与所述上拉节点相连，第二输出端与所述输出端子相连；其中，第一下拉节点为功能模块的第一输出节点，第二下拉节点为功能模块的第二输出节点，上拉节点为输入模块的输出节点；
第一下拉模块，响应于第一方波信号的高电平和第一下拉节点的高电平信号，用于将第二方波信号的低电平提供给上拉节点和输出端子；
第二下拉模块，响应于第二方波信号的高电平和第二下拉节点的高电平信号，用于将第一方波信号的低电平提供给上拉节点和输出端子；
其中，当第一方波信号为高电平时，则第二方波信号为低电平，当第一方波信号为低电平时，则第二方波信号为高电平。
由于本发明实施例提供的移位寄存器，当第一下拉模块响应于第一方波信号的高电平和第一下拉节点的高电平信号，连接在第一下拉节点的薄膜晶体管导通，从而降低了连接在第二下拉节点的薄膜晶体管的占空比；当第二下拉模块响应于第二方波信号的高电平和第二下拉节点的高电平信号时，连接在第二下拉节点的薄膜晶体管导通，从而降低了连接在第一下拉节点的薄膜晶体管的占空比。通过连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管交替工作，从而降低了连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
较佳地，所述输入模块的输入端和控制端与输入信号相连，输出端为上拉节点；
输入模块，响应于输入信号，用于将输入信号提供给上拉节点。
较佳地，所述输出模块的控制端与所述输入模块的输出端相连，输入端与时钟信号相连，输出端与输出端子相连；
输出模块，响应于上拉节点电压信号，用于将时钟信号电压提供给输出端子。
较佳地，所述复位模块的控制端与复位信号相连，输入端与电源负极相连，第一输出端与所述上拉节点相连，第二输出端与所述输出端子相连；
复位模块，响应于复位信号，用于将电源负极电压提供给上拉节点和输出端子。
较佳地，所述功能模块的控制端与所述上拉节点相连，输入端与所述电源负极相连，第一输出端与第一下拉节点相连，第二输出端与第二下拉节点相连；
功能模块，响应于上拉节点电压信号，用于将电源负极电压提供给第一下拉节点和第二下拉节点。
较佳地，所述输入模块，包括：
第一薄膜晶体管，其栅极和源极连接输入信号端，漏极作为输入模块的输出节点，即作为上拉节点。
较佳地，所述输出模块，包括：
第二薄膜晶体管，其栅极连接上拉节点，源极连接时钟信号输入端，漏极连接输出端子；
第一电容，连接于上拉节点和输出端子之间。
较佳地，所述复位模块，包括：
第三薄膜晶体管，其栅极连接复位信号输入端，源极连接电源负极电压端，漏极连接上拉节点；
第四薄膜晶体管，其栅极连接复位信号输入端，源极连接电源负极电压端，漏极连接输出端子。
较佳地，所述功能模块，包括：
第五薄膜晶体管，其栅极连接上拉节点，源极连接电源负极电压端，漏极作为功能模块的第一输出节点，即第一下拉节点；
第六薄膜晶体管，其栅极连接上拉节点，源极连接第一下拉节点，漏极作为功能模块的第二输出节点，即第二下拉节点。
较佳地，所述第一下拉模块，包括：
第七薄膜晶体管，是栅极和源极连接第一方波信号输入端，漏极连接第一下拉节点；
第八薄膜晶体管，其栅极连接第一下拉节点，源极连接第二方波信号输入端，漏极连接输出端子；
第九薄膜晶体管，其栅极连接第一下拉节点，源极连接第二方波信号输入端，漏极连接上拉节点；
第二电容，连接于第一下拉节点与第二方波信号输入端之间；
第三电容与所述第二电容并联。
较佳地，所述第二下拉模块，包括：
第十薄膜晶体管，是栅极和源极连接第二方波信号输入端，漏极连接第二下拉节点；
第十一薄膜晶体管，其栅极连接第二下拉节点，源极连接第一方波信号输入端，漏极连接输出端子；
第十二薄膜晶体管，其栅极连接第二下拉节点，源极连接第一方波信号输入端，漏极连接上拉节点；
第四电容，连接于第二下拉节点与第一方波信号输入端之间；
第五电容与所述第四电容并联。
通过本发明实施例中提供的第一下拉模块和第二下拉模块，使得在同一时刻，第一下拉模块工作，第二下拉模块停止工作，从而降低第二下拉模块中连接在第二下拉节点的薄膜晶体管的占空比，或者，第二下拉模块工作，第一下拉模块停止工作，从而降低第一下拉模块中连接在第一下拉节点的薄膜晶体管的占空比。因为第一下拉模块和第二下拉模块的交替工作，使得连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管交替导通，从而降低了连接在第一下拉节点的薄膜晶体管和连接第二下拉节点的薄膜晶体管的占空比，防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
本发明实施例提供的一种移位寄存器的驱动方法，该方法包括：
输入模块在接收到输入信号时，将所述输入信号电压提供给上拉节点；
输出模块在接收到上拉节点的电压信号后，将时钟信号电压提供给输出端子；
复位模块在接收到复位信号时，将电源负极电压提供给上拉节点和输出端子；
功能模块在接收到上拉节点的电压信号后，将电源负极电压提供给第一下拉节点和第二下拉节点；
第一下拉模块在接收到第一方波信号的高电平和第一下拉节点的高电平信号后，将第二方波信号的低电平提供给上拉节点和输出端子；
第二下拉模块在接收到第二方波信号的高电平和第二下拉节点的高电平信号后，将第一方波信号的低电平提供给上拉节点和输出端子；
其中，第一下拉节点为功能模块的第一输出节点，第二下拉节点为功能模块的第二输出节点，上拉节点为输入模块的输出节点；
其中，当第一方波信号为高电平时，则第二方波信号为低电平，当第一方波信号为低电平时，则第二方波信号为高电平。
通过本发明实施例中提供的第一下拉模块和第二下拉模块，使得在同一时刻，第一下拉模块工作，第二下拉模块停止工作，从而降低第二下拉模块中连接在第二下拉节点的薄膜晶体管的占空比，或者，第二下拉模块工作，第一下拉模块停止工作，从而降低第一下拉模块中连接在第一下拉节点的薄膜晶体管的占空比。因为第一下拉模块和第二下拉模块的交替工作，使得连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管交替导通，从而降低了连接在第一下拉节点的薄膜晶体管和连接第二下拉节点的薄膜晶体管的占空比，防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
本发明实施例提供了一种阵列基板栅极驱动装置，包括级联的如本发明实施例提供的任一移位寄存器。
本发明实施例提供了一种显示面板，包括级联的如本发明实施例提供的任一移位寄存器。
附图说明
图1为现有技术提供的一种移位寄存器的结构示意图；
图2为本发明实施例提供的一种移位寄存器的结构示意图；
图3为本发明实施例提供的一种方波信号的时序图；
图4为本发明实施例提供的移位寄存器的一种控制信号时序图；
图5为本发明实施例提供的移位寄存器的另一种控制信号时序图；
图6为本发明实施例提供的一种阵列基板栅极驱动装置结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种移位寄存器及驱动方法、阵列基板栅极驱动装置、显示面板，用以降低连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
需要说明的是，本发明实施例中提供的时钟信号包括现有技术中的时钟信号CLK和CLKB。一般地，移位寄存器是由多个级联的移位寄存器单元组成，每个移位寄存器包括多行，每行包括一个移位寄存器单元。每一奇数行对应的移位寄存器单元输入的时钟信号为CLK，每一偶数行对应的移位寄存器单元输入的时钟信号为CLKB。本发明实施例中电源负极提供的电压VSS为低电平，本发明实施例中的薄膜晶体管TFT可以均为N型TFT，也可以均为P型TFT，或者实施例中的薄膜晶体管TFT为N型TFT和P型TFT。具体地，本发明实施例中以薄膜晶体管TFT均为N型TFT为例进行详细描述，且所有TFT的栅极电压为高电平时TFT导通，低电平时TFT断开。
本发明实施例中的移位寄存器是针对现有技术中提供的非晶硅工艺下的移位寄存器的改进，本发明实施例提供了一种方波信号，用以提供给下拉单元，其中方波信号包括第一方波信号和第二方波信号，且第一方波信号与第二方波信号的频率为1HZ到3HZ高低电平反复切换的方波。
实施例一
参见图2，本发明实施例提供的一种移位寄存器，包括多个级联的移位寄存器单元，每一移位寄存器单元包括：输入模块201、输出模块202、复位模块203、功能模块204、第一下拉模块205和第二下拉模块206；
其中，输入模块201的输入端和控制端与输入信号INPUT相连，输出端与上拉节点PU点相连；输出模块202的控制端与输入模块201的输出端相连，输入端与时钟信号CLK相连，输出端与输出端子OUTPUT相连；复位模块203的控制端与复位信号RESET相连，输入端与电源负极VSS相连，第一输出端与上拉节点PU点相连，第二输出端与输出端子OUTPUT相连；功能模块204的控制端与上拉节点PU点相连，输入端与电源负极VSS相连，第一输出端与第一下拉节点PD1相连，第二输出端与第二下拉节点PD2相连；第一下拉模块205的控制端与第一下拉节点PD1相连，第一输入端与第一方波信号VLL1相连，第二输入端与第二方波信号VLL2相连，第一输出端与上拉节点PU点相连，第二输出端与输出端子OUTPUT相连；第二下拉模块206的控制端与第二下拉节点PD2点相连，第一输入端与第二方波信号VLL2相连，第二输入端与第一方波信号VLL1相连，第一输出端与上拉节点PU点相连，第二输出端与输出端子OUTPUT相连。
其中，本发明实施例中每个模块中的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的源极，输出端连接薄膜晶体管的漏极。当然，也可以每个模块的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的漏极，输出端连接薄膜晶体管的源极，本发明实施例不做限定。
输入模块201，响应于输入信号INPUT，用于将输入信号INPUT提供给上拉节点PU点，其中，上拉节点PU点为输入模块201的输出节点；包括：
第一薄膜晶体管M1，其栅极和源极连接输入信号端INPUT，漏极作为输入模块的输出节点，即作为上拉节点PU点；
输出模块202，响应于上拉节点PU点的电压信号，用于将时钟信号电压CLK提供给输出端子OUTPUT；包括：
第二薄膜晶体管M2，其栅极连接上拉节点PU点，源极连接时钟信号输入端CLK，漏极连接输出端子OUTPUT；
第一电容C1，连接于上拉节点PU点和输出端子OUTPUT之间；
复位模块203，响应于复位信号RESET，用于将电源负极电压VSS提供给上拉节点PU点和输出端子OUTPUT；包括：
第三薄膜晶体管M3，其栅极连接复位信号输入端RESET，源极连接电源负极电压端VSS，漏极连接上拉节点PU点，且第三薄膜晶体管M3的漏极作为复位模块203的第一输出端；
第四薄膜晶体管M4，其栅极连接复位信号输入端RESET，源极连接电源负极电压端VSS，漏极连接输出端子OUTPUT，且第四薄膜晶体管M4的漏极作为复位模块203的第二输出端；
功能模块204，响应于上拉节点PU点电压信号，用于将电源负极电压VSS提供给第一下拉节点PD1和第二下拉节点PD2，其中，第一下拉节点PD1为功能模块204的第一输出节点，第二下拉节点PD2为功能模块204的第二输出节点；包括：
第五薄膜晶体管M5，其栅极连接上拉节点PU点，源极连接电源负极电压端VSS，漏极作为功能模块的第一输出节点，即第一下拉节点PD1；
第六薄膜晶体管M6，其栅极连接上拉节点PU点，源极连接第一下拉节点PD1，漏极作为功能模块的第二输出节点，即第二下拉节点PD2；
第一下拉模块205，响应于第一方波信号VLL1的高电平和第一下拉节点的PD1高电平信号，用于将第二方波信号VLL2的低电平提供给上拉节点PU点和输出端子OUTPUT；包括：
第七薄膜晶体管M7，是栅极和源极连接第一方波信号输入端VLL1，漏极连接第一下拉节点PD1，且第七薄膜晶体管M7的源极为第一下拉模块205的第一输入端；
第八薄膜晶体管M8，其栅极连接第一下拉节点PD1，源极连接第二方波信号输入端VLL2，漏极连接输出端子OUTPUT，且第八薄膜晶体管M8的漏极为第一下拉模块205的第二输出端；
第九薄膜晶体管M9，其栅极连接第一下拉节点PD1，源极连接第二方波信号输入端VLL2，漏极连接上拉节点PU点，且第九薄膜晶体管M9的源极为第一下拉模块205的第二输入端，漏极为第一下拉模块205的第一输出端；
第二电容C2，连接于第一下拉节点PD1与第二方波信号输入端VLL2之间；
第三电容C3与第二电容C2并联；
第二下拉模块206，响应于第二下拉节点电压信号PD2的高电平和第二方波信号VLL2高电平，用于将第一方波信号VLL1的低电平提供给上拉节点PU和输出端子OUTPUT；包括：
第十薄膜晶体管M10，是栅极和源极连接第二方波信号输入端VLL2，漏极连接第二下拉节点PD2，且第十薄膜晶体管M10的源极为第二下拉模块206的第一输入端；
第十一薄膜晶体管M11，其栅极连接第二下拉节点PD2，源极连接第一方波信号输入端VLL1，漏极连接输出端子OUTPUT，且第十一薄膜晶体管M11的漏极为第二下拉模块206的第二输出端；
第十二薄膜晶体管M12，其栅极连接第二下拉节点PD2，源极连接第一方波信号输入端VLL1，漏极连接上拉节点PU点，且第十二薄膜晶体管M12的源极为第二下拉模块206的第二输入端，漏极为第二下拉模块206的第一输出端；
第四电容C4，连接于第二下拉节点PD2与第一方波信号输入端VLL1之间；
第五电容C5与第四电容C4并联。
通过本发明实施例中提供的第一下拉模块和第二下拉模块，使得在同一时刻，第一下拉模块工作，第二下拉模块停止工作，从而降低第二下拉模块中连接在第二下拉节点的薄膜晶体管的占空比，或者，第二下拉模块工作，第一下拉模块停止工作，从而降低第一下拉模块中连接在第一下拉节点的薄膜晶体管的占空比。因为第一下拉模块和第二下拉模块的交替工作，使得连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管交替导通，从而降低了连接在第一下拉节点的薄膜晶体管和连接第二下拉节点的薄膜晶体管的占空比，防止薄膜晶体管的老化，进而增加薄膜晶体管的使用寿命。
需要说明的是，本发明实施例中第一下拉模块和第二下拉模块，第一下拉模块响应于第一下拉节点的高电平和第一方波信号的高电平，第二下拉模块响应于第二下拉节点的高电平和第二方波信号的高电平。当第一方波信号为高电平时，第一下拉模块工作，第一下拉节点为高电平，连接在第一下拉节点的薄膜晶体管导通，将第二方波信号的低电平引入到上拉节点和输出端子，因为第二下拉节点为低电平，第二下拉模块停止工作，连接在第二下拉节点的薄膜晶体管关断，从而降低了连接在第二下拉节点的薄膜晶体管的占空比；当第二方波信号为高电平时，第二下拉模块工作，第二下拉模块为高电平，连接在第二下拉节点的薄膜晶体管导通，将第一方波信号的低电平引入到上拉节点和输出端子，因为第一下拉节点为低电平，第一下拉模块停止工作，连接在第一下拉节点的薄膜晶体管关断，从而降低了连接在第一下拉节点的薄膜晶体管的占空比。综上所述，因为第一下拉模块和第二下拉模块的交替工作，使得连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管交替导通，从而降低了连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止该薄膜晶体管的老化，提高该薄膜晶体管的使用寿命。
本发明实施例提供的方波信号包括第一方波信号VLL1和第二方波信号VLL2，且VLL1和VLL2的高低电平切换周期约为0.3s至1s。第一方波信号VLL1和第二方波信号VLL2在同一时间段内高低电平的切换方向正好相反，且方波信号的低电平高于电源负极电压VSS，且低于薄膜晶体管导通电压。一般地，移位寄存器中时钟信号CLK或者CLKB的切换周期约为16μs。显然，该方波信号的切换频率远远小于时钟信号的切换频率。所以本发明实施例中假设在移位寄存器工作期间，第一方波信号VLL1为高电平，第二方波信号VLL2为低电平。
图3为本发明实施例中第一方波信号VLL1和第二方波信号VLL2波形，以及时钟信号CLK和CLKB的波形图。显然，在时钟信号CLK和CLKB的多个周期内，第一方波信号和第二方波信号都不发生高低电平的变化。
需要说明的是，本发明实施例中提供的第一方波信号VLL1和第二方波信号VLL2的高低电平切换周期可以与时钟信号CLK的高低电平切换周期相同，也可以不同。本发明实施例对第一方波信号VLL1和第二方波信号VLL2不做具体限定。无论第一方波信号VLL1和第二方波信号VLL2的高低电平切换周期为多少，根据本发明实施例提供的第一下拉模块和第二下拉模块，都可以降低连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，进而增加薄膜晶体管的使用寿命。具体地，当第一方波信号为高电平时，第一下拉模块工作，当第二方波信号为高电平时，第二下拉模块工作，使得第一下拉模块和第二下拉模块交替工作，从而降低连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
实施例二
实施例二中详细描述实施一中提供的移位寄存器的驱动方法，该方法包括：
输入模块在接收到输入信号时，将所述输入信号电压提供给上拉节点；
输出模块在接收到上拉节点的电压信号后，将时钟信号电压提供给输出端子；
复位模块在接收到复位信号时，将电源负极电压提供给上拉节点和输出端子；
功能模块在接收到上拉节点的电压信号后，将电源负极电压提供给第一下拉节点和第二下拉节点；
第一下拉模块在接收到第一方波信号的高电平和第一下拉节点的高电平信号后，将第二方波信号的低电平提供给上拉节点和输出端子；
第二下拉模块在接收到第二方波信号的高电平和第二下拉节点的高电平信号后，将第一方波信号的低电平提供给上拉节点和输出端子；
其中，第一下拉节点为功能模块的第一输出节点，第二下拉节点为功能模块的第二输出节点，上拉节点为输入模块的输出节点；
其中，当第一方波信号为高电平时，则第二方波信号为低电平，当第一方波信号为低电平时，则第二方波信号为高电平。
下面，以移位寄存器单元的时钟输入信号为CLK，第一方波信号VLL1为高电平，第二方波信号VLL2为低电平为例，详细描述本发明实施例提供的移位寄存器的驱动方法和工作原理。
参见图4的控制信号时序图，本发明实施例一提供的移位寄存器的驱动方法，包括：
第一阶段t1，输入信号INPUT为高电平，时钟信号CLK为低电平，复位信号RESET为低电平时，第一薄膜晶体管M1导通，上拉节点PU点为高电平，同时给第一电容C1充电；第五薄膜晶体管M5导通，引入电源负极电压VSS给第一下拉节点PD1，第一下拉节点PD1为低电平；第六薄膜晶体管M6导通，引入电源负极电压VSS给第二下拉节点PD2，第二下拉节点PD2为低电平；因为第一方波信号VLL1为高电平，第二方波信号VLL2为低电平，第七薄膜晶体管M7导通，会引入第一方波信号VLL1的高电平到第一下拉节点PD1，但由于电源负极电压VSS的电压低于方波信号的低电平，且电源负极电压VSS的低电平的拉低作用大于第一方波信号VLL1的高电平的拉高作用，所以即使第一方波信号VLL1的高电平引入到第一下拉节点PD1，但因为第五薄膜晶体管M5导通，引入电源负极电压VSS给第一下拉节点PD1，使得第一下拉节点PD1持续为低电平；同时，第二下拉模块中第一方波信号VLL1的高电平对第四电容C4和第五电容C5进行充电，使得第一方波信号VLL1的高电平不能引入到第二下拉节点PD2，从而使得连接在第二下拉节点PD2的第十一薄膜晶体管M11和第十二薄膜晶体管M12关断，减小连接在第二下拉节点PD2的薄膜晶体管的占空比；因为PU点为高电平，第二薄膜晶体管M2导通，引入时钟信号CLK的低电平给输出端子OUTPUT，输出端OUTPUT输出低电平。
第二阶段t2，输入信号INPUT为低电平、时钟信号CLK为高电平、复位信号RESET为低电平时，第一薄膜晶体管M1关断，因为第一电容C1放电作用，PU点持续高电平；第二薄膜晶体管持续导通，引入时钟信号CLK的高电平给输出端子OUTPUT，输出端OUTPUT输出高电平。
第三阶段t3，输入信号INPUT为低电平、时钟信号CLK为低电平、复位信号RESET为高电平时，第三薄膜晶体管M3导通，引入电源负极电压VSS给上拉节点PU点，PU点为低电平；第四薄膜晶体管M4导通，引入电源负极电压VSS给输出端子OUTPUT，输出端OUTPUT为低电平；因为PU点为低电平，第五薄膜晶体管M5关断；由于第一方波信号VLL1为高电平，则第七薄膜晶体管M7持续导通，因为第五薄膜晶体管M5关断，使得第一下拉节点PD1的电压只受第一方波信号VLL1的影响，所以第一下拉节点PD1为高电平，第八薄膜晶体管M8导通，引入第二方波信号VLL2的低电平给输出端子OUTPUT，同时第九薄膜晶体管M9导通，引入第二方波信号VLL2的低电平给上拉节点PU点；因为PU点为低电平，第六薄膜晶体管M6关断，第二下拉节点PD2持续为低电平。
第四阶段t4，输入信号INPUT为低电平、时钟信号CLK为高电平、复位信号RESET为低电平时，第三薄膜晶体管M3和第四薄膜晶体管M4关断，要想使得上拉节点PU点和输出端子OUTPUT为低电平，只有通过第一下拉模块和第二下拉模块的作用实现。因为第一方波信号VLL1为高电平，所以第七薄膜晶体管M7持续导通，第一下拉节点PD1持续为高电平，第八薄膜晶体管M8导通，引入第二方波信号VLL2的低电平给输出端子OUTPUT，同时第九薄膜晶体管M9导通，引入第二方波信号VLL2的低电平给上拉节点PU点为低电平。所以第四阶段t4中，输出端子OUTPUT输出低电平。
第五阶段t5，输入信号INPUT为低电平、时钟信号CLK为低电平、复位信号RESET为低电平时，第七薄膜晶体管M7持续导通，第一下拉节点PD1持续为高电平，第八薄膜晶体管M8导通，引入第二方波信号VLL2的低电平给输出端子OUTPUT，同时第九薄膜晶体管M9导通，引入第二方波信号VLL2的低电平给上拉节点PU点为低电平。所以第四阶段t4中，输出端子OUTPUT输出低电平。
在第五阶段t5之后，重复进行第四阶段t4和第五阶段t5的操作，直到再次依次出现第一阶段t1、第二阶段t2和第三阶段t3的时序，并再次执行第一阶段t1、第二阶段t2和第三阶段t3，即为：使第三薄膜晶体管M3和第四薄膜晶体管M4以及第八薄膜晶体管M8和第九薄膜晶体管M9轮流对PU点和OUTPUT点放电，使得移位寄存器除了输出高电平的时间段的其余时间段中OUTPUT点和PU点始终保持低电平。
其次，以移位寄存器单元的时钟输入信号为CLK，第一方波信号VLL1为低电平，第二方波信号VLL2为高电平为例，详细描述本发明实施例提供的移位寄存器的驱动方法。
参见图5的控制信号时序图，本发明实施例一提供的移位寄存器的驱动方法，包括：
第一阶段t1，输入信号INPUT为高电平，时钟信号CLK为低电平，复位信号RESET为低电平时，第一薄膜晶体管M1导通，上拉节点PU点为高电平，同时给第一电容C1充电；第五薄膜晶体管M5导通，引入电源负极电压VSS给第一下拉节点PD1，第一下拉节点PD1为低电平；第六薄膜晶体管M6导通，引入电源负极电压VSS给第二下拉节点PD2，第二下拉节点PD2为低电平；因为第二方波信号VLL2为高电平，第一方波信号VLL1为低电平，第十薄膜晶体管M10导通，会引入第二方波信号VLL2的高电平到第二下拉节点PD2，但由于电源负极电压VSS的电压低于方波信号的低电平，且电源负极电压VSS的低电平的拉低作用大于第二方波信号VLL2的高电平的拉高作用，所以即使第二方波信号VLL2的高电平引入到第二下拉节点PD2，但因为第十薄膜晶体管M10导通，引入电源负极电压VSS给第二下拉节点PD2，使得第二下拉节点PD2持续为低电平；同时，第一下拉模块中第二方波信号VLL2的高电平对第二电容C2和第三电容C3进行充电，使得第二方波信号VLL2的高电平不能引入到第一下拉节点PD1，从而使连接在第一下拉节点PD1的第八薄膜晶体管M8和第九薄膜晶体管M9关断，减小连接在第一下拉节点PD1的薄膜晶体管的占空比；因为PU点为高电平，第二薄膜晶体管M2导通，引入时钟信号CLK的低电平给输出端子OUTPUT，输出端OUTPUT输出低电平。
第二阶段t2，输入信号INPUT为低电平、时钟信号CLK为高电平、复位信号RESET为低电平时，第一薄膜晶体管M1关断，因为第一电容C1放电作用，PU点持续高电平；第二薄膜晶体管持续导通，引入时钟信号CLK的高电平给输出端子OUTPUT，输出端OUTPUT输出高电平。
第三阶段t3，输入信号INPUT为低电平、时钟信号CLK为低电平、复位信号RESET为高电平时，第三薄膜晶体管M3导通，引入电源负极电压VSS给上拉节点PU点，PU点为低电平；第四薄膜晶体管M4导通，引入电源负极电压VSS给输出端子OUTPUT，输出端OUTPUT为低电平；因为PU点为低电平，第六薄膜晶体管M6关断，同时第十薄膜晶体管M10的导通，引入高电平给第二下拉节点PD2，因为第六薄膜晶体管M6关断，使得第二下拉节点PD2的电压只受第二方波信号VLL2的影响，所以第二下拉节点PD2为高电平，第十一薄膜晶体管M11导通，引入第一方波信号VLL1的低电平给输出端子OUTPUT，同时第十二薄膜晶体管M12导通，引入第一方波信号VLL1的低电平给上拉节点，PU点为低电平；因为PU点为低电平，第五薄膜晶体管M5关断，第一下拉节点PD1持续为低电平。
第四阶段t4，输入信号INPUT为低电平、时钟信号CLK为高电平、复位信号RESET为低电平时，第三薄膜晶体管M3和第四薄膜晶体管M4关断，要想使得上拉节点PU点和输出端子OUTPUT为低电平，只有通过第一下拉模块和第二下拉模块的作用实现。因为第二方波信号VLL2为高电平，所以第十薄膜晶体管M10持续导通，第二下拉节点PD2持续为高电平，第十一薄膜晶体管M11导通，引入第一方波信号VLL1的低电平给输出端子OUTPUT，同时第十二薄膜晶体管M12导通，引入第一方波信号VLL1的低电平给上拉节点PU点为低电平。所以第四阶段t4中，输出端子OUTPUT输出低电平。
第五阶段t5，输入信号INPUT为低电平、时钟信号CLK为低电平、复位信号RESET为低电平时，第十薄膜晶体管M10持续导通，第二下拉节点PD2持续为高电平，第十一薄膜晶体管M11导通，引入第一方波信号VLL1的低电平给输出端子OUTPUT，同时第十二薄膜晶体管M12导通，引入第一方波信号VLL1的低电平给上拉节点，PU点为低电平。所以第四阶段t4中，输出端子OUTPUT输出低电平。
在第五阶段t5之后，重复进行第四阶段t4和第五阶段t5的操作，直到再次依次出现第一阶段t1、第二阶段t2和第三阶段t3的时序，并再次执行第一阶段t1、第二阶段t2和第三阶段t3，即为：使第三薄膜晶体管M3和第四薄膜晶体管M4以及第十一薄膜晶体管M11和第十二薄膜晶体管M12轮流对PU点和OUTPUT点放电，使得移位寄存器除了输出高电平的时间段的其余时间段中OUTPUT点和PU点始终保持低电平。
综上所述，当第一方波信号VLL1为高电平，第二方波信号VLL2为低电平，第一下拉模块工作，连接于第一下拉节点PD1的第八薄膜晶体管M8和第九薄膜晶体管M9的栅极为高电平；当第一方波信号VLL1为低电平，第二方波信号VLL2为高电平，第二下拉模块工作，连接于第二下拉节点PD2的第十一薄膜晶体管M11和第十二薄膜晶体管M12的栅极为高电平。因为第一方波信号VLL1和第二方波信号VLL2为高低电平切换的方波信号，所以本发明中在同一时刻，或者连接在第一下拉节点的薄膜晶体管的导通，或者连接在第二下拉节点的薄膜晶体管的导通，从而使得第一下拉模块和第二下拉模块交替工作。所以降低了连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
实施例三
参见图6，本发明实施例提供的一种阵列基板栅极驱动装置的级联结构图，其中该级联结构的移位寄存器单元以实施例一提供的移位寄存器为例，其中，
如果整个栅极驱动电路总共有N级移位寄存器单元(GOA unit)，N为栅线数量，其中的第一级的INPUT由垂直开启信号(Start Vertical，STV)提供，第一级的RESET信号由第二级的OUTPUT提供，第N级的INPUT由第N-1级的OUTPUT提供，第N级的RESET信号由RESET单元提供。例如，第n级(1<n<N)的输入信号INPUT由n-1级的输出OUTPUT提供，第n级的复位信号RESET由n+1级的输出OUTPUT提供。
本发明实施例提供一种显示面板，包括级联的如本发明实施例一提供的任一移位寄存器。
综上所述，本发明实施例提供的一种移位寄存器，包括多个级联的移位寄存器单元，每一移位寄存器单元包括：响应于输入信号的输入模块、响应于上拉节点电压信号的输出模块、响应于复位信号的复位模块、响应于上拉节点电压信号的功能模块、响应于第一下拉节点的高电平和第一方波信号的高电平的第一下拉模块和响应于第二下拉节点的高电平和第二方波信号的高电平的第二下拉模块。用以降低连接在第一下拉节点的薄膜晶体管和连接在第二下拉节点的薄膜晶体管的占空比，从而防止薄膜晶体管的老化，增加薄膜晶体管的使用寿命。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种移位寄存器，包括多个级联的移位寄存器单元，每一所述移位寄存器单元包括：输入模块、输出模块、复位模块、功能模块、第一下拉模块和第二下拉模块，其特征在于，第一下拉模块的控制端与第一下拉节点相连，第一输入端与第一方波信号相连，第二输入端与第二方波信号相连，第一输出端与上拉节点相连，第二输出端与输出端子相连；第二下拉模块的控制端与第二下拉节点相连，第一输入端与第二方波信号相连，第二输入端与第一方波信号相连，第一输出端与所述上拉节点相连，第二输出端与所述输出端子相连；其中，第一下拉节点为功能模块的第一输出节点，第二下拉节点为功能模块的第二输出节点，上拉节点为输入模块的输出节点；
第一下拉模块，响应于第一方波信号的高电平和第一下拉节点的高电平信号，用于将第二方波信号的低电平提供给上拉节点和输出端子；
第二下拉模块，响应于第二方波信号的高电平和第二下拉节点的高电平信号，用于将第一方波信号的低电平提供给上拉节点和输出端子；
其中，当第一方波信号为高电平时，则第二方波信号为低电平，当第一方波信号为低电平时，则第二方波信号为高电平。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块的输入端和控制端与输入信号相连，输出端为上拉节点；
输入模块，响应于输入信号，用于将输入信号提供给上拉节点。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块的控制端与所述输入模块的输出端相连，输入端与时钟信号相连，输出端与输出端子相连；
输出模块，响应于上拉节点电压信号，用于将时钟信号电压提供给输出端子。
4.根据权利要求1所述的移位寄存器，其特征在于，所述复位模块的控制端与复位信号相连，输入端与电源负极相连，第一输出端与所述上拉节点相连，第二输出端与所述输出端子相连；
复位模块，响应于复位信号，用于将电源负极电压提供给上拉节点和输出端子。
5.根据权利要求1所述的移位寄存器，其特征在于，所述功能模块的控制端与所述上拉节点相连，输入端与所述电源负极相连，第一输出端与第一下拉节点相连，第二输出端与第二下拉节点相连；
功能模块，响应于上拉节点电压信号，用于将电源负极电压提供给第一下拉节点和第二下拉节点。
6.根据权利要求2所述的移位寄存器，其特征在于，所述输入模块，包括：
第一薄膜晶体管，其控制端和第一端连接输入信号端，第二端作为输入模块的输出节点，即作为上拉节点。
7.根据权利要求3所述的移位寄存器，其特征在于，所述输出模块，包括：
第二薄膜晶体管，其控制端连接上拉节点，第一端连接时钟信号输入端，第二端连接输出端子；
第一电容，连接于上拉节点和输出端子之间。
8.根据权利要求4所述的移位寄存器，其特征在于，所述复位模块，包括：
第三薄膜晶体管，其控制端连接复位信号输入端，第一端连接电源负极电压端，第二端连接上拉节点；
第四薄膜晶体管，其控制端连接复位信号输入端，第一端连接电源负极电压端，第二端连接输出端子。
9.根据权利要求5所述的移位寄存器，其特征在于，所述功能模块，包括：
第五薄膜晶体管，其控制端连接上拉节点，第一端连接电源负极电压端，第二端作为功能模块的第一输出节点，即第一下拉节点；
第六薄膜晶体管，其控制端连接上拉节点，第一端连接第一下拉节点，第二端作为功能模块的第二输出节点，即第二下拉节点。
10.根据权利要求1所述的移位寄存器，其特征在于，所述第一下拉模块，包括：
第七薄膜晶体管，是控制端和第一端连接第一方波信号输入端，第二端连接第一下拉节点；
第八薄膜晶体管，其控制端连接第一下拉节点，第一端连接第二方波信号输入端，第二端连接输出端子；
第九薄膜晶体管，其控制端连接第一下拉节点，第一端连接第二方波信号输入端，第二端连接上拉节点；
第二电容，连接于第一下拉节点与第二方波信号输入端之间；
第三电容与所述第二电容并联。
11.根据权利要求1所示的移位寄存器，其特征在于，所述第二下拉模块，包括：
第十薄膜晶体管，是控制端和第一端连接第二方波信号输入端，第二端连接第二下拉节点；
第十一薄膜晶体管，其控制端连接第二下拉节点，第一端连接第一方波信号输入端，第二端连接输出端子；
第十二薄膜晶体管，其控制端连接第二下拉节点，第一端连接第一方波信号输入端，第二端连接上拉节点；
第四电容，连接于第二下拉节点与第一方波信号输入端之间；
第五电容与所述第四电容并联。
12.一种移位寄存器的驱动方法，其特征在于，该方法包括：
输入模块在接收到输入信号时，将所述输入信号电压提供给上拉节点；
输出模块在接收到上拉节点的电压信号后，将时钟信号电压提供给输出端子；
复位模块在接收到复位信号时，将电源负极电压提供给上拉节点和输出端子；
功能模块在接收到上拉节点的电压信号后，将电源负极电压提供给第一下拉节点和第二下拉节点；
第一下拉模块在接收到第一方波信号的高电平和第一下拉节点的高电平信号后，将第二方波信号的低电平提供给上拉节点和输出端子；
第二下拉模块在接收到第二方波信号的高电平和第二下拉节点的高电平信号后，将第一方波信号的低电平提供给上拉节点和输出端子；
其中，第一下拉节点为功能模块的第一输出节点，第二下拉节点为功能模块的第二输出节点，上拉节点为输入模块的输出节点；
其中，当第一方波信号为高电平时，则第二方波信号为低电平，当第一方波信号为低电平时，则第二方波信号为高电平。
13.一种阵列基板栅极驱动装置，其特征在于，包括级联的如权利要求1～11任一权项所述的移位寄存器。
14.一种显示面板，其特征在于，包括级联的如权利要求1～11任一权项所述的移位寄存器。
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