CN103021354A

CN103021354A - 移位寄存器单元、栅极驱动电路及显示装置

Info

Publication number: CN103021354A
Application number: CN2012104758739A
Authority: CN
Inventors: 王峥
Original assignee: BOE Technology Group Co Ltd; Beijing BOE Display Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Beijing BOE Display Technology Co Ltd
Priority date: 2012-11-21
Filing date: 2012-11-21
Publication date: 2013-04-03
Anticipated expiration: 2032-11-21
Also published as: CN103021354B

Abstract

本发明涉及移位寄存技术，特别是一种移位寄存器单元、栅极驱动电路及显示装置。上述的移位寄存器单元具有一电容单元，所述电容单元与一本级输出节点连接，所述移位寄存器单元还包括至少两个由晶体管组成的下拉模块，分别与所述电容单元的两端电连接，在所述本级输出节点需要输出低电平时，所述至少两个下拉模块交替处于工作状态，控制所述电容单元的两端均处于低电平。本发明提高了移位寄存器单元的寿命。

Description

移位寄存器单元、栅极驱动电路及显示装置

技术领域

本发明涉及移位寄存技术，特别是一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术

集成栅极移位寄存器将栅极脉冲输出寄存器集成在面板上，从而节省了IC，降低了成本。集成栅极移位寄存器的实现方法有很多种，可以包含不同多个晶体管和电容，常用的有12T1C，9T1C，13T1C等结构。

一般而言，一个移位寄存器由多级移位寄存器单元组成，而每一级移位寄存器单元只是在极短的时间内输出一个高电平信号，而在其他时间都会输出低电平信号，通常为VSS信号。

前面已经提到，每一级移位寄存器单元只是在极短的时间内输出一个高电平信号，而在其他时间都会输出低电平信号，这个时间通常占到99％以上。而同时，该VSS信号都是通过下拉晶体管输出，在需要保证移位寄存器单元输出低电平信号时，则下拉晶体管需要处于高电平导通的状态，以利用VSS信号拉低电平。因此，下拉晶体管的栅极上长期处于高电平状态，具有极高的占空比电压，而这种方式会使得下拉晶体管急剧老化，迁移率降低，电流下降，而使得整体的电路出现问题，从而影响产品寿命。

发明内容

本发明实施例的目的在于提供一种移位寄存器单元、栅极驱动电路及显示装置，提高移位寄存器的寿命。

为实现上述目的，本发明实施例提供了一种移位寄存器单元，所述移位寄存器单元具有一电容单元，所述电容单元与一本级输出节点连接，所述移位寄存器单元还包括至少两个由晶体管组成的下拉模块，分别与所述电容单元的两端电连接，在所述本级输出节点需要输出低电平时，所述至少两个下拉模块交替处于工作状态，控制所述电容单元的两端均处于低电平。

上述的移位寄存器单元，其中，所述下拉模块的数量为两个，分别为第一下拉模块和第二下拉模块。

上述的移位寄存器单元，其中，第一下拉模块和第二下拉模块具有各自对应的第一控制模块和第二控制模块，在所述第一控制模块和第二控制模块的控制下，第一下拉模块和第二下拉模块交替处于工作状态，输出低电平信号到所述电容单元的两端。

上述的移位寄存器单元，其中，所述第一下拉模块和第二下拉模块在高电平信号的控制下处于工作状态；所有第一控制模块和第二控制模块交替输出高电平信号到对应的下拉模块。

上述的移位寄存器单元，其中，所述第一控制模块和第二控制模块均包括：

第一控制单元，具有一接收高电平信号的第一输入端，一接收第一控制信号的第一控制端和一第一输出端，在所述第一控制信号处于高电平时，所述第一输出端输出所述高电平信号到对应的下拉模块；

第二控制单元，具有一接收低电平信号的第二输入端，一接收第二控制信号的第二控制端和一第二输出端，在所述第二控制信号处于高电平时，第二输出端输出所述低电平信号到对应的下拉模块。

上述的移位寄存器单元，其中，所述第一控制模块对应的第一控制信号和所述第二控制模块对应的第二控制信号相同，所述第一控制模块对应的第二控制信号和所述第二控制模块对应的第一控制信号相同。

上述的移位寄存器单元，其中，

所述第一下拉模块具体包括：

第一晶体管，源极接收CKB信号，漏极与所述电容远离所述本级输出节点的一端电连接；

第二晶体管，源极接收CKB信号，漏极与所述本级输出节点电连接；

所述第一控制模块具体包括：

第三晶体管，源极接收高电平信号，漏极与所述第一晶体管和第二晶体管的栅极电连接，栅极接收CK信号；

第四晶体管，源极接收低电平信号，漏极与所述第一晶体管和第二晶体管的栅极电连接，栅极接收CKB信号；

所述第二下拉模块具体包括：

第五晶体管，源极接收CK信号，漏极与所述电容远离所述本级输出节点的一端电连接；

第六晶体管，源极接收CK信号，漏极与所述本级输出节点电连接；

所述第二控制模块具体包括：

第七晶体管，源极接收高电平信号，漏极与所述第五晶体管和第六晶体管的栅极电连接，栅极接收CKB信号；

第八晶体管，源极接收低电平信号，漏极与所述第五晶体管和第六晶体管的栅极电连接，栅极接收CK信号；

所述CKB信号和CK信号均为高低电平交错的信号，且CKB信号和CK信号的高电平在时间上相互错开。

上述的移位寄存器单元，其中，所述第一控制模块和第二控制模块还包括：

第三控制单元，具有一接收低电平信号的第三输入端，一接收第三控制信号的第三控制端和一第三输出端，在所述第三控制信号处于高电平时，第三输出端输出所述低电平信号到对应的下拉模块，所述第三控制信号为所述电容单元远离所述本级输出节点的一端的电平信号。

上述的移位寄存器单元，其中，所述第一控制模块对应的第三控制单元包括：

第九晶体管，源极接收低电平信号，漏极与所述第一晶体管和第二晶体管的栅极电连接，栅极与所述电容远离所述本级输出节点的一端电连接。

所述第二控制模块对应的第三控制单元包括：

第十晶体管，源极接收低电平信号，漏极与所述第五晶体管和第六晶体管的栅极电连接，栅极与所述电容远离所述本级输出节点的一端电连接。

上述的移位寄存器单元，其中，还包括一上拉模块和复位单元。

上述的移位寄存器单元，其中，所述上拉模块具体包括：

第十一晶体管，源极接收高电平信号，漏极与所述电容远离所述本级输出节点的一端电连接，栅极与上一级输出节点电连接；

第十二晶体管，源极接收CK信号，漏极与所述本级输出节点电连接，栅极与所述电容远离所述本级输出节点的一端电连接；

所述复位单元具体包括：

第十三晶体管，源极接收低电平信号，漏极与所述电容远离所述本级输出节点的一端电连接，栅极与下一级输出节点电连接；

第十四晶体管，源极接收低信号，漏极与所述本级输出节点电连接，栅极与下一级输出节点电连接。

为实现上述目的，本发明实施例还提供了一种栅极驱动装置，其中，包括多级上述任意的移位寄存器单元。

为实现上述目的，本发明实施例还提供了一种显示装置，包括上述的栅极驱动装置。

在本发明的具体实施例中，由于为本级输出节点和下拉节点(即自举电容两端的节点)均设置了两个下拉模块，而这两个下拉模块交替工作，输出低电平信号到电容单元的两端。因此，从工作状态来看，在所述本级输出节点需要输出低电平时，单个下拉模块只需要在50％的时间内输出低电平，也就是下拉模块中的晶体管的栅极只有50％的时间处于高电平状态，相对于现有技术的在本级输出节点需要输出低电平时下拉晶体管的栅极要一直处于高电平状态而言，大大降低了下拉晶体管的栅极占空比电压，提高了下拉晶体管的寿命，从而提高了整个移位寄存器单元的寿命。

附图说明

图1表示本发明实施例的移位寄存器单元的结构示意图；

图2表示本发明实施例的移位寄存器单元的信号时序示意图；

图3表示利用本发明实施例的栅极驱动电路的结构示意图。

具体实施方式

本发明实施例的移位寄存器单元、栅极驱动电路及显示装置中，对于下拉节点和输出节点的拉低，由至少两个下拉模块交替工作来实现下拉节点和输出节点的拉低，使得每一个下拉模块的需要导通的时间小于50％，因此能够提高下拉模块中的下拉晶体管的寿命，从而提高整个寄存器单元的寿命。

本发明实施例的一种移位寄存器单元中具有一电容单元(即自举电容)，所述电容单元与一本级输出节点连接，其中，所述移位寄存器单元还包括至少两个由晶体管组成的下拉模块，分别与所述电容单元的两端电连接，在所述本级输出节点需要输出低电平时，所述至少两个下拉模块交替处于工作状态，控制所述电容单元的两端均处于低电平。

在本发明的具体实施例中，所述下拉模块的数量可以是两个或两个以上，只需要为其设置对应的控制信号，使其能够轮流输出低电平信号即可。

但考虑到成本、制成、信号配置等因素，在本发明的具体实施例中，下拉模块的数量为2个，分别为第一下拉模块和第二下拉模块。

当下拉模块的数量为2个时，可以利用现有的CK和CKB信号来分别控制，即可保证两个下拉模块能够轮流输出低电平信号，大大降低了信号设计的难度。

在本发明的具体实施例中，第一下拉模块和第二下拉模块具有各自对应的第一控制模块和第二控制模块，在所述第一控制模块和第二控制模块的控制下，第一下拉模块和第二下拉模块交替处于工作状态，输出低电平信号到所述电容单元的两端。

在本发明的具体实施例中，可以设置第一下拉模块和第二下拉模块在高电平信号的控制下处于工作状态，在这种情况下，所有第一控制模块和第二控制模块交替输出高电平信号到对应的下拉模块。

该第一控制模块和第二控制模块可以以多种方式实现，但为了尽可能利用已有的信号，在本发明的具体实施例中，所述第一控制模块和第二控制模块均包括：

利用上述的结构，可以将所述第一控制模块对应的第一控制信号和所述第二控制模块对应的第二控制信号相同，所述第一控制模块对应的第二控制信号和所述第二控制模块对应的第一控制信号相同，因此只需要两个信号即可控制第一控制模块和第二控制模块输出的电平，降低了信号设计的难度。

同时，考虑到现有的CK信号和CKB信号具有如下的特性：CKB信号和CK信号均为高低电平交错的信号，且CKB信号和CK信号的高电平在时间上相互错开。

因此，在本发明的具体实施例中，可以将CK信号作为第一控制模块对应的第一控制信号和第二控制模块对应的第二控制信号，而将CKB信号作为第一控制模块对应的第二控制信号和第二控制模块对应的第一控制信号。

由于CKB信号和CK信号均为高低电平交错的信号，且CKB信号和CK信号的高电平在时间上相互错开，因此，其能够保证第一下拉模块和第二下拉模块轮流接收到高电平信号，控制对应的下拉晶体管打开，使得第一下拉模块和第二下拉模块轮流接输出低电平信号，来保持本级输出节点和下拉节点的低电位。

在本发明的具体实施例中，所述第一下拉模块具体包括：

所述第一控制模块具体包括：

所述第二下拉模块具体包括：

所述第二控制模块具体包括：

当然，在本发明的具体实施例中，当上一级输出节点输出高电平时，需要利用自举电容进行预充电，此时也应该保持下拉模块处于不工作的状态，也就是说要所述第一控制模块和第二控制模块输出低电平信号到下拉模块，使得下拉模块无法输出低电平信号。

因此，本发明具体实施例中，所述第一控制模块和第二控制模块还包括：

在具体实现的过程中，所述第一控制模块对应的第三控制单元包括：

所述第二控制模块对应的第三控制单元包括：

同时，在移位寄存器单元中还包括一上拉模块和复位单元，上拉模块用于在上一级输出节点输出高电平时，拉高下拉节点的电平，以对自举电容充电，而在下一级输出节点输出高电平时，需要利用复位单元对电容放电。

上述的上拉模块的一种具体实现方式包括：

上述的位模块的一种具体实现方式包括：

下面以一种具体的电路为例对本发明具体实施例的移位寄存器单元结合图1详细说明如下。

在此首先说明的是，图中的VSS、VDD、CK和CKB等均存在多个，但这些相同的节点都是同一个节点，只不过是为了附图更加清楚，而在附图中以多个节点来表示。

如图1所示，为本发明具体实施例的移位寄存器单元的一种具体电路结构示意图，其中包括：

一电容C；

其中该电容C的一端连接到本级输出节点OutputN，而另一端与一下拉节点PU电连接；

其中，该移位寄存器单元包括有两个下拉模块101和102，当本级输出节点OutputN需要输出低电平时，这两个下拉模块101和102在各自的控制单元的作用下交替处于工作状态，输出低电平信号到所述电容单元的两端。

在本发明的具体实施例中，该下拉模块101和102均由晶体管组成，其中下拉模块101包括：

晶体管M10，源极接收CKB信号，漏极与所述电容远离所述本级输出节点的一端(即PU节点)电连接；

晶体管M9，源极接收CKB信号，漏极与所述本级输出节点电连接；

晶体管M10和晶体管M9的栅极受到对应的控制模块的控制，这将在后面进行详细说明。

而下拉模块102包括：

晶体管M5，源极接收CK信号，漏极与所述电容远离所述本级输出节点的一端电连接；

晶体管M6，源极接收CK信号，漏极与所述本级输出节点电连接；

上述形式下的控制模块，如图1所示，下拉模块101对应的控制模块具体包括：

第一子单元103，具有一接收高电平信号的第一输入端，一接收第一控制信号的第一控制端和一第一输出端，在所述第一控制信号处于高电平时，所述第一输出端输出所述高电平信号到下拉模块101；

第二子单元104，具有一接收低电平信号的第二输入端，一接收第二控制信号的第二控制端和一第二输出端，在所述第二控制信号处于高电平时，第二输出端输出所述低电平信号到下拉模块101。

如图1所示，第一子单元103由晶体管M12组成，晶体管M12的源极接收高电平信号，漏极与晶体管M9和晶体管M10的栅极电连接，栅极接收CK信号；

如图1所示，第二子单元104由晶体管M8组成，晶体管M8的源极接收低电平信号，漏极与晶体管M9和晶体管M10的栅极电连接，栅极接收CKB信号；

上述形式下的控制模块，如图1所示，下拉模块102对应的控制模块具体包括：

第三子单元105，具有一接收高电平信号的第三输入端，一接收第三控制信号的第三控制端和一第三输出端，在所述第三控制信号处于高电平时，所述第三输出端输出所述高电平信号到下拉模块101；

第四子单元106，具有一接收低电平信号的第四输入端，一接收第四控制信号的第四控制端和一第四输出端，在所述第四控制信号处于高电平时，第四输出端输出所述低电平信号到下拉模块101。

如图1所示，该第三子单元105由晶体管M7组成，晶体管M7的源极接收高电平信号，漏极与晶体管M5和晶体管M6的栅极电连接，栅极接收CKB信号；

该第四子单元106由晶体管M11组成，晶体管M11的源极接收低电平信号，漏极与晶体管M5和晶体管M6的栅极电连接，栅极接收CK信号；

如图1所示，本发明具体实施例中，还设置有一第五子单元107，该第五子单元107包括：

晶体管M13，源极接收低电平信号，漏极与晶体管M9和M10的栅极电连接，栅极与所述电容远离所述本级输出节点的一端电连接。

晶体管M14，源极接收低电平信号，漏极与晶体管M5和M6的栅极电连接，栅极与所述电容远离所述本级输出节点的一端电连接。

同时，在移位寄存器单元中还包括一上拉模块108和复位单元109，上拉模块108用于在上一级输出节点输出高电平时，拉高下拉节点PU的电平，以对自举电容C充电，而在下一级输出节点Output(N+1)输出高电平时，需要利用复位单元109对电容放电。

如图1所示，上述的上拉模块的一种具体实现方式包括：

晶体管M2，源极接收高电平信号VDD，漏极与所述电容远离所述本级输出节点的一端电连接，栅极与上一级输出节点Output(N-1)电连接；

晶体管M1，源极接收CK信号，漏极与所述本级输出节点Output N-1电连接，栅极与所述电容远离所述本级输出节点的一端电连接；

上述的位模块107的一种具体实现方式包括：

晶体管M3，源极接收低电平信号，漏极与所述电容远离所述本级输出节点的一端电连接，栅极与下一级输出节点Output(N+1)电连接；

晶体管M4，源极接收低信号，漏极与所述本级输出节点Output N电连接，栅极与下一级输出节点Output(N+1)电连接。

由于每个单元的移位寄存器包含14个TFT和1个电容单元，下面对每个时间段下移位寄存器的工作状态做说明，以第N行为对象进行说明。

图2为本发明实施例的上述移位寄存器中各输入信号、输出信号以及输出节点的时序示意图；

结合图1和图2所示，T1时刻，当第N-1行有输出的时候，M1，M2开启，VDD给电容C充电，此时PU点电压等于VDD，使得M13和M14开启，输出低电平VSS到M5，M6，M9，M10的栅极，关闭M5，M6，M9和M10；

T2时刻，在第N行输出的时候，CK处于高电平，M1导通，通过CK的高电平拉高Output N，在第N行产生输出，而同时通过电容C和M1的寄生电容，通过电容耦合效应将PU点电压进一步拉高，使得M13和M14开启，输出低电平VSS到M5，M6，M9，M10的栅极，关闭M5，M6，M9和M10，第N行产生输出；

T3时刻，在N+1行输出的时候，M3和M4被开启，PU点和Output N点电位被置为VSS电压，而此时CKB处于高电平，开启M7，M8，M7开启后，会输出高电平到M5和M6的栅极，导通M5和M6，而M5和M6导通时，会将CK的低电平输出到PU节点和Output N，使得PU节点和Output N处于低电平。而此时，M8开启后，会输出低电平VSS到M9和M10的栅极，关闭M9和M10。

T4时刻，在N+2行输出的时候，其与第N行已经没有直接联系。对于第N行来说，CK为高电平，开启M11和M12，M12开启后，会输出高电平到M9和M10的栅极，导通M9和M10，而M9和M10导通时，会将CKB的低电平输出到PU节点和Output N，使得PU节点和Output N处于低电平。而此时，M11开启后，会输出低电平VSS到M5和M6的栅极，关闭M5和M6。

此后，完全是重复T3时刻和T4时刻的动作，直到下一个Output N-1信号的到来。

从以上过程可以发现，在本级输出节点需要输出低电平时，本发明实施例中，下拉模块101和102是交替工作，因此每一个下拉模块中的晶体管的栅极都只有50％的时间被加上高电平，相对于现有技术的在本级输出节点需要输出低电平时，下拉模块中的晶体管一直处于高电平，大大降低了晶体管的工作时间，延长了晶体管的寿命。

如图3所示，为利用本发明具体实施例的移位寄存器单元的栅极驱动电路的结构示意图，其包括多级移位寄存器单元，其中上一级的输出作为下一级的输入，同时下一级的输出又反馈回上一级进行重置。

本发明实施例还提供一种显示装置，具体地，所述显示装置可以为液晶显示装置，例如液晶面板、液晶电视、手机、液晶显示器等；除了液晶显示装置，所述显示装置还可以是其他类型的显示装置，比如电子阅读器等。所述显示装置还可以包括有机电致发光显示器。所述显示装置包括上述的栅极驱动装置。

以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。

Claims

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元具有一电容单元，所述电容单元与一本级输出节点连接，所述移位寄存器单元还包括至少两个由晶体管组成的下拉模块，分别与所述电容单元的两端电连接，在所述本级输出节点需要输出低电平时，所述至少两个下拉模块交替处于工作状态，控制所述电容单元的两端均处于低电平。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块的数量为两个，分别为第一下拉模块和第二下拉模块。

3.根据权利要求2所述的移位寄存器单元，其特征在于，第一下拉模块和第二下拉模块具有各自对应的第一控制模块和第二控制模块，在所述第一控制模块和第二控制模块的控制下，第一下拉模块和第二下拉模块交替处于工作状态，输出低电平信号到所述电容单元的两端。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一下拉模块和第二下拉模块在高电平信号的控制下处于工作状态；所有第一控制模块和第二控制模块交替输出高电平信号到对应的下拉模块。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一控制模块和第二控制模块均包括：

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一控制模块对应的第一控制信号和所述第二控制模块对应的第二控制信号相同，所述第一控制模块对应的第二控制信号和所述第二控制模块对应的第一控制信号相同。

7.根据权利要求6所述的移位寄存器单元，其特征在于：

所述第一下拉模块具体包括：

所述第一控制模块具体包括：

所述第二下拉模块具体包括：

所述第二控制模块具体包括：

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述第一控制模块和第二控制模块还包括：

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第一控制模块对应的第三控制单元包括：

所述第二控制模块对应的第三控制单元包括：

10.根据权利要求1-9中任意一项所述的移位寄存器单元，其特征在于，还包括一上拉模块和复位单元。

11.根据权利要求10所述的移位寄存器单元，其特征在于，所述上拉模块具体包括：

所述复位单元具体包括：

12.一种栅极驱动装置，其特征在于，包括多级如权利要求1-11中任意一项所述的移位寄存器单元。

13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动装置。