CN103646636B - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明涉及一种移位寄存器，包括输入模块、输出模块和复位模块，其中：所述输入模块连接输入端，并且响应于所述输入端的输入信号，将高电平提供给上拉节点，其中所述上拉节点是所述输入模块、所述输出模块和所述复位模块的连接节点；所述输出模块连接时钟信号，并响应于所述上拉节点的电压信号，将所述时钟信号提供给输出端；所述复位模块连接复位端，并响应于所述复位端的复位信号，将所述高电平提供给下拉节点，其中所述下拉节点是所述输入模块与所述复位模块的连接节点。

Description

移位寄存器、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

液晶显示器驱动电路主要包括栅极驱动电路和数据驱动电路，其中，栅极驱动电路将输入的时钟信号通过移位寄存器转换后加载至液晶面板的栅线上。栅极驱动电路与薄膜晶体管采用相同工艺形成，并与薄膜晶体管一起同时形成在液晶面板上。栅极驱动电路包括具有多级的移位寄存器，每级均连接到相应的栅极线以输出栅极驱动信号。栅极驱动电路的各级彼此相连，起始信号输入至各级中的第一级，并顺序地将栅极驱动信号输出至栅极线，其中前级的输入端连接到上一级的输出端，并且下一级的输出端连接到前级的控制端。

图1示出了现有技术中移位寄存器的电路示意图，图2示出了图1所示的移位寄存器的逻辑时序示意图。从图2可以看出，下拉节点P3处的电压在不断地变化，从而导致栅极驱动电路功耗增大且降噪不足。同时，由于栅极驱动电路中晶体管自身阈值电压的漂移及相邻晶体管的干扰可能造成移位寄存器信号输出错误及自身寿命下降。

发明内容

本发明所要解决的技术问题是栅极驱动电路功耗大且降噪不足的问题。

为此目的，本发明提出了一种移位寄存器，包括输入模块、输出模块和复位模块，其中：所述输入模块连接输入端，并且响应于所述输入端的输入信号，将高电平提供给上拉节点，其中所述上拉节点是所述输入模块、所述输出模块和所述复位模块的连接节点；所述输出模块连接时钟信号，并响应于所述上拉节点的电压信号，将所述时钟信号提供给输出端；所述复位模块连接复位端，并响应于所述复位端的复位信号，将所述高电平提供给下拉节点，其中所述下拉节点是所述输入模块与所述复位模块的连接节点。

优选地，所述输入模块包括第一晶体管和第六晶体管，其中：所述第一晶体管的源极连接所述高电平，漏极连接所述上拉节点，栅极连接所述输入端和所述第六晶体管的栅极；所述第六晶体管的源极连接所述下拉节点，漏极连接低电平，栅极连接所述输入端和所述第一晶体管的栅极。

优选地，所述输出模块包括第二晶体管和第一电容，其中：所述第二晶体管的源极连接所述时钟信号，漏极连接所述输出端和所述第一电容的负极板，栅极连接所述上拉节点和所述第一电容的正极板；所述第一电容的正极板连接所述上拉节点和所述第二晶体管的栅极，所述第一电容的负极板连接所述输出端和所述第二晶体管的漏极。

优选地，所述复位模块包括第三晶体管、第四晶体管、第五晶体管和第二电容，其中：所述第三晶体管的源极连接所述输出端，漏极连接所述低电平、所述第四晶体管的漏极和所述第二电容的负极板，栅极连接所述下拉节点、所述第四晶体管的栅极、所述第五晶体管的漏极和所述第二电容的正极板；所述第四晶体管的源极连接所述上拉节点，漏极连接所述低电平、所述第三晶体管的漏极和所述第二电容的负极板，栅极连接所述下拉节点、所述第三晶体管的栅极、所述第五晶体管的漏极和所述第二电容的正极板；所述第五晶体管的源极连接所述高电平，漏极连接所述下拉节点、所述第三晶体管的栅极、所述第四晶体管的栅极和所述第二电容的正极板，栅极连接所述复位端；所述第二电容的正极板连接所述下拉节点、所述第三晶体管的栅极、所述第四晶体管的栅极和所述第五晶体管的漏极，所述第二电容的负极板连接所述低电平、所述第三晶体管的漏极和所述第四晶体管的漏极。

优选地，所述晶体管为薄膜晶体管。

优选地，所述薄膜晶体管是N型薄膜晶体管。

本发明还提出了一种栅极驱动电路，包括级联的各级上述移位寄存器，其中：第一级移位寄存器的输入端连接起始信号，复位端连接到第二级移位寄存器的输出端；第一级移位寄存器外的其余各级移位寄存器的输入端连接到上一级移位寄存器的输出端，复位端连接到下一级移位寄存器的输出端。

本发明进一步提出了一种显示装置，包括上述栅极驱动电路。

通过采用本发明所公开移位寄存器、栅极驱动电路及显示装置，其移位寄存器在原有信号传递功能的基础上采用较少的晶体管，不仅有效的抑制了由晶体管自身阈值电压的漂移和相邻晶体管的干扰等可能造成的输出错误，而且电路结构元件较少，易于实现液晶显示器窄边框化，更降低了驱动电路和显示装置的功耗。

附图说明

通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：

图1示出了现有技术中移位寄存器的电路示意图；

图2示出了图1所示的移位寄存器的逻辑时序示意图；

图3示出了根据本发明实施例的移位寄存器的电路示意图；

图4示出了图3所示的移位寄存器的逻辑时序示意图；

图5示出了根据本发明实施例的栅极驱动电路的示意图。

具体实施方式

下面将结合附图对本发明的实施例进行详细描述。

图3示出了根据本发明实施例的移位寄存器的电路示意图。如图3所示，根据本发明实施例的移位寄存器包括输入模块1、输出模块2和复位模块3。

输入模块1连接作为输入信号的前级输出信号G(n-1)，并且响应于输入信号G(n-1)，将高电平VDD提供给上拉节点P1，其中上拉节点P1是输入模块1、输出模块2和复位模块3的连接节点；

输出模块2连接时钟信号CLK，并响应于上拉节点P1的电压信号，将时钟信号CLK提供给输出端G(n)；

复位模块3连接作为复位信号的下级输出信号G(n+1)，并响应于复位信号G(n+1)，将高电平VDD提供给下拉节点P3，其中下拉节点P3是输入模块1与复位模块3的连接节点。

下面结合具体电路来对本发明进行详细说明。

输入模块1包括第一晶体管M1和第六晶体管M6。其中，第一晶体管M1的源极连接高电平VDD，漏极连接上拉节点P1，栅极连接输入端G(n-1)和第六晶体管M6的栅极；第六晶体管M6的源极连接下拉节点P3，漏极连接低电平VSS，栅极连接输入端G(n-1)和第一晶体管M1的栅极。

输出模块2包括第二晶体管M2和第一电容C1。其中，第二晶体管M2的源极连接时钟信号CLK，漏极连接输出端G(N)和第一电容C1的负极板，栅极连接上拉节点P1和第一电容C1的正极板；第一电容C1的正极板连接上拉节点P1和第二晶体管M2的栅极，第一电容C1的负极板连接输出端G(N)和第二晶体管M2的漏极。

复位模块包括第三晶体管M3、第四晶体管M4、第五晶体管M5和第二电容C2。其中，第三晶体管M3的源极连接输出端G(N)，漏极连接低电平VSS、第四晶体管M4的漏极和第二电容C2的负极板，栅极连接下拉节点P3、第四晶体管M4的栅极、第五晶体管M5的漏极和第二电容C2的正极板；第四晶体管M4的源极连接上拉节点P1，漏极连接低电平VSS、第三晶体管M3的漏极和第二电容C2的负极板，栅极连接下拉节点P3、第三晶体管M3的栅极、第五晶体管M5的漏极和第二电容C2的正极板；第五晶体管M5的源极连接高电平VDD，漏极连接下拉节点P3、第三晶体管M3的栅极、第四晶体管M4的栅极和第二电容C2的正极板，栅极连接复位端G(N+1)；第二电容C2的正极板连接下拉节点P3、第三晶体管M3的栅极、第四晶体管M4的栅极和第五晶体管M5的漏极，第二电容C2的负极板连接低电平VSS、第三晶体管M3的漏极和第四晶体管M4的漏极。

优选地，上述晶体管均为薄膜晶体管，更优选地，上述晶体管均为N型薄膜晶体管。与现有技术中的移位寄存器采用9个晶体管的结构相比，根据本发明实施例的移位寄存器仅采用了6个晶体管，节省了版图面积而更有利于窄边框的实现、降低了生产成本并降低了栅极驱动电路的功耗。

接下来，将结合图4详细说明根据本发明实施例的移位寄存器的工作原理。

第一阶段T1：此时时钟信号CLK为低电平，作为第n级输入信号的前级输出信号G(n-1)为高电平，作为复位信号的下级输出信号G(n+1)为低电平，VSS为低电平信号。高电平的输入信号G(n-1)使得第一晶体管M1导通，并对电容C1充电，使得上拉节点P1点升为高电平。此时，第二晶体管M2栅极打开，但由于此时的时钟信号CLK为低电平，第二晶体管M2中并没有电流通过，故输出端G(n)输出低电平。

在此阶段中，由于输入信号G(n-1)为高电平，使得第六晶体管M6栅极打开，下拉节点P3通过第六晶体管M6到低电平VSS放电，从而不断对下拉节点P3进行放噪处理，同时使电容C2处于放电状态并保证第三晶体管M3和第四晶体管M4处于截止状态。由于下拉节点P3为低电平，有效防止了第三晶体管M3和第四晶体管M4由于自身阈值电压的漂移和相邻晶体管的干扰而对电容C2持续充电而导致电容C1充电不足。

第二阶段T2：此时时钟信号CLK为高电平，输入信号G(n-1)为低电平，复位信号G(n+1)为低电平。此时第一晶体管M1由于低电平的输入信号G(n-1)而处于截止状态，第二晶体管M2由于高电平的上拉信号P1而处于导通状态，电流流过第二晶体管M2，而使输出端G(n)输出高电平；

在此阶段中，由于输入信号G(n-1)、复位信号G(n+1)和下拉信号P3均为低电平，使得第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6均保持截止，P3点保持低电位，保证了输出端G(n)的正常输出。

第三阶段T3：此时时钟信号CLK为低电平，输入信号G(n-1)为低电平，复位信号G(n+1)为高电平。第一晶体管M1和第六晶体管M6由于低电平的输入信号G(n-1)而截止，第五晶体管M5由于高电平的复位信号G(n+1)而导通，使得高电平VDD对电容C2充电，从而使下拉节点P3的电位升至高电平。由于下拉节点P3为高电平，使得第三晶体管M3和第四晶体管M4导通，电容C1的正负极板通过第三晶体管M3和第四晶体管M4到低电平VSS放电，使得上拉节点P1和输出端G(n)迅速降为低电平，实现复位功能；

第四阶段T4：此时时钟信号CLK为高电平，输入信号G(n-1)及复位信号G(n+1)均为低电平。第一晶体管M1和第六晶体管M6由于低电平的输入信号G(n-1)而截止，第五晶体管M5由于低电平的复位信号G(n+1)而截止，第二晶体管M2由于低电平的上拉信号P1而截止，由于第六晶体管M6在此阶段处于截止状态，故电容C2继续保持高电平，使得下拉节点P3继续保持高电平，从而使第三晶体管M3和第四晶体管M4持续保持导通状态，不断对上拉节点P1和输出端G(N)放电，保证上拉节点P1和输出端G(N)为低电平。

在下一帧信号到来前，随着时钟信号CLK的周期性变化，由于电容C2的存在，下拉节点P3始终保持高电平，并不断对上拉节点P1和输出端G(n)进行放噪处理，从而保证输出的稳定性和准确性。

在下一帧信号到来时，G(n-1)为高电平，使第六晶体管M6导通，对电容C2放电，从而使下拉节点P3为低电平。由于下拉节点P3为低电平，因此第三晶体管M3和第四晶体管M4处于截止状态，防止第三晶体管M3和第四晶体管M4由于自身阈值电压的漂移和相邻晶体管的干扰对电容C2持续充电而导致电容C1充电不足。

图5示出了根据本发明实施例的栅极驱动电路。如图5所示，根据本发明实施例的栅极驱动电路包括级联的各级如上所述的移位寄存器，第一级移位寄存器的输入端连接起始信号，复位端连接到第二级移位寄存器的输出端，第一级移位寄存器外的其余各级移位寄存器的输入端连接到上一级移位寄存器的输出端，复位端连接到下一级移位寄存器的输出端。

在根据本发明实施例的栅极驱动电路中，电路功耗仅由与信号CLK、VDD和VSS相连的晶体管在工作时产生，而绝大部分的晶体管在一帧图像的扫描时间内只工作一行的扫描时间，与现有技术的栅极驱动电路相比，大幅降低了驱动电路的功耗。

根据本发明实施例的移位寄存器和栅极驱动电路，其移位寄存器在原有信号传递功能的基础上采用较少的晶体管，不仅有效的抑制了由晶体管自身阈值电压的漂移和相邻晶体管的干扰等可能造成的输出错误，而且电路结构元件较少，易于实现液晶显示器窄边框化，更降低了驱动电路的功耗。

本发明还提出了一种显示装置，其采用根据本发明实施例的栅极驱动电路，其广泛应用于电视、显示器、便携式计算机、移动互联设备等具有显示装置的设备中。

虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (7)

1.一种移位寄存器，包括输入模块、输出模块和复位模块，其中：

所述输入模块连接输入端，并且响应于所述输入端的输入信号，将高电平提供给上拉节点，其中所述上拉节点是所述输入模块、所述输出模块和所述复位模块的连接节点；

所述输出模块连接时钟信号，并响应于所述上拉节点的电压信号，将所述时钟信号提供给输出端；

所述复位模块连接复位端，并响应于所述复位端的复位信号，将所述高电平提供给下拉节点，其中所述下拉节点是所述输入模块与所述复位模块的连接节点；所述复位模块包括第三晶体管、第四晶体管、第五晶体管和第二电容，其中：

所述第三晶体管的源极连接所述输出端，漏极连接低电平、所述第四晶体管的漏极和所述第二电容的负极板，栅极连接所述下拉节点、所述第四晶体管的栅极、所述第五晶体管的漏极和所述第二电容的正极板；

所述第四晶体管的源极连接所述上拉节点，漏极连接所述低电平、所述第三晶体管的漏极和所述第二电容的负极板，栅极连接所述下拉节点、所述第三晶体管的栅极、所述第五晶体管的漏极和所述第二电容的正极板；

所述第五晶体管的源极连接所述高电平，漏极连接所述下拉节点、所述第三晶体管的栅极、所述第四晶体管的栅极和所述第二电容的正极板，栅极连接所述复位端；

所述第二电容的正极板连接所述下拉节点、所述第三晶体管的栅极、所述第四晶体管的栅极和所述第五晶体管的漏极，所述第二电容的负极板连接所述低电平、所述第三晶体管的漏极和所述第四晶体管的漏极。

2.根据权利要求1所述的移位寄存器，其中所述输入模块包括第一晶体管和第六晶体管，其中：

所述第一晶体管的源极连接所述高电平，漏极连接所述上拉节点，栅极连接所述输入端和所述第六晶体管的栅极；

所述第六晶体管的源极连接所述下拉节点，漏极连接低电平，栅极连接所述输入端和所述第一晶体管的栅极。

3.根据权利要求1所述的移位寄存器，其中所述输出模块包括第二晶体管和第一电容，其中：

所述第二晶体管的源极连接所述时钟信号，漏极连接所述输出端和所述第一电容的负极板，栅极连接所述上拉节点和所述第一电容的正极板；

所述第一电容的正极板连接所述上拉节点和所述第二晶体管的栅极，所述第一电容的负极板连接所述输出端和所述第二晶体管的漏极。

4.根据权利要求1至3中任一项所述的移位寄存器，其中所述晶体管为薄膜晶体管。

5.根据权利要求4所述的移位寄存器，其中所述薄膜晶体管是N型薄膜晶体管。

6.一种栅极驱动电路，包括级联的各级如权利要求1至5中任一项所述的移位寄存器，其中：

第一级移位寄存器的输入端连接起始信号，复位端连接到第二级移位寄存器的输出端；

第一级移位寄存器外的其余各级移位寄存器的输入端连接到上一级移位寄存器的输出端，复位端连接到下一级移位寄存器的输出端。

7.一种显示装置，包括如权利要求6所述的栅极驱动电路。