CN103247275B - 一种移位寄存器单元、栅极驱动电路及阵列基板 - Google Patents

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Abstract

本发明提供了一种移位寄存器单元、栅极驱动电路及阵列基板，用以抑制由交流时钟信号的变化导致的干扰噪声，提高移位寄存器单元的稳定性，同时减小移位寄存器单元的尺寸。所述移位寄存器单元包括：响应于输入信号，将第一电压信号提供给输出模块的输入模块；响应于第一节点的电压信号，将第一时钟信号提供给输出端子的输出模块；响应于复位信号，将第二电压信号提供给输出端子的复位模块；响应于第二时钟信号将第二时钟信号提供给第二节点，并且响应于输入信号将第二电压信号提供给第二节点的下拉控制模块；响应于第二节点的电压信号，将第二电压信号提供给第一节点和输出端子的下拉模块。

Description

一种移位寄存器单元、栅极驱动电路及阵列基板
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及阵列基板。
背景技术
薄膜晶体管液晶显示器（TFT-LCD）驱动器主要包括栅极驱动电路和数据驱动电路，其中，栅极驱动电路将输入的时钟信号通过移位寄存器单元转换后加在液晶显示面板的栅线上，栅极驱动电路的形成可以与薄膜晶体管的形成具有相同工艺，并与薄膜晶体管一起同时形成在液晶面板的阵列基板上。栅极驱动电路包括具有多级的移位寄存器单元，每级均连接到相应的栅极线以输出栅极驱动信号。栅极驱动电路的各级彼此相连，起始信号输入至各级中的第一级并顺序的将栅极驱动信号输出至栅极线，其中前级的输入端连接到上一级的输出端，并且下一级的输出端连接到前级的控制端。
在LCD面板设置上述结构的栅极驱动电路，其每一级移位寄存器单元包括如图1所示的结构。图1所示的移位寄存器单元，包括10个薄膜晶体管和1个电容，用于实现移位寄存器单元的输出和复位功能；同时消除因栅极驱动电路中各交流时钟信号的变化而产生的干扰噪声，提高信号的输出及移位寄存器单元的稳定性；但是，较多的薄膜晶体管需要较大的布线空间，使得整个移位寄存器单元的尺寸较大，进而导致液晶显示器的体积较大。
发明内容
本发明实施例提供了一种移位寄存器单元、栅极驱动电路及阵列基板，用以抑制由于交流时钟信号的变化导致的干扰噪声，提高移位寄存器单元的稳定性，同时减小移位寄存器单元的尺寸。
本发明实施例提供的一种移位寄存器单元，所述移位寄存器单元包括：输入模块、输出模块、复位模块、下拉控制模块和下拉模块；
所述输入模块，用于响应输入信号，将第一电压信号通过第一节点提供给输出模块；
所述复位模块，用于响应复位信号，将第二电压信号提供给输出端子；
所述输出模块，用于响应第一节点的电压信号，将第一时钟信号提供给输出端子；
所述下拉控制模块，用于响应第二时钟信号，将第二时钟信号提供给第二节点；以及响应于输入信号，将第二电压信号提供给第二节点；
所述下拉模块，用于响应第二节点的电压信号，将第二电压信号提供给第一节点和输出端子。
本发明实施例提供了一种栅极驱动电路，包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入端子连接起始信号端，第一级移位寄存器单元的复位信号端连接第二级移位寄存器单元的输出端子；最后一级移位寄存器单元的输入端子连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号端连接起始信号端；
除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入端子连接上一级移位寄存器单元的输出端子，复位信号端连接下一级移位寄存器单元的输出端子；
所有级联的移位寄存器单元均为所述的移位寄存器单元。
本发明实施例提供了一种阵列基板，所述阵列基板包括：基板、形成于所述基板显示区域的有源阵列、以及设置在所述基板周边区域的上述的栅极驱动电路。
本发明实施例提供的一种移位寄存器单元和栅极驱动电路，所述移位寄存器单元包括：输入模块、输出模块、复位模块、下拉控制模块和下拉模块，其中，所述输入模块，用于响应输入信号，将第一电压信号通过第一节点提供给输出模块；所述输出模块，用于响应第一节点的电压信号，将第一时钟信号提供给输出端子；所述复位模块，用于响应复位信号，将第二电压信号提供给输出端子；所述下拉控制模块，用于响应第二时钟信号，将第二时钟信号提供给第二节点，以及响应于输入信号，将第二电压信号提供给第二节点；所述下拉模块，用于响应第二节点的电压信号，将第二电压信号提供给第一节点和输出端子，该移位寄存器单元通过使用较少数目的薄膜晶体管，实现了移位寄存器单元的信号传输功能和降噪功能；同时，由于使用的薄膜晶体管相对较少，节省了布线空间，有利于减小移位寄存器单元的尺寸，从而可以减小整个液晶显示器的体积。
附图说明
图1为现有技术中移位寄存器单元结构示意图；
图2为本发明实施例提供的一种移位寄存器单元的结构示意图；
图3为本发明实施例提供的一种栅极驱动电路的结构示意图；
图4为本发明实施例提供的一种移位寄存器单元的各信号端的时序信号图。
具体实施方式
本发明实施例提供了一种移位寄存器单元及栅极驱动电路，用以抑制由于交流时钟信号的变化导致的干扰噪声，提高移位寄存器单元的稳定性，同时减小移位寄存器单元的尺寸。
下面结合附图，对本发明进行说明。
本发明实施例提供了一种移位寄存器单元，其结构如图2所示，从图2中可以看出，所述寄存器包括：输入模块201、复位模块202、输出模块203、下拉控制模块204和下拉模块205；
所述输入模块201，用于响应输入信号，将第一电压信号通过第一节点提供给输出模块；
所述复位模块202，用于响应复位信号，将第二电压信号提供给输出端子；
所述输出模块203，用于响应第一节点的电压信号，将第一时钟信号提供给输出端子；
所述下拉控制模块204，用于响应第二时钟信号，将第二时钟信号提供给第二节点；以及响应于输入信号，将第二电压信号提供给第二节点；
所述下拉模块205，用于响应第二节点的电压信号，将第二电压信号提供给第一节点和输出端子。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
如图2中所示的移位寄存器单元，包括：输入模块201、复位模块202、输出模块203、下拉控制模块204和下拉模块205；
具体的，所述输入模块201，包括：
第一薄膜晶体管T1，其栅极连接输入端子INPUT，漏极连接第一电压信号VDD输入端，源极连接第一节点P1。
所述复位模块202，包括：
第二薄膜晶体管T2，其栅极连接复位信号输入端RESET，漏极连接输出端子OUTPUT，源极连接第二电压信号VSS输入端。
所述输出模块203，包括：
第三薄膜晶体管T3，其栅极连接第一节点P1，漏极连接第一时钟信号CLK输入端，源极连接输出端子OUTPUT；
电容，连接在第一节点P1和输出端子OUTPUT之间。
所述下拉控制模块204，包括：
第四薄膜晶体管T4，其栅极和漏极同时连接第二时钟信号CLKB输入端，源极连接第二节点P2；
第五薄膜晶体管T5，其栅极连接输入端子INPUT，漏极连接第二节点P2，源极连接第二电压信号VSS输入端；
所述下拉模块205，包括：
第六薄膜晶体管T6，其栅极连接第二节点P2，漏极连接第一节点P1，源极连接第二电压信号VSS输入端；
第七薄膜晶体管T7，其栅极连接第二节点P2，漏极连接输出端子OUTPUT，源极连接第二电压信号VSS输入端。
上述所有薄膜晶体管均为N型薄膜晶体管TFT。
较佳的，上述所有薄膜晶体管同时为多晶硅薄膜晶体管，或同时为非晶硅薄膜晶体管，或同时为氧化物薄膜晶体管，或同时为有机薄膜晶体管。
上述移位寄存器单元中，通过使用较少数目的薄膜晶体管，实现了移位寄存器单元的信号传输功能和降噪功能；同时，由于使用的薄膜晶体管相对较少，节省了布线空间，有利于减小移位寄存器单元的尺寸，从而可以减小整个液晶显示器的体积。
上述移位寄存器单元级联形成阵列基板栅极驱动电路。本发明实施例提供了一种栅极驱动电路，所述栅极驱动电路包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入端子连接起始信号输入端，第一级移位寄存器单元的复位信号输入端连接第二级移位寄存器单元的输出端子；最后一级移位寄存器单元的输入端子连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号输入端连接起始信号输入端；
除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入端子连接上一级移位寄存器单元的输出端子，复位信号输入端连接下一级移位寄存器单元的输出端子；
所有上述级联的移位寄存器单元均为图2所示的移位寄存器单元。
具体地，该阵列基板栅极驱动电路包括N级，N为栅线数量，参见图3，栅极起始信号STV作为输入信号输入到第一级移位寄存器单元，并且顺序的将栅极驱动信号输出至栅极线，第n级的输入信号由第n-1级的输出信号提供，其中n<N。
图4为的各信号端的时序图，下面结合图4对本发明实施例提供的阵列基板栅极驱动电路中的第n（n<N，N为阵列基板栅极电路的级数）级移位寄存器单元的工作方法进行说明，其中，所有移位寄存器单元均为上述的移位寄存器单元，所有薄膜晶体管（TFT）均为高电平导通，低电平截止。
当所述栅极驱动电路扫描时，所述VDD为高电平信号，VSS为低电平信号，第一时钟信号与第二时钟信号的相位相反：
第一阶段S1，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，作为第n级输入信号INPUT(n)的上一级输出信号OUTPUT(n-1)为高电平，作为第n级复位信号RESET(n)的下一级输出信号OUTPUT(n+1)为低电平；高电平的输入信号OUTPUT(n-1)使得第一薄膜晶体管T1导通，第一电压信号VDD为高电平信号对电容C充电，使得第一节点P1为高电平；此时，响应于第一节点P1处电压信号的第三薄膜晶体管T3导通，但是，由于此时第一时钟信号CLK为低电平，因此，该时间段内输出端OUTPUT(n)的输出为低电平。
同时，高电平的第二时钟信号CLKB使得第四薄膜晶体管T4导通，但是，由于响应于输入信号的第五薄膜晶体管T5也处于导通状态，且VSS为低电平信号，第二节点P2的电位被拉低，此时第二节点P2处为低电平，响应于第二节点P2的电压信号的第六薄膜晶体管T6和第七薄膜晶体管T7截止。
第二阶段S2：第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，作为第n级输入信号INPUT(n)的上一级输出信号OUTPUT(n-1)为低电平，作为第n级复位信号RESET(n)的下一级的输出信号OUTPUT(n+1)为低电平；输入信号为低电平使得第一薄膜晶体管T1截止，但是由于电容C的存在，第一节点P1保持高电平，T3处于导通状态，同时第一时钟信号CLK为高电平，由于电容C的自举效应（Bootstrapping），第一节点P1的电位继续升高，第三薄膜晶体管T3保持导通，第一节点P1的电位进一步拉高；此时输出端OUTPUT(n)输出为高电平。
同时，第二节点P2处继续保持低电平，响应于第二节点P2处电压信号的第六薄膜晶体管T6和第七薄膜晶体管T7保持截止状态，从而保证信号的稳定性输出。
第三阶段S3，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，作为第n级输入信号INPUT(n)的上一级输出信号OUTPUT(n-1)为低电平，作为第n级复位信号RESET(n)的下一级输出信号OUTPUT(n+1)为高电平；复位信号为高电平使得第二薄膜晶体管T2导通，并向输出端子提供第二电压信号VSS，使得输出端OUTPUT(n)迅速降为低电平。
同时，输入信号为低电平使得第五薄膜晶体管T5截止，而第二时钟信号CLKB为高电平使得第四薄膜晶体管T4导通，第二节点P2为高电平，响应于第二节点P2处电压信号的第六薄膜晶体管T6和第七薄膜晶体管T7导通，由于第七薄膜晶体管T7导通，且VSS为低电平信号，电容C进行放电；由于第六薄膜晶体管T6导通，且VSS为低电平信号，使得第一节点P1迅速降为低电平。
第四阶段S4，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，作为第n级输入信号INPUT(n)的上一级输出信号OUTPUT(n-1)为低电平，作为第n级复位信号RESET(n)的下一级输出信号OUTPUT(n+1)为低电平。此时输入信号为低电平使得第一薄膜晶体管T1和第五薄膜晶体管T5截止，第一节点P1保持低电平，第三薄膜晶体管T3也处于截止状态；复位信号为低电平使得第二薄膜晶体管T2截止，输出端OUTPUT(n)输出为低电平；
在此S4阶段中，第二节点P2处保持高电平，响应于第二节点P2处电压信号的第六薄膜晶体管T6和第七薄膜晶体管T7导通，消除由于交流时钟信号的变化导致的干扰噪声，保证输出信号的稳定性。
第五阶段S5，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，输入信号INPUT(n)为低电平，复位信号RESET(n)为低电平。此时输入信号为低电平使得第一薄膜晶体管T1截止，第一节点P1保持低电平，复位信号为低电平使得第二薄膜晶体管T2截止，输出端OUTPUT(n)输出为低电平；
在此T5阶段中，由于第二时钟信号CLKB为高电平，第四薄膜晶体管T4导通，输入信号为低电平使得第五薄膜晶体管T5截止，使得第二节点P2处保持高电平，响应于第二节点P2处电压信号的第六薄膜晶体管T6和第七薄膜晶体管T7导通，继续对第一节点P1和输出端OUTPUT(n)的噪声进行降噪处理，消除由于交流时钟信号的变化导致的干扰噪声，将由噪声干扰引起的影响降至最低，保证输出信号的稳定性。
本发明实施例提供了一种阵列基板，所述阵列基板包括：基板、形成于所述基板显示区域的有源阵列、以及设置在所述基板周边区域的上述的栅极驱动电路。
综上所述，本发明实施例提供的一种移位寄存器单元、栅极驱动电路及阵列基板，所述移位寄存器单元包括：输入模块、复位模块、输出模块、下拉控制模块和下拉模块，其中，所述输入模块，用于响应输入信号，将第一电压信号通过第一节点提供给输出模块；所述输出模块，用于响应第一节点的电压信号，将第一时钟信号提供给输出端子；所述复位模块，用于响应复位信号，将第二电压信号提供给输出端子；所述下拉控制模块，用于响应第二时钟信号，将第二时钟信号提供给第二节点，以及响应于输入信号，将第二电压信号提供给第二节点；所述下拉模块，用于响应第二节点的电压信号，将第二电压信号提供给第一节点和输出端子，该移位寄存器单元通过使用较少数目的薄膜晶体管，实现移位寄存器单元的信号传输功能和降噪功能，消除由于交流时钟信号的变化导致的干扰噪声，有效提高了移位寄存器单元的稳定性；同时，所述移位寄存器单元中使用的薄膜晶体管相对较少，节省了布线空间，有利于减小移位寄存器单元的尺寸，从而可以减小整个液晶显示器的体积。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括输入模块、输出模块、复位模块、下拉控制模块和下拉模块，其中，
所述输入模块，用于响应输入信号，将第一电压信号通过第一节点提供给输出模块，所述输入模块包括：第一薄膜晶体管，其栅极连接输入端子，漏极连接第一电压信号输入端，源极连接第一节点；
所述复位模块，用于响应复位信号，将第二电压信号提供给输出端子，所述复位模块包括：第二薄膜晶体管，其栅极连接复位信号输入端，漏极连接输出端子，源极连接第二电压信号输入端；
所述输出模块，用于响应第一节点的电压信号，将第一时钟信号提供给输出端子，所述输出模块包括：第三薄膜晶体管，其栅极连接第一节点，漏极连接第一时钟信号输入端，源极连接输出端子；电容，连接在第一节点和输出端子之间；
所述下拉控制模块，用于响应第二时钟信号，将第二时钟信号提供给第二节点；以及响应于输入信号，将第二电压信号提供给第二节点，所述下拉控制模块包括：第四薄膜晶体管，其栅极和漏极同时连接第二时钟信号输入端，源极连接第二节点；第五薄膜晶体管，其栅极连接输入端子，漏极连接第二节点，源极连接第二电压信号输入端；
所述下拉模块，用于响应第二节点的电压信号，将第二电压信号提供给第一节点和输出端子，所述下拉模块包括：第六薄膜晶体管，其栅极连接第二节点，漏极连接第一节点，源极连接第二电压信号输入端；第七薄膜晶体管，其栅极连接第二节点，漏极连接输出端子，源极连接第二电压信号输入端。
2.如权利要求1所述移位寄存器单元，其特征在于，所有薄膜晶体管均为N型薄膜晶体管。
3.如权利要求2所述移位寄存器单元，其特征在于，所述薄膜晶体管均为多晶硅薄膜晶体管，或者均为非晶硅薄膜晶体管，或者均为氧化物薄膜晶体管。
4.一种栅极驱动电路，包括级联的各级移位寄存器单元，其中，第一级移位寄存器单元的输入端子连接起始信号端，第一级移位寄存器单元的复位信号输入端连接第二级移位寄存器单元的输出端子；最后一级移位寄存器单元的输入端子连接前一级移位寄存器单元的输出端子，最后一级移位寄存器单元的复位信号输入端连接起始信号端；
除第一级和最后一级移位寄存器单元外，其余各级移位寄存器单元的输入端子连接上一级移位寄存器单元的输出端子，复位信号输入端连接下一级移位寄存器单元的输出端子；
其特征在于，所有级联的移位寄存器单元均为如权利要求1～3任一权利要求所述的移位寄存器单元。
5.一种阵列基板，其特征在于，所述阵列基板包括：基板、形成于所述基板显示区域的有源阵列、以及设置在所述基板周边区域的如权利要求4所述的栅极驱动电路。
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