CN110223623B - 栅极驱动单元及其控制方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本公开提供了一种栅极驱动单元及其控制方法、栅极驱动电路、显示装置。栅极驱动单元包括输入电路、输出电路和下拉电路，输入电路被配置为根据下拉节点的电位，利用输入信号控制上拉节点的电位，输出电路被配置为根据上拉节点的电位，将第一时钟信号输出到驱动信号输出端，下拉电路被配置为根据上拉节点的电位，利用第二时钟信号和第一电压信号控制下拉节点的电位。本公开能够有效减小栅极驱动单元所占用的空间。

Description

栅极驱动单元及其控制方法、栅极驱动电路、显示装置

技术领域

本公开涉及显示技术领域，特别涉及一种栅极驱动单元及其控制方法、栅极驱动电路、显示装置。

背景技术

在相关技术中，栅极驱动电路(也可以称为GOA(Gate Driver On Array，阵列基板行驱动)电路)中包括多个级联的栅极驱动单元，各级栅极驱动单元的驱动信号输出端分别对应一条栅线，以实现对显示面板进行逐行扫描。

发明内容

发明人通过研究发现，在每个栅极驱动单元中，信号输入、上拉节点PU复位和上拉节点PU去噪分别由不同的晶体管实现。因此在每个栅极驱动单元中，晶体管的数量较多，导致栅极驱动单元所占用的空间较大。

据此，本公开提出一种减小栅极驱动单元所占用空间的方案。

根据本公开实施例的第一方面，提供一种栅极驱动单元，包括：输入电路，与下拉节点、上拉节点和信号输入端电连接，被配置为根据所述下拉节点的电位，利用输入信号控制所述上拉节点的电位；输出电路，与所述上拉节点、第一时钟信号端和驱动信号输出端电连接，被配置为根据所述上拉节点的电位，将所述第一时钟信号输出到所述驱动信号输出端；下拉电路，与所述上拉节点、所述下拉节点、第二时钟信号端、第一电压信号端电连接，被配置为根据所述上拉节点的电位，利用第二时钟信号和第一电压信号控制所述下拉节点的电位。

在一些实施例中，所述输入电路包括：第一晶体管，其中所述第一晶体管的栅极与所述下拉节点电连接，所述第一晶体管的第一电极与所述信号输入端电连接，所述第一晶体管的第二电极与所述上拉节点电连接。

在一些实施例中，所述下拉电路包括：第二晶体管，其中所述第二晶体管的栅极与所述第二时钟信号端电连接，所述第二晶体管的第一电极与所述第一电压信号端电连接，所述第二晶体管的第二电极与所述下拉节点电连接；第三晶体管，其中所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一电极与所述第二时钟信号端电连接，所述第三晶体管的第二电极与所述下拉节点电连接。

在一些实施例中，所述输出电路包括：第四晶体管，所述第四晶体管的栅极与所述上拉节点电连接，所述第四晶体管的第一电极与所述第一时钟信号端电连接，所述第四晶体管的第二电极与所述驱动信号输出端电连接；第一电容器，所述第一电容器的第一端与所述上拉节点电连接，所述第一电容器的第二端与所述驱动信号输出端电连接。

在一些实施例中，栅极驱动单元还包括：降噪电路，与所述下拉节点、第二电压信号端和驱动信号输出端电连接，被配置为根据所述下拉节点的电位，将第二电压信号输出到所述驱动信号输出端。

在一些实施例中，所述降噪电路包括：第五晶体管，其中所述第五晶体管的栅极与所述下拉节点电连接，所述第五晶体管的第一电极与所述驱动信号输出端电连接，所述第五晶体管的第二电极与第二电压信号端电连接。

在一些实施例中，所述下拉电路包括第一下拉电路和第二下拉电路，所述下拉节点包括第一下拉节点和第二下拉节点，所述信号输入端包括第一信号输入端和第二信号输入端，所述第一电压信号端包括第一子电压信号端和第二子电压信号端；所述输入电路被配置为根据所述第一下拉节点的电位，利用第一输入信号控制所述上拉节点的电位，或者根据所述第二下拉节点的电位，利用第二输入信号控制所述上拉节点的电位；所述第一下拉电路被配置为根据所述上拉节点的电位，利用第二时钟信号和第一子电压信号控制所述第一下拉节点的电位；所述第二下拉电路被配置为根据所述上拉节点的电位，利用第二时钟信号和第二子电压信号控制所述第二下拉节点的电位。

在一些实施例中，所述输入电路包括：第六晶体管，其中所述第六晶体管的栅极与所述第一下拉节点电连接，所述第六晶体管的第一电极与所述第一信号输入端电连接，所述第六晶体管的第二电极与所述上拉节点电连接；第七晶体管，所述第七晶体管的栅极与所述第二下拉节点电连接，所述第七晶体管的第一电极与所述上拉节点电连接，所述第七晶体管的第二电极与所述第二信号输入端电连接。

在一些实施例中，所述第一下拉电路包括：第八晶体管，其中所述第八晶体管的栅极与所述第二时钟信号端电连接，所述第八晶体管的第一电极与所述第一子电压信号端电连接，所述第八晶体管的第二电极与所述第一下拉节点电连接；第九晶体管，其中所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一电极与所述第二时钟信号端电连接，所述第九晶体管的第二电极与所述第一下拉节点电连接；所述第二下拉电路包括：第十晶体管，其中所述第十晶体管的栅极与所述第二时钟信号端电连接，所述第十晶体管的第一电极与所述第二子电压信号端电连接，所述第十晶体管的第二电极与所述第二下拉节点电连接；第十一晶体管，其中所述第十一晶体管的栅极与所述上拉节点电连接，所述第十一晶体管的第一电极与所述第二时钟信号端电连接，所述第十一晶体管的第二电极与所述第二下拉节点电连接。

在一些实施例中，栅极驱动单元还包括：降噪电路，与所述第一下拉节点、所述第二下拉节点、第二电压信号端和驱动信号输出端电连接，被配置为根据所述第一下拉节点或第二下拉节点的电位，将所述第二电压信号输出到所述驱动信号输出端。

在一些实施例中，所述降噪电路包括：第十二晶体管，其中所述第十二晶体管的栅极与所述第一下拉节点电连接，所述第十二晶体管的第一电极与所述驱动信号输出端电连接，所述第十二晶体管的第二电极与第二电压信号端电连接；第十三晶体管，其中所述第十三晶体管的栅极与所述第二下拉节点电连接，所述第十三晶体管的第一电极与所述驱动信号输出端电连接，所述第十三晶体管的第二电极与第二电压信号端电连接。

根据本公开实施例的第二方面，提供一种栅极驱动电路，包括：级联的多个如上述任一实施例所述的栅极驱动单元。

在一些实施例中，在级联的多个栅极驱动单元中，第i个栅极驱动单元的驱动信号输出端与第i+1个栅极驱动单元的第一信号输入端及第i-1个栅极驱动单元的第二信号输入端电连接，i为大于1且小于N的自然数，N为级联的栅极驱动单元总数；第1个栅极驱动单元的驱动信号输出端与第2个栅极驱动单元的第一信号输入端电连接，所述第1个栅极驱动单元的第一信号输入端与起始信号端电连接；第N个栅极驱动单元的驱动信号输出端与第N-1个栅极驱动单元的第二信号输入端电连接，所述第N个栅极驱动单元的第二信号输入端与所述起始信号端电连接。

根据本公开实施例的第三方面，提供一种显示装置，包括：如上述任一实施例所述的栅极驱动电路。

根据本公开实施例的第四方面，提供一种栅极驱动单元控制方法，用于上述任一实施例所述的栅极驱动单元，所述控制方法包括：通过输入电路将上拉节点的电位拉低到第一电位；通过所述输入电路将所述上拉节点的电位从所述第一电位拉低到第二电位，其中所述第二电位小于所述第一电位，以便输出电路将第一时钟信号输出到驱动信号输出端；所述输入电路将所述上拉节点的电位复位，以便所述输出电路停止将所述第一时钟信号输出到所述驱动信号输出端。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1是根据本公开一个实施例的栅极驱动单元的结构示意图；

图2是根据本公开另一个实施例的栅极驱动单元的结构示意图；

图3是根据本公开又一个实施例的栅极驱动单元的结构示意图；

图4是根据本公开一个实施例的用于栅极驱动单元的信号的时序控制图；

图5是根据本公开又一个实施例的栅极驱动单元的结构示意图；

图6是根据本公开又一个实施例的栅极驱动单元的结构示意图；

图7是根据本公开一个实施例的栅极驱动电路的结构示意图；

图8是根据本公开一个实施例的栅极驱动单元控制方法的流程示意图。

应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在本公开中，当描述到特定器件位于第一器件和第二器件之间时，在该特定器件与第一器件或第二器件之间可以存在居间器件，也可以不存在居间器件。当描述到特定器件连接其它器件时，该特定器件可以与所述其它器件直接连接而不具有居间器件，也可以不与所述其它器件直接连接而具有居间器件。

本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

图1是根据本公开一个实施例的栅极驱动单元的结构示意图。如图1所示，栅极驱动单元包括输入电路11、输出电路12和下拉电路13。

输入电路11与下拉节点PD、上拉节点PU和信号输入端101电连接。输入电路11根据下拉节点PD的电位，利用信号输入端101提供的输入信号控制上拉节点PU的电位。

输出电路12与上拉节点PU、第一时钟信号端102和驱动信号输出端105电连接。输出电路12根据上拉节点PU的电位，将第一时钟信号端102提供的第一时钟信号输出到驱动信号输出端105。

下拉电路13与上拉节点PU、下拉节点PD、第二时钟信号端103、第一电压信号端104电连接。下拉电路13根据上拉节点PU的电位，利用第二时钟信号端103提供的第二时钟信号和第一电压信号端104提供的第一电压信号控制下拉节点PD的电位。

在本公开上述实施例提供的栅极驱动单元中，输入电路11除了具有信号输入功能之外，还能够对上拉节点PU的电位进行控制，从而实现上拉节点PU的复位，以及对上拉节点PU进行去噪。由于输入电路11同时具备信号输入、上拉节点PU复位和上拉节点PU去噪功能，因此无需在栅极驱动单元中设置三个独立的电路以分别完成信号输入功能、上拉节点PU复位及上拉节点PU去噪功能，从而有效减小了栅极驱动单元所占用的空间。

图2是根据本公开另一个实施例的栅极驱动单元的结构示意图。图2与图1的不同之处在于，在图2所示实施例中，栅极驱动单元还包括降噪电路14。

降噪电路14与下拉节点PD、第二电压信号端106和驱动信号输出端105电连接。降噪电路14根据下拉节点PD的电位，将第二电压信号端106提供的第二电压信号输出到驱动信号输出端105。由此，降噪电路14能够对驱动信号输出端105的输出进行去噪处理。

图3是根据本公开又一个实施例的栅极驱动单元的结构示意图。

下面结合图3介绍栅极驱动单元中的各电路的具体实现方式。这里需要说明的是，虽然图3中的栅极驱动单元示出了每个电路的具体实现方式，但是，在某些实施例中，一个或多个电路并不限于图3所示的实现方式。

在一些实施例中，如图3所示，输入电路11包括第一晶体管M1。第一晶体管M1的栅极与下拉节点PD电连接，第一晶体管M1的第一电极与信号输入端101电连接，第一晶体管M1的第二电极与上拉节点PU电连接。

在一些实施例中，如图3所示，下拉电路13包括第二晶体管M2和第三晶体管M3。第二晶体管M2的栅极与第二时钟信号端103电连接，第二晶体管M2的第一电极与第一电压信号端104电连接，第二晶体管M2的第二电极与下拉节点PD电连接。第三晶体管M3的栅极与上拉节点PU电连接，第三晶体管M3的第一电极与第二时钟信号端103电连接，第三晶体管M3的第二电极与下拉节点PD电连接。

在一些实施例中，如图3所示，输出电路12包括第四晶体管M4和第一电容器C1。第四晶体管M4的栅极与上拉节点PU电连接，第四晶体管M4的第一电极与第一时钟信号端102电连接，第四晶体管M4的第二电极与驱动信号输出端105电连接。第一电容器C1的第一端与上拉节点PU电连接，第一电容器C1的第二端与驱动信号输出端105电连接。

在一些实施例中，如图3所示，降噪电路14包括第五晶体管M5。第五晶体管M5的栅极与下拉节点PD电连接，第五晶体管M5的第一电极与驱动信号输出端105电连接，第五晶体管M5的第二电极与第二电压信号端106电连接。

这里需要说明的是，本公开的实施例中所涉及的晶体管可以是PMOS晶体管，也可以是NMOS晶体管。

图4是根据本公开一个实施例的用于栅极驱动单元的信号的时序控制图。需要说明的是，本公开实施例中的晶体管是以PMOS晶体管为例的。

下面结合图3和图4详细描述根据本公开一些实施例的栅极驱动单元的工作过程。这里，以第一电压信号端104提供的电压信号为低电平、第二电压信号端106提供的电压信号为高电平来描述该工作过程。

首先，在第一阶段t1，第二时钟信号端103提供的时钟信号CLKB是低电平，导致第二晶体管M2导通。在第二晶体管M2导通的情况下，下拉节点PD被第一电压信号端104拉低为低电平。下拉节点PD为低电平，导致第一晶体管M1和第五晶体管M5导通。在第一晶体管M1导通的情况下，由于信号输入端101提供的输入信号Input为低电平，因此将上拉节点PU拉低为低电平。上拉节点PU为低电平，导致第三晶体管M3和第四晶体管M4导通。在第三晶体管M3导通的情况下，时钟信号CLKB维持下拉节点PD处于低电平状态。在第四晶体管M4导通的情况下，由于第一时钟信号端102提供的时钟信号CLK为高电平，从而导致驱动信号输出端105为高电平。此外，由于第五晶体管M5处于导通状态，第二电压信号端106维持驱动信号输出端105处于高电平状态。

接下来，在第二阶段t2，第二时钟信号端103提供的时钟信号CLKB是高电平，导致第二晶体管M2截止。由于第三晶体管M3仍处于导通状态，因此时钟信号CLKB将下拉节点PD上拉至高电平。下拉节点PD为高电平，导致第一晶体管M1和第五晶体管M5截止。在这种情况下，上拉节点PU被拉低至更低电平。由于上拉节点PU处于更低电平，因此第四晶体管M4处于更加充分的导通状态。在这种情况下，驱动信号输出端105输出第一时钟信号端102提供的时钟信号CLK。

接下来，在第三阶段t3，第二时钟信号端103提供的时钟信号CLKB是低电平，导致第二晶体管M2导通。在第二晶体管M2导通的情况下，下拉节点PD被第一电压信号端104拉低为低电平。下拉节点PD为低电平，导致第一晶体管M1和第五晶体管M5导通。在第一晶体管M1导通的情况下，由于信号输入端101提供的输入信号Input为高电平，因此将上拉节点PU拉高为高电平。由此实现上拉节点PU的复位及去噪。上拉节点PU为高电平，导致第三晶体管M3和第四晶体管M4截止。由于第五晶体管M5处于导通状态，第二电压信号端106维持驱动信号输出端105处于高电平状态，以实现对驱动信号输出端105的输出去噪。

接下来，在第四阶段t4，第二时钟信号端103提供的时钟信号CLKB是高电平，导致第二晶体管M2截止。由于第二晶体管M2和第三晶体管M3均截止，因此下拉节点PD仍处于低电平状态。下拉节点PD为低电平，导致第一晶体管M1和第五晶体管M5保持导通状态。由于信号输入端101提供的输入信号Input仍为高电平，因此上拉节点PU仍处于高电平状态。上拉节点PU为高电平，导致第三晶体管M3和第四晶体管M4截止。由于第五晶体管M5处于导通状态，第二电压信号端106仍维持驱动信号输出端105处于高电平状态。

接下来，在随后的阶段，例如在第五阶段至第7阶段，下拉节点PD一直处于低电平状态，而上拉节点PU一直处于高电平状态。下拉阶段PD处于低电平状态，导致第一晶体管M1和第五晶体管M5处于导通状态。上拉节点PU处于高电平状态，导致第四晶体管M4处于截止状态。在这种情况下，第二电压信号端106维持驱动信号输出端105处于高电平状态。

至此，提供了根据本公开一些实施例的栅极驱动单元的工作过程。在该工作过程中，第一晶体管M1不仅用于信号输入，还用于上拉节点PU的复位和去噪。因此，在栅极驱动单元中，无需分别为信号输入、上拉节点PU复位和上拉节点PU去噪分别设置相应的晶体管，有效减小了栅极驱动单元所占用的空间。

图5是根据本公开又一个实施例的栅极驱动单元的结构示意图。图5与图2的不同之处在于，在图5所示实施例中，栅极驱动单元包括第一下拉节点PD1和第二下拉节点PD2。信号输入端包括第一信号输入端2011和第二信号输入端2012。下拉电路23包括第一下拉电路231和第二下拉电路232。第一电压信号端包括第一子电压信号端2041和第二子电压信号端2042。

输入电路21根据第一下拉节点PD1的电位，利用第一信号输入端2011提供的第一输入信号控制上拉节点PU的电位，或者根据第二下拉节点PD2的电位，利用第二信号输入端2012提供的第二输入信号控制上拉节点PU的电位。

第一下拉电路231根据上拉节点PU的电位，利用第二时钟信号端203提供的第二时钟信号和第一子电压信号端2041提供的第一子电压信号控制第一下拉节点PD1的电位。第二下拉电路232根据上拉节点PU的电位，利用第二时钟信号端203提供的第二时钟信号和第二子电压信号端2042提供的第二子电压信号控制第二下拉节点PD2的电位。

降噪电路24根据第一下拉节点PD1或第二下拉节点PD2的电位，将第二电压信号端206提供的第二电压信号输出到驱动信号输出端205。

图6是根据本公开又一个实施例的栅极驱动单元的结构示意图。

下面结合图6介绍栅极驱动单元中的各电路的具体实现方式。这里需要说明的是，虽然图6中的栅极驱动单元示出了每个电路的具体实现方式，但是，在某些实施例中，一个或多个电路并不限于图6所示的实现方式。

在一些实施例中，如图6所示，输入电路21包括第六晶体管M1A和第七晶体管M1B。第六晶体管M1A的栅极与第一下拉节点PD1电连接，第六晶体管M1A的第一电极与第一信号输入端2011电连接，第六晶体管M1A的第二电极与上拉节点PU电连接。第七晶体管M1B的栅极与第二下拉节点PD2电连接，第七晶体管M1B的第一电极与上拉节点PU电连接，第七晶体管M1B的第二电极与第二信号输入端2012电连接。

在一些实施例中，如图6所示，第一下拉电路231包括第八晶体管M2A和第九晶体管M3A。第八晶体管M2A的栅极与第二时钟信号端203电连接，第八晶体管M2A的第一电极与第一子电压信号端2041电连接，第八晶体管M2A的第二电极与第一下拉节点PD1电连接。第九晶体管M3A的栅极与上拉节点PU电连接，第九晶体管M3A的第一电极与第二时钟信号端203电连接，第九晶体管M3A的第二电极与第一下拉节点PD1电连接。

第二下拉电路232包括第十晶体管M2B和第十一晶体管M3B。第十晶体管M2B的栅极与第二时钟信号端203电连接，第十晶体管M2B的第一电极与第二子电压信号端2042电连接，第十晶体管M2B的第二电极与第二下拉节点PD2电连接。第十一晶体管M3B的栅极与上拉节点PU电连接，第十一晶体管M3B的第一电极与第二时钟信号端203电连接，第十一晶体管M3B的第二电极与第二下拉节点PD2电连接。

在一些实施例中，如图6所示，降噪电路24包括第十二晶体管M5A和第十三晶体管M5B。第十二晶体管M5A的栅极与第一下拉节点PD1电连接，第十二晶体管M5A的第一电极与驱动信号输出端205电连接，第十二晶体管M5A的第二电极与第二电压信号端206电连接。第十三晶体管M5B的栅极与第二下拉节点PD2电连接，第十三晶体管M5B的第一电极与驱动信号输出端205电连接，第十三晶体管M5B的第二电极与第二电压信号端206电连接。

这里需要说明的是，本公开的实施例中所涉及的晶体管可以是PMOS晶体管，也可以是NMOS晶体管。

在一些实施例中，在晶体管为PMOS晶体管的情况下，若第一子电压信号端2041一直提供低电平、第二子电压信号端2042一直提供高电平，则第二下拉节点PD2一直处于高电平状态，导致第七晶体管M1B、第十晶体管M2B、第十一晶体管M3B和第十三晶体管M5B一直处于截止状态。由此，通过第六晶体管M1A、第八晶体管M2A和第九晶体管M3A的导通状态决定上拉节点PU的电平，输出电路22中的第四晶体管M4根据上拉节点PU的电平，将第一时钟信号端202提供的第一时钟信号信号输出到驱动信号输出端205。在这种情况下，图6所示实施例与图3所示实施例完全相同，即实现正向扫描。

在另一些实施例中，在晶体管为PMOS晶体管的情况下，若第一子电压信号端2041一直提供高电平、第二子电压信号端2042一直提供低电平，则第一下拉节点PD1一直处于高电平状态，导致第六晶体管M1A、第八晶体管M2A、第九晶体管M3A和第十二晶体管M5A一直处于截止状态。由此，通过第七晶体管M1B、第十晶体管M2B和第十一晶体管M3B的导通状态决定上拉节点PU的电平，输出电路22中的第四晶体管M4根据上拉节点PU的电平，将第一时钟信号端202提供的第一时钟信号信号输出到驱动信号输出端205。即实现反向扫描。

本公开通过调整第一子电压信号端2041和第二子电压信号端2042的电平状态，可以切换扫描方向，从而实现双向扫描。

在一些实施例中，如图6所示，栅极驱动电路中还包括第二电容器C2和第三电容器C3。第二电容器C2的第一端与第一下拉节点PD1电连接，第二电容器C2的第二端与第二电压信号端206电连接。第三电容器C3的第一端与第二下拉节点PD2电连接，第三电容器C3的第二端与第二电压信号端206电连接。通过设置第二电容器C2和第三电容器C3，能够有效减小第一下拉节点PD1和第二下拉节点PD2处的电压波动。

图7是根据本公开一个实施例的栅极驱动电路的结构示意图。如图7所示，栅极驱动电路包括级联的多个栅极驱动单元。栅极驱动单元为图5至图6中任一实施例涉及的栅极驱动单元。

在一些实施例中，如图7所示，栅极驱动电路中包括N个栅极驱动单元。N为级联的栅极驱动单元总数。第i个栅极驱动单元GOA_i的驱动信号输出端与第i+1个栅极驱动单元GOA_i+1的第一信号输入端及第i-1个栅极驱动单元GOA_i-1的第二信号输入端电连接。i为大于1且小于N的自然数。

第1个栅极驱动单元GOA_1的驱动信号输出端与第2个栅极驱动单元GOA_2的第一信号输入端电连接，第1个栅极驱动单元的第一信号输入端与起始信号端STV电连接。

第N个栅极驱动单元GOA_N的驱动信号输出端与第N-1个栅极驱动单元GOA_N-1的第二信号输入端电连接，第N个栅极驱动单元GOA_N的第二信号输入端与起始信号端电连接。

通过将各级栅极驱动单元的驱动信号输出端与对应的栅线连接，以便顺序地向对应栅线输出扫描信号。

本公开还提供一种显示装置。显示装置包括如图7中任一实施例涉及的栅极驱动电路。该显示装置可以为显示器、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

图8是根据本公开一个实施例的栅极驱动单元控制方法的流程示意图。该栅极驱动单元为图1至图6中任一实施例涉及的栅极驱动单元。需要说明的是，本公开实施例中的晶体管是以PMOS晶体管为例的。

在步骤801，通过输入电路将上拉节点PU的电位拉低到第一电位。

在步骤802，通过输入电路将上拉节点PU的电位从第一电位拉低到第二电位，其中第二电位小于第一电位，以便输出电路将第一时钟信号输出到驱动信号输出端。

在步骤803，通过输入电路将上拉节点PU的电位复位，以便输出电路停止将第一时钟信号输出到驱动信号输出端。

在本公开所提供的栅极驱动单元中，输入电路除了具有信号输入功能之外，还能够对上拉节点PU的电位进行控制，从而实现上拉节点PU的复位，以及对上拉节点PU进行去噪。由于输入电路同时具备信号输入、上拉节点PU复位和上拉节点PU去噪功能，因此无需在栅极驱动单元中设置三个独立的电路以分别完成信号输入功能、上拉节点PU复位及上拉节点PU去噪功能，从而有效减小了栅极驱动单元所占用的空间。

至此，已经详细描述了本公开的实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (10)

1.一种栅极驱动单元，包括：

输入电路，与下拉节点、上拉节点和信号输入端电连接，被配置为根据所述下拉节点的电位，利用输入信号控制所述上拉节点的电位；

输出电路，与所述上拉节点、第一时钟信号端和驱动信号输出端电连接，被配置为根据所述上拉节点的电位，将所述第一时钟信号输出到所述驱动信号输出端；

下拉电路，与所述上拉节点、所述下拉节点、第二时钟信号端、第一电压信号端电连接，被配置为根据所述上拉节点的电位，利用第二时钟信号和第一电压信号控制所述下拉节点的电位；

其中，所述下拉电路包括第一下拉电路和第二下拉电路，所述下拉节点包括第一下拉节点和第二下拉节点，所述信号输入端包括第一信号输入端和第二信号输入端，所述第一电压信号端包括第一子电压信号端和第二子电压信号端；

所述输入电路被配置为根据所述第一下拉节点的电位，利用第一输入信号控制所述上拉节点的电位，或者根据所述第二下拉节点的电位，利用第二输入信号控制所述上拉节点的电位；

所述第一下拉电路被配置为根据所述上拉节点的电位，利用第二时钟信号和第一子电压信号控制所述第一下拉节点的电位；

所述第二下拉电路被配置为根据所述上拉节点的电位，利用第二时钟信号和第二子电压信号控制所述第二下拉节点的电位。

2.根据权利要求1所述的栅极驱动单元，其中，所述输出电路包括：

第四晶体管，所述第四晶体管的栅极与所述上拉节点电连接，所述第四晶体管的第一电极与所述第一时钟信号端电连接，所述第四晶体管的第二电极与所述驱动信号输出端电连接；

第一电容器，所述第一电容器的第一端与所述上拉节点电连接，所述第一电容器的第二端与所述驱动信号输出端电连接。

3.根据权利要求1所述的栅极驱动单元，其中，所述输入电路包括：

第六晶体管，其中所述第六晶体管的栅极与所述第一下拉节点电连接，所述第六晶体管的第一电极与所述第一信号输入端电连接，所述第六晶体管的第二电极与所述上拉节点电连接；

第七晶体管，所述第七晶体管的栅极与所述第二下拉节点电连接，所述第七晶体管的第一电极与所述上拉节点电连接，所述第七晶体管的第二电极与所述第二信号输入端电连接。

4.根据权利要求1所述的栅极驱动单元，其中，所述第一下拉电路包括：

第八晶体管，其中所述第八晶体管的栅极与所述第二时钟信号端电连接，所述第八晶体管的第一电极与所述第一子电压信号端电连接，所述第八晶体管的第二电极与所述第一下拉节点电连接；

第九晶体管，其中所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一电极与所述第二时钟信号端电连接，所述第九晶体管的第二电极与所述第一下拉节点电连接；

所述第二下拉电路包括：

第十晶体管，其中所述第十晶体管的栅极与所述第二时钟信号端电连接，所述第十晶体管的第一电极与所述第二子电压信号端电连接，所述第十晶体管的第二电极与所述第二下拉节点电连接；

第十一晶体管，其中所述第十一晶体管的栅极与所述上拉节点电连接，所述第十一晶体管的第一电极与所述第二时钟信号端电连接，所述第十一晶体管的第二电极与所述第二下拉节点电连接。

5.根据权利要求1所述的栅极驱动单元，还包括：

降噪电路，与所述第一下拉节点、所述第二下拉节点、第二电压信号端和驱动信号输出端电连接，被配置为根据所述第一下拉节点或第二下拉节点的电位，将所述第二电压信号输出到所述驱动信号输出端。

6.根据权利要求5所述的栅极驱动单元，所述降噪电路包括：

第十二晶体管，其中所述第十二晶体管的栅极与所述第一下拉节点电连接，所述第十二晶体管的第一电极与所述驱动信号输出端电连接，所述第十二晶体管的第二电极与第二电压信号端电连接；

第十三晶体管，其中所述第十三晶体管的栅极与所述第二下拉节点电连接，所述第十三晶体管的第一电极与所述驱动信号输出端电连接，所述第十三晶体管的第二电极与第二电压信号端电连接。

7.一种栅极驱动电路，包括：级联的多个如权利要求1-6中任一项所述的栅极驱动单元。

8.根据权利要求7所述的栅极驱动电路，其中，在级联的多个栅极驱动单元中，

第i个栅极驱动单元的驱动信号输出端与第i+1个栅极驱动单元的第一信号输入端及第i-1个栅极驱动单元的第二信号输入端电连接，i为大于1且小于N的自然数，N为级联的栅极驱动单元总数；

第1个栅极驱动单元的驱动信号输出端与第2个栅极驱动单元的第一信号输入端电连接，所述第1个栅极驱动单元的第一信号输入端与起始信号端电连接；

第N个栅极驱动单元的驱动信号输出端与第N-1个栅极驱动单元的第二信号输入端电连接，所述第N个栅极驱动单元的第二信号输入端与所述起始信号端电连接。

9.一种显示装置，包括：如权利要求7或8所述的栅极驱动电路。

10.一种栅极驱动单元控制方法，用于权利要求1-6中任一项所述的栅极驱动单元，所述控制方法包括：

通过输入电路将上拉节点的电位拉低到第一电位；

通过所述输入电路将所述上拉节点的电位从所述第一电位拉低到第二电位，其中所述第二电位小于所述第一电位，以便输出电路将第一时钟信号输出到驱动信号输出端；

通过所述输入电路将所述上拉节点的电位复位，以便所述输出电路停止将所述第一时钟信号输出到所述驱动信号输出端。

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