CN108346395B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。移位寄存器包括：上拉节点控制电路，根据第一输入信号和第二输入信号，使上拉节点的电位成为高电位；第一电容器，连接在移位寄存器的信号输出端和上拉节点之间；下拉节点控制电路，根据第一时钟信号和第二时钟信号以及上拉节点的电位，控制下拉节点的电位；输出电路，根据上拉节点的电位以及第三时钟信号，控制在信号输出端处的栅极驱动信号的输出；以及下拉电路，根据下拉节点的电位，使上拉节点和信号输出端的电位成为低电位。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及一种能够稳定上拉节点电位的移位寄存器及其驱动方法、包含该移位寄存器的栅极驱动电路以及显示装置。
背景技术
随着显示技术的不断发展，越来越多的显示装置采用GOA(Gate on Array，阵列基板栅极驱动)技术，即通过阵列工艺将栅极驱动电路形成在显示装置的陈列基板上。采用GOA技术可以节省成本，并且可以实现显示面板的两边对称的美观设计，同时可以省去栅极驱动电路的绑定区域以及扇出的布线空间，从而可以实现窄边框的设计。另外GOA技术还可以省去控制极扫描线方向的绑定工艺，从而提供产能和良率。
在N型双向扫描GOA电路中的每一级的移位寄存器中，上拉节点的电容的一端通常连接低电位，导致在输出栅极信号阶段，该电容的自举功能失效，使上拉节点的电位无法保征输出晶体管能够充分开启。例如，在高低温可靠性测试过程中，输出晶体管的阈值电压将发生漂移。在这样的情况下，上拉节点的电位无法维持高电位，造成栅极驱动信号输出异常，进而造成显示屏的显示不良或异常。
发明内容
本公开的实施例提供一种移位寄存器及其驱动方法、包含该移位寄存器的栅极驱动电路以及显示装置，以确保上拉节点的电容在输出栅极信号阶段的自举功能始终有效，从而保证上拉节点的电位在输出栅极信号阶段维持高电位，使得输出晶体管在输出栅极信号阶段充分开启。由此，确保栅极驱动信号的正常输出，并且进一步地确保显示屏的正常显示。
根据本公开的一方面，提供一种移位寄存器，其包含：
上拉节点控制电路，用于根据分别经由移位寄存器的第一信号输入端和第二信号输入端接收的第一输入信号和第二输入信号，使移位寄存器内部的上拉节点的电位成为高电位；
第一电容器，连接在移位寄存器的信号输出端和上拉节点之间；
下拉节点控制电路，用于根据分别经由移位寄存器的第一时钟信号端、第二时钟信号端接收的第一时钟信号和第二时钟信号以及上拉节点的电位，控制下拉节点的电位；
输出电路，用于根据上拉节点的电位以及经由移位寄存器的第三时钟信号端接收的第三时钟信号，控制在信号输出端处的栅极驱动信号的输出；以及
下拉电路，用于根据下拉节点的电位，使上拉节点和信号输出端的电位成为低电位。
所述移位寄存器还可以包含第二电容器，其连接在移位寄存器的低电位端与下拉节点之间。
可选地，所述上拉节点控制电路可以包含：
第一晶体管，其控制极连接到第一信号输入端，其第一极连接到移位寄存器的第一参考电位端，其第二极连接到上拉节点；以及
第二晶体管，其控制极连接到第二信号输入端，其第一极连接到移位寄存器的第二参考电位端，其第二极连接到上拉节点。
可选地，所述下拉节点控制电路可以包含：
第三晶体管，其控制极连接到移位寄存器的第一参考电位端，其第一极连接到第一时钟信号端；
第四晶体管，其控制极连接到移位寄存器的第二参考电位端，其第一极连接到第二时钟信号端；
第五晶体管，其控制极连接到第三晶体管和第四晶体管的第二极，其第一极连接到移位寄存器的高电位端，其第二极连接到下拉节点；以及
第六晶体管，其控制极连接到上拉节点，其第一极连接到下拉节点，其第二极连接到低电位端。
可选地，所述输出电路可以包含：
第七晶体管，其控制极连接到上拉节点，其第一极连接到第三参考时钟信号端，其第二极连接到信号输出端。
可选地，所述输出电路还包含：
第八晶体管，其控制极连接到移位寄存器的高电位端，其第一极连接到上拉节点，其第二极连接到所述第八晶体管的控制极。
可选地，所述下拉电路可以包含：
第九晶体管，其控制极连接到下拉节点，其第一极连接到低电位端，其第二极连接到上拉节点。
第十晶体管，其控制极连接到下拉节点，其第一极连接到低电位端，其第二极连接到信号输出端。
可选地，所有的晶体管为N型晶体管。
根据本公开的另一方面，提供一种栅极驱动电路，其包含多个级联的上述任意一种移位寄存器，其中，最后一级之外的各级移位寄存器的第一信号输入端连接到其下一级移位寄存器的信号输出端，并且第一级之外的各级移位寄存器的第二信号输入端连接到其上一级移位寄存器的信号输出端。
根据本公开的另一方面，提供一种显示装置，其包含如上所述的任一意种栅极驱动电路。
根据本公开的另一方面，提供一种驱动方法，其用于驱动上述任意一种移位寄存器。该驱动方法包含：
接收第一输入信号，使上拉节点的电位成为高电位，并对第一电容器充电；
接收第三时钟信号，通过第一电容器将上拉节点的电位进一步拉高，同时在信号输出端输出栅极驱动信号；
接收第一时钟信号和第二输入信号，使上拉节点和信号输出端的电位成为低电位；以及
维持下拉节点处于高电位。
在该方法中，反向扫描时，将移位寄存器的第一参考电位端和第二参考电位端分别置为高电位和低电位；正向扫描时，将第一参考电位端和第二参考电位端分别置为低电位和高电位。
通过根据本公开的实施例的移位寄存器及其驱动方法，能够确保电容在输出栅极信号阶段的自举功能始终有效，从而保证上拉节点的电位在输出栅极信号阶段维持高电位，使得输出晶体管在输出栅极信号阶段充分开启。由此，能够确保栅极驱动信号的正常输出，并且进一步地确保显示屏的正常显示。另外，还可以避免栅极驱动电路在非工作状态引入噪声。
附图说明
图1示出根据本公开的实施例的移位寄存器所包含的电路。
图2示出根据本公开的实施例的移位寄存器所包含的电路的示例性的实现方式。
图3示出根据本公开的实施例的移位寄存器的驱动方法。
图4示出根据本公开的实施例的移位寄存器的一个示例性的工作时序。
图5示出根据本公开的实施例的移位寄存器的另一个示例性的工作时序。
图6示出根据本公开的实施例的栅极驱动电路的局部示意图。
图7示出根据本公开的实施例的栅极驱动电路在反向扫描的情况下的时钟信号。
图8示出根据本公开的实施例的栅极驱动电路在正向扫描的情况下的时钟信号。
具体实施方式
下面参照附图并结合实施例来描述根据本公开的移位寄存器及其驱动方法、栅极驱动电路和显示装置。
如图1所示，根据本公开的实施例的移位寄存器可以设置有用于接收第一输入信号的第一信号输入端INPUT1、用于接收第二输入信号的第二信号输入端INPUT2、用于接收第一时钟信号的第一时钟信号端CK2、用于接收第二时钟信号的第二时钟信号端CK3、用于接收第三时钟信号的第三时钟信号端CK1、用于设置第一参考电位的第一参考电位端CNB、用于设置第二参考电位的第二参考电位端CN、用于输出栅极驱动信号的信号输出端OUTPUT、高电位端VGH和低电位端VGL。在移位寄存器的内部，存在上拉节点PU和下拉节点PD，并且可以包含上拉节点控制电路101、电容器C1、下拉节点控制电路102、输出电路103和下拉电路104。
上拉节点控制电路101可以设置有第一控制端、第二控制端第一输入端、第二输入端和输出端。在第一控制端的电位为高电位的情况下，第一输入端和输出端连通，使得输出端的电位变成与第一输入端的电位相同。在第二控制端的电位为高电位的情况下，第二输入端和输出端连通，使得输出端的电位变成与第二输入端的电位相同
在图1的示例中，上拉节点控制电路101的第一控制端、第二控制端、第一输入端、第二输入端和输出端可以分别连接到移位寄存器的第一信号输入端INPUT1、第二信号输入端INPUT2、第一参考电位CNB、第二参考电位端CN和上拉节点PU。在该示例中，在移位寄存器经由第一信号输入端INPUT1接收到第一输入信号的情况下，上拉节点PU的电位可以变成与第一参考电位CNB的电位相同；经由第二信号输入端INPUT2接收到第二输入信号的情况下，上拉节点PU的电位可以变成与第二参考电位CN的电位相同。由此，通过上拉节点控制电路101，能够根据所接收的第一输入信号和第二输入信号，使上拉节点的电位成为高电位。
在图1的示例中，电容器C1的一端连接到上拉节点PU，另一端连接到信号输出端OUTPUT。
下拉节点控制电路102可以设置有第一控制选择端、第二控制选择端、第一控制端、第二控制端、第三控制端、第一输入端、第二输入端和输出端。在第一控制选择端的电位为高电位的情况下，选择根据第一控制端的电位来控制第一输入端和输出端之间的连通和断开，其中，第一输入端和输出端在第一控制端的电位的电位为低电位的情况下断开，而在第一控制端的电位的电位为高电位的情况下连通，使得输出端的电位变成与第一输入端的电位相同。在第二控制选择端的电位为高电位的情况下，选择根据第二控制端的电位来控制第一输入端和输出端之间的连通和断开，其中，第一输入端和输出端在第二控制端的电位的电位为低电位的情况下断开，而在第二控制端的电位的电位为高电位的情况下连通，使得输出端的电位变成与第一输入端的电位相同。第二输入端和输出端在第三控制端的电位为高电位的情况下连通，使得输出端的电位变成与第二输入端的电位相同。
在图1的示例中，下拉节点控制电路102的第一控制选择端、第二控制选择端、第一控制端、第二控制端、第三控制端、第一输入端、第二输入端和输出端可以分别连接到移位寄存器的第一参考电位CNB、第二参考电位端CN、第一时钟信号端CK2、第二时钟信号端CK3、上拉节点PU、高电位端VGH、低电位端VGL和下拉节点PD。在该示例中，在第一参考电位CNB的电位为高电位的情况下，选择根据经由第一时钟信号端CK2所接收的第一时钟信号来控制高电位端VGH与下拉节点PD之间的连通和断开，其中，高电位端VGH与下拉节点PD在接收到第一时钟信号的情况下连通，使得下拉节点PD的电位成为高电位；在第二参考电位CN的电位为高电位的情况下，选择根据经由第二时钟信号端CK3所接收的第二时钟信号来控制高电位端VGH与下拉节点PD之间的连通和断开，其中，高电位端VGH与下拉节点PD在接收到第二时钟信号的情况下连通，使得下拉节点PD的电位成为高电位。另外，在上拉节点PU的电位为高电位的情况下，下拉节点PD与低电位端VGL连通，使得下拉节点PD的电位成为低电位。由此，通过下拉节点控制电路102，能够根据所接收的第一时钟信号或第二时钟信号以及上拉节点的电位来控制的下拉节点的电位。
输出电路103可以设置有控制端、输入端和输出端，其中，输入端和输出端在控制端的电位为高电位的情况下连通，使得输出端的电位与输入端的电位相同。
在图1的示例中，输出电路103的控制端、输入端和输出端可以分别连接到移位寄存器的上拉节点PU、第一时钟信号端CK1和信号输出端OUTPUT，使得在上拉节点PU的电位为高电位的情况下，信号输出端OUTPUT能够根据经由第一时钟信号端CK1所接收到的第一时钟信号来输出栅极驱动信号。由此，通过输出电路103，能够根据上拉节点PU的电位以及第三时钟信号来控制在信号输出端OUTPUT处的栅极驱动信号的输出
下拉电路104可以设置有控制端、输入端、第一输出端和第二输出端，其中，在下拉电路104的第一控制端的电位为高电位的情况下，下拉电路104的输入端和第一输出端连通，并且下拉电路104的输入端和第二输出端连通，使得下拉电路104的第一输出端的电位和第二输出端的电位均与其输入端的电位相同。
在图1的示例中，下拉电路104的控制端、输入端、第一输出端和第二输出端可以分别连接到移位寄存器的下拉节点PD、低电位端VGL、上拉节点PU和信号输出端OUTPUT，使得在下拉节点PD的电位为高电位的情况下，上拉节点PU和信号输出端OUTPUT的电位能够成为低电位。
如图1所示，根据本公开的实施例的移位寄存器还可以包括电容器C2。在图1的示例中，电容器C2的一端连接到下拉节点PD，另一端连接到移位寄存器的低电位端VGL。
图2示出图1所示的根据本公开的实施例的移位寄存器所包含的各个电路的示例性的实现方式。
在图2的示例中，上拉节点控制电路101可以包含晶体管M3和晶体管M4。晶体管M3的控制极可以作为上拉节点控制电路101的第一控制端并且连接到移位寄存器的第一信号输入端INPUT1，其第一极可以作为上拉节点控制电路101的第一输入端并且连接到移位寄存器的第一参考信号端CNB。晶体管M4的控制极可以作为上拉节点控制电路101的第二控制端并且连接到移位寄存器的第二信号输入端INPUT2，其第一极可以作为上拉节点控制电路101的第二输入端并且连接到移位寄存器的第一参考信号端CN。可以将晶体管M3和晶体管M4的第二极连接到一起作为上拉节点控制电路101的输出端，并且进一步地连接到上拉节点PU。晶体管M3和晶体管M4可以均为N型晶体管，使得各晶体管在其控制极的电位高电位时导通。应当意识到，上拉节点控制电路101也可以通过其他的实现方式来实现。
在一个实施例中，可以将上拉节点控制电路101实现为一个集成电路模块。在另外的实施例中，也可以考虑移位寄存器电路的整体布局(例如，图2所示的移位寄存器的示例性的电路结构)，将上拉节点控制电路101中的各个元件分别布置到移位寄存器电路的不同位置处，同时保持这些元件之间的连接方式以实现上拉节点控制电路101的相应的功能。
在图2的示例中，下拉节点控制电路102可以包含晶体管M1、晶体管M2、晶体管M5和晶体管M6。晶体管M1的控制极可以作为下拉节点控制电路102的第一控制选择端并且连接到移位寄存器的第一参考电位CNB，其第一极可以作为下拉节点控制电路102的第一控制端并且连接到移位寄存器的第一时钟信号端CK2。晶体管M2的控制极可以作为下拉节点控制电路102的第二控制选择端并且连接到移位寄存器的第二参考电位CN，其第一极可以作为下拉节点控制电路102的第二控制端并且连接到移位寄存器的第二时钟信号端CK3。晶体管M5的第一极可以作为下拉节点控制电路102的第一输入端并且连接到移位寄存器的高电位端VGH，其第二极可以作为下拉节点控制电路102的输出端并且连接到移位寄存器的下拉节点PD。可以将晶体管M1和M2的第二极连接到一起，并且连接到晶体管M5的控制极，使得能够根据第一时钟信号或第二时钟信号控制晶体管M5的导通和关断。晶体管M6的控制极可以作为下拉节点控制电路102的第三控制端并且连接到上拉节点PU，其第二极可以作为下拉节点控制电路102的第二输入端并且连接到移位寄存器的低电位端VGL，其第一极可以连接到晶体管M5的第二极(即作为下拉节点控制电路102的输出端)并且进一步地连接到下拉节点PD。可以根据需要来设置不同尺寸的晶体管M5和M6，以便控制下拉节点PD在晶体管M5和M6均导通的情况下的电位。例如，如果想要使下拉节点PD在晶体管M5和M6均导通的情况下的电位为低电位，可以选择采用不同尺寸的晶体管M5和M6，使得晶体管M6的导通电阻相对于晶体管M5的导通电阻小得多；如果想要使下拉节点PD在晶体管M5和M6均导通的情况下的电位为高电位，可以选择采用不同尺寸的晶体管M5和M6，使得晶体管M6的导通电阻相对于晶体管M5的导通电阻大得多。晶体管M1、晶体管M2、晶体管M5和晶体管M6可以均为N型晶体管，使得各晶体管在其控制极的电位高电位时导通。应当意识到，下拉节点控制电路102也可以通过其他的实现方式来实现。
在一个实施例中，可以将下拉节点控制电路102实现为一个集成电路模块。在另外的实施例中，也可以考虑移位寄存器电路的整体布局(例如，图2所示的移位寄存器的示例性的电路结构)，将上拉节点控制电路102中的各个元件分别布置到移位寄存器电路的不同位置处，同时保持这些元件之间的连接方式以实现上拉节点控制电路102的相应的功能。
在图2的示例中，输出电路103可以包括晶体管M10，其控制极、第一极和第二极可以分别作为输出电路103的控制端、输入端和输出端。晶体管M10可以为N型晶体管，使得该晶体管在其控制极的电位高电位时导通。应当意识到，输出电路103也可以通过其他的实现方式来实现。例如，如图2所示，还可以在输出电路103中包括晶体管M8。可以将晶体管M8的控制极连接到高电位端以使得晶体管M8一直导通，将晶体管M8的第一极连接作为输出电路103的控制端，并且将晶体管M8的第二极与晶体管M10的控制极相连。设置M8可以使得PU节点的电压的变化不会直接影响到输出电路103中的晶体管M10的栅极的电压，使得晶体管M10的栅极处的电位更加稳定，从而提供更稳定的输出。晶体管M8也可以为N型晶体管，使得该晶体管在其控制极的电位高电位时导通。
在一个实施例中，可以将输出电路103实现为一个集成电路模块。在另外的实施例中，也可以考虑移位寄存器电路的整体布局(例如，图2所示的移位寄存器的示例性的电路结构)，将输出电路103中的各个元件分别布置到移位寄存器电路的不同位置处，同时保持这些元件之间的连接方式以实现输出电路103的相应的功能。
在图2的示例中，下拉电路104可以包括晶体管M7和晶体管M9。可以将晶体管M7的控制极和晶体管M9的控制极连接到一起，作为下拉电路104的控制端，并且进一步地连接到下拉节点PD。可以将晶体管M7和晶体管M9的第一极连接到一起，作为下拉电路104的输入端，并且进一步地连接到低电位端VGL。可以将晶体管M7的第二极作为下拉电路104的第一输出端并且连接到上拉节点PU，并且将晶体管M9的第二极作为下拉电路104的第二输出端并且连接到移位寄存器的信号输出端OUTPUT_N。晶体管M7和晶体管M9可以均为N型晶体管，使得各晶体管在其控制极的电位高电位时导通。应当意识到，下拉电路104也可以通过其他的实现方式来实现。
在一个实施例中，可以将下拉电路104实现为一个集成电路模块。在另外的实施例中，也可以考虑移位寄存器电路的整体布局(例如，图2所示的移位寄存器的示例性的电路结构)，将下拉电路104中的各个元件分别布置到移位寄存器电路的不同位置处，同时保持这些元件之间的连接方式以实现下拉电路104的相应的功能。
就每个晶体管而言，该晶体管的控制极可以是该晶体管的栅极，其第一极可以是该晶体管的源极和漏极中的一个，第二极可以是该晶体管的源极和漏极中的另一个。例如，晶体管M1的第一极可以是其源极，第二极可以是其漏极；而晶体管M7的第一极可以是其漏极，第二极可以是其源极。通常，晶体管的第一极和第二极可以互换地使用，本文对此不作区分。
根据本公开的实施例的移位寄存器可以实现双向扫描。在反向扫描的情况下，可以将移位寄存器的第一参考电位端CNB和第二参考电位端CN分别置为高电位和低电位。在正向扫描的情况下，可以将移位寄存器的第一参考电位端CNB和第二参考电位端CN分别置为低电位和高电位。
图3示出根据本公开的实施例的移位寄存器的在反向扫描的情况下的驱动方法。
在步骤S300，上拉节点控制电路101经由移位寄存器的第一信号输入端INPUT1接收第一输入信号，使上拉节点PU的电位成为高电位，并对电容器C1进行充电。该步骤可以对应于移位寄存器的输入阶段。
在步骤S305，输出电路103经由移位寄存器的第三时钟信号端CK1接收第三时钟信号。在此期间，电容器C1通过自举作用，使得上拉节点PU的电位继续上升，确保输出电路103的晶体管M10充分开启，从而在移位寄存器的信号输出端OUTPUT处输出栅极驱动信号。该步骤可以对应于移位寄存器的输出阶段。
在步骤S310，下拉节点控制电路102分别经由移位寄存器的第一时钟信号端CK2和第二信号输入端INPUT2接收第一时钟信号和第二输入信号，使得下拉节点PD的电位成为高电位，并且上拉节点PU和信号输出端OUTPUT的电位成为低电位。该步骤可以对应于移位寄存器的复位阶段。
在步骤S315，维持下拉节点PD处于高电位，直至接收到下一个第一输入信号为止。该步骤可以对应于移位寄存器的维持阶段。
在正向扫描的情况下，第一参考电位端CNB和第二参考电位端CN分别置为低电位和高电位。在输入阶段，上拉节点控制电路101经由移位寄存器的第二信号输入端INPUT2接收第二输入信号。在复位阶段，下拉节点控制电路102分别经由移位寄存器的第二时钟信号端CK3和第一信号输入端INPUT1接收第二时钟信号和第一输入信号。其他与反向扫描的情况下相似，在此不再重复。
图4示出如图2所示的根据本公开的实施例的移位寄存器在反向扫描的情况下的工作时序。
在反向扫描的情况下，第一参考电位端CNB的电位为高电位，而第二参考电位端CN的电位为低电位，使得下拉节点控制电路102中的晶体管M1始终导通，而晶体管M2始终关断。因此，在反向扫描的情况下，第二时钟信号不起作用。
在输入阶段，移位寄存器经由第一信号输入端INPUT1接收到第一输入信号，而第二信号输入端INPUT2、第一时钟信号端CK1和第三时钟信号端CK1均无信号输入。上拉节点控制电路101中的晶体管M3导通，使得上拉节点PU的电位与第一参考电位端CNB的电位相同，即成为高电位。电容器C1充电。此时，未接收到第一时钟信号，即第一时钟信号端CK1的电位为低电位，因此下拉节点控制电路102中的晶体管M5关断。同时，下拉节点控制电路102中的晶体管M6由于上拉节点PU的电位为高电位而导通，使得下拉节点PD的电位与低电位端VGL的电位相同，即成为低电位。另外，上拉节点PU的电位成为高电位还使得输出电路103中的晶体管M10导通。然而，由于此时未接收到第三时钟信号CK1，所以在信号输出端OUTPUT没有栅极驱动信号输出。
在输入阶段之后的输出阶段，移位寄存器经由第三时钟信号端CK1接收到第三时钟信号，而第一信号输入端INPUT1、第二信号输入端INPUT2、第一时钟信号端CK2均无信号输入。上拉节点控制电路101中的晶体管M3和晶体管M4均关断。上拉节点PU的电位由于电容器C1的自举作用而继续上升。下拉节点PD的电位由于下拉节点控制电路102中的晶体管M6的导通而继续保持为低电位。输出电路103中的晶体管M10导通，并且由于接收到第三时钟信号而在信号输出端OUTPUT输出栅极驱动信号。在输出阶段，上拉节点PU的电位由于电容器C1的自举作用而继续上升，因此，即使输出电路103中的晶体管的阈值电压将发生漂移，上拉节点PU的电位也能够保征输出电路103中的晶体管充分开启，从而确保栅极驱动信号的正常输出。
在输出阶段之后的复位阶段，移位寄存器分别经由第二信号输入端INPUT2和第一时钟信号端CK2接收到第二输入信号和第一时钟信号，而第一信号输入端INPUT1和第三时钟信号端CK1均无信号输入。上拉节点控制电路101中的晶体管M4导通，使得上拉节点PU的电位变成与第二参考电位端CN的电位相同，即成为低电位，使得输出电路103中的晶体管10关断。下拉节点控制电路102中的晶体管M1和晶体管M5导通，晶体管M6关断，使得下拉节点PD的电位变成与高电位端VGH的电位相同，即成为高电位。电容器C2开始充电。由于下拉节点PD的电位成为高电位，下拉电路104中的晶体管M7和晶体管M9导通，分别使上拉节点PU和信号输出端OUTPUT与低电位端VGL连通，使得上拉节点PU和信号输出端OUTPUT的电位成为低电位，从而完成上拉节点PU和信号输出端OUTPUT的电位的复位。
在复位阶段之后、下一个输入阶段之前，第一信号输入端INPUT1和第二信号输入端INPUT2均无信号输入。在经由第一时钟信号端CK2接收到第一时钟信号的情况下，下拉节点控制电路102中的晶体管M5导通，使得下拉节点PD与高电位端VGH连通以保持高电位状态，进而使得下拉电路104中的晶体管M7和晶体管M9导通，从而保持上拉节点PU和信号输出端OUTPUT的电位为低电位。在没有接收到第一时钟信号的情况下，下拉节点控制电路102中的晶体管M5关断，下拉节点PD由于电容器C2的自举作用而保持在高电位状态，从而使得下拉电路104中的晶体管M7和晶体管M9导通，以保持上拉节点PU和信号输出端OUTPUT的电位为低电位。由此，下拉节点PD的电位在下一个输入阶段之前始终为高电位，从而确保上拉节点PU和信号输出端OUTPUT的电位为低电位，有效地避免了在非工作状态引入噪声。
在正向扫描的情况下，第一参考电位端CNB的电位为低电位，而第二参考电位端CN的电位为高电位，使得下拉节点控制电路102中的晶体管M2始终导通，而晶体管M1始终关断。因此，在正向扫描的情况下，第一时钟信号不起作用。图5示出根据本公开的实施例的移位寄存器在正向扫描的情况下的工作时序，其过程与在反向扫描的情况下的相似，在本文中不再重复。
在本公开的一个实施例中，可以将多个上述的移位寄存器级联在一起以形成栅极驱动电路。
图6示出该栅极驱动电路的局部示意图，其中示出相邻的第N-1级、第N级和第N+1级的三个移位寄存器之间的连接关系。
如图6所示，可以将最后一级之外的各级移位寄存器的第一信号输入端连接到其下一级移位寄存器的信号输出端，并且将第一级之外的各级移位寄存器的第二信号输入端连接到其上一级移位寄存器的信号输出端。
可以经由时钟信号线CKL1、时钟信号线CKL2、时钟信号线CKL3和时钟信号线CKL4分别提供四个时钟信号。如图6所示，第N-1级移位寄存器的第一时钟信号端、第二时钟信号端和第三时钟信号端可以分别连接到时钟信号线CKL3、CKL1和CKL2；第N级移位寄存器的第一时钟信号端、第二时钟信号端和第三时钟信号端可以分别连接到时钟信号线CKL2、CKL4和CKL1；第N+1级移位寄存器的第一时钟信号端、第二时钟信号端和第三时钟信号端可以分别连接到时钟信号线CKL1、CKL3和CKL4。在反向扫描的情况下的分别经由时钟信号线CKL1、时钟信号线CKL2、时钟信号线CKL3和时钟信号线CKL4提供的时钟信号如图7所示。在正向扫描的情况下的分别经由时钟信号线CKL1、时钟信号线CKL2、时钟信号线CKL3和时钟信号线CKL4提供的时钟信号如图8所示。
另外，在本公开的另一个实施例中，提供一种显示装置，该显示装置可以包括上述栅极驱动电路。这样的显示装置可以是智能电话、笔机本电脑、平板计算机、个人数字助理(PDA)或者其他任何一种采用GOA技术的显示装置。
以上描述了根据本公开的移位寄存器及其驱动方法、栅极驱动电路和显示装置的实施例。应当意识到，以上所描述的实施例仅是本公开的实施例的一部分，而非全部。根据在本文中所描述的原理，可以对所描述的实施例做出各种修改和变型，本公开意图包含这些修改和变型。

Claims (10)

1.一种移位寄存器，包含：
上拉节点控制电路，用于根据分别经由移位寄存器的第一信号输入端和第二信号输入端接收的第一输入信号和第二输入信号，使移位寄存器内部的上拉节点的电位成为高电位；
第一电容器，连接在移位寄存器的信号输出端和上拉节点之间；
下拉节点控制电路，用于根据分别经由移位寄存器的第一时钟信号端、第二时钟信号端接收的第一时钟信号和第二时钟信号以及上拉节点的电位，控制下拉节点的电位；
输出电路，用于根据上拉节点的电位以及经由移位寄存器的第三时钟信号端接收的第三时钟信号，控制在信号输出端处的栅极驱动信号的输出；以及
下拉电路，用于根据下拉节点的电位，使上拉节点和信号输出端的电位成为低电位；
其中，所述输出电路包含：
第七晶体管，其第一极连接到第三时钟信号端，其第二极连接到信号输出端；和
第八晶体管，其控制极连接到移位寄存器的高电位端，其第一极连接到上拉节点，其第二极连接到所述第七晶体管的控制极。
2.如权利要求1所述的移位寄存器，还包含：
第二电容器，连接在移位寄存器的低电位端与下拉节点之间。
3.如权利要求1或2所述的移位寄存器，其中，所述上拉节点控制电路包含：
第一晶体管，其控制极连接到第一信号输入端，其第一极连接到移位寄存器的第一参考电位端，其第二极连接到上拉节点；以及
第二晶体管，其控制极连接到第二信号输入端，其第一极连接到移位寄存器的第二参考电位端，其第二极连接到上拉节点。
4.如权利要求1或2所述的移位寄存器，其中，所述下拉节点控制电路包含：
第三晶体管，其控制极连接到移位寄存器的第一参考电位端，其第一极连接到第一时钟信号端；
第四晶体管，其控制极连接到移位寄存器的第二参考电位端，其第一极连接到第二时钟信号端；
第五晶体管，其控制极连接到第三晶体管和第四晶体管的第二极，其第一极连接到移位寄存器的高电位端，其第二极连接到下拉节点；以及
第六晶体管，其控制极连接到上拉节点，其第一极连接到下拉节点，其第二极连接到低电位端。
5.如权利要求1或2所述的移位寄存器，其中，所述下拉电路包含：
第九晶体管，其控制极连接到下拉节点，其第一极连接到低电位端，其第二极连接到上拉节点；以及
第十晶体管，其控制极连接到下拉节点，其第一极连接到低电位端，其第二极连接到信号输出端。
6.如权利要求3所述的移位寄存器，其中，所有的晶体管为N型晶体管。
7.一种栅极驱动电路，包含多个级联的如权利要求1至6中的任一项所述的移位寄存器，其中，
最后一级之外的各级移位寄存器的第一信号输入端连接到其下一级移位寄存器的信号输出端，并且
第一级之外的各级移位寄存器的第二信号输入端连接到其上一级移位寄存器的信号输出端。
8.一种显示装置，包含如权利要求7所述的栅极驱动电路。
9.一种驱动方法，用于驱动如权利要求1至6中的任一项所述的移位寄存器，包含：
接收第一输入信号，使上拉节点的电位成为高电位，并对第一电容器充电；
接收第三时钟信号，通过第一电容器进一步拉高上拉节点的电位，同时在信号输出端输出栅极驱动信号；
接收第一时钟信号和第二输入信号，使上拉节点和信号输出端的电位成为低电位；以及
维持下拉节点处于高电位。
10.如权利要求9所述的驱动方法，其中，
反向扫描时，将移位寄存器的第一参考电位端和第二参考电位端分别置为高电位和低电位，
正向扫描时，将第一参考电位端和第二参考电位端分别置为低电位和高电位。
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