CN105551422A - 一种移位寄存器、栅极驱动电路及显示面板 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示面板，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，由于采用第一直流信号端和第二直流信号端作为驱动信号输出端的电源端，与现有移位寄存器中采用时钟信号端作为驱动信号输出端的电源端相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性。

Description

一种移位寄存器、栅极驱动电路及显示面板

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路及显示面板。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(GateDriveronArray，GOA)技术将薄膜晶体管(ThinFilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IntegratedCircuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。在现有的移位寄存器中，输出晶体管一般是在上拉节点的控制下将时钟信号端的信号提供给驱动信号输出端来输出扫描信号的，但是由于时钟信号端存在频繁的高低电位切换，以及输出晶体管存在的寄生电容的耦合效应，导致该寄生电容频繁的被充放电，从而使该输出晶体管造成大量的功耗损失，进而导致移位寄存器的功耗的增加。

发明内容

本发明实施例提供了一种移位寄存器、栅极驱动电路及显示面板，用以解决现有技术中由于时钟信号端作为驱动信号输出端的电源端时，其频繁的高低电位切换以及输出晶体管存在的寄生电容的耦合效应，导致移位寄存器功耗增加的问题。

因此，本发明实施例提供了一种移位寄存器，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一参考信号端相连，第三端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述复位模块的第一端与复位信号端相连，第二端与第二参考信号端相连，第三端与所述第一节点相连；所述复位模块用于在所述复位信号端的控制下将所述第二参考信号端的信号提供给所述第一节点；

所述节点控制模块的第一端与第一时钟信号端相连，第二端与第三参考信号端相连，第三端与第一直流信号端相连，第四端与所述第一节点相连，第五端与第二节点相连；所述节点控制模块用于在所述第一节点的控制下将所述第一直流信号端的信号提供给所述第二节点，在所述第一时钟信号端的控制下将所述第三参考信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述第一直流信号端的信号提供给所述第一节点；

所述第一输出模块的第一端与所述第一直流信号端相连，第二端与第二直流信号端相连，第三端与第二时钟信号端相连，第四端与所述第一节点相连，第五端与所述第二节点相连，第六端与所述移位寄存器的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第二直流信号端的信号提供给所述驱动信号输出端，在所述第二节点的控制下将所述第一直流信号端的信号提供给所述驱动信号输出端，在所述第二时钟信号端的控制下将所述第一直流信号端的信号提供给所述驱动信号输出端；

所述第二输出模块的第一端与所述第一时钟信号端相连，第二端与所述第二时钟信号端相连，第三端与所述第一直流信号端相连，第四端与所述第一节点相连，第五端与所述移位寄存器的级联信号输出端相连；所述第二输出模块用于在所述第一节点的控制下将所述第一时钟信号端的信号提供给所述级联信号输出端，在所述第二时钟信号端的控制下将所述第一直流信号端的信号提供给所述级联信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述级联信号输出端之间的电压差稳定。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极与所述输入信号端相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块包括：第二开关晶体管；其中，

所述第二开关晶体管的栅极与所述复位信号端相连，源极与所述第二参考信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述节点控制模块包括：第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管；其中，

所述第三开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第四开关晶体管的栅极相连；

所述第四开关晶体管的源极与所述第三参考信号端相连，漏极与所述第二节点相连；

所述第五开关晶体管的栅极与所述第一节点相连，源极与所述第一直流信号端相连，漏极与所述第二节点相连；

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述第一直流信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块包括：第七开关晶体管、第八开关晶体管和第九开关晶体管；其中，

所述第七开关晶体管的栅极与所述第一节点相连，源极与所述第二直流信号端相连，漏极与所述驱动信号输出端相连；

所述第八开关晶体管的栅极与所述第二节点相连，源极与所述第一直流信号端相连，漏极与所述驱动信号输出端相连；

所述第九开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第一直流信号端相连，漏极与所述驱动信号输出端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块包括：第十开关晶体管、第十一开关晶体管和电容；其中，

所述第十开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述级联信号输出端相连；

所述第十一开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第一直流信号端相连，漏极与所述级联信号输出端相连；

所述电容连接于所述第一节点与所述级联信号输出端之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第三参考信号端与所述第一时钟信号端为同一信号端；或者，

所述第三参考信号端与所述第二直流信号端为同一信号端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，当输入信号端的有效脉冲信号为高电位时，所有开关晶体管为N型开关晶体管；或者，当输入信号端的有效脉冲信号为低电位时，所有开关晶体管为P型开关晶体管。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，

第一级移位寄存器的输入信号端与帧触发信号端相连；

除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端相连；

除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器单元的级联信号输出端相连。

相应地，本发明实施例还提供了一种显示面板，包括多条栅线，还包括本发明实施例提供的上述栅极驱动电路；其中，

每一条栅线对应连接所述栅极驱动电路中的一个移位寄存器的驱动信号输出端。

本发明实施例提供的上述移位寄存器、栅极驱动电路及显示面板，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将第一参考信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将第二参考信号端的信号提供给第一节点；节点控制模块用于在第一节点的控制下将第一直流信号端的信号提供给第二节点，在第一时钟信号端的控制下将第三参考信号端的信号提供给第二节点，在第二节点的控制下将第一直流信号端的信号提供给第一节点；第一输出模块用于在第一节点的控制下将第二直流信号端的信号提供给驱动信号输出端，在第二节点的控制下将第一直流信号端的信号提供给驱动信号输出端，在第二时钟信号端的控制下将第一直流信号端的信号提供给驱动信号输出端；第二输出模块用于在第一节点的控制下将第一时钟信号端的信号提供给级联信号输出端，在第二时钟信号端的控制下将第一直流信号端的信号提供给级联信号输出端，以及在第一节点处于浮接状态时，保持第一节点与级联信号输出端之间的电压差稳定。本发明实施例提供的上述移位寄存器，由于采用第一直流信号端和第二直流信号端作为驱动信号输出端的电源端，与现有移位寄存器中采用时钟信号端作为驱动信号输出端的电源端相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图；

图2a为图1所示的移位寄存器的具体结构示意图之一；

图2b为图1所示的移位寄存器的具体结构示意图之二；

图3a为图1所示的移位寄存器的具体结构示意图之三；

图3b为图1所示的移位寄存器的具体结构示意图之四；

图4a为图1所示的移位寄存器的具体结构示意图之五；

图4b为图1所示的移位寄存器的具体结构示意图之六；

图5a为图3a所示的移位寄存器的电路时序图；

图5b为图3b所示的移位寄存器的电路时序图；

图6为图3a所示的移位寄存器的驱动信号输出端输出的信号测试图；

图7a为图4a所示的移位寄存器的电路时序图；

图7b为图4b所示的移位寄存器的电路时序图；

图8为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示面板的具体实施方式进行详细的说明。

本发明实施例提供的一种移位寄存器，如图1所示，包括：输入模块1、复位模块2、节点控制模块3、第一输出模块4以及第二输出模块5；其中，

输入模块1的第一端与输入信号端Input相连，第二端与第一参考信号端Ref1相连，第三端与第一节点A相连；输入模块1用于在输入信号端Input的控制下将第一参考信号端Ref1的信号提供给第一节点A；

复位模块2的第一端与复位信号端Reset相连，第二端与第二参考信号端Ref2相连，第三端与第一节点A相连；复位模块2用于在复位信号端Reset的控制下将第二参考信号端Ref2的信号提供给第一节点A；

节点控制模块3的第一端与第一时钟信号端CK1相连，第二端与第三参考信号端Ref3相连，第三端与第一直流信号端VSS相连，第四端与第一节点A相连，第五端与第二节点B相连；节点控制模块3用于在第一节点A的控制下将第一直流信号端VSS的信号提供给第二节点B，在第一时钟信号端CK1的控制下将第三参考信号端Ref3的信号提供给第二节点B，在第二节点B的控制下将第一直流信号端VSS的信号提供给第一节点A；

第一输出模块4的第一端与第一直流信号端VSS相连，第二端与第二直流信号端VDD相连，第三端与第二时钟信号端CK2相连，第四端与第一节点A相连，第五端与第二节点B相连，第六端与移位寄存器的驱动信号输出端Output1相连；第一输出模块4用于在第一节点A的控制下将第二直流信号端VDD的信号提供给驱动信号输出端Output1，在第二节点B的控制下将第一直流信号端VSS的信号提供给驱动信号输出端Output1，在第二时钟信号端CK2的控制下将第一直流信号端VSS的信号提供给驱动信号输出端Output1；

第二输出模块5的第一端与第一时钟信号端CK1相连，第二端与第二时钟信号端CK2相连，第三端与第一直流信号端VSS相连，第四端与第一节点A相连，第五端与移位寄存器的级联信号输出端Output2相连；第二输出模块5用于在第一节点A的控制下将第一时钟信号端CK1的信号提供给级联信号输出端Output2，在第二时钟信号端CK2的控制下将第一直流信号端VSS的信号提供给级联信号输出端Output2，以及在第一节点A处于浮接状态时，保持第一节点A与级联信号输出端Output2之间的电压差稳定。

本发明实施例提供的上述移位寄存器，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将第一参考信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将第二参考信号端的信号提供给第一节点；节点控制模块用于在第一节点的控制下将第一直流信号端的信号提供给第二节点，在第一时钟信号端的控制下将第三参考信号端的信号提供给第二节点，在第二节点的控制下将第一直流信号端的信号提供给第一节点；第一输出模块用于在第一节点的控制下将第二直流信号端的信号提供给驱动信号输出端，在第二节点的控制下将第一直流信号端的信号提供给驱动信号输出端，在第二时钟信号端的控制下将第一直流信号端的信号提供给驱动信号输出端；第二输出模块用于在第一节点的控制下将第一时钟信号端的信号提供给级联信号输出端，在第二时钟信号端的控制下将第一直流信号端的信号提供给级联信号输出端，以及在第一节点处于浮接状态时，保持第一节点与级联信号输出端之间的电压差稳定。本发明实施例提供的上述移位寄存器，由于采用第一直流信号端和第二直流信号端作为驱动信号输出端的电源端，与现有移位寄存器中采用时钟信号端作为驱动信号输出端的电源端相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端的有效脉冲信号为高电位时，第一直流信号端为低电位，第二直流信号端为高电位；或者，当输入信号端的有效脉冲信号为低电位时，第一直流信号端为高电位，第二直流信号端为低电位。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图4b所示，输入模块1具体可以包括：第一开关晶体管M1；其中，

第一开关晶体管M1的栅极与输入信号端Input相连，源极与第一参考信号端Ref1相连，漏极与第一节点A相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a、图3a和图4a所示，第一开关晶体管M1可以为N型开关晶体管；或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b、图3b和图4b所示，第一开关晶体管M1可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当第一开关晶体管在输入信号端的控制下处于导通状态时，将第一参考信号端的信号提供给第一节点。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图4b所示，复位模块2具体可以包括：第二开关晶体管M2；其中，

第二开关晶体管M2的栅极与复位信号端Reset相连，源极与第二参考信号端Ref2相连，漏极与第一节点A相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图4b所示，第二开关晶体管M2可以为N型开关晶体管；或者，第二开关晶体管M2可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，第二开关晶体管在复位信号端的控制下处于导通状态时，将第二参考信号端的信号提供给第一节点。

以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，节点控制模块3具体可以包括：第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6；其中，

第三开关晶体管M3的栅极和源极均与第一时钟信号端CK1相连，漏极与第四开关晶体管M4的栅极相连；

第四开关晶体管M4的源极与第三参考信号端Ref3相连，漏极与第二节点B相连；

第五开关晶体管M5的栅极与第一节点A相连，源极与第一直流信号端VSS相连，漏极与第二节点B相连；

第六开关晶体管M6的栅极与第二节点B相连，源极与第一直流信号端VSS相连，漏极与第一节点A相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为N型开关晶体管；或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当第三开关晶体管在第一时钟信号端的控制下处于导通状态时，将第一时钟信号端的信号提供给第四开关晶体管的栅极；当第四开关晶体管在其栅极的控制下处于导通状态时，将第三参考信号端的信号提供给第二节点；当第五开关晶体管在第一节点的控制下处于导通状态时，将第一直流信号端的信号提供给第二节点；当第六开关晶体管在第二节点的控制下处于导通状态时，将第一直流信号端的信号提供给第一节点。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在工艺制备时，一般将第五开关晶体管的尺寸设置的比第四开关晶体管的尺寸大，这样设置使得第五开关晶体管在第一节点的控制下，将第一参考信号端的信号提供给第二节点的速率大于第四开关晶体管在其栅极的信号控制下将第三参考信号端的信号提供给第二节点的速率，从而保证了第二节点的信号的电位处于无效状态。

进一步地，为了减少信号线的数量，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，第三参考信号端可以与第二直流信号端VDD为同一信号端，即第四开关晶体管M4的源极与第二直流信号端VDD相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图3a所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为N型开关晶体管；或者，在输入信号端Input的有效脉冲信号为低电位时，如图3b所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当第三开关晶体管在第一时钟信号端的控制下处于导通状态时，将第一时钟信号端的信号提供给第四开关晶体管的栅极；当第四开关晶体管在其栅极的控制下处于导通状态时，将第二直流信号端的信号提供给第二节点；当第五开关晶体管在第一节点的控制下处于导通状态时，将第一直流信号端的信号提供给第二节点；当第六开关晶体管在第二节点的控制下处于导通状态时，将第一直流信号端的信号提供给第一节点。

或者，进一步地，为了减少信号线的数量，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图4a和图4b所示，第三参考信号端也可以与第一时钟信号端CK1为同一信号端，即第四开关晶体管M4的源极与第一时钟信号端CK1相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图4a所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为N型开关晶体管；或者，在输入信号端Input的有效脉冲信号为低电位时，如图4b所示，第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当第三开关晶体管在第一时钟信号端的控制下处于导通状态时，将第一时钟信号端的信号提供给第四开关晶体管的栅极；当第四开关晶体管在其栅极的控制下处于导通状态时，将第一时钟信号端的信号提供给第二节点；当第五开关晶体管在第一节点的控制下处于导通状态时，将第一直流信号端的信号提供给第二节点；当第六开关晶体管在第二节点的控制下处于导通状态时，将第一直流信号端的信号提供给第一节点。

以上仅是举例说明移位寄存器中节点控制模块的具体结构，在具体实施时，节点控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图4b所示，第一输出模块4具体可以包括：第七开关晶体管M7、第八开关晶体管M8和第九开关晶体管M9；其中，

第七开关晶体管M7的栅极与第一节点A相连，源极与第二直流信号端VDD相连，漏极与驱动信号输出端Output1相连；

第八开关晶体管M8的栅极与第二节点B相连，源极与第一直流信号端VSS相连，漏极与驱动信号输出端Output1相连；

第九开关晶体管M9的栅极与第二时钟信号端CK2相连，源极与第一直流信号端VSS相连，漏极与驱动信号输出端Output1相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a、图3a和图4a所示，第七开关晶体管M7、第八开关晶体管M8和第九开关晶体管M9可以为N型开关晶体管；或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b、图3b和图4b所示，第七开关晶体管M7、第八开关晶体管M8和第九开关晶体管M9可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当第七开关晶体管在第一节点的控制下处于导通状态时，将第二直流信号端的信号提供给驱动信号输出端；当第八开关晶体管在第二节点的控制下处于导通状态时，将第一直流信号端的信号提供给驱动信号输出端；当第九开关晶体管在第二时钟信号端的控制下处于导通状态时，将第一直流信号端的信号提供给驱动信号输出端。

以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图4b所示，第二输出模块5具体可以包括：第十开关晶体管M10、第十一开关晶体管M11和电容C；其中，

第十开关晶体管M10的栅极与第一节点A相连，源极与第一时钟信号端CK1相连，漏极与级联信号输出端Output2相连；

第十一开关晶体管M11的栅极与第二时钟信号端CK2相连，源极与第一直流信号端VSS相连，漏极与级联信号输出端Output2相连；

电容C连接于第一节点A与级联信号输出端Output2之间。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a、图3a和图4a所示，第十开关晶体管M10和第十一开关晶体管M11可以为N型开关晶体管；或者，在输入信号端Input的有效脉冲信号为低电位时，如图2b、图3b和图4b所示，第十开关晶体管M10和第十一开关晶体管M11可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当第十开关晶体管在第一节点的控制下处于导通状态时，将第一时钟信号端的信号提供给级联信号输出端；当第十一开关晶体管在第二时钟信号端的控制下处于导通状态时，将第一直流信号端的信号提供给级联信号输出端；当第一节点处于浮接状态时，由于电容的自举作用，可以保持其两端的电压差稳定，即保持第一节点和级联信号输出端之间的电压差稳定。

以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

较佳地，为了降低制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端Input的有效脉冲信号为高电位时，如图2a、图3a和图4a所示，所有开关晶体管均可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图2b、图3b和图4b所示，所有开关晶体管均可以为P型开关晶体管，在此不作限定。

进一步的，在具体实施时，在本发明实施例提供的上述移位寄存器中，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideScmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

进一步地，由于在本发明实施例提供的上述移位寄存器中，输入模块与复位模块为对称设计，可以实现功能互换，因此本发明实施例提供的上述移位寄存器可以实现双向扫描。在反向扫描时，将移位寄存器的输入模块与复位模块的功能进行互换，即相对于正向扫描，复位模块作为输入模块，复位信号端作为输入信号端，输入模块作为复位模块，输入信号端作为复位信号端。其中，正向扫描时，当输入信号端的有效脉冲信号为高电位时，第一参考信号端的电位为高电位，第二参考信号端的电位为低电位；当输入信号端的有效脉冲信号为低电位时，第一参考信号端的电位为低电位，第二参考信号端的电位为高电位；或者，反向扫描时，复位信号端作为输入信号端，当复位信号端的有效脉冲信号为高电位时，第一参考信号端的电位为低电位，第二参考信号端的电位为高电位；当复位信号端的有效脉冲信号为低电位时，第一参考信号端的电位为高电位，第二参考信号端的电位为低电位。

下面以正向扫描为例，结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。

实施例一、

以图3a所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图3a所示的移位寄存器中，所有开关晶体管均为N型开关晶体管；第一参考信号端Ref1的电位为高电位，第二参考信号端Ref2的电位为低电位；第一直流信号端VSS的信号为低电位，第二直流信号端VDD的信号为高电位；对应的输入输出时序图如图5a所示。具体地，选取如图5a所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5五个阶段。

在第一阶段T1，Input＝1，Reset＝0，CK1＝0，CK2＝1。

由于Reset＝0，因此第二开关晶体管M2截止；由于CK1＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第一开关晶体管M1导通；由于第一开关晶体管M1导通并将第一参考信号端Ref1的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此电容C开始充电，第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均导通；由于第五开关晶体管M5导通并将第一直流信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管M6和第八开关晶体管M8均截止；由于第七开关晶体管M7导通并将第二直流信号端VDD的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位信号，来为驱动信号输出端Output1预充电；由于第十开关晶体管M10导通并将第一时钟信号端CK1的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位信号。

在第二阶段T2，Input＝0，Reset＝0，CK1＝1，CK2＝0。

由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第九开关晶体管M9和第十一开关晶体管M11均截止；因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用，可以保持其两端的电压差稳定，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均导通；由于CK1＝1，因此第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第一时钟信号端CK1的高电位的信号提供给第四开关晶体管M4的栅极，但是由于第四开关晶体管M4的尺寸小于第五开关晶体管M5的尺寸，并且由于第五开关晶体管M5导通并将第一直流信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管M6和第八开关晶体管M8均截止；由于第十开关晶体管M10导通并将第一时钟信号端CK1的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位信号；由于电容C为了保持其两端的电压差稳定，因此第一节点A的电位被进一步拉高，以保证第七开关晶体管M7完全导通；由于第七开关晶体管M7完全导通并将第二直流信号端VDD的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位信号。

在第三阶段T3，Input＝0，Reset＝1，CK1＝0，CK2＝1。

由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通并将第二参考信号端Ref2的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均截止；由于CK1＝0，因此第三开关晶体管M3截止；此时由于第四开关晶体管M4的栅极未被放电，因此第四开关晶体管M4在其栅极的控制下导通，并将第二直流信号端VDD的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管M6和第八开关晶体管M8均导通；由于第六开关晶体管M6导通并将第一直流信号端VSS的低电位的信号提供给第一节点A，进一步保证第一节点A的电位为低电位；由于第八开关晶体管导通，并将第一直流信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位信号；由于CK2＝1，因此第九开关晶体管M9和第十一开关晶体管M11均导通；由于第九开关晶体管M9导通并将第一直流信号端VSS的低电位的信号提供给驱动信号输出端Output1，进一步保证驱动信号输出端Output1输出低电位信号，提高了驱动信号输出端Output1的稳定性；由于第十一开关晶体管M11导通，并将第一直流信号端VSS的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位信号。

在第四阶段T4，Input＝0，Reset＝0，CK1＝1，CK2＝0。

由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第九开关晶体管M9和第十一开关晶体管M11均截止；由于CK1＝1，因此第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第一时钟信号端CK1的高电位的信号提供给第四开关晶体管M4的栅极，因此第四开关晶体管M4的栅极的电位为高电位，因此第四开关晶体管M4导通；由于第四开关晶体管M4导通并将第二直流信号端VDD的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管M6和第八开关晶体管M8均导通；由于第六开关晶体管M6导通并将第一直流信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均截止；因此级联信号输出端Output2保持输出低电位信号；由于第八开关晶体管M8导通并将第一直流信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位信号。

在第五阶段T5，Input＝0，Reset＝0，CK1＝0，CK2＝1。

由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2截止；由于CK1＝0，因此第三开关晶体管M3截止；由于CK2＝1，因此第九开关晶体管M9和第十一开关晶体管M11均导通；由于第九开关晶体管M9导通并将第一直流信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位信号；由于第十一开关晶体管M11导通并将第一直流信号端VSS的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output1输出低电位信号。

在本发明实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，直至输入信号端的电位再次变为高电位。

实施例二、

以图4a所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图4a所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；第一参考信号端Ref1的电位为高电位，第二参考信号端Ref2的电位为低电位；第一直流信号端VSS的信号为低电位，第二直流信号端VDD的信号为高电位，对应的输入输出时序图如图7a所示。具体地，选取如图7a所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4和第五阶段T5五个阶段。

在第一阶段T1，Input＝1，Reset＝0，CK1＝0，CK2＝1。

由于Reset＝0，因此第二开关晶体管M2截止；由于CK1＝0，因此第三开关晶体管M3截止；由于Input＝1，因此第一开关晶体管M1导通；由于第一开关晶体管M1导通并将第一参考信号端Ref1的高电位的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此电容C开始充电，第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均导通；由于第五开关晶体管M5导通并将第一直流信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管M6和第八开关晶体管M8均截止；由于第七开关晶体管M7导通并将第二直流信号端VDD的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位信号，来为驱动信号输出端Output1预充电；由于第十开关晶体管M10导通并将第一时钟信号端CK1的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位信号。

在第二阶段T2，Input＝0，Reset＝0，CK1＝1，CK2＝0。

由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第九开关晶体管M9和第十一开关晶体管M11均截止；因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用，可以保持其两端的电压差稳定，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均导通；由于CK1＝1，因此第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第一时钟信号端CK1的高电位的信号提供给第四开关晶体管M4的栅极，但是由于第四开关晶体管M4的尺寸小于第五开关晶体管M5的尺寸，并且由于第五开关晶体管M5导通并将第一直流信号端VSS的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管M6和第八开关晶体管M8均截止；由于第十开关晶体管M10导通并将第一时钟信号端CK1的高电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出高电位信号；由于电容C为了保持其两端的电压差稳定，因此第一节点A的电位被进一步拉高，以保证第七开关晶体管M7完全导通；由于第七开关晶体管M7完全导通并将第二直流信号端VDD的高电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出高电位信号。

在第三阶段T3，Input＝0，Reset＝1，CK1＝0，CK2＝1。

由于Input＝0，因此第一开关晶体管M1截止；由于CK1＝0，因此第三开关晶体管M3截止；由于Reset＝1，因此第二开关晶体管M2导通；由于第二开关晶体管M2导通并将第二参考信号端Ref2的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均截止；由于第四开关晶体管M4的栅极未被放电，因此第四开关晶体管M4在其栅极的控制下导通，并将第一时钟信号端CK1的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管M6和第八开关晶体管M8均截止；由于CK2＝1，因此第九开关晶体管M9和第十一开关晶体管M11均导通；由于第九开关晶体管M9导通并将第一直流信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位信号；由于第十一开关晶体管M11导通，并将第一直流信号端VSS的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output2输出低电位信号。

在第四阶段T4，Input＝0，Reset＝0，CK1＝1，CK2＝0。

由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2截止；由于CK2＝0，因此第九开关晶体管M9和第十一开关晶体管M11均截止；由于CK1＝1，因此第三开关晶体管M3导通；由于第三开关晶体管M3导通并将第一时钟信号端CK1的高电位的信号提供给第四开关晶体管M4的栅极，因此第四开关晶体管M4的栅极的电位为高电位，因此第四开关晶体管M4导通；由于第四开关晶体管M4导通并将第一时钟信号端CK1的高电位的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第六开关晶体管M6和第八开关晶体管M8均导通；由于第六开关晶体管M6导通并将第一直流信号端VSS的低电位的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第五开关晶体管M5、第七开关晶体管M7和第十开关晶体管M10均截止；因此级联信号输出端Output2保持输出低电位信号；由于第八开关晶体管M8导通并将第一直流信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位信号。

在第五阶段T5，Input＝0，Reset＝0，CK1＝0，CK2＝1。

由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2截止；由于CK1＝0，因此第三开关晶体管M3截止；由于第四开关晶体管M4的栅极未被放电，因此第四开关晶体管M4在其栅极的控制下导通，并将第一时钟信号端CK1的低电位的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第六开关晶体管M6和第八开关晶体管M8均截止；由于CK2＝1，因此第九开关晶体管M9和第十一开关晶体管M11均导通；由于第九开关晶体管M9导通并将第一直流信号端VSS的低电位的信号提供给驱动信号输出端Output1，因此驱动信号输出端Output1输出低电位信号；由于第十一开关晶体管M11导通并将第一直流信号端VSS的低电位的信号提供给级联信号输出端Output2，因此级联信号输出端Output1输出低电位信号。

在本发明实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，直至输入信号端的电位再次变为高电位。

本发明实施例一和实施例二提供的上述移位寄存器，由于通过使用恒定电压的第二直流信号端作为驱动信号输出端输出有效脉冲信号的电源端，可以避免由于时钟信号端作为其电源端时造成额外的功耗损失；并且在第一阶段，第七开关晶体管在第一节点的电位的控制下可以对驱动信号输出端进行预充电，从而当将驱动信号输出端输出的信号输入对应行的栅线时，可以实现对该行像素的预充电的效果。

在具体实施时，由于在第一阶段，对驱动信号输出端的预充电是通过第七开关开关晶体管在第一节点的电位的控制下实现的，而第一节点的电位是通过第一开关晶体管导通将第一参考信号端的信号提供给第一节点来实现的，因此对驱动信号输出端的预充电大小可以通过改变第一开关晶体管的尺寸来调节。本发明实施例提供的上述移位寄存器中不同尺寸的第一开关晶体管与驱动信号输出端信号的测试结果，如图6所示，其中给出了第一开关晶体管的尺寸分别为50μ、200μ和500μ对应的驱动信号输出端预充电大小，通过对比可以发现，第一开关晶体管的尺寸越小驱动信号输出端的预充电越弱，第一开关晶体管的尺寸越大驱动信号输出端的预充电越强，因此，将本发明实施例提供的上述移位寄存器应用于不同的显示面板中时，为了实现不同的功能，可以通过改变第一开关晶体管的尺寸来调节像素需要的预充电的大小。图6仅是为了更好的解释本发明实施例提供的上述移位寄存器中不同尺寸的第一开关晶体管与驱动信号输出端的信号之间的关系，但不限制本发明。

本发明提供的上述实施例一和实施例二中均是以移位寄存器的所有开关晶体管均为N型开关晶体管为例进行说明的。当实施例一中的移位寄存器的所有开关晶体管均为P型开关晶体管时，如图3b所示，对应的输入输出时序图如图5b所示，其具体工作原理与实例一相似，在此不做赘述。当实施例二中的移位寄存器的所有开关晶体管均为P型开关晶体管时，如图4b所示，对应的输入输出时序图如图7b所示，其具体工作原理与实例二相似，在此不做赘述。

基于同一发明构思，本发明实施例提供一种栅极驱动电路，如图8所示，包括级联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，第一级移位寄存器SR(1)的输入信号端Input与帧触发信号端STV相连，除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端Input分别与上一级移位寄存器SR(n-1)的级联信号输出端Output2_n-1相连；除最后一级移位寄存器SR(N)之外，其余各级移位寄存器SR(n)的复位信号端Reset分别与下一级移位寄存器SR(n+1)的级联信号输出端Output2_n+1相连。

具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

在具体实施时，在本发明提供的上述栅极驱动电路中，如图8所示，第2k-1级移位寄存器的第一时钟信号端CK1和第2k级移位寄存器的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1相连；第2k-1级移位寄存器的第二时钟信号端CK2和第2k级移位寄存器的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2相连；其中，k为大于0的正整数。

进一步地，在具体实施时，在本发明提供的上述栅极驱动电路中，如图8所示，各级移位寄存器SR(n)的第一参考信号端Ref1均与同一信号端即第一参考端ref1相连；各级移位寄存器SR(n)的第二参考信号端Ref2均与同一信号端即第二参考端ref1相连；各级移位寄存器SR(n)的第一直流信号端VSS均与同一信号端即第一直流端vss相连；各级移位寄存器SR(n)的第二直流信号端VDD均与同一信号端即第二直流端vdd相连。

上述栅极驱动电路，在实现栅线双向扫描时，使每个移位寄存器的输入模块与复位模块的功能进行互换，即相对于正向扫描，在反向扫描时每个移位寄存器的复位模块作为输入模块，复位信号作为输入信号，每个移位寄存器的输入模块作为复位模块，输入信号作为复位信号，此时电路的连接关系不发生改变，只是电路功能发生了转变。

基于同一发明构思，本发明实施例还提供了一种显示面板，包括多条栅线，以及本发明实施例提供的上述栅极驱动电路；其中，

每一条栅线对应连接栅极驱动电路中的一个移位寄存器的驱动信号输出端。

本发明实施例提供的上述显示面板，包括上述栅极驱动电路，并通过该栅极驱动电路中各级移位寄存器的驱动信号输出端为显示面板中阵列基板上的各栅线提供信号，其具体实施可参见上述移位寄存器的描述，相同之处不再赘述。该显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示面板的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的上述移位寄存器、栅极驱动电路及显示面板，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将第一参考信号端的信号提供给第一节点；复位模块用于在复位信号端的控制下将第二参考信号端的信号提供给第一节点；节点控制模块用于在第一节点的控制下将第一直流信号端的信号提供给第二节点，在第一时钟信号端的控制下将第三参考信号端的信号提供给第二节点，在第二节点的控制下将第一直流信号端的信号提供给第一节点；第一输出模块用于在第一节点的控制下将第二直流信号端的信号提供给驱动信号输出端，在第二节点的控制下将第一直流信号端的信号提供给驱动信号输出端，在第二时钟信号端的控制下将第一直流信号端的信号提供给驱动信号输出端；第二输出模块用于在第一节点的控制下将第一时钟信号端的信号提供给级联信号输出端，在第二时钟信号端的控制下将第一直流信号端的信号提供给级联信号输出端，以及在第一节点处于浮接状态时，保持第一节点与级联信号输出端之间的电压差稳定。本发明实施例提供的上述移位寄存器，由于采用第一直流信号端和第二直流信号端作为驱动信号输出端的电源端，与现有移位寄存器中采用时钟信号端作为驱动信号输出端的电源端相比，可以降低移位寄存器的功耗，并且可以提高驱动信号输出端的输出稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一参考信号端相连，第三端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述复位模块的第一端与复位信号端相连，第二端与第二参考信号端相连，第三端与所述第一节点相连；所述复位模块用于在所述复位信号端的控制下将所述第二参考信号端的信号提供给所述第一节点；

所述节点控制模块的第一端与第一时钟信号端相连，第二端与第三参考信号端相连，第三端与第一直流信号端相连，第四端与所述第一节点相连，第五端与第二节点相连；所述节点控制模块用于在所述第一节点的控制下将所述第一直流信号端的信号提供给所述第二节点，在所述第一时钟信号端的控制下将所述第三参考信号端的信号提供给所述第二节点，在所述第二节点的控制下将所述第一直流信号端的信号提供给所述第一节点；

所述第一输出模块的第一端与所述第一直流信号端相连，第二端与第二直流信号端相连，第三端与第二时钟信号端相连，第四端与所述第一节点相连，第五端与所述第二节点相连，第六端与所述移位寄存器的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第二直流信号端的信号提供给所述驱动信号输出端，在所述第二节点的控制下将所述第一直流信号端的信号提供给所述驱动信号输出端，在所述第二时钟信号端的控制下将所述第一直流信号端的信号提供给所述驱动信号输出端；

所述第二输出模块的第一端与所述第一时钟信号端相连，第二端与所述第二时钟信号端相连，第三端与所述第一直流信号端相连，第四端与所述第一节点相连，第五端与所述移位寄存器的级联信号输出端相连；所述第二输出模块用于在所述第一节点的控制下将所述第一时钟信号端的信号提供给所述级联信号输出端，在所述第二时钟信号端的控制下将所述第一直流信号端的信号提供给所述级联信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述级联信号输出端之间的电压差稳定。

2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极与所述输入信号端相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述复位模块包括：第二开关晶体管；其中，

所述第二开关晶体管的栅极与所述复位信号端相连，源极与所述第二参考信号端相连，漏极与所述第一节点相连。

4.如权利要求1所述的移位寄存器，其特征在于，所述节点控制模块包括：第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管；其中，

所述第三开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第四开关晶体管的栅极相连；

所述第四开关晶体管的源极与所述第三参考信号端相连，漏极与所述第二节点相连；

所述第五开关晶体管的栅极与所述第一节点相连，源极与所述第一直流信号端相连，漏极与所述第二节点相连；

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述第一直流信号端相连，漏极与所述第一节点相连。

5.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块包括：第七开关晶体管、第八开关晶体管和第九开关晶体管；其中，

所述第七开关晶体管的栅极与所述第一节点相连，源极与所述第二直流信号端相连，漏极与所述驱动信号输出端相连；

所述第八开关晶体管的栅极与所述第二节点相连，源极与所述第一直流信号端相连，漏极与所述驱动信号输出端相连；

所述第九开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第一直流信号端相连，漏极与所述驱动信号输出端相连。

6.如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块包括：第十开关晶体管、第十一开关晶体管和电容；其中，

所述第十开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述级联信号输出端相连；

所述第十一开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第一直流信号端相连，漏极与所述级联信号输出端相连；

所述电容连接于所述第一节点与所述级联信号输出端之间。

7.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述第三参考信号端与所述第一时钟信号端为同一信号端；或者，

所述第三参考信号端与所述第二直流信号端为同一信号端。

8.如权利要求2-6任一项所述的移位寄存器，其特征在于，当输入信号端的有效脉冲信号为高电位时，所有开关晶体管为N型开关晶体管；或者，当输入信号端的有效脉冲信号为低电位时，所有开关晶体管为P型开关晶体管。

9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器；其中，

第一级移位寄存器的输入信号端与帧触发信号端相连；

除第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与上一级移位寄存器的级联信号输出端相连；

除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器单元的级联信号输出端相连。

10.一种显示面板，包括多条栅线，其特征在于，还包括如权利要求9所述的栅极驱动电路；其中，

每一条栅线对应连接所述栅极驱动电路中的一个移位寄存器的驱动信号输出端。