WO2020098309A1 - 移位寄存器及其驱动方法、栅极驱动电路、阵列基板及显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路、阵列基板及显示装置 Download PDF

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Definitions

  • the cascade signal output circuit is coupled to the cascade signal output terminal and the second output terminal of the signal control circuit;
  • there are two scan signal output circuits including a first scan signal output circuit and a second scan signal output circuit;
  • the second sub-scanning signal output circuit includes: a fifth transistor, a sixth transistor, and a second capacitor;
  • the gate of the fifth transistor is coupled to the second output terminal of the branch control circuit, the first electrode of the fifth transistor is coupled to the second clock signal terminal, and the second of the fifth transistor The pole is coupled to the corresponding output terminal of the second sub-scanning signal;
  • the gate of the sixth transistor is coupled to the second output of the signal control circuit, the first pole of the sixth transistor is coupled to the second reference signal, and the second of the sixth transistor The pole is coupled to the corresponding output terminal of the second sub-scanning signal;
  • the reset circuit is respectively coupled to the reset signal terminal, the third reference signal terminal, and the first output terminal and the second output terminal of the branch control circuit;
  • the input circuit includes: a ninth transistor; wherein, the gate of the ninth transistor is coupled to the input signal terminal, and the first pole of the ninth transistor is The first reference signal is coupled, and the second electrode of the ninth transistor is coupled to the first output terminal of the signal control circuit;
  • the reset circuit includes: a tenth transistor and an eleventh transistor; wherein the gate of the tenth transistor is coupled to the reset signal terminal, the first electrode of the tenth transistor and the third reference signal Terminal coupling, the second electrode of the tenth transistor is coupled to the first output terminal of the branch control circuit; the gate of the eleventh transistor is coupled to the reset signal terminal, the eleventh The first electrode of the transistor is coupled to the third reference signal terminal, and the second electrode of the eleventh transistor is coupled to the second output terminal of the branch control circuit;
  • the reset circuit further includes: a fourteenth transistor; wherein, the first pole of the tenth transistor and the first pole of the eleventh transistor respectively pass through the The fourteenth transistor is coupled to the third reference signal terminal; the gate of the fourteenth transistor is coupled to the reset signal terminal;
  • the node control circuit further includes: a fifteenth transistor; wherein the first pole of the twelfth transistor and the first pole of the thirteenth transistor pass through the fifteenth transistor and the third reference, respectively The signal terminal is coupled; the gate of the fifteenth transistor is coupled to the second output terminal of the signal control circuit.
  • the first pole of the nineteenth transistor is coupled to the fourth reference signal terminal, and the second pole of the nineteenth transistor is coupled to the first pole of the twentieth transistor;
  • the gate of the twentieth transistor is coupled to the second detection control signal terminal, and the second pole of the twentieth transistor is coupled to the first output terminal of the signal control circuit;
  • each of the first sub-scanning signal output circuits provides the signal of the second reference signal terminal to the corresponding first sub-scanning signal output terminal in response to the signal of the second output terminal of the signal control circuit;
  • the second sub-scanning signal output circuit provides the signal of the second reference signal terminal to the corresponding second sub-scanning signal output terminal in response to the signal of the second output terminal of the signal control circuit;
  • the cascade signal output The circuit provides the signal of the third reference signal terminal to the cascade signal output terminal in response to the signal of the second output terminal of the signal control circuit.
  • the signal timing of each first clock signal terminal is the same, the signal timing of each second clock signal terminal is the same, and the first clock signal terminal and The signal timing of the second clock signal terminal is different.
  • the rising edge of the third clock signal terminal appears before the rising edge of the second clock signal terminal, and the falling edge of the third clock signal terminal appears on the first clock signal terminal. After the falling edge of the signal.
  • FIG. 4 is a schematic diagram of a specific structure of a shift register provided by an embodiment of the present disclosure.
  • FIG. 8 is another circuit timing diagram provided by an embodiment of the present disclosure.
  • FIG. 9 is a schematic diagram of another specific structure of a shift register provided by an embodiment of the present disclosure.
  • FIG. 13 is a flowchart of a driving method provided by an embodiment of the present disclosure.
  • the transistor 01 Since the high level of the clock signal CK1 occurs earlier than the high level of the clock signal CK2, when the transistor 01 is turned on under the control of the signal of the pull-up node A to output the high level signal of the clock signal CK1 as the scan signal G1, Will pull up the level of node A.
  • the transistor 02 When the transistor 02 is turned on under the control of the signal of the pull-up node A to output the high-level signal of the clock signal CK2 as the scan signal G2, the level of the pull-up node A is further raised.
  • one first sub-scanning signal output circuit may be provided; or two first sub-scanning signal output circuits may also be provided.
  • the specific number of the first sub-scanning signal output circuit can be designed and determined according to the actual application environment, which is not limited herein. In the following, an example of providing a first sub-scanning signal output circuit will be described.
  • the second transistor M2 when the voltage of the gate of the second transistor M2 is greater than the voltage of its second electrode, the second transistor M2 can form a path to make the first node PU and the output control node PO_2 conduct; the second transistor M2 When the voltage of the gate is not greater than the voltage of the second electrode, the second transistor M2 may form an open circuit to disconnect the first node PU from the output control node PO_2.
  • the fifth transistor M5 Since the signal of the output control node PO_2 is a high-level signal, the fifth transistor M5 is turned on to provide the low level of the second clock signal terminal CLK2_1 to the second sub-scanning signal output terminal GOUT2_1 to output the low-level signal
  • the scan signal gout2_1 and the second capacitor C2 are charged.
  • RE 0, both the tenth transistor M10 and the eleventh transistor M11 are turned off.
  • the turned-on tenth transistor M10 provides the low level of the third reference signal terminal VREF3 to the output control node PO_1, so that the signal of the output control node PO_1 is a low-level signal, and the turned-on eleventh transistor M11 turns the third The low level of the reference signal terminal VREF3 is provided to the output control node PO_2, so that the signal of the output control node PO_2 is a low level signal, so that the first node PU can be discharged as a low level signal.
  • the signal of the output control node PO_1 is kept low by the first capacitor C1
  • the signal of the output control node PO_2 is kept low by the second capacitor C2 Signal
  • the signal of the first node PU is maintained as a low-level signal through the third capacitor C3, so that the signal of the second node PD is a high-level signal, thereby controlling the fourth transistor M4, the sixth transistor M6, and the eighth transistor M8
  • the twelfth transistor M12 and the thirteenth transistor M13 are all turned on.
  • the turned-on fourth transistor M4 provides the low level of the second reference signal terminal VREF2 to the first sub-scanning signal output terminal GOUT1_1 to output the low-level scanning signal gout1_1.
  • the turned-on sixth transistor M6 provides the low level of the second reference signal terminal VREF2 to the second sub-scanning signal output terminal GOUT2_1 to output the low-level scanning signal gout2_1.
  • the turned-on eighth transistor M8 provides the low level of the third reference signal terminal VREF3 to the cascade signal output terminal CROUT to output the low-level cascade signal CR.
  • the high-level scanning signal gout1_2 is output.
  • the second clock signal terminal CLK2_2 is converted from a low-level signal to a high-level signal. Since the level of the output control node PO_2 is further pulled high, the high level of the second clock signal terminal CLK2_2 is provided through the fifth transistor M5 To the second sub-scanning signal output terminal GOUT2_2, a high-level scanning signal gout2_2 is output.
  • the eighteenth transistor M18 may be turned on under the control of the signal of its gate.
  • the nineteenth transistor M19 may be in an on state under the control of the signal of its gate to provide the signal of the fourth reference signal terminal VREF4 to the first pole of the twentieth transistor M20.
  • the twentieth transistor M20 may be in a conducting state under the control of the second detection control signal terminal VC2 to provide the signal of its first pole to the first node PU.
  • the high level of the signal terminal VREF4 is provided to the first node PU. Since the signal of the first node PU is a high-level signal, the seventh transistor M7 is turned on, and through the action of the inverter ND, the signal of the second node PD is a low-level signal.
  • the fifth transistor M5 in the second sub-scanning signal output circuit 42_1 provides the signal of the second clock signal terminal CLK2_1 to the second sub-scanning signal output terminal GOUT2_1 to output the low-level scanning signal gout2_1.
  • the fifth transistor M5 in the second sub-scanning signal output circuit 42_2 supplies the signal of the second clock signal terminal CLK2_2 to the second sub-scanning signal output terminal GOUT2_2 to output a low-level scanning signal gout2_2.
  • the fifth transistor M5 in the second sub-scanning signal output circuit 42_2 supplies the signal of the second clock signal terminal CLK2_2 to the second sub-scanning signal output terminal GOUT2_2 to output a low-level scanning signal gout2_2.
  • the branch control circuit 20 may include: a first transistor M1 and a second transistor M2.
  • the gate of the first transistor M1 is used to receive the signal of the first reference signal terminal VREF1, the first electrode of the first transistor M1 is coupled to the first node PU, and the second electrode of the first transistor M1 is coupled to the first scan signal
  • the output control node PO_1 corresponding to the output circuit is coupled.
  • the branch control circuit controls the signal of the output control node corresponding to each scan signal output circuit in response to the signal of the first node;
  • the cascade signal output circuit outputs the cascade signal in response to the signal of the first node ;
  • Each scan signal output circuit outputs different scan signals in response to the corresponding signal of the output control node;
  • the first clock signal terminal CLK1_1 of the 5y-2 stage shift register is provided by the same clock signal line clk1_3, the second clock signal terminal CLK2_1 is provided by the same clock signal line clk2_3, and the third clock signal terminal CLK3 is provided by the same clock signal line clk3_3 .
  • the first clock signal terminal CLK1_1 of the shift register of the 5y-1 stage is provided by the same clock signal line clk1_4, the second clock signal terminal CLK2_1 is provided by the same clock signal line clk2_4, and the third clock signal terminal CLK3 is provided by the same clock signal line clk3_4 .
  • an embodiment of the present disclosure also provides an array substrate including the gate driving circuit provided by the embodiment of the present disclosure.
  • the principle of the array substrate to solve the problem is similar to that of the aforementioned gate drive circuit, so the implementation of the array substrate can refer to the implementation of the aforementioned gate drive circuit, and the repetition is not repeated here.
  • an embodiment of the present disclosure also provides a display device, including the above-mentioned array substrate provided by the embodiment of the present disclosure.
  • the display device may be any product or component with a display function, such as a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigator, and the like.
  • the other indispensable components of the display device should be understood by those of ordinary skill in the art, and will not be repeated here, nor should it be used as a limitation to the present disclosure.

Abstract

一种移位寄存器及其驱动方法、栅极驱动电路、阵列基板及显示装置，通过信号控制电路、分支控制电路、级联信号输出电路以及至少两个扫描信号输出电路，以输出至少两个不同的扫描信号。这样可以使每个移位寄存器输出至少两个扫描信号，以对应阵列基板中的不同栅线。与相关技术中的移位寄存器仅能输出一个扫描信号相比，可以使栅极驱动电路中移位寄存器的数量减少，降低栅极驱动电路的占用空间，实现超窄边框设计。并且，由于不同输出控制节点的信号相互无影响，从而还可以提高输出的扫描信号的波形的稳定性，避免扫描信号波形有差异。

Description

移位寄存器及其驱动方法、栅极驱动电路、阵列基板及显示装置
相关申请的交叉引用
本申请要求在2018年11月13日提交中国专利局、申请号为201811345137.5、申请名称为“移位寄存器单元及其驱动方法、栅极驱动电路及相关装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路、阵列基板及显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin Film Transistor，TFT)栅极驱动电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间。一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器分别对应连接一条栅线，以通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。然而，由于每行的栅线均对应连接一个移位寄存器，使得栅极驱动电路的结构设计复杂，并且所占显示面板的空间较大，不利于窄边框设计。
发明内容
本公开实施例提供了一种移位寄存器，包括：
信号控制电路，与输入信号端和复位信号端耦接；
分支控制电路，与所述信号控制电路的第一输出端耦接；
级联信号输出电路，与级联信号输出端和所述信号控制电路的第二输出端耦接；
至少两个扫描信号输出电路，所述至少两个扫描信号输出电路中的一个所述扫描信号输出电路与所述信号控制电路的第二输出端、对应的至少一个扫描信号输出端以及所述分支控制电路对应的一个输出端耦接。
可选地，在本公开实施例中，所述级联信号输出电路与所述信号控制电路的第一输出端耦接。
可选地，在本公开实施例中，所述扫描信号输出电路为两个，包括第一扫描信号输出电路和第二扫描信号输出电路；
所述第一扫描信号输出电路与所述分支控制电路的第一输出端耦接；所述第二扫描信号输出电路与所述分支控制电路的第二输出端耦接。
可选地，在本公开实施例中，所述分支控制电路包括：第一晶体管和第二晶体管；
所述第一晶体管在有效电平的控制下连通所述信号控制电路的第一输出端与所述分支控制电路的第一输出端，所述第二晶体管在有效电平的控制下连通所述信号控制电路的第一输出端与所述分支控制电路的第二输出端。
可选地，在本公开实施例中，所述第一晶体管的栅极与其第一极均与所述信号控制电路的第一输出端耦接，所述第一晶体管的第二极为所述分支控制电路的第一输出端；
所述第二晶体管的栅极与其第一极均与所述信号控制电路的第一输出端耦接，所述第二晶体管的第二极为所述分支控制电路的第二输出端。
可选地，在本公开实施例中，所述第一晶体管的栅极与第一参考信号端耦接，所述第一晶体管的第一极与所述信号控制电路的第一输出端耦接，所述第一晶体管的第二极为所述分支控制电路的第一输出端；
所述第二晶体管的栅极与所述第一参考信号端耦接，所述第二晶体管的第一极与所述信号控制电路的第一输出端耦接，所述第二晶体管的第二极为所述分支控制电路的第二输出端。
可选地，在本公开实施例中，所述第一扫描信号输出电路包括：至少1个第一子扫描信号输出电路；其中，一个所述第一子扫描信号输出电路分别与第二参考信号端、对应的一个第一时钟信号端和对应的一个第一子扫描信号输出端耦接。
可选地，在本公开实施例中，所述第一子扫描信号输出电路包括：第三晶体管、第四晶体管以及第一电容；
所述第三晶体管的栅极与所述分支控制电路的第一输出端耦接，所述第三晶体管的第一极与所述第一时钟信号端耦接，所述第三晶体管的第二极与对应的所述第一子扫描信号输出端耦接；
所述第四晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第四晶体管的第一极与所述第二参考信号端耦接，所述第四晶体管的第二极与对应的所述第一子扫描信号输出端耦接；
所述第一电容耦接于所述第三晶体管的栅极与所述第一子扫描信号输出端之间。
可选地，在本公开实施例中，所述第二扫描信号输出电路包括：至少1个第二子扫描信号输出电路；其中，一个所述第二子扫描信号输出电路分别与第二参考信号端、对应一个第二时钟信号和对应的一个第二子扫描信号输出端耦接。
可选地，在本公开实施例中，所述第二子扫描信号输出电路包括：第五晶体管、第六晶体管以及第二电容；
所述第五晶体管的栅极与所述分支控制电路的第二输出端耦接，所述第五晶体管的第一极与所述第二时钟信号端耦接，所述第五晶体管的第二极与对应的所述第二子扫描信号输出端耦接；
所述第六晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第六晶体管的第一极与所述第二参考信号端耦接，所述第六晶体管的第二极与对应的所述第二子扫描信号输出端耦接；
所述第二电容耦接于所述第五晶体管的栅极与所述第二子扫描信号输出 端之间。
可选地，在本公开实施例中，所述级联信号输出电路包括：第七晶体管、第八晶体管以及第三电容；
所述第七晶体管的栅极与所述信号控制电路的第一输出端耦接，所述第七晶体管的第一极与第三时钟信号端耦接，所述第七晶体管的第二极与所述级联信号输出端耦接；
所述第八晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第八晶体管的第一极与所述第三参考信号端耦接，所述第八晶体管的第二极与所述级联信号输出端耦接；
所述第三电容耦接于所述第七晶体管的栅极与所述级联信号输出端之间。
可选地，在本公开实施例中，所述信号控制电路包括：输入电路、复位电路、节点控制电路；
所述输入电路分别与所述输入信号端、第一参考信号端和所述信号控制电路的第一输出端耦接；
所述复位电路分别与所述复位信号端、第三参考信号端以及所述分支控制电路的第一输出端和第二输出端耦接；
所述节点控制电路分别与所述第三参考信号端、所述信号控制电路的第一输出端和第二输出端、所述分支控制电路的第一输出端和第二输出端耦接。
可选地，在本公开实施例中，所述输入电路包括：第九晶体管；其中，所述第九晶体管的栅极与所述输入信号端耦接，所述第九晶体管的第一极与所述第一参考信号耦接，所述第九晶体管的第二极与所述信号控制电路的第一输出端耦接；
所述复位电路包括：第十晶体管与第十一晶体管；其中，所述第十晶体管的栅极与所述复位信号端耦接，所述第十晶体管的第一极与所述第三参考信号端耦接，所述第十晶体管的第二极与所述分支控制电路的第一输出端耦接；所述第十一晶体管的栅极与所述复位信号端耦接，所述第十一晶体管的第一极与所述第三参考信号端耦接，所述第十一晶体管的第二极与所述分支 控制电路的第二输出端耦接；
所述节点控制电路包括：第十二晶体管、第十三晶体管以及反相器；其中，所述第十二晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第十二晶体管的第一极与所述第三参考信号端耦接，所述第十二晶体管的第二极与所述分支控制电路的第一输出端耦接；所述第十三晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第十三晶体管的第一极与所述第三参考信号端耦接，所述第十三晶体管的第二极与所述分支控制电路的第二输出端耦接；所述反相器的输入端与所述信号控制电路的第一输出端耦接，所述反相器的输出端与所述信号控制电路的第二输出端耦接。
可选地，在本公开实施例中，所述复位电路还包括：第十四晶体管；其中，所述第十晶体管的第一极与所述第十一晶体管的第一极分别通过所述第十四晶体管与所述第三参考信号端耦接；所述第十四晶体管的栅极与所述复位信号端耦接；
所述节点控制电路还包括：第十五晶体管；其中，所述第十二晶体管的第一极和所述第十三晶体管的第一极分别通过所述第十五晶体管与所述第三参考信号端耦接；所述第十五晶体管的栅极与所述信号控制电路的第二输出端耦接。
可选地，在本公开实施例中，所述移位寄存器还包括：检测电路；所述检测电路包括：第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管以及第四电容；
所述第十六晶体管的栅极与第一检测控制信号端耦接，所述第十六晶体管的第一极与所述输入信号端耦接，所述第十六晶体管的第二极与所述第十八晶体管的第一极耦接；
所述第十七晶体管的栅极与所述第一检测控制信号端耦接，所述第十七晶体管的第一极与所述第十九晶体管的栅极耦接，所述第十七晶体管的第二极与所述第十八晶体管的第一极耦接；
所述第十八晶体管的栅极与所述第十九晶体管的栅极耦接，所述第十八 晶体管的第二极与第四参考信号端耦接；
所述第十九晶体管的第一极与所述第四参考信号端耦接，所述第十九晶体管的第二极与所述第二十晶体管的第一极耦接；
所述第二十晶体管的栅极与第二检测控制信号端耦接，所述第二十晶体管的第二极与所述信号控制电路的第一输出端耦接；
所述第四电容耦接于所述第十九晶体管的第一极与第十九晶体管的栅极之间。
相应地，本公开实施例还提供了一种栅极驱动电路，包括级联的多个本公开实施例提供的上述移位寄存器；
第一级移位寄存器的输入信号端与帧起始信号端耦接；
每相邻四级移位寄存器中，第四级移位寄存器的输入信号端与第一级移位寄存器的级联信号输入端耦接；
每相邻五级移位寄存器中，第一级移位寄存器的复位信号端与第五级移位寄存器的级联信号输入端耦接。
相应地，本公开实施例还提供了一种阵列基板，包括本公开实施例提供的栅极驱动电路。
相应地，本公开实施例还提供了一种显示装置，包括本公开实施例提供的阵列基板。
相应地，本公开实施例还提供了一种本公开实施例提供的移位寄存器的驱动方法，包括：显示扫描阶段；其中，所述显示扫描阶段包括：输入阶段、输出阶段以及复位阶段；
在所述输入阶段，所述信号控制电路响应于所述输入信号端的信号，控制所述信号控制电路的第一输出端的信号和所述信号控制电路的第二输出端的信号；所述分支控制电路响应于所述信号控制电路的第一输出端的信号，控制与所述分支控制电路的各输出端的输出信号；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，控制所述级联信号输出端输出级联信号；各所述扫描信号输出电路响应于所述分支控制电路对应的一个输 出端的信号，控制对应的至少一个扫描信号输出端输出不同的扫描信号；
在所述输出阶段，所述分支控制电路响应于所述信号控制电路的第一输出端的信号，控制所述分支控制电路的各输出端的输出信号；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，控制所述级联信号输出端输出级联信号；各所述扫描信号输出电路响应于所述分支控制电路对应的一个输出端的信号，控制对应的至少一个扫描信号输出端输出不同的扫描信号；
在所述复位阶段，所述信号控制电路响应于所述复位信号端的信号，控制所述信号控制电路的第一输出端和第二输出端的信号；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，控制所述级联信号输出端输出级联信号；各所述扫描信号输出电路响应于所述分支控制电路对应的一个输出端，控制对应的至少一个扫描信号输出端输出不同的扫描信号。
可选地，在本公开实施例中，所述扫描信号输出电路为两个，包括第一扫描信号输出电路和第二扫描信号输出电路；所述第一扫描信号输出电路包括：多个第一子扫描信号输出电路；所述第二扫描信号输出电路包括：多个第二子扫描信号输出电路；
在所述输入阶段和所述输出阶段，各所述第一子扫描信号输出电路响应于所述分支控制电路的第一输出端的信号，将对应的所述第一时钟信号端的信号提供给对应的第一子扫描信号输出端；各所述第二子扫描信号输出电路响应于所述分支控制电路的第二输出端的信号，将对应的所述第二时钟信号端的信号提供给对应的第二子扫描信号输出端；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，将第三时钟信号端的信号提供给所述级联信号输出端；
在所述复位阶段，各所述第一子扫描信号输出电路响应于所述信号控制电路的第二输出端的信号，将第二参考信号端的信号提供给对应的第一子扫描信号输出端；各所述第二子扫描信号输出电路响应于所述信号控制电路的第二输出端的信号，将所述第二参考信号端的信号提供给对应的第二子扫描 信号输出端；所述级联信号输出电路响应于所述信号控制电路的第二输出端的信号，将第三参考信号端的信号提供给所述级联信号输出端。
可选地，在本公开实施例中，在所述显示扫描阶段，各所述第一时钟信号端的信号时序相同，各所述第二时钟信号端的信号时序相同，所述第一时钟信号端和所述第二时钟信号端的信号时序不同。
可选地，在本公开实施例中，所述第一时钟信号端、所述第二时钟信号端以及所述第三时钟信号端的信号周期相同；
在同一个信号周期中，所述第三时钟信号端的信号上升沿出现在所述第二时钟信号端的信号上升沿之前，所述第三时钟信号端的信号下降沿出现在所述第一时钟信号端的信号下降沿之后。
附图说明
图1为相关技术中的移位寄存器的结构示意图；
图2为图1所示的移位寄存器的信号仿真模拟图；
图3为本公开实施例提供的移位寄存器的结构示意图；
图4为本公开实施例提供的移位寄存器的一种具体结构示意图；
图5为本公开实施例提供的一种电路时序图；
图6为对图4所示的移位寄存器进行仿真模拟后的模拟时序图；
图7为本公开实施例提供的移位寄存器的另一种具体结构示意图；
图8为本公开实施例提供的另一种电路时序图；
图9为本公开实施例提供的移位寄存器的另一种具体结构示意图；
图10为本公开实施例提供的像素电路的结构示意图；
图11为本公开实施例提供的另一种电路时序图；
图12为本公开实施例提供的移位寄存器的另一种具体结构示意图；
图13为本公开实施例提供的驱动方法的流程图；
图14a为本公开实施例提供的栅极驱动电路的一种结构示意图；
图14b为本公开实施例提供的栅极驱动电路的另一种结构示意图。
具体实施方式
为了使本公开的目的，技术方案和优点更加清楚，下面结合附图，对本公开实施例提供的移位寄存器及其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本公开，并不用于限定本公开。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。需要注意的是，附图中各形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
如图1所示，为了实现输出多个扫描信号，移位寄存器可以设置多个扫描信号输出电路01，例如图1中设置了两个扫描信号输出电路01；其中一个扫描信号输出电路01输出扫描信号G1，另一个扫描信号输出电路01输出扫描信号G2。具体地，通过信号控制电路控制上拉节点A的信号和下拉节点B的信号。输出扫描信号G1的扫描信号输出电路01包括：晶体管M01和M02以及电容C01；其中，晶体管M01的栅极与上拉节点A耦接，晶体管M01的第一极用于接收时钟信号CK1，晶体管M01的第二极用于输出扫描信号G1。晶体管M02的栅极与下拉节点B耦接，晶体管M02的第一极用于接收信号VGL，晶体管M02的第二极与晶体管01的第二极耦接。电容C01耦接于上拉节点A与晶体管01的第二极之间。输出扫描信号G2的扫描信号输出电路01包括：晶体管M03和M04以及电容C02；其中，晶体管M03的栅极与上拉节点A耦接，晶体管M03的第一极用于接收时钟信号CK2，晶体管M03的第二极用于输出扫描信号G2。晶体管M04的栅极与下拉节点B耦接，晶体管M04的第一极用于接收信号VGL，晶体管M04的第二极与晶体管03的第二极耦接。电容C02耦接于上拉节点A与晶体管03的第二极之间。其中，晶体管M01在上拉节点A的信号控制下可以将时钟信号CK1的信号提供给其第二端，以作为扫描信号G1输出。晶体管03在上拉节点A的信号控制下可以将时钟信号CK2的信号提供给其第二端，以作为扫描信号G2输出。通过对时钟信号CK1、CK2、上拉节点A的信号a、下拉节点B的信号b以及 扫描信号G1和G2进行仿真模拟可以得到模拟时序图，如图2所示。由于时钟信号CK1的高电平早于时钟信号CK2的高电平出现，晶体管01在上拉节点A的信号控制下导通以将时钟信号CK1的高电平的信号作为扫描信号G1输出时，会拉高上拉节点A的电平。在晶体管02在上拉节点A的信号控制下导通以将时钟信号CK2的高电平的信号作为扫描信号G2输出时，会进一步拉高上拉节点A的电平。由于晶体管01与晶体管03均受相同的上拉节点A的信号a的控制，且时钟信号CK1的高电平优先转换为低电平，导致扫描信号G1由高电平恢复为低电平的下降时间(Fall Time)RFT(12us)小于扫描信号G2由高电平恢复为低电平的下降时间RFT(14us)，从而导致输出的扫描信号G1和G2的波形有差异。
基于此，本公开实施例提供一种移位寄存器，如图3所示，可以包括：信号控制电路10、分支控制电路20、级联信号输出电路30以及至少两个扫描信号输出电路40_m(1≤m≤M，M代表扫描信号输出电路的总数，图3以M＝2为例)；其中，
信号控制电路10与输入信号端INPUT和复位信号端RE耦接，即信号控制电路10被配置为响应于输入信号INPUT和复位信号RE，控制信号控制电路10的第一输出端和第二输出端的信号；为了方便描述，将信号控制电路10的第一输出端记为第一节点PU的信号，将信号控制电路10的第一输出端记为第二节点PD的信号；
分支控制电路20与信号控制电路10的第一输出端耦接，即分支控制电路20被配置为响应于第一节点PU的信号，控制与各扫描信号输出电路40_m一一对应的输出控制节点PO_m的信号；为了方便描述，将分支控制电路20的各输出端记为输出控制节点PO_m；
级联信号输出电路30与级联信号输出端CROUT，信号控制电路10的第一输出端和第二输出端耦接，即级联信号输出电路30被配置为响应于第一节点PU和第二节点PD的信号，输出级联信号CR；即级联信号输出电路30不通过分支控制电路20，直接与信号控制电路20的第一输出端耦接；
每一个扫描信号输出电路40_m与信号控制电路10的第二输出端、对应的至少一个扫描信号输出端goutm以及分支控制电路20对应的一个输出端耦接，即各扫描信号输出电路40_m被配置为响应于对应的输出控制节点PO_m的信号和第二节点PD的信号，输出不同的扫描信号goutm。
本公开实施例提供的移位寄存器，通过信号控制电路响应于输入信号端和复位信号端的信号，以控制第一节点的信号和第二节点的信号。通过分支控制电路被配置为响应于第一节点的信号，控制与各扫描信号输出电路一一对应的输出控制节点的信号，可以将不同的输出控制节点分割开，从而在输出控制节点的信号变化时可以不会影响其他输出控制节点的信号。通过级联信号输出电路响应于第一节点和第二节点的信号，输出级联信号，为下一级移位寄存器提供输入信号。通过设置多个扫描信号输出电路，以通过各扫描信号输出电路响应于对应的输出控制节点的信号和第二节点的信号，输出不同的扫描信号。这样可以使每个移位寄存器输出多个扫描信号，以对应阵列基板中的不同栅线。与相关技术中的移位寄存器仅能输出一个扫描信号相比，可以使栅极驱动电路中移位寄存器的数量减少，降低栅极驱动电路的占用空间，实现超窄边框设计。并且，由于不同输出控制节点的信号相互无影响，从而还可以提高输出的扫描信号的波形的稳定性，避免扫描信号波形有差异。
在具体实施时，在本公开实施例中，第一节点PU可以为上拉节点，第二节点PD可以为下拉节点。
在具体实施时，在本公开实施例中，如图4所示，信号控制电路10可以包括：输入电路11、复位电路12、节点控制电路13，这样可以通过输入电路11、复位电路12以及节点控制电路13的相互配合，控制第一节点PU、输出控制节点PO_m以及第二节点PD的信号的电平。其中，输入电路11分别与输入信号端INPUT，第一参考信号端VREF1和信号控制电路的第一输出端耦接，输入电路11被配置为响应于输入信号端INPUT的信号，将第一参考信号端VREF1的信号提供给第一节点PU。复位电路12分别与复位信号端RE，第三参考信号端VREF3以及分支控制电路20的第一输出端和第二输出端耦 接，复位电路12被配置为响应于复位信号端RE的信号，将第三参考信号端VREF3的信号提供给各扫描信号输出电路40_m对应的输出控制节点PO_m。节点控制电路13分别与第一参考信号端VREF1、第三参考信号端VREF3、信号控制电路10的第一输出端和第二输出端、分支控制电路20的第一输出端和第二输出端耦接，节点控制电路13被配置为控制第一节点PU的信号和各输出控制节点PO_m的信号分别与第二节点PD的信号的电平相反。
在具体实施时，在本公开实施例中，如图4所示，级联信号输出电路30被配置为响应于第一节点PD的信号，将第三时钟信号端CLK3的信号提供给级联信号输出端CROUT；以及响应于第二节点PD的信号，将第三参考信号端VREF3的信号提供给级联信号输出端CROUT。
下面结合具体实施例，对本公开进行详细说明。需要说明的是，本实施例是为了更好的解释本公开，但不限制本公开。
实施例一、
在具体实施时，在本公开实施例中，如图3与图4所示，可以配置扫描信号输出电路40_m的数量为两个。或者，也可以配置扫描信号输出电路40_m的数量为三个、四个、五个等。当然，在实际应用中，扫描信号输出电路40_m的数量可以根据实际应用环境来设计确定，在此不作限定。下面均以扫描信号输出电路40_m的数量设置为两个为例进行说明。
在具体实施时，在本公开实施例中，如图4所示，两个扫描信号输出电路中的第一扫描信号输出电路40_1可以包括：至少1个第一子扫描信号输出电路41_n(1≤n≤N，N代表第一子扫描信号输出电路的总数，图4以N＝1为例)；其中，一个第一子扫描信号输出电路41_n分别与第二参考信号端VREF2、对应的一个第一时钟信号端CLK1_n和对应的一个第一子扫描信号输出端GOUT1_n耦接；各第一子扫描信号输出电路41_n一一对应一个第一时钟信号端CLK1_n，各第一子扫描信号输出电路41_n一一对应一个第一子扫描信号输出端GOUT1_n。并且，第一子扫描信号输出电路41_n被配置为响应于同一输出控制节点的信号，即第一子扫描信号输出电路41_n被配置为 响应于输出控制节点PO_1的信号，将对应的第一时钟信号端CLK1_n的信号提供给对应的第一子扫描信号输出端GOUT1_n；以及响应于第二节点PD的信号，将第二参考信号端VREF2的信号提供给对应的第一子扫描信号输出端GOUT1_n。并且，第一子扫描信号输出端GOUT1_n分别输出扫描信号gout1_n。
进一步地，在具体实施时，如图4所示，可以设置1个第一子扫描信号输出电路；或者也可以设置2个第一子扫描信号输出电路。在实际应用中，第一子扫描信号输出电路的具体数量可以根据实际应用环境来设计确定，在此不作限定。下面以设置1个第一子扫描信号输出电路为例进行说明。
在具体实施时，在本公开实施例中，如图4所示，两个扫描信号输出电路中的第二扫描信号输出电路40_2可以包括：至少1个第二子扫描信号输出电路42_k(1≤k≤K，K代表第二子扫描信号输出电路的总数，图4以K＝1为例)；其中，一个第二子扫描信号输出电路42_k分别与第二参考信号端VREF2、对应的一个第二时钟信号端CLK2_k和对应的一个第二子扫描信号输出端耦接；各第二子扫描信号输出电路42_k一一对应一个第二时钟信号端CLK2_k，各第二子扫描信号输出电路42_k一一对应一个第二子扫描信号输出端GOUT2_k。并且，第二子扫描信号输出电路42_k被配置为响应于同一的输出控制节点的信号，即第二子扫描信号输出电路42_k被配置为响应于输出控制节点PO_2的信号，将对应的第二时钟信号端CLK2_k的信号提供给对应的第二子扫描信号输出端GOUT2_k；以及响应于第二节点PD的信号，将第二参考信号端VREF2的信号提供给对应的第二子扫描信号输出端GOUT2_k。并且，第二子扫描信号输出端GOUT2_k分别输出扫描信号gout2_k。
进一步地，在具体实施时，如图4所示，可以设置1个第二子扫描信号输出电路；或者也可以设置2个第二子扫描信号输出电路。在实际应用中，第二子扫描信号输出电路的具体数量可以根据实际应用环境来设计确定，在此不作限定。下面以设置1个第二子扫描信号输出电路为例进行说明。
进一步地在具体实施时，在本公开实施例中，可以使N＝K，n＝k。
在具体实施时，在本公开实施例中，如图4所示，分支控制电路20可以 包括：第一晶体管M1和第二晶体管M2；第一晶体管M1在有效电平的控制下连通信号控制电路10的第一输出端与分支控制电路20的第一输出端，所述第二晶体管M2在有效电平的控制下连通信号控制电路20的第一输出端与分支控制电路20的第二输出端。
具体地，第一晶体管M1的栅极与其第一极均与第一节点PU耦接，第一晶体管M1的第二极与两个扫描信号输出电路中的第一扫描信号输出电路40_1对应的输出控制节点PO_1耦接；第二晶体管M2的栅极与其第一极均与第一节点PU耦接，第二晶体管M2的第二极与两个扫描信号输出电路中的第二扫描信号输出电路40_2对应的输出控制节点PO_2耦接。
在具体实施时，由于第一晶体管M1的栅极和第一极耦接，因此第一晶体管M1形成二极管连接方式，这样在第一晶体管M1的栅极的电压大于其第二极的电压时，第一晶体管M1可以形成通路，以使第一节点PU与输出控制节点PO_1导通；在第一晶体管M1的栅极的电压不大于其第二极的电压时，第一晶体管M1可以形成断路，以使第一节点PU与输出控制节点PO_1断开。同理，在第二晶体管M2的栅极的电压大于其第二极的电压时，第二晶体管M2可以形成通路，以使第一节点PU与输出控制节点PO_2导通；在第二晶体管M2的栅极的电压不大于其第二极的电压时，第二晶体管M2可以形成断路，以使第一节点PU与输出控制节点PO_2断开。
在具体实施时，在本公开实施例中，如图4所示，第一子扫描信号输出电路41_n可以包括：第三晶体管M3、第四晶体管M4以及第一电容C1；其中，第三晶体管M3的栅极与对应的输出控制节点PO_1耦接，第三晶体管M3的第一极用于接收对应的第一时钟信号端CLK1_n的信号，第三晶体管M3的第二极与对应的第一子扫描信号输出端GOUT1_n耦接。第四晶体管M4的栅极与第二节点PD耦接，第四晶体管M4的第一极用于接收第二参考信号端VREF2的信号，第四晶体管M4的第二极与对应的第一子扫描信号输出端GOUT1_n耦接。第一电容C1耦接于第三晶体管M3的栅极即对应的输出控制节点PO_1与第一子扫描信号输出端GOUT1_n之间。
在具体实施时，在本公开实施例中，各第一子扫描信号输出电路41_n中的第三晶体管M3在输出控制节点PO_1的信号的控制下可以处于导通状态，以将对应的第一时钟信号端CLK1_n的信号提供给对应的第一子扫描信号输出端GOUT1_n。各第一子扫描信号输出电路41_n中的第四晶体管M4在第二节点PD的信号的控制下可以处于导通状态，以将第二参考信号端VREF2的信号提供给对应的第一子扫描信号输出端GOUT1_n。第一电容C1可以保持连接的输出控制节点PO_1的电平与第一子扫描信号输出端GOUT1_n的电平，以及在输出控制节点PO_1浮接时，可以保持输出控制节点PO_1与第一子扫描信号输出端GOUT1_n之间的电压差稳定。
在具体实施时，在本公开实施例中，如图4所示，第二子扫描信号输出电路42_k可以包括：第五晶体管M5、第六晶体管M6以及第二电容C2；其中，第五晶体管M5的栅极与对应的输出控制节点PO_2耦接，第五晶体管M5的第一极用于接收对应的第二时钟信号端CLK2_k的信号，第五晶体管M5的第二极与对应的第二子扫描信号输出端GOUT2_k耦接。第六晶体管M6的栅极与第二节点PD耦接，第六晶体管M6的第一极用于接收第二参考信号端VREF2的信号，第六晶体管M6的第二极与对应的第二子扫描信号输出端GOUT2_k耦接。第二电容C2耦接于对应的输出控制节点PO_2与第二子扫描信号输出端GOUT2_k之间。
在具体实施时，在本公开实施例中，各第二子扫描信号输出电路42_k中的第五晶体管M5在输出控制节点PO_2的信号的控制下可以处于导通状态，以将对应的第二时钟信号端CLK2_k的信号提供给对应的第二子扫描信号输出端GOUT2_k。各第二子扫描信号输出电路42_k中的第六晶体管M6在第二节点PD的信号的控制下可以处于导通状态，以将第二参考信号端VREF2的信号提供给对应的第二子扫描信号输出端GOUT2_k。第二电容C2可以保持连接的输出控制节点PO_2的电平与第二子扫描信号输出端GOUT2_k的电平，以及在输出控制节点PO_2浮接时，可以保持输出控制节点PO_2与第二子扫描信号输出端GOUT2_k之间的电压差稳定。
在具体实施时，在本公开实施例中，如图4所示，输入电路11可以包括：第九晶体管M9；其中，第九晶体管M9的栅极用于接收输入信号端INPUT的信号，第九晶体管M9的第一极用于接收第一参考信号端VREF1的信号，第九晶体管M9的第二极与第一节点PU耦接。其中，第九晶体管M9在输入信号端INPUT的控制下可以处于导通状态，以将第一参考信号端VREF1的信号提供给第一节点PU。
在具体实施时，在本公开实施例中，如图4所示，复位电路12可以包括：第十晶体管M10与第十一晶体管M11；其中，第十晶体管M10的栅极用于接收复位信号端RE的信号，第十晶体管M10的第一极用于接收第三参考信号端VREF3的信号，第十晶体管M10的第二极与一个输出控制节点，即输出控制节点PO_1耦接。第十一晶体管M11的栅极用于接收复位信号端RE的信号，第十一晶体管M11的第一极用于接收第三参考信号端VREF3的信号，第十一晶体管M11的第二极与另一个输出控制节点，即输出控制节点PO_2耦接。其中，第十晶体管M10在复位信号端RE的有效脉冲信号的控制下可以处于导通状态，以将第三参考信号端VREF3的信号提供给输出控制节点PO_1。第十一晶体管M11在复位信号端RE的控制下可以处于导通状态，以将第三参考信号端VREF3的信号提供给输出控制节点PO_2。
在具体实施时，在本公开实施例中，如图4所示，节点控制电路13可以包括：第十二晶体管M12、第十三晶体管M13以及反相器ND；其中，第十二晶体管M12的栅极与第二节点PD耦接，第十二晶体管M12的第一极用于接收第三参考信号端VREF3的信号，第十二晶体管M12的第二极与一个输出控制节点，即输出控制节点PO_1耦接；第十三晶体管M3的栅极与第二节点PD耦接，第十三晶体管M13的第一极用于接收第三参考信号端VREF3的信号，第十三晶体管M13的第二极与另一个输出控制节点，即输出控制节点PO_2耦接。反相器ND的输入端与第一节点PU耦接，反相器ND的输出端与第二节点PD耦接。其中，第十二晶体管M12在第二节点PD的信号的控制下可以处于导通状态，以将第三参考信号端VREF3的信号提供给输出控制 节点PO_1。第十三晶体管M13在第二节点PD的信号的控制下可以处于导通状态，以将第三参考信号端VREF3的信号提供给输出控制节点PO_2。反相器可以使其输入端与其输出端的电平相反。
在具体实施时，在本公开实施例中，如图4所示，级联信号输出电路30可以包括：第七晶体管M7、第八晶体管M8以及第三电容C3；其中，第七晶体管M7的栅极与第一节点PU耦接，第七晶体管M7的第一极用于接收第三时钟信号端CLK3的信号，第七晶体管M7的第二极与级联信号输出端CROUT耦接。第八晶体管M8的栅极与第二节点PD耦接，第八晶体管M8的第一极用于接收第三参考信号端VREF3的信号，第八晶体管M8的第二极与级联信号输出端CROUT耦接。第三电容C3耦接于第一节点PU与级联信号输出端CROUT之间。其中，第七晶体管M7在第一节点PU的信号的控制下可以处于导通状态，以将第三时钟信号端CLK3的信号提供给级联信号输出端CROUT。第八晶体管M8在第二节点PD的信号的控制下可以处于导通状态，以将第三参考信号端VREF3的信号提供给级联信号输出端CROUT。第三电容C3可以保持第一节点PU的电平与级联信号输出端CROUT的电平，以及在第一节点PU浮接时，可以保持第一节点PU与级联信号输出端CROUT之间的电压差稳定。
以上仅是举例说明移位寄存器中各电路的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。
在具体实施时，为了制作工艺统一，在本公开实施例中，如图4所示，所有开关晶体管可以均为N型晶体管。需要说明的是，本公开实施例仅是以移位寄存器中的晶体管为N型晶体管为例进行说明的，对于晶体管为P型晶体管的情况，设计原理与本公开相同，也属于本公开保护的范围。
需要说明的是，在本公开实施例中，当所有晶体管均为N型晶体管时，第一参考信号端的信号为高电平信号，第二参考信号端的信号和第三参考信号端的信号均为低电平信号。当所有晶体管均为P型晶体管时，第一参考信 号端的信号为低电平信号，第二参考信号端的信号和第三参考信号端的信号均为高电平信号。需要说明的是，本公开实施例中提到的信号的电平仅代表其逻辑电平，而不是在具体实施时各信号实际所施加的电压值。
一般在显示驱动时的一帧时间可以包括显示扫描阶段和空白时间(blanking time)阶段。在具体实施时，在显示扫描阶段，各第一时钟信号端的信号的时序相同，各第二时钟信号端的信号的时序相同，第一时钟信号端的信号和第二时钟信号端的信号的时序不同。例如图5所示，第一时钟信号端CLK1_1与第二时钟信号端CLK2_1的时序不同。需要说明的是，本公开实施例中提到的高电平信号的电压值相同，例如输入信号端INPUT的高电平的电压值、第一时钟信号端CLK1_1的高电平的电压值、第二时钟信号端CLK2_1的高电平的电压值以及第一参考信号端VREF1的电压值相同。进一步地，本公开实施例中提到的低电平信号的电压值也可以相同，例如输入信号端INPUT的低电平的电压值、第一时钟信号端CLK1_1的低电平的电压值、第二时钟信号端CLK2_1的低电平的电压值、第二参考信号端VREF2以及第三参考信号端VREF3的电压值相同。为了降低信号端的数量，减少信号线占用空间，可以将第二参考信号端VREF2与第三参考信号端VREF3设置为同一信号，即采用同一参考信号端提供第二参考信号端VREF2与第三参考信号端VREF3的信号。或者，第二参考信号端VREF2和第三参考信号端VREF3的电压值也可以不同，在此不做限定。
在具体实施时，如图5所示，第一时钟信号端CLK1_n、第二时钟信号端CLK2_k以及第三时钟信号端CLK3的周期相同。例如，在一个周期内，第一时钟信号端CLK1_n的高电平信号的时长可以为4a，低电平信号的时长可以为6a，则第一时钟信号端CLK1_n的信号一个周期的时长为10a。在一个周期内，第二时钟信号端CLK2_n的高电平信号的时长可以为4a，低电平信号的时长可以为6a，则第二时钟信号端CLK2_n的信号一个周期的时长为10a。在一个周期内，第三时钟信号端CLK3的高电平信号的时长可以为5a，低电平信号的时长可以为5a，则第三时钟信号端CLK3的信号一个周期的时长也为 10a。进一步地，在同一个周期中，第三时钟信号端CLK3的上升沿出现在第一时钟信号端CLK1_n的上升沿以前，第三时钟信号端CLK3的下降沿出现在第二时钟信号端CLK2_n的下降沿以后。例如图5所示，在同一个周期中，第三时钟信号端CLK3的上升沿与第一时钟信号端CLK1_1的上升沿对齐，第三时钟信号端CLK3的下降沿与第二时钟信号端CLK2_1的下降沿对齐。
在具体实施时，在本公开实施例提供的移位寄存器中，N型晶体管在高电平信号作用下导通，在低电平信号作用下截止；P型晶体管在低电平信号作用下导通，在高电平信号作用下截止。在具体实施时，晶体管的第一极可以作为源极，第二极作为漏极，或者晶体管的第一极可以作为漏极，第二极作为源极，在此不作具体区分。
下面以图4所示的移位寄存器的结构为例，结合电路时序图，即图5对本公开实施例提供的上述移位寄存器的工作过程作以描述。其中，下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本公开实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压值。
具体地，选取如图5所示的电路时序图中的输入阶段T1、输出阶段T2、复位阶段T3。
在输入阶段T1，INPUT＝1、CLK1_1＝0、CLK2_1＝0、CLK3＝0、RE＝0。
由于INPUT＝1，因此第九晶体管M9导通，以将第一参考信号端VREF1的高电平提供给第一节点PU，使第一节点PU的信号为高电平信号。由于第一节点PU的信号为高电平信号，第七晶体管M7导通，以及通过反相器ND作用，使第二节点PD的信号为低电平信号。从而控制第四晶体管M4、第六晶体管M6、第八晶体管M8、第十二晶体管M12、第十三晶体管M13均截止。导通的第七晶体管M7将第三时钟信号端CLK3的低电平提供给级联信号输出端CROUT，以输出低电平的级联信号CR。由于第一晶体管M1和第二晶体管M2形成二极管连接结构，因此输出控制节点PO_1和PO_2的信号也为高电平信号。由于输出控制节点PO_1的信号为高电平信号，因此第三晶体管 M3导通，以将第一时钟信号端CLK1_1的低电平提供给第一子扫描信号输出端GOUT1_1，以输出低电平的扫描信号gout1_1，并且第一电容C1充电。由于输出控制节点PO_2的信号为高电平信号，因此第五晶体管M5导通，以将第二时钟信号端CLK2_1的低电平提供给第二子扫描信号输出端GOUT2_1，以输出低电平的扫描信号gout2_1，并且第二电容C2充电。并且，由于RE＝0，因此第十晶体管M10与第十一晶体管M11均截止。
在输出阶段T2，INPUT＝0、CLK1_1＝1、CLK2_1＝0、CLK3＝1、RE＝0。
由于INPUT＝1，因此第九晶体管M9截止，则第一节点PU浮接。由于第三电容C3的作用可以保持第一节点PU的信号为高电平信号，第七晶体管M7导通，以及通过反相器ND作用，使第二节点PD的信号为低电平信号，从而控制第四晶体管M4、第六晶体管M6、第八晶体管M8、第十二晶体管M12、第十三晶体管M13均截止。导通的第七晶体管M7将第三时钟信号端CLK3的高电平提供给级联信号输出端CROUT，由于第一节点PU浮接以及第三电容C3的作用，可以使第一节点PU的电平被拉高，以使第七晶体管M7将第三时钟信号端CLK3的高电平提供给级联信号输出端CROUT，输出高电平的级联信号CR。并且，由于第一节点PU的电平被拉高，则输出控制节点PO_1和PO_2的电平也被拉高。由于输出控制节点PO_1的电平被拉高，因此第三晶体管M3导通，以将第一时钟信号端CLK1_1的低电平提供给第一子扫描信号输出端GOUT1_1，以输出低电平的扫描信号gout1_1。由于第一电容C1的作用，可以使输出控制节点PO_1的电平被进一步拉高，以通过第三晶体管M3将第一时钟信号端CLK1_1的高电平提供给第一子扫描信号输出端GOUT1_1，输出高电平的扫描信号gout1_1。在第一节点PU被拉高而输出控制节点PO_1的电平被进一步拉高时，由于第一晶体管M1形成二极管连接方式，因此可以将第一节点PU和输出控制节点PO_1断开，从而避免输出控制节点PO_1被进一步拉高时，影响输出控制节点PO_2的信号。由于输出控制节点PO_2的电平被拉高，因此第五晶体管M5导通，以将第二时钟信号端CLK2_1的低电平提供给第二子扫描信号输出端GOUT2_1，以输出低电平的 扫描信号gout2_1。并且，由于RE＝0，因此第十晶体管M10与第十一晶体管M11均截止。
之后，第二时钟信号端CLK2_1由低电平信号转换为高电平信号，即由CLK2_1＝0转换为CLK2_1＝1，而其余信号未变化。此时，由于第五晶体管M5将第二时钟信号端CLK2_1的高电平提供给第二子扫描信号输出端GOUT2_1，由于第二电容C2的作用，可以使输出控制节点PO_2的电平被进一步拉高，以通过第五晶体管M5将第二时钟信号端CLK2_1的高电平提供给第二子扫描信号输出端GOUT2_1，输出高电平的扫描信号gout2_1。在第一节点PU被拉高而输出控制节点PO_2的电平被进一步拉高时，由于第二晶体管M2形成二极管连接方式，因此可以将第一节点PU和输出控制节点PO_2断开，从而避免输出控制节点PO_2被进一步拉高时，影响输出控制节点PO_1的信号。
之后，第一时钟信号端CLK1_1由高电平信号转换为低电平信号，即由CLK1_1＝1转换为CLK1_1＝0，而其余信号未变化。这样第三晶体管M3将第一时钟信号端CLK1_1的低电平提供给第一子扫描信号输出端GOUT1_1，以输出低电平的扫描信号gout1_1。
在复位阶段T3，INPUT＝0、RE＝1。
由于INPUT＝0，因此第九晶体管M9截止，由于RE＝1，因此第十晶体管M10与第十一晶体管M11均导通。导通的第十晶体管M10将第三参考信号端VREF3的低电平提供给输出控制节点PO_1，以使输出控制节点PO_1的信号为低电平信号，导通的第十一晶体管M11将第三参考信号端VREF3的低电平提供给输出控制节点PO_2，以使输出控制节点PO_2的信号为低电平信号，从而可以使第一节点PU放电为低电平信号。这样通过反相器ND的作用，可以使第二节点PD为高电平信号。由于第二节点PD的信号为高电平信号，从而控制第四晶体管M4、第六晶体管M6、第八晶体管M8、第十二晶体管M12、第十三晶体管M13均导通。导通的第四晶体管M4将第二参考信号端VREF2的低电平提供给第一子扫描信号输出端GOUT1_1，以输出低电平的扫描信号 gout1_1。导通的第六晶体管M6将第二参考信号端VREF2的低电平提供给第二子扫描信号输出端GOUT2_1，以输出低电平的扫描信号gout2_1。导通的第八晶体管M8将第三参考信号端VREF3的低电平提供给级联信号输出端CROUT，以输出低电平的级联信号CR。导通的第十二晶体管M12将第三参考信号端VREF3的低电平提供给输出控制节点PO_1，进一步地输出控制节点PO_1的信号为低电平。导通的第十三晶体管M13将第三参考信号端VREF3的低电平提供给输出控制节点PO_2，进一步使输出控制节点PO_2的信号为低电平。
在复位阶段T3之后，由于INPUT＝0、RE＝0，从而通过第一电容C1保持输出控制节点PO_1的信号为低电平信号，通过第二电容C2保持输出控制节点PO_2的信号为低电平信号，通过第三电容C3保持第一节点PU的信号为低电平信号，从而使第二节点PD的信号为高电平信号，从而控制第四晶体管M4、第六晶体管M6、第八晶体管M8、第十二晶体管M12、第十三晶体管M13均导通。导通的第四晶体管M4将第二参考信号端VREF2的低电平提供给第一子扫描信号输出端GOUT1_1，以输出低电平的扫描信号gout1_1。导通的第六晶体管M6将第二参考信号端VREF2的低电平提供给第二子扫描信号输出端GOUT2_1，以输出低电平的扫描信号gout2_1。导通的第八晶体管M8将第三参考信号端VREF3的低电平提供给级联信号输出端CROUT，以输出低电平的级联信号CR。导通的第十二晶体管M12将第三参考信号端VREF3的低电平提供给输出控制节点PO_1，进一步地输出控制节点PO_1的信号为低电平。导通的第十三晶体管M13将第三参考信号端VREF3的低电平提供给输出控制节点PO_2，进一步使输出控制节点PO_2的信号为低电平。
并且，由于本公开提供的移位寄存器可以使不同输出控制节点的信号相互无影响，从而可以提高输出的扫描信号的波形的稳定性，避免扫描信号波形有差异。通过对实施例一中的移位寄存器进行仿真模拟，得到如图6所示的仿真模拟图。从图6中可以看出，扫描信号gout1_1和扫描信号gout2_1由高电平信号转换为低电平信号所用时长均为12us，从而可以使扫描信号 gout1_1和扫描信号gout2_1的波形相似度较高，差异性较小。
在实际应用中，将实施例一中的移位寄存器应用于显示装置的阵列基板中时，由于阵列基板中包括多条栅线，这样通过实施例一中的移位寄存器向两条栅线输出具有相位差的扫描信号。其中，该显示装置可以为有机发光二极管(Organic Light-Emitting Diode，OLED)显示装置或者也可以为液晶显示装置(Liquid Crystal Display，LCD)，在此不作限定。
并且，在输出阶段中，由于第一节点PU被第三电容拉高，从而可以使输出控制节点PO_1和PO_2的电平在拉高的情况下被进一步拉高，从而提高第三晶体管M3和第五晶体管M5的驱动能力。
实施例二、
本公开实施例二提供的移位寄存器与实施例一提供的移位寄存器相同的部分在此不再赘述，下面只说明不同的部分。
在具体实施时，在本公开实施例中，如图7所示，移位寄存器中设置了2个第一子扫描信号输出电路41_1和41_2，以及设置了2个第二子扫描信号输出电路42_1和42_2。其中，第一子扫描信号输出电路41_1对应第一时钟信号端CLK1_1以及对应第一子扫描信号输出端GOUT1_1。第一子扫描信号输出电路41_2对应第一时钟信号端CLK1_2以及对应第一子扫描信号输出端GOUT1_2。第二子扫描信号输出电路42_1对应第二时钟信号端CLK2_1以及对应第二子扫描信号输出端GOUT2_1。第二子扫描信号输出电路42_2对应第二时钟信号端CLK2_2以及对应第二子扫描信号输出端GOUT2_2。
下面结合图8所示的电路时序图，对本实施例提供的上述移位寄存器的工作过程作以描述。具体地，选取如图8所示的电路时序图中的输入阶段T1、输出阶段T2、复位阶段T3。
在输入阶段T1，INPUT＝1、CLK1_1＝0、CLK1_2＝0、CLK2_1＝0、CLK2_2＝0、CLK3＝0、RE＝0。下面仅针对第一子扫描信号输出电路41_2中的第三晶体管M3、第四晶体管M4以及第一电容C1，和第二子扫描信号输出电路42_2中的第五晶体管M5、第六晶体管M6以及第二电容C2进行说明。该阶段的其 余工作过程可以与实施例一中的输入阶段T1的工作过程基本相同，在此不作赘述。具体地，由于输出控制节点PO_1的信号为高电平信号，因此第三晶体管M3导通，以将第一时钟信号端CLK1_2的低电平提供给第一子扫描信号输出端GOUT1_2，以输出低电平的扫描信号gout1_2，并且第一电容C1充电。由于输出控制节点PO_2的信号为高电平信号，因此第五晶体管M5导通，以将第二时钟信号端CLK2_2的低电平提供给第二子扫描信号输出端GOUT2_2，以输出低电平的扫描信号gout2_2，并且第二电容C2充电。
在输出阶段T2，INPUT＝0、CLK1_1＝1、CLK1_2＝1、CLK2_1＝0、CLK2_2＝0、CLK3＝1、RE＝0。下面仅针对第一子扫描信号输出电路41_2中的第三晶体管M3、第四晶体管M4以及第一电容C1，和第二子扫描信号输出电路42_2中的第五晶体管M5、第六晶体管M6以及第二电容C2进行说明。该阶段的其余工作过程可以与实施例一中的输出阶段T2的工作过程基本相同，在此不作赘述。由于输出控制节点PO_1的电平被进一步拉高，以通过第三晶体管M3将第一时钟信号端CLK1_2的高电平提供给第一子扫描信号输出端GOUT1_2，输出高电平的扫描信号gout1_2。之后，第二时钟信号端CLK2_2由低电平信号转换为高电平信号，由于输出控制节点PO_2的电平被进一步拉高，通过第五晶体管M5将第二时钟信号端CLK2_2的高电平提供给第二子扫描信号输出端GOUT2_2，输出高电平的扫描信号gout2_2。之后，第一时钟信号端CLK1_2由高电平信号转换为低电平信号，即由CLK1_2＝1转换为CLK1_2＝0，而其余信号未变化。这样第三晶体管M3将第一时钟信号端CLK1_2的低电平提供给第一子扫描信号输出端GOUT1_2，以输出低电平的扫描信号gout1_2。
在复位阶段T3，INPUT＝0、RE＝1。下面仅针对第一子扫描信号输出电路41_2中的第三晶体管M3、第四晶体管M4以及第一电容C1，和第二子扫描信号输出电路42_2中的第五晶体管M5、第六晶体管M6以及第二电容C2进行说明。该阶段的其余工作过程可以与实施例一中的复位阶段T3的工作过程基本相同，在此不作赘述。第三晶体管M3和第五晶体管M5均截止，第四晶体管M4和第六晶体管M6均导通。导通的第四晶体管M4将第二参考信号端 VREF2的低电平提供给第一子扫描信号输出端GOUT1_2，以输出低电平的扫描信号gout1_2。导通的第六晶体管M6将第二参考信号端VREF2的低电平提供给第二子扫描信号输出端GOUT2_2，以输出低电平的扫描信号gout2_2。
在复位阶段T3之后，由于INPUT＝0、RE＝0。下面仅针对第一子扫描信号输出电路41_2中的第三晶体管M3、第四晶体管M4以及第一电容C1，和第二子扫描信号输出电路42_2中的第五晶体管M5、第六晶体管M6以及第二电容C2进行说明。第三晶体管M3和第五晶体管M5均截止，第四晶体管M4和第六晶体管M6均导通。导通的第四晶体管M4将第二参考信号端VREF2的低电平提供给第一子扫描信号输出端GOUT1_2，以输出低电平的扫描信号gout1_2。导通的第六晶体管M6将第二参考信号端VREF2的低电平提供给第二子扫描信号输出端GOUT2_2，以输出低电平的扫描信号gout2_2。
这样通过第一子扫描信号输出电路41_1和第一子扫描信号输出电路41_2可以输出相同时序和波形的扫描信号，可以将这两个扫描信号输入到一行的同一条栅线中，以提高驱动能力。同理，通过第二子扫描信号输出电路42_1和第二子扫描信号输出电路42_2可以输出相同时序和波形的扫描信号，可以将这两个扫描信号输入到下一行的同一条栅线中，以提高驱动能力。
实施例三、
本公开实施例三提供的移位寄存器与实施例二提供的移位寄存器相同的部分在此不再赘述，下面只说明不同的部分。
在具体实施时，扫描信号输出电路为两个，在本公开实施例中，如图9所示，复位电路12还可以包括：第十四晶体管M14；其中，第十晶体管M10的第一极与第十一晶体管M11的第一极分别通过第十四晶体管M14接收第三参考信号端VREF3的信号。第十四晶体管M14的栅极用于接收复位信号RE，第十四晶体管M14的第一极用于接收第三参考信号端VREF3的信号，第十四晶体管M14的第二极分别与第十晶体管M10的第一极和第十一晶体管M11的第一极耦接。其中，第十四晶体管M14在复位信号端RE的高电平信号的控制下处于导通状态时，可以将第三参考信号端VREF3的信号分别提供给第 十晶体管M10的第一极和第十一晶体管M11的第一极。这样可以避免第三参考信号端VREF3的信号变化对第十晶体管M10和第十一晶体管M11的影响，提高电路稳定性。
在具体实施时，在本公开实施例中，如图9所示，节点控制电路13还包括：第十五晶体管M15；其中，第十二晶体管M12的第一极和第十三晶体管M13的第一极分别通过第十五晶体管M15接收第三参考信号端VREF3的信号。第十五晶体管M15的栅极与第二节点PD耦接，第十五晶体管M15的第一极用于接收第三参考信号端VREF3的信号，第十五晶体管M15的第二极分别与第十二晶体管M12的第一极和第十三晶体管M13的第一极耦接。其中，第十五晶体管M15在第二节点PD的高电平信号的控制下处于导通状态时，可以将第三参考信号端VREF3的信号分别提供给第十二晶体管M12的第一极和第十三晶体管M13的第一极。这样可以避免第三参考信号端VREF3的信号变化对第十二晶体管M12和第十三晶体管M13的影响，提高电路稳定性。
一般OLED显示装置中采用图10所示的3T1C形式的像素电路驱动OLED发光以及对OLED进行外部阈值补偿。该像素电路包括：驱动晶体管T01、晶体管T02～T03以及存储电容Cst。该像素电路通过控制晶体管T02打开以将数据信号端Data的数据电压写入驱动晶体管T01的栅极，控制驱动晶体管T01产生工作电流以驱动有机发光二极管L发光。通过晶体管T03将携带有驱动晶体管T01的阈值电压信息的信号通过检测线SL输出。这样使得一行像素电路需要对应两条栅线，以分别输入信号G01和G02。为了实现控制上述像素电路，在具体实施时，在本公开实施例中，如图9所示，移位寄存器还可以包括：检测电路50。该检测电路50可以包括：第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20以及第四电容C4；其中，第十六晶体管M16的栅极用于接收第一检测控制信号端VC1的信号，第十六晶体管M16的第一极用于接收输入信号端INPUT的信号，第十六晶体管M16的第二极与第十八晶体管M18的第一极耦接。第十七晶体管M17的栅极用于接收第一检测控制信号端VC1的信号， 第十七晶体管M17的第一极与第十九晶体管M19的栅极耦接，第十七晶体管M17的第二极与第十八晶体管M18的第一极耦接。第十八晶体管M18的栅极与第十九晶体管M19的栅极耦接，第十八晶体管M18的第二极用于接收第四参考信号端VREF4的信号。第十九晶体管M19的第一极用于接收第四参考信号端VREF4的信号，第十九晶体管M19的第二极与第二十晶体管M20的第一极耦接。第二十晶体管M20的栅极用于接收第二检测控制信号端VC2的信号，第二十晶体管M20的第二极与第一节点PU耦接。第四电容C4耦接于第十九晶体管M19的第一极与第十九晶体管M19的栅极之间。具体地，第十六晶体管M16在第一检测控制信号端VC1的控制下可以处于导通状态，以将输入信号端INPUT的信号提供给第十八晶体管M18的第一极和第十七晶体管M17的第二极。第十七晶体管M17在第一检测控制信号端VC1的控制下可以处于导通状态，以将其第二极的信号提供给第十九晶体管M19的栅极和第十八晶体管M18的栅极。第十八晶体管M18在其栅极的信号的控制下可以处于导通状态。第十九晶体管M19在其栅极的信号的控制下可以处于导通状态，以将第四参考信号端VREF4的信号提供给第二十晶体管M20的第一极。第二十晶体管M20在第二检测控制信号端VC2的控制下可以处于导通状态，以将其第一极的信号提供给第一节点PU。
在具体实施时，第四参考信号端可以加载高电平信号。进一步地，第四参考信号端的电压值可以与第一参考信号端的电压值相同。为了降低信号端的数量，减少信号线占用空间，可以将第四参考信号端与第一参考信号端设置为同一信号，即采用同一参考信号端提供第四参考信号端与第一参考信号端的信号。
下面结合图11所示的电路时序图，对本实施例提供的上述移位寄存器的工作过程作以描述。具体地，将一帧时间分为显示扫描阶段DP和空白时间阶段BT。各第一时钟信号端CLK1_n在显示扫描阶段DP中的信号时序相同，各第一时钟信号端CLK1_n在空白时间阶段BT中的信号时序不同。同理，各第二时钟信号端CLK2_n在显示扫描阶段DP中的信号时序相同，各第二时钟 信号端CLK2_n在空白时间阶段BT中的信号时序不同。
具体地，显示扫描阶段DP包括：输入阶段T1、输出阶段T2、复位阶段T3。其中，在输入阶段T1，INPUT＝1、CLK1_1＝0、CLK1_2＝0、CLK2_1＝0、CLK2_2＝0、CLK3＝0、RE＝0、VC1＝1、VC2＝0。由于RE＝0，因此第十四晶体管M14截止。由于第二节点PD的信号为低电平信号，因此第十五晶体管M15截止。由于VC1＝1，因此第十六晶体管M16和第十七晶体管M17均导通，以将输入信号端INPUT的高电平信号提供给第十九晶体管M19的栅极，并通过第四电容C4保持，以及控制第十九晶体管M19导通，以将第四参考信号端VREF4的高电平提供给第二十晶体管M20。但是由于VC2＝0，因此第二十晶体管M20截止，从而不会影响第一节点PU的信号。该阶段的其余工作过程可以与实施例二中的输入阶段T1的工作过程基本相同，在此不作赘述。并且，实施例三中的输出阶段T2和复位阶段T3的工作过程可以与实施例二中的输出阶段T2和复位阶段T3的工作过程基本相同，在此不作赘述。
空白时间阶段BT可以包括：检测输入阶段T4、检测输出阶段T5、检测复位阶段T6。在空白时间阶段BT，输入信号端INPUT、复位信号RE，第二时钟信号端CLK2_1～CLK2_2、第三时钟信号端CLK3、第一至第四参考信号端VREF4均加载低电平信号。
在检测输入阶段T4，VC1＝0、VC2＝1、CLK1_1＝0、CLK1_2＝0。由于VC1＝0，因此第十六晶体管M16和第十七晶体管M17均截止。由于第四电容C4的作用使第十九晶体管M19的栅极为高电平信号，以控制第十九晶体管M19导通，以及由于VC2＝1，第二十晶体管M20导通，以将第四参考信号端VREF4的高电平提供给第一节点PU。由于第一节点PU的信号为高电平信号，第七晶体管M7导通，以及通过反相器ND作用，使第二节点PD的信号为低电平信号。从而控制第四晶体管M4、第六晶体管M6、第八晶体管M8、第十二晶体管M12、第十三晶体管M13均截止。导通的第七晶体管M7将第三时钟信号端CLK3的低电平提供给级联信号输出端CROUT，以输出低电平的级联信号CR。由于第一晶体管M1和第二晶体管M2形成二极管连接结构，因此输 出控制节点PO_1和PO_2的信号也为高电平信号。由于输出控制节点PO_1的信号为高电平信号，因此两个第三晶体管M3均导通。其中，第一子扫描信号输出电路41_1中的第三晶体管M3将第一时钟信号端CLK1_1的信号提供给第一子扫描信号输出端GOUT1_1，以输出低电平的扫描信号gout1_1。第一子扫描信号输出电路41_2中的第三晶体管M3将第一时钟信号端CLK1_2的信号提供给第一子扫描信号输出端GOUT1_2，以输出低电平的扫描信号gout1_2。由于输出控制节点PO_2的信号为高电平信号，因此两个第五晶体管M5导通。其中，第二子扫描信号输出电路42_1中的第五晶体管M5将第二时钟信号端CLK2_1的信号提供给第二子扫描信号输出端GOUT2_1，以输出低电平的扫描信号gout2_1。第二子扫描信号输出电路42_2中的第五晶体管M5将第二时钟信号端CLK2_2的信号提供给第二子扫描信号输出端GOUT2_2，以输出低电平的扫描信号gout2_2。
在检测输出阶段T5，VC1＝0、VC2＝0，第一时钟信号端CLK1_1具有两个高电平脉冲，第一时钟信号端CLK1_2具有一个高电平脉冲。具体地，由于第一电容C1的作用，保持输出控制节点PO_1的信号为高电平信号，因此两个第三晶体管M3均导通。其中，第一子扫描信号输出电路41_1中的第三晶体管M3将第一时钟信号端CLK1_1的信号提供给第一子扫描信号输出端GOUT1_1，以输出具有两个高电平脉冲的扫描信号gout1_1。第一子扫描信号输出电路41_2中的第三晶体管M3将第一时钟信号端CLK1_2的信号提供给第一子扫描信号输出端GOUT1_2，以输出具有一个高电平脉冲的扫描信号gout1_2。由于第二电容C2的作用，保持输出控制节点PO_2的信号为高电平信号，因此两个第五晶体管M5导通。其中，第二子扫描信号输出电路42_1中的第五晶体管M5将第二时钟信号端CLK2_1的信号提供给第二子扫描信号输出端GOUT2_1，以输出低电平的扫描信号gout2_1。第二子扫描信号输出电路42_2中的第五晶体管M5将第二时钟信号端CLK2_2的信号提供给第二子扫描信号输出端GOUT2_2，以输出低电平的扫描信号gout2_2。
在检测复位阶段T6，VC1＝1、VC2＝0、CLK1_1＝0、CLK1_2＝0。
由于VC2＝0，因此第二十晶体管M20截止。由于VC1＝1，因此第十六晶体管M16与第十七晶体管M17导通，以将输入信号端INPUT的低电平提供给第十九晶体管M19的栅极，控制第十九晶体管M19截止。由于第一电容C1的作用，保持输出控制节点PO_1的信号为高电平信号，因此两个第三晶体管M3均导通。其中，第一子扫描信号输出电路41_1中的第三晶体管M3将第一时钟信号端CLK1_1的低电平提供给第一子扫描信号输出端GOUT1_1，以输出低电平的扫描信号gout1_1。第一子扫描信号输出电路41_2中的第三晶体管M3将第一时钟信号端CLK1_2的低电平提供给第一子扫描信号输出端GOUT1_2，以输出低电平的扫描信号gout1_2。由于第二电容C2的作用，保持输出控制节点PO_2的信号为高电平信号，因此两个第五晶体管M5导通。其中，第二子扫描信号输出电路42_1中的第五晶体管M5将第二时钟信号端CLK2_1的信号提供给第二子扫描信号输出端GOUT2_1，以输出低电平的扫描信号gout2_1。第二子扫描信号输出电路42_2中的第五晶体管M5将第二时钟信号端CLK2_2的信号提供给第二子扫描信号输出端GOUT2_2，以输出低电平的扫描信号gout2_2。
一般在空白时间阶段中对OLED进行外部补偿的检测，这样通过实施例三中的移位寄存器输出的扫描信号gout1_1和gout1_2分别对一行中的两条栅线输入信号G01和G02，以在一帧内的显示扫描阶段DP中控制该行中的OLED实现显示功能，在空白时间阶段BT中控制该行中的OLED实现外部补偿的检测功能。以及，通过扫描信号gout2_1和gout2_2分别对下一行中的两条栅线输入信号G01和G02，以满足OLED显示的需要。
实施例四、
本公开实施例四提供的移位寄存器与实施例三提供的移位寄存器相同的部分在此不再赘述，下面只说明不同的部分。
在具体实施时，扫描信号输出电路为两个，在本公开实施例中，如图12所示，分支控制电路20可以包括：第一晶体管M1和第二晶体管M2。其中，第一晶体管M1的栅极用于接收第一参考信号端VREF1的信号，第一晶体管 M1的第一极与第一节点PU耦接，第一晶体管M1的第二极与第一扫描信号输出电路对应的输出控制节点PO_1耦接。第二晶体管M2的栅极用于接收第一参考信号端VREF1的信号，第二晶体管M2的第一极均与第一节点PU耦接，第二晶体管M2的第二极与第二扫描信号输出电路对应的输出控制节点PO_2耦接。
在具体实施时，第一参考信号端在显示扫描阶段DP和空白时间阶段BT为高电平信号。并且，第一参考信号端的电压值与第一时钟信号端的电压值以及第二时钟信号端的电压值相同。这样在输入阶段T1中，在第一节点PU为高电平信号时，第一晶体管M1的栅极与其第一极的电压值相同，相当于形成二极管连接结构，第二晶体管M2的栅极与其第一极的电压值相同，相当于形成二极管连接结构。该阶段其余工作过程可以与实施例三中的输入阶段T1的工作过程基本相同，在此不作赘述。
在输出阶段T2中，由于输出控制信号PO_1～PO_1被进一步拉高，因此第一晶体管M1和第二晶体管M2的栅源电压较大，导致第一晶体管M1和第二晶体管M2截止，从而可以使进一步拉高的输出控制信号PO_1～PO_1的信号不会通过第一节点PU相互影响，进而提高电路稳定性。该阶段其余工作过程可以与实施例三中的输出阶段T2的工作过程基本相同，在此不作赘述。
在复位阶段T3中，第一晶体管M1和第二晶体管M2一直导通。该阶段其余工作过程可以与实施例三中的复位阶段T3的工作过程基本相同，在此不作赘述。
在检测输入阶段T4、检测输出阶段T5、检测复位阶段T6。第一晶体管M1和第二晶体管M2一直导通。这三个阶段其余工作过程可以与实施例三中的检测输入阶段T4、检测输出阶段T5、检测复位阶段T6的工作过程基本相同，在此不作赘述。
基于同一发明构思，本公开实施例还提供了一种本公开实施例提供的移位寄存器的驱动方法，通过该驱动方法驱动本公开实施例提供的移位寄存器，可以使移位寄存器输出多个不同的扫描信号。并且，该驱动方法的实施可以 参见前述移位寄存器的实施，重复之处在此不再赘述。
在具体实施时，在本公开实施例中，显示扫描阶段可以包括：输入阶段、输出阶段以及复位阶段。具体地，如图13所示，可以包括如下步骤：
S1301、在输入阶段，信号控制电路响应于输入信号端的信号，控制第一节点的信号和第二节点的信号；分支控制电路响应于第一节点的信号，控制与各扫描信号输出电路一一对应的输出控制节点的信号；级联信号输出电路响应于第一节点的信号输出级联信号；各扫描信号输出电路响应于对应的输出控制节点的信号，输出不同的扫描信号；
S1302、在输出阶段，分支控制电路响应于第一节点的信号，控制与各扫描信号输出电路一一对应的输出控制节点的信号；级联信号输出电路响应于第一节点的信号输出级联信号；各扫描信号输出电路响应于对应的输出控制节点的信号，输出不同的扫描信号；
S1303、在复位阶段，信号控制电路响应于复位信号，控制第一节点的信号和第二节点的信号；级联信号输出电路响应于第一节点的信号输出级联信号；各扫描信号输出电路响应于对应的输出控制节点的信号，输出不同的扫描信号。
在具体实施时，扫描信号输出电路为两个，两个扫描信号输出电路中的第一扫描信号输出电路包括：多个第一子扫描信号输出电路；第二扫描信号输出电路包括：多个第二子扫描信号输出电路。需要说明的是，该部分具体描述参考实施例一，在此不作赘述。
在本公开实施例中，在输入阶段和输出阶段，各第一子扫描信号输出电路响应于对应的输出控制节点的信号，将对应的第一时钟信号提供给对应的第一子扫描信号输出端；各第二子扫描信号输出电路响应于对应的输出控制节点的信号，将对应的第二时钟信号提供给对应的第二子扫描信号输出端；级联信号输出电路响应于第一节点的信号，将第三时钟信号提供给级联信号输出端；
在复位阶段，各第一子扫描信号输出电路响应于第二节点的信号，将第 二参考信号提供给对应的第一子扫描信号输出端；各第二子扫描信号输出电路响应于第二节点的信号，将第二参考信号提供给对应的第二子扫描信号输出端；级联信号输出电路响应于第二节点的信号，将第三参考信号提供给级联信号输出端。
在本公开实施例中，在显示扫描阶段，各第一时钟信号端的信号时序相同，各第二时钟信号端的信号时序相同，第一时钟信号端和第二时钟信号端的信号时序不同。
在本公开实施例中，第一时钟信号端、第二时钟信号端以及第三时钟信号端的信号周期相同；并且，在同一个周期中，第三时钟信号端的信号上升沿出现在第二时钟信号端的信号上升沿以前，第三时钟信号端的信号下降沿出现在第一时钟信号端的信号下降沿以后。例如，图5、图8以及图11所示，第三时钟信号端CLK3的信号上升沿与第一时钟信号端CLK1_n的信号上升沿对齐，第三时钟信号端CLK3的信号下降沿与第二时钟信号端CLK2_k的信号下降沿对齐。
进一步地，在具体实施时，移位寄存器还包括检测电路，这样可以将移位寄存器应用于OLED显示装置中。在本公开实施例中，驱动方法还可以包括：空白时间阶段；其中，空白时间阶段可以包括：检测输入阶段、检测输出阶段以及检测复位阶段。检测电路在这些阶段中的工作过程参见实施例三，在此不作赘述。
基于同一发明构思，本公开实施例还提供了一种栅极驱动电路，如图14a与图14b所示，包括级联的多个本公开实施例提供的移位寄存器：SR(n-2)、SR(n-1)、SR(n)、SR(n+1)、SR(n+2)；(共N个移位寄存器，1≤n≤N且n为整数)；
第一级移位寄存器的输入信号由帧起始信号端输入；
每相邻四级移位寄存器中，第四级移位寄存器SR(n+1)的输入信号INPUT由第一级移位寄存器SR(n-2)的级联信号CR输入；
每相邻五级移位寄存器中，第一级移位寄存器SR(n-2)的复位信号RE由 第五级移位寄存器SR(n+2)的级联信号CR输入。
需要说明的是，图14a是以移位寄存器的结构采用图4所示的结构为例进行说明。图14b是以移位寄存器的结构采用图9所示的结构为例进行说明。
在具体实施时，在移位寄存器的结构采用图4所示的结构时，第5y-4级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_1提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_1提供，第三时钟信号端CLK3由同一时钟信号线clk3_1提供。第5y-3级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_2提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_2提供，第三时钟信号端CLK3由同一时钟信号线clk3_2提供。第5y-2级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_3提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_3提供，第三时钟信号端CLK3由同一时钟信号线clk3_3提供。第5y-1级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_4提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_4提供，第三时钟信号端CLK3由同一时钟信号线clk3_4提供。第5y级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_5提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_5提供，第三时钟信号端CLK3由同一时钟信号线clk3_5提供。其中，k为正整数。
在具体实施时，在移位寄存器的结构采用图9所示的结构时，第5y-4级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_11提供，第一时钟信号端CLK1_2由同一时钟信号线clk1_21提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_11提供，第二时钟信号端CLK2_2由同一时钟信号线clk2_21提供，第三时钟信号端CLK3由同一时钟信号线clk3_1提供。第5y-3级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_12提供，第一时钟信号端CLK1_2由同一时钟信号线clk1_22提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_12提供，第二时钟信号端CLK2_2由同一时钟信号线clk2_22提供，第三时钟信号端CLK3由同一时钟信号线clk3_2提供。第5y-2级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线 clk1_13提供，第一时钟信号端CLK1_2由同一时钟信号线clk1_23提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_13提供，第二时钟信号端CLK2_2由同一时钟信号线clk2_23提供，第三时钟信号端CLK3由同一时钟信号线clk3_3提供。第5y-1级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_14提供，第一时钟信号端CLK1_2由同一时钟信号线clk1_24提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_14提供，第二时钟信号端CLK2_2由同一时钟信号线clk2_24提供，第三时钟信号端CLK3由同一时钟信号线clk3_4提供。第5y级移位寄存器的第一时钟信号端CLK1_1由同一时钟信号线clk1_15提供，第一时钟信号端CLK1_2由同一时钟信号线clk1_25提供，第二时钟信号端CLK2_1由同一时钟信号线clk2_15提供，第二时钟信号端CLK2_2由同一时钟信号线clk2_25提供，第三时钟信号端CLK3由同一时钟信号线clk3_5提供。其中，k为正整数。
在具体实施时，各级移位寄存器的第一检测控制信号均为同一信号，以在一帧时间内对各级移位寄存器进行控制。而每一级移位寄存器的第二检测控制信号不同，在一帧时间内，只有一级移位寄存器对应的第二检测控制信号端具有高电平脉冲信号，以使该级移位寄存器在空白时间阶段输出图11所示的扫描信号gout1_1、gout1_2、gout2_1、gout2_2。其余移位寄存器在空白时间阶段均输出低电平信号。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本公开上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本公开实施例还提供了一种阵列基板，包括本公开实施例提供的栅极驱动电路。该阵列基板解决问题的原理与前述栅极驱动电路相似，因此该阵列基板的实施可以参见前述栅极驱动电路的实施，重复之处在此不再赘述。
本公开实施例提供的上述阵列基板，包括上述栅极驱动电路，并通过该栅极驱动电路中各级移位寄存器为阵列基板上的各栅线提供扫描信号，其具体实施可参见上述移位寄存器的描述，相同之处不再赘述。
基于同一发明构思，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述阵列基板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解的，在此不做赘述，也不应作为对本公开的限制。该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
本公开实施例提供的移位寄存器及其驱动方法、栅极驱动电路、阵列基板及显示装置，通过信号控制电路响应于输入信号端和复位信号端的信号，以控制第一节点的信号和第二节点的信号。通过分支控制电路被配置为响应于第一节点的信号，控制与各扫描信号输出电路一一对应的输出控制节点的信号，可以将不同的输出控制节点分割开，从而在输出控制节点的信号变化时可以不会影响其他输出控制节点的信号。通过级联信号输出电路响应于第一节点和第二节点的信号，输出级联信号，为下一级移位寄存器提供输入信号。通过设置多个扫描信号输出电路，以通过各扫描信号输出电路响应于对应的输出控制节点的信号和第二节点的信号，输出不同的扫描信号。这样可以使每个移位寄存器输出多个扫描信号，以对应阵列基板中的不同栅线。与相关技术中的移位寄存器仅能输出一个扫描信号相比，可以使栅极驱动电路中移位寄存器的数量减少，降低栅极驱动电路的占用空间，实现超窄边框设计。并且，由于不同输出控制节点的信号相互无影响，从而还可以提高输出的扫描信号的波形的稳定性，避免扫描信号波形有差异。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (22)

  1. 一种移位寄存器，包括：
    信号控制电路，与输入信号端和复位信号端耦接；
    分支控制电路，与所述信号控制电路的第一输出端耦接；
    级联信号输出电路，与级联信号输出端和所述信号控制电路的第二输出端耦接；
    至少两个扫描信号输出电路，所述至少两个扫描信号输出电路中的一个扫描信号输出电路与所述信号控制电路的第二输出端、对应的至少一个扫描信号输出端以及所述分支控制电路对应的一个输出端耦接。
  2. 如权利要求1所述的移位寄存器，其中，所述级联信号输出电路与所述信号控制电路的第一输出端耦接。
  3. 如权利要求2所述的移位寄存器，其中，所述扫描信号输出电路为两个，包括第一扫描信号输出电路和第二扫描信号输出电路；
    所述第一扫描信号输出电路与所述分支控制电路的第一输出端耦接；所述第二扫描信号输出电路与所述分支控制电路的第二输出端耦接。
  4. 如权利要求3所述的移位寄存器，其中，所述分支控制电路包括：第一晶体管和第二晶体管；
    所述第一晶体管在有效电平的控制下连通所述信号控制电路的第一输出端与所述分支控制电路的第一输出端，所述第二晶体管在有效电平的控制下连通所述信号控制电路的第一输出端与所述分支控制电路的第二输出端。
  5. 如权利要求4所述的移位寄存器，其中，所述第一晶体管的栅极与其第一极均与所述信号控制电路的第一输出端耦接，所述第一晶体管的第二极为所述分支控制电路的第一输出端；
    所述第二晶体管的栅极与其第一极均与所述信号控制电路的第一输出端耦接，所述第二晶体管的第二极为所述分支控制电路的第二输出端。
  6. 如权利要求4所述的移位寄存器，其中，所述第一晶体管的栅极与第 一参考信号端耦接，所述第一晶体管的第一极与所述信号控制电路的第一输出端耦接，所述第一晶体管的第二极为所述分支控制电路的第一输出端；
    所述第二晶体管的栅极与所述第一参考信号端耦接，所述第二晶体管的第一极与所述信号控制电路的第一输出端耦接，所述第二晶体管的第二极为所述分支控制电路的第二输出端。
  7. 如权利要求3所述的移位寄存器，其中，所述第一扫描信号输出电路包括：至少1个第一子扫描信号输出电路；其中，一个所述第一子扫描信号输出电路分别与第二参考信号端、对应的一个第一时钟信号端和对应的一个第一子扫描信号输出端耦接。
  8. 如权利要求7所述的移位寄存器，其中，所述第一子扫描信号输出电路包括：第三晶体管、第四晶体管以及第一电容；
    所述第三晶体管的栅极与所述分支控制电路的第一输出端耦接，所述第三晶体管的第一极与所述第一时钟信号端耦接，所述第三晶体管的第二极与对应的所述第一子扫描信号输出端耦接；
    所述第四晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第四晶体管的第一极与所述第二参考信号端耦接，所述第四晶体管的第二极与对应的所述第一子扫描信号输出端耦接；
    所述第一电容耦接于所述第三晶体管的栅极与所述第一子扫描信号输出端之间。
  9. 如权利要求3所述的移位寄存器，其中，所述第二扫描信号输出电路包括：至少1个第二子扫描信号输出电路；其中，一个所述第二子扫描信号输出电路分别与第二参考信号端、对应一个第二时钟信号和对应的一个第二子扫描信号输出端耦接。
  10. 如权利要求9所述的移位寄存器，其中，所述第二子扫描信号输出电路包括：第五晶体管、第六晶体管以及第二电容；
    所述第五晶体管的栅极与所述分支控制电路的第二输出端耦接，所述第五晶体管的第一极与所述第二时钟信号端耦接，所述第五晶体管的第二极与 对应的所述第二子扫描信号输出端耦接；
    所述第六晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第六晶体管的第一极与所述第二参考信号端耦接，所述第六晶体管的第二极与对应的所述第二子扫描信号输出端耦接；
    所述第二电容耦接于所述第五晶体管的栅极与所述第二子扫描信号输出端之间。
  11. 如权利要求3所述的移位寄存器，其中，所述级联信号输出电路包括：第七晶体管、第八晶体管以及第三电容；
    所述第七晶体管的栅极与所述信号控制电路的第一输出端耦接，所述第七晶体管的第一极与第三时钟信号端耦接，所述第七晶体管的第二极与所述级联信号输出端耦接；
    所述第八晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第八晶体管的第一极与所述第三参考信号端耦接，所述第八晶体管的第二极与所述级联信号输出端耦接；
    所述第三电容耦接于所述第七晶体管的栅极与所述级联信号输出端之间。
  12. 如权利要求3所述的移位寄存器，其中，所述信号控制电路包括：输入电路、复位电路、节点控制电路；
    所述输入电路分别与所述输入信号端、第一参考信号端和所述信号控制电路的第一输出端耦接；
    所述复位电路分别与所述复位信号端、第三参考信号端以及所述分支控制电路的第一输出端和第二输出端耦接；
    所述节点控制电路分别与所述第三参考信号端、所述信号控制电路的第一输出端和第二输出端、所述分支控制电路的第一输出端和第二输出端耦接。
  13. 如权利要求12所述的移位寄存器，其中，所述输入电路包括：第九晶体管；其中，所述第九晶体管的栅极与所述输入信号端耦接，所述第九晶体管的第一极与所述第一参考信号耦接，所述第九晶体管的第二极与所述信号控制电路的第一输出端耦接；
    所述复位电路包括：第十晶体管与第十一晶体管；其中，所述第十晶体管的栅极与所述复位信号端耦接，所述第十晶体管的第一极与所述第三参考信号端耦接，所述第十晶体管的第二极与所述分支控制电路的第一输出端耦接；所述第十一晶体管的栅极与所述复位信号端耦接，所述第十一晶体管的第一极与所述第三参考信号端耦接，所述第十一晶体管的第二极与所述分支控制电路的第二输出端耦接；
    所述节点控制电路包括：第十二晶体管、第十三晶体管以及反相器；其中，所述第十二晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第十二晶体管的第一极与所述第三参考信号端耦接，所述第十二晶体管的第二极与所述分支控制电路的第一输出端耦接；所述第十三晶体管的栅极与所述信号控制电路的第二输出端耦接，所述第十三晶体管的第一极与所述第三参考信号端耦接，所述第十三晶体管的第二极与所述分支控制电路的第二输出端耦接；所述反相器的输入端与所述信号控制电路的第一输出端耦接，所述反相器的输出端与所述信号控制电路的第二输出端耦接。
  14. 如权利要求13所述的移位寄存器，其中，所述复位电路还包括：第十四晶体管；其中，所述第十晶体管的第一极与所述第十一晶体管的第一极分别通过所述第十四晶体管与所述第三参考信号端耦接；所述第十四晶体管的栅极与所述复位信号端耦接；
    所述节点控制电路还包括：第十五晶体管；其中，所述第十二晶体管的第一极和所述第十三晶体管的第一极分别通过所述第十五晶体管与所述第三参考信号端耦接；所述第十五晶体管的栅极与所述信号控制电路的第二输出端耦接。
  15. 如权利要求1-13任一项所述的移位寄存器，其中，所述移位寄存器还包括：检测电路；所述检测电路包括：第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管以及第四电容；
    所述第十六晶体管的栅极与第一检测控制信号端耦接，所述第十六晶体管的第一极与所述输入信号端耦接，所述第十六晶体管的第二极与所述第十 八晶体管的第一极耦接；
    所述第十七晶体管的栅极与所述第一检测控制信号端耦接，所述第十七晶体管的第一极与所述第十九晶体管的栅极耦接，所述第十七晶体管的第二极与所述第十八晶体管的第一极耦接；
    所述第十八晶体管的栅极与所述第十九晶体管的栅极耦接，所述第十八晶体管的第二极与第四参考信号端耦接；
    所述第十九晶体管的第一极与所述第四参考信号端耦接，所述第十九晶体管的第二极与所述第二十晶体管的第一极耦接；
    所述第二十晶体管的栅极与第二检测控制信号端耦接，所述第二十晶体管的第二极与所述信号控制电路的第一输出端耦接；
    所述第四电容耦接于所述第十九晶体管的第一极与第十九晶体管的栅极之间。
  16. 一种栅极驱动电路，其中，包括级联的多个如权利要求1-15任一项所述的移位寄存器；
    第一级移位寄存器的输入信号端与帧起始信号端耦接；
    每相邻四级移位寄存器中，第四级移位寄存器的输入信号端与第一级移位寄存器的级联信号输入端耦接；
    每相邻五级移位寄存器中，第一级移位寄存器的复位信号端与第五级移位寄存器的级联信号输入端耦接。
  17. 一种阵列基板，其中，包括如权利要求16所述的栅极驱动电路。
  18. 一种显示装置，其中，包括如权利要求17所述的阵列基板。
  19. 一种如权利要求1-15任一项所述的移位寄存器的驱动方法，其中，包括：显示扫描阶段；其中，所述显示扫描阶段包括：输入阶段、输出阶段以及复位阶段；
    在所述输入阶段，所述信号控制电路响应于所述输入信号端的信号，控制所述信号控制电路的第一输出端的信号和所述信号控制电路的第二输出端的信号；所述分支控制电路响应于所述信号控制电路的第一输出端的信号， 控制与所述分支控制电路的各输出端的输出信号；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，控制所述级联信号输出端输出级联信号；各所述扫描信号输出电路响应于所述分支控制电路对应的一个输出端的信号，控制对应的至少一个扫描信号输出端输出不同的扫描信号；
    在所述输出阶段，所述分支控制电路响应于所述信号控制电路的第一输出端的信号，控制所述分支控制电路的各输出端的输出信号；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，控制所述级联信号输出端输出级联信号；各所述扫描信号输出电路响应于所述分支控制电路对应的一个输出端的信号，控制对应的至少一个扫描信号输出端输出不同的扫描信号；
    在所述复位阶段，所述信号控制电路响应于所述复位信号端的信号，控制所述信号控制电路的第一输出端和第二输出端的信号；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，控制所述级联信号输出端输出级联信号；各所述扫描信号输出电路响应于所述分支控制电路对应的一个输出端，控制对应的至少一个扫描信号输出端输出不同的扫描信号。
  20. 如权利要求19所述的驱动方法，其中，所述扫描信号输出电路为两个，包括第一扫描信号输出电路和第二扫描信号输出电路；所述第一扫描信号输出电路包括：多个第一子扫描信号输出电路；所述第二扫描信号输出电路包括：多个第二子扫描信号输出电路；
    在所述输入阶段和所述输出阶段，各所述第一子扫描信号输出电路响应于所述分支控制电路的第一输出端的信号，将对应的所述第一时钟信号端的信号提供给对应的第一子扫描信号输出端；各所述第二子扫描信号输出电路响应于所述分支控制电路的第二输出端的信号，将对应的所述第二时钟信号端的信号提供给对应的第二子扫描信号输出端；所述级联信号输出电路响应于所述信号控制电路的第一输出端的信号，将第三时钟信号端的信号提供给所述级联信号输出端；
    在所述复位阶段，各所述第一子扫描信号输出电路响应于所述信号控制 电路的第二输出端的信号，将第二参考信号端的信号提供给对应的第一子扫描信号输出端；各所述第二子扫描信号输出电路响应于所述信号控制电路的第二输出端的信号，将所述第二参考信号端的信号提供给对应的第二子扫描信号输出端；所述级联信号输出电路响应于所述信号控制电路的第二输出端的信号，将第三参考信号端的信号提供给所述级联信号输出端。
  21. 如权利要求20所述的驱动方法，其中，在所述显示扫描阶段，各所述第一时钟信号端的信号时序相同，各所述第二时钟信号端的信号时序相同，所述第一时钟信号端和所述第二时钟信号端的信号时序不同。
  22. 如权利要求21所述的驱动方法，其中，所述第一时钟信号端、所述第二时钟信号端以及所述第三时钟信号端的信号周期相同；
    在同一个信号周期中，所述第三时钟信号端的信号上升沿出现在所述第二时钟信号端的信号上升沿之前，所述第三时钟信号端的信号下降沿出现在所述第一时钟信号端的信号下降沿之后。
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