JP5963551B2 - アクティブマトリクスパネル、検出装置、及び、検出システム - Google Patents
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Description
駆動回路は、1本から数本ずつのゲート線に順次、ゲート線に接続された画素TFTを導通させる電圧(導通電圧)を印加する。一度に駆動するゲート線の本数を1本ずつとすれば通常(高解像度)モードとなり、複数本ずつとすれば、複数画素の光信号電荷が加算される画素加算(高感度)モードとなる。特に、放射線検出装置においては、患者の被ばく線量を抑えながら最適な画像を得るために、これらのモードを切り替え可能とすることが望ましい。
読み出し動作中であっても、大部分のゲート線には導通電圧が印加されていない。これらのゲート線がフローティング状態となると、信号線との容量結合や外部電磁場などによってゲート線の電圧が変動し、読み出し画質が低下する。特に、放射線検出装置においては、表示装置と比べてゲート線の本数が3倍程度と多い一方、画素の電荷量を高分解能で測定するため、導通電圧が印加されない期間(非選択期間)のゲート線電圧を安定化させることが特に重要である。
図1は、本発明の第1の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図である。検出装置100は、図1に示すように、画素110が絶縁性基板101の上に行列状に複数配置された画素アレイを含む。本実施形態ではM行N列の画素アレイであり、Mは偶数とする。画素110は、放射線又は光を電荷に変換する変換素子111と、変換された電荷に応じた電気信号を出力するスイッチ素子(トランジスタ)112とを含む。変換素子111の第1電極には、スイッチ素子112のソース及びドレインの一方が電気的に接続され、変換素子111の第2電極には、電極配線180が電気的に接続される。スイッチ素子112のソース及びドレインの他方には、信号線170が電気的に接続される。信号線170は、列方向に複数(N本)配置され、各々が列毎に、列方向に配列された複数のスイッチ素子112のソース及びドレインの他方に共通に接続され、接続用端子S1〜Snを介して外部の読出回路部130に接続される。複数のスイッチ素子112の制御電極(ゲート電極)には、ゲート線160が電気的に接続される。ゲート線160は、行方向に複数(M本)配置され、各々が行毎に、行方向に配列された複数のスイッチ素子112のゲートに共通に接続され、また、絶縁性基板101の上に設けられた駆動回路120に接続される。駆動回路120は、ゲート線160に導通電圧及び非導通電圧を供給する。
βR9 =(W9/L9)/(W8/L8)
図2(a)、(b)、図3を参照して、シフトレジスタ190の動作を説明する。シフトレジスタ単位回路A(1)の信号入力端子SETにはスタート信号ΦSTが、信号入力端子VCLKにはクロック信号ΦVCL1が、信号入力端子RESETにはシフトレジスタ単位回路A(2)の出力信号VSOUT(2)が、それぞれ入力されている。また、シフトレジスタ単位回路A(2)の信号入力端子SETにはシフトレジスタ単位回路A(1)の出力信号VSOUT(1)が、信号入力端子VCLKにはクロック信号ΦVCL2が、それぞれ入力されている。また、信号入力端子RESETにはシフトレジスタ単位回路A(3)の出力信号VSOUT(3)が入力されている。
図2(a)、(c)、図4、図5、図6を参照して、デマルチプレクサ195の動作を説明する。図4は、駆動回路120の先頭部分の詳細を示す回路図である。同図には、シフトレジスタ単位回路A(1)及びデマルチプレクサ単位回路B(1),B(2)が含まれる。デマルチプレクサ単位回路B(1)及びB(2)の信号出力端子DOUTにおける出力電圧を、1行目及び2行目のゲート線への出力電圧Vg(1),Vg(2)とする。デマルチプレクサ195は、通常モード、画素加算モード及びインターレースモードのいずれかのモードで動作させることができる。
図5は、通常モードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。クロック信号ΦGCL1及びΦGCL2は、それぞれ位相が互いに180度異なる。デマルチプレクサ単位回路B(1)及びB(2)の点q、rにおける電圧Vq(1),Vq(2),Vr(1),Vr(2)の時間変化も併記する。以下、順を追って動作を説明する。
VSOUT(1)=Vq(1)=Vq(2)=VSSであり、薄膜トランジスタT6及びT6’は非導通状態である。Vr(1)=Vr(2)=VH、Vg(1)=Vg(2)=VSSである。薄膜トランジスタT7及びT7’は、ともに導通状態である。
VSOUT(1)=VDDとなると、電圧Vq(1)及びVq(2)は、VDD−VTHまで充電される。その結果、後述の時刻t26まで薄膜トランジスタT6及びT6’が導通状態となる。ΦGCL1=ΦGCL2=VSS、Vr(1)=Vr(2)=VH、薄膜トランジスタT7及びT7’は導通状態、Vg(1)=Vg(2)=VSSである。すなわち、第1トランジスタT6及びT6’は、第2トランジスタT7及びT7’が導通状態である時に、非導通状態から導通状態に変化する。
ゲート線には、金属材料の抵抗や、画素領域におけるゲート線と信号線との交差部容量や、画素領域に至るまでの各種配線との交差部容量などを成分とする寄生抵抗Rpara及び寄生容量Cparaを有する。そのため、ゲート線の充放電にはτ=Rpara×Cpara(秒)程度の遅延が発生する。時刻t22にクロック信号ΦGCL1が立ち上がった瞬間、電圧Vg(1)はすぐに変化せず、Vg(1)=VSSであり、Vq(1)=VDD−VTH、Vr(1)=VHである。薄膜トランジスタT7は導通状態である。
時刻t22からτ程度の時間が経過すると、薄膜トランジスタT6のゲート電極とソース電極が容量素子C2を介して結合しているため、電圧Vq(1)は2VDD−VSS−VTHまで上昇し、電圧Vg(1)は一定値(=VDD)となる。このとき、電圧Vr(1)は、薄膜トランジスタT8及びT9のチャネル抵抗比によって定まる値(=VL)となり、薄膜トランジスタT7は非導通状態となる。以上のように、ゲート線160の電圧Vg(1)が導通電圧VDDに変動した後に、第4トランジスタT9が導通し、電圧Vr(1)が電圧VLになり、第2トランジスタT7が非導通状態になる。また、ゲート線160の電圧が導通電圧VDDに変動した後に、第2トランジスタT7の制御電極の電圧Vr(1)が第2トランジスタT7の閾値電圧VTH以下の電圧VLになる。
時刻t24にΦGCL1=VSSとなった瞬間も、時刻t22と同様、電圧Vg(1)はすぐに変化せず、Vg(1)=VDDであり、Vq(1)=2VDD−VSS−VTH、Vr(1)=VLである。薄膜トランジスタT7は非導通状態である。
時刻t24からτ程度の時間が経過すると、電圧Vq(1)はVDD−VTHまで低下する。Vg(1)=VSS、Vr(1)=VHとなり、薄膜トランジスタT7は導通状態となる。以後、時刻t26まで、ΦGCL1=VSS、Vg(1)=VSSの状態が持続する。
デマルチプレクサ単位回路B(2)も、上記と同様に動作する。すなわち、電圧Vq(2)、Vr(2),Vg(2),及び薄膜トランジスタT7’の導通/非導通状態も、それぞれ上記と同様に、クロック信号ΦGCL2の遷移に合わせて変化する。
VSOUT(1)=VSSとなり、薄膜トランジスタT6及びT6’は非導通状態となる。薄膜トランジスタT7及びT7’はともに導通状態であり、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHである。
VSOUT(1)が再びVDDとならない限り、薄膜トランジスタT6及びT6’は非導通状態を維持する。また、薄膜トランジスタT7及びT7’はともに導通状態を維持し、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHの状態が安定に保持される。すなわち、1行目及び2行目のゲート線は、クロック信号ΦGCL1及びΦGCL2の状態によらず、導通状態の薄膜トランジスタT7及びT7’によって第2電圧VSSに結ばれ、フローティング状態とならない。
図6は、画素加算モードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。画素加算モードと通常モードとの違いは、クロック信号ΦGCL1及びΦGCL2が同位相であることである。これにより、奇数行目と偶数行目のゲート線電位を同時に駆動することができる。その結果、駆動回路120で選択した2行分の画素110における信号電荷の合計を、読出回路部130で読み出すことができる。
図7は、インターレースモードにおけるデマルチプレクサ単位回路B(1)及びB(2)の動作を示すタイミングチャートである。インターレースモードと通常モードとの違いは、奇数フレームではクロック信号ΦGCL1のみに第1電圧VDDのパルスを供給し、偶数フレームではクロック信号ΦGCL2のみに第1電圧VDDのパルスを供給することである。特許文献1もこのようなモードでの駆動を開示している。しかし、特許文献1では、奇数行及び偶数行とも共通のシフトレジスタ単位回路に接続されているため、奇数フレームにおいては、信号読み出しを行わない偶数行目のゲート線に接続される薄膜トランジスタT7’も非導通状態となってしまう。本実施形態では、奇数フレームにおける薄膜トランジスタT7’(偶数フレームにおける薄膜トランジスタT7)は常に導通状態である。その結果、本実施形態では、高い画質が得られる。特に、1つのシフトレジスタ単位回路191に3つ以上のデマルチプレクサ単位回路196を接続する場合、本実施形態によって顕著な画質向上が期待できる。
時刻t23における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、同時刻における出力電圧Vg(n)における電圧誤差が1%以下、すなわち、
Δ=(VDD―Vg(n))/(VDD―VSS)≦0.01
でなければならない。そのためには、同時刻において、薄膜トランジスタT6のチャネル抵抗に対し薄膜トランジスタT7のチャネル抵抗が100倍以上でなければならない。すなわち、ゲート線160の電圧が導通電圧VDDに変動した後に、第1トランジスタT6のチャネル抵抗に対する第2トランジスタT7のチャネル抵抗比が100倍以上でなければならない。
時刻t23において、インバータの出力電圧VLが薄膜トランジスタT7の閾値電圧(=VTH)以下であれば、薄膜トランジスタT7は(イ)の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタT7のゲート及びソース間電圧を実測すればよい。あるいは、駆動回路120のSPICEシミュレーションを実施し、薄膜トランジスタT7のゲート及びソース間電圧を求めればよい。また、閾値電圧VTHを求めるには、駆動回路120を構成する薄膜トランジスタと同等の薄膜トランジスタにおいて、伝達特性(Ids−Vgs特性)を実施すればよい。具体的手順としては、薄膜トランジスタのドレイン及びソース間電圧VdsをVDD−VSS程度(+12Vなど)と設定し、ゲート及びソース間電圧Vgsを掃引し、飽和領域におけるドレイン及びソース間電流Idsを測定する。√(Ids)−Vgsをプロットの直線部分をx軸に外挿した点がVTHである。あるいは、薄膜トランジスタT8及びT9のW/Lが下式の関係を満たすように選ばれていれば、この条件が満たされていると考えることができる。グラジュアルチャネル近似により電圧VLを見積もると、次式の関係を満たすようにβR9を選ぶことにより、VL≦VTHになると見積もることができる。
図8は本発明の第2の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図であり、図9(a)は駆動回路120におけるシフトレジスタ190及びデマルチプレクサ195の構成例を示す図である。第2の実施形態と第1の実施形態(図1及び図2(a))との違いは、第1電圧VDD,第2電圧VSSと同様の手段により、駆動回路120への第3電圧VGGの供給が追加されていることである。なお、VGG<VDD−VTHとしておく。また、本実施形態のシフトレジスタ単位回路A(n)の内部構成は、第1の実施形態(図2(b))と同一である。
VSOUT(1)=Vq(1)=Vq(2)=VSSであり、薄膜トランジスタT6及びT6’は非導通状態である。Vr(1)=Vr(2)=VH、Vg(1)=Vg(2)=VSSである。薄膜トランジスタT7及びT7’はともに導通状態である。
VSOUT(1)=VDDとなると、電圧Vq(1)及びVq(2)はVDD−VTHまで充電される。その結果、後述の時刻t36まで、薄膜トランジスタT6及びT6’が導通状態となる。また、本実施形態は、第1の実施形態と異なり、薄膜トランジスタT10及びT10’が導通するため、電圧Vr(1)及びVr(2)は、薄膜トランジスタT8及びT10(T8’及びT10’)のチャネル抵抗比によって定まる電圧VH2となる。ここに、VH2は次式によって見積もることができる。
時刻t32にクロック信号ΦGCL1が立ち上がった瞬間、電圧Vg(1)はすぐに変化せず、Vg(1)=VSSであり、Vq(1)=VDD−VTH、Vr(1)=VH2である。薄膜トランジスタT7は、弱い導通状態を維持する。
時刻t32からτ程度の時間が経過すると、電圧Vq(1)は2VDD−VSS−VTHまで上昇し、電圧Vg(1)は一定値(=VDD)となる。このとき、電圧Vr(1)は、薄膜トランジスタT8,T9,T10のチャネル抵抗比によって定まる値(=VL2)となり、薄膜トランジスタT7は非導通状態となる。
時刻t34にΦGCL1=VSSとなった瞬間も、時刻t32と同様、電圧Vg(1)はすぐに変化せず、Vg(1)=VDDであり、Vq(1)=2VDD−VSS−VTH、Vr(1)=VL2である。薄膜トランジスタT7は、非導通状態である。
時刻t34からτ程度の時間が経過すると、電圧Vq(1)はVDD−VTHまで低下する。Vg(1)=VSS、Vr(1)=VH2となり、薄膜トランジスタT7は、時刻t31と同様の弱い導通状態となる。以後、時刻t36まで、ΦGCL1=VSS、Vg(1)=VSSの状態が持続する。
デマルチプレクサ単位回路B(2)も、上記と同様に動作する。すなわち、電圧Vq(2),Vr(2),Vg(2)及び薄膜トランジスタT7’の導通/非導通状態も、それぞれ上記と同様に、クロック信号ΦGCL2の遷移に合わせて変化する。
VSOUT(1)=VSSとなり、薄膜トランジスタT6及びT6’は、非導通状態となる。薄膜トランジスタT7及びT7’は、ともに導通状態であり、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHである。
VSOUT(1)が再びVDDとならない限り、薄膜トランジスタT6及びT6’は、非導通状態を維持する。また、薄膜トランジスタT7及びT7’は、ともに導通状態を維持し、Vg(1)=Vg(2)=VSS、Vr(1)=Vr(2)=VHの状態が安定に保持される。すなわち、1行目及び2行目のゲート線は、クロック信号ΦGCL1及びΦGCL2の状態によらず、導通状態の薄膜トランジスタT7及びT7’によって第2電圧VSSに結ばれ、フローティング状態とならない。
時刻t33における薄膜トランジスタT7が実質的に非導通状態とみなせるためには、本実施形態は、第1の実施形態と同様に、同時刻において薄膜トランジスタT6のチャネル抵抗に対し薄膜トランジスタT7のチャネル抵抗が100倍以上でなければならない。この条件が満たされているかどうかを検証するには、同時刻における電圧Vg(n)を実測するか、SPICEシミュレーションを実施し、電圧Vg(n)を求めればよい。あるいは、時刻t33における次式の電圧Vr(n)の見積もり値が第1の実施形態で定義したVLL以下であれば、薄膜トランジスタT6のチャネル抵抗に対して薄膜トランジスタT7のチャネル抵抗が100倍以上であると考えることができる。
時刻t33において、インバータの出力電圧VLが薄膜トランジスタT7の閾値電圧(=VTH)以下となるようにすることができれば、薄膜トランジスタT7は(ハ)の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタT7のゲート及びソース間電圧を実測するか、SPICEシミュレーションを実施し、薄膜トランジスタT7のゲート及びソース間電圧を求めればよい。あるいは、(ハ)に示した電圧Vr(n)の見積もり値を用いて、Vr(n)≦VTHであれば、この条件が満たされていると考えることができる。実施形態2−2、2−3においては、上式の関係が満たされている。
図12(a)及び(b)は、本発明の第3の実施形態によるアクティブマトリクスパネルを用いた放射線検出装置の画素の構成例である。図12(a)は平面図であり、図12(b)は図12(a)のA−A’での断面図である。本実施形態では、スイッチ素子112にトップゲート型でダブルゲート型の多結晶シリコン薄膜トランジスタを用いている。スイッチ素子112は、絶縁性基板101の上に、真性半導体領域301と第1導電型の不純物半導体領域302とを含む多結晶シリコン層と、第1絶縁層303と、第1導電層304と、が絶縁性基板101側から順に積層された構成である。真性半導体領域301は薄膜トランジスタのチャネルとして、不純物半導体領域302はソース又はドレインとして、第1絶縁層303はゲート絶縁層として、第1導電層304はゲート又はゲート線160として、それぞれ機能する。スイッチ素子112は第2絶縁層305によって覆われる。この第2絶縁層305は、スイッチ素子112のパッシベーション層として機能する。第2絶縁層305上に設けられた第2導電層306は、第2絶縁層305及び第1絶縁層303に設けられたコンタクトホールにおいて不純物半導体領域302と接続される。ソース及びドレインの一方である不純物半導体領域302と接続された第2導電層306は、変換素子110との接続端子として機能し、ソース及びドレインの他方である不純物半導体領域302と接続された第2導電層306は、信号線170として機能する。第2導電層306は、第3絶縁層307によって覆われる。この第3絶縁層307は、スイッチ素子112及び信号線170のパッシベーション層として機能する。第3絶縁層307は、第4絶縁層308によって覆われる。この第4絶縁層308は、有機絶縁材料からなり、大きな膜厚で準備することにより、平坦化層として機能する。第4絶縁層309の上には、変換素子111が設けられる。複数の変換素子111は、複数のスイッチ素子112に対応し、放射線を電荷に変換する。本実施形態では、変換素子111として、放射線を光に変換するシンチレータ317と、その光を電荷に変換する光電変換素子と、を含むものを用いている。光電変換素子は、第3導電層310と、第1導電型の不純物半導体層311と、真性半導体層312と、第2導電型の不純物半導体層313と、第4導電層314と、が絶縁性基板101側から順に積層された構成である。第3導電層310は、変換素子111の第1電極として機能し、第3絶縁層307及び第4絶縁層308に設けられたコンタクトホール309において第2導電層306と接続される。第1導電型の不純物半導体層311と真性半導体層312と第2導電型の不純物半導体層313には、非晶質シリコンが用いられる。第4導電層314は、変換素子111の第2電極として機能し、電極配線180として機能する第5導電層315と接続される。光電変換素子及び電極配線180は、第5絶縁層316によって覆われ、第5絶縁層316の上にシンチレータ317が配置される。
Claims (11)
- 複数のトランジスタの制御電極に接続されたゲート線と、
前記ゲート線に導通電圧及び非導通電圧を供給する駆動回路とを有し、
前記駆動回路は、
相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタと、
前記複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサとを有し、
前記デマルチプレクサ単位回路は、
前記ゲート線に前記導通電圧を供給するための第1トランジスタと、
前記ゲート線に前記非導通電圧を供給するための第2トランジスタとを有し、
前記第1トランジスタは、前記第2トランジスタが導通状態である時に、非導通状態から導通状態に変化することを特徴とするアクティブマトリクスパネル。 - 前記デマルチプレクサ単位回路は、前記第2トランジスタが導通状態であるときに前記第1トランジスタを非導通状態から導通状態に変化させ、且つ、前記ゲート線の電圧が前記導通電圧に変動した後に前記第2トランジスタを非導通状態にする手段を有することを特徴とする請求項1記載のアクティブマトリクスパネル。
- 前記デマルチプレクサ単位回路は、前記第1トランジスタ、前記第2トランジスタ及び前記ゲート線の相互接続ノードの電位を入力信号とし、前記入力信号を反転した信号を前記第2トランジスタの制御電極に出力するインバータを有し、
前記インバータは、
前記第2トランジスタの制御電極に第1電圧を供給する第3トランジスタと、
前記第2トランジスタの制御電極に第2電圧を供給する第4トランジスタとを有することを特徴とする請求項1又は2記載のアクティブマトリクスパネル。 - 前記ゲート線の電圧が前記導通電圧に変動した後に、前記第1トランジスタのチャネル抵抗に対する前記第2トランジスタのチャネル抵抗比が100倍以上になることを特徴とする請求項1〜3のいずれか1項に記載のアクティブマトリクスパネル。
- 前記第1電圧をVDD、
前記第2電圧をVSS、
前記第1トランジスタのチャネル抵抗に対し前記第2トランジスタのチャネル抵抗が100倍となるときの前記第2トランジスタのゲート及びソース間電圧をV LL 、
前記第1トランジスタのチャネル幅及びチャネル長をW6及びL6、
前記第2トランジスタのチャネル幅及びチャネル長をW7及びL7、
前記第3トランジスタのチャネル幅及びチャネル長をW8及びL8、
前記第4トランジスタのチャネル幅及びチャネル長をW9及びL9、
前記第1〜第4トランジスタの閾値電圧の平均値をVTHとすると、
次式の関係を満たすことを特徴とする請求項3記載のアクティブマトリクスパネル。
- 前記ゲート線の電圧が導通電圧に変動した後に、前記第2トランジスタの制御電極の電圧が前記第2トランジスタの閾値電圧以下になることを特徴とする請求項1〜5のいずれか1項に記載のアクティブマトリクスパネル。
- 請求項1〜9のいずれか1項に記載のアクティブマトリクスパネルと、
前記複数のトランジスタに対応し、放射線を電荷に変換する複数の変換素子と
を有することを特徴とする検出装置。 - 請求項10記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と
を有することを特徴とする検出システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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