TWI422156B - 具低功率損耗之移位暫存器 - Google Patents

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TWI422156B
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Description

具低功率損耗之移位暫存器
本發明是有關於一種移位暫存器,特別是有關一種具有相互串接之複數級的移位暫存器。每一級皆使用薄膜電晶體,其係以一直流(DC)電壓訊號來予以驅動,進而降低動態功率損耗並且改善移位暫存器於操作中的可靠度。
一液晶顯示器(LCD)包含一液晶顯示器面板以及像素單元,其中液晶顯示器面板係由液晶單元所形成,而每一像素單元與其所對應之液晶單元具有相關聯。像素單元依序配置以形成一矩陣,其於列方向上具有閘極線,並且於行方向上具有資料線線。LCD面板係由一驅動電路來予以驅動,然而,驅動電路包含一閘極驅動器與一資料驅動器。閘極驅動器產生複數個閘極訊號(掃描訊號),且依序施加於閘極線上,進而有次序地一列一列的啟動像素單元。資料驅動器產生複數個源極訊號(資料訊號),例如:連續的取樣影像訊號,依序施加於資料線上,並且會同施加於閘極線上的閘極訊號,來校準液晶顯示器面板上的液晶單元,以控制其光線穿透率,從而顯示影像於LCD上。
於此驅動電路中,一移位暫存器係使用於閘極驅動器中,以產生複數個閘極訊號而依序驅動閘極線。然而,為了降低成本,其相關技術研發推展無不致力於,將移位暫存器以及閘極驅動器整合於液晶顯示器面板中。舉例來 說,其中之一方法係以將移位暫存器與閘極驅動器,製造形成於液晶顯示器面板之玻璃基材上,換句話說,即為閘極陣列(gate on array;GOA)之配置,並且使用非晶矽(a-Si)薄膜電晶體電晶體(TFTs)。
為了有效地驅動液晶顯示器面板上的閘極線,非晶矽薄膜電晶體(a-Si TFTs)通常係設計以具有大尺寸(通道寬度),其中乃因非晶矽材料之載體移動率相當低。然而,當非晶矽薄膜電晶體之尺寸愈大時,非晶矽薄膜電晶體之寄生電容值極亦愈高,而這將導致液晶顯示器面板上之資料線的功率損耗大幅度地上升。
因此,迄今為止,熟悉此技藝者無不窮其努力尋找解決之道,以改善上述之問題癥結。
本發明之一態樣是有關於一種移位暫存器。在一實施例中,移位暫存器包含複數級,{Sn },n=1,2,...,N,N為一正整數。每一級包含一第一輸出端,用以輸出一閘極訊號、一第二輸出端,用以輸出一級載訊號、一上拉電路,電性耦接於一節點與第二輸出端之間、一上拉控制電路,電性耦接至節點、一下拉電路,電性耦接於節點與第一輸出端之間、一下拉控制電路,電性耦接於節點與下拉電路之間、以及一控制電路,電性耦接於節點與第一輸出端之間。控制電路包含一電晶體,其具有一閘極,電性耦接至節點、一源極,用以接收一直流電壓訊號、以及一汲極, 電性耦接至第一輸出端。Sn 級之上拉控制電路更是電性耦接至節點與Sn-1 級之第二輸出端,並且其中Sn 級之下拉電路更是電性耦接至Sn+1 級之第二輸出端。
在一實施例中,上拉電路包含一電晶體,其具有一閘極,電性耦接至節點、一源極,用以接收複數個控制訊號其中之一,{HCj},j=1,2,...,M,M為一正整數、以及一汲極,電性耦接至第二輸出端。上拉電路可更包含一電容,電性耦接於電晶體之閘極與汲極之間。
在一實施例中,上拉控制電路包含一第一電晶體以及一第二電晶體。第一電晶體具有一閘極電性耦接至Sn-1 級之第二輸出端,用以從中接收級載訊號,汲極則電性耦接至輸入節點。第二電晶體具有一閘極,電性耦接至Sn-1 級之節點、一源極,用以接收複數個控制訊號{HCj}其中之一、以及一汲極,電性耦接至第一電晶體之閘極。
在一實施例中,下拉控制電路包含一第一下拉控制電路以及一第二下拉控制電路。每一第一下拉控制電路與第二下拉控制電路,皆具有一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第一電晶體具有一閘極,用以接收一第一時序訊號或一第二時序訊號、一源極,電性耦接至閘極、以及一汲極。第二電晶體具有一閘極,電性耦接至節點、一源極電性耦接至第一電晶體之汲極、以及一汲極,用以接收一供應電壓。第三電晶體具有一閘極,電性耦接至第一電晶體之汲極、一源極,電性耦接至第一電晶體之源極、以及一汲極,電性耦接至一節點。第四電晶體具有一閘極,電性耦接至節點、一源極,電性耦 接至第三電晶體之汲極、以及一汲極,用以接收一供應電壓。
在一實施例中,下拉電路包含一第一下拉電路以及一第二下拉電路。第一下拉電路包含一第一電晶體以及一第二電晶體。第一電晶體具有一閘極,電性耦接至第一下拉控制電路之節點、一源極,電性耦接至節點、以及一汲極,電性耦接至第一輸出端。第二電晶體具有一閘極,電性耦接至第一下拉控制電路之節點、一源極,電性耦接至第一輸出端、以及一汲極,用以接收供應電壓。第二下拉電路包含一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第一電晶體具有一閘極,電性耦接至第二下拉控制電路之節點、一源極,電性耦接至節點、以及一汲極,電性耦接至第一輸出端。第二電晶體具有一閘極,電性耦接至第二下拉控制電路之節點、一源極,電性耦接至第一輸出端、以及一汲極,用以接收供應電壓。第三電晶體具有一閘極,電性耦接至Sn+1 級之第二輸出端、一源極,電性耦接至節點、以及一汲極,用以接收供應電壓。第四電晶體具有一閘極,電性耦接至Sn+1 級之第二輸出端、一源極,電性耦接至第一輸出端、以及一汲極,用以接收供應電壓。
本發明之另一態樣是有關於一種液晶顯示器(LCD),其包含一液晶面板、複數個掃描線以及一閘極驅動器。液晶面板具有複數個像素,依序配置以形成一矩陣。掃描線則是沿著一列方向依序配置,其中每兩相鄰掃描線界定出一像素列。一閘極驅動器用以產生複數個閘極訊號,來驅動 像素。閘極驅動器包含一移位暫存器,其具有相互串接之複數級{Sn },n=1,2,...,N,N為一正整數。
每一級包含一第一輸出端、一上拉電路、一上拉控制電路、一下拉電路以及一控制電路。第一輸出端電性耦接所對應之閘極線,進而輸出一閘極訊號。第二輸出端用以輸出一級載訊號。上拉電路電性耦接於一節點與第二輸出端之間。上拉控制電路電性耦接至節點。下拉電路電性耦接於節點與第一輸出端之間。下拉控制電路電性耦接於節點與下拉電路之間。控制電路電性耦接於節點與第一輸出端之間。控制電路包含一電晶體,其具有一閘極,電性耦接至節點、一源極,用以接收一DC電壓訊號、以及一汲極,電性耦接至第一輸出端。Sn 級之上拉控制電路更是電性耦接至節點以及Sn-1 級之第二輸出端,並且其中Sn 級之下拉電路更是電性耦接至Sn+1 級之第二輸出端。
在一實施例中,上拉電路包含一電晶體,其具有一閘極,電性耦接至節點、一源極,用以接收複數個控制訊號其中之一,{HCj},j=1,2,...,M,M為一正整數、以及一汲極,電性耦接至第二輸出端。上拉電路可更包含一電容,其電性耦接於電晶體中之閘極與汲極。
在一實施例中,上拉控制電路包含一第一電晶體以及一第二電晶體。第一電晶體具有一閘極、一源極,電性耦接至Sn-1 級之第二輸出端,以接收級載訊號、以及一汲極,電性耦接至輸入節點。第二電晶體具有一閘極,電性耦接至Sn-1 級之節點、一源極,用以接收複數控制訊號{HCj}其中之一、以及一汲極,電性耦接至第一電晶體之閘極。
在一實施例中,下拉控制電路包含一第一下拉控制電路與一第二下拉控制電路。每一第一下拉控制電路以及第二下拉控制電路具有一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第一電晶體具有一閘極,用以接收一第一時序訊號或一第二時序訊號、一源極,電性耦接至閘極、一汲極。第二電晶體具有一閘極,電性耦接至節點、一源極,電性耦接至第一電晶體之汲極、以及一汲極,用以接收一供應電壓。第三電晶體具有一閘極,電性耦接至第一電晶體之汲極、一源極,電性耦接至第一電晶體之源極、以及一汲極,電性耦接至一節點。第四電晶體具有一閘極,電性耦接至節點、一源極,電性耦接至第三電晶體之汲極、以及一汲極,用以接收一供應電壓。
在一實施例中,下拉電路包含一第一下拉電路以及一第二下拉電路。
第一下拉電路包含一第一電晶體以及一第二電晶體。第一電晶體具有一閘極,電性耦接至第一下拉控制電路之節點、一源極,電性耦接至節點、以及一汲極,電性耦接至第一輸出端。第二電晶體具有一閘極,電性耦接至第一下拉控制電路之節點、一源極,電性耦接至第一輸出端、以及一汲極,用以接收供應電壓。
第二下拉電路包含一第一電晶體、一第二電晶體、一第三電晶體以及一第四電晶體。第一電晶體具有一閘極,電性耦接至第二下拉控制電路之節點、一源極,電性耦接至節點、以及一汲極,電性耦接至第一輸出端。第二電晶體具有一閘極,電性耦接至第二下拉控制電路之節點、一 源極,電性耦接至第一輸出端、以及一汲極,用以接收供應電壓。第三電晶體具有一閘極,電性耦接至Sn+1 級之第二輸出端、一源極,電性耦接至節點、以及一汲極,用以接收供應電壓。第四電晶體具有一閘極,電性耦接至Sn+1 級之第二輸出端、一源極,電性耦接至第一輸出端、以及一汲極,用以接收供應電壓。
在一實施例中,液晶面板、掃描線以及閘極驅動器該液晶面板皆形成於一玻璃基材上,致使此些級{Sn }配置於液晶面板之至少一側。
然而,至於上述本發明之各態樣與其他態樣,將由下列各個實施方式與其所對應之圖示,來予以詳細說明之。
為了使本發明之敘述更加詳盡與完備,以讓熟悉此技藝者將能清楚明白其中的差異與變化,可參照以下所述之實施例。在下列段落中,對於本發明的各種實施方式予以詳細敘述。所附之圖式中,相同之號碼代表相同或相似之元件。另外,於實施方式與申請專利範圍中,除非內文中對於冠詞有所特別限定,否則『一』與『該』可泛指單一個或複數個。並且,於實施方式與申請專利範圍中,除非本文中有所特別限定,否則所提及的『在...中』也包含『在...裡』與『在...上』之涵意。
為了使本發明之敘述更加詳盡與完備,可參照所附之圖式及以下所述各種實施例,圖式中相同之號碼代表相同 或相似之元件。另一方面,眾所週知的元件與步驟並未描述於實施例中,以避免造成本發明不必要的限制。
關於本文中所使用之『約』、『大約』或『大致約』一般通常係指數值之誤差或範圍於百分之二十以內,較好地是於百分之十以內,而更佳地則是於百分五之以內。文中若無明確說明,其所提及的數值皆視作為近似值,即如『約』、『大約』或『大致約』所表示的誤差或範圍。
然而,至於本文中所使用之『包含』、『包括』、『具有』及相似詞彙,皆認定為開放式連接詞。例如,『包含』表示元件、成分或步驟之組合中不排除請求項未記載的元件、成分或步驟。
下列將對於本發明之實施方式及所對應之第1-5圖,予以詳細說明。根據本揭露之目的,係以更具體且廣泛地來闡述本發明之一種態樣,即為關於一種移位暫存器以及一種使用其之液晶顯示器LCD。
請參照第1圖,其繪示根據本發明之一實施例之一種移位暫存器100的方塊圖(或GOA佈局設計)。移位暫存器100包含相互串接之複數級{Sn },n=1,2,...,N,N為一正整數。此些複數級{Sn }配置/形成於一玻璃基材(未顯示)上。如第1圖所示之一實施例中,僅繪示移位暫存器100中之四級Sn 、Sn+1 、Sn+2 、以及Sn+3
每一級Sn 具有一第一輸出端111用以輸出一閘極訊號G(n),以及一第二輸出端112用以輸出一級載(stage carry)訊號ST(n)。每一級Sn 的第一輸出端係電性耦接至一液晶顯示器面板(未顯示)之一對應閘極線,從而藉以輸出閘極 驅動訊號。每一級Sn 亦具有複數個輸入端,用以接收所對應之一或多個控制/時序訊號,例如:LC1、LC2、HC1、HC2、HC3、HC4以及一供應電壓VSS。
此外,每一級Sn 具有一上拉控制電路130、一上拉電路120、一下拉控制電路150、一下拉電路140以及一控制電路,其中控制電路包含一電晶體T22,形成於彼此相鄰之玻璃基材上。每一級Sn 中,上拉電路120電性耦接於一節點Q(n)與第二輸出端112之間。上拉控制電路130經由節點Q(n)電性耦接至上拉電路120。下拉電路140電性耦接於節點Q(n)與第一輸出端111之間。下拉控制電路150電性耦接於節點Q(n)與下拉電路140之間。上拉電路120是用以接收一對應控制/時序訊號HC1、HC2、HC3或HC4。舉例來說,Sn 級、Sn+1 級、Sn+2 級、以及Sn+3 級中之上拉電路120分別接收控制/時序訊號HC1、HC2、HC3以及HC4,如第1圖所示。下拉控制電路150亦用以接收控制/時序訊號LC1與LC2。電晶體T22具有一閘極,電性耦接至節點Q(n)、一源極,用以接收一直流電壓訊號VGH、以及一汲極,電性耦接至第一輸出端111。再者,Sn 級之上拉控制電路130亦電性耦接於前級Sn-1 級的節點Q(n-1)與第二輸出端112。Sn 級之下拉電路140電性耦接於下一級Sn+1 級的第二輸出端112。
請參照第2圖,其繪示根據本發明一實施例之一種移位暫存器100之Sn 級的電路圖。上拉電路120包含一電晶體T21,其具有一閘極,電性耦接至節點Q(n)、一源極,用以接收控制訊號HC2、以及一汲極,電性耦接至第二輸 出端112。上拉電路120更包含一電容C,電性耦接於電晶體T21的閘極與汲極之間。
上拉控制電路130包含一第一電晶體T11以及一第二電晶體T12。第一電晶體T11具有一閘極、一源極,電性耦接至Sn-1 級之第二輸出端112,從而用以接收級載訊號ST(n-1)、以及一汲極,電性耦接至節點Q(n)。第二電晶體T12具有一閘極,電性耦接至Sn-1 級之節點Q(n-1)、一源極,用以接收控制訊號HC1、以及一汲極,電性耦接至第一電晶體T11中之閘極。
下拉電路140包含一第一下拉控制電路141以及一第二下拉控制電路142。
第一下拉控制電路141具有一第一電晶體T51、一第二電晶體T52、一第三電晶體T53以及一第四電晶體T54。第一電晶體T51具有一閘極,用以接收第一時序訊號LC1、一源極,電性耦接至閘極、以及一汲極。第二電晶體T52具有一閘極,電性耦接至該節點Q(n)、一源極,電性耦接至第一電晶體T51之汲極、以及一汲極,用以接收供應電壓VSS。一第三電晶體T53具有一閘極,電性耦接至第一電晶體T51之汲極、一源極,電性耦接至第一電晶體T51之源極、以及一汲極,電性耦接一節點P(n)。第四電晶體T54具有一閘極,電性耦接至節點Q(n)、一源極,電性耦接至第三電晶體T53之汲極、以及一汲極,用以接收一供應電壓VSS。
第二下拉控制電路142具有一第一電晶體T61、一第二電晶體T62、一第三電晶體T63以及一第四電晶體T64。 第一電晶體T61具有一閘極,用以接收第二時序訊號LC2、一源極,電性耦接至閘極、以及一汲極。第二電晶體T62具有一閘極,電性耦接至節點Q(n)、一源極電性耦接至第一電晶體T61之汲極、以及一汲極,用以接收供應電壓VSS。第三電晶體T63具有一閘極,電性耦接至第一電晶體T61之汲極、一源極,電性耦接至第一電晶體T61之源極、以及一汲極,電性耦接至一節點K(n)。第四電晶體T64具有一閘極,電性耦接至節點Q(n)、一源極,電性耦接至第三電晶體T63之汲極以及一汲極,用以接收供應電壓VSS。
下拉控制電路150包含一第一下拉電路151以及一第二下拉電路152。
第一下拉電路151包含一第一電晶體T31以及一第二電晶體T32。第一電晶體T31具有一閘極,電性耦接至第一下拉控制電路之節點P(n)、一源極,電性耦接至節點Q(n)、以及一汲極,電性耦接至第一輸出端。第二電晶體T32具有一閘極,電性耦接至第一下拉控制電路之節點P(n)、一源極,電性耦接至第一輸出端以及一汲極,用以接收供應電壓VSS。
第二下拉電路152包含一第一電晶體T41、一第二電晶體T42、一第三電晶體T43以及一第四電晶體T44。第一電晶體T41具有一閘極,電性耦接至第二下拉控制電路之節點K(n)、一源極,電性耦接至節點Q(n)、以及一汲極,電性耦接至第一輸出端。第二電晶體T42具有一閘極,電性耦接至第二下拉控制電路之節點K(n)、一源極,電性耦 接至第一輸出端、以及一汲極,用以接收供應電壓VSS。第三電晶體T43具有一閘極,電性耦接至Sn+1 級之第二輸出端、一源極,電性耦接節點Q(n)、以及一汲極,用以接收供應電壓VSS。第四電晶體T44具有一閘極,電性耦接至Sn+1 級之第二輸出端、一源極,電性耦接第一輸出端、以及一汲極,用以接收供應電壓VSS。
電晶體T22具有一閘極,電性耦接至節點Q(n)、一源極電性耦接至一DC電源,以接收一高電壓DC訊號VGH、以及一汲極,電性耦接至第一輸出端111,以輸出一閘極訊號至所對應之一閘極線,進而驅動與閘極線相關的像素。
上述所揭露電晶體,包含電晶體T22,係為薄膜電晶體(TFTs),然而更佳的選擇則是採用非晶矽薄膜電晶體(a-Si TFTs)。
第1圖與第2圖所顯示移位暫存器的配置結構中,上拉電路120之電晶體T21係用以上拉相鄰級之負載電位。於是,電晶體T21的通道寬度可設計為非常窄,使得其動態功率損耗可以小到微乎其微。此外,電晶體T22的輸入訊號為一直流電壓訊號,因而將不會產生動態功率損耗。因此,移位暫存器的全部功率損耗得以實質有效減少。
第3圖係繪示第1圖與第2圖中之移位暫存器於運作過程中,其第二級S2 (n=2)之訊號的波形圖。
在時段P1中,第一級S1 之節點Q(1)的電壓(電位)位於一高電壓位準,並且電晶體T12對應開啟。於是,電晶體T11之閘極即由第一時序訊號HC1來進行充電,從而開 啟之。如此一來,節點Q(2)則由彼此相鄰的前級S1 之級載訊號ST(1)來予以充電。當節點Q(2)上之電壓充電(拉升)至一高位準時,電晶體T21與電晶體T22級就隨之開啟。然而,在時段P1中,由於第二時序訊號HC2係耦接至,位於低電壓位準VGL的電晶體T21之汲極,所以沒有級載訊號ST(2)的輸出。就電晶體T22來說,一電源係自電晶體T22之汲極流至源極,以對掃描線G(2)進行充電,其中汲極電性連接至直流電壓訊號VGH之高電壓位準,源極則電性耦接第一輸出端。
在時段P2中,當第一時序訊號HC1位於低電壓位準時,電晶體T11則關閉並且節點Q(2)位於一浮動狀態。然而,電晶體T21與電晶體T22維持開啟。當第二時序訊號HC2位於高電壓位準VGH時,級載訊號ST(2)藉由電晶體T21來進行輸出。級載訊號ST(2)耦合於電容C,交替地對節點Q(2)充電至一更高的電壓位準。所以,節點Q(2)上之波形具有兩步上升。當節點Q(2)上之電壓係位於更高電壓位準時,自電晶體T22流出/輸出的電流即大於在時段P1中的電流。然而,在第一輸出端G(2)之輸出電壓則更高。
在時段P3中,當第三時序訊號HC3位於高電壓位準VGH時,則有下一級S3之級載訊號ST(3)的輸出,其中藉由電晶體T43,下拉節點Q(2)上之電壓位準至參考電壓VSS。然而,級載訊號ST(3)則是透過電晶體T44,下拉掃描線G(2)上之電壓位準至參考電壓VSS。在此狀況下,節點P(2)/K(2)於調控節點Q(2)/G(2)之電壓位準中,扮演著相當動要的角色。一般來說,節點Q(2)/G(2)之電壓位準透過 電晶體T31/T32/T41/T42,以調控至參考電壓VSS。然而,當此級之輸出端有節點Q(2)之貢獻時,節點P(2)/K(2)則下拉至參考電壓VSS,使關閉調控電路。
以上所揭露之運作原則亦適用於移位暫存器中的其他級。
第4圖係繪示第1圖與第2圖之移位暫存器中,其分別為由Sn 級、Sn+1 級以及Sn+2 級所產生之輸出訊號G(n)、G(n+1)以及G(n+2)的模擬波形圖。
第5圖係繪示移位暫存器位在溫度約為100℃歷經72小時,其Sn 級之輸出訊號之一RA測試結果,其中G(n)與G’(n)分別對應於在RA測試之後的初級輸出訊號與級輸出訊號。根據本發明,其所顯示在RA測試之後的級輸出訊號G’(n),係幾乎相同於在RA測試之後的初級輸出訊號G(n),這表示出此移位暫存器示相當可靠穩定,並且其所損耗的功率相當低。
本發明之另一樣態係有關於一種使用上述所揭露之移位暫存器之LCD。在一實施例中,LCD包含一液晶面板、複數個掃描線以及一閘極驅動器。液晶面板具有複數個像素,且依序配置以形成一矩陣。複數個掃描線,沿著一列方向依序配置,其中每兩相鄰掃描線界定出一像素列。閘極驅動器,用以產生複數個閘極訊號,來驅動像素。閘極驅動器包含移位暫存器,其具有相互串接之複數級{Sn }。每一級Sn 之輸出端電性耦接至所對應的閘極線,進而以輸出一閘極訊號G(n)。
在一實施例中,液晶面板、掃描線以及閘極驅動器皆 形成於一玻璃基材上,如此使得複數級{Sn }配置於液晶面板之一側邊,或是配置於液晶面板上之兩側邊。因此一來,即簡化了GOA設計架構並且減少液晶顯示器面板的製造成本。再者,更可降低其功率損耗並且提升液晶顯示器面板於操作中的可靠度。
總而言之,本發明揭示一種移位暫存器以及使用其之LCD。移位暫存器具有相互串接之複數級。每一級皆使用一薄膜電晶體,其係由直流電壓訊號來予以驅動之,進而降低動態功率損耗,並且提升其操作中的可靠度。以上對於本發明典型之具體實施方式的敘述僅為了以圖示和文字敘述本發明,並非為了徹底描述本發明或將本發明完全限制於所揭露的形式。由上述所教示的內容可啟發各種修正和改良。
所選擇並描述的具體實施方式是為了解釋本發明的原則和其實際的應用,藉此促使其它在本技術中具有通常知識者可利用本發明和其各種具體實施方式,並藉由各種具體的實施方式思考出合適之特定的使用模式。在維持本發明且沒有悖離其精神和範圍的情況下,此技術中具有通常知識者可發現其它的具體實施方式。基於此,本發明的範圍由下文中之申請專利範圍定義,而非由上述例示之具體實施方式的敘述定義。
100‧‧‧移位暫存器
111‧‧‧第一輸出端
112‧‧‧第二輸出端
120‧‧‧上拉電路
130‧‧‧上拉控制電路
140‧‧‧下拉電路
141‧‧‧第一下拉控制電路
142‧‧‧第二下拉控制電路
150‧‧‧下拉控制電路
151‧‧‧第一下拉電路
152‧‧‧第二下拉電路
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之說明如下: 第1圖係根據本發明一實施例所繪示之一種移位暫存器之方塊圖。
第2圖係繪示第1圖中移位暫存器之Sn 級之一電路圖。
第3圖係繪示第1圖中移位暫存器之訊號波形圖。
第4圖係繪示第1圖中移位暫存器之模擬輸出訊號。
第5圖係繪示第1圖中移位暫存器之輸出訊號之一RA測試結果。
100‧‧‧移位暫存器
111‧‧‧第一輸出端
112‧‧‧第二輸出端
120‧‧‧上拉電路
130‧‧‧上拉控制電路
140‧‧‧下拉電路
150‧‧‧下拉控制電路

Claims (13)

  1. 一種移位暫存器,包含相互串接之複數級{Sn },n=1,2,...,N,N為一正整數,其中每一級Sn 包含:一第一輸出端,用以輸出一閘極訊號G(n);一第二輸出端,用以輸出一級載(stage carry)訊號ST(n);一上拉電路,電性耦接於一節點Q(n)與該第二輸出端之間;一上拉控制電路,電性耦接至該節點Q(n);一下拉電路,電性耦接於該節點Q(n)與該第一輸出端之間;以及一控制電路,電性耦接於該節點Q(n)與該第一輸出端之間,其中該控制電路包含一電晶體,其具有一閘極、一源極以及一汲極,並且其中該閘極電性耦接至該節點Q(n),該源極用以接收一直流(DC)電壓訊號VGH,該汲極電性耦接至該第一輸出端;其中,該Sn 級之該上拉控制電路係更電性耦接至一節點Q(n-1)與該Sn-1 級之該第二輸出端,並且其中該Sn 級之該下拉電路係更電性耦接至該Sn+1 級之該第二輸出端。
  2. 如申請專利範圍第1項所述之移位暫存器,其中該上拉電路包含一電晶體T21具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該節點Q(n),該源極用以接收複數控制訊號其中之一,{HCj},j=1,2,...,M,M為一正整數,該汲極電性耦接至該第二輸出端。
  3. 如申請專利範圍第2項所述之移位暫存器,其中該上拉電路更包含一電容,電性耦接於該電晶體T21中的該閘極與該汲極之間。
  4. 如申請專利範圍第2項所述之移位暫存器,其中該上拉控制電路,包含:一第一電晶體T11具有一閘極、一源極以及一汲極,其中該源極電性耦接至該Sn-1 級之該第二輸出端,並用以從中接收該級載訊號ST(n-1),該汲極電性耦接至該輸入節點Q(n);以及一第二電晶體T12,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該Sn-1 級之該節點Q(n-1),該源極用以接收複數控制訊號{HCj}其中之一,該汲極電性耦接至該第一電晶體T11之該閘極。
  5. 如申請專利範圍第4項所述之移位暫存器,其中該下拉電路包含一下拉控制電路,其具有一第一下拉控制電路以及一第二下拉控制電路,其中每一該第一下拉控制電路與第二下拉控制電路包含:一第一電晶體T51/T61,具有一閘極、一源極以及一汲極,其中該閘極用以接收一第一時序訊號LC1或一第二時序訊號LC2,該源極電性耦接至該閘極;一第二電晶體T52/T62,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該節點Q(n),該源極電性耦接 至該第一電晶體T51/T61之該汲極,該汲極用以接收一供應電壓VSS;一第三電晶體T53/T63,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第一電晶體T51/T61之該汲極,該源極電性耦接至該第一電晶體T51/T61之該源極,以及該汲極電性耦接至一節點P(n)/K(n);以及一第四電晶體T54/T64,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該節點Q(n),該源極電性耦接該第三電晶體T53/T63之該汲極,該汲極用以接收一供應電壓VSS。
  6. 如申請專利範圍第5項所述之移位暫存器,其中該下拉電路更包含一第一下拉電路與一第二下拉電路,其中該第一下拉電路包含:一第一電晶體T31具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第一下拉控制電路之該節點P(n),該源極電性耦接至該節點Q(n),該汲極電性耦接至該第一輸出端;以及一第二電晶體T32具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第一下拉控制電路之該節點P(n),該源極電性耦接至該第一輸出端,該汲極用以接收該供應電壓VSS;以及其中該第二下拉電路包含:一第一電晶體T41具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第二下拉控制電路之該節點K(n), 該源極電性耦接至該節點Q(n),該汲極電性耦接該第一輸出端;以及一第二電晶體T42具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第二下拉控制電路之該節點K(n),該源極電性耦接至該第一輸出端,該汲極用以接收該供應電壓VSS;一第三電晶體T43具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該Sn+1 級之該第二輸出端,該源極電性耦接至該節點Q(n),該汲極用以接收該供應電壓VSS;以及一第四電晶體T44具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該Sn+1 級之該第二輸出端,該源極電性耦接至該第一輸出端,該汲極用以接收該供應電壓VSS。
  7. 一種液晶顯示器(LCD),包含:一液晶面板,具有複數個像素,依序配置以形成一矩陣;複數個掃描線,沿著一列方向依序配置,其中每兩相鄰掃描線界定出一像素列;以及一閘極驅動器,用以產生複數個閘極訊號,驅動該些像素,其中該閘極驅動器包含一移位暫存器,具有相互串接之複數級{Sn },n=1,2,...,N,N為一正整數,其中每一級Sn 包含:一第一輸出端,電性耦接一對應閘極線,用以輸出一閘極訊號G(n); 一第二輸出端,用以輸出一級載訊號ST(n);一上拉電路,電性耦接於一節點Q(n)與該第二輸出端之間;一上拉控制電路,電性耦接至該節點Q(n);一下拉電路,電性耦接於該節點Q(n)與該第一輸出端之間;以及一控制電路,電性耦接於該節點Q(n)與該第一輸出端之間,其中該控制電路包含一電晶體,具有一閘極、一源極以及一汲極,並且其中該閘極電性耦接至該節點Q(n),該源極用以接收一直流(DC)電壓訊號VGH,該汲極電性耦接至該第一輸出端;其中,該Sn 級之該上拉控制電路更是電性耦接至一節點Q(n-1)與該Sn-1 級之該第二輸出端,並且其中該級Sn 之該下拉電路更是電性耦接至該Sn+1 級之該第二輸出端。
  8. 如申請專利範圍第7項所述之液晶顯示器,其中該上拉電路包含一電晶體T21,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該節點Q(n),該源極用以接收複數個控制訊號其中之一,{HCj},j=1,2,...,M,M為一正整數,該汲極電性耦接至該第二輸出端。
  9. 如申請專利範圍第8項所述之液晶顯示器,其中該上拉電路更包含一電容,電性耦接於該電晶體T21中的該閘極與該汲極之間。
  10. 如申請專利範圍第8項所述之液晶顯示器,其中該上拉控制電路包含:一第一電晶體T11,具有一閘極、一源極以及一汲極,其中該源極電性耦接至該Sn-1 級之該第二輸出端,用以從中接收該級載訊號ST(n-1),該汲極電性耦接至該輸入節點Q(n);以及一第二電晶體T12,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該Sn-1 級之該節點Q(n-1),一源極用以接收複數個控制訊號{HCj}其中之一,該汲極電性耦接至該第一電晶體T11之該閘極。
  11. 如申請專利範圍第10項所述之液晶顯示器,其中該下拉電路包含一下拉控制電路,其包含一第一下拉控制電路以及一第二下拉控制電路,其中每一該第一下拉控制電路以及該第二下拉控制電路包含:一第一電晶體T51/T61,具有一閘極、一源極以及一汲極,其中該閘極用以接收一第一時序訊號LC1或一第二時序訊號LC2,該源極電性耦接至該閘極;一第二電晶體T52/T62,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該節點Q(n),該源極電性耦接至該第一電晶體T51/T61之該汲極,該汲極用以接收一供應電壓VSS;一第三電晶體T53/T63,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第一電晶體T51/T61之該汲極 ,該源極電性耦接該第一電晶體T51/T61之該源極,該汲極電性耦接至一節點P(n)/K(n);以及一第四電晶體T54/T64,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該節點Q(n),該源極電性耦接至該第三電晶體T53/T63之該汲極,該汲極用以接收一供應電壓VSS。
  12. 如申請專利範圍第11項所述之液晶顯示器,其中該下拉電路更包含一第一下拉電路以及一第二下拉電路,其中該第一下拉電路包含:一第一電晶體T31具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第一下拉控制電路之該節點P(n),該源極電性耦接至該節點Q(n),該汲極電性耦接該第一輸出端;以及一第二電晶體T32具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第一下拉控制電路之該節點P(n),該源極電性耦接至該第一輸出端,該汲極用以接收該供應電壓VSS;以及其中該第二下拉電路包含:一第一電晶體T41具有一閘極、一源極以及一汲極,其中該閘極電性耦接該第二下拉控制電路之該節點K(n),該源極電性耦接至該節點Q(n),該汲極電性耦接至該第一輸出端;以及一第二電晶體T42,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該第二下拉控制電路之該點K(n), 該源極電性耦接至該第一輸出端,該汲極用以接收該供應電壓VSS;一第三電晶體T43,具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該Sn+1 級之該第二輸出端,該源極電性耦接至該節點Q(n),該汲極用以接收該供應電壓VSS;以及一第四電晶體T44具有一閘極、一源極以及一汲極,其中該閘極電性耦接至該Sn+1 級之該第二輸出端,該源極電性耦接至該第一輸出端,該汲極用以接收該供應電壓VSS。
  13. 如申請專利範圍第7項所述之液晶顯示器,其中液晶面板、該些掃描線以及該閘極驅動器接形成於一玻璃基材上,使得該些級{Sn }位於該液晶面板之至少一邊。
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