CN104123918B - 移位寄存器与液晶显示装置 - Google Patents

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Abstract

本发明涉及一种移位寄存器，其包括多级移位寄存单元，该所述多级移位寄存单元的一第N级移位寄存单元利用第N+1级移位寄存单元输出的移位信号与该第N级移位寄存单元输出的移位信号之间的重叠时间对该N级移位寄存单元输出的移位信号进行切角操作。本发明还涉及一种使用该移位寄存器的液晶显示装置。

Description

移位寄存器与液晶显示装置
技术领域
本发明涉及一种移位寄存器与采用该移位寄存器的液晶显示装置。
背景技术
液晶显示器(LiquidCrystalDisplay；LCD)是目前广泛使用的一种平面显示器，其具有外形轻薄、省电以及无辐射等优点。液晶显示器的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示图像。一般而言，液晶显示器包括多个像素单元，源极驱动器以及移位寄存器电路。源极驱动器用来提供多个数据信号至多个像素单元。移位寄存器电路包含多级移位寄存器以产生多个栅极信号输入多个像素单元，据以控制多个数据信号的写入操作。在移位寄存器电路中，多级移位寄存器提供具有周期性脉冲的多个栅极信号至多个像素单元，用来将多个数据信号写入多个像素单元，然而，多个栅极信号的每一脉冲实质上为理想方波，所以每一脉波的下降沿可经由像素单元的寄生电容的耦合操作而下拉写入的的像素电压，而易导致图像闪烁的现象，而降低显示品质。
发明内容
鉴于以上内容，有必要提供一种具有波形切角功能的移位寄存器及使用该移位寄存器的液晶显示装置。
一种移位寄存器，其包括多级移位寄存单元，该所述多级移位寄存单元的一第N级移位寄存单元包括：
启动单元，电连接于该多级移位寄存单元的第N-1级移位寄存单元的输出端，用于根据该第N-1级移位寄存单元输出的移位信号输出第一驱动控制信号；
上拉单元，电连接于该启动单元与该第N移位寄存单元的输出端，用于根据该第一驱动控制信号及一第一时钟信号上拉该N级移位寄存单元的输出的移位信号；
下拉单元，电连接于该启动单元与该第N级移位寄存单元的输出端之间，用于下拉该第一驱动控制信号及该移位信号；
控制单元，电连接于该启动单元与该下拉单元之间，用于根据第N+2级移位寄存单元输出的移位信号、第一控制信号及第二控制信号该下拉单元的工作时间；
波形切角单元，电连接于该第N级移位寄存单元的输出端，用于利用第N+1级移位寄存单元输出的移位信号与该第N级移位寄存单元输出的移位信号之间的重叠时间对该N级移位寄存单元输出的移位信号进行切角操作。
一种液晶显示装置，其包括一液晶面板与至少一扫描驱动电路，该扫描驱动电路包括前述的移位寄存器。
相较于现有技术，该移位寄存器可利用第N+1级移位寄存单元输出的移位信号与该第N级移位寄存单元输出的移位信号之间的重叠时间对该N级移位寄存单元输出的移位信号进行切角操作，从而可减少馈通电压，改善画面闪烁，提高显示品质。
附图说明
图1是本发明移位寄存器一较佳实施方式的电路结构模块示意图。
图2是本发明移位寄存器所接收的时钟信号示意图。
图3是图1所示的移位寄存器中第N级移位寄存器的具体电路示意图。
图4是图3所示的第N级移位寄存器的工作时序图。
图5是应用图1所示移位寄存器的液晶显示装置的结构示意图。
主要元件符号说明
移位寄存器10
移位寄存单元100
启动信号输入端STV
第一控制信号VG1
第二控制信号VG2
输出端OUT
第一级联信号输出端V1
第二级联信号输出端V2
第一级联信号输入端L1
第二级联信号输入端L2
时钟信号输入端CIN
第一反馈输入端FB1
第二反馈输入端FB2
启动单元101
上拉单元103
下拉单元105
控制单元107
波形切角单元109
第一晶体管T1
第二晶体管T2
第三晶体管T3
第四晶体管T4
第五晶体管T5
第六晶体管T6
第七晶体管T7
第八晶体管T8
第九晶体管T9
第一下拉晶体管M1
第二下拉晶体管M2
第三下拉晶体管M3
第四下拉晶体管M4
第一电容C1
低电位信号VEE
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图1，图1是本发明移位寄存器10的一较佳实施方式的电路模块示意图。该移位寄存器10包括多级移位寄存单元100。该多个移位寄存单元100可依序输出多个移位信号Vout1、Vout2、Vout3……Vout(N-1)、VoutN、Vout(N+1)、Vout(N+2)，(N为自然数)。其中第N移位信号VoutN与第N+1移位信号Vout(N+1)之间存在一重叠时间。
每一移位寄存单元100具有相类似的电路结构，均包括时钟信号输入端CIN、启动信号输入端STV、移位信号输出端OUT、第一级联信号输出端V1、第一级联信号输入端L1、第二级联信号输出端V2、第二级联信号输入端L2、第一反馈输入端FB1、及第二反馈输入端FB2。该每一移位寄存单元100的时钟信号输入端接收一时钟信号，且该移位寄存器10中的多个移位寄存单元根据接收的不同时钟信号每四个组成或定义为一模块。为方便理解，以第N-1级、第N级、第N+1级及第N+2级移位寄存单元100为例进行说明。请一并参阅图2，图2为第N-1级、第N级、第N+1级及第N+2级移位寄存单元100所接收的时钟信号示意图。
该第N级移位寄存单元100的时钟信号输入端CIN接收第一时钟信号CLK1。该第N级移位寄存单元100的第一级联信号输出端V1与该第N-1级移位寄存单元100的第一级联信号输入端L1电连接。该第N级移位寄存单元100的第二级联信号输入端L2与该第N-1级移位寄存单元100的第二级联信号输出端V2电连接。该第N级移位寄存单元100的第一级联信号输入端L1与该第N+1级移位寄存单元100的第一级联信号输出端V1电连接。该第N级移位寄存单元100的第二级联信号输出端V2与该第N+1级移位寄存单元100的第二级联信号输入端L2电连接。该第N级移位寄存单元100的启动信号输入端STV与该第N-1级移位寄存单元100的移位信号输出端OUT连接。该第N-1级移位寄存单元100的第N-1移位寄存信号Vout(N-1)作为该第N级移位寄存单元100的启动信号。该第N级移位寄存单元100的的移位信号输出端OUT与该第N+1级移位寄存单元100的启动信号输入端STV连接。该第N级移位寄存单元100的第一反馈输入端FB1与该第N+1级移位寄存单元100的移位信号输出端OUT电连接，该第N+1级移位寄存单元100输出的移位寄存信号Vout(N+1)作为第一反馈信号。该第N级移位寄存单元100的第二反馈输入端FB2与该第N+2级移位寄存单元100的移位信号输出端OUT电连接，该第N+2级移位寄存单元100输出的移位寄存信号Vout(N+2)作为第二反馈信号。
请一并参阅图3，图3为图1所示的移位寄存器中第N级移位寄存单元的具体电路示意图。该第N移位寄存单元100包括启动单元101用于根据启动信号输出第一驱动控制信号；上拉单元103电连接于该启动单元101与该移位信号输出端OUT之间，用于根据该第一驱动控制信号及该第一时钟信号CLK1上拉该移位信号VoutN；下拉单元105电连接于该启动单元101与该移位信号输出端OUT之间，用于下拉该第一驱动控制信号及该移位信号VoutN；控制单元107电连接于该启动单元101与该下拉单元105之间，用于根据该N+2级移位寄存单元输出的移位信号Vout(N+2)、一第一控制信号及一第二控制信号控制该下拉单元105的工作时间；波形切角单元109，与该移位信号输出端OUT电连接，用于利用该第N+1级移位寄存单元100输出的移位信号Vout(N+1)与该第N级移位寄存单元100输出的移位信号VoutN之间的重叠时间对该N级移位寄存单元输出的移位信号VoutN进行切角操作。
该启动单元101包括第一晶体管T1，该第一晶体管T1的栅极作为该启动信号输入端STV，该第一晶体管T1的栅极与源极电性连接。
该上拉单元103包括第二晶体管T2及第一电容C1，该第二晶体管T2的栅极与该第一晶体管T1的漏极电连接，该第一电容C1连接于该第二晶体管T2的栅极与漏极之间，该第二晶体管T2的源极作为该时钟信号输入端CIN接收第一时钟信号CLK1。其中，该第二晶体管T2的栅极同时作为该第N级移位寄存单元100的第一级联信号输出端V1。
该下拉单元105包括第一下拉晶体管M1、第二下拉晶体管M2、第三下拉晶体管M3及第四下拉晶体管M4。该第一下拉晶体管M1的栅极与该第二下拉晶体管M2的栅极电连接，该第一下拉晶体管M1及该第三下拉晶体管M3的源极与该第二晶体管T2的栅极电连接，该第二下拉晶体管M2及该第四下拉晶体管M4的源极与该移位信号输出端OUT电连接，该第一、第二、第三及第四下拉晶体管的漏极接受外部电路提供的低电位信号VEE。其中，该第三下拉晶体管M3的栅极与该第四下拉晶体管M4的栅极之间的节点作为该第N级移位寄存单元100的第二级联信号的输入端L2。
该控制单元107包括第三～第八晶体管T3～T8。该第三晶体管T3的栅极作为该第N级移位寄存单元100的第二反馈输入端FB2。该第三晶体管T3的源极与该第一晶体管T1的漏极电连接。该第三晶体管T3的的漏极接收该低电位信号VEE。该第四晶体管T4的栅极与该第一晶体管T1的漏极电连接，该第四晶体管T4的漏极接收该低电位信号VEE，该第四晶体管T4的源极分别连接该第五～第八晶体管T5～T8的漏极，该第四、第五、第七及第八晶体管T4、T5、T7及T8的源极接收该低电位信号VEE。该第六晶体管T6的栅极与源极电连接。该第六晶体管T6接收第一控制信号VG1，该第八晶体管T8接收第二控制信号VG2。该第五晶体管T5的栅极作为该第N级移位寄存单元100的第一级联信号输入端L1，与该第N+1级移位寄存单元100的第一级联信号输出端V1电连接。该第七晶体管T7的栅极与该第二反馈输入端FB2连接，接收该第N+2级移位寄存单元100输出的移位信号Vout(N+2)。该第六晶体管T6的漏极与该第八晶体管T8的漏极之间的节点作为该第N级移位寄存单元100的第二级联信号输出端V2。在本实施方式中，该第六晶体管T6的沟道层的长宽比为该第八晶体管T8的沟道层长宽比的100倍；第五晶体管T5的沟道层的长宽比为该第八晶体管T8的沟道层长宽比的100倍。
该波形切角单元109包括第九晶体管T9，该第九晶体管T9的栅极作为该第N级移位单元100的第一反馈输入端FB1，接收该第N+1级移位寄存单元100输出的移位信号Vout(N+1)。该第九晶体管T9的源极与该移位信号输出端OUT电连接，该第九晶体管T9的漏极接收该低电位信号VEE。
请参阅图4，图4是图3所示的第N级移位寄存单元100的工作时序图。其中，V1N表示该第N级移位寄存单元100的第一级联信号输出端V1的输出信号；L1N表示该第N级移位寄存单元100的第一级联信号输入端L1的输入信号；V2N表示该第N级移位寄存单元100的第二级联信号输出端V2的输出信号；L2N表示该第N级移位寄存单元100的第二级联信号输入端L2的输入信号。
工作初始，即P1时段，该启动信号STV为高电平，该第一时钟信号CLK1为低电平，该第一控制信号VG1为高电平，该第二控制信号VG2为低电平，则，对于该启动单元101，该第一晶体管T1导通，相应地该第二晶体管T2导通，此时该第一时钟信号CLK1通过该移位信号输出端OUT输出，即该第N级移位寄存单元输出的移位信号VoutN为低电平，该启动信号STV同时为该第一电容C1充电，且该第一级联信号输出端V1输出高电平信号。对于该控制单元107，该第四晶体管T4、第六晶体管T6导通，该第二级联信号输出端V2输出低电平信号，则该下拉单元105中的第一、第二下拉晶体管M1、M2关闭。
进入P2时段，该启动信号STV由高电平跳变为低电平，第一时钟信号由低电平跳变为高电平，该第一晶体管T1关闭。由于该第一电容C1的作用，该第一级联信号输入端V1保持高电平，此时该第一时钟信号CLK1通过该移位信号输出端OUT输出，即该第N级移位寄存单元输出的移位信号VoutN为高电平，该移位信号VoutN同时作为第N+1级移位寄存单元100的启动信号STV，相应地该第N+1级移位寄存单元100的第一级联信号输出端V1输出高电平信号。此时该第一级联信号输入端L1接收该第N+1级移位寄存单元100第一级联信号输出端V1输出的高电平信号，该第五晶体管T5导通，同时该第四晶体管T4、第六晶体管T6亦导通，该第二级联信号输出端V2输出仍为低电平信号。
进入P3时段，该启动信号STV保持低电平信号，该第一晶体管T1保持关闭，由于该第一电容C1的作用，该第一级联信号输出端L1保持高电平，该第二晶体管T2持续导通，此时该第九晶体管T9的栅极接收该N+1级移位寄存单元100输出的移位信号Vout(N+1)为高电平信号，此时该第九晶体管T9导通，该低电位信号VEE将第N级移位寄存单元100输出的移位信号VoutN即第一时钟信号CLK1拉低。
进入P4时段，该第N+2级移位寄存单元100输出的移位信号Vout(N+2)为高电平信号，该第三晶体管T3导通，该第一级联信号输出端L1跳变为低电平信号，该第二、第四晶体管T2、T4关闭，第一晶体管T5保持导通，该第二级联信号输出端V2保持低电位。
进入P5时段，该第N级移位寄存单元100的第一级联信号输入端L1的输入信号跳变为低电平信号，此时该第二级联信号输出端V2为高电平，此时该第一、第二下拉晶体管M1、M2导通，则该第一级联信号输出端V1输出信号跳变为低电平信号。
请参阅图5，图5是应用图1所示移位寄存器10的液晶显示装置1的结构示意图。该液晶显示装置1包括液晶显示面板12、数据驱动电路14与扫描驱动电路16。该液晶显示面板12包括一上基板(图未示)、一下基板(图未示)与一夹持在上基板与下基板之间的液晶层(图未示)，且在该下基板邻近液晶层一侧设置有一用来控制液晶分子扭转状况的薄膜晶体管阵列(图未示)。该扫描驱动电路14输出扫描信号以控制该液晶显示面板12的薄膜晶体管阵列的导通与截止状态，该数据驱动电路14输出数据信号控制该液晶显示面板12显示画面变化。该扫描驱动电路16利用该移位寄存器10控制扫描信号的输出时序，从而控制该液晶显示面板12的显示。该移位寄存器10可与该液晶显示装置1的薄膜晶体管阵列在同一制造工艺下形成。
相较于现有技术，前述的移位寄存器可利用第N+1级移位寄存单元输出的移位信号与该第N级移位寄存单元输出的移位信号之间的重叠时间对该N级移位寄存单元输出的移位信号进行切角操作，从而可减少馈通电压，改善画面闪烁，提高显示品质。
以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种移位寄存器，其包括多级移位寄存单元，该所述多级移位寄存单元的一第N级移位寄存单元包括：
启动单元，电连接于该多级移位寄存单元的第N-1级移位寄存单元的输出端，用于根据该第N-1级移位寄存单元输出的移位信号输出第一驱动控制信号；
上拉单元，电连接于该启动单元与该第N级移位寄存单元的输出端，用于根据该第一驱动控制信号及一第一时钟信号上拉该N级移位寄存单元的输出的移位信号；
下拉单元，电连接于该启动单元与该第N级移位寄存单元的输出端之间，用于下拉该第一驱动控制信号及该移位信号；
控制单元，电连接于该启动单元与该下拉单元之间，用于根据第N+2级移位寄存单元输出的移位信号、第一控制信号及第二控制信号控制该下拉单元的工作时间；
波形切角单元，电连接于该第N级移位寄存单元的输出端，用于利用第N+1级移位寄存单元输出的移位信号与该第N级移位寄存单元输出的移位信号之间的重叠时间对该N级移位寄存单元输出的移位信号进行切角操作。
2.如权利要求1所述的移位寄存器，其特征在于，该每一级移位寄存单元还包括第一级联信号输入端、第一级联信号输出端、第二级联信号输入端、第二级联信号输出端、第一反馈输入端及第二反馈输入端；该第N级移位寄存单元的第一级联信号输入端与该第N+1级移位寄存单元的第一级联信号输出端电连接，该第N级移位寄存单元的第一级联信号输出端与该第N-1级移位寄存单元的第一级联信号输入端电连接，该第N级移位寄存单元的第二级联信号输出端与该第N+1级移位寄存单元的第二级联信号输入端电连接，该第N级移位寄存单元的第二级联信号输入端与该第N-1级移位寄存单元的第二级联信号输入端电连接，该第N级移位寄存单元的第一反馈输入端接收该第N+1级移位寄存单元输出的移位信号，第二反馈输入端接收该第N+2级移位寄存单元输出的移位信号。
3.如权利要求2所述的移位寄存器，其特征在于，该启动单元包括第一晶体管，该第一晶体管的栅极作为启动信号输入端，该第一晶体管的栅极与源极电性连接。
4.如权利要求3所述的移位寄存器，其特征在于，该上拉单元包括第二晶体管及第一电容，该第二晶体管的栅极与该第一晶体管的漏极电连接，该第一电容连接于该第二晶体管的栅极与漏极之间，该第二晶体管的源极作为时钟信号输入端接收第一时钟信号。
5.如权利要求4所述的移位寄存器，其特征在于，该第二晶体管的栅极为该第N级移位寄存单元的第一级联信号输出端。
6.如权利要求4所述的移位寄存器，其特征在于，该下拉单元包括第一下拉晶体管、第二下拉晶体管、第三下拉晶体管及第四下拉晶体管，该第一下拉晶体管的栅极与该第二下拉晶体管的栅极电连接，该第一下拉晶体管及该第三下拉晶体管的源极与该第二晶体管的栅极电连接，该第二下拉晶体管及该第四下拉晶体管的源极与一移位信号输出端电连接，该第一、第二、第三及第四下拉晶体管的漏极接受外部电路提供的低电位信号。
7.如权利要求6所述的移位寄存器，其特征在于，该第三下拉晶体管的栅极与该第四下拉晶体管的栅极之间的节点为该第N级移位寄存单元的第二级联信号的输入端。
8.如权利要求6所述的移位寄存器，其特征在于，该控制单元包括第三～第八晶体管，该第三晶体管的栅极接收该第N+2级移位寄存单元输出的移位信号，该第三晶体管的源极与该第一晶体管的漏极电连接，该第三晶体管的的漏极接收该低电位信号，该第四晶体管的栅极与该第一晶体管的漏极电连接，该第四晶体管的漏极接收该低电位信号，该第四晶体管的源极依次是连接该第五～第八晶体管的漏极，该第四、第五、第七及第八晶体管的源极接收该低电位信号，该第六晶体管的栅极与源极电连接，该第六晶体管接收第一控制信号，该第八晶体管接收第二控制信号，该第五晶体管的栅极作为该第N级移位寄存单元的第一级联信号输入端，与该第N+1级移位寄存单元的第一级联信号输出端电连接，该第七晶体管的栅极与该第二反馈输入端连接，该第六晶体管的漏极与该第八晶体管的漏极之间的节点作为该第N级移位寄存单元的第二级联信号输出端。
9.如权利要求8所述的移位寄存器，其特征在于，该波形切角单元包括第九晶体管，该第九晶体管的栅极作为该第N级移位单元的第一反馈输入端，接收该第N+1级移位寄存单元输出的移位信号Vout(N+1)，该第九晶体管的源极与该移位信号输出端电连接，该第九晶体管的漏极接收该低电位信号。
10.一种液晶显示装置，其包括一液晶面板与至少一扫描驱动电路，该扫描驱动电路包括一移位寄存器，其特征在于：该移位寄存器是权利要求1至9中任意一项所述的移位寄存器。
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