CN102708779B - 移位寄存器及其驱动方法、栅极驱动装置与显示装置 - Google Patents
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Abstract
Description
移位寄存器及其驱动方法、栅极驱动装置与显示装置
技术领域
[0001] 本发明涉及显示技术领域,尤其涉及一种采用了 GOA(Gate Driver On Array,阵列基板行驱动)技术的移位寄存器及其驱动方法、栅极驱动装置与显示装置。
背景技术
[0002] 在TFT-1XD中，实现一巾贞画面显示的基本原理是通过source (源)驱动将每一行像素所需的信号依次从上往下输出，通过gate (栅极)驱动依次从上到下对每一像素行输入一定宽度的方波进行选通。如图1所示，现有的应用于液晶显示器栅极驱动装置的移位寄存器的电路图。
[0003] 如图1所示，现有的应用于液晶显示器栅极驱动装置的移位寄存器包括预充电单元Tl、上拉单元T3、复位单元T2和下拉单元T4。P节点(与Tl的源极连接的节点)通过电容Cl与时钟信号CLKl连接，T3的漏极与时钟信号CLK2连接，P节点通过电容C2与T3的栅极连接，Voff是零或低电位均可(如GND或VSS电源)。当前级移位寄存器的输出信号Input (η-1)为高电平时，Tl对P节点(与Tl的源极连接的节点)进行预充电；T3配合CLK2的时序使本级移位寄存器的输出信号Row (η)为高电平；当后级移位寄存器的输出信号Reset (η+1)为高电平时，Τ2对Τ3的控制端进行复位，Τ4对本级移位寄存器的输出信号Row (η)进行复位。当后级移位寄存器的输出信号Reset (η+1)为低电平时，Τ3的控制端和输出端悬空，导致本级移位寄存器的输出信号Row(n)不稳定。
[0004] 并且现今的制造方法是将gate驱动IC和source驱动IC通过COG (Chip OnGlass，将芯片固定于玻璃上)工艺黏结在玻璃面板上。小尺寸TFT-1XD，当分辨率较高时，gate驱动和source驱动输出较多，驱动IC的长度将增大，这将不利于模组驱动IC的bonding (绑定)工艺。
发明内容
[0005] 本发明实施例的主要目的在于提供一种移位寄存器及其驱动方法、栅极驱动装置及显示装置，可以通过输入信号的高低电位转换控制实现从上至下或从下至上的双向栅极驱动扫描。
[0006] 为了达到上述目的，一方面，本发明实施例提供了一种移位寄存器，包括上拉单元、预充电和复位单元、下拉单元和本级输出信号端，其中，
[0007] 所述上拉单元，包括第一薄膜晶体管和上拉电容，所述上拉电容并联于所述第一薄膜晶体管的栅极和源极之间，与所述本级输出信号端连接，用于上拉本级输出信号，使得该本级输出信号为高电平；
[0008] 所述预充电和复位单元，分别与所述第一薄膜晶体管的栅极、上级移位寄存器输出信号输入端、下级移位寄存器输出信号输入端和扫描控制信号输入端连接，用于在所述上拉单元上拉该本级输出信号之前，在扫描控制信号和上级移位寄存器输出信号的控制下对所述上拉电容进行预充电，以使得所述第一薄膜晶体管导通，并在所述上拉单元上拉本级输出信号之后，在扫描控制信号和下级移位寄存器输出信号的控制下对所述第一薄膜晶体管的栅极电位进行复位，使得所述本级输出信号为低电平；
[0009] 所述下拉单元，分别与所述第一薄膜晶体管的栅极和所述本级输出信号端连接，用于在所述预充电和复位单元对所述第一薄膜晶体管的栅极电位进行复位后，下拉所述第一薄膜晶体管的栅极的电位和该本级输出信号，使得所述上拉单元关闭并该本级输出信号为低电平。
[0010] 实施时，所述第一薄膜晶体管，漏极连接第一时钟信号输入端，源极连接所述本级输出信号端，栅极通过所述预充电和复位单元连接所述扫描信号输入端；
[0011] 所述预充电和复位单元包括第二薄膜晶体管和第三薄膜晶体管；
[0012] 所述第二薄膜晶体管，栅极与所述上级输出信号输入端连接，漏极与所述扫描控制信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；
[0013] 所述第三薄膜晶体管，栅极与所述下级输出信号输入端连接，漏极与所述第一薄膜晶体管的栅极连接，源极与所述扫描控制信号输入端连接。
[0014] 实施时，所述下拉单元包括双下拉模块和双下拉控制模块，其中，
[0015] 所述双下拉模块，分别与所述双下拉控制模块、所述本级输出信号端和所述第一薄膜晶体管的栅极连接，用于在所述双下拉控制模块的控制下，对本级输出信号和所述第一薄膜晶体管的栅极电位进行交替下拉。
[0016] 实施时，所述双下拉模块包括第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管；
[0017] 所述双下拉控制模块包括反相器，该反相器包括第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管和第十薄膜晶体管；
[0018] 所述双下拉控制模块与第一时钟信号输入端连接，所述双下拉模块与第二信号输入端连接；
[0019] 所述第四薄膜晶体管，栅极分别与所述第五薄膜晶体管的栅极、所述第六薄膜晶体管的漏极和所述第十薄膜晶体管的源极连接，源极与电源VSS连接，漏极分别与所述第一薄膜晶体管的栅极、所述第七薄膜晶体管的栅极、所述第二薄膜晶体管的源极和所述第三薄膜晶体管的漏极连接；
[0020] 所述第五薄膜晶体管，源极与电源VSS连接，漏极与所述本级输出信号端连接；
[0021] 所述第六薄膜晶体管，栅极与所述第二时钟信号输入端连接，漏极与所述本级输出信号端连接；
[0022] 所述第七薄膜晶体管，栅极与所述第一薄膜晶体管的栅极连接，源极与电源VSS连接，漏极分别与所述第九薄膜晶体管的源极和所述第十薄膜晶体管的栅极连接；
[0023] 所述第八薄膜晶体管，栅极与上拉薄膜晶体管的栅极连接，源极与电源VSS连接，漏极与所述第十薄膜晶体管的源极连接；
[0024] 所述第九薄膜晶体管，栅极和漏极与所述第一时钟信号输入端连接，源极与所述第十薄膜晶体管的栅极连接；
[0025] 所述第十薄膜晶体管，漏极与所述第一时钟信号输入端连接。
[0026] 实施时，本发明实施例所述的移位寄存器，还包括下拉和复位单元；
[0027] 该下拉和复位单元，分别与上级移位寄存器输出信号输入端和下级移位寄存器输出信号输入端连接，用于在上级移位寄存器输出信号和下级移位寄存器输出信号的控制下，对所述本级输出信号进行下拉和复位。
[0028] 实施时，该下拉和复位单元包括第十一薄膜晶体管和第十二下拉薄膜晶体管；
[0029] 所述第十一薄膜晶体管，源极与电源VSS连接，漏极与所述本级输出信号端连接，栅极与所述下级移位寄存器输出信号输入端连接；
[0030] 所述第十二薄膜晶体管，源极与电源VSS连接，漏极与所述本级输出信号端连接，栅极与所述上级移位寄存器输出信号输入端连接；
[0031] 当下级移位寄存器输出信号为高电平时，所述第十一薄膜晶体管下拉所述本级输出信号；
[0032] 当上级移位寄存器输出信号为高电平时，所述第十二薄膜晶体管下拉所述本级输出信号。
[0033] 本发明实施例还提供了一种移位寄存器的驱动方法，应用于上述的移位寄存器，所述移位寄存器的驱动方法包括以下步骤:
[0034] 预充电步骤:预充电和复位单元对上拉单元包括的上拉电容进行预充电，以使得所述上拉单元包括的第一薄膜晶体管导通；
[0035] 上拉步骤:上拉单元上拉移位寄存器的本级输出信号，使得该移位寄存器的本级输出信号为高电平；
[0036] 复位步骤:预充电和复位单元对所述第一薄膜晶体管的栅极的电位进行复位，使得所述本级输出信号为低电平；
[0037] 下拉步骤:下拉所述第一薄膜晶体管的栅极的电位和该本级输出信号，使得所述上拉单元关闭并该本级输出信号为低电平。
[0038] 本发明实施例还提供了一种栅极驱动装置，包括通过阵列成膜工艺制作在液晶显示器阵列基板上的多级上述的移位寄存器；
[0039] 除第一级移位寄存器之外，其余每个移位寄存器的上级移位寄存器输出信号输入端均和与该移位寄存器相邻的上一级移位寄存器的本级输出信号端连接；
[0040] 除最后一级移位寄存器之外，其余每个移位寄存器的下级移位寄存器输出信号输入端均和与该移位寄存器相邻的下一级移位寄存器的本级输出信号端连接；
[0041] 第一级移位寄存器的上级移位寄存器输出信号输入端和最后一级移位寄存器的下级移位寄存器输出信号输入端均接起始信号。
[0042] 实施时，当M为奇数时，第M级移位寄存器的扫描控制信号输入端和第M+1级移位寄存器的扫描控制信号输入端接STV ;当M为偶数时，第M级移位寄存器的扫描控制信号输入端和第M+1级移位寄存器的扫描控制信号输入端接STVB ；M为小于或等于所述移位寄存器的个数的正整数；
[0043] STV和STVB为双周期互补时钟信号。
[0044] 本发明实施例还提供了 一种显示装置，包括上述的栅极驱动装置。
[0045] 与现有技术相比，本发明实施例中所述的移位寄存器及其驱动方法、栅极驱动装置与显示装置，可以通过输入信号的高低电位转换控制实现从上至下或从下至上的双向栅极驱动扫描。附图说明
[0046] 图1是现有的应用于液晶显示器栅极驱动装置的移位寄存器的电路图；
[0047] 图2是本发明所述的移位寄存器的一实施例的电路图；
[0048] 图3是本发明所述的移位寄存器的另一实施例的电路图；
[0049] 图4是本发明所述的移位寄存器的又一实施例的电路图；
[0050] 图5是本发明所述的栅极驱动装置的一实施例的电路图；
[0051] 图5A是本发明所述的栅极驱动装置从上至下扫描时的各信号的时序图；
[0052] 图5B是本发明所述的栅极驱动装置从下至上扫描时的各信号的时序图。
具体实施方式
[0053] 如图2所示，本发明第一实施例所述的移位寄存器，包括上拉单元21、预充电和复位单元22、下拉单元23以及本级输出信号端OUTPUT，其中，
[0054] 所述上拉单元21，包括第一薄膜晶体管Tl和上拉电容Cl，用于上拉本级输出信号，使得该本级输出信号为高电平，以输出用于栅极驱动的高电平信号；所述第一薄膜晶体管Tl，漏极连接第一时钟信号输入端CLKIN，源极连接所述本级输出信号端OUTPUT，栅极通过所述预充电和复位单元22连接扫描信号输入端INPUT ;所述上拉电容Cl，并联于所述第一薄膜晶体管Tl的栅极和源极之间；
[0055] 所述预充电和复位单元22，分别与所述第一薄膜晶体管Tl的栅极、上级移位寄存器输出信号输入端0UTF、下级移位寄存器输出信号输入端OUTL和扫描控制信号输入端INPUT连接，用于在所述上拉单元21上拉该本级输出信号之前，在扫描控制信号和上级移位寄存器输出信号的控制下对所述上拉电容Cl进行预充电，以使得所述第一薄膜晶体管Tl导通，并在所述上拉单元21上拉本级输出信号之后，在扫描控制信号和下级移位寄存器输出信号的控制下对所述第一薄膜晶体管Tl的栅极的电位进行复位，使得所述本级输出信号为低电平；
[0056] 所述下拉单元23，分别与所述第一薄膜晶体管Tl的栅极和所述本级输出信号端OUTPUT连接，用于在所述预充电和复位单元22对所述第一薄膜晶体管Tl的栅极电位进行复位后，下拉所述第一薄膜晶体管Tl的栅极的电位和该本级输出信号，使得所述上拉单元21关闭并该本级输出信号为低电平。
[0057] 如图3所示，本发明第二实施例所述的移位寄存器包括上拉单元、预充电和复位单元、下拉单元以及本级输出信号端OUTPUT，其中，
[0058] 所述下拉单元，包括双下拉模块31和双下拉控制模块32，其中，
[0059] 所述双下拉控制模块32，用于在双时钟CLK和CLKB以及PU节点(即与所述第一薄膜晶体管Tl的栅极连接的节点)的控制下，控制所述双下拉模块31工作；
[0060] 所述双下拉模块31，分别与所述双下拉控制模块32、所述本级输出信号端OUTPUT和所述第一薄膜晶体管Tl的栅极连接，用于在所述双下拉控制模块32的控制下，对本级输出信号和所述第一薄膜晶体管Tl的栅极电位进行交替下拉；
[0061] 所述上拉单元包括第一薄膜晶体管Tl和上拉电容Cl，所述上拉电容Cl并联于所述第一薄膜晶体管Tl的栅极和源极之间；
[0062] 所述预充电和复位单元，包括第二薄膜晶体管T2和第三薄膜晶体管T3 ；[0063] 所述第二薄膜晶体管T2，栅极与上级输出信号输入端OUTF连接，漏极与扫描控制信号输入端INPUT连接，源极与所述第一薄膜晶体管Tl的栅极连接；
[0064] 所述第三薄膜晶体管T3，栅极与下级输出信号输入端OUTL连接，漏极与所述第一薄膜晶体管Tl的栅极连接，源极与所述扫描控制信号输入端INPUT连接；
[0065] 所述双下拉模块31包括第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6 ；
[0066] 所述双下拉控制模块32包括反相器，该反相器包括第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9和第十薄膜晶体管TlO ；
[0067] 所述第四薄膜晶体管T4，栅极分别与第五薄膜晶体管T5的栅极、第六薄膜晶体管T6的漏极和第十薄膜晶体管TlO的源极连接，源极与电源VSS连接，漏极分别与所述第一薄膜晶体管Tl的栅极、第七薄膜晶体管T7的栅极、第二薄膜晶体管T2的源极和所述第三薄膜晶体管T3的漏极连接；
[0068] 所述第五薄膜晶体管T5，源极与电源VSS连接，漏极与本级输出信号端OUTPUT连接；
[0069] 所述第六薄膜晶体管T6，栅极与第二时钟信号输入端CLKBIN连接，漏极与本级输出信号端OUTPUT连接；
[0070] 所述第七薄膜晶体管T7，栅极与所述第一薄膜晶体管Tl的栅极连接，源极与电源VSS连接，漏极分别与第九薄膜晶体管T9的源极和第十薄膜晶体管TlO的栅极连接；
[0071] 所述第八薄膜晶体管T8，栅极与所述第一薄膜晶体管Tl的栅极连接，源极与电源VSS连接，漏极与第十薄膜晶体管TlO的源极连接；
[0072] 所述第九薄膜晶体管T9，栅极和漏极与第一时钟信号输入端CLKIN连接，源极与第十薄膜晶体管Tio的栅极连接；
[0073] 所述第十薄膜晶体管T10，漏极与第一时钟信号输入端CLKIN连接。
[0074] 在该实施例中，进行从上至下栅极驱动扫描时，T2为预充电部分，T3为复位部分；进行从下至上栅极驱动扫描时，T3为预充电部分，T2为复位部分。预充电部分是在CLKB为高电平的半个时钟周期内，对上拉电容Cl进行预充电；复位部分是在本级移位寄存器输出栅驱动方波后，对PU节点(与Tl的栅极连接的节点)的电位进行复位。
[0075] 在该实施例中，T7、T8、T9、TlO组成反相器，可以使得H)节点(与T5的栅极连接的节点)和I3U节点(与Tl的栅极连接的节点)的电压快速转换，对低温的控制效果好。
[0076] 在该实施例中，T5、T6交替下拉本级输出信号，防止了所述移位寄存器的输出悬空;
[0077] 在该实施例中，第一时钟信号CLK由所述第一时钟信号输入端CLKIN输入；第二时钟信号CLKB由所述第二时钟信号输入端CLKBIN输入；第一时钟信号CLK和第二时钟信号CLKB是差分输入的单周期时钟信号；扫描控制信号由扫描控制信号输入端INPUT输入，该扫描控制信号可以为STV或STVB，STV和STVB为双周期互补信号且在正反向扫描时高低电位转换；所述移位寄存器的本级输出信号为液晶显示器的栅极驱动信号。
[0078] 如图4所示，本发明所述的移位寄存器的又一实施例还包括下拉和复位单元；
[0079] 该下拉和复位单元，分别与上级移位寄存器输出信号输入端OUTF和下级移位寄存器输出信号输入端OUTL连接，用于在上级移位寄存器的本级输出信号和下级移位寄存器的本级输出信号的控制下，对本级移位寄存器的输出进行下拉和复位。
[0080] 该下拉和复位单元包括第十一薄膜晶体管Tll和第十二下拉薄膜晶体管T12 ；
[0081] 所述第十一薄膜晶体管Tl I，源极与电源VSS连接，漏极与本级输出信号端OUTPUT连接，栅极与下级移位寄存器输出信号输入端OUTL连接；
[0082] 所述第十二薄膜晶体管T12，源极与电源VSS连接，漏极与本级输出信号端OUTPUT连接，栅极与上级移位寄存器输出信号输入端OUTF连接。
[0083] 当下级移位寄存器的本级输出信号为高电平时，第十一薄膜晶体管Tll下拉本级输出信号；
[0084] 当上级移位寄存器的本级输出信号为高电平时，第十二薄膜晶体管T12下拉本级输出信号。
[0085] 在该实施例中，所述下拉和复位单元可以更好的实现移位寄存器输出的下拉和复位，降低下降时间。
[0086] 本发明还提供了一种移位寄存器的驱动方法，应用于上述的移位寄存器，所述移位寄存器的驱动方法包括以下步骤:
[0087] 预充电步骤:预充电和复位单元对上拉单元包括的上拉电容进行预充电，以使得所述上拉单元包括的第一薄膜晶体管导通；
[0088] 上拉步骤:上拉单元上拉移位寄存器的本级输出信号，使得该移位寄存器的本级输出信号为高电平；
[0089] 复位步骤:预充电和复位单元对所`述第一薄膜晶体管的栅极的电位进行复位，使得所述本级输出信号为低电平；
[0090] 下拉步骤:下拉所述第一薄膜晶体管的栅极的电位和该本级输出信号，使得所述上拉单元关闭并该本级输出信号为低电平。
[0091] 本发明所述的液晶显示器栅极驱动装置的一实施例的电路图如图5所示，该实施例所述的液晶显示器栅极驱动装置，包括通过阵列成膜工艺制作在液晶显示器阵列基板上的多级上述的移位寄存器；
[0092] 除第一级移位寄存器之外，其余每个移位寄存器的上级移位寄存器输出信号输入端OUTF均和与该移位寄存器相邻的上一级移位寄存器的本级输出信号端OUTPUT连接；
[0093] 除最后一级移位寄存器之外，其余每个移位寄存器的下级移位寄存器输出信号输入端OUTL均和与该移位寄存器相邻的下一级移位寄存器的本级输出信号端OUTPUT连接；
[0094] 第一级移位寄存器的上级移位寄存器输出信号输入端OUTF和最后一级移位寄存器的下级移位寄存器输出信号输入端OUTL均接起始信号start，在本实施例中，第一级移位寄存器SR1和第二级移位寄存器SR2的扫描控制信号输入端接STV,第三级移位寄存器SR3和第二级移位寄存器SR4的扫描控制信号输入端接STVB，依此类推；即当M为奇数时，第M级移位寄存器的扫描控制信号输入端和第M+1级移位寄存器的扫描控制信号输入端接STV,当M为偶数时，第M级移位寄存器的扫描控制信号输入端和第M+1级移位寄存器的扫描控制信号输入端接STVB ；M为小于或等于所述移位寄存器的个数的正整数；STV和STVB为双周期互补时钟信号且在正反向扫描时高低电位转换。在该实施例中，所述液晶显示器栅极驱动装置根据STV/STVB、CLK/CLKB的高低电位转换实现双向扫描。
[0095] 在图5中，GL1为第一栅极驱动信号，GL2为第二栅极驱动信号，GL3为第三栅极驱动信号，GL4为第四栅极驱动信号，GLn为第η栅极驱动信号，η为正整数。
[0096] 下面根据图3所示的本发明所述的移位寄存器的一实施例的电路图、图5所示的本发明所述的双扫描液晶显示器栅极驱动装置的一实施例的电路图和图5Α所示的本发明所述的液晶显示器栅极驱动装置从上至下扫描时序图，分析本发明所述的双扫描液晶显示器栅极驱动装置的工作原理。从上至下扫描时，Τ2为预充电部分，Τ3为复位部分。
[0097] 阶段A:STV为高电平，CLK为低电平，CLKB为高电平，start为高电平；start输入至SR1的0UTF，使T2开启，STV对SR1的Tl的栅极(即PU节点)进行预充电，使得I3U节点的电压上升；双下拉控制模块使ro节点(即所述第五薄膜晶体管T5的栅极)电压为低，T4、T5均关闭，PU节点保持预充电状态，CLKB使SR1置位至低电平，T3关闭；
[0098] 阶段B:在预充电后，CLK为高电平，CLKB为低电平，start为低电平，GLl为低电平，SR1的T2、T3、T6关闭AR1的I3U节点电位升高，Tl开启，本级输出信号下拉，GL1输出高电平信号，对start信号进行了移位；同时，GL1输入至SR2的OUTF，使T2开启，STV对SR2的I3U节点进行预充电，使I3U节点电压上升。
[0099] 阶段C:SR2 WPU节点电位升高，Tl开启，本级输出信号上拉，GL2输出高电平信号，对GL1进行了移位。GL2输入至SR1的OUTL，STV为低电平，CLK为低电平，CLKB为高电平，Tl、T2关闭，T3、T6开启，所述双下拉控制模块使H)节点为低电平，SR1的PU节点和GL1置位到低电平；同时，GL2输入至SR3的0UTF，使T2开启，STVB对SR3的PU节点进行预充电，使I3U节点电压上升；
[0100] 阶段D:SR3 WPU节点电位升高，Tl开启，本级输出信号上拉，GL3输出高电平信号，对GL2进行了移位；GL3输入至SR2的OUTLJ^Sr2的I3U节点和GL2置位到低电平；同时，GL3输入至SR4的0UTF，使 T2开启，STVB对SR4的PU节点进行预充电，使I3U节点电压上升；
[0101] 阶段E:SR4 WPU节点电位升高，Tl开启，本级输出信号上拉，GL4输出高电平信号，对GL3进行了移位；GL4输入SR5的0UTL。
[0102] 如此实现了所述液晶显示器栅极驱动装置的从上至下扫描，即在STV/STVB、CLK/CLKB的高低电平控制下实现从上而下的栅驱动扫描输出。
[0103] 图5B所示是本发明所述的液晶显示器栅极驱动装置从下至上扫描时序图，相比较于图5A所示的本发明所述的液晶显示器栅极驱动装置从上至下扫描时序图，是通过将CLK和CLKB、STV和STVB进行高低电位转换实现的。本发明所述的液晶显示器栅极驱动装置从下至上扫描时，T4为预充电部分，T3为复位部分。
[0104] 本发明还提供了一种显示装置，包括上述的栅极驱动装置。
[0105] 以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。
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