CN102184697B - 移位缓存器电路 - Google Patents

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Abstract

一种移位缓存器电路包含多级移位缓存器以提供多个栅极信号，每一级移位缓存器包含输入单元与上拉单元。上拉单元用来根据系统频率与驱动控制电压以上拉栅极信号。输入单元用来根据控制信号与输入信号以输出驱动控制电压。输入单元包括具第一晶体管与第二晶体管的开关装置。第一晶体管具有一用来接收输入信号的第一端、一用来接收控制信号的栅极端、及一第二端。第二晶体管具有一电连接于第一晶体管的第二端的第一端、一电连接于第一晶体管的第一端的栅极端、及一用来输出驱动控制电压的第二端。

Description

移位缓存器电路
【技术领域】
本发明系有关于一种开关装置与应用该开关装置的移位缓存器电路，尤指一种开关装置与应用该开关装置的具低功率消耗与高驱动能力的移位缓存器电路。 
【背景技术】
液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用之一种平面显示器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理系利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多个画素单元、源极驱动器以及移位缓存器电路。源极驱动器用来提供多个数据信号至多个画素单元。移位缓存器电路包含多级移位缓存器以产生多个栅极信号馈入多个画素单元，据以控制多个数据信号的写入运作。因此，移位缓存器电路即为控制数据信号写入操作的关键性组件。 
传统液晶显示装置内设置有大量基于薄膜晶体管的开关装置，故薄膜晶体管的逆向漏电流即为液晶显示装置运作的高功率消耗主因之一，从而导致高面板操作温度，如此不但会降低显示质量，也会缩短面板使用寿命。尤其若为降低液晶显示装置的制造成本而将移位缓存器电路整合于包含画素数组的显示面板上，亦即基于GOA(Gate-driver On Array)架构将移位缓存器电路的多级移位缓存器配合多个栅极线而依序设置于显示面板的相当狭长的边框区域，则低信号传输能力更会显著降低面板显示质量。 
【发明内容】
依据本发明的实施例，其揭露一种移位缓存器电路，用以提供多个栅极信号至多个栅极线。此种移位缓存器电路包含多级移位缓存器，所述级移位缓存器的第N级移位缓存器包含上拉单元与输入单元。电连接于第N栅极线的上拉单元用来根据系统频率与驱动控制电压以上拉第N栅极信号，其中第N栅极线系用以传输第N栅极信号。电连接于上拉单元的输入单元用来根据控制信号与输入信号以输出驱动控制电压。输入单元包含第一晶体管与第二晶体管。第一晶体管具有一用来接收输入信号的第一端、一用来接收控制信号的栅极端、及一第二端。第二晶体管具有一电连接于第一晶体管的第二端的第一端、一电连接于第一晶体管的第一端的栅极端、及一用来输出驱动控制电压的第二端。 
依据本发明的实施例，另揭露一种移位缓存器电路，用以提供多个栅极信号至多个栅极线。此种移位缓存器电路包含多级移位缓存器，所述级移位缓存器的第N级移位缓存器包含上拉单元、输入单元、及下拉单元。电连接于第N栅极线的上拉单元用来根据系统频率与驱动控制电压以上拉第N栅极信号，其中第N栅极线系用以传输第N栅极信号。电连接于上拉单元的输入单元用来根据第一输入信号以输出驱动控制电压。电连接于输入单元的下拉单元用来根据控制信号与第二输入信号以下拉驱动控制电压。下拉单元包含第一晶体管、第二晶体管与第三晶体管。第一晶体管具有一电连接于输入单元的第一端、一用来接收控制信号的栅极端、及一第二端。第二晶体管具有一电连接于第一晶体管的第二端的第一端、一用来接收第二输入信号的栅极端、及一用来接收电源电压的第二端。第三晶体管具有一电连接于第一晶体管的第一端的第一端、一电连接于第二晶体管的栅极端的栅极端、及一电连接于第一晶体管的第二端的第二端。 
本发明另揭露一种开关装置，用以控制第一节点与第二节点间的连接/断开状态。此种开关装置包含第一晶体管、第二晶体管、及第三晶体管。第一晶体管包含一电连接于第一节点的第一端、一用来接收第一控制信号的栅 极端、及一第二端。第二晶体管包含一电连接于第一晶体管的第二端的第一端、一用来接收第二控制信号的栅极端、及一电连接于第二节点的第二端。第三晶体管包含一电连接于第一晶体管的第一端的第一端、一电连接于第二晶体管的栅极端的栅极端、及一电连接于第一晶体管的第二端的第二端。 
【附图说明】
图1为本发明第一实施例的移位缓存器电路的示意图。 
图2为图1所示的移位缓存器电路执行栅极信号前向扫描运作的相关信号波形示意图，其中横轴为时间轴。 
图3为本发明第二实施例的移位缓存器电路的示意图。 
图4为本发明第三实施例的移位缓存器电路的示意图。 
图5为本发明第四实施例的移位缓存器电路的示意图。 
图6为本发明第五实施例的移位缓存器电路的示意图。 
【主要组件符号说明】 
100、200、300、400、  移位缓存器电路 
500 
111、211、311、411、  第(N-2)级移位缓存器 
511 
112、212、312、412、  第(N-1)级移位缓存器 
512 
113、213、313、413、  第N级移位缓存器 
513 
114、214、314、414、  第(N+1)级移位缓存器 
514 
115、215、315、415、  第(N+2)级移位缓存器 
515 
120、420    第一输入单元 
121、221、321、436、  第一晶体管 
536 
122、222、322、437、  第二晶体管 
537 
123、223、438、538    第三晶体管 
125、425    第二输入单元 
126、446    第四晶体管 
127、447    第五晶体管 
128、448    第六晶体管 
130、230、330、430、  上拉单元 
530 
131、231、331、431、  第九晶体管 
531 
135、235、335、435、  第一下拉单元 
535 
136、236、336、421、  第七晶体管 
521 
140、240、340、440、  第二下拉单元 
540 
145、445    第三下拉单元 
146、426    第八晶体管 
220、320、520    输入单元 
CK1    第一系统频率 
CK2    第二系统频率 
CK3    第三系统频率 
CK4    第四系统频率 
GLn-2、GLn-1、GLn、  栅极线 
GLn+1、GLn+2 
Sctr1    第一控制信号 
Sctr2    第二控制信号 
SGn-4、SGn-3、SGn-2、栅极信号 
SGn-1、SGn、SGn+1、 
SGn+2、SGn+3、SGn+4 
Vh1    第一高电压 
Vh2    第二高电压 
VQn    驱动控制电压 
Vss    电源电压 
【具体实施方式】
下文依本发明开关装置与应用该开关装置的移位缓存器电路，特举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。 
图1为本发明第一实施例的移位缓存器电路的示意图。如图1所示，基于双向扫描机制的移位缓存器电路100包含多级移位缓存器，为方便说明，移位缓存器电路100只显示第(N-2)级移位缓存器111、第(N-1)级移位缓存器112、第N级移位缓存器113、第(N+1)级移位缓存器114以及第(N+2)级移位缓存器115，其中只有第N级移位缓存器113显示内部功能单元架构，其余级移位缓存器系类同于第N级移位缓存器113，不另赘述。在移位缓存器电路100的运作中，第N级移位缓存器113用来根据第(N-1)级移位缓存器112产生的栅极信号SGn-1、第(N+1)级移位缓存器114产生的栅极信号SGn+1、第(N-2)级移位缓存器111产生的栅极信号SGn-2、第(N+2)级移位缓存器115产生的栅极信号SGn+2、及第一系统频率CK1以产生栅极信号SGn，其余级移位缓存器可同理类推。请注意，图1所示的第一系统频率CK1、第 二系统频率CK2、第三系统频率CK3、及第四系统频率CK4可具有周期性依序错开的脉波。 
第N级移位缓存器113包含第一输入单元120、第二输入单元125、上拉单元130、第一下拉单元135、第二下拉单元140、以及第三下拉单元145。第一输入单元120电连接于第(N-1)级移位缓存器112以接收栅极信号SGn-1，其用来根据栅极信号SGn-1与第一控制信号Sctr1以输出驱动控制电压VQn。第二输入单元125电连接于第(N+1)级移位缓存器114以接收栅极信号SGn+1，其用来根据栅极信号SGn+1与反相于第一控制信号Sctr1的第二控制信号Sctr2以输出驱动控制电压VQn。 
电连接于第一输入单元120、第二输入单元125与栅极线GLn的上拉单元130用来根据驱动控制电压VQn与第一系统频率CK1以上拉栅极信号SGn，其中栅极线GLn系用以传输栅极信号SGn。第一下拉单元135电连接于第一输入单元120与第二输入单元125，并电连接于第(N+2)级移位缓存器115以接收栅极信号SGn+2。第一下拉单元135用来根据栅极信号SGn+2以下拉驱动控制电压VQn。电连接于第一输入单元120、第二输入单元125与栅极线GLn的第二下拉单元140用来根据驱动控制电压VQn以下拉栅极信号SGn。第三下拉单元145电连接于第一输入单元120与第二输入单元125，并电连接于第(N-2)级移位缓存器111以接收栅极信号SGn-2。第三下拉单元145用来根据栅极信号SGn-2以下拉驱动控制电压VQn。 
在图1的实施例中，第一输入单元120包含第一晶体管121、第二晶体管122与第三晶体管123，第二输入单元125包含第四晶体管126、第五晶体管127与第六晶体管128，第一下拉单元135包含第七晶体管136，第三下拉单元145包含第八晶体管146，上拉单元130包含第九晶体管131。请注意，上述或以下所述的每一晶体管可为薄膜晶体管(Thin Film Transistor)或场效晶体管(Field Effect Transistor)。 
第一晶体管121包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器112以接收栅极信号SGn-1，栅极端用来接收第一控制信 号Sctr1。第二晶体管122包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管121的第二端，栅极端电连接于第一晶体管121的第一端，第二端用来输出驱动控制电压VQn。第三晶体管123包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管121的第一端，栅极端电连接于第二晶体管122的栅极端，第二端电连接于第一晶体管121的第二端。基本上，第一晶体管121、第二晶体管122与第三晶体管123系组合为第一开关装置，用来根据栅极信号SGn-1及第一控制信号Sctr1以控制第一晶体管121的第一端与第二晶体管122的第二端间的连接/断开状态，当第一开关装置导通时，由于第一晶体管121的导通通道系并联于第三晶体管123的导通通道，故可降低第一开关装置的导通电阻以降低第一开关装置的导通压降，从而提高其驱动能力，当第一开关装置截止时，仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。 
第四晶体管126包含第一端、第二端与栅极端，其中第一端电连接于第(N+1)级移位缓存器114以接收栅极信号SGn+1，栅极端用来接收第二控制信号Sctr2。第五晶体管127包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管126的第二端，栅极端电连接于第四晶体管126的第一端，第二端用来输出驱动控制电压VQn。第六晶体管128包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管126的第一端，栅极端电连接于第五晶体管127的栅极端，第二端电连接于第四晶体管126的第二端。基本上，第四晶体管126、第五晶体管127与第六晶体管128系组合为第二开关装置，用来根据栅极信号SGn+1及第二控制信号Sctr2以控制第四晶体管126的第一端与第五晶体管127的第二端间的连接/断开状态，同理，第二开关装置的运作不但具高驱动能力亦可降低功率消耗。 
第七晶体管136包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管122的第二端与第五晶体管127的第二端，栅极端电连接于第(N+2)级移位缓存器115以接收栅极信号SGn+2，第二端用来接收电源电压Vss。第八晶体管146包含第一端、第二端与栅极端，其中第一端电连接于第二晶 体管122的第二端与第五晶体管127的第二端，栅极端电连接于第(N-2)级移位缓存器111以接收栅极信号SGn-2，第二端用来接收电源电压Vss。第九晶体管131包含第一端、第二端与栅极端，其中第一端用来接收第一系统频率CK1，栅极端电连接于第二晶体管122的第二端与第五晶体管127的第二端，第二端电连接于栅极线GLn。 
图2为图1所示的移位缓存器电路执行栅极信号前向扫描运作的相关信号波形示意图，其中横轴为时间轴。在图2中，由上往下的信号分别为第一系统频率CK1、第二系统频率CK2、第三系统频率CK3、第四系统频率CK4、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、栅极信号SGn+2、第一控制信号Sctr1、以及第二控制信号Sctr2。如图2所示，于移位缓存器电路100执行栅极信号前向扫描运作中，第一控制信号Sctr1具有可导通第一晶体管121的第一电压准位，而第二控制信号Sctr2具有可截止第四晶体管126的第二电压准位。 
于时段T1内，栅极信号SGn-1的高准位电压可导通第二晶体管122与第三晶体管123，并配合已导通的第一晶体管121将驱动控制电压VQn快速上拉至第一高电压Vh1。于时段T2内，第一系统频率CK1的电压升缘可通过第九晶体管131的组件电容耦合作用将驱动控制电压VQn上拉至第二高电压Vh2，从而导通第九晶体管131以将栅极信号SGn上拉至高准位电压。请注意，第二高电压Vh2约为系统频率的高准位电压的二倍。于时段T3内，第一系统频率CK1的电压降缘可通过第九晶体管131的组件电容耦合作用将驱动控制电压VQn下拉至约为第一高电压Vh1，或者栅极信号SGn+1的高准位电压可导通第五晶体管127与第六晶体管128以使第二输入单元125输出约为第一高电压Vh1的驱动控制电压VQn，此时驱动控制电压VQn仍可导通第九晶体管131，故栅极信号SGn即随第一系统频率CK1而下降至低准位电压。于时段T4内，栅极信号SGn+2的高准位电压可导通第七晶体管136以下拉驱动控制电压VQn至电源电压Vss。 
由上述可知，当第一晶体管121、第二晶体管122与第三晶体管123所 组合的第一开关装置于时段T1内导通时，第一晶体管121的导通通道系并联于第三晶体管123的导通通道以降低第一开关装置的导通电阻，从而降低第一开关装置的导通压降，故可将驱动控制电压VQn快速上拉至比习知技术更高的第一高电压Vh1。当第一开关装置于时段T2、T3内截止时，虽然第一开关装置的二端间承受第二高电压Vh2或第一高电压Vh1的压差，但仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。至于移位缓存器电路100执行栅极信号逆向扫描运作的工作原理可根据上述栅极信号前向扫描运作而同理类推，不再赘述。 
图3为本发明第二实施例的移位缓存器电路的示意图。如图3所示，基于单向扫描机制的移位缓存器电路200包含多级移位缓存器，为方便说明，移位缓存器电路200只显示第(N-2)级移位缓存器211、第(N-1)级移位缓存器212、第N级移位缓存器213、第(N+1)级移位缓存器214以及第(N+2)级移位缓存器215，其中只有第N级移位缓存器213显示内部功能单元架构，其余级移位缓存器系类同于第N级移位缓存器213，不另赘述。在移位缓存器电路200的运作中，第N级移位缓存器213用来根据第(N-1)级移位缓存器212产生的栅极信号SGn-1与驱动控制电压VQn-1、第(N+1)级移位缓存器214产生的栅极信号SGn+1、及第一系统频率CK1以产生栅极信号SGn与驱动控制电压VQn，其余级移位缓存器可同理类推。请注意，图3所示的第二系统频率CK2系反相于第一系统频率CK1。 
第N级移位缓存器213包含输入单元220、上拉单元230、第一下拉单元235、以及第二下拉单元240。输入单元220电连接于第(N-1)级移位缓存器212以接收栅极信号SGn-1与驱动控制电压VQn-1，其用来根据栅极信号SGn-1与驱动控制电压VQn-1以输出驱动控制电压VQn。电连接于输入单元220与栅极线GLn的上拉单元230用来根据驱动控制电压VQn与第一系统频率CK1以上拉栅极信号SGn，其中栅极线GLn系用以传输栅极信号SGn。第一下拉单元235电连接于输入单元220，并电连接于第(N+1)级移位缓存器214以接收栅极信号SGn+1。第一下拉单元235用来根据栅极信号SGn+1以 下拉驱动控制电压VQn。电连接于输入单元220与栅极线GLn的第二下拉单元240用来根据驱动控制电压VQn以下拉栅极信号SGn。在图3的实施例中，输入单元220包含第一晶体管221、第二晶体管222与第三晶体管223，第一下拉单元235包含第七晶体管236，上拉单元230包含第九晶体管231。 
第一晶体管221包含第一端、第二端与栅极端，其中第一端电连接于第(N-1)级移位缓存器212以接收栅极信号SGn-1，栅极端电连接于第(N-1)级移位缓存器212以接收驱动控制电压VQn-1。在另一实施例中，第一晶体管221的栅极端电连接于第(N-1)级移位缓存器212以接收栅极信号SGn-1。第二晶体管222包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管221的第二端，栅极端电连接于第一晶体管221的第一端，第二端用来输出驱动控制电压VQn。第三晶体管223包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管221的第一端，栅极端电连接于第二晶体管222的栅极端，第二端电连接于第一晶体管221的第二端。基本上，第一晶体管221、第二晶体管222与第三晶体管223系组合为一开关装置，用来根据栅极信号SGn-1及驱动控制电压VQn-1以控制第一晶体管221的第一端与第二晶体管222的第二端间的连接/断开状态，当该开关装置导通时，由于第一晶体管221的导通通道系并联于第三晶体管223的导通通道，故可降低该开关装置的导通电阻以降低该开关装置的导通压降，从而提高其驱动能力，当该开关装置截止时，仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。此外，当栅极信号SGn-1具高准位电压以导通第二晶体管222与第三晶体管223时，驱动控制电压VQn-1约为系统频率的高准位电压的二倍，故可显著降低第一晶体管221的导通电阻以进一步降低该开关装置的导通压降，据以进一步提高其驱动能力。 
第七晶体管236包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管222的第二端，栅极端电连接于第(N+1)级移位缓存器214以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第九晶体管231包含第一端、第二端与栅极端，其中第一端用来接收第一系统频率CK1，栅极端电连 接于第二晶体管222的第二端，第二端电连接于栅极线GLn。移位缓存器电路200执行栅极信号扫描运作的工作原理，可根据上述移位缓存器电路100执行栅极信号前向扫描运作的工作原理而同理类推，不再赘述。 
图4为本发明第三实施例的移位缓存器电路的示意图。如图4所示，基于单向扫描机制的移位缓存器电路300包含多级移位缓存器，为方便说明，移位缓存器电路300只显示第(N-2)级移位缓存器311、第(N-1)级移位缓存器312、第N级移位缓存器313、第(N+1)级移位缓存器314以及第(N+2)级移位缓存器315，其中只有第N级移位缓存器313显示内部功能单元架构，其余级移位缓存器系类同于第N级移位缓存器313，不另赘述。在移位缓存器电路300的运作中，第N级移位缓存器313用来根据第(N-1)级移位缓存器312产生的栅极信号SGn-1与驱动控制电压VQn-1、第(N+1)级移位缓存器314产生的栅极信号SGn+1、及第一系统频率CK1以产生栅极信号SGn与驱动控制电压VQn，其余级移位缓存器可同理类推。请注意，图4所示的第二系统频率CK2系反相于第一系统频率CK1。 
第N级移位缓存器313包含输入单元320、上拉单元330、第一下拉单元335、以及第二下拉单元340。输入单元320电连接于第(N-1)级移位缓存器312以接收栅极信号SGn-1与驱动控制电压VQn-1，其用来根据栅极信号SGn-1与驱动控制电压VQn-1以输出驱动控制电压VQn。电连接于输入单元320与栅极线GLn的上拉单元330用来根据驱动控制电压VQn与第一系统频率CK1以上拉栅极信号SGn，其中栅极线GLn系用以传输栅极信号SGn。第一下拉单元335电连接于输入单元320，并电连接于第(N+1)级移位缓存器314以接收栅极信号SGn+1。第一下拉单元335用来根据栅极信号SGn+1以下拉驱动控制电压VQn。电连接于输入单元320与栅极线GLn的第二下拉单元340用来根据驱动控制电压VQn以下拉栅极信号SGn。在图4的实施例中，输入单元320包含第一晶体管321与第二晶体管322，第一下拉单元335包含第七晶体管336，上拉单元330包含第九晶体管331。 
第一晶体管321包含第一端、第二端与栅极端，其中第一端电连接于第 (N-1)级移位缓存器312以接收栅极信号SGn-1，栅极端电连接于第(N-1)级移位缓存器312以接收驱动控制电压VQn-1。在另一实施例中，第一晶体管321的栅极端电连接于第(N-1)级移位缓存器312以接收栅极信号SGn-1。第二晶体管322包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管321的第二端，栅极端电连接于第一晶体管321的第一端，第二端用来输出驱动控制电压VQn。基本上，第一晶体管321与第二晶体管322系组合为一开关装置，用来根据栅极信号SGn-1及驱动控制电压VQn-1以控制第一晶体管321的第一端与第二晶体管322的第二端间的连接/断开状态，当该开关装置导通时，栅极信号SGn-1具高准位电压以导通第二晶体管322，驱动控制电压VQn-1约为系统频率的高准位电压的二倍以导通第一晶体管321，亦即可显著降低第一晶体管321的通道电阻以降低该开关装置的导通压降，从而提高其驱动能力，当该开关装置截止时，仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。 
第七晶体管336包含第一端、第二端与栅极端，其中第一端电连接于第二晶体管322的第二端，栅极端电连接于第(N+1)级移位缓存器314以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第九晶体管331包含第一端、第二端与栅极端，其中第一端用来接收第一系统频率CK1，栅极端电连接于第二晶体管322的第二端，第二端电连接于栅极线GLn。移位缓存器电路300执行栅极信号扫描运作的工作原理，可根据上述移位缓存器电路100执行栅极信号前向扫描运作的工作原理而同理类推，不再赘述。 
图5为本发明第四实施例的移位缓存器电路的示意图。如图5所示，基于双向扫描机制的移位缓存器电路400包含多级移位缓存器，为方便说明，移位缓存器电路400只显示第(N-2)级移位缓存器411、第(N-1)级移位缓存器412、第N级移位缓存器413、第(N+1)级移位缓存器414以及第(N+2)级移位缓存器415，其中只有第N级移位缓存器413显示内部功能单元架构，其余级移位缓存器系类同于第N级移位缓存器413，不另赘述。在移位缓存器电路400的运作中，第N级移位缓存器413用来根据第(N-1)级移位缓存 器412产生的栅极信号SGn-1、第(N+1)级移位缓存器414产生的栅极信号SGn+1、第(N-2)级移位缓存器411产生的栅极信号SGn-2、第(N+2)级移位缓存器415产生的栅极信号SGn+2、及第一系统频率CK1以产生栅极信号SGn，其余级移位缓存器可同理类推。请注意，图5所示的第一系统频率CK1、第二系统频率CK2、第三系统频率CK3、及第四系统频率CK4可具有周期性依序错开的脉波。 
第N级移位缓存器413包含第一输入单元420、第二输入单元425、上拉单元430、第一下拉单元435、第二下拉单元440、以及第三下拉单元445。第一输入单元420电连接于第(N-1)级移位缓存器412以接收栅极信号SGn-1，其用来根据栅极信号SGn-1以输出驱动控制电压VQn。第二输入单元425电连接于第(N+1)级移位缓存器414以接收栅极信号SGn+1，其用来根据栅极信号SGn+1以输出驱动控制电压VQn。 
电连接于第一输入单元420、第二输入单元425与栅极线GLn的上拉单元430用来根据驱动控制电压VQn与第一系统频率CK1以上拉栅极信号SGn，其中栅极线GLn系用以传输栅极信号SGn。第一下拉单元435电连接于第一输入单元420与第二输入单元425，并电连接于第(N+2)级移位缓存器415以接收栅极信号SGn+2。第一下拉单元435用来根据栅极信号SGn+2与第一控制信号Sctr1以下拉驱动控制电压VQn。电连接于第一输入单元420、第二输入单元425与栅极线GLn的第二下拉单元440用来根据驱动控制电压VQn以下拉栅极信号SGn。第三下拉单元445电连接于第一输入单元420与第二输入单元425，并电连接于第(N-2)级移位缓存器411以接收栅极信号SGn-2。第三下拉单元445用来根据栅极信号SGn-2与反相于第一控制信号Sctr1的第二控制信号Sctr2以下拉驱动控制电压VQn。 
在图5的实施例中，第一下拉单元435包含第一晶体管436、第二晶体管437与第三晶体管438，第三下拉单元445包含第四晶体管446、第五晶体管447与第六晶体管448，第一输入单元420包含第七晶体管421，第二输入单元425包含第八晶体管426，上拉单元430包含第九晶体管431。第 七晶体管421包含第一端、第二端与栅极端，其中第一端与栅极端电连接于第(N-1)级移位缓存器412以接收栅极信号SGn-1，第二端用来输出驱动控制电压VQn。第八晶体管426包含第一端、第二端与栅极端，其中第一端与栅极端电连接于第(N+1)级移位缓存器414以接收栅极信号SGn+1，第二端用来输出驱动控制电压VQn。第九晶体管431包含第一端、第二端与栅极端，其中第一端用来接收第一系统频率CK1，栅极端电连接于第七晶体管421的第二端与第八晶体管426的第二端，第二端电连接于栅极线GLn。 
第一晶体管436包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管421的第二端与第八晶体管426的第二端，栅极端用来接收第一控制信号Sctr1。第二晶体管437包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管436的第二端，栅极端电连接于第(N+2)级移位缓存器415以接收栅极信号SGn+2，第二端用来接收电源电压Vss。第三晶体管438包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管436的第一端，栅极端电连接于第二晶体管437的栅极端，第二端电连接于第一晶体管436的第二端。基本上，第一晶体管436、第二晶体管437与第三晶体管438系组合为第一开关装置，用来根据栅极信号SGn+2及第一控制信号Sctr1以控制第一晶体管436的第一端与第二晶体管437的第二端间的连接/断开状态，当第一开关装置导通时，由于第一晶体管436的导通通道系并联于第三晶体管438的导通通道，故可降低第一开关装置的导通电阻以降低第一开关装置的导通压降，从而提高其驱动能力，亦即可快速将驱动控制电压VQn下拉至电源电压Vss，当第一开关装置截止时，仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。 
第四晶体管446包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管421的第二端与第八晶体管426的第二端，栅极端用来接收第二控制信号Sctr2。第五晶体管447包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管446的第二端，栅极端电连接于第(N-2)级移位缓存器411以接收栅极信号SGn-2，第二端用来接收电源电压Vss。第六晶体管448 包含第一端、第二端与栅极端，其中第一端电连接于第四晶体管446的第一端，栅极端电连接于第五晶体管447的栅极端，第二端电连接于第四晶体管446的第二端。基本上，第四晶体管446、第五晶体管447与第六晶体管448系组合为第二开关装置，用来根据栅极信号SGn-2及第二控制信号Sctr2以控制第四晶体管446的第一端与第五晶体管447的第二端间的连接/断开状态，同理，第二开关装置的运作不但具高驱动能力亦可降低功率消耗。 
在移位缓存器电路400执行栅极信号前向扫描的运作过程中，驱动控制电压VQn的下拉运作系通过第一下拉单元435的第一开关装置以快速将驱动控制电压VQn下拉至电源电压Vss，而当第一开关装置截止时，仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。在移位缓存器电路400执行栅极信号逆向扫描的运作过程中，驱动控制电压VQn的下拉运作系通过第三下拉单元445的第二开关装置以快速将驱动控制电压VQn下拉至电源电压Vss，而当第二开关装置截止时，仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。至于移位缓存器电路400执行栅极信号扫描运作的其余工作原理，可根据上述移位缓存器电路100执行栅极信号前向扫描运作的工作原理而同理类推，不再赘述。 
图6为本发明第五实施例的移位缓存器电路的示意图。如图6所示，基于单向扫描机制的移位缓存器电路500包含多级移位缓存器，为方便说明，移位缓存器电路500只显示第(N-2)级移位缓存器511、第(N-1)级移位缓存器512、第N级移位缓存器513、第(N+1)级移位缓存器514以及第(N+2)级移位缓存器515，其中只有第N级移位缓存器513显示内部功能单元架构，其余级移位缓存器系类同于第N级移位缓存器513，不另赘述。在移位缓存器电路500的运作中，第N级移位缓存器513用来根据第(N-1)级移位缓存器512产生的栅极信号SGn-1、第(N+1)级移位缓存器514产生的栅极信号SGn+1、及第一系统频率CK1以产生栅极信号SGn，其余级移位缓存器可同理类推。请注意，图6所示的第二系统频率CK2系反相于第一系统频率CK1。 
第N级移位缓存器513包含输入单元520、上拉单元530、第一下拉单 元535、以及第二下拉单元540。输入单元520电连接于第(N-1)级移位缓存器512以接收栅极信号SGn-1，其用来根据栅极信号SGn-1以输出驱动控制电压VQn。电连接于输入单元520与栅极线GLn的上拉单元530用来根据驱动控制电压VQn与第一系统频率CK1以上拉栅极信号SGn，其中栅极线GLn系用以传输栅极信号SGn。第一下拉单元535电连接于输入单元520，并电连接于第(N+1)级移位缓存器514以接收栅极信号SGn+1。第一下拉单元535用来根据栅极信号SGn+1以下拉驱动控制电压VQn。电连接于输入单元520与栅极线GLn的第二下拉单元540用来根据驱动控制电压VQn以下拉栅极信号SGn。在图6的实施例中，第一下拉单元535包含第一晶体管536、第二晶体管537与第三晶体管538，输入单元520包含第七晶体管521，上拉单元530包含第九晶体管531。第七晶体管521包含第一端、第二端与栅极端，其中第一端与栅极端电连接于第(N-1)级移位缓存器512以接收栅极信号SGn-1，第二端用来输出驱动控制电压VQn。第九晶体管531包含第一端、第二端与栅极端，其中第一端用来接收第一系统频率CK1，栅极端电连接于第七晶体管521的第二端，第二端电连接于栅极线GLn。 
第一晶体管536包含第一端、第二端与栅极端，其中第一端电连接于第七晶体管521的第二端，栅极端电连接于第(N+1)级移位缓存器514以接收栅极信号SGn+1。第二晶体管537包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管536的第二端，栅极端电连接于第(N+1)级移位缓存器514以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第三晶体管538包含第一端、第二端与栅极端，其中第一端电连接于第一晶体管536的第一端，栅极端电连接于第二晶体管537的栅极端，第二端电连接于第一晶体管536的第二端。基本上，第一晶体管536、第二晶体管537与第三晶体管538系组合为一开关装置，用来根据栅极信号SGn+1以控制第一晶体管536的第一端与第二晶体管537的第二端间的连接/断开状态，当该开关装置导通时，由于第一晶体管536的导通通道系并联于第三晶体管538的导通通道，故可降低该开关装置的导通电阻以降低该开关装置的导通压降，从而提高其 驱动能力，亦即可快速将驱动控制电压VQn下拉至电源电压Vss，当该开关装置截止时，仍可利用双晶体管抑制逆向漏电流的特性以降低功率消耗。移位缓存器电路500执行栅极信号扫描运作的其余工作原理，可根据上述移位缓存器电路100执行栅极信号前向扫描运作的工作原理而同理类推，不再赘述。 
请注意，图5所示第一下拉单元435与第三下拉单元445的开关装置的电路结构亦可应用于图1的第一下拉单元135与第三下拉单元145，而图6所示第一下拉单元535的开关装置的电路结构则可应用于图3的第一下拉单元235与图4的第一下拉单元335。 
综上所述，在本发明移位缓存器电路的输入单元或下拉单元的电路中，所使用的开关装置不论是基于双晶体管结构或基于三晶体管结构，均可于导通时提供高驱动能力，并可于截止时抑制逆向漏电流，故不但可提高面板显示质量，也可降低功率消耗。此外，若为降低制造成本而将移位缓存器电路整合于包含画素数组的显示面板上，亦即基于GOA架构，则上述低功率消耗与高驱动能力不但可使显示面板保持在低操作温度以延长面板使用寿命，亦可提高信号传输能力以进一步提升显示质量。 
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。 

Claims (13)

1.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第N级移位缓存器包含：
一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元用来根据一系统频率与一第N驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；以及
一第一输入单元，电连接于该上拉单元，该第一输入单元用来根据一第一控制信号与一第一输入信号以输出该第N驱动控制电压，该第一输入单元包含：
一第一晶体管，包含一用来接收该第一输入信号的第一端、一用来接收该第一控制信号的栅极端、及一第二端；以及
一第二晶体管，包含一电连接于该第一晶体管的第二端的第一端、一电连接于该第一晶体管的第一端的栅极端、及一用来输出该第N驱动控制电压的第二端；
一第三晶体管，包含一电连接于该第一晶体管的第一端的第一端、一电连接于该第二晶体管的栅极端的栅极端、及一电连接于该第一晶体管的第二端的第二端；
一第二输入单元，电连接于该上拉单元，该第二输入单元用来根据一第二输入信号与一反相于该第一控制信号的第二控制信号以输出该N驱动控制电压，该第二输入单元包含：
一第四晶体管，包含一用来接收该第二输入信号的第一端、一用来接收该第二控制信号的栅极端、及一第二端；
一第五晶体管，包含一电连接于该第四晶体管的第二端的第一端、一电连接于该第四晶体管的第一端的栅极端、及一用来输出该第N驱动控制电压的第二端；以及
一第六晶体管，包含一电连接于该第四晶体管的第一端的第一端、一电连接于该第五晶体管的栅极端的栅极端、及一电连接于该第四晶体管的第二端的第二端。
2.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第N级移位缓存器包含：
一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元用来根据一系统频率与一第N驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；以及
一第一输入单元，电连接于该上拉单元，该第一输入单元用来根据一第一控制信号与一第一输入信号以输出该第N驱动控制电压，该第一输入单元包含：
一第一晶体管，包含一用来接收该第一输入信号的第一端、一用来接收该第一控制信号的栅极端、及一第二端；以及
一第二晶体管，包含一电连接于该第一晶体管的第二端的第一端、一电连接于该第一晶体管的第一端的栅极端、及一用来输出该第N驱动控制电压的第二端；
一第三晶体管，包含一电连接于该第一晶体管的第一端的第一端、一电连接于该第二晶体管的栅极端的栅极端、及一电连接于该第一晶体管的第二端的第二端；
其中，该第一晶体管的第一端电连接于所述多级移位缓存器的一第(N-1)级移位缓存器以接收所述栅极信号的一第(N-1)栅极信号，该第一晶体管的栅极端电连接于该第(N-1)级移位缓存器以接收一第(N-1)驱动控制电压。
3.根据权利要求1所述的移位缓存器电路，其特征在于，该第一晶体管的第一端电连接于所述多级移位缓存器的一第(N-1)级移位缓存器以接收所述栅极信号的一第(N-1)栅极信号，该第四晶体管的第一端电连接于所述多级移位缓存器的一第(N+1)级移位缓存器以接收所述栅极信号的一第(N+1)栅极信号。
4.根据权利要求1所述的移位缓存器电路，其特征在于，还包含：
一第一下拉单元，电连接于该第一输入单元与该第二输入单元，该第一下拉单元用来根据一第三输入信号以下拉该第N驱动控制电压；
一第二下拉单元，电连接于该第一输入单元、该第二输入单元与该第N栅极线，该第二下拉单元用来根据该第N驱动控制电压以下拉该第N栅极信号；以及
一第三下拉单元，电连接于该第一输入单元与该第二输入单元，该第三下拉单元用来根据一第四输入信号以下拉该第N驱动控制电压。
5.根据权利要求4所述的移位缓存器电路，其特征在于：
该第一晶体管的第一端电连接于所述多级移位缓存器的一第(N-1)级移位缓存器以接收所述栅极信号的一第(N-1)栅极信号；
该第四晶体管的第一端电连接于所述多级移位缓存器的一第(N+1)级移位缓存器以接收所述栅极信号的一第(N+1)栅极信号；
该第一下拉单元包含一第七晶体管，该第七晶体管包含一电连接于该第一输入单元与该第二输入单元的第一端、一电连接于所述多级移位缓存器的一第(N+2)级移位缓存器以接收所述栅极信号的一第(N+2)栅极信号的栅极端、及一用来接收一电源电压的第二端；
该第三下拉单元包含一第八晶体管，该第八晶体管包含一电连接于该第一输入单元与该第二输入单元的第一端、一电连接于所述多级移位缓存器的一第(N-2)级移位缓存器以接收所述栅极信号的一第(N-2)栅极信号的栅极端、及一用来接收该电源电压的第二端；以及
该上拉单元包含一第九晶体管，该第九晶体管包含一用来接收该系统频率的第一端、一电连接于该第N栅极线的第二端、及一用来接收该第N驱动控制电压的栅极端。
6.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第N级移位缓存器包含：
一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元用来根据一系统频率与一第N驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；以及
一第一输入单元，电连接于该上拉单元，该第一输入单元用来根据一第一控制信号与一第一输入信号以输出该第N驱动控制电压，该第一输入单元包含：
一第一晶体管，包含一用来接收该第一输入信号的第一端、一用来接收该第一控制信号的栅极端、及一第二端；以及
一第二晶体管，包含一电连接于该第一晶体管的第二端的第一端、一电连接于该第一晶体管的第一端的栅极端、及一用来输出该第N驱动控制电压的第二端；
一第三晶体管，包含一电连接于该第一晶体管的第一端的第一端、一电连接于该第二晶体管的栅极端的栅极端、及一电连接于该第一晶体管的第二端的第二端；
其中，还包含：
一第一下拉单元，电连接于该第一输入单元，该第一下拉单元用来根据所述多级移位缓存器的一第(N+1)级移位缓存器所输出的所述栅极信号的一第(N+1)栅极信号以下拉该第N驱动控制电压；以及
一第二下拉单元，电连接于该第一输入单元与该第N栅极线，该第二下拉单元用来根据该第N驱动控制电压以下拉该第N栅极信号。
7.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第N级移位缓存器包含：
一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元用来根据一系统频率与一驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线系用以传输该第N栅极信号；
一第一输入单元，电连接于该上拉单元，该第一输入单元用来根据一第一输入信号以输出该驱动控制电压；以及
一第一下拉单元，电连接于该第一输入单元，该第一下拉单元用来根据一第一控制信号与一第三输入信号以下拉该驱动控制电压，该第一下拉单元包含：
一第一晶体管，包含一电连接于该第一输入单元的第一端、一用来接收该第一控制信号的栅极端、及一第二端；
一第二晶体管，包含一电连接于该第一晶体管的第二端的第一端、一用来接收该第三输入信号的栅极端、及一用来接收一电源电压的第二端；以及
一第三晶体管，包含一电连接于该第一晶体管的第一端的第一端、一电连接于该第二晶体管的栅极端的栅极端、及一电连接于该第一晶体管的第二端的第二端；
一第二输入单元，电连接于该上拉单元与该第一下拉单元，该第二输入单元用来根据一第二输入信号以输出该驱动控制电压；
一第二下拉单元，电连接于该第一输入单元、该第二输入单元与该第N栅极线，该第二下拉单元用来根据该驱动控制电压以下拉该第N栅极信号；以及
一第三下拉单元，电连接于该第一输入单元与该第二输入单元，该第三下拉单元用来根据一第四输入信号与一反相于该第一控制信号的第二控制信号以下拉该驱动控制电压。
8.一种移位缓存器电路，用以提供多个栅极信号至多个栅极线，该移位缓存器电路包含多级移位缓存器，所述多级移位缓存器的一第N级移位缓存器包含：
一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元用来根据一系统频率与一驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线系用以传输该第N栅极信号；
一第一输入单元，电连接于该上拉单元，该第一输入单元用来根据一第一输入信号以输出该驱动控制电压；以及
一第一下拉单元，电连接于该第一输入单元，该第一下拉单元用来根据一第一控制信号与一第三输入信号以下拉该驱动控制电压，该第一下拉单元包含：
一第一晶体管，包含一电连接于该第一输入单元的第一端、一用来接收该第一控制信号的栅极端、及一第二端；
一第二晶体管，包含一电连接于该第一晶体管的第二端的第一端、一用来接收该第三输入信号的栅极端、及一用来接收一电源电压的第二端；以及
一第三晶体管，包含一电连接于该第一晶体管的第一端的第一端、一电连接于该第二晶体管的栅极端的栅极端、及一电连接于该第一晶体管的第二端的第二端；
其中，该第二晶体管的栅极端电连接于所述多级移位缓存器的一第(N+1)级移位缓存器以接收所述栅极信号的一第(N+1)栅极信号，该移位缓存器电路还包含：
一第二下拉单元，电连接于该第一输入单元与该第N栅极线，该第二下拉单元用来根据该驱动控制电压以下拉该第N栅极信号。
9.根据权利要求7所述的移位缓存器电路，其特征在于，该第一输入单元包含一第七晶体管，该第七晶体管的一第一端与一栅极端电连接于所述多级移位缓存器的一第(N-1)级移位缓存器以接收所述栅极信号的一第(N-1)栅极信号，该第七晶体管的一第二端用来输出该驱动控制电压。
10.根据权利要求7所述的移位缓存器电路，其特征在于，该第三下拉单元包含：
一第四晶体管，包含一电连接于该第一输入单元与该第二输入单元的第一端、一用来接收该第二控制信号的栅极端、及一第二端；
一第五晶体管，包含一电连接于该第四晶体管的第二端的第一端、一用来接收该第四输入信号的栅极端、及一用来接收该电源电压的第二端；以及
一第六晶体管，包含一电连接于该第四晶体管的第一端的第一端、一电连接于该第五晶体管的栅极端的栅极端、及一电连接于该第四晶体管的第二端的第二端。
11.根据权利要求10所述的移位缓存器电路，其特征在于，该第二晶体管的栅极端电连接于所述多级移位缓存器的一第(N+2)级移位缓存器以接收所述栅极信号的一第(N+2)栅极信号，该第五晶体管的栅极端电连接于所述多级移位缓存器的一第(N-2)级移位缓存器以接收所述栅极信号的一第(N-2)栅极信号。
12.根据权利要求7所述的移位缓存器电路，其特征在于：
该第一输入单元包含一第七晶体管，该第七晶体管的一第一端与一栅极端电连接于所述多级移位缓存器的一第(N-1)级移位缓存器以接收所述栅极信号的一第(N-1)栅极信号，该第七晶体管的一第二端用来输出该驱动控制电压；以及
该第二输入单元包含一第八晶体管，该第八晶体管的一第一端与一栅极端电连接于所述多级移位缓存器的一第(N+1)级移位缓存器以接收所述栅极信号的一第(N+1)栅极信号，该第八晶体管的一第二端用来输出该驱动控制电压。
13.根据权利要求7所述的移位缓存器电路，其特征在于，该上拉单元包含一第九晶体管，该第九晶体管包含一用来接收该系统频率的第一端、一电连接于该第N栅极线的第二端、及一用来接收该驱动控制电压的栅极端。
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