CN101388197B - 具低漏电流控制机制的栅极驱动电路 - Google Patents

Abstract

一种具低漏电流控制机制的栅极驱动电路，用以提供多个栅极信号分别馈送至多条栅极线。此种栅极驱动电路包含多级移位寄存器，每一级移位寄存器包含驱动单元、储能单元、缓冲单元、稳压单元以及控制单元。驱动单元用来根据驱动控制电压及第一时钟脉冲产生栅极信号。缓冲单元用以接收启始脉冲信号。储能单元根据启始脉冲信号执行充电程序以提供驱动控制电压。控制单元用来根据第一时钟脉冲及反相于第一时钟脉冲的第二时钟脉冲产生控制信号。稳压单元用来根据控制信号调控驱动控制电压。本发明可有效地驱动像素单元执行数据信号写入操作，并据以确保高图像显示品质。

Description

具低漏电流控制机制的栅极驱动电路

技术领域

本发明涉及一种栅极驱动电路，尤其涉及一种具低漏电流控制机制的栅极驱动电路。

背景技术

液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及无辐射等特征。液晶显示装置的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，用以改变液晶层的透光性，再配合背光模块所提供的光源以显示图像。一般而言，液晶显示装置包含有多个像素单元、栅极驱动电路以及源极驱动电路。源极驱动电路用以提供多个数据信号。栅极驱动电路包含多级移位寄存器，用来提供多个栅极驱动信号以控制多个数据信号写入至多个像素单元。因此，栅极驱动电路即为控制数据信号写入操作的关键性元件。

图1为公知栅极驱动电路的示意图。如图1所示，为方便说明，栅极驱动电路100只显示第N级移位寄存器110。第N级移位寄存器110用以根据第一时钟脉冲CK1、第二时钟脉冲CK2及启始脉冲信号STn-1产生栅极信号SGn及启始脉冲信号STn。启始脉冲信号STn被传输至下一级移位寄存器。栅极信号SGn经由栅极线GLn馈入至像素阵列101的像素单元105，用以控制数据线DLi的数据信号的写入操作。第N级移位寄存器110包含驱动单元120、储能单元130、缓冲单元140、进位单元170、以及多个晶体管191-193。储能单元130用来根据缓冲单元140所接收的启始脉冲信号STn-1执行充电程序，进而产生驱动控制电压VQn。驱动单元120即根据驱动控制电压VQn及第一时钟脉冲CK1产生栅极信号SGn，输出至栅极线GLn。

然而，在第N级移位寄存器110被使能以产生栅极信号SGn的过程中，当驱动单元120利用驱动控制电压VQn及第一时钟脉冲CK1以产生高电平的栅极信号SGn时，第一时钟脉冲CK1在高电平状态，此时，具高电平的第一时钟脉冲CK1会使晶体管193导通。如图1所示，当晶体管193导通时，储能单元130可经由第一晶体管193产生漏电流，据以降低驱动控制电压VQn。当驱动控制电压VQn被降低时，驱动单元120所产生的栅极信号SGn可能无法达到足够高的电压以有效地驱动像素单元105执行数据信号写入操作，因而降低图像显示品质。

发明内容

依据本发明的实施例，其公开一种具低漏电流控制机制的栅极驱动电路，用以提供多个栅极信号至多条栅极线。此种栅极驱动电路包含多级移位寄存器，每一级移位寄存器包含驱动单元、缓冲单元、储能单元、稳压单元以及控制单元。

驱动单元耦接于对应栅极线，用来根据驱动控制电压及第一时钟脉冲产生对应栅极信号。缓冲单元用以接收输入信号。储能单元耦接于驱动单元及缓冲单元，用来根据输入信号执行充电程序以提供驱动控制电压至驱动单元。稳压单元耦接于储能单元，用来根据控制信号调控驱动控制电压。控制单元耦接于稳压单元，用来根据第一时钟脉冲及反相于第一时钟脉冲的第二时钟脉冲产生控制信号。

在本发明栅极驱动电路的移位寄存器的驱动运作中，可避免发生漏电流以确保驱动控制电压可上拉至足够高的电压，用以使每一级移位寄存器被使能所产生的栅极信号均可达到足够高的电压以有效地驱动像素单元执行数据信号写入操作，并据以确保高图像显示品质。

附图说明

图1为公知栅极驱动电路的示意图。

图2为本发明第一实施例的栅极驱动电路的功能方块示意图。

图3为本发明第二实施例的栅极驱动电路的电路示意图。

图4为图3的栅极驱动电路的工作相关信号波形图，其中横轴为时间轴。

图5为本发明第三实施例的栅极驱动电路的电路示意图。

图6为本发明第四实施例的栅极驱动电路的电路示意图。

图7为本发明第五实施例的栅极驱动电路的电路示意图。

图8为本发明第六实施例的栅极驱动电路的电路示意图。

上述附图中的附图标记说明如下：

100、200、300、500、600、700、800  栅极驱动电路

101、201                           像素阵列

105、205、305、405                 像素单元

110、212、312、512、612、712、812  第N级移位寄存器

120、220                           驱动单元

130、230                           储能单元

140、240                           缓冲单元

170、270                           进位单元

191、192、193                      晶体管

211、311、511、611、711、811       第N-1级移位寄存器

213、313、513、613、713、813       第N+1级移位寄存器

250                                稳压单元

260                                控制单元

322                                第一开关

332                                电容

342                                缓冲晶体管

352                                第二开关

361、362                           第一晶体管

372                                第三开关

461、462                           第二晶体管

562                                第三晶体管

CK1                                第一时钟脉冲

CK2                                第二时钟脉冲

DLi                                数据线

GLn-1、GLn、GLn+1                  栅极线

SCn                                控制信号

SGn-1、SGn、SGn+1                  栅极信号

STn-2、STn-1、STn、STn+1           启始脉冲信号

T1、T2、T3                         时段

VQn-1、VQn、VQn+1                  驱动控制电压

Vss                                低电源电压

具体实施方式

为让本发明更显而易懂，下文依本发明具低漏电流控制机制的栅极驱动电路，特举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。

图2为本发明第一实施例的栅极驱动电路的功能方块示意图。如图2所示，栅极驱动电路200包含多级移位寄存器，为方便说明，栅极驱动电路200只显示第N-1级移位寄存器211、第N级移位寄存器212及第N+1级移位寄存器213，其中只有第N级移位寄存器212显示内部功能单元架构。第N-1级移位寄存器211用以提供栅极信号SGn-1及启始脉冲信号STn-1，第N级移位寄存器212用以提供栅极信号SGn及启始脉冲信号STn，第N+1级移位寄存器213用以提供栅极信号SGn+1及启始脉冲信号STn+1。栅极信号SGn-1经由栅极线GLn-1馈入至像素阵列201的像素单元205，用以控制数据线DLi的数据信号写入至像素单元205。栅极信号SGn经由栅极线GLn馈入至像素阵列201的像素单元305，用以控制数据线DLi的数据信号写入至像素单元305。栅极信号SGn+1经由栅极线GLn+1馈入至像素阵列201的像素单元405，用以控制数据线DLi的数据信号写入至像素单元405。

第N级移位寄存器212包含驱动单元220、储能单元230、缓冲单元240、稳压单元250、控制单元260以及进位单元270。驱动单元220耦接于栅极线GLn，用以根据驱动控制电压VQn及第一时钟脉冲CK1产生栅极信号SGn。缓冲单元240耦接于第N-1级移位寄存器211，用来接收启始脉冲信号STn-1。储能单元230耦接于驱动单元220及缓冲单元240，用来根据启始脉冲信号STn-1执行充电程序，并据以提供驱动控制电压VQn至驱动单元220。控制单元260用以根据第一时钟脉冲CK1及第二时钟脉冲CK2产生控制信号SCn，其中第二时钟脉冲CK2反相于第一时钟脉冲CK1。所以在以下描述中，若第一时钟脉冲CK1的电压为低电平，则第二时钟脉冲CK2的电压为高电平，反之亦然。稳压单元250耦接于储能单元230及控制单元260，用来根据控制信号SCn调控驱动控制电压VQn。

进位单元270耦接于储能单元230，用来根据驱动控制电压VQn及第一时钟脉冲CK1产生启始脉冲信号STn。在另一实施例中，进位单元270可省略，而缓冲单元240用以接收第N-1级移位寄存器211所产生的栅极信号SGn-1，储能单元230则用来根据栅极信号SGn-1执行充电程序，并据以提供驱动控制电压VQn至驱动单元220。也即，每一级移位寄存器只输出栅极信号，不另输出启始脉冲信号，而所输出的栅极信号被馈送至像素阵列201及下一级移位寄存器。换句话说，栅极信号除用以控制数据信号的写入操作，另用以作为下一级移位寄存器使能所需的启始脉冲信号。

图3为本发明第二实施例的栅极驱动电路的电路示意图。如图3所示，栅极驱动电路300包含多级移位寄存器，为方便说明，栅极驱动电路300只显示第N-1级移位寄存器311、第N级移位寄存器312及第N+1级移位寄存器313。每一级移位寄存器均包含图2的第N级移位寄存器212所示的多个功能单元。

举例而言，在第N级移位寄存器312中，缓冲单元240包含缓冲晶体管342，驱动单元220包含第一开关322，稳压单元250包含第二开关352，进位单元270包含第三开关372，储能单元230包含电容332，控制单元260包含第一晶体管362、第二晶体管462及第三晶体管562。第一开关322、第二开关352及第三开关372可为薄膜晶体管(Thin Film Transistor)、金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor)、或结型场效应晶体管(Junction Field Effect Transistor)。缓冲晶体管342、第一晶体管362、第二晶体管462及第三晶体管562也可为薄膜晶体管、金属氧化物半导体场效应晶体管、或结型场效应晶体管。

第一开关322包含第一端、第二端及栅极端，其中第一端用以接收第一时钟脉冲CK1，栅极端用以接收驱动控制电压VQn，第二端用以输出栅极信号SGn。电容332耦接于第一开关322的栅极端与第二端的间。缓冲晶体管342包含第一端、第二端及栅极端，其中第一端用来接收第N-1级移位寄存器311的进位单元270所输出的启始脉冲信号STn-1，栅极端耦接于第一端，第二端耦接于电容332。因此，电容332即根据缓冲晶体管342所接收的启始脉冲信号STn-1，执行充电程序以产生驱动控制电压VQn。第三开关372包含第一端、第二端及栅极端，其中第一端用以接收第一时钟脉冲CK1，栅极端用以接收驱动控制电压VQn，第二端用以输出启始脉冲信号STn。

第二开关352包含第一端、第二端及栅极端，其中第一端耦接于电容332，栅极端用以接收控制信号SCn，第二端耦接于第一开关322的第二端。第一晶体管362包含第一端、第二端及栅极端，其中第一端用以接收第一时钟脉冲CK1，栅极端耦接于第一端，第二端耦接于第二开关352的栅极端。第二晶体管462包含第一端、第二端及栅极端，其中第一端耦接于第一晶体管362的第二端，栅极端用以接收第二时钟脉冲CK2，第二端用以接收低电源电压Vss。第三晶体管562包含第一端、第二端及栅极端，其中第一端耦接于第二开关352的栅极端，栅极端用以接收驱动控制电压VQn，第二端用以接收低电源电压Vss。

请注意，在第N-1级移位寄存器311中，进位单元270用以根据驱动控制电压VQn-1及第二时钟脉冲CK2产生启始脉冲信号STn-1，驱动单元220用以根据驱动控制电压VQn-1及第二时钟脉冲CK2产生栅极信号SGn-1，控制单元260的第一晶体管361的第一端用以接收第二时钟脉冲CK2，控制单元260的第二晶体管461的栅极端用以接收第一时钟脉冲CK1，第N+1级移位寄存器313同理类推。

第N级移位寄存器312的电路操作原理详述如下。在第N级移位寄存器312被使能前，启始脉冲信号STn-1及栅极信号SGn均为低电平信号，因此缓冲晶体管342在截止状态。此时，若第一时钟脉冲CK1的电压为低电平，则第二开关352在截止状态，进而使第一开关322的栅极端在浮接状态，即驱动控制电压VQn为浮接电压。当第一时钟脉冲CK1由低电平切换为高电平时，驱动控制电压VQn会因第一开关322及第三开关372的元件电容耦合作用而升高，但具高电平的第一时钟脉冲CK1另可经由第一晶体管362馈入至第二开关352的栅极端，使第二开关352切换为导通状态，用以将驱动控制电压VQn下拉至具低电平的栅极信号SGn。当第一时钟脉冲CK1切换为低电平时，第二时钟脉冲CK2切换为高电平，具高电平的第二时钟脉冲CK2可使第二晶体管462导通，用以将第二开关352的栅极端的电压下拉至低电源电压Vss，因而使第二开关352保持在截止状态，进而将驱动控制电压VQn保持在低电压。

在第N级移位寄存器312被使能的过程中，启始脉冲信号STn-1先上升为高电平信号，缓冲晶体管342因而切换为导通状态，用以使启始脉冲信号STn-1对电容332充电，据以将驱动控制电压VQn提升至第一高电压。当启始脉冲信号STn-1由高电平切换为低电平后，缓冲晶体管342切换为截止状态，此时，第一时钟脉冲CK1由低电平切换为高电平，用以使驱动控制电压VQn由第一高电压提升至第二高电压，进而导通第一开关322及第三开关372，用以将具高电位的第一时钟脉冲CK1输出为栅极信号SGn及启始脉冲信号STn。此外，驱动控制电压VQn的高电压可使第三晶体管562导通，进而使第二开关352截止，用以避免电容332经第二开关352漏电而降低驱动控制电压VQn。

图4为图3的栅极驱动电路的工作相关信号波形图，其中横轴为时间轴。在图4中，由上往下的信号分别为第一时钟脉冲CK1、第二时钟脉冲CK2、启始脉冲信号STn-1(栅极信号SGn-1)、驱动控制电压VQn、启始脉冲信号STn(栅极信号SGn)、驱动控制电压VQn+1、以及启始脉冲信号STn+1(栅极信号SGn+1)，其中启始脉冲信号STn-1及栅极信号SGn-1实质上具有相同的波形，其余同理类推。

如图4所示，在时段T1内，启始脉冲信号STn-1由低电平上升至高电平，缓冲晶体管342导通使驱动控制电压VQn也跟着从低电压上升至第一高电压Vh1。在时段T2内，启始脉冲信号STn-1切换为低电平，缓冲晶体管342截止使驱动控制电压VQn为浮接电压，此时因第一时钟脉冲CK1由低电平切换至高电平，所以可通过第一开关322及第三开关372的元件电容耦合作用，将驱动控制电压VQn由第一高电压Vh1上拉至第二高电压Vh2，并据以导通第一开关322及第三开关372，将启始脉冲信号STn(栅极信号SGn)由低电平上拉至高电平。

当启始脉冲信号STn由低电平上升至高电平时，第N+1级移位寄存器313的驱动控制电压VQn+1也跟着从低电压上升至第一高电压Vh1。其后，在时段T3内，同理驱动控制电压VQn+1会从第一高电压Vh1上升至第二高电压Vh2，并据以使启始脉冲信号STn+1(栅极信号SGn+1)由低电平上拉至高电平。由上述可知，当驱动控制电压VQn由低电压上升至第二高电压Vh2的过程中，第二开关352在截止状态，即可避免电容332经第二开关352漏电而降低驱动控制电压VQn。因此，每一级移位寄存器被使能所产生的栅极信号均可达到足够高的电压以有效地驱动像素单元执行数据信号写入操作，用以确保高图像显示品质。

图5为本发明第三实施例的栅极驱动电路的电路示意图。如图5所示，栅极驱动电路500包含多级移位寄存器，为方便说明，栅极驱动电路500仍只显示第N-1级移位寄存器511、第N级移位寄存器512及第N+1级移位寄存器513。每一级移位寄存器均包含图2的第N级移位寄存器212除进位单元270以外的其余功能单元。如图5所示，在第N级移位寄存器512中，缓冲晶体管342的第一端耦接于第N-1级移位寄存器511的驱动单元220以接收栅极信号SGn-1，即以栅极信号SGn-1作为启始脉冲信号。其余级移位寄存器同理类推，除此之外，每一级移位寄存器的内部耦接关系基本上均类同于图3所示的第N级移位寄存器312，而栅极驱动电路500的工作相关信号波形也同于图4所示的信号波形，所以不再赘述。

图6为本发明第四实施例的栅极驱动电路的电路示意图。如图6所示，栅极驱动电路600包含多级移位寄存器，为方便说明，栅极驱动电路600仍只显示第N-1级移位寄存器611、第N级移位寄存器612及第N+1级移位寄存器613。每一级移位寄存器均包含图2的第N级移位寄存器212所示的多个功能单元。如图6所示，在第N级移位寄存器612中，第三晶体管562的栅极端及第二开关352的第二端均耦接于第三开关372的第二端，即用以接收启始脉冲信号STn，第三晶体管562的第二端则用以接收第二时钟脉冲CK2。其余级移位寄存器同理类推，除此之外，每一级移位寄存器的内部耦接关系基本上均类同于图3所示的第N级移位寄存器312，而栅极驱动电路600的工作相关信号波形也同于图4所示的信号波形，所以不再赘述。

图7为本发明第五实施例的栅极驱动电路的电路示意图。如图7所示，栅极驱动电路700包含多级移位寄存器，为方便说明，栅极驱动电路700仍只显示第N-1级移位寄存器711、第N级移位寄存器712及第N+1级移位寄存器713。每一级移位寄存器均包含图2的第N级移位寄存器212所示的多个功能单元。如图7所示，在第N级移位寄存器712中，第三晶体管562的栅极端耦接于第一开关322的第二端以接收栅极信号SGn，第三晶体管562的第二端用以接收第N+1级移位寄存器713所产生的启始脉冲信号STn+1，第二开关352的第二端耦接于第三开关372的第二端以接收启始脉冲信号STn。其余级移位寄存器同理类推，除此之外，每一级移位寄存器的内部耦接关系基本上均类同于图3所示的第N级移位寄存器312，而栅极驱动电路700的工作相关信号波形也同于图4所示的信号波形，所以不再赘述。

图8为本发明第六实施例的栅极驱动电路的电路示意图。如图8所示，栅极驱动电路800包含多级移位寄存器，为方便说明，栅极驱动电路800仍只显示第N-1级移位寄存器811、第N级移位寄存器812及第N+1级移位寄存器813。每一级移位寄存器均包含图2的第N级移位寄存器212所示的多个功能单元。如图8所示，在第N级移位寄存器812中，第三晶体管562的栅极端耦接于第三开关372的第二端以接收启始脉冲信号STn，第三晶体管562的第二端用以接收第N+1级移位寄存器813所产生的栅极信号SGn+1。其余级移位寄存器同理类推，除此之外，每一级移位寄存器的内部耦接关系基本上均类同于图3所示的第N级移位寄存器312，而栅极驱动电路800的工作相关信号波形也同于图4所示的信号波形，所以不再赘述。

由上述可知，在本发明栅极驱动电路的移位寄存器的驱动运作中，可避免发生漏电流以确保驱动控制电压可上拉至足够高的电压，用以使每一级移位寄存器被使能所产生的栅极信号均可达到足够高的电压以有效地驱动像素单元执行数据信号写入操作，并据以确保高图像显示品质。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何具有本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (20)

1.一种具低漏电流控制机制的栅极驱动电路，用以提供多个栅极信号至多条栅极线，该栅极驱动电路包含多级移位寄存器，所述多级移位寄存器的一第N级移位寄存器包含：

一驱动单元，耦接于所述多条栅极线的一第N栅极线，该驱动单元用来根据一驱动控制电压及一第一时钟脉冲产生所述多个栅极信号的一第N栅极信号；

一缓冲单元，用以接收一输入信号；

一储能单元，耦接于该驱动单元及该缓冲单元，用来根据该输入信号执行一充电程序，以提供该驱动控制电压至该驱动单元；

一稳压单元，耦接于该储能单元，用来根据一控制信号调控该驱动控制电压；以及

一控制单元，耦接于该稳压单元，用来根据该第一时钟脉冲及反相于该第一时钟脉冲的一第二时钟脉冲产生该控制信号。

2.如权利要求1所述的栅极驱动电路，其中该驱动单元包含一开关，该开关包含：

一第一端，用来接收该第一时钟脉冲；

一栅极端，耦接于该储能单元以接收该驱动控制电压；以及

一第二端，用来输出该第N栅极信号。

3.如权利要求2所述的栅极驱动电路，其中该开关为一薄膜晶体管、一金属氧化物半导体场效应晶体管或一结型场效应晶体管。

4.如权利要求1所述的栅极驱动电路，其中该储能单元包含一电容。

5.如权利要求1所述的栅极驱动电路，其中该第N级移位寄存器的缓冲单元耦接于一第N-1级移位寄存器的一驱动单元，该输入信号为该第N-1级移位寄存器所产生的一第N-1栅极信号。

6.如权利要求5所述的栅极驱动电路，其中该缓冲单元包含一晶体管，该晶体管包含：

一第一端，用来接收该第N-1栅极信号；

一栅极端，耦接于该第一端；以及

一第二端，耦接于该储能单元。

7.如权利要求6所述的栅极驱动电路，其中该晶体管为一薄膜晶体管、一金属氧化物半导体场效应晶体管或一结型场效应晶体管。

8.如权利要求1所述的栅极驱动电路，其中该稳压单元包含一开关，该开关包含：

一第一端，耦接于该储能单元；

一栅极端，耦接于该控制单元以接收该控制信号；以及

一第二端，耦接于该第N栅极线。

9.如权利要求8所述的栅极驱动电路，其中该开关为一薄膜晶体管、一金属氧化物半导体场效应晶体管或一结型场效应晶体管。

10.如权利要求1所述的栅极驱动电路，其中该第N级移位寄存器另包含：

一进位单元，耦接于该储能单元，用来根据该驱动控制电压及该第一时钟脉冲产生一第N启始脉冲信号，该第N启始脉冲信号被馈送至一第N+1级移位寄存器的一缓冲单元。

11.如权利要求10所述的栅极驱动电路，其中该第N级移位寄存器的进位单元包含一第一开关，该第一开关包含：

一第一端，用来接收该第一时钟脉冲；

一栅极端，耦接于该储能单元以接收该驱动控制电压；以及

一第二端，耦接于该第N+1级移位寄存器的缓冲单元。

12.如权利要求11所述的栅极驱动电路，其中该稳压单元包含一第二开关，该第二开关包含：

一第一端，耦接于该储能单元；

一栅极端，耦接于该控制单元以接收该控制信号；以及

一第二端，耦接于该第一开关的第二端或该第N栅极线。

13.如权利要求12所述的栅极驱动电路，其中该第一开关及该第二开关为薄膜晶体管、金属氧化物半导体场效应晶体管或结型场效应晶体管。

14.如权利要求10所述的栅极驱动电路，其中该第N级移位寄存器的缓冲单元包含一晶体管，该晶体管包含：

一第一端，用来接收一第N-1级移位寄存器的一进位单元所产生的一第N-1启始脉冲信号；

一栅极端，耦接于该第一端；以及

一第二端，耦接于该储能单元；

其中该输入信号为该第N-1启始脉冲信号。

15.如权利要求10所述的栅极驱动电路，其中该控制单元包含：

一第一晶体管，包含一第一端、一第二端及一栅极端，其中该第一端用以接收该第一时钟脉冲，该栅极端耦接于该第一端，该第二端耦接于该稳压单元；

一第二晶体管，包含一第一端、一第二端及一栅极端，其中该第一端耦接于该第一晶体管的第二端，该栅极端用以接收该第二时钟脉冲，该第二端用以接收一低电源电压；以及

一第三晶体管，包含一第一端、一第二端及一栅极端，其中该第一端耦接于该稳压单元，该栅极端用以接收该第N栅极信号、该驱动控制电压或该第N启始脉冲信号，该第二端用以接收该低电源电压、该第二时钟脉冲、一第N+1栅极信号或一第N+1启始脉冲信号。

16.如权利要求15所述的栅极驱动电路，其中该第N+1级移位寄存器用以产生该第N+1栅极信号及该第N+1启始脉冲信号。

17.如权利要求15所述的栅极驱动电路，其中该第一晶体管、该第二晶体管及该第三开关为薄膜晶体管、金属氧化物半导体场效应晶体管或结型场效应晶体管。

18.如权利要求1所述的栅极驱动电路，其中该控制单元包含：

一第一晶体管，包含一第一端、一第二端及一栅极端，其中该第一端用以接收该第一时钟脉冲，该栅极端耦接于该第一端，该第二端耦接于该稳压单元；

一第二晶体管，包含一第一端、一第二端及一栅极端，其中该第一端耦接于该第一晶体管的第二端，该栅极端用以接收该第二时钟脉冲，该第二端用以接收一低电源电压；以及

一第三晶体管，包含一第一端、一第二端及一栅极端，其中该第一端耦接于该稳压单元，该栅极端用以接收该第N栅极信号或该驱动控制电压，该第二端用以接收该低电源电压、该第二时钟脉冲或一第N+1栅极信号。

19.如权利要求18所述的栅极驱动电路，其中该些级移位寄存器的一第N+1级移位寄存器用以产生该第N+1栅极信号。

20.如权利要求18所述的栅极驱动电路，其中该第一晶体管、该第二晶体管及该第三开关为薄膜晶体管、金属氧化物半导体场效应晶体管或结型场效应晶体管。

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