TWI698126B

TWI698126B - 顯示裝置與共同電極訊號產生電路

Info

Publication number: TWI698126B
Application number: TW108117903A
Authority: TW
Inventors: 廖偉見; 蔡孟杰
Original assignee: 友達光電股份有限公司
Priority date: 2019-05-23
Filing date: 2019-05-23
Publication date: 2020-07-01
Also published as: TW202044814A; CN110675801A; US10854126B1; US20200372848A1; CN110675801B

Abstract

本發明揭露一種顯示裝置及共同電極訊號產生電路。顯示裝置包括多個畫素單元組及多個共同電極(VCOM)訊號產生電路。各畫素單元組包括一第一部分畫素單元及一第二部分畫素單元。各第一部分畫素單元及各第二部分畫素單元包括多列畫素單元。各列畫素單元包括多個畫素單元。VCOM訊號產生電路分別耦接至畫素單元組的其中之一。VCOM訊號產生電路分為m個組，各組的VCOM訊號產生電路依據一第一時脈訊號、一第二時脈訊號及m個控制訊號組的其中之一產生一第一VCOM訊號及一第二VCOM訊號至所耦接的畫素單元組。

Description

顯示裝置與共同電極訊號產生電路

本發明是有關於一種顯示裝置及共同電極訊號產生電路。

顯示裝置被廣泛地應用在各式電子產品上，例如筆記型電腦、智慧型手機、平板電腦等。使用者在要求顯示裝置的規格與性能之外，更期望顯示裝置能夠保障自身的隱私，防止旁人窺視正在觀看的畫面。有鑑於上述需求，提供具有防窺功能的顯示裝置是業界努力的目標。

本發明實施例係揭露一種顯示裝置。顯示裝置包括多個畫素單元組及多個共同電極(VCOM)訊號產生電路。各該畫素單元組包括一第一部分畫素單元及一第二部分畫素單元。各該第一部分畫素單元及各該第二部分畫素單元包括多列畫素單元。各列畫素單元包括多個畫素單元。該些VCOM訊號產生電路分別耦接至該些畫素單元組的其中之一。該些VCOM訊號產生電路分為m個組，各該組的該些VCOM訊號產生電路依據一第一時脈訊號、一第二時脈訊號及m個控制訊號組的其中之一產生一第一VCOM訊號及一第二VCOM訊號至所耦接的該畫素單元組。

本發明的另一實施例揭露一種用於顯示裝置的共同電極(VCOM)訊號產生電路，包括一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體、一第十電晶體、一第十一電晶體、一第十二電晶體、一第十三電晶體、一第十四電晶體、一第十五電晶體、一第十六電晶體、一第十七電晶體、一第十八電晶體、一第十九電晶體、一第二十電晶體、一第一電容、一第二電容以及一第三電容。該第一電晶體的一第一端接收一移位暫存器輸出對應於該VCOM訊號產生電路所耦接的一畫素單元組的一畫素資料寫入時間起始的一第一移位訊號，該第一電晶體的閘極端接收一閘極驅動電路輸出的對應於該第一移位訊號的一第一驅動訊號，該第二電晶體的一第一端耦接至一第一電壓，該第二電晶體的一閘極端接收該移位暫存器輸出的對應於該VCOM訊號產生電路所耦接的該畫素單元組的該畫素資料寫入時間結束的一第二移位訊號，該第二電晶體的一第二端耦接至該第一電晶體的一第二端，該第三電晶體的一第一端接收一第一時脈訊號，該第三電晶體一閘極端接收該閘極驅動電路輸出的對應於該第二移位訊號的一第二驅動訊號，該第四電晶體的一第一端耦接至一第二電壓，該第四電晶體的一閘極端耦接至該第一電晶體的該第二端，該第四電晶體的一第二端耦接至該第三電晶體的一第二端，該第五電晶體的一第一端耦接至該第一電壓，該第五電晶體的一閘極端耦接至一訊號，該第五電晶體的一第二端耦接至該第三電晶體的該第二端，該第六電晶體的一第一端耦接至一第三電壓，該第六電晶體的一閘極端耦接至該第三電晶體的該第二端，該第六電晶體的一第二端用以輸出一第一VCOM訊號，該第七電晶體的一第一端耦接至該第一電壓，該第七電晶體的一閘極端接收對應的該控制訊號組的一第一控制訊號，該第七電晶體的一第二端耦接至該第三電晶體的該第二端，該第八電晶體的一第一端耦接至一第四電壓，該第八電晶體的一閘極端接收對應的該控制訊號組的一第二控制訊號，該第八電晶體的一第二端耦接至該第三電晶體的該第二端，該第九電晶體的一第一端耦接至一第五電壓，該第九電晶體的一閘極端耦接至該第三電晶體的該第二端，該第九電晶體的一第二端用以輸出一第二VCOM訊號，該第十電晶體的一第一端耦接至一第六電壓，該第十電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十電晶體的一第二端耦接至該第六電晶體的該第二端，該第十一電晶體的一第一端耦接至該第三電壓，該第十一電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十二電晶體的一第一端接收一第二時脈訊號，該第十二電晶體的一閘極端接收該第二驅動訊號，該第十二電晶體的一第二端耦接至該第十一電晶體的一第二端，該第十三電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十三電晶體的一閘極端接收該訊號，該第十三電晶體的一第二端耦接至該第一電壓，該第十四電晶體的一第一端耦接至該第十電晶體的該第一端，該第十四電晶體的一閘極端接收該訊號，該第十四電晶體的一第二端耦接至該第六電晶體的該第二端，該第十五電晶體的一第一端耦接至該第六電晶體的該第二端，該第十五電晶體的一閘極端耦接至該第十一電晶體的該第二端，該第十五電晶體的一第二端耦接至該第五電壓，該第十六電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十六電晶體的一閘極端接收對應的該控制訊號組的該第二控制訊號，該第十六電晶體的一第二端耦接至該第一電壓，該第十七電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十七電晶體的一閘極端接收對應的該控制訊號組的該第一控制訊號，該第十七電晶體的一第二端耦接至該第四電壓，該第十八電晶體的一第一端耦接至該第九電晶體的該第二端，該第十八電晶體的一閘極端耦接至該第十一電晶體的該第二端，該第十八電晶體的一第二端耦接至該第三電壓，該第十九電晶體的一第一端耦接至該第九電晶體的該第二端，該第十九電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十九電晶體的一第二端耦接至該第六電壓，該第二十電晶體的一第一端耦接至該第九電晶體的該第二端，該第二十電晶體的一閘極端接收該訊號，該第二十電晶體的一第二端耦接至該第十九電晶體的該第二端，該第一電容的一第一端耦接至該第三電晶體的該第二端，該第一電容的一第二端接地，該第二電容的一第一端耦接至該第十一電晶體的該第二端，該第二電容的一第二端接地，該第三電容的一第一端耦接至該第一電晶體的該第二端，該第三電容的一第二端接地。

藉由本發明提供的顯示裝置及VCOM訊號產生電路，可以使得顯示裝置具備防窺視的功能。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

10:顯示裝置

A1、D1:第一組

A2、D2:第二組

D3:第三組

PS[1]~PS[n]:畫素單元組

CC[1]~CC[n]:VCOM訊號產生電路

B1[1]~B1[n]:第一部分畫素單元

B2[1]~B2[n]:第二部分畫素單元

C1:第一電容

C2:第二電容

C3:第三電容

M1:第一電晶體

M2:第二電晶體

M3:第三電晶體

M4:第四電晶體

M5:第五電晶體

M6:第六電晶體

M7:第七電晶體

M8:第八電晶體

M9:第九電晶體

M10:第十電晶體

M11:第十一電晶體

M12:第十二電晶體

M13:第十三電晶體

M14:第十四電晶體

M15:第十五電晶體

M16:第十六電晶體

M17:第十七電晶體

M18:第十八電晶體

M19:第十九電晶體

M20:第二十電晶體

第1圖繪示依據本發明一實施例的顯示裝置的示意圖。

第2圖繪示依據本發明一實施例的VCOM訊號產生電路的方塊圖。

第3圖繪示依據本發明一實施例的訊號時序圖。

第4圖繪示依據本發明一實施例的VCOM電壓產生電路分組示意圖。

第5圖繪示依據本發明一實施例的控制訊號組的波形圖。

請參照第1圖，第1圖繪示依據本發明一實施例的顯示裝置的示意圖。顯示裝置10包括多個畫素單元組PS[1]~PS[n]、多個共同電極(VCOM)訊號產生電路CC[1]~CC[n]，其中n為正整數。每一畫素單元組PS[1]~PS[n]包括一第一部分畫素單元B1[1]~B1[n]及一第二部分畫素單元B2[1]~B2[n]，每一第一部分畫素單元B1[1]~B1[n]及每一第二部分畫素單元B2[1]~B2[n]分別包括多列(row)畫素單元，每一列畫素單元包括多個畫素單元。在本實施例中，每一畫素單元組包括十六列畫素單元，每一第一部分畫素單元包括八列畫素單元(僅為示例)，每一第二部分畫素單元包括八列畫素單元。每一VCOM訊號產生電路CC[1]~CC[n]耦接至畫素單元組PS[1]~PS[n]的其中之一。例如， VCOM訊號產生電路CC[1]耦接至畫素單元組PS[1]，VCOM訊號產生電路CC[2]耦接至畫素單元組PS[2]，以此類推。此些VCOM訊號產生電路CC[1]~CC[n]分為一第一組A1及一第二組A2。第一組A1的各個VCOM訊號產生電路CC[1]~CC[k]依據一第一時脈訊號CK1、一第二時脈訊號XCK1、一第一控制訊號組P2、P4產生一第一VCOM訊號VCOMP[1]~VCOMP[k]及一第二VCOM訊號VCOMN[1]~VCOMN[k]；第二組A2的各個VCOM訊號產生電路CC[k+1]~CC[n]依據第一時脈訊號CK1、第二時脈訊號XCK1、一第二控制訊號組P1、P3產生一第一VCOM訊號VCOMP[k+1]~VCOMP[n]及一第二VCOM訊號VCOMN[k+1]~VCOMN[n]，其中k為小於n的正整數。各個VCOM訊號產生電路CC[1]~CC[n]將產生的第一VCOM訊號VCOMP[1]~VCOMP[n]提供至對應的畫素單元組PS[1]~PS[n]中第一部分畫素單元B1[1]~B1[n]的奇數行(column)的畫素單元及第二部分畫素單元B2[1]~B2[n]的偶數行的畫素單元；各個VCOM訊號產生電路CC[1]~CC[n]將產生的第二VCOM訊號VCOMN[1]~VCOMP[n]提供至對應的畫素單元組PS[1]~PS[n]中第一部分畫素單元B1[1]~B1[n]的偶數行(column)的畫素單元及第二部分畫素單元B2[1]~B2[n]的奇數行的畫素單元。以畫素單元組PS[1]為例，VCOM訊號產生電路CC[1]將產生的第一VCOM訊號VCOMP[1]提供至畫素單元組PS[1]中第一部分畫素單元B1[1]的第1、3、5行(左起)等奇數行的畫素單元以及第二部分畫素單元B2[1]的第2、4、6行(左起)等偶數行的畫素單元，並將產生的第二VCOM訊號VCOMN[1]提供至畫素單元組PS[1]中第一部分畫素單元B1[1]的第2、4、6行(左起)等偶數行的畫素單元以及第二部分畫素單元B2[1]的第1、3、5行(左起)等奇數行的畫素單元。

此外，顯示裝置10更包括一移位暫存器(未繪示)及一閘極驅動電路(未繪示)。閘極驅動電路耦接至移位暫存器及畫素單元。移位暫存器用以輸出多個移位訊號至閘極驅動電路。閘極驅動電路依據此些移位訊號輸出多個驅動訊號以逐列驅動畫素單元，使得畫素資料可被寫入已被驅動的畫素單元中。

請參照第2圖，第2圖繪示依據本發明一實施例的VCOM訊號產生電路的方塊圖。VCOM訊號產生電路20可用以實現顯示裝置10的耦接至畫素單元組PS[1]的VCOM訊號產生電路CC[1]。VCOM訊號產生電路20包括一第一電晶體M1、一第二電晶體M2、一第三電晶體M3、一第四電晶體M4、一第五電晶體M5、一第六電晶體M6、一第七電晶體M7、一第八電晶體M8、一第九電晶體M9、一第十電晶體M10、一第十一電晶體M11、一第十二電晶體M12、一第十三電晶體M13、一第十四電晶體M14、一第十五電晶體M15、一第十六電晶體M16、一第十七電晶體M17、一第十八電晶體M18、一第十九電晶體M19、一第二十電晶體M10、一第一電容C1、一第二電容C2以及一第三電容C3。

第一電晶體M1的一第一端接收移位暫存器輸出的一第一移位訊號G[2]。第一電晶體M1的閘極端接收一閘極驅動電路輸出的一第一驅動訊號Q[2]。第二電晶體M2的一第一端耦接至一第一電壓(-8V)。第二電晶體M2的一閘極端接收移位暫存器輸出的一第二移位訊號G[10]。第二電晶體M2的一第二端耦接至第一電晶體M1的一第二端。第三電晶體M3的一第一端接收第一時脈訊號CK1。第三電晶體M3的一閘極端接收閘極驅動電路輸出的第二驅動訊號Q[10]。第四電晶體M4的一第一端耦接至一第二電壓VSS。第四電晶體M4的一閘極端耦接至第一電晶體M1的第二端。第四電晶體M4的一第二端耦接至第三電晶體M3的一第二端。第五電晶體M5的一第一端耦接至第一電壓(-8V)。第五電晶體M5的一閘極端耦接至一訊號CN。第五電晶體M5的一第二端耦接至第三電晶體M3的第二端。第六電晶體M6的一第一端耦接至一第三電壓(5V)。第六電晶體M6的一閘極端耦接至第三電晶體M3的第二端。第六電晶體M6的一第二端用以輸出第一VCOM訊號VCOMP[1]。第七電晶體M7的一第一端耦接至第一電壓(-8V)。第七電晶體M7的一閘極端接收第一控制訊號組的一第一控制訊號P4。第七電晶體M7的一第二端耦接至第三電晶體M3的第二端。第八電晶體M8的一第一端耦接至一第四電壓(8.5V)。第八電晶體M8的一閘極端接收第一控制訊號組的一第二控制訊號P2。第八電晶體M8的一第二端耦接至第三電晶體M3的第二端。第九電晶體M9的一第一端耦接至一第五電壓(-5V)。第九電晶體M9的一閘極端耦接至第三電晶體M3的第二端。第九電晶體M9的一第二端用以輸出第二VCOM訊號VCOMN[1]。第十電晶體M10的一第一端耦接至一第六電壓(0V)。第十電晶體M10的一閘極端耦接至第一電晶體M1的第二端。第十電晶體M10的一第二端耦接至第六電晶體M6的第二端。第十一電晶體M11的一第一端耦接至第三電壓VSS。第十一電晶體M11的一閘極端耦接至第一電晶體M1的第二端。第十二電晶體M12的一第一端接收第二時脈訊號XCK1。第十二電晶體M12的一閘極端接收第二驅動訊號Q[10]。第十二電晶體M12的一第二端耦接至第十一電晶體M11的一第二端。第十三電晶體M13的一第一端耦接至第十一電晶體M11的第二端。第十三電晶體M13的一閘極端接收訊號CN。第十三電晶體M13的一第二端耦接至第一電壓(-8V)。第十四電晶體M14的一第一端耦接至第十電晶體M10的第一端。第十四電晶體M14的一閘極端接收訊號CN。第十四電晶體M14的一第二端耦接至第六電晶體M6的第二端。第十五電晶體M15的一第一端耦接至第六電晶體M6的第二端。第十五電晶體M15的一閘極端耦接至第十一電晶體M11的第二端。第十五電晶體M15的一第二端耦接至第五電壓(-5V)。第十六電晶體M16的一第一端耦接至第十一電晶體M11的第二端。第十六電晶體M16的一閘極端接收第一控制訊號組的第二控制訊號P2。第十六電晶體M16的一第二端耦接至第一電壓(-8V)。第十七電晶體M17的一第一端耦接至第十一電晶體M11的第二端。第十七電晶體M17的一閘極端接收第一控制訊號組的第一控制訊號P4。第十七電晶體M17的一第二端耦接至第四電壓(8.5V)。第十八電晶體M18的一第一端耦接至第九電晶體M9的第二端。第十八電晶體M18的一閘極端耦接至第十一電晶體M11的第二端。第十八電晶體M18的一第二端耦接至第三電壓(5V)。第十九電晶體M19的一第一端耦接至第九電晶體M9的第二端。第十九電晶體M19的一閘極端耦接至第一電晶體M1的第二端。第十九電晶體M19的一第二端耦接至第六電壓(0V)。第二十電晶體M20的一第一端耦接至第九電晶體M9的第二端。第二十電晶體M20的一閘極端接收訊號CN。第二十電晶體M20的一第二端耦接至第十九電晶體M19的第二端。第一電容C1的一第一端耦接至第三電晶體M3的第二端。第一電容C1的一第二端接地。第二電容C2的一第一端耦接至第十一電晶體M11的第二端。第二電容C2的一第二端接地。第三電容C3的一第一端耦接至第一電晶體M1的第二端。第三電容C3的一第二端接地。

為了清楚說明VCOM訊號產生電路20的原理，請參照第3圖繪示的訊號時序圖。第一時脈訊號CK1與第二時脈訊號XCK1互為反相訊號，亦即當第一時脈訊號CK1為邏輯高準位(logical high，以下稱高準位)時，第二時脈訊號XCK1為邏輯低準位(logical low，以下稱低準位)，當第二時脈訊號XCK1為高準位時，第一時脈訊號CK1為低準位。此外，第一時脈訊號CK1與第二時脈訊號XCK1在每一幀顯示時間的開始會被反相。所謂「一個幀顯示時間(a frame)」指的是顯示裝置10顯示一幀畫面的時間。訊號CN是用以切換顯示裝置10的一窄視(narrow view)模式與一廣視(wide view)模式的訊號，其中當訊號CN為低準位時，顯示裝置10為窄視模式下而具有較小的可視角度，即具有防窺功能，當訊號CN為高準位時，顯示裝置10為廣視模式下而具有較大的可視角度。以下的說明是針對顯示裝置10處於窄視角度下的操作，故訊號CN為低準位。第一時脈訊號CK1與第二時脈訊號XCK1可由一驅動積體電路(driver IC)提供。第一VCOM訊號VCOMP[1]與第二VCOM訊號VCOMN[1]皆具有一第一準位、一第二準位以及一第三準位，其中，第一準位小於第二準位，第二準位小於第三準位。在畫素單元組PS[1]的畫素單元要被寫入畫素資料的期間(即對應到每一幀顯示時間，從第一移位訊號G[2]由低準位轉為高準位開始到第二移位訊號G[10]由低準位轉為高準位為止的期間，以下稱畫素資料寫入時間)，訊號CN為高準位，第一VCOM訊號VCOMP[1]與第二VCOM訊號VCOMN[1]為第二準位(即直流準位)。當對應於畫素資料組PS[1]的畫素資料寫入時間結束，第一VCOM訊號VCOMP[1]會由第二準位轉為並維持第三準位且第二VCOM訊號VCOMN[1]會由第二準位轉為並維持第一準位，直到下一個畫素資料寫入時間開始。而在下一個畫素資料寫入時間的期間，第一VCOM訊號VCOMP[1]與第二VCOM訊號VCOMN[1]轉為並維持第二準位，並在此畫素資料寫入時間結束時，第一VCOM訊號VCOMP[1]轉為並維持第一準位且第二VCOM訊號VCOMN[1]轉為並維持第三準位直到再下一個畫素寫入時間開始。也就是說，第一VCOM訊號VCOMP[1]與第二VCOM訊號VCOMN[1]的周期為二個幀顯示時間。第一控制訊號組P2、P4及第二控制訊號組P1、P3的周期為二個幀顯示時間，且第一控制訊號組的第一控制訊號P4、第二控制訊號P2及第二控制訊號組的第一控制訊號P1、第二控制訊號P3在二個幀顯示時間的期間皆有二分之一個幀顯示時間為高準位且互不重疊。當第一訊號組的第一控制訊號P4為高準位時，第一電容C1會被以第一電壓(-8V)進行充電，第二電容C2會被以第四電壓(8.5V)進行充電。當第一訊號組的第二控制訊號P2為高準位時，第一電容C1會被以第四電壓(8.5V)進行充電，第二電容C2會被以第一電壓(-8V)進行充電。藉由上述方式，可以使得A點及B點的電壓維持在所想要的電壓，而使得VCOM訊號產生電路CC[1]能夠提供正確的第一VCOM訊號VCOMP[1]與第二VCOM訊號VCOMN[1]。

VCOM訊號產生電路20稍作改動即可用以實現第一組A1的其他奇數級的VCOM訊號產生電路CC[3]、CC[5]等，詳述如後。用以接收第一移位訊號G[2]的端點改為接收對應於所耦接的畫素單元組PS[3]、PS[5]等的畫素資料寫入時間起始的移位訊號，用以接收第二移位訊號G[10]的端點改為接收對應於所耦接的畫素單元組PS[3]、PS[5]等的畫素資料寫入時間結束的移位訊號，用以接收第一驅動訊號Q[2]的端點改為接收對應於所耦接的畫素單元組PS[3]、PS[5]等的畫素資料寫入時間起始的驅動訊號，用以接收第二移位訊號Q[10]的端點改為接收對應於所耦接的畫素單元組PS[3]、PS[5]等的畫素資料寫入時間結束的驅動訊號。以VCOM訊號產生電路CC[3]來說，對應於VCOM訊號產生電路CC[3]所耦接的畫素單元組PS[3]的畫素寫入時間起始的移位訊號及驅動訊號分別為G[18]、Q[18]，對應於VCOM訊號產生電路CC[3]所耦接的畫素單元組PS[3]的畫素寫入時間結束的移位訊號及驅動訊號分別為G[26]、Q[26]。也就是說，將VCOM訊號產生電路20中用以接收G[2]、Q[2]、G[10]、Q[10]的端點分別改為接收G[18]、Q[18]、G[26]、Q[26]，即可用以實現VCOM訊號產生電路CC[3]。

VCOM訊號產生電路20稍作改動即可用以實現第一組A1的其他偶數級的VCOM訊號產生電路CC[2]、CC[4]等，詳述如後。用以接收第一移位訊號G[2]的端點改為接收對應於所耦接的畫素單元組PS[2]、PS[4]等的畫素資料寫入時間起始的移位訊號，用以接收第二移位訊號G[10]的端點改為接收對應於所耦接的畫素單元組PS[2]、PS[4]等的畫素資料寫入時間結束的移位訊號，用以接收第一驅動訊號Q[2]的端點改為接收對應於所耦接的畫素單元組PS[2]、PS[4]等的畫素資料寫入時間起始的驅動訊號，用以接收第二移位訊號Q[10]的端點改為接收對應於所耦接的畫素單元組PS[2]、PS[4]等的畫素資料寫入時間結束的驅動訊號，用以接收第一控制訊號組的第一控制訊號P4的端點改為接收第一控制訊號組的第二控制訊號P2，用以接收第一控制訊號組的第二控制訊號P2的端點改為接收第一控制訊號組的第一控制訊號P4。以VCOM訊號產生電路CC[2]來說，對應於VCOM訊號產生電路CC[2]所耦接的畫素單元組PS[2]的畫素寫入時間起始的移位訊號及驅動訊號分別為G[10]、Q[10]，對應於VCOM訊號產生電路CC[2]所耦接的畫素單元組PS[2]的畫素寫入時間結束的移位訊號及驅動訊號分別為G[18]、Q[18]。也就是說，將VCOM訊號產生電路20中用以接收G[2]、Q[2]、G[10]、Q[10]、P4、P2的端點分別改為接收G[10]、Q[10]、G[18]、Q[18]、P2、P4，即可用以實現VCOM訊號產生電路CC[2]。

VCOM訊號產生電路20稍作改動即可用以實現第二組A2的奇數級的VCOM訊號產生電路，詳述如後。以VCOM訊號產生電路CC[k]來說，假設k為奇數，對應於VCOM訊號產生電路CC[k]所耦接的畫素單元組PS[k]的畫素寫入時間起始的移位訊號及驅動訊號分別為G[k+2]、Q[k+2]，對應於VCOM訊號產生電路CC[k]所耦接的畫素單元組PS[k]的畫素寫入時間結束的移位訊號及驅動訊號分別為G[k+10]、Q[k+10]。也就是說，將VCOM訊號產生電路20中用以接收G[2]、Q[2]、G[10]、Q[10]、P4、P2的端點分別改為接收G[k+2]、Q[k+2]、G[k+10]、Q[k+10]、P3、P1，即可用以實現VCOM訊號產生電路CC[k]。

VCOM訊號產生電路20稍作改動即可用以實現第二組A2的偶數級的VCOM訊號產生電路，詳述如後。以VCOM訊號產生電路CC[k]來說，假設k為偶數，對應於VCOM訊號產生電路CC[k]所耦接的畫素單元組PS[k]的畫素寫入時間起始的移位訊號及驅動訊號分別為G[k+2]、Q[k+2]，對應於VCOM訊號產生電路CC[k]所耦接的畫素單元組PS[k]的畫素寫入時間結束的移位訊號及驅動訊號分別為G[k+10]、Q[k+10]。也就是說，將VCOM訊號產生電路20中用以接收G[2]、Q[2]、G[10]、Q[10]、P4、P2的端點分別改為接收G[k+2]、Q[k+2]、G[k+10]、Q[k+10]、P1、P3，即可用以實現VCOM訊號產生電路CC[k]。

藉由上述的方式，各個VCOM訊號產生電路CC[1]~CC[n]中的第一電容C1與第二電容C2的保持時間(holding time)可以最多降低至二分之一。

請參照第4圖，第4圖繪示依據本發明另一實施例的多個VCOM訊號產生電路與三個控制訊號組的示意圖。在第4圖的配置中，顯示裝置的多個VCOM訊號產生電路VCOM1~VCOMn被劃分為第一組D1、第二組D2及第三組D3。第一組D1的VCOM訊號產生電路 VCOM1~VCOM(n/3)依據第一控制訊號組P2、P5產生第一VCOM訊號及第二VCOM訊號。第二組D2的VCOM訊號產生電路VCOM(n/3+1)~VCOM(2n/3)依據第二控制訊號組P3、P6產生第一VCOM訊號及第二VCOM訊號。第三組D3的VCOM訊號產生電路VCOM(2n/3+1)~VCOMn依據第三控制訊號組P1、P4產生第一VCOM訊號及第二VCOM訊號。第一控制訊號組P2、P5、第二控制訊號組P3、P6及第三控制訊號組P1、P4的波形如第5圖所示，控制訊號P1~P6的周期皆為二個幀顯示時間，且每一控制訊號P1~P6在一個周期內有三分之二個幀顯示時間為高準位，其中任一控制訊號為高準位的期間僅與另一控制訊號為高準位的期間有三分之一個幀顯示時間的重疊，並與其他四個控制訊號為高準位的期間不重疊。

藉由上述的方式，各個VCOM訊號產生電路CC[1]~CC[n]中的第一電容C1與第二電容C2的保持時間(holding time)可以最多降低至三分之一。

基於上述說明及電路結構可再進一步得出，當VCOM訊號產生電路被劃分為m組，並使用m個控制訊號組(共2m個控制訊號)進行控制時，VCOM訊號產生電路中的第一電容及第二電容的保持時間可最多降低至1/m，其中m為大於一的正整數。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:顯示裝置

A1:第一組

A2:第二組

PS[1]~PS[n]:畫素單元組

CC[1]~CC[n]:VCOM訊號產生電路

B1[1]~B1[n]:第一部分畫素單元

B2[1]~B2[n]:第二部分畫素單元

Claims

一種顯示裝置，包括：複數個畫素單元組，各該畫素單元組包括一第一部分畫素單元及一第二部分畫素單元，各該第一部分畫素單元及各該第二部分畫素單元包括複數列畫素單元，各該列畫素單元包括複數個畫素單元；以及複數個共同電極(VCOM)訊號產生電路，分別耦接至該些畫素單元組的其中之一，其中該些VCOM訊號產生電路分為m個組，各該組的該些VCOM訊號產生電路依據一第一時脈訊號、一第二時脈訊號及m個控制訊號組的其中之一產生一第一VCOM訊號及一第二VCOM訊號至所耦接的該畫素單元組，m為大於一的正整數；以及其中當該第一時脈訊號為高準位時，該第二時脈訊號為低準位，當該第二時脈訊號為高準位時，該第一時脈訊號為低準位，且該第一時脈訊號及該第二時脈訊號在每一幀顯示時間的開始會被反相。
如申請專利範圍第1項所述之顯示裝置，其中各該VCOM訊號產生電路將產生的該第一VCOM訊號提供至所耦接的該畫素單元組中該第一部分畫素單元的奇數行的該些畫素單元及該第二部分畫素單元的偶數行的該些畫素單元；各該VCOM訊號產生電路將產生的該第二VCOM訊號提供至所耦接的該畫素單元組中該第一部分畫素單元的偶數行的該些畫素單元及該第二部分畫素單元的奇數行的該些畫素單元。
如申請專利範圍第1項所述之顯示裝置，其中各該VCOM訊號產生電路產生的該第一VCOM訊號及該第二VCOM訊號的周期為二個幀顯示時間，且皆具有一第一準位、一第二準位及一第三準位，該第一準位小於該第二準位，該第二準位小於該第三準位，在各該VCOM訊號產生電路所耦接的該畫素單元組的一畫素資料寫入時間，該第一VCOM訊號及該第二VCOM訊號為該第二準位，當該畫素資料寫入時間結束，該第一VCOM訊號由該第二準位轉為該第三準位且該第二VCOM訊號由該第二準位轉為該第一準位，當一下一畫素資料寫入時間開始，該第一VCOM訊號及該第二VCOM訊號轉為該第二準位，且在該下一畫素資料寫入時間結束時，該第一VCOM訊號轉為該第一準位且該第二VCOM訊號轉為該第三準位。
如申請專利範圍第1項所述之顯示裝置，其中各該VCOM訊號產生電路包括一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體、一第十電晶體、一第十一電晶體、一第十二電晶體、一第十三電晶體、一第十四電晶體、一第十五電晶體、一第十六電晶體、一第十七電晶體、一第十八電晶體、一第十九電晶體、一第二十電晶體、一第一電容、一第二電容以及一第三電容，該第一電晶體的一第一端接收一移位暫存器輸出對應於各該VCOM訊號產生電路所耦接的該畫素單元組的一畫素資料寫入時間起始的一第一移位訊號，該第一電晶體的閘極端接收一閘極驅動電路輸出的對應於該第一移位訊號的一第一驅動訊號，該第二電晶體的一第一端耦接至一第一電壓，該第二電晶體的一閘極端接收該移位暫存器輸出的對應於各該VCOM訊號產生電路所耦接的該畫素單元組的該畫素資料寫入時間結束的一第二移位訊號，該第二電晶體的一第二端耦接至該第一電晶體的一第二端，該第三電晶體的一第一端接收該第一時脈訊號，該第三電晶體一閘極端接收該閘極驅動電路輸出的對應於該第二移位訊號的一第二驅動訊號，該第四電晶體的一第一端耦接至一第二電壓，該第四電晶體的一閘極端耦接至該第一電晶體的該第二端，該第四電晶體的一第二端耦接至該第三電晶體的一第二端，該第五電晶體的一第一端耦接至該第一電壓，該第五電晶體的一閘極端耦接至一訊號，該第五電晶體的一第二端耦接至該第三電晶體的該第二端，該第六電晶體的一第一端耦接至一第三電壓，該第六電晶體的一閘極端耦接至該第三電晶體的該第二端，該第六電晶體的一第二端用以輸出該第一VCOM訊號，該第七電晶體的一第一端耦接至該第一電壓，該第七電晶體的一閘極端接收對應的該控制訊號組的一第一控制訊號，該第七電晶體的一第二端耦接至該第三電晶體的該第二端，該第八電晶體的一第一端耦接至一第四電壓，該第八電晶體的一閘極端接收對應的該控制訊號組的一第二控制訊號，該第八電晶體的一第二端耦接至該第三電晶體的該第二端，該第九電晶體的一第一端耦接至一第五電壓，該第九電晶體的一閘極端耦接至該第三電晶體的該第二端，該第九電晶體的一第二端用以輸出該第二VCOM訊號，該第十電晶體的一第一端耦接至一第六電壓，該第十電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十電晶體的一第二端耦接至該第六電晶體的該第二端，該第十一電晶體的一第一端耦接至該第三電壓，該第十一電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十二電晶體的一第一端接收該第二時脈訊號，該第十二電晶體的一閘極端接收該第二驅動訊號，該第十二電晶體的一第二端耦接至該第十一電晶體的一第二端，該第十三電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十三電晶體的一閘極端接收該訊號，該第十三電晶體的一第二端耦接至該第一電壓，該第十四電晶體的一第一端耦接至該第十電晶體的該第一端，該第十四電晶體的一閘極端接收該訊號，該第十四電晶體的一第二端耦接至該第六電晶體的該第二端，該第十五電晶體的一第一端耦接至該第六電晶體的該第二端，該第十五電晶體的一閘極端耦接至該第十一電晶體的該第二端，該第十五電晶體的一第二端耦接至該第五電壓，該第十六電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十六電晶體的一閘極端接收對應的該控制訊號組的該第二控制訊號，該第十六電晶體的一第二端耦接至該第一電壓，該第十七電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十七電晶體的一閘極端接收對應的該控制訊號組的該第一控制訊號，該第十七電晶體的一第二端耦接至該第四電壓，該第十八電晶體的一第一端耦接至該第九電晶體的該第二端，該第十八電晶體的一閘極端耦接至該第十一電晶體的該第二端，該第十八電晶體的一第二端耦接至該第三電壓，該第十九電晶體的一第一端耦接至該第九電晶體的該第二端，該第十九電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十九電晶體的一第二端耦接至該第六電壓，該第二十電晶體的一第一端耦接至該第九電晶體的該第二端，該第二十電晶體的一閘極端接收該訊號，該第二十電晶體的一第二端耦接至該第十九電晶體的該第二端，該第一電容的一第一端耦接至該第三電晶體的該第二端，該第一電容的一第二端接地，該第二電容的一第一端耦接至該第十一電晶體的該第二端，該第二電容的一第二端接地，該第三電容的一第一端耦接至該第一電晶體的該第二端，該第三電容的一第二端接地。
如申請專利範圍第1項所述之顯示裝置，其中m為二，各該控制訊號組包括二控制訊號，且該些控制訊號的周期為二個幀顯示時間，且該些控制訊號於一個周期內有二分之一個幀顯示時間為高準位且互不重疊。
如申請專利範圍第1項所述之顯示裝置，其中m為三，各該控制訊號組包括二控制訊號，且該些控制訊號的周期為二個幀顯示時間，且該些控制訊號於一個周期內有三分之二個幀顯示時間為高準位，且任一該控制訊號為高準位的期間與另一該控制訊號為高準位的期間有三分之一個幀顯示時間的重疊，並與其他四個該控制訊號為高準位的期間不重疊。
一種用於顯示裝置的共同電極(VCOM)訊號產生電路，包括：一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體、一第十電晶體、一第十一電晶體、一第十二電晶體、一第十三電晶體、一第十四電晶體、一第十五電晶體、一第十六電晶體、一第十七電晶體、一第十八電晶體、一第十九電晶體、一第二十電晶體、一第一電容、一第二電容以及一第三電容，該第一電晶體的一第一端接收一移位暫存器輸出對應於該VCOM訊號產生電路所耦接的一畫素單元組的一畫素資料寫入時間起始的一第一移位訊號，該第一電晶體的閘極端接收一閘極驅動電路輸出的對應於該第一移位訊號的一第一驅動訊號，該第二電晶體的一第一端耦接至一第一電壓，該第二電晶體的一閘極端接收該移位暫存器輸出的對應於該VCOM訊號產生電路所耦接的該畫素單元組的該畫素資料寫入時間結束的一第二移位訊號，該第二電晶體的一第二端耦接至該第一電晶體的一第二端，該第三電晶體的一第一端接收一第一時脈訊號，該第三電晶體一閘極端接收該閘極驅動電路輸出的對應於該第二移位訊號的一第二驅動訊號，該第四電晶體的一第一端耦接至一第二電壓，該第四電晶體的一閘極端耦接至該第一電晶體的該第二端，該第四電晶體的一第二端耦接至該第三電晶體的一第二端，該第五電晶體的一第一端耦接至該第一電壓，該第五電晶體的一閘極端耦接至一訊號，該第五電晶體的一第二端耦接至該第三電晶體的該第二端，該第六電晶體的一第一端耦接至一第三電壓，該第六電晶體的一閘極端耦接至該第三電晶體的該第二端，該第六電晶體的一第二端用以輸出一第一VCOM訊號，該第七電晶體的一第一端耦接至該第一電壓，該第七電晶體的一閘極端接收對應的該控制訊號組的一第一控制訊號，該第七電晶體的一第二端耦接至該第三電晶體的該第二端，該第八電晶體的一第一端耦接至一第四電壓，該第八電晶體的一閘極端接收對應的該控制訊號組的一第二控制訊號，該第八電晶體的一第二端耦接至該第三電晶體的該第二端，該第九電晶體的一第一端耦接至一第五電壓，該第九電晶體的一閘極端耦接至該第三電晶體的該第二端，該第九電晶體的一第二端用以輸出一第二VCOM訊號，該第十電晶體的一第一端耦接至一第六電壓，該第十電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十電晶體的一第二端耦接至該第六電晶體的該第二端，該第十一電晶體的一第一端耦接至該第三電壓，該第十一電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十二電晶體的一第一端接收一第二時脈訊號，該第十二電晶體的一閘極端接收該第二驅動訊號，該第十二電晶體的一第二端耦接至該第十一電晶體的一第二端，該第十三電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十三電晶體的一閘極端接收該訊號，該第十三電晶體的一第二端耦接至該第一電壓，該第十四電晶體的一第一端耦接至該第十電晶體的該第一端，該第十四電晶體的一閘極端接收該訊號，該第十四電晶體的一第二端耦接至該第六電晶體的該第二端，該第十五電晶體的一第一端耦接至該第六電晶體的該第二端，該第十五電晶體的一閘極端耦接至該第十一電晶體的該第二端，該第十五電晶體的一第二端耦接至該第五電壓，該第十六電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十六電晶體的一閘極端接收對應的該控制訊號組的該第二控制訊號，該第十六電晶體的一第二端耦接至該第一電壓，該第十七電晶體的一第一端耦接至該第十一電晶體的該第二端，該第十七電晶體的一閘極端接收對應的該控制訊號組的該第一控制訊號，該第十七電晶體的一第二端耦接至該第四電壓，該第十八電晶體的一第一端耦接至該第九電晶體的該第二端，該第十八電晶體的一閘極端耦接至該第十一電晶體的該第二端，該第十八電晶體的一第二端耦接至該第三電壓，該第十九電晶體的一第一端耦接至該第九電晶體的該第二端，該第十九電晶體的一閘極端耦接至該第一電晶體的該第二端，該第十九電晶體的一第二端耦接至該第六電壓，該第二十電晶體的一第一端耦接至該第九電晶體的該第二端，該第二十電晶體的一閘極端接收該訊號，該第二十電晶體的一第二端耦接至該第十九電晶體的該第二端，該第一電容的一第一端耦接至該第三電晶體的該第二端，該第一電容的一第二端接地，該第二電容的一第一端耦接至該第十一電晶體的該第二端，該第二電容的一第二端接地，該第三電容的一第一端耦接至該第一電晶體的該第二端，該第三電容的一第二端接地。
如申請專利範圍第7項所述之VCOM訊號產生電路，其中當該第一時脈訊號為高準位時，該第二時脈訊號為低準位，當該第二時脈訊號為高準位時，該第一時脈訊號為低準位，且該第一時脈訊號及該第二時脈訊號在每一幀顯示時間的開始會被反相。
如申請專利範圍第7項所述之VCOM訊號產生電路，其中該第一VCOM訊號及該第二VCOM訊號的周期為二個幀顯示時間，且皆具有一第一準位、一第二準位及一第三準位，該第一準位小於該第二準位，該第二準位小於該第三準位，在該VCOM訊號產生電路所耦接的該畫素單元組的該畫素資料寫入時間，該第一VCOM訊號及該第二VCOM訊號為該第二準位，當該畫素資料寫入時間結束，該第一VCOM訊號由該第二準位轉為該第三準位且該第二VCOM訊號由該第二準位轉為該第一準位，當一下一畫素資料寫入時間開始，該第一VCOM訊號及該第二VCOM訊號轉為該第二準位，且在該下一畫素資料寫入時間結束時，該第一VCOM訊號轉為該第一準位且該第二VCOM訊號轉為該第三準位。