KR20160012350A - 가변 게이트 클록 발생기, 이를 포함하는 디스플레이 장치 및 디스플레이 장치의 구동 방법 - Google Patents

가변 게이트 클록 발생기, 이를 포함하는 디스플레이 장치 및 디스플레이 장치의 구동 방법 Download PDF

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이정두
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김윤미
임경화
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Abstract

디스플레이 장치는, 디스플레이 패널, 가변 게이트 클록 발생기 및 게이트 드라이버를 포함한다. 상기 디스플레이 패널은 복수의 데이터 라인들과 복수의 게이트 라인들 및 복수의 화소들을 포함한다. 상기 가변 게이트 클록 발생기는 프레임 이미지의 휘도에 따라 변화하는 각각의 듀티율들을 갖는 제1 가변 게이트 클록 신호 및 제2 가변 게이트 클록 신호를 발생한다. 상기 게이트 드라이버는 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호에 응답하여 상기 게이트 라인들을 구동하기 위한 게이트 구동 신호들을 발생한다.

Description

가변 게이트 클록 발생기, 이를 포함하는 디스플레이 장치 및 디스플레이 장치의 구동 방법{VARIABLE GATE CLOCK GENERATOR, DISPLAY DEVICE INCLUDING THE SAME AND METHOD OF DRIVING DISPLAY DEVICE}
본 발명은 디스플레이 장치에 관한 것으로서, 더욱 상세하게는 가변 게이트 클록 발생기, 이를 포함하는 디스플레이 장치 및 디스플레이 장치의 구동 방법에 관한 것이다.
스위칭 소자로서 박막 트랜지스터(TFT, thin film transistor)를 이용하는 액정 디스플레이(LCD, liquid crystal display) 장치가 널리 이용된다. 액정 디스플레이 장치는 화소 전극 및 공통 전극이 구비된 서로 대향하는 2개의 절연성 기판들과 그 사이의 액정층을 포함하는 디스플레이 패널을 구비한다. 화소 전극은 하나의 절연성 기판에 행렬의 형태로 배열되고 박막 트랜지스터 등의 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 다른 하나의 절연성 기판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다.
이러한 액정 디스플레이 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 화소별로 공통 전압에 대한 데이터 전압의 극성(polarity)을 반전시킨다. 이때 정극성의(positive) 데이터 전압으로 극성이 반전될 때의 충전율과 부극성의(negative) 데이터 전압으로 극성이 반전될 때의 충전율의 차이로 인하여 행 방향의 줄무늬가 발생하여 디스플레이 품질이 저하되는 문제가 있다.
본 발명의 일 목적은 데이터 전압의 극성 반전에 따른 충전율의 차이를 효율적으로 보상할 수 있는 가변 게이트 클록 발생기를 제공하는 것이다.
또한 본 발명의 일 목적은 데이터 전압의 극성 반전에 따른 충전율의 차이를 효율적으로 보상할 수 있는 가변 게이트 클록 발생기를 포함하는 디스플레이 장치를 제공하는 것이다.
또한 본 발명의 일 목적은 데이터 전압의 극성 반전에 따른 충전율의 차이를 효율적으로 보상할 수 있는 디스플레이 장치의 구동 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 디스플레이 장치는, 디스플레이 패널, 가변 게이트 클록 발생기 및 게이트 드라이버를 포함한다. 상기 디스플레이 패널은 복수의 데이터 라인들과 복수의 게이트 라인들 및 복수의 화소들을 포함한다. 상기 가변 게이트 클록 발생기는 프레임 이미지의 휘도에 따라 변화하는 각각의 듀티율들을 갖는 제1 가변 게이트 클록 신호 및 제2 가변 게이트 클록 신호를 발생한다. 상기 게이트 드라이버는 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호에 응답하여 상기 게이트 라인들을 구동하기 위한 게이트 구동 신호들을 발생한다.
상기 프레임 이미지의 휘도가 증가할수록 상기 제1 가변 게이트 클록 신호와 상기 제2 가변 게이트 클록 신호의 듀티율들의 차이가 증가하고, 상기 프레임 이미지의 휘도가 감소할수록 상기 제1 가변 게이트 클록 신호와 상기 제2 가변 게이트 클록 신호의 듀티율들의 차이가 감소할 수 있다.
상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호의 각각은, 프레임 주기마다 하이 듀티율과 로우 듀티율을 교대로 가질 수 있다.
상기 게이트 드라이버는 상기 제1 가변 게이트 클록 신호에 응답하여 홀수 번째 게이트 구동 신호들을 발생하고 상기 제2 가변 게이트 클록 신호에 응답하여 짝수 번째 게이트 구동 신호들을 발생하는 라인 반전 구동을 수행할 수 있다.
상기 가변 게이트 클록 발생기는, 듀티율 제어 회로 및 선택 회로를 포함할 수 있다. 상기 듀티율 제어 회로는 상기 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호 및 메인 클록 신호에 기초하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖는 로우 듀티율 클록 신호 및 상기 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는 하이 듀티율 클록 신호를 발생할 수 있다. 상기 선택 회로는 프레임 주기마다 천이하는 극성 신호에 응답하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 상기 프레임 주기마다 교번적으로 선택하여 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호를 발생할 수 있다.
상기 듀티율 제어 회로는, 상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 펄스폭을 갖는 가변 펄스폭 신호를 발생하는 디지털-시간 컨버터, 및 상기 가변 펄스폭 신호 및 상기 메인 클록 신호에 기초하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 발생하는 논리 회로를 포함할 수 있다.
상기 논리 회로는, 상기 메인 클록 신호에 기초하여 서로 반대되는 위상을 갖는 제1 게이트 클록 신호 및 제2 게이트 클록 신호를 발생하는 제1 논리 회로, 상기 가변 펄스폭 신호 및 상기 제1 게이트 클록 신호를 논리 연산하여 상기 로우 듀티율 클록 신호를 발생하는 제2 논리 회로, 및 상기 가변 펄스폭 신호 및 상기 제2 게이트 클록 신호를 논리 연산하여 상기 하이 듀티율 클록 신호를 발생하는 제3 논리 회로를 포함할 수 있다.
상기 제2 논리 회로는, 상기 가변 펄스폭 신호를 반전하여 반전 펄스폭 신호를 발생하는 인버터, 및 상기 반전 펄스폭 신호 및 상기 제1 게이트 클록 신호를 논리곱 연산하여 상기 로우 듀티율 클록 신호를 발생하는 논리곱 게이트를 포함할 수 있다.
상기 제3 논리 회로는, 상기 가변 펄스폭 신호 및 상기 제2 게이트 클록 신호를 논리합 연산하여 상기 하이 듀티율 클록 신호를 발생하는 논리합 게이트를 포함할 수 있다.
상기 선택 회로는, 제1 멀티플렉서 및 제2 멀티플렉서를 포함할 수 있다. 상기 제1 멀티플렉서는 상기 극성 신호가 제1 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하여 상기 제1 가변 게이트 클록 신호를 발생할 수 있다. 상기 제2 멀티플렉서는 상기 극성 신호가 제1 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하여 상기 제2 가변 게이트 클록 신호를 발생할 수 있다.
상기 듀티율 제어 회로는, 상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 지연 시간만큼 상기 메인 클록 신호를 지연하여 지연 클록 신호를 발생하는 지연 회로, 및 상기 메인 클록 신호 및 상기 지연 클록 신호를 논리 연산하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 발생하는 논리 회로를 포함할 수 있다.
상기 논리 회로는, 상기 메인 클록 신호 및 상기 지연 클록 신호를 논리합 연산하여 하이 듀티율 클록 신호를 발생하는 논리합 게이트, 및 상기 하이 듀티율 클록 신호를 반전하여 상기 로우 듀티율 클록 신호를 발생하는 인버터를 포함할 수 있다.
상기 가변 게이트 클록 발생기는, 인에이블 신호가 활성화된 경우 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호의 듀티율들을 각각 상기 프레임 이미지의 휘도에 따라 변화시키고, 상기 인에이블 신호가 비활성화된 경우 상기 프레임 이미지의 휘도에 관계없이 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호의 듀티율들을 동일하게 고정시킬 수 있다.
상기 인에이블 신호는 프레임율이 기준값보다 클 때 비활성화될 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 가변 게이트 클록 발생기는 듀티율 제어 회로 및 선택 회로를 포함한다. 상기 듀티율 제어 회로는 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호 및 메인 클록 신호에 기초하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖는 로우 듀티율 클록 신호 및 상기 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는 하이 듀티율 클록 신호를 발생한다. 상기 선택 회로는 프레임 주기마다 천이하는 극성 신호에 응답하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 상기 프레임 주기마다 교번적으로 선택하여 제1 가변 게이트 클록 신호 및 제2 가변 게이트 클록 신호를 발생한다.
상기 듀티율 제어 회로는, 상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 펄스폭을 갖는 가변 펄스폭 신호를 발생하는 디지털-시간 컨버터, 및 상기 가변 펄스폭 신호 및 상기 메인 클록 신호에 기초하여 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호를 발생하는 논리 회로를 포함할 수 있다.
상기 듀티율 제어 회로는, 상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 지연 시간만큼 상기 메인 클록 신호를 지연하여 지연 클록 신호를 발생하는 지연 회로, 및 상기 메인 클록 신호 및 상기 지연 클록 신호를 논리 연산하여 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호를 발생하는 논리 회로를 포함할 수 있다.
상기 선택 회로는, 상기 극성 신호가 제1 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하여 상기 제1 가변 게이트 클록 신호를 발생하는 제1 멀티플렉서, 및 상기 극성 신호가 제1 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하여 상기 제2 가변 게이트 클록 신호를 발생하는 제2 멀티플렉서를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디스플레이 장치의 구동 방법은, 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호를 발생하는 단계, 상기 프레임 휘도 신호 및 메인 클록 신호에 기초하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖는 로우 듀티율 클록 신호 및 상기 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는 하이 듀티율 클록 신호를 발생하는 단계, 프레임 주기마다 천이하는 극성 신호에 응답하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 상기 프레임 주기마다 교번적으로 선택하여 제1 가변 게이트 클록 신호 및 제2 가변 게이트 클록 신호를 발생하는 단계, 및 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호에 응답하여 디스플레이 패널의 게이트 라인들을 구동하기 위한 게이트 구동 신호들을 발생하는 단계를 포함한다.
상기 프레임 이미지의 휘도가 증가할수록 상기 하이 듀티율 클록 신호와 상기 로우 듀티율 클록 신호의 듀티율들의 차이가 증가하고, 상기 프레임 이미지의 휘도가 감소할수록 상기 하이 듀티율 클록 신호와 상기 로우 듀티율 클록 신호의 듀티율들의 차이가 감소할 수 있다.
본 발명의 실시예들에 따른 가변 게이트 클록 발생기, 디스플레이 장치 및 구동 방법은 게이트 구동 신호의 활성화 시간을 제어하는 게이트 클록 신호들의 듀티율을 프레임 이미지의 휘도 및 데이터 전압의 극성에 따라 가변함으로써 충전율의 차이에 따른 행 방향의 줄무늬 발생을 감소하고 디스플레이 품질을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도2a 및 2b는 도 1의 디스플레이 장치의 라인 반전 구동을 설명하기 위한 도면들이다.
도 3은 라인 반전 구동에서 프레임 이미지의 휘도에 따른 정극성과 부극성의 충전율의 차이를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 가변 게이트 클록 발생기를 나타내는 블록도이다.
도 5는 도 4의 가변 게이트 클록 발생기에 포함되는 듀티율 제어 회로의 동작을 나타내는 타이밍도이다.
도 6은 도 4의 가변 게이트 클록 발생기에 포함되는 듀티율 제어 회로의 일 실시예를 나타내는 도면이다.
도 7은 도 6의 듀티율 제어 회로의 동작을 나타내는 타이밍도이다.
도 8은 도 6의 듀티율 제어 회로에 포함되는 디지털-타임 컨버터의 동작을 설명하기 위한 도면이다.
도 9는 도 4의 가변 게이트 클록 발생기에 포함되는 선택 회로의 일 실시예를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 11은 도 4의 가변 게이트 클록 발생기에 포함되는 듀티율 제어 회로의 일 실시예를 나타내는 도면이다.
도 12는 도 11의 듀티율 제어 회로의 동작을 나타내는 타이밍도이다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치의 구동 방법을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(100)는 디스플레이 패널(110) 및 구동부를 포함한다. 상기 구동부는 타이밍 콘트롤러(TCON, timing controller)(120), 데이터 드라이버(DDRV, data driver)(130), 게이트 드라이버(GDRV, gate driver)(140)를 포함할 수 있다. 한편 도 1에는 도시를 생략하였으나, 디스플레이 장치(100)는 백 라이트 유닛, 디스플레이 데이터를 저장하기 위한 버퍼 등을 더 포함할 수 있다.
디스플레이 패널(110)은 복수의 데이터 라인들(DL1~DLn), 복수의 게이트 라인들(GL1~GLm) 및 복수의 화소(PX)들을 포함한다. 도 1에 예시한 바와 같이, 각 화소(PX)는 스위칭 소자(Ts), 액정 커패시터(Cl) 및 저장 커패시터(Cs)를 포함할 수 있다. 스위칭 소자(Ts)는 상응하는 게이트 라인(GL)을 통하여 제공되는 게이트 구동 신호에 응답하여 상응하는 데이터 라인(DL)과 커패시터들(Cl, Cs)을 전기적으로 연결한다. 액정 커패시터(Cl)는 스위칭 소자(Ts)와 공통 전압(Vcom) 사이에 결합되고, 저장 커패시터(Cs)는 스위칭 소자(Ts)와 접지 전압(Vgnd) 사이에 결합된다.
예를 들어, 복수의 화소(PX)들은 m 개의 행과 n개의 열들로 이루어진 매트릭스 형태로 배열될 수 있다. 디스플레이 패널(110)의 화소(PX)들은 복수의 데이터 라인들(DL1~DLn)을 통하여 데이터 드라이버(130)와 연결되고, 복수의 게이트 라인들(GL1~GLn)을 통하여 게이트 드라이버(140)와 연결된다.
데이터 드라이버(130)는 데이터 라인들(DL1~DLn)을 통하여 디스플레이 패널(110)에 데이터 신호들, 즉 데이터 전압들을 제공한다. 게이트 드라이버(140)는 게이트 라인들(GL1~GLm)을 통하여 행 단위로 화소(PX)들을 제어하기 위한 게이트 구동 신호들을 제공한다. 타이밍 콘트롤러(120)는 디스플레이 장치(100)의 전반적인 동작을 제어한다. 타이밍 콘트롤러(120)는 소정의 타이밍 제어 신호들(CTRL)을 데이터 드라이버(130), 게이트 드라이버(140) 등에 제공함으로써 디스플레이 장치(100)의 동작을 제어할 수 있다. 일 실시예에서, 타이밍 콘트롤러(120), 데이터 드라이버(130) 및 게이트 드라이버(140)는 하나의 집적 회로(Integrated Circuit; IC)로 구현될 수 있다. 다른 실시예에서, 타이밍 콘트롤러(120), 데이터 드라이버(130) 및 게이트 드라이버(140)는 2 이상의 IC들로 구현될 수 있다.
디스플레이 장치(100)는 본 발명의 실시예들에 따른 가변 게이트 클록 발생기(VGCG, variable gate clock generator)(200)를 포함한다. 가변 게이트 클록 발생기(200)는 프레임 이미지의 휘도에 따라 변화하는 각각의 듀티율들을 갖는 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)를 발생한다.
예를 들어, 상기 프레임 이미지의 휘도는 복수 비트의 프레임 휘도 신호(FBR)를 통하여 제공될 수 있다. 프레임 휘도 신호(FBR)는 프레임 데이터와 함께 외부의 장치로부터 제공될 수도 있고, 디스플레이 장치(100) 내에서 프레임 단위로 계산될 수도 있다. 프레임 휘도 신호(FBR)는 프레임 내의 모든 픽셀 데이터의 평균 휘도값을 나타낼 수 있다. 도 1에는 가변 게이트 클록 발생기(200)가 타이밍 콘트롤러(120)에 포함되는 것으로 도시되어 있으나, 가변 게이트 클록 발생기(200)의 적어도 일부의 구성 요소는 타이밍 콘트롤러(120)의 외부에 배치되거나 게이트 드라이버(140)에 포함될 수 있다.
게이트 드라이버(140)는 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)에 응답하여 게이트 라인들(GL1~GLm)을 구동하기 위한 게이트 구동 신호들을 발생한다.
후술하는 바와 같이, 프레임 이미지의 휘도에 따라 변화하는 각각의 듀티율들을 갖는 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)에 기초하여 상기 게이트 구동 신호들의 활성화 시간, 즉 화소(PX)들의 충전 시간을 적응적으로 제어할 수 있다. 이와 같이, 게이트 클록 신호들의 듀티율을 프레임 이미지의 휘도에 따라 가변함으로써 충전 특성의 차이에 따른 행 방향의 줄무늬 발생을 감소하고 디스플레이 품질을 향상시킬 수 있다.
도2a 및 2b는 도 1의 디스플레이 장치의 라인 반전 구동을 설명하기 위한 도면들이고, 도 3은 라인 반전 구동에서 프레임 이미지의 휘도에 따른 정극성과 부극성의 충전율의 차이를 나타내는 도면이다.
액정은 직류전압이 동일한 방향으로 계속 가해지면 열화하는 성질이 있기 때문에, 액정 디스플레이 장치의 액정층에는 교류 전압이 인가된다. 상기 액정층에의 교류 전압의 인가는, 각 화소에 인가하는 데이터 전압의 극성을 반전시킴으로써, 즉, 공통 전압을 기준으로 할 때 스위칭 소자(Ts)의 소스 전극의 전압(즉, 데이터 전압)의 극성을 반전시킴으로써 구현될 수 있다. 공통 전압보다 높은 데이터 전압을 인가하는 것을 정극성 구동(+)이라 하고 공통 전압보다 낮은 데이터 전압을 인가하는 것을 부극성 구동(-)이라 할 수 있다. 교류 전압의 인가는 라인 반전 구동, 도트 반전 구동 등의 방식으로 구현될 수 있다.
도 2a 및 2b 에는 연속한 2개의 프레임 주기에 대해서 화소(PX)들의 각각에 대한 정극성 구동(+)과 부극성 구동(-)이 표현되어 있다. 도 2a를 참조하면, k번째 프레임 주기에서 제1 게이트 라인(GL1) 등의 홀수 번째 게이트 라인들에 연결된 화소들은 정극성 구동(+)에 해당하고 제2 게이트 라인(GL2) 등의 짝수 번째 게이트 라인들에 연결된 화소들은 부극성 구동(-)에 해당한다. 도 2b를 참조하면, k+1 번째 프레임 주기에서 제1 게이트 라인(GL1) 등의 홀수 번째 게이트 라인들에 연결된 화소들은 부극성 구동(-)에 해당하고 제2 게이트 라인(GL2) 등의 짝수 번째 게이트 라인들에 연결된 화소들은 정극성 구동(-)에 해당한다.
이와 같이, 각각의 프레임 주기에서 1개의 행마다 정극성 구동(+)과 부극성 구동(-)을 반전하여 수행하고, 다음의 프레임 주기에서는 각각의 행에 대하여 정극성 구동(+)과 부극성 구동(-)을 반전시키는 것을 라인 구동 방식이라 한다. 실시예에 따라서, 라인 구동 방식은, 인접한 2개 이상의 행들마다 데이터 전압의 극성을 반전하거나, 2 이상의 프레임 주기마다 데이터 전압의 극성을 반전할 수도 있다.
데이터 전압이 정극성(+)인 경우의 화소의 충전율과 데이터 전압이 부극성(-)인경우의 화소의 충전율을 동일하게 하는 것은 용이하지 않다. 충전율이란 원하는 계조 전압에 대한, 화소의 저장 커패시터(Cs)에 실제로 충전되는 전압의 비율을 말한다. 예를 들어, 데이터 전압이 정극성(+)인 경우와 부극성(-)인 경우에, 스위칭 소자(Ts)로서의 박막 트랜지스터의 ON 전류가 다르기 때문에, 충전율의 차이가 발생할 수 있으며, 대체로 정극성 구동(+)의 충전율이 부극성 구동(-)의 충전율보다 작다. 라인 반전구동의 경우에 표시화면 전체에 균일한 휘도를 표시하더라도 이러한 충전율의 차이로 인하여 행 방향으로 줄무늬가 인식될 수 있다.
도 3에는 디스플레이되는 이미지의 휘도(BR)에 따른 부극성 구동(-)과 정극성 구동(+)의 충전율의 차이(DIFF)가 예시되어 있다. 도 3에서 알 수 있듯이, 이미지의 휘도(BR)가 증가할수록 충전율의 차이(DIFF)가 커지며, 디스플레이 품질의 저하도 커진다. 이러한 충전율의 차이에 따른 디스플레이 품질의 저하는 충전 시간, 즉 스위칭 소자(Ts)의 턴온 시간의 조절을 통하여 감소될 수 있다. 즉, 충전율이 상대적으로 작은 정극성 구동(+)의 경우에는 충전 시간을 상대적으로 증가시키고, 충전율이 상대적으로 큰 부극성 구동(-)의 경우에는 충전 시간을 상대적으로 감소시켜, 행 방향의 줄무늬 발생을 억제할 수 있다. 상기 충전 시간은 게이트 구동 신호의 활성화 시간에 해당하고, 일반적으로 상기 게이트 구동 신호의 활성화 시간은 게이트 클록 신호의 활성화 시간에 따라 결정될 수 있다.
본 발명의 실시예들에 따른 가변 게이트 클록 발생기, 디스플레이 장치 및 구동 방법은 게이트 구동 신호의 활성화 시간을 제어하는 게이트 클록 신호들의 듀티율을 프레임 이미지의 휘도 및 데이터 전압의 극성에 따라 가변함으로써 충전 특성의 차이에 따른 행 방향의 줄무늬 발생을 감소하고 디스플레이 품질을 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 가변 게이트 클록 발생기를 나타내는 블록도이다.
도 4를 참조하면, 가변 게이트 클록 발생기(200)는 듀티율 제어 회로(DRC, duty ratio control circuit)(300) 및 선택 회로(SEL, selection circuit)(400)를 포함할 수 있다. 듀티율 제어 회로(300)는 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호(FBR) 및 메인 클록 신호(MCK)에 기초하여 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)를 발생한다. 여기서 로우 듀티율 클록 신호(LCK)는 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖고, 하이 듀티율 클록 신호(HCK)는 상기 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는다. 메인 클록 신호(MCK)는 외부 장치로부터 제공될 수 있으며 0.5, 즉 50%의 고정된 듀티율을 갖는다.
선택 회로(400)는 프레임 주기마다 천이하는 극성 신호(POL)에 응답하여 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)를 상기 프레임 주기마다 교번적으로 선택하여 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)를 발생한다. 즉 어떤 프레임 주기에서 제1 가변 게이트 클록 신호(VCPV1)가 로우 듀티율 클록 신호(LCK)에 해당하고 제2 가변 게이트 클록 신호(VCPV2)는 하이 듀티율 클록 신호(HCK)에 해당할 수 있다. 다음 프레임 주기에서는 반대로 제1 가변 게이트 클록 신호(VCPV1)가 하이 듀티율 클록 신호(HCK)에 해당하고 제2 가변 게이트 클록 신호(VCPV2)는 로우 듀티율 클록 신호(LCK)에 해당할 수 있다. 이와 같은 방식으로, 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)의 각각은, 프레임 주기마다 하이 듀티율과 로우 듀티율을 교대로 가질 수 있다.
후술하는 바와 같이, 하이 듀티율 클록 신호(HCK)에 기초하여 정극성 구동(+)을 위한 게이트 구동 신호들을 발생하고 로우 듀티율 클록 신호(LCK)에 기초하여 부극성 구동(-)을 위한 게이트 구동 신호들을 발생할 수 있다. 선택 회로(400)의 동작을 제어하여 하이 듀티율 클록 신호(HCK) 및 로우 듀티율 클록 신호(LCK)를 교번적으로(alternatively) 선택하여 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)를 각각 발생할 수 있다.
도 5는 도 4의 가변 게이트 클록 발생기에 포함되는 듀티율 제어 회로의 동작을 나타내는 타이밍도이다.
도 5에는 프레임 이미지의 휘도가 서로 다른 세 가지 경우에 대하여 로우 듀티율 클록 신호(LCK)와 하이 듀티율 클록 신호(HCK)가 도시되어 있다. 제1 경우(CASE1)는 프레임 이미지의 휘도가 최소값인 경우에 해당하고, 제2 경우(CASE2)는 프레임 이미지의 휘도가 중간값인 경우에 해당하고, 제3 경우(CASE3)는 프레임 이미지의 휘도가 최대값인 경우에 해당한다.
듀티율은 신호의 활성화 시간과 비활성화 시간의 합에 대한 활성화 시간의 비율로 정의될 수 있다. 도 5에서, 메인 클록 신호(MCK)의 사이클 주기는 TC이고 듀티율은 0.5, 즉 50%에 해당한다. 각각의 경우에 대하여 로우 듀티율 클록 신호(LCK)의 활성화 시간(TLi)(i=1,2,3)과 하이 듀티율 클록 신호(HCK)의 활성화 시간(THi)의 합은 메인 클록 신호(MCK)의 사이클 주기(TC)로서 동일하다. 즉 TL1+TH1=TL2+TH2=TL3+TH3=TC을 만족한다.
제1 경우(CSAE1)는 로우 듀티율 클록 신호(LCK)의 로우 듀티율은 TL1/TC=0.5이고 하이 듀티율 클록 신호(HCK)의 하이 듀티율은 TH1/TC=0.5로서 동일하다. 제2 경우(CASE2)는 로우 듀티율 클록 신호(LCK)의 로우 듀티율은 TL2/TC<0.5로서 제1 경우보다 감소하고 하이 듀티율 클록 신호(HCK)의 하이 듀티율은 TH2/TC>0.5로서 증가한다. 제3 경우(CASE3)는 로우 듀티율 클록 신호(LCK)의 로우 듀티율은 TL3/TC로서 제2 경우보다 더욱 감소하고, 하이 듀티율 클록 신호(HCK)의 하이 듀티율은 TH3/TC로서 제2 경우보다 더욱 증가한다.
이와 같이, 프레임 이미지의 휘도가 증가할수록 하이 듀티율 클록 신호(HCK)와 로우 듀티율 클록 신호(LCK)의 듀티율들의 차이가 증가하고, 프레임 이미지의 휘도가 감소할수록 하이 듀티율 클록 신호(HCK)와 로우 듀티율 클록 신호(LCK)의 듀티율들의 차이가 감소할 수 있다. 전술한 바와 같이, 제1 가변 게이트 클록 신호(VCPV1)와 제2 가변 게이트 클록 신호(CPVP2)는 로우 듀티율 클록 신호(LCK)와 하이 듀티율 클록 신호(HCK)를 교번적으로 선택하여 발생된다.
결과적으로, 상기 프레임 이미지의 휘도가 증가할수록 제1 가변 게이트 클록 신호(VCPV1)와 제2 가변 게이트 클록 신호(CPVP2)의 듀티율들의 차이가 증가하고, 상기 프레임 이미지의 휘도가 감소할수록 제1 가변 게이트 클록 신호(VCPV1)와 제2 가변 게이트 클록 신호(CPVP2)의 듀티율들의 차이가 감소할 수 있다. 이와 같은 제1 및 제2 가변 게이트 클록 신호들(VCPV1, VCPV2)을 이용하여 라인 반전 구동을 위한 게이트 구동 신호들을 발생함으로써, 프레임 이미지의 휘도에 따라 충전 시간을 적응적으로 조절할 수 있고, 데이터 전압의 극성에 의한 충전율들의 차이를 효율적으로 보상할 수 있다.
도 6은 도 4의 가변 게이트 클록 발생기에 포함되는 듀티율 제어 회로의 일 실시예를 나타내는 도면이고, 도 7은 도 6의 듀티율 제어 회로의 동작을 나타내는 타이밍도이다.
도 6 및 7을 참조하면, 듀티율 제어 회로(301)는 디지털-시간 컨버터(DTC)(310) 및 논리 회로(320, 330, 340)를 포함할 수 있다. 디지털-시간 컨버터(310)는 프레임 휘도 신호(FBR)에 응답하여 프레임 이미지의 휘도에 따라 변화하는 펄스폭(PW)을 갖는 가변 펄스폭 신호(VPW)를 발생한다. 논리 회로(320, 330, 340)는 가변 펄스폭 신호(VPW) 및 메인 클록 신호(MCK)에 기초하여 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)를 발생한다.
도 6에 도시된 바와 같이, 논리 회로(320, 330, 340)는 제1 논리 회로(320), 제2 논리 회로(330) 및 제3 논리 회로(340)를 포함할 수 있다. 제1 논리 회로(320)는 메인 클록 신호(MCK)에 기초하여 서로 반대되는 위상을 갖는 제1 게이트 클록 신호(CPV1) 및 제2 게이트 클록 신호(CPV2)를 발생할 수 있다. 제2 논리 회로(330)는 가변 펄스폭 신호(VPW) 및 제1 게이트 클록 신호(CPV1)를 논리 연산하여 로우 듀티율 클록 신호(LCK)를 발생할 수 있다. 제3 논리 회로(340)는 가변 펄스폭 신호(VPW) 및 제2 게이트 클록 신호(CPV2)를 논리 연산하여 하이 듀티율 클록 신호(HCK)를 발생할 수 있다.
도 6에 예시된 바와 같이, 제1 논리 회로(320)는 메인 클록 신호(MCK)를 반전하여 제2 게이트 클록 신호(CPV2)를 발생하는 인버터(321)를 포함할 수 있다. 제1 게이트 클록 신호(CPV1)는 메인 클록 신호(MCK)에 상응할 수 있다. 도 7에 도시된 바와 같이, 메인 클록 신호(MCK), 제1 게이트 클록 신호(CPV1) 및 제2 게이트 클록 신호(CPV2)는 모두 듀티율이 0.5로서 동일할 수 있다.
제2 논리 회로(330)는 인버터(331) 및 논리곱 게이트(332)를 포함할 수 있다. 인버터(3310)는 가변 펄스폭 신호(VPW)를 반전하여 반전 펄스폭 신호(IVPW)를 발생할 수 있다. 논리곱 게이트(332)는 반전 펄스폭 신호(IVPW) 및 제1 게이트 클록 신호(CPV1)를 논리곱(AND) 연산하여 로우 듀티율 클록 신호(LCK)를 발생할 수 있다.
제3 논리 회로(340)는 가변 펄스폭 신호(VPW) 및 제2 게이트 클록 신호(CPV2)를 논리합(OR) 연산하여 하이 듀티율 클록 신호(HCK)를 발생하는 논리합 게이트(341)를 포함할 수 있다.
이와 같이, 프레임 이미지의 휘도에 따라 가변되는 펄스폭(PW)을 갖는 가변 펄스폭 신호(VPW)를 발생하고 이를 이용하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율(TL/TC)을 갖는 로우 듀티율 클록 신호(LCK) 및 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율(TH/TC)을 갖는 하이 듀티율 클록 신호(HCK)를 발생할 수 있다.
도 5에 도시된 논리 회로들(320, 330, 340)은 궁극적으로 도 6에 도시된 바와 같은 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)를 발생하기 위한 예시적인 것으로서, 실질적으로 동일한 신호들을 발생하는 범위 내에서 다양한 구성으로 변형될 수 있다.
한편, 도 6에 도시된 바와 같이, 듀티율 제어 회로(301)는 인에이블 신호(EN)에 응답하여 듀티율 가변 기능의 수행 여부를 결정할 수 있다. 예를 들어, 인에이블 신호(EN)가 활성화된 경우 디지털-시간 컨버터(310)가 인에이블되어 가변 펄스폭 신호(VPW)의 펄스폭(PW)을 프레임 휘도 신호(FBR)에 상응하도록 조절하고, 인에이블 신호(EN)가 비활성화된 경우 디지털-시간 컨버터(310)가 디스에이블되어 프레임 휘도 신호(FBR)에 관계없이 가변 펄스폭 신호(VPW)의 펄스폭(PW)을 0으로 설정한다.
결과적으로, 인에이블 신호(EN)가 활성화된 경우 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)의 듀티율들을 각각 상기 프레임 이미지의 휘도에 따라 변화시키고, 인에이블 신호(EN)가 비활성화된 경우 상기 프레임 이미지의 휘도에 관계없이 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)의 듀티율들을 동일하게 고정시킬 수 있다.
인에이블 신호(EN)는 다양한 필요에 따라 비활성화될 수 있다. 예를 들어, 인에이블 신호(EN)는 프레임율이 기준값보다 클 때 비활성화될 수 있다. 디스플레이 장치(100)의 프레임율이 증가할수록 게이트 클록 신호의 사이클 주기가 짧아지게 되고 프레임율이 일정한 기준값보다 큰 경우에는 게이트 클록 신호의 듀티율을 변화시키는 것이 용이하지 않고 오히려 오동작이 유발될 수 있다. 이 경우에는 인에이블 신호(EN)를 비활성화시켜 듀티율 가변 기능을 디스에이블시킬 수 있다.
도 8은 도 6의 듀티율 제어 회로에 포함되는 디지털-타임 컨버터의 동작을 설명하기 위한 도면이다.
프레임 휘도 신호(FBR)는 각 프레임의 평균 휘도를 나타내는 복수 비트의 디지털 신호일 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 프레임 휘도 신호(FBR)는 '00000000'부터 '11111111'까지의 값들 중에서 하나의 값을 갖는 8비트의 신호일 수 있다. 디지털-타임 컨버터(310)는 이러한 디지털 값을 가변 펄스폭 신호(VPW)의 펄스폭(PW)으로 변환할 수 있다. 프레임 휘도 신호(FBR)의 최대값 '11111111'에 상응하는 펄스폭은 테스트 과정 등을 통하여 결정될 수 있으며, 메인 클록 신호(MCK)의 사이클 주기에 비례하도록 결정될 수도 있다.
도 9는 도 4의 가변 게이트 클록 발생기에 포함되는 선택 회로의 일 실시예를 나타내는 도면이고, 도 10은 본 발명의 실시예들에 따른 디스플레이 장치의 동작의 일 예를 나타내는 타이밍도이다.
도 9를 참조하면, 선택 회로(401)는 제1 멀티플렉서(410) 및 제2 멀티플렉서(420)를 포함할 수 있다. 제1 멀티플렉서(410) 및 제2 멀티플렉서(420)는 극성 신호(POL)의 논리 레벨에 따라서 로우 듀티율 클록 신호(LCK)와 하이 듀티율 클록 신호(HCK)를 교번적으로(alternatively) 선택하여 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)를 발생할 수 있다. 극성 신호(POL)는 프레임 주기마다 제1 논리 레벨(예를 들어, 논리 하이 레벨)에서 제2 논리 레벨(예를 들어, 논리 로우 레벨)로 또는 제2 논리 레벨에서 제1 논리 레벨로 천이하는 신호일 수 있다. 극성 신호(POL)의 논리 레벨의 천이에 따라서 도 2a 또는 도 2b의 데이터 전압의 극성 반전이 수행될 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 제1 멀티플렉서(410)는 극성 신호(POL)가 제1 논리 레벨일 때 로우 듀티율 클록 신호(LCK)를 선택하고 극성 신호(POL)가 제2 논리 레벨일 때 하이 듀티율 클록 신호(HCK)를 선택하여 제1 가변 게이트 클록 신호(VCPV1)를 발생할 수 있다. 반면에 제2 멀티플렉서(420)는 극성 신호(POL)가 제1 논리 레벨일 때 하이 듀티율 클록 신호(HCK)를 선택하고 극성 신호(POL)가 제2 논리 레벨일 때 로우 듀티율 클록 신호(LCK)를 선택하여 제2 가변 게이트 클록 신호(VCPV2)를 발생할 수 있다.
도 10에는 연속한 k번 째 프레임 주기와 (k+1)번 째 프레임 주기에 대한 신호들이 도시되어 있다. 전술한 바와 같이, k번 째 프레임 주기에서는 제1 가변 게이트 클록 신호(VCPV1)는 로우 듀티율 클록 신호(LCK)에 상응하고 제2 가변 게이트 클록 신호(VCPV2)는 하이 듀티율 클록 신호(HCK)에 상응할 수 있다. 반면에 (k+1)번 째 프레임 주기에서는 제1 가변 게이트 클록 신호(VCPV1)는 하이 듀티율 클록 신호(HCK)에 상응하고 제2 가변 게이트 클록 신호(VCPV2)는 로우 듀티율 클록 신호(LCK)에 상응할 수 있다.
라인 반전 구동을 위하여, 게이트 드라이버(140)는 제1 가변 게이트 클록 신호(VCPV1)에 응답하여 홀수 번째 게이트 구동 신호들(GD1, GD3)을 발생하고 제2 가변 게이트 클록 신호(VCPV2)에 응답하여 짝수 번째 게이트 구동 신호들(GD2, GD4)을 발생할 수 있다. 게이트 구동 신호들(GD1, GD2, GD3, GD4)의 활성화 시간은 각 화소의 스위칭 소자(Ts)의 턴온 시간, 즉 화소의 충전 시간에 상응한다. 이와 같이, 정극성 구동(+)의 경우에는 프레임 이미지의 휘도에 따라 충전 시간을 증가하고 부극성 구동(-)의 경우에는 프레임 이미지의 휘도에 따라 충전 시간을 감소할 수 있다. 결과적으로 본 발명의 실시예들에 따른 가변 게이트 클록 발생기 및 이를 포함하는 디스플레이 장치는 게이트 구동 신호의 활성화 시간을 제어하는 게이트 클록 신호들의 듀티율을 프레임 이미지의 휘도 및 데이터 전압의 극성에 따라 가변함으로써 충전율의 차이에 따른 행 방향의 줄무늬 발생을 감소하고 디스플레이 품질을 향상시킬 수 있다.
도 11은 도 4의 가변 게이트 클록 발생기에 포함되는 듀티율 제어 회로의 일 실시예를 나타내는 도면이고, 도 12는 도 11의 듀티율 제어 회로의 동작을 나타내는 타이밍도이다.
도11 및 12를 참조하면, 듀티율 제어 회로(302)는 지연 회로(370) 및 논리 회로(380)를 포함할 수 있다. 지연 회로(370)는 프레임 휘도 신호(FBR)에 응답하여 프레임 이미지의 휘도에 따라 변화하는 지연 시간(TD)만큼 메인 클록 신호(MCK)를 지연하여 지연 클록 신호(DCK)를 발생한다. 논리 회로(380)는 메인 클록 신호(MCK) 및 지연 클록 신호(DCK)를 논리 연산하여 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)를 발생한다.
도 11에 예시된 바와 같이, 논리 회로(380)는 논리합 게이트(381) 및 인버터(382)를 포함할 수 있다. 논리합 게이트(381)는 메인 클록 신호(MCK) 및 지연 클록 신호(DCK)를 논리합 연산하여 하이 듀티율 클록 신호(HCK)를 발생할 수 있다. 인버터(382)는 하이 듀티율 클록 신호(HCK)를 반전하여 로우 듀티율 클록 신호(LCK)를 발생할 수 있다.
이와 같이, 프레임 이미지의 휘도에 따른 지연 시간(TD)만큼 지연되는 지연 클록 신호(DCK)를 발생하고 이를 이용하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율(TL/TC)을 갖는 로우 듀티율 클록 신호(LCK) 및 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율(TH/TC)을 갖는 하이 듀티율 클록 신호(HCK)를 발생할 수 있다.
도 11에 도시된 논리 회로는(380)은 궁극적으로 도 12에 도시된 바와 같은 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)를 발생하기 위한 예시적인 것으로서 실질적으로 동일한 신호들을 발생하는 범위 내에서 다양한 구성으로 변형될 수 있다.
한편, 도 11에 도시된 바와 같이, 듀티율 제어 회로(302)는 인에이블 신호(EN)에 응답하여 듀티율 가변 기능의 수행 여부를 결정할 수 있다. 예를 들어, 인에이블 신호(EN)가 활성화된 경우 디지털-시간 컨버터(310)가 인에이블되어 지연 클록 신호(DCK)의 지연 시간(TD)을 프레임 휘도 신호(FBR)에 상응하도록 조절하고, 인에이블 신호(EN)가 비활성화된 경우 지연 회로(370)가 디스에이블되어 프레임 휘도 신호(FBR)에 관계없이 지연 클록 신호(DCK)의 지연 시간(TD)을 0으로 설정한다.
결과적으로, 인에이블 신호(EN)가 활성화된 경우 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)의 듀티율들을 각각 상기 프레임 이미지의 휘도에 따라 변화시키고, 인에이블 신호(EN)가 비활성화된 경우 상기 프레임 이미지의 휘도에 관계없이 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)의 듀티율들을 동일하게 고정시킬 수 있다.
도 13은 본 발명의 실시예들에 따른 디스플레이 장치의 구동 방법을 나타내는 블록도이다.
도1, 4 및 13을 참조하면, 먼저 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호(FBR)를 발생한다(S100). 프레임 휘도 신호(FBR)는 프레임 데이터와 함께 외부의 장치로부터 제공될 수도 있고, 디스플레이 장치(100) 내에서 프레임 단위로 계산될 수도 있다. 프레임 휘도 신호(FBR)는 프레임 내의 모든 픽셀 데이터의 평균 휘도값을 나타낼 수 있다.
가변 게이트 클록 발생기(200)의 듀티율 제어 회로(300)는 프레임 휘도 신호(FBR) 및 메인 클록 신호(MCK)에 기초하여 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖는 로우 듀티율 클록 신호(LCK) 및 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는 하이 듀티율 클록 신호(HCK)를 발생한다(S200). 전술한 바와 같이, 프레임 휘도 신호(FBR)에 기초하여 가변 펄스폭 신호(VPW)의 펄스폭(PW)을 조절하거나 지연 클록 신호(DCK)의 지연 시간(TD)을 조절하여 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)의 듀티율들을 가변할 수 있다.
가변 게이트 클록 발생기(200)의 선택 회로(300)는 프레임 주기마다 천이하는 극성 신호(POL)에 응답하여 로우 듀티율 클록 신호(LCK) 및 하이 듀티율 클록 신호(HCK)를 상기 프레임 주기마다 교번적으로 선택하여 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)를 발생한다(S300). 게이트 드라이버(140)는 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)에 응답하여 디스플레이 패널의 게이트 라인들을 구동하기 위한 게이트 구동 신호들(GD1, GD2, GD3, GD4, )을 발생한다(S400). 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)를 이용하여 도 2a, 2b 및 10을 참조하여 설명한 바와 같은 라인 반전 구동을 위한 게이트 구동 신호들을 발생함으로써, 데이터 전압의 극성에 따른 충전율의 차이를 효율적으로 보상할 수 있다.
도 14는 본 발명의 실시예들에 따른 시스템을 나타내는 블록도이다.
도 12를 참조하면, 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 입출력 장치(740), 파워 서플라이(750) 및 디스플레이 장치(760)를 포함할 수 있다. 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(720)는 시스템(700)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(720)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory),FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(730)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(740)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(750)는 시스템(700)의 동작에 필요한 파워를 공급할 수 있다. 디스플레이 장치(760)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
도 1 내지 13을 참조하여 전술한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 장치(760)는 가변 게이트 클록 발생기(VGCG)(765)를 포함할 수 있다. 가변 게이트 클록 발생기(765)는 프레임 이미지의 휘도에 따라 변화하는 각각의 듀티율들을 갖는 제1 가변 게이트 클록 신호(VCPV1) 및 제2 가변 게이트 클록 신호(VCPV2)를 발생한다.
실시예에 따라, 시스템(700)은 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 디스플레이 장치(760)를 포함하는 임의의 전자 기기일 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 가변 게이트 클록 발생기, 디스플레이 장치 및 구동 방법은 게이트 구동 신호의 활성화 시간을 제어하는 게이트 클록 신호들의 듀티율을 프레임 이미지의 휘도 및 데이터 전압의 극성에 따라 가변함으로써 충전 특성의 차이에 따른 행 방향의 줄무늬 발생을 감소하고 디스플레이 품질을 향상시킬 수 있다.
본 발명은 디스플레이 장치를 포함하는 임의의 장치 및 시스템에 적용되어 디스플레이 품질을 향상시킬 수 있다. 특히 본 발명은 라인 반전 구동을 수행하는 액정 디스플레이 장치 및 이를 포함하는 장치 및 시스템에 더욱 유용하게 적용될 수 있다. 예를 들어, 본 발명은 TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 스마트 폰, PDA, PM), 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 유용하게 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200, 765, VCGC: 가변 게이트 클록 발생기
300, 301, 302, DRC: 듀티율 제어 회로
400, SEL: 선택 회로
LCK: 로우 듀티율 클록 신호
HCK: 하이 듀티율 클록 신호
POL: 극성 신호
VCPV1: 제1 가변 게이트 클록 신호
VCPV2: 제2 가변 게이트 클록 신호

Claims (20)

  1. 복수의 데이터 라인들과 복수의 게이트 라인들 및 복수의 화소들을 포함하는 디스플레이 패널;
    프레임 이미지의 휘도에 따라 변화하는 각각의 듀티율들을 갖는 제1 가변 게이트 클록 신호 및 제2 가변 게이트 클록 신호를 발생하는 가변 게이트 클록 발생기; 및
    상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호에 응답하여 상기 게이트 라인들을 구동하기 위한 게이트 구동 신호들을 발생하는 게이트 드라이버를 포함하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 프레임 이미지의 휘도가 증가할수록 상기 제1 가변 게이트 클록 신호와 상기 제2 가변 게이트 클록 신호의 듀티율들의 차이가 증가하고,
    상기 프레임 이미지의 휘도가 감소할수록 상기 제1 가변 게이트 클록 신호와 상기 제2 가변 게이트 클록 신호의 듀티율들의 차이가 감소하는 것을 특징으로 하는 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호의 각각은, 프레임 주기마다 하이 듀티율과 로우 듀티율을 교대로 갖는 것을 특징으로 하는 디스플레이 장치.
  4. 제3 항에 있어서,
    상기 게이트 드라이버는 상기 제1 가변 게이트 클록 신호에 응답하여 홀수 번째 게이트 구동 신호들을 발생하고 상기 제2 가변 게이트 클록 신호에 응답하여 짝수 번째 게이트 구동 신호들을 발생하는 라인 반전 구동을 수행하는 것을 특징으로 하는 디스플레이 장치.
  5. 제1 항에 있어서, 상기 가변 게이트 클록 발생기는,
    상기 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호 및 메인 클록 신호에 기초하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖는 로우 듀티율 클록 신호 및 상기 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는 하이 듀티율 클록 신호를 발생하는 듀티율 제어 회로; 및
    프레임 주기마다 천이하는 극성 신호에 응답하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 상기 프레임 주기마다 교번적으로 선택하여 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호를 발생하는 선택 회로를 포함하는 디스플레이 장치.
  6. 제5 항에 있어서, 상기 듀티율 제어 회로는,
    상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 펄스폭을 갖는 가변 펄스폭 신호를 발생하는 디지털-시간 컨버터; 및
    상기 가변 펄스폭 신호 및 상기 메인 클록 신호에 기초하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 발생하는 논리 회로를 포함하는 것을 특징으로 하는 디스플레이 장치.
  7. 제6 항에 있어서, 상기 논리 회로는,
    상기 메인 클록 신호에 기초하여 서로 반대되는 위상을 갖는 제1 게이트 클록 신호 및 제2 게이트 클록 신호를 발생하는 제1 논리 회로;
    상기 가변 펄스폭 신호 및 상기 제1 게이트 클록 신호를 논리 연산하여 상기 로우 듀티율 클록 신호를 발생하는 제2 논리 회로; 및
    상기 가변 펄스폭 신호 및 상기 제2 게이트 클록 신호를 논리 연산하여 상기 하이 듀티율 클록 신호를 발생하는 제3 논리 회로를 포함하는 것을 특징으로 디스플레이 장치.
  8. 제7 항에 있어서, 상기 제2 논리 회로는,
    상기 가변 펄스폭 신호를 반전하여 반전 펄스폭 신호를 발생하는 인버터; 및
    상기 반전 펄스폭 신호 및 상기 제1 게이트 클록 신호를 논리곱 연산하여 상기 로우 듀티율 클록 신호를 발생하는 논리곱 게이트를 포함하는 것을 특징으로 하는 디스플레이 장치.
  9. 제7 항에 있어서, 상기 제3 논리 회로는,
    상기 가변 펄스폭 신호 및 상기 제2 게이트 클록 신호를 논리합 연산하여 상기 하이 듀티율 클록 신호를 발생하는 논리합 게이트를 포함하는 것을 특징으로 하는 디스플레이 장치.
  10. 제5 항에 있어서, 상기 선택 회로는,
    상기 극성 신호가 제1 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하여 상기 제1 가변 게이트 클록 신호를 발생하는 제1 멀티플렉서; 및
    상기 극성 신호가 제1 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하여 상기 제2 가변 게이트 클록 신호를 발생하는 제2 멀티플렉서를 포함하는 것을 디스플레이 장치.
  11. 제5 항에 있어서, 상기 듀티율 제어 회로는,
    상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 지연 시간만큼 상기 메인 클록 신호를 지연하여 지연 클록 신호를 발생하는 지연 회로; 및
    상기 메인 클록 신호 및 상기 지연 클록 신호를 논리 연산하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 발생하는 논리 회로를 포함하는 것을 특징으로 하는 디스플레이 장치.
  12. 제11 항에 있어서, 상기 논리 회로는,
    상기 메인 클록 신호 및 상기 지연 클록 신호를 논리합 연산하여 하이 듀티율 클록 신호를 발생하는 논리합 게이트; 및
    상기 하이 듀티율 클록 신호를 반전하여 상기 로우 듀티율 클록 신호를 발생하는 인버터를 포함하는 것을 특징으로 하는 디스플레이 장치.
  13. 제1 항에 있어서, 상기 가변 게이트 클록 발생기는,
    인에이블 신호가 활성화된 경우 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호의 듀티율들을 각각 상기 프레임 이미지의 휘도에 따라 변화시키고,
    상기 인에이블 신호가 비활성화된 경우 상기 프레임 이미지의 휘도에 관계없이 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호의 듀티율들을 동일하게 고정시키는 것을 특징으로 하는 디스플레이 장치.
  14. 제13 항에 있어서,
    상기 인에이블 신호는 프레임율이 기준값보다 클 때 비활성화되는 것을 특징으로 하는 디스플레이 장치.
  15. 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호 및 메인 클록 신호에 기초하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖는 로우 듀티율 클록 신호 및 상기 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는 하이 듀티율 클록 신호를 발생하는 듀티율 제어 회로; 및
    프레임 주기마다 천이하는 극성 신호에 응답하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 상기 프레임 주기마다 교번적으로 선택하여 제1 가변 게이트 클록 신호 및 제2 가변 게이트 클록 신호를 발생하는 선택 회로를 포함하는 디스플레이 장치의 가변 게이트 클록 발생기.
  16. 제15 항에 있어서, 상기 듀티율 제어 회로는,
    상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 펄스폭을 갖는 가변 펄스폭 신호를 발생하는 디지털-시간 컨버터; 및
    상기 가변 펄스폭 신호 및 상기 메인 클록 신호에 기초하여 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호를 발생하는 논리 회로를 포함하는 것을 특징으로 하는 디스플레이 장치의 가변 게이트 클록 발생기.
  17. 제15 항에 있어서, 상기 듀티율 제어 회로는,
    상기 프레임 휘도 신호에 응답하여 상기 프레임 이미지의 휘도에 따라 변화하는 지연 시간만큼 상기 메인 클록 신호를 지연하여 지연 클록 신호를 발생하는 지연 회로; 및
    상기 메인 클록 신호 및 상기 지연 클록 신호를 논리 연산하여 상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호를 발생하는 논리 회로를 포함하는 것을 특징으로 디스플레이 장치의 가변 게이트 클록 발생기.
  18. 제15 항에 있어서, 상기 선택 회로는,
    상기 극성 신호가 제1 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하여 상기 제1 가변 게이트 클록 신호를 발생하는 제1 멀티플렉서; 및
    상기 극성 신호가 제1 논리 레벨일 때 상기 하이 듀티율 클록 신호를 선택하고 상기 극성 신호가 제2 논리 레벨일 때 상기 로우 듀티율 클록 신호를 선택하여 상기 제2 가변 게이트 클록 신호를 발생하는 제2 멀티플렉서를 포함하는 것을 디스플레이 장치의 가변 게이트 클록 발생기.
  19. 프레임 이미지의 휘도를 나타내는 프레임 휘도 신호를 발생하는 단계
    상기 프레임 휘도 신호 및 메인 클록 신호에 기초하여 상기 프레임 이미지의 휘도에 따라 감소하는 로우 듀티율을 갖는 로우 듀티율 클록 신호 및 상기 프레임 이미지의 휘도에 따라 증가하는 하이 듀티율을 갖는 하이 듀티율 클록 신호를 발생하는 단계;
    프레임 주기마다 천이하는 극성 신호에 응답하여 상기 로우 듀티율 클록 신호 및 상기 하이 듀티율 클록 신호를 상기 프레임 주기마다 교번적으로 선택하여 제1 가변 게이트 클록 신호 및 제2 가변 게이트 클록 신호를 발생하는 단계; 및
    상기 제1 가변 게이트 클록 신호 및 상기 제2 가변 게이트 클록 신호에 응답하여 디스플레이 패널의 게이트 라인들을 구동하기 위한 게이트 구동 신호들을 발생하는 단계를 포함하는 디스플레이 장치의 구동 방법.
  20. 제19 항에 있어서,
    상기 프레임 이미지의 휘도가 증가할수록 상기 하이 듀티율 클록 신호와 상기 로우 듀티율 클록 신호의 듀티율들의 차이가 증가하고,
    상기 프레임 이미지의 휘도가 감소할수록 상기 하이 듀티율 클록 신호와 상기 로우 듀티율 클록 신호의 듀티율들의 차이가 감소하는 것을 특징으로 하는 디스플레이 장치의 구동 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047170B (zh) * 2015-09-09 2017-08-25 深圳市华星光电技术有限公司 驱动装置及液晶显示装置
TWI678693B (zh) * 2018-09-12 2019-12-01 友達光電股份有限公司 多工器驅動方法以及顯示裝置
US11011120B2 (en) * 2019-05-10 2021-05-18 Samsung Display Co., Ltd. Display device
TWI698126B (zh) * 2019-05-23 2020-07-01 友達光電股份有限公司 顯示裝置與共同電極訊號產生電路

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3269596B2 (ja) * 1994-10-31 2002-03-25 シャープ株式会社 タッチパネル式入力装置
KR100483400B1 (ko) 1997-08-13 2005-11-03 삼성전자주식회사 액정표시장치의구동방법
KR100308115B1 (ko) * 1998-08-24 2001-11-22 김영환 액정표시소자의 게이트 구동회로
KR20040029724A (ko) * 2002-10-02 2004-04-08 삼성전자주식회사 액정 표시 장치
JP4266616B2 (ja) * 2002-11-13 2009-05-20 キヤノン株式会社 表示装置及びその駆動制御方法
EP1573708A1 (en) * 2002-11-27 2005-09-14 Koninklijke Philips Electronics N.V. Method of improving the perceptual contrast of displayed images
JP2004301989A (ja) * 2003-03-31 2004-10-28 Fujitsu Display Technologies Corp 液晶表示パネルの駆動方法及び液晶表示装置
KR100810514B1 (ko) * 2003-10-28 2008-03-07 삼성전자주식회사 디스플레이장치 및 그 제어방법
JP2005156661A (ja) 2003-11-21 2005-06-16 Sharp Corp 液晶表示装置ならびにその駆動回路および駆動方法
WO2006098449A1 (ja) * 2005-03-18 2006-09-21 Sharp Kabushiki Kaisha 液晶表示装置
US7586476B2 (en) * 2005-06-15 2009-09-08 Lg. Display Co., Ltd. Apparatus and method for driving liquid crystal display device
KR101147091B1 (ko) 2005-06-15 2012-05-17 엘지디스플레이 주식회사 액정 표시장치의 구동장치
KR100824796B1 (ko) * 2006-07-03 2008-04-24 삼성전자주식회사 데이터 오류 정정 회로 및 방법, 이를 포함하는 집적 회로
KR101325199B1 (ko) * 2006-10-09 2013-11-04 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
JP5348884B2 (ja) * 2007-01-15 2013-11-20 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置
US7609240B2 (en) * 2007-02-09 2009-10-27 Samsung Electronics Co., Ltd. Light generating device, display apparatus having the same and method of driving the same
KR100855989B1 (ko) * 2007-03-20 2008-09-02 삼성전자주식회사 셀프 마스킹 기능을 이용한 액정 패널의 구동 방법, 이를구현하는 마스킹 회로 및 비대칭 래치들
WO2008139656A1 (ja) * 2007-05-11 2008-11-20 Sharp Kabushiki Kaisha 液晶表示装置
KR100871829B1 (ko) * 2007-06-22 2008-12-03 삼성전자주식회사 적은 면적과 높은 효율을 갖는 공통 전압 발생기 및 그방법
TW201019301A (en) 2008-11-03 2010-05-16 Chunghwa Picture Tubes Ltd Gate driving device utilized in LCD device
KR20100131742A (ko) * 2009-06-08 2010-12-16 삼성에스디아이 주식회사 발광 장치 및 그 구동 방법
JP5127986B2 (ja) * 2009-11-04 2013-01-23 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
JP5404807B2 (ja) * 2009-11-04 2014-02-05 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
CN102110403B (zh) * 2009-12-23 2013-04-17 群康科技(深圳)有限公司 改善显示器拖影现象的方法及相关的显示器
JP5578411B2 (ja) * 2010-01-13 2014-08-27 Ｎｌｔテクノロジー株式会社 表示装置の駆動回路及び駆動方法
KR20120109890A (ko) 2011-03-28 2012-10-09 삼성디스플레이 주식회사 액정 표시 장치의 구동 장치 및 방법
KR101348023B1 (ko) * 2011-04-08 2014-01-03 샤프 가부시키가이샤 표시 장치 및 그 구동 방법, 및 전자 기기
US9019188B2 (en) * 2011-08-08 2015-04-28 Samsung Display Co., Ltd. Display device for varying different scan ratios for displaying moving and still images and a driving method thereof
KR101982830B1 (ko) * 2012-07-12 2019-05-28 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR20140048646A (ko) * 2012-10-16 2014-04-24 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102071628B1 (ko) * 2013-04-11 2020-01-31 삼성디스플레이 주식회사 표시 장치
KR102045787B1 (ko) 2013-05-13 2019-11-19 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치

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