KR100855989B1

KR100855989B1 - 셀프 마스킹 기능을 이용한 액정 패널의 구동 방법, 이를구현하는 마스킹 회로 및 비대칭 래치들

Info

Publication number: KR100855989B1
Application number: KR1020070027225A
Authority: KR
Inventors: 고재홍
Original assignee: 삼성전자주식회사
Priority date: 2007-03-20
Filing date: 2007-03-20
Publication date: 2008-09-02
Also published as: CN101271675B; JP2008233913A; US20080231623A1; CN101271675A; JP5608318B2; TW200844971A; TWI438756B; US8269757B2

Abstract

본 발명은 셀프 마스킹 기능을 이용한 액정 패널의 구동 방법, 이를 구현하는 마스킹 회로 및 비대칭 래치들에 대하여 기술된다. 액정 패널의 구동 방법은, 액정 패널로 전원이 인가되는 단계, 타이밍 콘트롤러로부터 액정 패널의 소스 라인들의 구동을 지시하는 수평 스타트 펄스 신호가 인가되는 단계, 수평 스타트 펄스 신호의 적어도 하나 이상의 펄스를 마스킹하여 수평 스타트 마스킹 신호를 발생하는 단계, 그리고 수평 스타트 마스킹 신호에 응답하여 소스 라인들을 구동하는 단계를 포함한다. 수평 스타트 마스킹 신호는, 액정 패널의 화상 데이터에 대응하는 소스 드라이버의 출력 신호들이 공급될 때까지, 액정 패널의 소스 라인들과 소스 드라이버 사이의 스위치들을 턴오프시킨다. 이에 따라, 액정 패널의 파워 온 시 불분명한 화상 데이터가 액정 패널에 디스플레이되는 것을 방지한다.

액정 패널, 파워 온, 마스킹 회로, 수평 스타트 마스킹 신호, 비대칭 래치들

Description

셀프 마스킹 기능을 이용한 액정 패널의 구동 방법, 이를 구현하는 마스킹 회로 및 비대칭 래치들{LCD driving method using self masking and masking circuit and asymmetric latches thereof}

도 1은 전형적인 액정 패널 모듈의 파워-온 시퀀스 타이밍을 설명하는 도면이다.

도 2는 도 1의 액정 패널의 초기 파워 온 시 디스플레이 불량 상태를 설명하는 도면이다.

도 3은 본 발명의 제1 실시예에 따른 액정 패널 모듈의 파워-온 시퀀스 타이밍을 설명하는 도면이다.

도 4는 도 3의 수평 스타트 마스킹 신호를 발생하는 마스킹 회로를 설명하는 도면이다.

도 5는 도 4의 마스킹 회로의 동작 타이밍을 설명하는 도면이다.

도 6은 도 4의 제1 내지 제3 플립플롭들을 설명하는 회로 다이어그램이다.

도 7은 도 6의 제1 래치를 설명하는 제1 예의 회로 다이어그램이다.

도 8은 도 6의 제2 래치를 설명하는 제1 예의 회로 다이어그램이다.

도 9는 도 4의 제4 플립플롭을 설명하는 회로 다이어그램이다.

도 10은 도 6의 제1 래치를 설명하는 제2 예의 회로 다이어그램이다.

도 11은 도 6의 제2 래치를 설명하는 제2 예의 회로 다이어그램이다.

도 12는 도 6의 제1 래치를 설명하는 제3 예의 회로 다이어그램이다.

도 13은 도 6의 제2 래치를 설명하는 제3 예의 회로 다이어그램이다.

도 14는 본 발명의 제2 실시예에 따른 마스킹 회로를 설명하는 도면이다.

도 15는 도 14의 마스킹 회로의 동작 타이밍을 설명하는 도면이다.

도 16은 본 발명의 제3 실시예에 따른 마스킹 회로를 설명하는 도면이다.

도 17은 본 발명의 제4 실시예에 따른 마스킹 회로를 설명하는 도면이다.

도 18은 도 16 및 도 17의 마스킹 회로들의 동작 타이밍을 설명하는 도면이다.

도 19는 본 발명의 수평 스타트 마스킹 신호를 발생시키는 다양한 예들의 타이밍을 설명하는 도면이다.

본 발명은 반도체 집적 회로에 관한 것으로, 특히 셀프 마스킹 기능을 갖는 액정 패널 구동 장치에 관한 것이다.

액정 패널은 게이트 라인들과 소스 라인들 간에 배열되는 화소 매트릭스를 이용하여 화상 데이터를 표시하게 된다. 각 화소들은 화상 데이터에 따라 광투과량을 조절하는 액정 셀과, 소스 라인으로부터 액정 셀에 공급될 화상 데이터를 전달하기 위한 박막 트랜지스터(Thin Film Transistor)로 구성된다. 액정 패널 모듈에 는 게이트 라인 및 소스 라인을 구동하기 위한 게이트 드라이버 및 소스 드라이버를 포함한다.

도 1은 전형적인 액정 패널 모듈의 파워-온 시퀀스 타이밍을 설명하는 도면이다. 도 1을 참조하면, 소스 드라이버의 제1 전원(VDD1)과 제2 전원(VDD2)이 t1 시간에 공급된다. 제1 전원(VDD1)은 소스 드라이버의 로직 회로를 구동하는 전원이고, 제2 전원(VDD2)은 소스 드라이버를 구동하는 고전압의 전원이다. 제1 전원(VDD1)과 제2 전원(VDD2)은 t2 시간에서 안정화된다. 액정 패널 모듈을 제어하는 타이밍 콘트롤러의 리셋 신호(RESET)가 로직 로우에서 로직 하이로 천이하고 나서 수 프레임(frame) 후에, 타이밍 콘트롤러는 화상 데이터를 소스 드라이버로 전송한다. 타이밍 콘트롤러에서 액정 패널의 소스 라인들을 구동하는 수평 스타트 펄스 신호(TP)와 화상 데이터에 대응하는 소스 드라이버의 출력 신호들이 t3 시간에서 인가된다.

수평 스타트 펄스 신호(TP)는, 소스 드라이버의 출력 신호들을 소스 라인들로 전송하는 스위치들을 제어하는 신호로써, 로직 로우일 때 스위치들을 턴온시킨다. 소스 드라이버의 출력 신호들이 인가되기 이전인 t1 시간과 t3 시간 사이의 구간에, 수평 스타트 신호(TP)가 로직 로우로 인가되기 때문에, 불안정한 소스 드라이버의 불분명한(Unknown) 출력 신호들이 소스 라인들로 전송된다. 이에 따라, 액정 패널(20)은, 도 2에 도시된 바와 같이, 초기 파워 온 시에 줄무늬가 나타나면서 디스플레이 불량 상태에 놓이게 된다. 수십 ms 후, t3 시간에서 액정 패널(20)은 디스플레이 정상 상태가 된다.

초기 파워-온 시에 불분명한 화상 데이터가 액정 패널에 디스플레이되는 것을 방지할 수 있는 방안이 요구된다.

본 발명의 목적은 초기 파워 온 시 수평 스타트 마스킹 신호를 이용하여 액정 패널을 구동 방법을 제공하는 데 있다.

본 발명의 다른 목적은 상기 수평 스타트 마스킹 신호를 발생하는 마스킹 회로를 제공하는 데 있다.

본 발명의 또다른 목적은 상기 마스킹 회로를 구현하는 비대칭 래치들을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 액정 패널의 구동 방법은, 액정 패널로 전원이 인가되는 단계, 타이밍 콘트롤러로부터 액정 패널의 소스 라인들의 구동을 지시하는 수평 스타트 펄스 신호가 인가되는 단계, 수평 스타트 펄스 신호의 적어도 하나 이상의 펄스를 마스킹하여 수평 스타트 마스킹 신호를 발생하는 단계, 그리고 수평 스타트 마스킹 신호에 응답하여 소스 라인들을 구동하는 단계를 포함한다.

본 발명의 실시예들에 따라, 수평 스타트 마스킹 신호는, 액정 패널의 소스 라인들과 소스 드라이버 사이의 스위치들을 제어할 수 있다.

본 발명의 실시예들에 따라, 수평 스타트 마스킹 신호는, 액정 패널의 화상 데이터에 대응하는 소스 드라이버의 출력 신호들이 공급될 때까지 스위치들을 턴오 프시킬 수 있다.

상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 액정 패널의 구동 방법은, 액정 패널로 전원이 인가되는 단계, 타이밍 콘트롤러로부터 액정 패널의 소스 라인들의 구동을 지시하는 수평 스타트 펄스 신호가 순차적으로 입력되는 단계, 수평 스타트 펄스 신호의 상승 에지마다 이전의 로직 레벨이 반전되는 2 분주 펄스 신호를 발생하는 단계, 2 분주 펄스 신호의 상승 에지마다 이전의 로직 레벨이 반전되는 4 분주 펄스 신호를 발생하는 단계, 4 분주 펄스 신호의 상승 에지마다 이전의 로직 레벨이 반전되는 8 분주 펄스 신호를 발생하는 단계, 8 분주 펄스 신호를 소정 시간 지연시켜 지연된 8 분주 펄스 신호를 발생하는 단계, 지연된 8 분주 펄스 신호의 하강 에지에 응답하여 로직 로우레벨로 천이하는 인에이블 신호를 발생하는 단계, 인에이블 신호와 수평 스타트 펄스 신호를 논리합하여 수평 스타트 마스킹 신호를 발생하는 단계, 그리고 수평 스타트 마스킹 신호에 응답하여 액정 패널의 상기 소스 라인들과 소스 드라이버 사이의 스위치들을 제어하는 단계를 포함한다.

상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 마스킹 회로는, 클럭 입력 단자에 수평 스타트 펄스 신호를 입력하고 출력 단자와 반전 출력 단자 각각에 2 분주 펄스 신호와 반전된 2 분주 펄스 신호를 출력하는 제1 플립플롭, 클럭 입력 단자에 2 분주 펄스 신호를 입력하고 출력 단자로 4 분주 펄스 신호를 출력하는 제2 플립플롭, 클럭 입력 단자에 4 분주 펄스 신호를 입력하고 출력 단자로 8 분주 펄스 신호를 출력하는 제3 플립플롭, 8 분주 펄스 신호를 소정 시간 지연시켜 지연된 8 분주 펄스 신호를 출력하는 지연부, 클럭 입력 단자에 지연된 8 분주 펄스 신호를 입력하고 데이터 입력 단자에 2 분주 펄스 신호를 입력하고 반전 데이터 입력 단자에 반전된 2 분주 펄스 신호를 입력하고 반전 출력 단자로 인에이블 신호를 출력하는 제4 플립플롭, 그리고 수평 스타트 펄스 신호와 인에이블 신호를 입력하여 수평 스타트 마스킹 신호를 발생하는 오아 게이트를 포함한다.

상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 마스킹 회로는, 클럭 입력 단자에 수평 스타트 펄스 신호를 입력하고 출력 단자에 2 분주 펄스 신호를 출력하는 제1 플립플롭, 수평 스타트 펄스 신호를 입력하고 반전된 수평 스타트 펄스 신호를 출력하는 인버터, 클럭 입력 단자에 2 분주 펄스 신호를 입력하고 데이터 입력 단자에 수평 스타트 펄스 신호를 입력하고 반전 데이터 입력 단자에 반전된 수평 스타트 펄스 신호를 입력하고 반전 출력 단자로 인에이블 신호를 출력하는 제2 플립플롭, 그리고 수평 스타트 펄스 신호와 인에이블 신호를 입력하여 수평 스타트 마스킹 신호를 발생하는 오아 게이트를 포함한다.

상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 마스킹 회로는, 수평 스타트 펄스 신호를 입력하고 반전된 수평 스타트 펄스 신호를 출력하는 인버터, 클럭 입력 단자에 수평 스타트 펄스 신호를 입력하고 데이터 입력 단자에 수평 스타트 펄스 신호를 입력하고 반전 데이터 입력 단자에 반전된 수평 스타트 펄스 신호를 입력하고 반전 출력 단자로 인에이블 신호를 출력하는 플립플롭, 그리고 수평 스타트 펄스 신호와 인에이블 신호를 입력하여 수평 스타트 마스킹 신호를 발생하는 오아 게이트를 포함한다.

본 발명의 실시예들에 따라, 마스킹 회로는 수평 스타트 펄스 신호를 입력하여 지연된 수평 스타트 펄스 신호를 발생하는 지연부를 더 구비하고, 지연된 수평 스타트 펄스 신호를 플립플롭의 클럭 입력 단자로 입력시킬 수 있다.

본 발명의 실시예들에 따라, 플립플롭은, 반전 클럭 입력 단자 신호에 응답하여 그 자신의 반전 출력 단자 신호와 출력 단자 신호를 각각 전달하는 제1 및 제2 스위치들, 디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고 제1 스위치를 통해 전달되는 반전 출력 단자 신호와 제2 스위치를 통해 전달되는 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하는 디폴트 하이 래치, 클럭 입력 단자 신호에 응답하여 디폴트 하이 래치의 반전 출력 단자 신호와 출력 단자 신호를 각각 전달하는 제3 및 제4 스위치들, 그리고 디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고 제3 스위치를 통해 전달되는 반전 출력 단자 신호와 제4 스위치를 통해 전달되는 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하고 반전 출력 단자와 출력 단자는 제1 내지 제3 플립플롭들 각각의 출력 단자와 반전 출력 단자와 연결되는 디폴트 로우 래치를 포함할 수 있다.

본 발명의 실시예들에 따라, 플립플롭은, 클럭 입력 단자 신호에 응답하여 그 자신의 데이터 입력 단자 신호와 반전 데이터 입력 단자 신호를 각각 전달하는 제1 및 제2 스위치들, 디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고 제1 스위치를 통해 전달되는 데이터 입력 단자 신호와 제2 스위치를 통해 전달되는 반전 데이터 입력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하는 디폴트 로우 래치, 반전 클럭 입력 단자 신호에 응답하여 디폴트 로우 래치의 반전 출력 단 자 신호와 출력 단자 신호를 각각 전달하는 제3 및 제4 스위치들, 그리고 디폴트 로직 하이레벨로 셋팅되는 출력 단자를 갖고 제3 스위치를 통해 전달되는 반전 출력 단자 신호와 제4 스위치를 통해 전달되는 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하고 반전 출력 단자와 출력 단자는 제4 플립플롭의 출력 단자와 반전 출력 단자와 연결되는 디폴트 하이 래치를 포함할 수 있다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 출력 단자를 디폴트 로직 하이레벨로 셋팅하는 래치는, 접지 전압이 그 소스에 연결되고 입력 단자가 그 게이트에 연결되고 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 입력 단자가 그 게이트에 연결되고 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터, 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터, 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터, 전원 전압이 그 소스 에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 포함하고, 제1 엔모스 트랜지스터의 너비를 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 제5 피모스 트랜지스터의 크기를 제6 피모스 트랜지스터의 크기보다 크게 설정한다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 출력 단자를 디폴트 로직 하이레벨로 셋팅하는 래치는, 접지 전압이 그 소스에 연결되고 입력 단자가 그 게이트에 연결되고 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 입력 단자가 그 게이트에 연결되고 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터, 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터, 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제2 엔모스 트랜지스 터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터, 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고 반전 클럭 입력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터, 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터, 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고 반전 클럭 입력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터, 그리고 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 포함하고, 제1 엔모스 트랜지스터의 너비를 제2 엔모스 트랜지스터의 너비 보다 크게 설정하고, 제5 피모스 트랜지스터의 크기를 제6 피모스 트랜지스터의 크기보다 크게 설정한다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 출력 단자를 디폴트 로직 하이레벨로 셋팅하는 래치는, 접지 전압이 그 소스에 연결되고 입력 단자가 그 게이트에 연결되고 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 입력 단자가 그 게이트에 연결되고 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터, 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고 반전 클럭 입력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터, 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터, 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고 반전 클럭 입력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터, 그리고 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 포함하고, 제1 엔모스 트랜지스터의 너비를 제2 엔모스 트랜지스터의 너비 보다 크게 설정하고, 제3 피모스 트랜지스터의 크기를 제4 피모스 트랜 지스터의 크기보다 크게 설정한다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 출력 단자를 디폴트 로직 로우레벨로 셋팅하는 래치는, 접지 전압이 그 소스에 연결되고 입력 단자가 그 게이트에 연결되고 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 입력 단자가 그 게이트에 연결되고 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터, 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터, 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터, 그리고 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 포함하고, 제2 엔모스 트랜지스터의 너 비를 제1 엔모스 트랜지스터의 너비 보다 크게 설정하고, 제6 피모스 트랜지스터의 크기를 제5 피모스 트랜지스터의 크기보다 크게 설정한다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 출력 단자를 디폴트 로직 로우레벨로 셋팅하는 래치는, 접지 전압이 그 소스에 연결되고 입력 단자가 그 게이트에 연결되고 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 입력 단자가 그 게이트에 연결되고 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터, 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터, 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터, 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고 반전 클럭 입력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터, 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터. 전원 전압이 그 소스에 연결되고, 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터, 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고 반전 클럭 입력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터, 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 포함하고, 제2 엔모스 트랜지스터의 너비를 제1 엔모스 트랜지스터의 너비 보다 크게 설정하고, 제6 피모스 트랜지스터의 크기를 제5 피모스 트랜지스터의 크기보다 크게 설정한다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 출력 단자를 디폴트 로직 로우레벨로 셋팅하는 래치는, 접지 전압이 그 소스에 연결되고 입력 단자가 그 게이트에 연결되고 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 입력 단자가 그 게이트에 연결되고 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되고 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 반전 출력 단자가 그 게이트에 연결되고 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고, 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터, 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 반전 클럭 입력 단자가 그 게이트에 연결되고 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터, 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터, 전원 전압이 그 소스에 연결되고 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터, 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고 반전 클럭 입력 단자가 그 게이트에 연결되고 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터, 그리고 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 클럭 입력 단자가 그 게이트에 연결되고 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 포함하고, 제2 엔모스 트랜지스터의 너비를 제1 엔모스 트랜지스터의 너비 보다 크게 설정하고, 제4 피모스 트랜지스터의 크기를 제3 피모스 트랜지스터의 크기보다 크게 설정한다.

따라서, 본 발명은 출력 단자를 디폴트 로직 하이레벨로 또는 로직 로우레벨로 셋팅하는 비대칭 래치들을 이용하여, 타이밍 콘트롤러로부터 제공되는 수평 스타트 펄스 신호의 적어도 하나 이상의 펄스를 마스킹하여 수평 스타트 마스킹 신호 를 발생한다. 수평 스타트 마스킹 신호는 액정 패널의 화상 데이터에 대응하는 소스 드라이버의 출력 신호들이 공급될 때까지 액정 패널의 소스 라인들과 소스 드라이버 사이의 스위치들을 턴오프시킨다. 이에 따라. 액정 패널의 파워 온 시, 불분명한 화상 데이터가 액정 패널에 디스플레이되는 것을 방지한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 제1 실시예에 따른 액정 패널 모듈의 파워-온 시퀀스 타이밍을 설명하는 도면이다. 도 3을 참조하면, 소스 드라이버의 제1 전원(VDD1)과 제2 전원(VDD2)이 t1 시간에서 공급되어 t2 시간에서 안정화된다. 타이밍 콘트롤러의 리셋 신호(RESET)가 로직 로우에서 로직 하이로 천이하고 나서, 수 프레임 후에, 수평 스타트 펄스 신호(TP)와 화상 데이터에 대응하는 소스 드라이버의 출력 신호들이 t3 시간에서 인가된다. t1 시간과 t3 시간 사이에 소스 드라이버의 불분명한 출력 신호들이 소스 라인들로 전달되는 것을 막기 위하여, 수평 스타트 펄스 신호(TP)로부터 수평 스타트 마스킹 신호(TPI)가 발생된다.

수평 스타트 마스킹 신호(TPI)는 초기 파워-온 시 로직 하이로 발생된 후 t3 시간에서 수평 스타트 펄스 신호(TP)의 로직 레벨을 따라서 발생된다. 수평 스타트 마스킹 신호(TPI)는, 소스 드라이버의 출력 신호들을 소스 라인들로 전송하는 스위치들을 제어하는 신호로써, 타이밍 콘트롤러에서 제공되는 수평 스타트 펄스 신호(TP)와 실제적으로 동일한 기능을 갖는다. 수평 스타트 마스킹 신호(TPI)는 로직 하이일 때 스위치들을 턴오프시키고, 로직 로우일 때 스위치들을 턴온시킨다.

수평 스타트 마스킹 신호(TPI)는 도 4의 마스킹 회로에서 발생된다. 도 4를 참조하면, 마스킹 회로(400)는 비대칭 래치를 이용하는 제1 내지 제4 플립플롭들(410, 420, 430, 450)과 지연부(440), 그리고 오아 게이트(460)를 포함한다. 제1 내지 제3 플립플롭들(410, 420, 430) 각각은 수평 스타트 펄스 신호(TP)를 분주시켜 2 분주 펄스 신호(TP_2), 4 분주 펄스 신호(TP_4), 그리고 8 분주 펄스 신호(TP_8)를 발생한다. 제1 플립플롭(410)은 클럭 입력 단자(CLK)에 수평 스타트 펄스 신호(TP)를 입력하고, 출력 단자(Q)와 반전 출력 단자(QB) 각각에 2 분주 펄스 신호(TP_2)와 반전된 2 분주 펄스 신호(TP_2_B)를 출력한다. 제2 플립플롭(420)은 클럭 입력 단자(CLK)에 2 분주 펄스 신호(TP_2)를 입력하고, 출력 단자(Q)로 4 분주 펄스 신호(TP_4)를 출력한다. 제3 플립플롭(430)은 클럭 입력 단자(CLK)에 4 분주 펄스 신호(TP_4)를 입력하고, 출력 단자(Q)로 8 분주 펄스 신호(TP_8)를 출력한다.

지연부(440)는 8 분주 펄스 신호(TP_8)를 입력하여 지연된 8 분주 펄스 신호(TP_8D)를 출력한다. 제4 플립플롭(450)은 클럭 입력 단자(CLK)에 지연된 8 분주 펄스 신호(TP_8D)를 입력하고, 데이터 입력 단자(D)에 2 분주 펄스 신호(TP_2)를 입력하고, 반전 데이터 입력 단자(DB)에 반전된 2 분주 펄스 신호(TP_2B)를 입력하 고, 반전 출력 단자(QB)로 인에이블 신호(EN)를 출력한다. 오아 게이트(460)는 수평 스타트 펄스 신호(TP)와 인에이블 신호(EN)를 입력하여 수평 스타트 마스킹 신호(TPI)를 발생한다.

도 5는 도 4의 마스킹 회로(400)의 동작 타이밍을 설명하는 도면이다. 도 5를 참조하면, 타이밍 콘트롤러로부터 수평 스타트 펄스 신호(TP)가 순차적으로 입력되면, 2 분주 펄스 신호(TP_2)는 초기 로직 하이레벨에서 수평 스타트 펄스 신호(TP)의 상승 에지에 응답하여 로직 로우레벨로 천이되고, 이 후의 수평 스타트 펄스 신호(TP)의 상승 에지마다 이전의 로직 레벨이 반전된다. 4 분주 펄스 신호(TP_4)는 초기 로직 하이레벨에서 2 분주 펄스 신호(TP_2)의 상승 에지에 응답하여 로직 로우레벨로 천이되고, 이 후의 2 분주 펄스 신호(TP_2)의 상승 에지마다 이전의 로직 레벨이 반전된다. 8 분주 펄스 신호(TP_8)는 초기 로직 하이레벨에서 4 분주 펄스 신호(TP_4)의 상승 에지에 응답하여 로직 로우레벨로 천이되고, 이 후의 4 분주 펄스 신호(TP_4)의 상승 에지마다 이전의 로직 레벨이 반전된다. 8 분주 펄스 신호(TP_8)로부터 소정 시간 지연되어 지연된 8 분주 펄스 신호(TP_8D)가 발생된다. 인에이블 신호(EN)는 초기 로직 하이레벨에서 지연된 8 분주 펄스 신호(TP_8D)의 하강 에지에 응답하여 로직 로우레벨로 천이한다. 수평 스타트 마스킹 신호(TPI)는 로직 로우레벨의 인에이블 신호(EN)와 수평 스타트 펄스 신호를 논리합하여 발생된다. 이에 따라, 수평 스타트 마스킹 신호(TPI)는 수평 스타트 펄스 신호(TP)의 처음 4개 펄스를 로직 하이레벨로 마스킹한 후, 수평 스타트 펄스 신호(TP)를 따라서 발생된다.

도 6은 도 4의 제1 내지 제3 플립플롭들(410, 420, 430)의 회로 다이어그램이다. 도 6을 참조하면, 제1 내지 제3 플립플롭들(410, 420, 430) 각각은, 반전된 클럭 단자(CLKB) 신호에 응답하여 그 자신의 반전 출력 단자(QB) 신호를 전달하는 제1 스위치(610)와, 반전된 클럭 단자(CLKB) 신호에 응답하여 그 자신의 출력 단자(Q) 신호를 전달하는 제2 스위치(620)를 포함한다. 제1 스위치(610)를 통해 전달되는 반전 출력 단자(QB) 신호와 제2 스위치(620)를 통해 전달되는 출력 단자(Q) 신호는 제1 래치(630)의 입력 단자(IN)와 반전 입력 단자(INB)에 각각 연결된다. 제1 래치(630)는 비대칭 구조의 래치로 구성되고, 제1 래치(630)의 출력 단자(OUT)는 디폴트로 로직 하이로 셋팅된다. 제1 래치(630)의 반전 출력 단자(OUTB) 신호와 출력 단자(OUT) 신호 각각은, 클럭 단자(CLK) 신호에 응답하는 제3 및 제4 스위치들(640, 650)을 통하여 제2 래치(660)의 입력 단자(IN)와 반전 입력 단자(INB)로 각각 연결된다. 제2 래치(660)의 반전 출력 단자(OUTB) 신호와 출력 단자(OUT) 신호 각각은, 제1 내지 제3 플립플롭들(410, 420, 430) 각각의 출력 단자(Q)와 반전 출력 단자(QB)로 출력된다. 제2 래치(660)은 비대칭 구조의 래치로 구성되고, 제2 래치(660)의 출력 단자(OUT)는 디폴트로 로직 로우로 셋팅된다. 제2 래치(660)의 반전 출력 단자(OUTB) 신호와 출력 단자(OUT) 신호는 제1 내지 제3 플립플롭들(410, 420, 430) 각각의 출력 단자(Q) 신호와 반전 출력 단자(QB) 신호가 된다.

도 7은 본 발명의 제1 실시예에 따른 디폴트 로직 하이로 셋팅되는 도 6의 제1 래치(630)를 설명하는 회로 다이어그램이다. 도 7을 참조하면, 제1 래치(630)는 그 입력 단자들(IN, INB)과 그 출력 단자들(OUT, OUTB)이 서로 궤환적으로 연결 되는 피이드백 인버터 구조를 갖는다. 제1 래치(630)는 그 소스들이 접지 전압(VSS)에 연결되는 MN1, MN2, MN3, MN4 엔모스 트랜지스터들을 포함한다. MN1 엔모스 트랜지스터의 게이트는 입력 단자(IN) 신호에 연결되고, 그 드레인은 반전 츨력 단자(OUTB)에 연결된다. MN2 엔모스 트랜지스터의 게이트는 반전 입력 단자(INB) 신호에 연결되고, 그 드레인은 출력 단자(OUT) 신호에 연결된다. MN3 엔모스 트랜지스터의 게이트는 반전 출력 단자(OUTB) 신호에 연결되고, 그 드레인은 입력 단자(IN) 신호에 연결된다. MN4 엔모스 트랜지스터의 게이트는 출력 단자(OUT) 신호에 연결되고, 그 드레인은 반전 입력 단자(INB) 신호에 연결된다.

전원 전압(VDD)과 MN1 엔모스 트랜지스터의 드레인 사이에, MP4, MP3 피모스 트랜지스터들이 직렬 연결된다. MP4, MP3 피모스 트랜지스터들의 게이트들은 MN2 엔모스 트랜지스터의 드레인과 연결된다. 전원 전압(VDD)과 MN2 엔모스 트랜지스터의 드레인 사이에, MP5, MP2 피모스 트랜지스터들이 직렬 연결된다. MP5, MP2 피모스 트랜지스터들의 게이트들은 MN1 엔모스 트랜지스터의 드레인과 연결된다. 전원 전압(VDD)과 MN3 엔모스 트랜지스터의 드레인 사이에, MP6 피모스 트랜지스터가 연결되고, MP6 피모스 트랜지스터의 게이트는 반전 출력 단자(OUTB) 신호가 연결된다.

제1 래치(630)는 구조적으로 대칭이지만, MN1 엔모스 트랜지스터 너비(1.8um)를 MN2 엔모스 트랜지스터 너비(0.9um) 보다 2배로 크게 하고, MP6 피모스 트랜지스터의 크기를 MP7 피모스 트랜지스터의 크기보다 2배(X2)로 크게 하여 비대칭이 된다. 파워-온 시에 트랜지스터들의 전류 구동 능력의 차이로 인하여, MN1 엔모스 트랜지스터에 의해 반전 출력 단자(OUTB) 신호가 로직 로우가 되고, MP6 피모스 트랜지스터에 의해 입력 단자(IN) 신호는 로직 하이가 되어 반전 출력 단자(OUTB) 신호는 더욱 로직 로우로 셋팅된다. 로직 로우의 반전 출력 단자(OUTB)에 응답하는 MP5, MP2 피모스 트랜지스터들에 의해, 출력 단자(OUT) 신호는 로직 하이로 셋팅된다. 이에 따라, 제1 래치(630)의 출력 단자(OUT)는 디폴트로 로직 하이로 셋팅된다.

도 8은 본 발명의 제1 실시예에 따른 디폴트 로직 로우로 셋팅되는 도 6의 제2 래치(660)를 설명하는 도면이다. 도 8을 참조하면, 제2 래치(660)는, 도 7의 제1 래치(630)와 비교하여, MN1, MN2 엔모스 트랜지스터들의 자리가 서로 바뀌어 있고, MN3 및 MN4 엔모스 트랜지스터들의 자리가 서로 바뀌어 있고, MP6 및 MP7 피모스 트랜지스터들의 자리가 서로 바뀌어 있다는 점에서 차이가 있고, 나머지 구성 요소들, 즉 MP2, MP3, MP4, MP5 트랜지스터들은 동일하다. 제2 래치(660)는, 파워-온 시에 트랜지스터들의 전류 구동 능력의 차이로 인하여, MN1 엔모스 트랜지스터에 의해 출력 단자(OUT) 신호가 로직 로우가 되고, MP6 피모스 트랜지스터에 의해 반전 입력 단자(INB) 신호는 로직 하이가 되어 출력 단자(OUT) 신호는 더욱 로직 로우로 셋팅된다. 로직 로우의 출력 단자(OUT)에 응답하는 MP4, MP3 피모스 트랜지스터들에 의해, 반전 출력 단자(OUTB) 신호는, 로직 하이로 셋팅된다. 이에 따라, 제2 래치(660)의 출력 단자(OUT)는 디폴트로 로직 로우로 셋팅된다.

도 9는 도 4의 제4 플립플롭을 설명하는 도면이다. 도 9를 참조하면, 제4 플립플롭(450)은, 클럭 단자(CLK) 신호에 응답하여 데이터 단자(D) 신호를 전달하는 제1 스위치(910)와, 클럭 단자(CLK) 신호에 응답하여 반전 데이터 단자(DB) 신호를 전달하는 제2 스위치(920)를 포함한다. 제1 스위치(910)를 통해 전달되는 데이터 단자(D) 신호와 제2 스위치(920)를 통해 전달되는 반전 데이터 단자(DB) 신호는 제1 래치(930)의 입력 단자(IN)와 반전 입력 단자(INB)에 각각 연결된다. 제1 래치(930)는, 앞서 설명한 도 8의 비대칭 래치로 구성되고, 그 출력 단자(OUT)는 디플트로 로직 로우로 셋팅된다. 제1 래치(930)의 반전 출력 단자(OUTB) 신호와 출력 단자(OUT) 신호 각각은, 반전 클럭 단자(CLKB) 신호에 응답하는 제3 및 제4 스위치들(940, 950)을 통하여 제2 래치(960)의 입력 단자(IN)와 반전 입력 단자(INB)로 각각 연결된다. 제2 래치(960)는, 앞서 설명한 도 7의 비대칭 래치로 구성되고, 그 출력 단자(OUT)는 디플트로 로직 로우로 셋팅된다. 제2 래치(960)의 반전 출력 단자(OUTB) 신호와 출력 단자(OUT) 신호는 제4 플립플롭(450) 각각의 출력 단자(Q) 신호와 반전 출력 단자(QB) 신호가 된다.

도 10은 본 발명의 제2 실시예에 따른 디폴트 로직 하이로 셋팅되는 도 6의 제1 래치(630)를 설명하는 회로 다이어그램이다. 도 10을 참조하면, 제1 래치(630a)는, 앞서 설명된 도 7의 제1 래치(630)와 비교하여, MP6 피모스 트랜지스터와 MN3 엔모스 트랜지스터 사이에 MS1 피모스 트랜지스터와 MS2 엔모스 트랜지스터가 더 연결되고, MP7 피모스 트랜지스터와 MN4 엔모스 트랜지스터 사이에 MS3 피모스 트랜지스터와 MS4 엔모스 트랜지스터가 더 연결된다는 점에서 차이가 있고, 나머지 구성요소들은 동일하다.

MS1, MS3 피모스 트랜지스터들과 MS2, MS4 엔모스 트랜지스터들은 클럭 신 호(CLK)가 로직 로우일 때 턴오프된다. MS1-MS4 트랜지스터들은, 도 6의 제1 내지 제3 플립플롭들(410, 420, 430) 내 제1 및 제2 스위치들(610, 620)을 통해 입력 단자들(IN, INB)로 전달되는 데이터와 제1 래치(630a)의 피이드백 인버터 구조로 연결되는 출력 단자들(OUT, OUTB) 신호들과의 충돌을 방지하지 위하여 사용된다. 즉, 제1 래치(630a)는, 로직 로우의 클럭 신호(CLK)에 턴온되는 제1 및 제2 스위치들(610, 620)을 통해 입력 단자(IN)와 반전 입력 단자(INB)로 전달되는 데이터를 래치한다. 이 후, 로직 하이의 클럭 신호(CLK)에 의해 제1 및 제2 스위치들(610, 620)이 턴오프되면, 제1 래치(630a)는 MS1-MS4 트랜지스터들이 턴온되어 입력 단자들(IN, INB)과 출력 단자들(OUT, OUTB)이 피이드백 인버터 구조로 연결된다. 이에 따라, 제1 래치(630a)의 입력 단자들(IN, INB)이 플로팅되는 것이 방지된다.

도 11은 본 발명의 제2 실시예에 따른 디폴트 로직 로우로 셋팅되는 도 6의 제2 래치(660)를 설명하는 회로 다이어그램이다. 도 11을 참조하면, 제2 래치(660a)는, 앞서 설명된 도 8의 제2 래치(660)와 비교하여, MP7 피모스 트랜지스터와 MN4 엔모스 트랜지스터 사이에 MS1 피모스 트랜지스터와 MS2 엔모스 트랜지스터가 더 연결되고, MP6 피모스 트랜지스터와 MN3 엔모스 트랜지스터 사이에 MS3 피모스 트랜지스터와 MS4 엔모스 트랜지스터가 더 연결된다는 점에서 차이가 있고, 나머지 구성요소들은 동일하다.

MS1, MS3 피모스 트랜지스터들과 MS2, MS4 엔모스 트랜지스터들은 클럭 신호(CLK)가 로직 하이일 때 턴오프된다. MS1-MS4 트랜지스터들은, 도 6의 제1 내지 제3 플립플롭들(410, 420, 430) 내 제3 및 제4 스위치들(640, 650)을 통해 입력 단 자들(IN, INB)로 전달되는 데이터와 제2 래치(660a)의 피이드백 인버터 구조로 연결되는 출력 단자들(OUT, OUTB) 신호들과의 충돌을 방지하지 위하여 사용된다. 즉, 제2 래치(660a)는, 로직 하이의 클럭 신호(CLK)에 턴온되는 제3 및 제4 스위치들(640, 650)을 통해 입력 단자(IN)와 반전 입력 단자(INB)로 전달되는 데이터를 래치한다. 이 후, 로직 로우의 클럭 신호(CLK)에 의해 제3 및 제4 스위치들(640, 650)이 턴오프되면, 제2 래치(660a)는 MS1-MS4 트랜지스터들이 턴온되어 입력 단자들(IN, INB)과 출력 단자들(OUT, OUTB)이 피이드백 인버터 구조로 연결된다. 이에 따라, 제2 래치(660a)의 입력 단자들(IN, INB)이 플로팅되는 것을 방지한다.

도 12는 본 발명의 제3 실시예에 따른 디폴트 로직 하이로 셋팅되는 도 6의 제1 래치(630)를 설명하는 회로 다이어그램이다. 도 12를 참조하면, 제1 래치(630b)는, 도 10의 제1 래치(630a)와 비교하여, MP4 피모스 트랜지스터 없이 전원 전압(VDD)에 MP3 피모스 트랜지스터가 바로 연결되고, MP5 피모스 트랜지스터 없이 전원 전압(VDD)에 MP2 피모스 트랜지스터가 바로 연결된다는 점에서 차이가 있고, 나머지 구성 요소들은 동일하다.

도 13은 본 발명의 제3 실시예에 따른 디폴트 로직 로우로 셋팅되는 도 6의 제2 래치(660)를 설명하는 회로 다이어그램이다. 도 13을 참조하면, 제2 래치(660b)는, 도 11의 제1 래치(660a)와 비교하여, MP4 피모스 트랜지스터 없이 전원 전압(VDD)에 MP3 피모스 트랜지스터가 바로 연결되고, MP5 피모스 트랜지스터 없이 전원 전압(VDD)에 MP2 피모스 트랜지스터가 바로 연결된다는 점에서 차이가 있고, 나머지 구성 요소들은 동일하다.

도 14는 본 발명의 다른 실시예에 따른 마스킹 회로를 설명하는 도면이다. 도 14를 참조하면, 마스킹 회로(1400)는, 제1 플립플롭(1410), 인버터(1420), 제2 플립플롭(1430), 그리고 오아 게이트(1440)를 포함한다. 제1 플립플롭(1410)은 클럭 입력 단자(CLK)에 수평 스타트 펄스 신호(TP)를 입력하고, 출력 단자(Q)에 2 분주 펄스 신호(TP_2)를 출력한다. 인버터(1420)는 수평 스타트 펑스 신호(TP)를 입력하여 반전시킨다. 제2 플립플롭(1430)은 클럭 입력 단자(CLK)에 2 분주 펄스 신호(TP_2)를 입력하고, 데이터 입력 단자(D)에 수평 스타트 펄스 신호(TP)를 입력하고, 반전 데이터 입력 단자(DB)에 반전된 수평 스타트 펄스 신호(TPB)를 입력하고, 반전 출력 단자(QB)로 인에이블 신호(EN)를 출력한다. 오아 게이트(1440)는 수평 스타트 펄스 신호(TP)와 인에이블 신호(EN)를 입력하여 수평 스타트 마스킹 신호(TPI)를 발생한다. 제1 플립플롭(1410)은 앞서 설명한 도 6의 플립플롭들(410, 420, 430)과 동일하고, 제2 플립플롭(1430)은 앞서 설명한 도 9의 플립플롭(450)과 동일하다.

도 15는 도 14의 마스킹 회로의 동작 타이밍을 설명하는 도면이다. 도 15를 참조하면, 타이밍 콘트롤러로부터 수평 스타트 펄스 신호(TP)가 순차적으로 입력되면, 2 분주 펄스 신호(TP_2)는 초기 로직 하이레벨에서 수평 스타트 펄스 신호(TP)의 상승 에지에 응답하여 로직 로우레벨로 천이되고, 이 후의 수평 스타트 펄스 신호(TP)의 상승 에지마다 이전의 로직 레벨이 반전된다. 인에이블 신호(EN)는 초기 로직 하이레벨에서 2 분주 펄스 신호(TP_8D)의 하강 에지에 응답하여 로직 로우레벨로 천이한다. 수평 스타트 마스킹 신호(TPI)는 로직 로우레벨의 인에이블 신 호(EN)와 수평 스타트 펄스 신호를 논리합하여 발생된다. 이에 따라, 수평 스타트 마스킹 신호(TPI)는 초기 로직 하이레벨에서 수평 스타트 펄스 신호(TP)를 따라서 발생된다.

도 16은 본 발명의 또다른 실시예에 따른 마스킹 회로를 설명하는 도면이다. 도 16을 참조하면, 마스킹 회로(1600)는, 인버터(1610), 플립플롭(1620), 그리고 오아 게이트(1630)를 포함한다. 인버터(1610)는 수평 스타트 펄스 신호(TP)를 입력하여 반전시킨다. 플립플롭(1620)은 클럭 입력 단자(CLK)에 수평 스타트 펄스 신호(TP)를 입력하고, 데이터 입력 단자(D)에 수평 스타트 펄스 신호(TP)를 입력하고, 반전 데이터 입력 단자(DB)에 반전된 수평 스타트 펄스 신호(TPB)를 입력하고, 반전 출력 단자(QB)로 인에이블 신호(EN)를 출력한다. 오아 게이트(1630)는 수평 스타트 펄스 신호(TP)와 인에이블 신호(EN)를 입력하여 수평 스타트 마스킹 신호(TPI)를 발생한다. 플립플롭(1620)은 앞서 설명한 도 9의 플립플롭(450)과 동일하다.

도 17은 본 발명의 더욱더 다른 실시예에 따른 마스킹 회로를 설명하는 도면이다. 도 17을 참조하면, 마스킹 회로(1700)는, 인버터(1710), 지연부(1720), 플립플롭(1730), 그리고 오아 게이트(1740)를 포함한다. 인버터(1710)는 수평 스타트 펄스 신호(TP)를 입력하여 반전시킨다. 지연부(1720)는 수평 스타트 펄스 신호(TP)를 소정 시간 지연시킨다. 플립플롭(1730)은 클럭 입력 단자(CLK)에 지연된 수평 스타트 펄스 신호(TPD)를 입력하고, 데이터 입력 단자(D)에 수평 스타트 펄스 신호(TP)를 입력하고, 반전 데이터 입력 단자(DB)에 반전된 수평 스타트 펄스 신 호(TPB)를 입력하고, 반전 출력 단자(QB)로 인에이블 신호(EN)를 출력한다. 오아 게이트(1740)는 수평 스타트 펄스 신호(TP)와 인에이블 신호(EN)를 입력하여 수평 스타트 마스킹 신호(TPI)를 발생한다. 플립플롭(1730)은 앞서 설명한 도 9의 플립플롭(450)과 동일하다.

도 18은 도 16 및 도 17의 마스킹 회로들의 동작 타이밍을 설명하는 도면이다. 도 18을 참조하면, 타이밍 콘트롤러로부터 수평 스타트 펄스 신호(TP)가 순차적으로 입력되면, 인에이블 신호(EN)는 초기 로직 하이레벨에서 수평 스타트 펄스 신호(TP)의 하강 에지에 응답하여 로직 로우레벨로 천이한다. 수평 스타트 마스킹 신호(TPI)는 로직 로우레벨의 인에이블 신호(EN)와 수평 스타트 펄스 신호를 논리합하여 발생된다. 이에 따라, 수평 스타트 마스킹 신호(TPI)는 초기 로직 하이레벨에서 수평 스타트 펄스 신호(TP)를 따라서 발생된다.

도 19는 본 발명의 수평 스타트 마스킹 신호(TPI)를 발생시키는 다양한 예들의 타이밍을 설명하는 도면이다. 도 19를 참조하면, 앞서 설명한 도 5의 타이밍도와 유사하게, 타이밍 콘트롤러로부터 수평 스타트 펄스 신호(TP)가 순차적으로 입력되면, 초기 로직 하이레벨을 갖는 2 분주 펄스 신호(TP_2), 4 분주 펄스 신호(TP_4), 8 분주 펄스 신호(TP_8), 그리고 지연된 8 분주 펄스 신호(TP_8D)가 각각 발생된다. 제1 예의 수평 스타트 마스킹 신호(TPI)는 수평 스타트 펄스 신호(TP)의 처음 4개 펄스를 로직 하이레벨로 마스킹한 후, 수평 스타트 펄스 신호(TP)를 따라서 발생된다. 다른 예들의 수평 스타트 마스킹 신호들(TPI_1, TPI_2, TPI_3, TPI_N) 각각은, 수평 스타트 펄스 신호(TP)의 초기 1개, 2개, 3개, 2^N개 펄스를 마스킹한 후, 수평 스타트 펄스 신호(TP)를 따라서 발생될 수 있다.

따라서, 본 발명의 수평 스타트 마스킹 신호들(TPI_1, TPI_2, TPI_3, TPI, TPI_N)은 초기 파워-온 시에 불분명한 화상 데이터가 액정 패널에 디스플레이되는 것을 방지한다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명은 출력 단자를 디폴트 로직 하이레벨로 또는 로직 로우레벨로 셋팅하는 비대칭 래치들을 이용하여, 타이밍 콘트롤러로부터 제공되는 수평 스타트 펄스 신호의 적어도 하나 이상의 펄스를 마스킹하여 수평 스타트 마스킹 신호를 발생한다. 수평 스타트 마스킹 신호는 액정 패널의 화상 데이터에 대응하는 소스 드라이버의 출력 신호들이 공급될 때까지 액정 패널의 소스 라인들과 소스 드라이버 사이의 스위치들을 턴오프시킨다. 이에 따라. 액정 패널의 파워 온 시, 불분명한 화상 데이터가 액정 패널에 디스플레이되는 것을 방지한다.

Claims

액정 패널로 전원이 인가되는 단계;

타이밍 콘트롤러로부터 액정 패널의 소스 라인들의 구동을 지시하는 수평 스타트 펄스 신호가 인가되는 단계;

상기 수평 스타트 펄스 신호를 분주시켜 분주 신호를 발생하는 단계;

상기 수평 스타트 펄스 신호의 분주 신호를 이용하여 상기 수평 스타트 펄스 신호의 적어도 하나 이상의 펄스를 마스킹하는 수평 스타트 마스킹 신호를 발생하는 단계; 및

상기 수평 스타트 마스킹 신호에 응답하여 상기 소스 라인들을 구동하는 단계를 구비하는 것을 특징으로 하는 액정 패널의 구동 방법.
제1항에 있어서, 상기 수평 스타트 마스킹 신호는

상기 액정 패널의 상기 소스 라인들과 소스 드라이버 사이의 스위치들을 제어하는 것을 특징으로 하는 액정 패널의 구동 방법.
제2항에 있어서, 상기 수평 스타트 마스킹 신호는

상기 액정 패널의 화상 데이터에 대응하는 상기 소스 드라이버의 출력 신호들이 공급될 때까지 상기 스위치들을 턴오프시키는 것을 특징으로 하는 액정 패널의 구동 방법.
액정 패널로 전원이 인가되는 단계;

타이밍 콘트롤러로부터 액정 패널의 소스 라인들의 구동을 지시하는 수평 스타트 펄스 신호가 순차적으로 입력되는 단계;

상기 수평 스타트 펄스 신호의 상승 에지마다 이전의 로직 레벨이 반전되는 2 분주 펄스 신호를 발생하는 단계;

상기 2 분주 펄스 신호의 상승 에지마다 이전의 로직 레벨이 반전되는 4 분주 펄스 신호를 발생하는 단계;

상기 4 분주 펄스 신호의 상승 에지마다 이전의 로직 레벨이 반전되는 8 분주 펄스 신호를 발생하는 단계;

상기 8 분주 펄스 신호를 소정 시간 지연시켜 지연된 8 분주 펄스 신호를 발생하는 단계;

상기 지연된 8 분주 펄스 신호의 하강 에지에 응답하여 로직 로우레벨로 천이하는 인에이블 신호를 발생하는 단계;

상기 인에이블 신호와 수평 스타트 펄스 신호를 논리합하여 수평 스타트 마스킹 신호를 발생하는 단계; 및

상기 수평 스타트 마스킹 신호에 응답하여 상기 액정 패널의 상기 소스 라인들과 소스 드라이버 사이의 스위치들을 제어하는 단계를 구비하는 것을 특징으로 하는 액정 패널의 구동 방법.
제4항에 있어서, 상기 수평 스타트 마스킹 신호는

상기 액정 패널의 화상 데이터에 대응하는 상기 소스 드라이버의 출력 신호 들이 공급될 때까지 상기 스위치들을 턴오프시키는 것을 특징으로 하는 액정 패널의 구동 방법.
클럭 입력 단자에 수평 스타트 펄스 신호를 입력하고, 출력 단자와 반전 출력 단자 각각에 2 분주 펄스 신호와 반전된 2 분주 펄스 신호를 출력하는 제1 플립플롭;

클럭 입력 단자에 상기 2 분주 펄스 신호를 입력하고, 출력 단자로 4 분주 펄스 신호를 출력하는 제2 플립플롭;

클럭 입력 단자에 상기 4 분주 펄스 신호를 입력하고, 출력 단자로 8 분주 펄스 신호를 출력하는 제3 플립플롭;

상기 8 분주 펄스 신호를 소정 시간 지연시켜 지연된 8 분주 펄스 신호를 출력하는 지연부;

클럭 입력 단자에 상기 지연된 8 분주 펄스 신호를 입력하고, 데이터 입력 단자에 상기 2 분주 펄스 신호를 입력하고, 반전 데이터 입력 단자에 상기 반전된 2 분주 펄스 신호를 입력하고, 반전 출력 단자로 인에이블 신호를 출력하는 제4 플립플롭; 및

상기 수평 스타트 펄스 신호와 상기 인에이블 신호를 입력하여 수평 스타트 마스킹 신호를 발생하는 오아 게이트를 구비하는 것을 특징으로 하는 마스킹 회로.
제6항에 있어서, 상기 제1 내지 제3 플립플롭들 각각은

반전 클럭 입력 단자 신호에 응답하여 그 자신의 반전 출력 단자 신호와 출력 단자 신호를 각각 전달하는 제1 및 제2 스위치들;

디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고, 상기 제1 스위치를 통해 전달되는 상기 반전 출력 단자 신호와 상기 제2 스위치를 통해 전달되는 상기 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하는 디폴트 하이 래치;

클럭 입력 단자 신호에 응답하여 상기 디폴트 하이 래치의 반전 출력 단자 신호와 상기 출력 단자 신호를 각각 전달하는 제3 및 제4 스위치들; 및

디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고, 상기 제3 스위치를 통해 전달되는 상기 반전 출력 단자 신호와 상기 제4 스위치를 통해 전달되는 상기 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하고, 반전 출력 단자와 상기 출력 단자는 상기 제1 내지 제3 플립플롭들 각각의 출력 단자와 반전 출력 단자와 연결되는 디폴트 로우 래치를 구비하는 것을 특징으로 하는 마스킹 회로.
제6항에 있어서, 상기 제4 플립플롭은

클럭 입력 단자 신호에 응답하여 그 자신의 데이터 입력 단자 신호와 반전 데이터 입력 단자 신호를 각각 전달하는 제1 및 제2 스위치들;

디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고, 상기 제1 스위치를 통해 전달되는 상기 데이터 입력 단자 신호와 상기 제2 스위치를 통해 전달되는 상기 반전 데이터 입력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하는 디폴트 로우 래치;

반전 클럭 입력 단자 신호에 응답하여 상기 디폴트 로우 래치의 반전 출력 단자 신호와 상기 출력 단자 신호를 각각 전달하는 제3 및 제4 스위치들; 및

디폴트 로직 하이레벨로 셋팅되는 출력 단자를 갖고, 상기 제3 스위치를 통해 전달되는 상기 반전 출력 단자 신호와 상기 제4 스위치를 통해 전달되는 상기 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하고, 반전 출력 단자와 상기 출력 단자는 상기 제4 플립플롭의 출력 단자와 반전 출력 단자와 연결되는 디폴트 하이 래치를 구비하는 것을 특징으로 하는 마스킹 회로.
제7항 또는 제8항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단 자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제7항 또는 제8항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제 1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제7항 또는 제8항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결 되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제3 피모스 트랜지스터의 크기를 상기 제4 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제7항 또는 제8항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제7항 또는 제8항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제7항 또는 제8항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상 기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제4 피모스 트랜지스터의 크기를 상기 제3 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
클럭 입력 단자에 수평 스타트 펄스 신호를 입력하고, 출력 단자에 2 분주 펄스 신호를 출력하는 제1 플립플롭;

상기 수평 스타트 펄스 신호를 입력하고 반전된 수평 스타트 펄스 신호를 출력하는 인버터;

클럭 입력 단자에 상기 2 분주 펄스 신호를 입력하고, 데이터 입력 단자에 상기 수평 스타트 펄스 신호를 입력하고, 반전 데이터 입력 단자에 상기 반전된 수 평 스타트 펄스 신호를 입력하고, 반전 출력 단자로 인에이블 신호를 출력하는 제2 플립플롭; 및

상기 수평 스타트 펄스 신호와 상기 인에이블 신호를 입력하여 수평 스타트 마스킹 신호를 발생하는 오아 게이트를 구비하는 것을 특징으로 하는 마스킹 회로.
제15항에 있어서, 상기 제1 플립플롭은

반전 클럭 입력 단자 신호에 응답하여 그 자신의 반전 출력 단자 신호와 출력 단자 신호를 각각 전달하는 제1 및 제2 스위치들;

디폴트 로직 하이레벨로 셋팅되는 출력 단자를 갖고, 상기 제1 스위치를 통해 전달되는 상기 반전 출력 단자 신호와 상기 제2 스위치를 통해 전달되는 상기 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하는 디폴트 하이 래치;

상기 클럭 입력 단자 신호에 응답하여 상기 디폴트 하이 래치의 반전 출력 단자 신호와 출력 단자 신호를 각각 전달하는 제3 및 제4 스위치들; 및

디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고, 상기 제3 스위치를 통해 전달되는 상기 반전 출력 단자 신호와 상기 제4 스위치를 통해 전달되는 상기 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하고, 반전 출력 단자와 상기 출력 단자는 상기 제1 플립플롭의 출력 단자와 반전 출력 단자와 연결되는 디폴트 로우 래치를 구비하는 것을 특징으로 하는 마스킹 회로.
제15항에 있어서, 상기 제2 플립플롭은

클럭 입력 단자 신호에 응답하여 그 자신의 데이터 입력 단자 신호와 반전 데이터 입력 단자 신호를 각각 전달하는 제1 및 제2 스위치들;

디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고, 상기 제1 스위치를 통해 전달되는 상기 데이터 입력 단자 신호와 상기 제2 스위치를 통해 전달되는 상기 반전 데이터 입력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하는 디폴트 로우 래치;

반전 클럭 입력 단자 신호에 응답하여 상기 디폴트 로우 래치의 반전 출력 단자 신호와 상기 출력 단자 신호를 각각 전달하는 제3 및 제4 스위치들; 및

디폴트 로직 하이레벨로 셋팅되는 출력 단자를 갖고, 상기 제3 스위치를 통해 전달되는 상기 반전 출력 단자 신호와 상기 제4 스위치를 통해 전달되는 상기 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하고, 반전 출력 단자와 상기 출력 단자는 상기 제2 플립플롭의 출력 단자와 반전 출력 단자와 연결되는 디폴트 하이 래치를 구비하는 것을 특징으로 하는 마스킹 회로.
제16항 또는 제17항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제16항 또는 제17항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출 력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스 터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제16항 또는 제17항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클 럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제3 피모스 트랜지스터의 크기를 상기 제4 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제16항 또는 제17항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결 되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제16항 또는 제17항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인 이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제16항 또는 제17항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제4 피모스 트랜지스터의 크기를 상기 제3 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
수평 스타트 펄스 신호를 입력하고 반전된 수평 스타트 펄스 신호를 출력하는 인버터;

클럭 입력 단자에 상기 수평 스타트 펄스 신호를 입력하고, 데이터 입력 단자에 상기 수평 스타트 펄스 신호를 입력하고, 반전 데이터 입력 단자에 상기 반전된 수평 스타트 펄스 신호를 입력하고, 반전 출력 단자로 인에이블 신호를 출력하는 플립플롭; 및

상기 수평 스타트 펄스 신호와 상기 인에이블 신호를 입력하여 수평 스타트 마스킹 신호를 발생하는 오아 게이트를 구비하는 것을 특징으로 하는 마스킹 회로.
제24항에 있어서, 상기 마스킹 회로는

상기 수평 스타트 펄스 신호를 입력하여 지연된 수평 스타트 펄스 신호를 발생하는 지연부를 더 구비하고, 상기 지연된 수평 스타트 펄스 신호를 상기 플립플롭의 클럭 입력 단자로 입력시키는 것을 특징으로 하는 마스킹 회로.
제24항 또는 제25항에 있어서, 상기 플립플롭은

클럭 입력 단자 신호에 응답하여 그 자신의 데이터 입력 단자 신호와 반전 데이터 입력 단자 신호를 각각 전달하는 제1 및 제2 스위치들;

디폴트 로직 로우레벨로 셋팅되는 출력 단자를 갖고, 상기 제1 스위치를 통해 전달되는 상기 데이터 입력 단자 신호와 상기 제2 스위치를 통해 전달되는 상기 반전 데이터 입력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하는 디폴 트 로우 래치;

반전 클럭 입력 단자 신호에 응답하여 상기 디폴트 로우 래치의 반전 출력 단자 신호와 상기 출력 단자 신호를 각각 전달하는 제3 및 제4 스위치들; 및

디폴트 로직 하이레벨로 셋팅되는 출력 단자를 갖고, 상기 제3 스위치를 통해 전달되는 상기 반전 출력 단자 신호와 상기 제4 스위치를 통해 전달되는 상기 출력 단자 신호를 입력 단자와 반전 입력 단자로 각각 입력하고, 반전 출력 단자와 상기 출력 단자는 상기 제4 플립플롭의 출력 단자와 반전 출력 단자와 연결되는 디폴트 하이 래치를 구비하는 것을 특징으로 하는 마스킹 회로.
제26항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제26항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클 럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제26항에 있어서, 상기 디폴트 하이 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제3 피모스 트랜지스터의 크기를 상기 제4 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제26항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결 되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제26항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
제26항에 있어서, 상기 디폴트 로우 래치는

접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제4 피모스 트랜지스터의 크기를 상기 제3 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 마스킹 회로.
출력 단자를 디폴트 로직 하이레벨로 셋팅하는 래치에 있어서,

접지 전압이 그 소스에 연결되고, 입력 단자가 그 게이트에 연결되고, 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 래치.
출력 단자를 디폴트 로직 하이레벨로 셋팅하는 래치에 있어서,

접지 전압이 그 소스에 연결되고, 입력 단자가 그 게이트에 연결되고, 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제5 피모스 트랜지스터의 크기를 상기 제6 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 래치.
출력 단자를 디폴트 로직 하이레벨로 셋팅하는 래치에 있어서,

접지 전압이 그 소스에 연결되고, 입력 단자가 그 게이트에 연결되고, 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제1 엔모스 트랜지스터의 너비를 상기 제2 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제3 피모스 트랜지스터의 크기를 상기 제4 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 래치.
출력 단자를 디폴트 로직 로우레벨로 셋팅하는 래치에 있어서,

접지 전압이 그 소스에 연결되고, 입력 단자가 그 게이트에 연결되고, 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제5 피모스 트랜지스터; 및

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제6 피모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 래치.
출력 단자를 디폴트 로직 로우레벨로 셋팅하는 래치에 있어서,

접지 전압이 그 소스에 연결되고, 입력 단자가 그 게이트에 연결되고, 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제6 피모스 트랜지스터;

상기 제6 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상 기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제6 피모스 트랜지스터의 크기를 상기 제5 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 래치.
출력 단자를 디폴트 로직 로우레벨로 셋팅하는 래치에 있어서,

접지 전압이 그 소스에 연결되고, 입력 단자가 그 게이트에 연결되고, 반전 출력 단자가 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 반전 입력 단자가 그 게이트에 연결되고, 상기 출력 단자가 그 드레인에 연결되는 제2 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제3 엔모스 트랜지스터;

상기 접지 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제4 엔모스 트랜지스터;

전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되고, 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모 스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 반전 출력 단자가 그 게이트에 연결되는 제3 피모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 입력 단자가 그 드레인에 연결되는 제1 스위칭 피모스 트랜지스터;

상기 제1 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제3 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제1 스위칭 엔모스 트랜지스터;

상기 전원 전압이 그 소스에 연결되고, 상기 출력 단자가 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소소에 연결되고, 상기 반전 클럭 입력 단자가 그 게이트에 연결되고, 상기 반전 입력 단자가 그 드레인에 연결되는 제2 스위칭 피모스 트랜지스터; 및

상기 제2 스위칭 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 클럭 입력 단자가 그 게이트에 연결되고, 상기 제4 엔모스 트랜지스터의 드레인이 그 소스에 연결되는 제2 스위칭 엔모스 트랜지스터를 구비하고,

상기 제2 엔모스 트랜지스터의 너비를 상기 제1 엔모스 트랜지스터의 너비 보다 크게 하고, 상기 제4 피모스 트랜지스터의 크기를 상기 제3 피모스 트랜지스터의 크기보다 크게 하는 것을 특징으로 하는 래치.