CN111445829B - 输出数据延迟控制模块电路及显示面板 - Google Patents

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Abstract

本发明提供一种输出数据延迟控制模块电路及显示面板。输出数据延迟控制模块电路包括前端使能信号拉高器、时钟信号缓冲器以及D触发器。本发明通过增加一前端使能信号拉高器，可实现在输入一源控制信号或一输出数据延迟控制使能信号时输出一拉高使能信号，即使所述源控制信号受到静电放电干扰或冲击后，所述前端使能信号拉高器也能将输出的拉高使能信号的高电位时段与所述源控制信号及所述输出数据延迟控制使能信号的高电位时段重叠，从而避免了静电放电的影响。

Description

输出数据延迟控制模块电路及显示面板
技术领域
本发明涉及显示领域，尤其涉及一种输出数据延迟控制模块电路及显示面板。
背景技术
输出数据延迟控制(Output Data Delay Control，ODDC)功能正得到广泛应用。输出数据延迟控制模块将输出数据(Output Data)分为若干组，通过设定间隔时间，控制输出数据推出时间，可以有效改善因面板扫描线限流电阻器延迟(Gate Line RC Delay)和扇出区(Fanout)走线阻抗不均导致的面板显示不均(Mura)的问题。
如图1所示，现有驱动器集成电路(Driver IC)的输出数据延迟控制模块 90由ODDC使能信号ODDC_EN和时钟信号CLK输入时钟信号缓冲器91(CLK Buffer)后输出发送时钟信号CLKX，再由发送时钟信号CLKX和源控制信号TP 分别输入D触发器92的CP输入端、D输入端后，从D触发器的Q输出端产生各组讯号，如TP1-TP80。
如图2所示，图2为输出数据延迟控制模块在正常情况下的工作时序，走线Line(n)CE电位拉低时ODDC_EN电位拉高，经TPD时段TP电位拉高；TP 高电位时段位于ODDC_EN为高电位时段内，讯号TP1跟随源控制信号TP动作，讯号TP80在讯号TP1基础上延迟TD1时段动作，TD1时段为输出数据延迟控制模块延迟时间(ODDC Delay Time)，讯号TP80为再经TD2时段后ODDC_EN电位拉低，讯号TP1-TP80依次电位拉低，整个过程时序如图2所示。
目前这种输出数据延迟控制模块存在易受静电放电(ESD)干扰的缺陷，当受到ESD冲击后，上述输出数据延迟控制模块有工作异常风险，时序如图3所示，具体表现为以下三中情况：
一、Line(n+1)时刻，TP受ESD干扰，其高电位异常加宽，导致TP1-TP80 高电位时段过长，TD2时段后Line(n+1)的ODDC_EN电位拉低，导致Line(n+2) 的ODDC_EN丢失；
二、Line(n+1)的ODDC_EN电位拉低前，Line(n+2)的TP电位拉高,使 Line(n+2)TP1-TP80电位拉高,Line(n+2)的TP电位拉低在Line(n+1)的 ODDC_EN电位拉低之后,Line(n+2)的TP1-TP80无法跟随Line(n+2)的TP及时电位拉低；
三、Line(n+3)的ODDC_EN电位拉高,使Line(n+2)的TP1-TP80依次电位拉低，此时Line(n+3)TP电位拉高，再Line(n+3)的ODDC_EN电位拉低,Line(n+3)的 TP电位拉低在Line(n+3)的ODDC_EN电位拉低之后，Line(n+3)的TP1-TP80无法跟随Line(n+2)的TP及时电位拉低，输出数据信号充电不足，输出数据信号无法达到准位，如此往复。
发明内容
本发明的目的在于，提供一种输出数据延迟控制模块电路及显示面板，可实现在开机的130ms空白画面时间结束后，让计时器和分频器自动停止工作，从而节省功耗，进而可提高使用寿命。
为了实现上述目的，本发明提供一种输出数据延迟控制模块电路，其包括前端使能信号拉高器、时钟信号缓冲器(CLK Buffer)以及D触发器。
其中，所述前端使能信号拉高器用于在输入一源控制信号TP或一输出数据延迟控制使能信号ODDC_EN时输出一拉高使能信号ODDC_ENX，所述拉高使能信号ODDC_ENX的高电位时段与所述源控制信号TP及所述输出数据延迟控制使能信号ODDC_EN的高电位时段重叠。
其中，时钟信号缓冲器(CLK Buffer)设有第一缓冲器输入端、第二缓冲器输入端以及第一缓冲器输出端。所述第一缓冲器输入端与一第一拉高器输出端电性连接，用于输入所述拉高使能信号ODDC_ENX；所述第二缓冲器输入端用于输入第一时钟信号CLK；所述第一缓冲器输出端用于输出第二时钟信号CLKX。
其中，所述D触发器设有D输入端、CP输入端以及Q输出端。所述D输入端用于输入所述源控制信号TP；所述CP输入端与所述第一缓冲器输出端电性连接，用于输入所述第二时钟信号CLKX；所述Q输出端用于输出第一组输出数据讯号PTP1-PTP80，相邻两个输出数据讯号的高电位时段相互间隔所述输出数据延迟控制模块延迟时间。
进一步地，所述前端使能信号拉高器设有第一拉高器输入端、第二拉高器输入端以及第一拉高器输出端。所述第一拉高器输入端用于输入所述源控制信号TP，所述源控制信号TP为时钟信号；所述第二拉高器输入端用于输入所述输出数据延迟控制使能信号ODDC_EN，所述输出数据延迟控制使能信号ODDC_EN 为时钟信号且其高电位时段长于所述源控制信号TP的高电位时段，所述输出数据延迟控制使能信号ODDC_EN的高电位时段与所述源控制信号TP的高电位时段重叠；所述第一拉高器输出端用于输出所述拉高使能信号ODDC_ENX。
进一步地，所述前端使能信号拉高器为或门。
进一步地，所述第一组输出数据讯号PTP1-PTP80的数目为小于等于80的整数。
进一步地，所述输出数据延迟控制模块电路还包括输出数据讯号末端对齐器，用于在同时输入所述第一组输出数据讯号PTP1-PTP80及所述拉高使能信号 ODDC_ENX时输出第二组输出数据讯号PT1-PT80。
进一步地，所述输出数据讯号末端对齐器设有第一对齐器输入端、第二对齐器输入端以及第一对齐器输出端。所述第一对齐器输入端与所述Q输出端电性连接，用于输入所述第一组输出数据讯号PTP1-PTP80；所述第二对齐器输入端与所述前端使能信号拉高器的输出端电性连接，用于输入所述拉高使能信号 ODDC_ENX；所述第一对齐器输出端用于输出所述第二组输出数据讯号 PT1-PT80。
进一步地，所述第二组输出数据讯号PT1-PT80的高电位时段末端与所述第一组输出数据讯号PTP1-PTP80或所述拉高使能信号ODDC_ENX的高电位时段的首次下降沿处重叠。
进一步地，所述第二组输出数据讯号PT1-PT80的数目与所述第一组输出数据讯号PTP1-PTP80的数目相同。
进一步地，所述输出数据讯号末端对齐器为与门。
本发明再提供一种显示面板，其包括上述输出数据延迟控制模块电路。
本发明的有益效果是：提供一种输出数据延迟控制模块电路及显示面板，通过增加一前端使能信号拉高器，可实现在输入一源控制信号TP或一输出数据延迟控制使能信号ODDC_EN时输出一拉高使能信号ODDC_ENX，即使所述源控制信号TP受到静电放电(ESD)干扰或冲击后，所述前端使能信号拉高器也能将输出的拉高使能信号ODDC_ENX的高电位时段与所述源控制信号TP及所述输出数据延迟控制使能信号ODDC_EN的高电位时段重叠，从而避免了静电放电的影响，保证了输出数据延迟控制模块电路输出的输出数据讯号不会随着受到静电放干扰或冲击的电源控制信号TP错位而充电不足。并进一步设置一输出数据讯号末端对齐器，用于在同时输入所述第一组输出数据讯号PTP1-PTP80及所述拉高使能信号ODDC_ENX时输出第二组输出数据讯号PT1-PT80，当所述拉高使能信号ODDC_ENX为低电位时即在其高电位下降沿处将所述第一组输出数据讯号 PTP1-PTP80的电位强制拉低，保证了后续输出数据延迟控制模块电路工作时序恢复正常。
附图说明
图1为现有的一种输出数据延迟控制模块电路的结构示意图；
图2为图1所示输出数据延迟控制模块电路在正常情况下的工作时序图；
图3为图1所示输出数据延迟控制模块电路受静电放电干扰后的工作时序图；
图4为本发明实施例中一种输出数据延迟控制模块电路的结构示意图；
图5为图4所示输出数据延迟控制模块电路受静电放电干扰后的工作时序图。
图中部件标识如下：
1、前端使能信号拉高器，2、时钟信号缓冲器，3、D触发器，
4、输出数据讯号末端对齐器，10、输出数据延迟控制模块电路，
11、第一拉高器输入端，12、第二拉高器输入端，13、第一拉高器输出端，
21、第一缓冲器输入端，22、第二缓冲器输入端，23、第一缓冲器输出端，
31、D输入端，32、CP输入端，33、Q输出端，
41、第一对齐器输入端，42、第二对齐器输入端，43、第一对齐器输出端。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个所述特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
请参阅图4所示，本发明提供一种输出数据延迟控制模块电路10，包括前端使能信号拉高器1、时钟信号缓冲器2(CLK Buffer)以及D触发器3。
其中，请参阅图4、图5所示，所述前端使能信号拉高器1用于在输入一源控制信号TP或一输出数据延迟控制使能信号ODDC_EN时输出一拉高使能信号 ODDC_ENX，所述拉高使能信号ODDC_ENX的高电位时段与所述源控制信号TP及所述输出数据延迟控制使能信号ODDC_EN的高电位时段重叠。
其中，时钟信号缓冲器2(CLK Buffer)设有第一缓冲器输入端21、第二缓冲器输入端22以及第一缓冲器输出端23。所述第一缓冲器输入端21与一第一拉高器输出端13电性连接，用于输入所述拉高使能信号ODDC_ENX；所述第二缓冲器输入端22用于输入第一时钟信号CLK；所述第一缓冲器输出端23用于输出第二时钟信号CLKX。
其中，所述D触发器3设有D输入端31、CP输入端32以及Q输出端33。所述D输入端31用于输入所述源控制信号TP；所述CP输入端32与所述第一缓冲器输出端23电性连接，用于输入所述第二时钟信号CLKX；所述Q输出端33用于输出第一组输出数据讯号PTP1-PTP80，相邻两个输出数据讯号的高电位时段相互间隔所述输出数据延迟控制模块延迟时间。
本实施例中，所述前端使能信号拉高器1设有第一拉高器输入端11、第二拉高器输入端12以及第一拉高器输出端13。所述第一拉高器输入端11用于输入所述源控制信号TP，所述源控制信号TP为时钟信号；所述第二拉高器输入端12用于输入所述输出数据延迟控制使能信号ODDC_EN，所述输出数据延迟控制使能信号ODDC_EN为时钟信号且其高电位时段长于所述源控制信号TP的高电位时段，所述输出数据延迟控制使能信号ODDC_EN的高电位时段与所述源控制信号TP的高电位时段重叠；所述第一拉高器输出端13用于输出所述拉高使能信号ODDC_ENX。
本实施例中，所述前端使能信号拉高器1为或门。
本实施例通过增加一前端使能信号拉高器1，可实现在输入一源控制信号 TP或一输出数据延迟控制使能信号ODDC_EN时输出一拉高使能信号ODDC_ENX，即使所述源控制信号TP受到静电放电(ESD)干扰或冲击后，所述前端使能信号拉高器1也能将输出的拉高使能信号ODDC_ENX的高电位时段与所述源控制信号TP及所述输出数据延迟控制使能信号ODDC_EN的高电位时段重叠，从而避免了静电放电的影响，保证了输出数据延迟控制模块电路10输出的输出数据讯号不会随着受到静电放干扰或冲击的电源控制信号TP错位而充电不足。
本实施例中，所述第一组输出数据讯号PTP1-PTP80的数目为小于等于80 的整数。
本实施例中，所述输出数据延迟控制模块电路10还包括输出数据讯号末端对齐器4，用于在同时输入所述第一组输出数据讯号PTP1-PTP80及所述拉高使能信号ODDC_ENX时输出第二组输出数据讯号PT1-PT80。当所述拉高使能信号ODDC_ENX为低电位时即在其高电位下降沿处将所述第一组输出数据讯号 PTP1-PTP80的电位强制拉低。
本实施例中，所述输出数据讯号末端对齐器4设有第一对齐器输入端41、第二对齐器输入端42以及第一对齐器输出端43。所述第一对齐器输入端41与所述Q输出端33电性连接，用于输入所述第一组输出数据讯号PTP1-PTP80；所述第二对齐器输入端42与所述前端使能信号拉高器1的输出端电性连接，用于输入所述拉高使能信号ODDC_ENX；所述第一对齐器输出端43用于输出所述第二组输出数据讯号PT1-PT80。
本实施例中，所述第二组输出数据讯号PT1-PT80的高电位时段末端与所述第一组输出数据讯号PTP1-PTP80或所述拉高使能信号ODDC_ENX的高电位时段的首次下降沿处重叠。
本实施例中，所述第二组输出数据讯号PT1-PT80的数目与所述第一组输出数据讯号PTP1-PTP80的数目相同。
本实施例中，所述输出数据讯号末端对齐器4为与门。
本实施例通过进一步设置所述输出数据讯号末端对齐器4，用于在同时输入所述第一组输出数据讯号PTP1-PTP80及所述拉高使能信号ODDC_ENX时输出第二组输出数据讯号PT1-PT80，当所述拉高使能信号ODDC_ENX为低电位时即在其高电位下降沿处将所述第一组输出数据讯号PTP1-PTP80的电位强制拉低，保证了后续输出数据延迟控制模块电路10工作时序恢复正常。
更具体的讲，当所述源控制信号TP受到静电放电(ESD)干扰或冲击后，本实施例提供的输出数据延迟控制模块可以恢复正常，时序如图5所示，与现有技术图1-图3对比，具体表现为以下三方面：
一、若在Line(n+1)时刻，TP受ESD干扰电位拉高异常加宽，导致TP1-TP80 高电位过长，TD2时段后Line(n+1)的ODDC_EN电位拉低，Line(n+2)的ODDC_EN 丢失；
二、在Line(n+1)的ODDC_EN电位拉低前，Line(n+2)TP的TP电位拉高，使ODDC_ENX持续为高电位，并将TP1-TP80电位拉高；Line(n+2)的TP电位拉低时，由于ODDC_EN已为低电位，使ODDC_ENX电位拉低，从而使TP1-TP80电位强制拉低。
三、Line(n+2)CE结束前，TP、TP1-TP80以及ODDC_EN均为低电位状态，保证了从Line(n+3)开始时序恢复正常。
本发明再提供一种显示面板，其包括上述输出数据延迟控制模块电路10。
本发明的有益效果是：提供一种输出数据延迟控制模块电路10及显示面板，通过增加一前端使能信号拉高器1，可实现在输入一源控制信号TP或一输出数据延迟控制使能信号ODDC_EN时输出一拉高使能信号ODDC_ENX，即使所述源控制信号TP受到静电放电(ESD)干扰或冲击后，所述前端使能信号拉高器 1也能将输出的拉高使能信号ODDC_ENX的高电位时段与所述源控制信号TP及所述输出数据延迟控制使能信号ODDC_EN的高电位时段重叠，从而避免了静电放电的影响，保证了输出数据延迟控制模块电路10输出的输出数据讯号不会随着受到静电放干扰或冲击的电源控制信号TP错位而充电不足。并进一步设置一输出数据讯号末端对齐器4，用于在同时输入所述第一组输出数据讯号 PTP1-PTP80及所述拉高使能信号ODDC_ENX时输出第二组输出数据讯号 PT1-PT80，当所述拉高使能信号ODDC_ENX为低电位时即在其高电位下降沿处将所述第一组输出数据讯号PTP1-PTP80的电位强制拉低，保证了后续输出数据延迟控制模块电路10工作时序恢复正常。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种输出数据延迟控制模块电路，其特征在于，包括前端使能信号拉高器、时钟信号缓冲器以及D触发器；
其中，所述前端使能信号拉高器用于在输入一源控制信号或一输出数据延迟控制使能信号时输出一拉高使能信号，所述拉高使能信号的高电位时段与所述源控制信号及所述输出数据延迟控制使能信号的高电位时段重叠；
其中，时钟信号缓冲器设有：
第一缓冲器输入端，用于输入所述拉高使能信号；
第二缓冲器输入端，用于输入第一时钟信号；以及
第一缓冲器输出端，用于输出第二时钟信号；
其中，所述D触发器设有：
D输入端，用于输入所述源控制信号；
CP输入端，与所述第一缓冲器输出端电性连接，用于输入所述第二时钟信号；以及
Q输出端，用于输出第一组输出数据讯号，相邻两个输出数据讯号的高电位时段相互间隔所述输出数据延迟控制模块延迟时间。
2.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，所述前端使能信号拉高器设有：
第一拉高器输入端，用于输入所述源控制信号，所述源控制信号为时钟信号；
第二拉高器输入端，用于输入所述输出数据延迟控制使能信号，所述输出数据延迟控制使能信号为时钟信号且其高电位时段长于所述源控制信号的高电位时段，所述输出数据延迟控制使能信号的高电位时段与所述源控制信号的高电位时段重叠；以及
第一拉高器输出端，用于输出所述拉高使能信号。
3.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，所述前端使能信号拉高器为或门。
4.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，所述第一组输出数据讯号的数目为小于等于80的整数。
5.根据权利要求1所述的输出数据延迟控制模块电路，其特征在于，还包括输出数据讯号末端对齐器，用于在同时输入所述第一组输出数据讯号及所述拉高使能信号时输出第二组输出数据讯号。
6.根据权利要求5所述的输出数据延迟控制模块电路，其特征在于，所述输出数据讯号末端对齐器设有：
第一对齐器输入端，与所述Q输出端电性连接，用于输入所述第一组输出数据讯号；
第二对齐器输入端，与所述前端使能信号拉高器的输出端电性连接，用于输入所述拉高使能信号；以及
第一对齐器输出端，用于输出所述第二组输出数据讯号。
7.根据权利要求6所述的输出数据延迟控制模块电路，其特征在于，所述第二组输出数据讯号的高电位时段末端与所述第一组输出数据讯号或所述拉高使能信号的高电位时段的首次下降沿处重叠。
8.根据权利要求6所述的输出数据延迟控制模块电路，其特征在于，所述第二组输出数据讯号的数目与所述第一组输出数据讯号的数目相同。
9.根据权利要求5所述的输出数据延迟控制模块电路，其特征在于，所述输出数据讯号末端对齐器为与门。
10.一种显示面板，其特征在于，所述显示面板包括权利要求1-9中任一项所述的输出数据延迟控制模块电路。
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