CN101271675A - 利用自掩蔽的lcd驱动方法和掩蔽电路 - Google Patents
利用自掩蔽的lcd驱动方法和掩蔽电路 Download PDFInfo
- Publication number
- CN101271675A CN101271675A CNA2008100868292A CN200810086829A CN101271675A CN 101271675 A CN101271675 A CN 101271675A CN A2008100868292 A CNA2008100868292 A CN A2008100868292A CN 200810086829 A CN200810086829 A CN 200810086829A CN 101271675 A CN101271675 A CN 101271675A
- Authority
- CN
- China
- Prior art keywords
- grid
- drain electrode
- nmos pass
- default
- pass transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/026—Arrangements or methods related to booting a display
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Electronic Switches (AREA)
Abstract
本发明提供了一种利用自掩蔽来驱动液晶面板的方法及一种用于执行该方法的掩蔽电路。该方法包括：向液晶面板供应功率；从时序控制器接收指示驱动液晶面板的源极线的水平起始脉冲信号；通过对水平起始脉冲信号中的至少一个脉冲进行掩蔽来产生水平起始掩蔽信号；响应水平起始掩蔽信号来驱动源极线。水平起始掩蔽信号使开关截止，直到供应从源极驱动器输出的与液晶面板的图像数据对应的信号为止。因此，能够防止未知的图像数据在液晶面板被通电时被显示在液晶显示器上。
Description
本申请要求于2007年3月20日在韩国知识产权局提交的第10-2007-0027225号韩国专利申请的优先权，其全部公开通过引用包含于此。
技术领域
本发明涉及一种半导体集成电路，更具体地讲，涉及一种具有自掩蔽(self-masking)功能的液晶显示器(LCD)或面板驱动设备。
背景技术
液晶面板利用像素矩阵显示图像数据，每个像素位于栅极线和源极线的交叉处。每个像素包括液晶单元和薄膜晶体管，所述液晶单元根据图像数据来调节光透过的量，所述薄膜晶体管将图像数据从源极线传输到液晶单元。液晶面板模块包括分别驱动栅极线和源极线的栅极驱动器和源极驱动器。
图1示出了传统的液晶面板模块的通电顺序的时序。参照图1，在时间点t1提供从源极驱动器输出的第一电源电压VDD1和第二电源电压VDD2。第一电源电压VDD1为用于驱动源极驱动器的逻辑电路的电压，第二电源电压VDD2为用于驱动源极驱动器的高电压。第一电源电压VDD1和第二电源电压VDD2都在时间点t2变得稳定。在从时序控制器输出的控制液晶面板模块的复位信号RESET从逻辑低电平转变至逻辑高电平的几帧之后，时序控制器将图像数据传输到源极驱动器。在时间点t3提供从时序控制器输出的驱动液晶面板的源极线的水平起始脉冲信号TP以及从源极驱动器输出的与图像数据对应的信号。
控制将从源极驱动器输出的信号传输至源极线的开关的水平起始脉冲信号TP在逻辑低电平使开关导通。在提供从源极驱动器输出的信号之前，在时间点t1至时间点t3之间提供低电平的水平起始脉冲信号TP，因此，从不稳定的源极驱动器输出的未知的信号被传输到源极线。因此，在初始通电阶段期间，条纹出现在液晶面板上，导致了如图2中所示的显示故障(failure)。液晶面板的显示状态在几十毫秒之后在时间点t3返回到正常状态。
因此，急需一种防止未知图像数据在初始通电阶段期间被显示在液晶面板上的方法。
发明内容
根据本发明的各方面，提供了一种在初始通电阶段期间利用水平起始-掩蔽信号来驱动液晶显示器或液晶面板的方法。
另外，根据本发明的各方面，提供了一种被构造为产生水平起始-掩蔽信号的掩蔽电路。
另外，根据本发明的各方面，所述掩蔽电路可包括不对称锁存器。
根据本发明的一方面，提供了一种驱动液晶面板的方法，所述方法包括以下步骤：向液晶面板供应功率；从时序控制器接收指示驱动液晶面板的源极线的水平起始脉冲信号；通过对水平起始脉冲信号中的至少一个脉冲进行掩蔽来产生水平起始掩蔽信号；响应水平起始掩蔽信号来驱动源极线。
所述方法可包括用水平起始掩蔽信号来控制液晶面板的源极线和源极驱动器之间的开关。
所述方法可包括：利用水平起始掩蔽信号使开关截止，直到供应从源极驱动器输出并与液晶面板的图像数据对应的信号为止。
根据本发明的另一方面，提供了一种驱动液晶面板的方法，所述方法包括的步骤为：向液晶面板供应功率；从时序控制器顺序地接收指示驱动液晶面板的源极线的水平起始脉冲信号；产生其逻辑电平在水平起始脉冲信号的每个上升沿被反相2分脉冲信号；产生其逻辑电平在2分脉冲信号的每个上升沿被反相4分脉冲信号；产生其逻辑电平在4分脉冲信号的每个上升沿被反相8分脉冲信号；通过将8分脉冲信号延迟预定长度的时间来产生延迟的8分脉冲信号；产生在延迟的8分脉冲信号的下降沿转变为逻辑低电平的使能信号；通过对使能信号和水平起始脉冲信号执行或运算来产生水平起始掩蔽信号；响应水平起始掩蔽信号来控制液晶面板的源极线和源极驱动器之间的开关。
所述方法可包括：利用水平起始掩蔽信号使开关截止，直到供应从源极驱动器输出的与液晶面板的图像数据对应的信号为止。
根据本发明的另一方面，提供了一种掩蔽电路，所述掩蔽电路包括：第一触发器，被构造为通过时钟输入端接收水平起始脉冲信号，并通过输出端来输出2分脉冲信号和通过反相输出端来输出反相2分脉冲信号；第二触发器，被构造为通过时钟输入端接收2分脉冲信号，并通过输出端输出4分脉冲信号；第三触发器，被构造为通过时钟输入端来接收4分脉冲信号，并通过输出端输出8分脉冲信号；延迟单元，被构造为将8分脉冲信号延迟预定长度的时间，并输出延迟的8分脉冲信号；第四触发器，被构造为通过时钟输入端接收延迟的8分脉冲信号，通过数据输入端接收2分脉冲信号，通过反相数据输入端接收反相2分脉冲信号，并通过反相输出端输出使能信号；或门，被构造为接收水平起始脉冲信号和使能信号，并产生水平起始掩蔽信号。
第一触发器、第二触发器和第三触发器中的每个可包括：第一开关和第二开关，被构造为响应反相时钟输入端的信号分别传输触发器的反相输出端的信号和触发器的输出端的信号；缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为向缺省高锁存器的输入端传输从第一开关接收的反相输出端的信号和向缺省高锁存器的反相输入端传输从第二开关接收的输出端的信号；第三开关和第四开关，被构造为响应时钟输入端的信号分别传输缺省高锁存器的反相输出端的信号和缺省高锁存器的输出端的信号；缺省低锁存器，具有设置为缺省逻辑低电平的输出端，并被构造为通过缺省低锁存器的输入端接收通过第三开关传输的反相输出端的信号和通过缺省低锁存器的反相输入端接收通过第四开关传输的输出端的信号，其中，缺省低锁存器的反相输出端和输出端连接到第一触发器、第二触发器和第三触发器中的每个的输出端和反相输出端。
第四触发器可包括：第一开关和第二开关，被构造为响应时钟输入端的信号分别传输第四触发器的数据输入端的信号和第四触发器的反相数据输入端的信号；缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过缺省低锁存器的输入端接收通过第一开关传输的数据输入端的信号和通过缺省低锁存器的反相输入端接收通过第二开关传输的反相数据输入端的信号；第三开关和第四开关，被构造为响应反相时钟输入端的信号分别传输缺省低锁存器的反相输出端和输出端的信号；缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过缺省高锁存器的输入端接收通过第三开关传输的反相输出端的信号和通过缺省高锁存器的反相输入端接收通过第四开关传输的输出端的信号，其中，缺省高锁存器的反相输出端和输出端连接到第四触发器的输出端和反相输出端。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸可大于第六PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸可大于第六PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸可大于第四PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸可大于第五PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸可大于第五PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸可大于第三PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种掩蔽电路，所述掩蔽电路包括：第一触发器，被构造为通过时钟输入端接收水平起始脉冲信号，通过输出端输出2分脉冲信号；反相器，被构造为接收水平起始脉冲信号，并产生反相水平起始脉冲信号；第二触发器，被构造为通过时钟输入端接收2分脉冲信号，通过数据输入端接收水平起始脉冲信号，通过反相数据输入端接收反相水平起始脉冲信号，并通过反相输出端输出使能信号；或门，被构造为接收水平起始脉冲信号和使能信号，并产生水平起始掩蔽信号。
第一触发器可包括：第一开关和第二开关，被构造为响应反相时钟输入端的信号分别传输第一触发器的反相输出端的信号和第一触发器的输出端的信号；缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过缺省高锁存器的输入端接收通过第一开关传输的反相输出端的信号和通过缺省高锁存器的反相输入端接收通过第二开关传输的输出端的信号；第三开关和第四开关，被构造为响应时钟输入端的信号分别传输缺省高锁存器的反相输出端和输出端的信号；缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过缺省低锁存器的输入端接收通过第三开关传输的反相输出端的信号和通过缺省低锁存器的反相输入端接收通过第四开关传输的输出端的信号，其中，缺省低锁存器的反相输出端和输出端连接到第一触发器的输出端和反相输出端。
第二触发器可包括：第一开关和第二开关，被构造为响应时钟输入端的信号分别传输第二触发器的数据输入端的信号和第二触发器的反相数据输入端的信号；缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过缺省低锁存器的输入端接收通过第一开关传输的数据输入端的信号和通过缺省低锁存器的反相输入端接收通过第二开关传输的反相数据输入端的信号；第三开关和第四开关，被构造为响应反相时钟输入端的信号分别传输缺省低锁存器的反相输出端和输出端的信号；缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过缺省高锁存器的输入端接收通过第三开关传输的反相输出端的信号和通过缺省高锁存器的反相输入端接收通过第四开关传输的输出端的信号，其中，缺省高锁存器的反相输出端和输出端连接到第四触发器的输出端和反相输出端。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸可大于第六PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸可大于第六PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸可大于第四PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸可大于第五PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸可大于第五PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸可大于第三PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种掩蔽电路，所述掩蔽电路包括：反相器，被构造为接收水平起始脉冲信号并输出反相水平起始脉冲信号；触发器，被构造为通过时钟输入端接收水平起始脉冲信号，通过数据输入端接收水平起始脉冲信号，通过反相数据输入端接收反相水平起始脉冲信号并通过反相输出端输出使能信号；或门，被构造为接收水平起始脉冲信号和使能信号，并产生水平起始掩蔽信号。
所述掩蔽电路还可包括延迟单元，所述延迟单元被构造为接收水平起始脉冲信号并产生延迟的水平起始脉冲信号。所述延迟的水平起始脉冲信号被供应给触发器的时钟输入端。
在上面的各种掩蔽电路中，触发器可包括：第一开关和第二开关，被构造为响应时钟输入端的信号分别传输触发器的数据输入端的信号和触发器的反相数据输入端的信号；缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过缺省低锁存器的输入端接收通过第一开关传输的数据输入端的信号和通过缺省低锁存器的反相输入端接收第二开关传输的反相数据输入端的信号；第三开关和第四开关，被构造为响应反相时钟输入端的信号分别传输缺省低锁存器的反相输出端的信号和缺省低锁存器的输出端的信号；缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过缺省高锁存器的输入端接收通过第三开关传输的反相输出端的信号和通过缺省高锁存器的反相输入端接收通过第四开关传输的输出端的信号，其中，缺省高锁存器的反相输出端和输出端连接到触发器的输出端和反相输出端。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸可大于第六PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸可大于第六PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省高锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。第一NMOS晶体管的宽度可大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸可大于第四PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸可大于第五PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸可大于第五PMOS晶体管的尺寸。
在上面的各种掩蔽电路中，缺省低锁存器可包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。第二NMOS晶体管的宽度可大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸可大于第三PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种具有在缺省状态下为逻辑高电平的输出端的锁存器，所述锁存器包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输入端，其漏极连接到锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输入端，其漏极连接到锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输出端，其漏极连接到锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输出端，其漏极连接到锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。这里，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种具有在缺省状态下为逻辑高电平的输出端的锁存器，所述锁存器包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输入端，其漏极连接到锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输入端，其漏极连接到锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输出端，其漏极连接到锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输出端，其漏极连接到锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。这里，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种具有在缺省状态下为逻辑高电平的输出端的锁存器，所述锁存器包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输入端，其漏极连接到锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输入端，其漏极连接到锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输出端，其漏极连接到锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输出端，其漏极连接到锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极。这里，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸大于第四PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种具有在缺省状态下为逻辑低电平的输出端的锁存器，所述锁存器包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输入端，其漏极连接到锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输入端，其漏极连接到锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输出端，其漏极连接到锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输出端，其漏极连接到锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极。这里，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种具有在缺省状态下为逻辑低电平的输出端的锁存器，所述锁存器包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输入端，其漏极连接到锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输入端，其漏极连接到锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输出端，其漏极连接到锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输出端，其漏极连接到锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。这里，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
根据本发明的另一方面，提供了一种具有在缺省状态下为逻辑低电平的输出端的锁存器，所述锁存器包括：第一NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输入端，其漏极连接到锁存器的反相输出端；第二NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输入端，其漏极连接到锁存器的输出端；第三NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的反相输出端，其漏极连接到锁存器的输入端；第四NMOS晶体管，其源极连接到地电压源，其栅极连接到锁存器的输出端，其漏极连接到锁存器的反相输入端；第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的反相输出端；第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到锁存器的输入端；第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到锁存器的输出端；第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到锁存器的反相输入端；第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极。这里，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸大于第三PMOS晶体管的尺寸。根据本发明，利用均具有在缺省状态下为逻辑高电平或缺省逻辑低电平的输出端的不对称锁存器，通过对从时序控制器输出的水平起始脉冲信号中的至少一个脉冲进行掩蔽来产生水平起始掩蔽信号。水平起始掩蔽信号使在液晶面板的源极线和源极驱动器之间的开关截止，直到供应从源极驱动器输出的与液晶面板的图像数据对应的信号为止。因此，能够防止未知的图像数据在液晶面板被通电时而被显示在液晶显示面板上。
附图说明
结合附图和详细的描述，本发明将变得更明显。其中描述的实施例是作为示例提供的，并不作为限制，其中，相同的标号表示相同或相似的元件。附图不一定意在度量，而是在于将重点放在示出本发明各方面上。附图中：
图1示出了传统的液晶面板模块的通电顺序的时序；
图2示出了在初始通电阶段期间在参照图1描述的液晶面板中发生的显示故障；
图3示出了根据本发明一方面的液晶面板模块的实施例的通电顺序的时序；
图4是根据本发明一方面的构造为产生图3中示出的水平起始掩蔽信号的掩蔽电路的实施例的电路图；
图5是根据本发明一方面的图4的掩蔽电路的操作时序图；
图6是示出了根据本发明一方面的图4中示出的第一至第三触发器的实施例的电路图；
图7是示出了根据本发明一方面的图6中示出的第一锁存器的实施例的电路图；
图8是示出了根据本发明一方面的图6中示出的第二锁存器的实施例的电路图；
图9是详细示出了根据本发明一方面的图4的第四触发器的实施例的电路图；
图10是示出了根据本发明另一方面的图6中示出的第一锁存器的实施例的电路图；
图11是示出了根据本发明另一方面的图6中示出的第二锁存器的实施例的电路图；
图12是示出了根据本发明另一方面的图6中示出的第一锁存器的实施例的电路图；
图13是示出了根据本发明另一方面的图6中示出的第二锁存器的实施例的电路图；
图14是根据本发明另一方面的掩蔽电路的实施例的电路图；
图15是根据本发明一方面的图14的掩蔽电路的操作时序图的实施例；
图16是根据本发明另一方面的掩蔽电路的实施例的电路图；
图17是根据本发明另一方面的掩蔽电路的实施例的电路图；
图18是根据本发明一方面的图16或图17的掩蔽电路的操作时序图的实施例；
图19示出了根据本发明各方面的水平起始掩蔽信号的各种时序的实施例。
具体实施方式
现在，将参照附图更充分地描述本发明，其中，示出了根据本发明各方面的示例性实施例。附图中，相同的标号始终表示相同的元件。
应该理解的是，虽然术语第一、第二等在这里用来描述各种元件，但是这些元件不应该受这些术语限制。这些术语用来区分一个元件和另一元件，而不意味着元件的必需的顺序。例如，在不脱离本发明的范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。如这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解的是，当元件被称为“在”另一元件“上”、“连接到”另一元件或者“结合到”另一元件时，它可以直接在其它元件上、直接连接到其它元件或者直接结合到其它元件，或者可以存在中间元件。相反，当元件被称为“直接在”另一元件“上”、“直接连接到”另一元件或者“直接结合到”另一元件时，不存在中间元件。应该以相同的方式来理解用于描述元件之间的关系的其它词(例如，“在......之间”与“直接在......之间”、“相邻”与“直接相邻”等)。
这里使用的术语只是出于描述具体实施例的目的，而不意在限制本发明。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意在包括复数形式。还应该理解的是，当术语“包括”和/或“包含”在这里使用时，表明存在所述特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、步骤、操作、元件、组件和/或它们的组。
可以使用空间相对术语，例如，“在......以下”“在......之下”、“下面的”、“在......之上”、“上面的”等来描述例如附图中示出的元件和/或特征与其它元件和/或特征的关系。应该理解的是，空间相对术语意在包括除附图中描述的方位以外的装置在使用和/或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“以下”和/或“之下”的元件将随后被定位为“在”其它元件或特征“之上”。可将装置另外定位(旋转90度或处于其它方位)，并相应地解释这里使用的空间相对描述符。
图3示出了根据本发明一方面的液晶面板模块的实施例的通电顺序的时序。参照图3，在时间点t1提供从源极驱动器输出的第一电源电压VDD1和第二电源电压VDD2，并且第一电源电压VDD1和第二电源电压VDD2在时间点t2变得稳定。在从时序控制器输出的复位信号RESET从逻辑低电平转变至逻辑高电平的几帧之后，在时间点t3提供水平起始脉冲信号TP和从源极驱动器输出的与图像数据对应的信号。从水平起始脉冲信号TP产生水平起始掩蔽信号TPI，以防止从源极驱动器输出的未知信号在时间点t1和时间点t3之间被传输到源极线。
在初始通电阶段期间产生高电平的水平起始掩蔽信号TPI，并且在时间点t3水平起始掩蔽信号TPI的逻辑电平变成与水平起始脉冲信号TP的逻辑电平相同。水平起始掩蔽信号TPI控制构造为将从源极驱动器输出的信号传输到源极线的开关，并且具有与从时序控制器输出的水平起始脉冲信号TP基本相同的作用。水平起始掩蔽信号TPI在逻辑高电平使开关截止，并且在逻辑低电平使开关导通。
图4是根据本发明一方面的构造为产生图3中示出的水平起始掩蔽信号的掩蔽电路的实施例的电路图。参照图4，由图4中示出的掩蔽电路400来产生水平起始掩蔽信号TPI。掩蔽电路400包括作为不对称锁存器的第一至第四触发器410、420、430和450、延迟单元440以及或门460。第一至第三触发器410、420和430分别产生通过将水平起始脉冲信号TP进行分频而产生的2分脉冲信号TP_2、4分脉冲信号TP_4和8分脉冲信号TP_8。第一触发器410通过时钟输入端CLK接收水平起始脉冲信号TP，并通过输出端Q和反相输出端QB分别输出2分脉冲信号TP_2和反相2分脉冲信号TP_2B。第二触发器420通过时钟输入端CLK接收2分脉冲信号TP_2，并通过输出端Q输出4分脉冲信号TP_4。第三触发器430通过时钟输入端CLK接收4分脉冲信号TP_4，并通过输出端Q输出8分脉冲信号TP_8。
延迟单元440接收8分脉冲信号TP_8，并输出延迟的8分脉冲信号TP_8D。第四触发器450通过时钟输入端CLK接收延迟的8分脉冲信号TP_8D，通过数据输入端D接收2分脉冲信号TP_2，通过反相数据输入端DB接收反相2分脉冲信号TP_2B，并通过反相输出端QB输出使能信号EN。或门460接收水平起始脉冲信号TP和使能信号EN，并产生水平起始掩蔽信号TPI。
图5示出了根据本发明一方面的图4的掩蔽电路400的操作时序。参照图5，如果顺序输入从时序控制器输出的水平起始脉冲信号TP，则2分脉冲信号TP_2在水平起始脉冲信号TP的上升沿从初始逻辑高电平转变至逻辑低电平。然后，2分脉冲信号TP_2的逻辑电平在水平起始脉冲信号TP的每个上升沿反相。4分脉冲信号TP_4在2分脉冲信号TP_2的上升沿从初始逻辑高电平转变至逻辑低电平。然后，4分脉冲信号TP_4的逻辑电平在2分脉冲信号TP_2的每个上升沿反相。8分脉冲信号TP_8在4分脉冲信号TP_4的上升沿从初始逻辑高电平转变至逻辑低电平。然后，8分脉冲信号TP_8的逻辑电平在4分脉冲信号TP_4的每个上升沿反相。8分脉冲信号TP_8被延迟预定长度的时间，从而产生延迟的8分脉冲信号TP_8D。使能信号EN在延迟的8分脉冲信号TP_8D的下降沿从初始逻辑高电平转变至逻辑低电平。通过对低电平的使能信号EN和水平起始脉冲信号TP执行或运算来产生水平起始掩蔽信号TPI。因此，通过掩蔽水平起始脉冲信号TP的前四个逻辑高电平的脉冲来产生水平起始掩蔽信号TPI，所述水平起始掩蔽信号TPI的逻辑电平变成与水平起始脉冲信号TP的逻辑电平相同。
图6是示出了根据本发明一方面的图4的第一触发器410(或第二触发器420或第三触发器430)的实施例的电路图。参照图6，第一触发器410(或第二触发器420或第三触发器430)包括第一开关610和第二开关620，所述第一开关610响应于反相时钟端信号CLKB来传输反相输出端QB的信号，所述第二开关620响应于反相时钟端信号CLKB来传输输出端Q的信号。通过第一开关610传输的反相输出端QB的信号和通过第二开关620传输的输出端Q的信号被分别提供到第一锁存器630的输入端IN和反相输入端INB。第一锁存器630为不对称锁存器，并且在这个实施例中，第一锁存器630的输出端OUT在缺省状态下为逻辑高电平。响应于时钟端信号CLK，从第一锁存器630输出的反相输出端OUTB的信号和输出端OUT的信号通过第三开关640和第四开关650被分别提供到第二锁存器660的输入端IN和反相输入端INB。从第二锁存器660输出的反相输出端OUTB的信号和输出端OUT的信号被分别提供到第一触发器410(或第二触发器420或第三触发器430)的输出端Q和反相输出端QB。第二锁存器660为不对称锁存器，并且第二锁存器660的输出端OUT在缺省状态下为逻辑低电平。从第二锁存器660输出的反相输出端OUTB的信号和输出端OUT的信号分别变为第一触发器410(或第二触发器420或第三触发器430)的输出端Q的信号和反相输出端QB的信号。
图7是示出了根据本发明一方面的图6中示出的在缺省状态下为逻辑高电平的第一锁存器630的实施例的电路图。参照图7，第一锁存器630具有反馈反相器结构，其中，输入端IN和反相输入端INB分别以反馈方式连接到输出端OUT和反相输出端OUTB。第一锁存器630包括其源极连接到地电压源VSS的MN1、MN2、MN3和MN4NMOS晶体管。输入端IN的信号被提供到MN1NMOS晶体管的栅极，反相输出端OUTB的信号被提供到MN1NMOS晶体管的漏极。反相输入端INB的信号被提供到MN2NMOS晶体管的栅极，输出端OUT的信号被提供到MN2NMOS晶体管的漏极。反相输出端OUTB的信号被提供到MN3NMOS晶体管的栅极，输入端IN的信号被提供到MN3NMOS晶体管的漏极。输出端OUT的信号被提供到MN4NMOS晶体管的栅极，反相输入端INB的信号被提供到MN4NMOS晶体管的漏极。
MP4PMOS晶体管和MP3PMOS晶体管串联在电源电压源VDD和MN1NMOS晶体管的漏极之间。MP4PMOS晶体管和MP3PMOS晶体管的栅极连接到MN2NMOS晶体管的漏极。MP5PMOS晶体管和MP2PMOS晶体管串联在电源电压源VDD和MN2NMOS晶体管的漏极之间。MP5PMOS晶体管和MP2PMOS晶体管的栅极连接到MN1NMOS晶体管的漏极。MP6PMOS晶体管连接在电源电压源VDD和MN3NMOS晶体管的漏极之间，反相输出端OUTB的信号被提供到MP6PMOS晶体管的栅极。MP7PMOS晶体管连接在电源电压源VDD和MN4NMOS晶体管的漏极之间，输出端OUT的信号被提供到MP7PMOS晶体管的栅极。
第一锁存器630具有不对称结构，其中，MN1NMOS晶体管的宽度(例如，1.8μm)是MN2NMOS晶体管的宽度(例如，0.9μm)的两倍，MP6PMOS晶体管的长度为MP7PMOS晶体管的长度的两倍(X2)。因为在通电阶段期间晶体管的电流驱动能力(current driving capability)彼此不同，所以MN1NMOS晶体管使得反相输出端OUTB的信号变为低电平，并且MP6PMOS晶体管使得输入端IN的信号变为高电平，从而将反相输出端OUTB的信号设置为逻辑低电平状态。响应于低电平的反相输出端OUTB的信号，MP5和MP2PMOS晶体管将输出端OUT的信号设置为逻辑高电平状态。因此，第一锁存器630的输出端在缺省状态下为逻辑高电平。
图8是根据本发明一方面的图6中示出的在缺省状态下为逻辑低电平的第二锁存器660的实施例的电路图。参照图8，除了交换MN1和MN2NMOS晶体管的位置、交换MN3和MN4NMOS晶体管的位置以及交换MP6和MP7PMOS晶体管的位置以外，第二锁存器660具有的结构与图7中示出的第一锁存器630的结构相同。因为在通电阶段期间第二锁存器660的晶体管的电流驱动能力彼此不同，所以MN1NMOS晶体管使得输出端OUT的信号变为低电平，MP6PMOS晶体管使得反相输入端INB的信号变为高电平，从而将输出端OUT的信号设置为逻辑低电平状态。响应于低电平的输出端OUT的信号，MP4和MP3PMOS晶体管将反相输出端OUTB的信号设置为逻辑高电平状态。因此，第二锁存器660的输出端OUT在缺省状态下为逻辑低电平。
图9是根据本发明一方面的图4中示出的第四触发器450的实施例的电路图。参照图9，第四触发器450包括第一开关910和第二开关920，所述第一开关910被构造为响应于时钟端信号CLK来传输数据端D的信号，所述第二开关920被构造为响应于时钟端信号CLK来传输反相数据端DB的信号。通过第一开关910传输的数据端D的信号和通过第二开关920传输的反相数据端DB的信号被分别提供到第一锁存器930的输入端IN和反相输入端INB。第一锁存器930为如上面参照图8描述的不对称锁存器，并且第一锁存器930的输出端OUT在缺省状态下为逻辑低电平在缺省状态下为逻辑低电平。响应于反相时钟端信号CLKB，第一锁存器930的反相输出端OUTB的信号和输出端OUT的信号通过第三开关940和第四开关950被分别提供到第二锁存器960的输入端IN和反相输入端INB。第二锁存器960为如上面参照图7描述的不对称锁存器，并且第二锁存器960的输出端OUT在缺省状态下为逻辑高电平在缺省状态下为逻辑高电平。第二锁存器960的反相输出端OUTB的信号和输出端OUT的信号分别变为第四触发器450的输出端Q的信号和反相输出端QB的信号。
图10是根据本发明一方面的作为图6中示出的第一锁存器630的另一实施例的在缺省状态下为逻辑高电平在缺省状态下为逻辑高电平的第一锁存器630a的实施例的电路图。因此，第一锁存器630a可以被用于替换图6中的第一锁存器630。参照图10，除了进一步将MS1PMOS晶体管和MS2NMOS晶体管连接在MP6PMOS晶体管和MN3NMOS晶体管之间并且进一步将MS3PMOS晶体管和MS4NMOS晶体管连接在MP7PMOS晶体管和MN4NMOS晶体管之间以外，第一锁存器630a具有的结构与图7中示出的第一锁存器630的结构相同。
响应于低电平的时钟信号CLK，MS1和MS3PMOS晶体管以及MS2和MS4NMOS晶体管截止。MS1至MS4晶体管被用于防止通过图6中示出的第一触发器410(或第二触发器420或第三触发器430)的第一开关610和第二开关620传输到输入端IN和反相输入端INB的数据与以反馈反相器结构连接的第一锁存器630a的输出端OUT和反相输出端OUTB的信号冲突。即，第一锁存器630a锁存通过响应于低电平的时钟信号CLK而导通的第一开关610和第二开关620传输到输入端IN和反相输入端INB的数据。然后，如果第一开关610和第二开关620响应于高电平的时钟信号CLK而截止，则第一锁存器630a的MS1至MS4晶体管导通，因此，以反馈反相器结构连接输入端IN和反相输入端INB以及输出端OUT和反相输出端OUTB。因此，可以防止第一锁存器630a的输入端IN和反相输入端INB被浮置。
图11是根据本发明另一方面的作为图6中示出的第二锁存器660的另一实施例的在缺省状态下为逻辑低电平的第二锁存器660a的实施例的电路图。因此，第二锁存器660a可以被用于替换图6中的第二锁存器660。参照图11，除了进一步将MS1PMOS晶体管和MS2NMOS晶体管连接在MP7PMOS晶体管和MN4NMOS晶体管之间并且进一步将MS3PMOS晶体管和MS4NMOS晶体管连接在MP6PMOS晶体管和MN3NMOS晶体管之间以外，第二锁存器660a具有的结构与图8中示出的第二锁存器660的结构相同。
MS1和MS3PMOS晶体管以及MS2和MS4NMOS晶体管响应于高电平的时钟信号CLK而截止。MS1至MS4晶体管被用于防止通过第一触发器410(或第二触发器420或第三触发器430)的第三开关640和第四开关650传输到输入端IN和反相输入端INB的数据与以反馈反相器结构连接的第二锁存器660a的输出端OUT和反相输出端OUTB的信号冲突。即，第二锁存器660a锁存通过响应于高电平的时钟信号导通的第三开关640和第四开关650传输到输入端IN和反相输入端INB的数据。然后，如果第三开关640和第四开关650响应于低电平的时钟信号CLK而截止，则第二锁存器660a的MS1至MS4晶体管导通，因此，以反馈反相器结构连接输入端IN和反相输入端INB以及输出端OUT和反相输出端OUTB。因此，可以防止第二锁存器660a的输入端IN和反相输入端INB被浮置。
图12是根据本发明另一方面的作为图6中示出的第一锁存器630的另一实施例的在缺省状态下为逻辑高电平在缺省状态下为逻辑高电平的第一锁存器630b的实施例的电路图。参照图12，除了在没有MP4PMOS晶体管的情况下将MP3PMOS晶体管直接连接到电源电压源VDD以及在没有MP5PMOS晶体管的情况下将MP2PMOS晶体管直接连接到电源电压源VDD以外，第一锁存器630b具有的结构与图10中示出的第一锁存器630a的结构相同。
图13是根据本发明另一方面的作为图6中示出的第二锁存器660的另一实施例的在缺省状态下为逻辑低电平在缺省状态下为逻辑低电平的第二锁存器660b的实施例的电路图。参照图13，除了在没有MP4PMOS晶体管的情况下将MP3PMOS晶体管直接连接到电源电压源VDD并且在没有MP5PMOS晶体管的情况下将MP2PMOS晶体管直接连接到电源电压源VDD以外，第二锁存器660b具有的结构与图11中示出的第二锁存器660a的结构相同。
图14是根据本发明另一方面的掩蔽电路1400的实施例的电路图。参照图14，掩蔽电路1400包括第一触发器1410、反相器1420、第二触发器1430和或门1440。第一触发器1410通过时钟输入端CLK接收水平起始脉冲信号TP，并通过输出端Q输出2分脉冲信号TP_2。反相器1420接收水平起始脉冲信号TP，并将水平起始脉冲信号TP反相。第二触发器1430通过时钟输入端CLK接收2分脉冲信号TP_2，通过数据输入端D接收水平起始脉冲信号TP以及通过反相数据输入端DB接收反相水平起始脉冲信号TPB，并通过反相输出端QB输出使能信号EN。或门1440接收水平起始脉冲信号TP和使能信号EN，并产生水平起始掩蔽信号TPI。第一触发器1410可以与上面参照图6描述的触发器410、420和430相同，第二触发器1430可以与上面参照图9描述的触发器450相同。
图15示出了根据本发明一方面的图14中示出的掩蔽电路1400的操作时序的实施例。参照图15，从时序控制器输出的水平起始脉冲信号TP被顺序输入，2分脉冲信号TP_2在水平起始脉冲信号TP的上升沿从初始逻辑高电平转变到逻辑低电平。然后，2分脉冲信号TP_2的逻辑电平在水平起始脉冲信号TP的每个上升沿被反相。使能信号EN在2分脉冲信号TP_2的下降沿从初始逻辑高电平转变到逻辑低电平。通过对低电平的使能信号EN和水平起始脉冲信号TP执行或运算来产生水平起始掩蔽信号TPI。因此，产生初始逻辑高电平的水平起始掩蔽信号TPI，以使得该水平起始掩蔽信号TPI具有与水平起始脉冲信号TP的逻辑电平相同的逻辑电平。
图16是根据本发明另一方面的掩蔽电路1600的实施例的电路图。参照图16，掩蔽电路1600包括反相器1610、触发器1620和或门1630。反相器1610接收水平起始脉冲信号TP，并将水平起始脉冲信号TP反相。触发器1620通过时钟输入端CLK接收水平起始脉冲信号TP，通过数据输入端D接收水平起始脉冲信号TP以及通过反相数据输入端DB接收反相水平起始脉冲信号TPB，并通过反相输出端QB输出使能信号EN。或门1630接收水平起始脉冲信号TP和使能信号EN，并产生水平起始掩蔽信号TPI。触发器1620与上面参照图9描述的触发器450相同。
图17是根据本发明另一方面的掩蔽电路1700的实施例的电路图。参照图17，掩蔽电路1700包括反相器1710、延迟单元1720、触发器1730以及或门1740。反相器1710接收水平起始脉冲信号TP，并将水平起始脉冲信号TP反相。延迟单元1720将水平起始脉冲信号TP延迟预定长度的时间。触发器1730通过时钟输入端CLK接收延迟的水平起始脉冲信号TPD，通过数据输入端D接收水平起始脉冲信号TP以及通过反相数据输入端DB接收反相水平起始脉冲信号TPB，并通过反相输出端QB输出使能信号EN。或门1740接收水平起始脉冲信号TP和使能信号EN，并产生水平起始掩蔽信号TPI。触发器1730与上面参照图9描述的触发器450相同。
图18示出了根据本发明各方面的图16中示出的掩蔽电路1600(或图17中示出的掩蔽电路1700)的操作时序的实施例。参照图18，如果从时序控制器输出的水平起始脉冲信号TP被顺序输入，则使能信号EN在水平起始脉冲信号TP的下降沿从初始逻辑高电平转变到逻辑低电平。通过对低电平的使能信号EN和水平起始脉冲信号TP执行或运算来产生水平起始掩蔽信号TPI。因此，产生初始高电平的水平起始掩蔽信号TPI，以使得该水平起始掩蔽信号TPI具有与水平起始脉冲信号TP的逻辑电平相同的逻辑电平。
图19示出了根据本发明各方面的水平起始掩蔽信号TPI的各种时序的实施例。参照图19，与上面描述的图5的时序图类似，如果从时序控制器输出的水平起始脉冲信号TP被顺序输入，则分别产生初始高电平的2分脉冲信号TP_2、4分脉冲信号TP_4、8分脉冲信号TP_8和延迟的8分脉冲信号TP_8D。在一个实施例中，通过掩蔽水平起始脉冲信号TP的前四个具有逻辑高电平的脉冲来产生水平起始掩蔽信号TPI，所述水平起始掩蔽信号TPI的逻辑电平变成与水平起始脉冲信号TP的逻辑电平相同。在另一实施例中，可以通过掩蔽水平起始脉冲信号TP的前一个、两个、三个和N个脉冲来分别产生水平起始掩蔽信号TPI_1、TPI_2、TPI_3和TPI_N中的每个，所述水平起始掩蔽信号TPI_1、TPI_2、TPI_3和TPI_N中的每个的逻辑电平变成与水平起始脉冲信号TP的逻辑电平相同。
因此，根据本发明的各方面，水平起始掩蔽信号TPI_1、TPI_2、TPI_3、TPI和TPI_N在初始通电阶段期间防止未知图像数据被显示在液晶面板上。
虽然已经参照附图具体示出并描述了根据本发明各方面的示例性实施例，但是本领域普通技术人员应该理解的是，在不脱离本发明的由权利要求所限定的精神和范围的情况下，可以在其中做出各种形式和细节方面的改变。
Claims (51)
1、一种驱动液晶面板的方法，所述方法包括以下步骤：
向液晶面板供应功率；
从时序控制器接收指示驱动液晶面板的源极线的水平起始脉冲信号；
通过对水平起始脉冲信号中的至少一个脉冲进行掩蔽来产生水平起始掩蔽信号；
响应水平起始掩蔽信号来驱动源极线。
2、如权利要求1所述的方法，用水平起始掩蔽信号来控制液晶面板的源极线和源极驱动器之间的开关。
3、如权利要求2所述的方法，利用水平起始掩蔽信号使所述开关截止，直到供应从源极驱动器输出的与液晶面板的图像数据对应的信号为止。
4、一种驱动液晶面板的方法，所述方法包括以下步骤：
向液晶面板供应功率；
从时序控制器顺序地接收指示驱动液晶面板的源极线的水平起始脉冲信号；
产生其逻辑电平在水平起始脉冲信号的每个上升沿被反相2分脉冲信号；
产生其逻辑电平在2分脉冲信号的每个上升沿被反相4分脉冲信号；
产生其逻辑电平在4分脉冲信号的每个上升沿被反相8分脉冲信号；
通过将8分脉冲信号延迟预定长度的时间来产生延迟的8分脉冲信号；
产生在延迟的8分脉冲信号的下降沿转变为逻辑低电平的使能信号；
通过对使能信号和水平起始脉冲信号执行或运算来产生水平起始掩蔽信号；
响应水平起始掩蔽信号来控制液晶面板的源极线和源极驱动器之间的开关。
5、如权利要求4所述的方法，利用水平起始掩蔽信号使所述开关截止，直到供应从源极驱动器输出的与液晶面板的图像数据对应的信号为止。
6、一种掩蔽电路，包括：
第一触发器，被构造为通过时钟输入端接收水平起始脉冲信号，并通过输出端来输出2分脉冲信号和通过反相输出端来输出反相2分脉冲信号；
第二触发器，被构造为通过时钟输入端接收2分脉冲信号，并通过输出端输出4分脉冲信号；
第三触发器，被构造为通过时钟输入端来接收4分脉冲信号，并通过输出端输出8分脉冲信号；
延迟单元，被构造为将8分脉冲信号延迟预定长度的时间，并输出延迟的8分脉冲信号；
第四触发器，被构造为通过时钟输入端接收延迟的8分脉冲信号，通过数据输入端接收2分脉冲信号，通过反相数据输入端接收反相2分脉冲信号，并通过反相输出端输出使能信号；
或门，被构造为接收水平起始脉冲信号和所述使能信号，并产生水平起始掩蔽信号。
7、如权利要求6所述的掩蔽电路，其中，第一触发器、第二触发器和第三触发器中的每个包括：
第一开关和第二开关，被构造为响应反相时钟输入端的信号分别传输触发器的反相输出端的信号和触发器的输出端的信号；
缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为向缺省高锁存器的输入端传输从第一开关接收的反相输出端的信号和向缺省高锁存器的反相输入端传输从第二开关接收的输出端的信号；
第三开关和第四开关，被构造为响应时钟输入端的信号分别传输缺省高锁存器的反相输出端的信号和缺省高锁存器的输出端的信号；
缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过输入端接收通过第三开关传输的反相输出端的信号和通过反相输入端接收通过第四开关传输的输出端的信号，其中，缺省低锁存器的反相输出端和输出端连接到第一触发器、第二触发器和第三触发器中的每个的输出端和反相输出端。
8、如权利要求7所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
9、如权利要求7所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
10、如权利要求7所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸大于第四PMOS晶体管的尺寸。
11、如权利要求7所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
12、如权利要求7所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
13、如权利要求7所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸大于第三PMOS晶体管的尺寸。
14、如权利要求6所述的掩蔽电路，其中，第四触发器包括：
第一开关和第二开关，被构造为响应时钟输入端的信号分别传输第四触发器的数据输入端的信号和第四触发器的反相数据输入端的信号；
缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过输入端接收通过第一开关传输的数据输入端的信号和通过反相输入端接收通过第二开关传输的反相数据输入端的信号；
第三开关和第四开关，被构造为响应反相时钟输入端的信号分别传输缺省低锁存器的反相输出端和输出端的信号；
缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过输入端接收通过第三开关传输的反相输出端的信号和通过反相输入端接收通过第四开关传输的输出端的信号，其中，缺省高锁存器的反相输出端和输出端连接到第四触发器的输出端和反相输出端。
15、如权利要求14所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
16、如权利要求14所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
17、如权利要求14所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸大于第四PMOS晶体管的尺寸。
18、如权利要求14所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
19、如权利要求14所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
20、如权利要求14所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸大于第三PMOS晶体管的尺寸。
21、一种掩蔽电路，包括：
第一触发器，被构造为通过时钟输入端接收水平起始脉冲信号，通过输出端输出2分脉冲信号；
反相器，被构造为接收水平起始脉冲信号，并产生反相水平起始脉冲信号；
第二触发器，被构造为通过时钟输入端接收2分脉冲信号，通过数据输入端接收水平起始脉冲信号，并通过反相数据输入端接收反相水平起始脉冲信号，并通过反相输出端输出使能信号；
或门，被构造为接收水平起始脉冲信号和使能信号，并产生水平起始掩蔽信号。
22、如权利要求21所述的掩蔽电路，其中，第一触发器包括：
第一开关和第二开关，被构造为响应反相时钟输入端的信号分别传输第一触发器的反相输出端的信号和第一触发器的输出端的信号；
缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过输入端接收通过第一开关传输的反相输出端的信号和通过反相输入端接收通过第二开关传输的输出端的信号；
第三开关和第四开关，被构造为响应时钟输入端的信号分别传输缺省高锁存器的反相输出端和输出端的信号；
缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过输入端接收通过第三开关传输的反相输出端的信号和通过反相输入端接收通过第四开关传输的输出端的信号，其中，缺省低锁存器的反相输出端和输出端连接到第一触发器的输出端和反相输出端。
23、如权利要求22所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
24、如权利要求22所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
25、如权利要求22所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸大于第四PMOS晶体管的尺寸。
26、如权利要求22所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
27、如权利要求22所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
28、如权利要求22所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸大于第三PMOS晶体管的尺寸。
29、如权利要求21所述的掩蔽电路，其中，第二触发器包括：
第一开关和第二开关，被构造为响应时钟输入端的信号分别传输第二触发器的数据输入端的信号和第二触发器的反相数据输入端的信号；
缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过输入端接收通过第一开关传输的数据输入端的信号和通过反相输入端接收通过第二开关传输的反相数据输入端的信号；
第三开关和第四开关，被构造为响应反相时钟输入端的信号分别传输缺省低锁存器的反相输出端和输出端的信号；
缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过输入端接收通过第三开关传输的反相输出端的信号和通过反相输入端接收通过第四开关传输的输出端的信号，其中，缺省高锁存器的反相输出端和输出端连接到第二触发器的输出端和反相输出端。
30、如权利要求29所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
31、如权利要求29所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
32、如权利要求29所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸大于第四PMOS晶体管的尺寸。
33、如权利要求29所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
34、如权利要求29所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
35、如权利要求29所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸大于第三PMOS晶体管的尺寸。
36、一种掩蔽电路，包括：
反相器，被构造为接收水平起始脉冲信号并输出反相水平起始脉冲信号；
触发器，被构造为通过时钟输入端接收水平起始脉冲信号，通过数据输入端接收水平起始脉冲信号，通过反相数据输入端接收反相水平起始脉冲信号并通过反相输出端输出使能信号；
或门，被构造为接收水平起始脉冲信号和使能信号，并产生水平起始掩蔽信号。
37、如权利要求36所述的掩蔽电路，其中，触发器包括：
第一开关和第二开关，被构造为响应时钟输入端的信号分别传输触发器的数据输入端的信号和触发器的反相数据输入端的信号；
缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过输入端接收通过第一开关传输的数据输入端的信号和通过反相输入端接收通过第二开关传输的反相数据输入端的信号；
第三开关和第四开关，被构造为响应反相时钟输入端的信号分别传输缺省低锁存器的反相输出端的信号和缺省低锁存器的输出端的信号；
缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过输入端接收通过第三开关传输的反相输出端的信号和通过反相输入端接收通过第四开关传输的输出端的信号，其中，缺省高锁存器的反相输出端和输出端连接到触发器的输出端和反相输出端。
38、如权利要求37所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
39、如权利要求37所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
40、如权利要求37所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸大于第四PMOS晶体管的尺寸。
41、如权利要求37所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
42、如权利要求37所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
43、如权利要求37所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸大于第三PMOS晶体管的尺寸。
44、如权利要求36所述的掩蔽电路，还包括延迟单元，所述延迟单元被构造为接收水平起始脉冲信号并产生延迟的水平起始脉冲信号，
其中，所述延迟的水平起始脉冲信号被供应给触发器的时钟输入端。
45、如权利要求44所述的掩蔽电路，其中，触发器包括：
第一开关和第二开关，被构造为响应时钟输入端的信号分别传输触发器的数据输入端的信号和触发器的反相数据输入端的信号；
缺省低锁存器，具有在缺省状态下为逻辑低电平的输出端，并被构造为通过输入端接收通过第一开关传输的数据输入端的信号和通过反相输入端接收通过第二开关传输的反相数据输入端的信号；
第三开关和第四开关，被构造为响应反相时钟输入端的信号分别传输缺省低锁存器的反相输出端的信号和缺省低锁存器的输出端的信号；
缺省高锁存器，具有在缺省状态下为逻辑高电平的输出端，并被构造为通过输入端接收通过第三开关传输的反相输出端的信号和通过反相输入端接收通过第四开关传输的输出端的信号，其中，缺省高锁存器的反相输出端和输出端连接到触发器的输出端和反相输出端。
46、如权利要求45所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
47、如权利要求45所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第五PMOS晶体管的尺寸大于第六PMOS晶体管的尺寸。
48、如权利要求45所述的掩蔽电路，其中，缺省高锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输入端，其漏极连接到缺省高锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输入端，其漏极连接到缺省高锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到缺省高锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到缺省高锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省高锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其漏极连接到缺省高锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第一NMOS晶体管的宽度大于第二NMOS晶体管的宽度，第三PMOS晶体管的尺寸大于第四PMOS晶体管的尺寸。
49、如权利要求45所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
50、如权利要求45所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第四PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第五PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第五PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第六PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第六PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第六PMOS晶体管的尺寸大于第五PMOS晶体管的尺寸。
51、如权利要求45所述的掩蔽电路，其中，缺省低锁存器包括：
第一NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输入端，其漏极连接到缺省低锁存器的反相输出端；
第二NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输入端，其漏极连接到缺省低锁存器的输出端；
第三NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到缺省低锁存器的输入端；
第四NMOS晶体管，其源极连接到地电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到缺省低锁存器的反相输入端；
第一PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端，其漏极连接到第一NMOS晶体管的漏极；
第二PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端，其漏极连接到第二NMOS晶体管的漏极；
第三PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的反相输出端；
第一开关PMOS晶体管，其源极连接到第三PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的输入端；
第一开关NMOS晶体管，其漏极连接到第一开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第三NMOS晶体管的漏极；
第四PMOS晶体管，其源极连接到电源电压源，其栅极连接到缺省低锁存器的输出端；
第二开关PMOS晶体管，其源极连接到第四PMOS晶体管的漏极，其栅极连接到时钟输入端，其漏极连接到缺省低锁存器的反相输入端；
第二开关NMOS晶体管，其漏极连接到第二开关PMOS晶体管的漏极，其栅极连接到反相时钟输入端，其源极连接到第四NMOS晶体管的漏极，
其中，第二NMOS晶体管的宽度大于第一NMOS晶体管的宽度，第四PMOS晶体管的尺寸大于第三PMOS晶体管的尺寸。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2007-0027225 | 2007-03-20 | ||
| KR1020070027225A KR100855989B1 (ko) | 2007-03-20 | 2007-03-20 | 셀프 마스킹 기능을 이용한 액정 패널의 구동 방법, 이를구현하는 마스킹 회로 및 비대칭 래치들 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101271675A true CN101271675A (zh) | 2008-09-24 |
| CN101271675B CN101271675B (zh) | 2012-08-29 |
Family
ID=39774222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100868292A Active CN101271675B (zh) | 2007-03-20 | 2008-03-19 | 利用自掩蔽的lcd驱动方法和掩蔽电路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8269757B2 (zh) |
| JP (1) | JP5608318B2 (zh) |
| KR (1) | KR100855989B1 (zh) |
| CN (1) | CN101271675B (zh) |
| TW (1) | TWI438756B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847382B (zh) * | 2009-03-25 | 2012-06-27 | 华映视讯（吴江）有限公司 | 降低液晶显示器噪声的噪声抑制装置及相关液晶显示器 |
| CN111445829A (zh) * | 2020-04-21 | 2020-07-24 | Tcl华星光电技术有限公司 | 输出数据延迟控制模块电路及显示面板 |
| CN112542146A (zh) * | 2020-11-03 | 2021-03-23 | 惠科股份有限公司 | 一种逻辑运算电路和显示驱动电路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101111529B1 (ko) * | 2010-01-29 | 2012-02-15 | 주식회사 실리콘웍스 | 액정표시장치의 소스 드라이버 회로 |
| KR101651548B1 (ko) * | 2010-02-18 | 2016-09-05 | 삼성전자주식회사 | 액정 패널 구동 방법, 이를 구현하는 소스 드라이버 및 액정 표시 장치 |
| KR20160012350A (ko) * | 2014-07-23 | 2016-02-03 | 삼성디스플레이 주식회사 | 가변 게이트 클록 발생기, 이를 포함하는 디스플레이 장치 및 디스플레이 장치의 구동 방법 |
| KR102556962B1 (ko) * | 2015-11-25 | 2023-07-21 | 엘지디스플레이 주식회사 | 표시 장치와 그 구동방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01149098A (ja) * | 1987-12-07 | 1989-06-12 | Daiwa Shinku Corp | 静電式表示装置の駆動制御装置 |
| JPH01253798A (ja) * | 1988-04-01 | 1989-10-11 | Matsushita Electric Ind Co Ltd | 駆動回路 |
| JPH04278988A (ja) * | 1991-03-07 | 1992-10-05 | Fuji Electric Co Ltd | 表示パネル用表示駆動回路 |
| JPH08304773A (ja) * | 1995-05-08 | 1996-11-22 | Nippondenso Co Ltd | マトリクス型液晶表示装置 |
| JPH1011033A (ja) * | 1996-06-20 | 1998-01-16 | Sony Corp | 液晶表示装置及びその駆動方法 |
| JPH11143432A (ja) | 1997-11-07 | 1999-05-28 | Matsushita Electric Ind Co Ltd | 液晶パネル駆動装置 |
| KR100490391B1 (ko) * | 1998-06-11 | 2005-08-01 | 삼성전자주식회사 | 엘.씨.디를 구비한 컴퓨터의 비디오 모드 제어장치 및 그 방법 |
| JP2002311901A (ja) * | 2001-04-11 | 2002-10-25 | Sanyo Electric Co Ltd | 表示装置 |
| JP4904641B2 (ja) * | 2001-07-13 | 2012-03-28 | 日本電気株式会社 | 液晶表示制御回路 |
| JP2004061632A (ja) * | 2002-07-25 | 2004-02-26 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| KR100925291B1 (ko) | 2002-12-31 | 2009-11-04 | 하이디스 테크놀로지 주식회사 | 액정 표시 장치 |
| JP4089546B2 (ja) * | 2003-08-04 | 2008-05-28 | ソニー株式会社 | 表示装置およびその駆動方法 |
| JP2005084559A (ja) | 2003-09-11 | 2005-03-31 | Matsushita Electric Ind Co Ltd | パワーオンリセット回路 |
| JP4082398B2 (ja) * | 2004-09-07 | 2008-04-30 | セイコーエプソン株式会社 | ソースドライバ、電気光学装置、電子機器及び駆動方法 |
| KR100666599B1 (ko) * | 2005-06-30 | 2007-01-09 | 삼성전자주식회사 | 타이밍 컨트롤러와 이를 구비하는 표시 장치 및 초기 동작제어 방법 |
| KR20070074841A (ko) * | 2006-01-10 | 2007-07-18 | 삼성전자주식회사 | 액정 표시 장치 |
| US9087493B2 (en) * | 2006-12-01 | 2015-07-21 | Lg Display Co., Ltd. | Liquid crystal display device and driving method thereof |
-
2007
- 2007-03-20 KR KR1020070027225A patent/KR100855989B1/ko active IP Right Grant
-
2008
- 2008-03-17 TW TW097109327A patent/TWI438756B/zh active
- 2008-03-19 JP JP2008072097A patent/JP5608318B2/ja active Active
- 2008-03-19 CN CN2008100868292A patent/CN101271675B/zh active Active
- 2008-03-19 US US12/077,518 patent/US8269757B2/en active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847382B (zh) * | 2009-03-25 | 2012-06-27 | 华映视讯（吴江）有限公司 | 降低液晶显示器噪声的噪声抑制装置及相关液晶显示器 |
| CN111445829A (zh) * | 2020-04-21 | 2020-07-24 | Tcl华星光电技术有限公司 | 输出数据延迟控制模块电路及显示面板 |
| CN111445829B (zh) * | 2020-04-21 | 2022-07-12 | Tcl华星光电技术有限公司 | 输出数据延迟控制模块电路及显示面板 |
| CN112542146A (zh) * | 2020-11-03 | 2021-03-23 | 惠科股份有限公司 | 一种逻辑运算电路和显示驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080231623A1 (en) | 2008-09-25 |
| CN101271675B (zh) | 2012-08-29 |
| US8269757B2 (en) | 2012-09-18 |
| JP5608318B2 (ja) | 2014-10-15 |
| TW200844971A (en) | 2008-11-16 |
| KR100855989B1 (ko) | 2008-09-02 |
| TWI438756B (zh) | 2014-05-21 |
| JP2008233913A (ja) | 2008-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101271675B (zh) | 利用自掩蔽的lcd驱动方法和掩蔽电路 | |
| US9728152B2 (en) | Shift register with multiple discharge voltages | |
| TWI552130B (zh) | 顯示裝置及其閘極移位暫存器的初始化方法 | |
| CN102629463B (zh) | 移位寄存器单元、移位寄存器电路、阵列基板及显示器件 | |
| US7656384B2 (en) | Driving device and driving method of electrophoretic display | |
| KR101920752B1 (ko) | 게이트 구동회로 | |
| KR100635500B1 (ko) | 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치 | |
| CN105405417A (zh) | 移位寄存器及使用移位寄存器的显示装置 | |
| US10446070B2 (en) | Display device, scan driver, and method of manufacturing the same | |
| KR101352289B1 (ko) | 표시장치 | |
| CN103632633A (zh) | 发射控制驱动器和具有其的有机发光显示装置 | |
| CN105741808A (zh) | 栅极驱动电路、阵列基板、显示面板及其驱动方法 | |
| CN110797070B (zh) | 一种移位寄存器和显示面板 | |
| KR101859471B1 (ko) | 쉬프트 레지스터 | |
| US20150187314A1 (en) | Gate driver and control method thereof | |
| KR102578712B1 (ko) | 발광 제어 드라이버 및 그를 이용한 유기 발광 다이오드 표시 장치 | |
| CN103871388A (zh) | 显示面板、栅极驱动器与控制方法 | |
| KR20140043203A (ko) | 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치 | |
| KR20170112036A (ko) | GIP(Gate-In-Panel) 구동회로와 이를 이용한 표시장치 | |
| US8319769B2 (en) | LCD panel driver with self masking function using power on reset signal and driving method thereof | |
| CN108230998B (zh) | 发射控制驱动电路、发射控制驱动器及有机发光显示装置 | |
| KR102180069B1 (ko) | 쉬프트 레지스터 및 그를 이용한 표시 장치 | |
| KR102222277B1 (ko) | 표시장치 | |
| KR20140137646A (ko) | 쉬프트 레지스터 | |
| CN110956915B (zh) | 栅极驱动单元电路、栅极驱动电路、显示装置和驱动方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |