KR100635500B1 - 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치 - Google Patents

시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치 Download PDF

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Abstract

시프트 레지스터를 활성화시키는 클럭신호(CLK)와 반전된 클럭신호(CLKB) 간에 발생되는 스큐(skew) 및 슬롭(slop)에 따른 오동작을 방지할 수 있는 새로운 구성의 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치를 개시한다. 본 발명의 시프트 레지스터는 개시펄스 및 듀티비가 다른 2개의 클럭 신호의 제어에 따라 입력신호를 샘플링하는 샘플링회로, 상기 샘플링회로의 출력신호 및 듀티비가 다른 2개의 클럭 신호 2개의 클럭 신호의 제어에 따라 입력신호를 유지하는 홀딩회로, 상기 샘플링회로 또는 홀딩회로의 출력신호를 반전시키는 인버터, 상기 샘플링회로 또는 홀딩회로의 출력신호와 상기 인버터의 출력신호를 입력받아 논리 연산된 신호를 출력하는 낸드게이트로 구성된다. 제 1 클럭신호는 제 2 클럭신호보다 작은 듀티비를 가진다. 샘플링회로와 홀딩회로는 3 개의 트랜지스터가 직렬로 연결된 3스택 구조를 가진다.
시프트 레지스터, 발광제어 구동부, 유기 전계발광 표시장치

Description

시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치{SHIFT REGISTER AND ORGANIC ELECTROLUMINESCENT DISPLAY DEVICE HAVING THE SAME}
도 1은 종래의 시프트 레지스터를 나타낸 회로도이다.
도 2는 도 1의 시프트 레지스터를 동작시키기 위한 타이밍도이다.
도 3은 종래의 시프트 레지스터에 입력되는 클럭신호 및 반전된 클럭신호간의 스큐발생에 의한 출력신호의 에러(error)를 나타내는 타이밍도이다.
도 4는 종래의 시프트 레지스터에 입력되는 클럭신호 및 반전된 클럭신호의 슬롭(slop)발생에 의한 출력신호의 에러(error)를 나타내는 타이밍도이다.
도 5는 본 발명의 제 1 실시예에 따른 시프트 레지스터를 나타낸 회로구성도이다.
도 6은 본 발명의 제 1 실시예에 따른 시프트 레지스터의 동작에 따른 입출력되는 신호들의 타이밍도이다.
도 7은 도 5의 시프트 레지스터를 포함하는 본 발명의 제 2 실시예에 따른 유기 전계발광 표시장치를 나타낸 블록도이다.
도 8은 도 7에 도시된 화소들 중 대표적인 화소를 나타낸 회로도이다.
도 9는 도 8에 도시된 화소회로를 동작시키는 신호들의 타이밍도이다.
본 발명은 시프트 레지스터 및 이를 포함한 유기 전계발광 표시장치에 관한 것으로서, 보다 상세하게는 시프트 레지스터를 활성화시키는 클럭신호(CLK)와 반전된 클럭신호(CLKB) 간에 발생되는 스큐(skew) 및 슬롭(slop)에 따른 오동작을 방지할 수 있는 새로운 구성의 시프트 레지스터 및 이를 포함한 유기 전계발광 표시장치에 관한 것이다.
일반적으로 시프트 레지스터(shift register)는 저장된 비트 정보를 좌 또는 우 방향으로 이동시킬 수 있는 기능을 가진다. 이와 같은 시프트 레지스터(shift register)는 여러 개의 플립 플롭(flip-flop)을 종속 연결한 형태를 가지며, 처음 플립 플롭의 출력이 바로 옆단에 있는 플립 플롭의 입력으로 차례로 전달하도록 구성되어 있다. 모든 플립 플롭들은 동시에 같은 클럭신호 및 반전된 클럭신호를 받으며, 데이터의 단계적인 시프트가 동시에 발생한다.
시프트 레지스터(shift register)는 여러 가지 응용분야에서 널리 사용되고 있다. 특히, 액정표시장치(Liquid Crystal Display: LCD), 유기EL표시장치(Organic Electroluminescsnt Display Device) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP)등의 디스플레이 분야에 있어서, 시프트 레지스터는 패널에 주사신호를 순차적으로 공급하는 주사 구동부 또는 발광을 제어하는 발광제어 구동부에 필수적으로 사용된다.
도 1은 종래의 시프트 레지스터를 나타낸 회로도이고, 도 2는 도 1의 시프트 레지스터를 동작시키기 위한 타이밍도이다. 참고로, 시프트 레지스터(shift register)는 다수개의 플립 플롭이 직렬로 연결된 구조를 가지는데, 도 1에서는 시프트 레지스터의 기본단위인 플립 플롭 2개가 연결된 구조를 가지고 설명하기로 한다.
도 1 및 도 2를 참고하면, 종래의 시프트 레지스터(shift register)는 제 1 플립 플롭(FF1)과 제 2 플립 플롭(FF2)으로 구성된다. 상기 시프트 레지스터는 2개의 플립 플롭(FF1,FF2)이 직렬로 연결되어 개시 펄스(SP)를 입력신호로 받는 제 1 플립 플롭(FF1)의 출력신호가 제 2 플립 플롭(FF2)의 입력신호가 된다. 따라서, 제 1 플립 플롭(FF1)은 입력된 개시 펄스(SP)를 클럭 신호(CLK) 및 반전된 클럭 신호(CLKB)에 동기하여 클럭 신호(CLK)의 한 주기 또는 반 주기마다 제 2 플립 플롭(FF2)으로 전달한다.
각각의 플립 플롭(FF1, FF2)은 도 2의 클럭 신호(CLK)와 반전된 클럭 신호(CLKB)의 상태에 따라 입력신호를 샘플링(sampling)과 홀딩(holding)하는 동작을 반복한다. 즉, 개시 펄스(SP)의 입력에 따라 제 1 플립 플롭(FF1)은 샘플링 타임(T1)때 입력 개시 펄스(SP)의 상태를 검출하여 홀딩 타임(T2)때 유지하고, 제 2 플립 플롭(FF2)은 제 1 플립 플롭(FF1)과 반대의 동작을 하면서 제 1 플립 플롭(FF1)에서 홀딩(holding)하고 있는 상태를 샘플링(sampling)하여 그 다음의 플립 플롭으로 전달하는 동작을 순차적으로 하면서 개시 펄스를 전달하는 역할을 한다.
도 2와 같이 클럭신호(CLK)와 반전된 클럭신호(CLKB)가 정상적으로 천이하는 정상 동작의 타이밍도에서는 상기 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 천이가 일어난 직후에 제 1 출력신호(SR1)가 로우레벨로 천이하게 된다. 따라서, 각 플립 플롭(FF1,FF2)의 샘플링(sampling)영역과 홀딩(holding)영역이 정확히 구분되어 정상적인 출력신호가 생성된다,
그러나, 도 1과 같은 종래의 시프트 레지스터(shift register)는 클럭 신호(CLK)와 반전된 클럭 신호(CLKB)에 스큐(skew)가 발생되거나 슬롭(slop)이 늘어지게 되는 경우 오동작하는 문제점이 있다. 이에 대하여 살펴보기로 한다.
도 3은 종래의 시프트 레지스터에 입력되는 클럭신호 및 반전된 클럭신호간의 스큐발생에 의한 출력신호의 에러(error)를 나타내는 타이밍도이다.
도 3을 참고하면, 타이밍도는 클럭신호(CLK)가 반전된 클럭신호(CLKB)보다 빨리 스큐(skew)가 발생된 경우를 나타낸다. 즉, 스큐(skew) 발생구간을 살펴보면, 클럭신호(CLK)와 제 1 출력신호(SR1)가 로우상태로 천이되고 난 후에도 반전된 클럭신호(CLKB)가 로우상태를 유지하고 있다.
따라서, 도 1의 제 1 플립 플롭(FF1)의 트랜지스터들(MN1,MN3)과 제 2 플립 플롭(FF2)의 트랜지스터들(MN6,MN8)이 턴-오프상태로 되고, 제 1 플립 플롭(FF1)의 트랜지스터들(MP2, MP4)과 제 2 플립 플롭(FF2)의 트랜지스터들(MP7, MP9)은 턴-온상태로 된다. 이 경우 제 2 출력신호(SR2)는 하이레벨 상태를 유지하지 못하고 로우레벨로 천이하게 된다. 즉, 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 스큐(skew)의 크기가 일정이상 커지면 잘못된 출력신호가 출력되어 정상적인 신호를 전달하지 못하게 된다.
도 4는 종래의 시프트 레지스터에 입력되는 클럭신호 및 반전된 클럭신호의 슬롭(slop)발생에 의한 출력신호의 에러(error)를 나타내는 타이밍도이다. 여기서, 어느 플립 플롭에 입력신호가 샘플링되어 출력까지 전달되는 시간을 Ts라고 가정한다. 또한, 클럭신호간의 스큐(skew)는 없다고 가정하고, 클럭신호(CLK)와 반전된 클럭신호(CLKB)가 도 4와 같이 변환된다고 가정한다.
도 4를 참조하면, 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 천이과정에서 반전된 클럭신호(CLKB)가 P형 트랜지스터의 문턱전압(Vthp)을 지나서, N형 트랜지스터의 문턱전압(Vthn)(클럭신호(CLK)의 경우 N형 트랜지스터의 문턱전압(Vthn)을 지나서, P형 트랜지스터의 문턱전압(Vthp))을 지나는 시간 Ton 동안을 나타낸 타이밍도이다.
상기 슬롭(slop)이 발생되는 시간 Ton 동안 도 1에 도시된 종래의 시프트 레지스터에서 클럭신호(CLK) 및 반전된 클럭신호(CLKB)가 입력되는 모든 트랜지스터들(MP2, MP4, MN1, MN3, MP7, MP9, MN6 및 MN8)은 모두 턴-온된다. 따라서, 클럭신호(CLK) 및 반전된 클럭신호(CLKB)의 슬롭(slop)이 커져서 Ton 값이 Ts 보다 커지게 되면, 샘플링(sampling)과 홀딩(holding) 동작을 순차적으로 진행해야 하는 각 플립 플롭(FF1,FF2,FF3)의 출력신호들(SR1, SR2, SR3)이 도 4의 타이밍도와 같은 동작을 하게 된다. 즉, 각 플립 플롭(FF1,FF2,FF3)은 인버터 2개를 직렬로 연결한 버퍼와 같은 상태가 된다. 따라서, 입력신호(SR1)가 그대로 다음 출력신호(SR2)가 되는 오동작이 발생된다.
이와 같이 종래의 시프트 레지스터(shift register)에 인가되는 클럭신호 (CLK)와 상기 클럭신호(CLK)를 반전한 클럭신호(CLKB)가 외부 노이즈 또는 전자파(EMI)등에 의해 스큐(skew)가 발생되거나 슬롭(slop)이 늘어지는 경우가 많이 발생되고, 이에 따라 상술한 바와 같이 시프트 레지스터(shift register)에서 출력되는 신호가 비정상적으로 출력되며, 이는 출력신호가 인가되는 표시장치 등의 오동작을 초래하게 된다는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명이 이루고자 하는 기술적 과제는 다른 듀티비를 가지고, 독립적으로 동작되는 2개의 클럭 신호들을 이용하여 입력신호를 순차적으로 이동시키는 새로운 구성의 시프트 레지스터를 설계하고 이를 포함한 유기 전계발광 표시장치를 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 유기 전계발광 표시장치는 다수의 데이터선, 다수의 주사선 및 다수의 발광제어선이 교차하는 영역에 형성된 다수의 화소들을 가지고, 소정의 영상을 디스플레이 하는 화소부; 상기 다수의 주사선에 연결되고, 상기 다수의 화소들을 활성화시키기 위한 선택신호를 인가하는 주사 구동부; 상기 다수의 데이터선에 연결되고, 상기 활성화된 화소들에 데이터신호를 인가하는 데이터 구동부; 및 상기 다수의 발광제어선에 연결되고, 상기 데이터신호를 인가받은 화소들에 발광제어신호를 인가하는 발광제어 구동부를 포함하며,
상기 발광제어 구동부는 개시 펄스, 제 1 클럭신호 및 상기 제 1 클럭신호와 다른 주기를 가지는 제 2 클럭신호의 제어에 따라, 상기 제 1 클럭신호의 한 주기 동안 제 1 발광제어신호를 출력하기 위한 제 1 시프트 레지스터; 및 상기 제 1 시프트 레지스터로부터 전달되는 입력 신호, 상기 제 1 클럭신호 및 상기 제 2 클럭신호의 제어에 따라, 상기 제 2 클럭신호의 한 주기 동안 제 2 발광제어신호를 출력하기 위한 제 2 시프트 레지스터를 포함하며,
상기 제 1 및 제 2 시프트 레지스터는 상기 발광제어선들에 대응하는 수만큼 반복적으로 직렬 연결되고, 상기 제 1 클럭신호는 상기 제 2 클럭신호 보다 작은 듀티비를 가지는 것을 특징으로 한다.
또한, 상기 목적은 개시 펄스, 일정 클럭 주기를 가지는 제 1 클럭신호 및 상기 제 1 클럭신호와 다른 클럭 주기를 가지는 제 2 클럭신호의 제어에 따라, 상기 제 1 클럭신호의 한 주기 동안 제 1 신호를 출력하기 위한 제 1 시프트 레지스터; 및 상기 제 1 시프트 레지스터와 연결되는 라인으로부터 전달되는 개시 신호, 상기 제 1 클럭신호 및 상기 제 2 클럭신호의 제어에 따라, 상기 제 2 클럭신호의 한 주기 동안 제 2 신호를 출력하기 위한 제 2 시프트 레지스터를 포함하며, 상기 제 1 클럭신호는 상기 제 2 클럭신호 보다 작은 듀티비를 가지는 것을 특징으로 하는 시프트 레지스터에 의해서도 달성된다.
여기서, 상기 제 1 클럭신호는 상기 제 2 클럭신호 보다 일정시간 지연되어 하이레벨 상태로 변화하고 상기 제 2 클럭신호 보다 일정시간 먼저 로우레벨 상태로 변화하는 것을 특징으로 한다.
여기서, 상기 제 1 시프트 레지스터는 상기 제 1 클럭신호의 상승에지에서 입력신호를 샘플링하기 위한 제 1 샘플링회로; 상기 제 1 클럭신호의 하강에지에서 상기 입력신호를 홀딩하기 위한 제 1 홀딩회로; 상기 제 1 홀딩회로의 출력신호를 반전하기 위한 제 1 인버터; 및 상기 제 1 샘플링회로의 출력신호와 상기 제 1 인버터의 출력신호를 입력받아 논리 연산하여 상기 제 1 신호를 출력하기 위한 제 1 낸드게이트를 포함하는 것을 특징으로 한다.
또한, 상기 제 2 시프트 레지스터는 상기 제 2 클럭신호의 하강에지에서 입력신호를 샘플링하기 위한 제 2 샘플링회로; 상기 제 2 클럭신호의 상승에지에서 상기 입력신호를 홀딩하기 위한 제 2 홀딩회로; 상기 제 2 샘플링회로의 출력신호를 반전하기 위한 제 2 인버터; 및 상기 제 2 홀딩회로의 출력신호와 상기 제 2 인버터의 출력신호를 입력받아 논리 연산하여 상기 제 2 신호를 출력하기 위한 제 2 낸드게이트를 포함하는 것을 특징으로 한다.
상기와 같은 본 발명의 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치에 따르면, 듀티비가 다르고, 독립적으로 인가되는 제 1 클럭신호(CL1)와 제 2 클럭신호(CL2)가 동시에 천이되거나 겹치는 구간이 없기 때문에 두 신호(CL1, CL2)간의 스큐(skew)나 슬롭(slop)에 무관한 특성을 가지게 된다. 따라서, 외부 환경의 변화에 따른 여러 노이즈(noise)에 대해 보다 내성이 강한 시프트 레지스터를 제공한다. 또한, 양의 전원전압과 음의 전원전압 사이에 트랜지스터가 3 스택(stack) 구조로써, 종래의 4 스택(stack) 구조보다 저 전력구현이 가능하므로 소비전력이 감소되는 효과가 있다. 따라서, 본 발명의 시프트 레지스터는 저 전력에서 구동되며, 외부 노이즈에 안정적으로 동작한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한 다.
실시예 1
도 5는 본 발명의 제 1 실시예에 따른 시프트 레지스터를 나타낸 회로구성도이다.
도 5를 참조하면, 본 발명의 제 1 실시예에 따른 시프트 레지스터는 다수개의 시프트 레지스터 중 기본적인 제 1 시프트 레지스터(100)와 제 2 시프트 레지스터(200)로 구성된다. 본 발명이 속하는 분야의 기술자(당업자)는 이와 같은 제 1 및 제 2 시프트 레지스터(100, 200)와 동일한 회로를 필요한 수만큼 반복적으로 직렬 연결하여 원하는 출력신호를 용이하게 생성할 수 있음은 자명하다. 따라서, 본 발명의 실시예는 기본적인 2개의 시프트 레지스터(100, 200)를 예를 들어 설명하기로 한다.
먼저, 제 1 시프트 레지스터(100)는 제 1 샘플링회로(110)와 제 1 홀딩회로(120), 제 1 인버터(130) 및 제 1 낸드 게이트(140)로 구성된다. 제 1 시프트 레지스터(100)는 개시 펄스(SP), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2)를 인가받아 제 1 출력신호(SR1)를 발생한다.
제 1 샘플링회로(110)는 3개의 트랜지스터(MP11, MN12, MN13)로 구성되며, 개시 펄스(SP), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2)를 인가받아 제 1 샘플링신호(A)를 출력한다. 상기 3개의 트랜지스터(MP11, MN12, MN13)는 직렬로 연결된다.
상세히 설명하면, 트랜지스터(MP11)는 양의 전원전압 라인(VDD)에 소스 단자 가 연결되고, 게이트 단자로 인가되는 제 2 클럭신호(CL2)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MP11)는 P형 MOSFET(Metal Oxide Semiconductor Field Effect transistor : 이하, 'MOS 트랜지스터'라고 한다.)이다.
트랜지스터(MN12)는 음의 전원전압 라인(VSS)에 소스 단자가 연결되고, 게이트 단자로 인가되는 개시 펄스(SP)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MN12)는 N형 MOS 트랜지스터이다.
트랜지스터(MN13)는 상기 트랜지스터(MP11)와 트랜지스터(MN12) 사이에 연결되고, 게이트 단자로 인가되는 제 1 클럭신호(CL1)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MN13)는 N형 MOS 트랜지스터이다.
위와 같이 구성된 제 1 샘플링회로(110)는 개시 펄스(SP), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2) 각각의 레벨상태에 따라 각 트랜지스터들(MP11, MN12, MN13)이 온/오프 동작을 수행하여 제 1 샘플링신호(A)를 출력한다.
다음으로, 제 1 홀딩회로(120)는 3개의 트랜지스터(MP12, MP13, MN11)로 구성되며, 상기 제 1 샘플링신호(A) 및 제 1 클럭신호(CL1)를 인가받아 제 1 홀딩신호(B)를 출력한다. 상기 3개의 트랜지스터(MP12, MP13, MN11)는 직렬로 연결된다.
상세히 설명하면, 트랜지스터(MP12)는 양의 전원전압 라인(VDD)에 소스 단자가 연결되고, 게이트 단자로 인가되는 상기 제 1 샘플링신호(A)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MP12)는 P형 MOS 트랜지스터이다.
트랜지스터(MN11)는 음의 전원전압 라인(VSS)에 소스 단자가 연결되고, 게이 트 단자로 인가되는 제 1 클럭신호(CL1)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MN11)는 N형 MOS 트랜지스터이다.
트랜지스터(MP13)는 상기 트랜지스터(MP12)와 트랜지스터(MN11) 사이에 연결되고, 게이트 단자로 인가되는 제 1 클럭신호(CL1)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MP13)는 P형 MOS 트랜지스터이다. 상기 트랜지스터(MN11)의 게이트 단자와 상기 트랜지스터(MP13)는 게이트 단자는 연결되어 제 1 클럭신호(CL1)를 공통으로 인가 받는다. 따라서, 상기 트랜지스터(MN11)와 상기 트랜지스터(MP13)는 상보적으로 온/오프 동작을 수행한다.
위와 같이 구성된 제 1 홀딩회로(120)는 제 1 샘플링신호(A) 및 제 1 클럭신호(CL1)의 레벨상태에 따라 각 트랜지스터들(MP12, MP13, MN11)이 온/오프 동작을 수행하여 제 1 홀딩신호(B)를 출력한다.
제 1 인버터(130)는 상기 제 1 홀딩회로(120)의 제 1 홀딩신호(B)를 인가받아 반전된 제 1 홀딩신호(/B)를 출력한다. 상기 반전된 제 1 홀딩신호(/B)는 후술할 제 2 시프트 레지스터(200)의 입력신호가 된다.
제 1 낸드게이트(140)는 상기 제 1 샘플링회로(110)의 제 1 샘플링신호(A)와 인버터(130)에 의해 반전된 제 1 홀딩신호(/B)를 입력받아 제 1 출력신호(SR1)를 출력한다. 즉, 제 1 출력신호(SR1)는 제 1 샘플링신호(A) 및 반전된 제 1 홀딩신호(/B)가 모두 하이레벨인 경우에만 로우레벨 상태이고, 그 이외의 레벨상태에서는 하이레벨 상태가 된다.
제 2 시프트 레지스터(200)는 제 2 샘플링회로(210)와 제 2 홀딩회로(220), 제 2 인버터(230) 및 제 2 낸드 게이트(240)로 구성된다. 제 2 시프트 레지스터(200)는 상기 제 1 인버터(130)에 의해 반전된 제 1 홀딩신호(/B), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2)를 인가받아 제 2 출력신호(SR2)를 발생한다.
제 2 샘플링회로(210)는 3개의 트랜지스터(MN21, MP22, MP23)로 구성되며, 제 1 출력신호(SR1), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2)를 인가받아 제 2 샘플링신호(C)를 출력한다. 상기 3개의 트랜지스터(MN21, MP22, MP23)는 직렬로 연결된다.
상세히 설명하면, 트랜지스터(MN21)는 음의 전원전압 라인(VSS)에 소스 단자가 연결되고, 게이트 단자로 인가되는 제 1 클럭신호(CL1)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MN21)는 N형 MOS 트랜지스터이다.
트랜지스터(MP22)는 양의 전원전압 라인(VDD)에 소스 단자가 연결되고, 게이트 단자로 인가되는 상기 제 1 인버터에 의해 반전된 제 1 홀딩신호(/B)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MP22)는 P형 MOS 트랜지스터이다.
트랜지스터(MP23)는 상기 트랜지스터(MN21)와 트랜지스터(MP22) 사이에 연결되고, 게이트 단자로 인가되는 제 2 클럭신호(CL2)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MP23)는 P형 MOS 트랜지스터이다.
위와 같이 구성된 제 2 샘플링회로(210)는 반전된 제 1 홀딩신호(/B), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2) 각각의 레벨상태에 따라 각 트랜지스터들(MN21, MP22, MP23)이 온/오프 동작을 수행하여 제 2 샘플링신호(C)를 출력한다.
다음으로, 제 2 홀딩회로(220)는 3개의 트랜지스터(MN22, MN23, MP21)로 구성되며, 상기 제 2 샘플링신호(C) 및 제 2 클럭신호(CL2)를 인가받아 제 2 홀딩신호(D)를 출력한다. 상기 3개의 트랜지스터(MN22, MN23, MP21)는 직렬로 연결된다.
상세히 설명하면, 트랜지스터(MN22)는 음의 전원전압 라인(VSS)에 소스 단자가 연결되고, 게이트 단자로 인가되는 상기 제 2 샘플링신호(C)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MN22)는 N형 MOS 트랜지스터이다.
트랜지스터(MP21)는 양의 전원전압 라인(VDD)에 소스 단자가 연결되고, 게이트 단자로 인가되는 제 2 클럭신호(CL1)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MP21)는 P형 MOS 트랜지스터이다.
트랜지스터(MN23)는 상기 트랜지스터(MN22)와 트랜지스터(MP21) 사이에 연결되고, 게이트 단자로 인가되는 제 2 클럭신호(CL2)의 레벨상태에 따라 온/오프 동작을 수행한다. 상기 트랜지스터(MN23)는 N형 MOS 트랜지스터이다. 상기 트랜지스터(MP21)의 게이트 단자와 상기 트랜지스터(MN23)의 게이트 단자는 연결되어 제 2 클럭신호(CL2)를 공통으로 인가 받는다. 따라서, 상기 트랜지스터(MP21)와 상기 트랜지스터(MN23)는 상보적으로 온/오프 동작을 수행한다.
위와 같이 구성된 제 2 홀딩회로(220)는 제 2 샘플링신호(C) 및 제 2 클럭신호(CL1)의 레벨상태에 따라 각 트랜지스터들(MN22, MN23, MP21)이 온/오프 동작을 수행하여 제 2 홀딩신호(D)를 출력한다.
제 2 인버터(230)는 상기 제 2 샘플링회로(210)의 제 2 샘플링신호(C)를 인가받아 반전된 제 2 샘플링신호(/C)를 출력한다. 상기 반전된 제 2 샘플링신호(/C) 는 다음단의 제 3 시프트 레지스터(미도시)의 입력신호가 된다.
제 2 낸드게이트(240)는 상기 제 2 홀딩회로(220)의 제 2 홀딩신호(D)와 반전된 제 2 샘플링신호(/C)를 입력받아 논리 조합되어 제 2 출력신호(SR2)를 출력한다. 즉, 제 2 출력신호(SR2)는 제 2 홀딩신호(D) 및 반전된 제 2 샘플링신호(/C)가 모두 하이레벨인 경우에만 로우레벨 상태이고, 그 이외의 레벨상태에서는 하이레벨 상태가 된다.
이하, 본 발명의 제 1 실시예에 따른 시프트 레지스터의 동작을 도 6의 타이밍도를 참조하여 설명하기로 한다.
도 6은 본 발명의 제 1 실시예에 따른 시프트 레지스터의 동작에 따른 입출력되는 신호들의 타이밍도이다.
도 5 및 도 6을 참조하면, 개시 펄스(SP), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2)가 제 1 시프트 레지스터(100)의 제 1 샘플링회로(110)와 제 1 홀딩회로(120)에 인가된다.
제 1 클럭신호(CL1)와 제 2 클럭신호(CL2)는 종래의 클럭신호들(CLK, CLKB)과는 다른 독립된 신호들로서, 레벨상태가 천이되는 타임이 다르기 때문에 기본적으로 두 신호(Cl1, CL2)간의 스큐(skew)나 슬롭(slop)이 발생하여도 종래의 시프트 레지스터와 같이 오동작 되는 문제점은 발생하지 않는다.
또한, 제 1 클럭신호(CL1)는 하이레벨구간이 제 2 클럭신호(CL2)의 하이레벨구간에 포함된다. 즉, 제 1 클럭신호(CL1)의 하이레벨로의 천이시간이 상기 제 2 클럭신호(CL2) 보다 일정시간(TD) 지연되고, 로우레벨로의 천이시간이 상기 제 2 클럭신호(CL2) 보다 상기 일정시간 먼저 천이된다. 이를 다르게 설명하면, 제 1 클럭신호(CL1)는 제 2 클럭신호(CL2)보다 작은 듀티비를 가진다. 이와 같이 일정시간(TD)을 둔 이유는 각 클럭신호(CL1, CL2)간에 스큐(skew)나 슬롭(slop)이 발생하더라도 본 발명의 실시예에 따른 시프트 레지스터의 동작에 문제가 발생되지 않게 하기 위함이다. 상기 일정시간(TD)의 최소시간은 실질적으로 1[㎲] 내지 2[㎲]이다. 왜냐하면, 상기 일정시간(TD)의 최소시간이 1[㎲] 내지 2[㎲] 이하일 경우 스큐(skew)나 슬롭(slop)의 발생에 따라 본 발명에 따른 시프트 레지스터는 오동작을 하는 문제가 발생되기 때문이다.
먼저, 하이레벨의 개시 펄스(SP), 하이레벨의 제 1 클럭신호(CL1) 및 하이레벨의 제 2 클럭신호(CL2)가 제 1 샘플링회로(110)에 인가되면, 트랜지스터(MN12)와 트랜지스터(MN13)는 턴-온되고, 트랜지스터(MP11)는 턴-오프된다. 따라서, 제 1 샘플링회로(110)는 음의 전원전압(VSS)에 해당하는 로우레벨의 제 1 샘플링신호(A)를 제 2 낸드 게이트(140)로 출력한다. 즉, 제 1 샘플링회로(110)는 제 1 클럭신호(CL1)의 라이징 에지(riging edge)에서 입력신호를 샘플링하고, 제 2 클럭신호(CL2)의 폴링에지(falling edge)까지 유지된다.
다음, 로우레벨의 제 1 샘플링신호(SR1)와 로우레벨의 제 1 클럭신호(CL1)가 제 1 홀딩회로(120)에 인가되면, 트랜지스터(MP12)와 트랜지스터(MP13)는 턴-온되고, 트랜지스터(MN11)는 턴-오프된다. 따라서, 제 1 홀딩회로(120)는 양의 전원전압(VDD)에 해당하는 하이레벨의 제 1 홀딩신호(B)를 출력한다. 즉, 제 1 홀딩회로(120)는 제 1 클럭신호(CL1)의 폴링 에지(falling edge)에서 입력신호를 홀딩한다. 이와 같은 제 1 홀딩신호(B)는 제 1 클럭신호(CL1)의 라이징 에지(riging edge)까지 유지된다. 이와 같은 제 1 홀딩신호(B)는 제 1 인버터를 거처 반전되어 제 1 낸드 게이트(140)로 인가된다.
따라서, 제 1 낸드 게이트(140)는 제 1 샘플링신호(A)와 반전된 제 1 홀딩신호(/B)를 입력받아 제 1 클럭신호(CL1)의 라이징 에지(riging edge)에서 다음 라이징 에지(riging edge)까지 한 주기 동안 하이레벨의 제 1 출력신호(SR1)를 출력한다.
다음으로, 반전된 제 1 홀딩신호(/B), 제 1 클럭신호(CL1) 및 제 2 클럭신호(CL2)가 제 2 시프트 레지스터(200)의 제 2 샘플링회로(210) 및 제 2 홀딩회로(220)에 인가된다.
먼저, 로우레벨의 반전된 제 1 홀딩신호(/B), 로우레벨의 제 1 클럭신호(CL1) 및 로우레벨의 제 2 클럭신호(CL2)가 제 2 샘플링회로(210)에 인가되면, 트랜지스터(MP22)와 트랜지스터(MP23)는 턴-온되고, 트랜지스터(MN21)는 턴-오프된다. 따라서, 제 2 샘플링회로(210)는 양의 전원전압(VDD)에 해당하는 하이레벨의 제 2 샘플링신호(C)를 제 2 인버터(230)로 인가한다. 즉, 제 2 샘플링회로(110)는 제 2 클럭신호(CL2)의 폴링 에지(falling edge)에서 입력신호를 샘플링하고, 제 1 클럭신호(CL1)의 라이징 에지(rising edge)까지 유지된다.
다음, 하이레벨의 제 2 샘플링신호(C)와 하이레벨의 제 2 클럭신호(CL2)가 제 2 홀딩회로(220)에 인가되면, 트랜지스터(MN22)와 트랜지스터(MN23)는 턴-온되고, 트랜지스터(MP21)는 턴-오프된다. 따라서, 제 2 홀딩회로(220)는 음의 전원전 압(VSS)에 해당하는 로우레벨의 제 2 홀딩신호(D)를 제 2 낸드 게이트(240)로 인가한다. 즉, 제 2 홀딩회로(220)는 제 2 클럭신호(CL2)의 라이징 에지(rising edge)에서 입력신호를 홀딩하여 제 2 클럭신호(CL2)의 폴링 에지(falling edge)까지 유지한다.
따라서, 제 2 낸드 게이트(240)는 제 2 홀딩신호(D)와 반전된 제 2 샘플링신호(/C)를 입력받아 제 2 클럭신호(CL1)의 폴링 에지(falling edge)에서 다음 폴링 에지(falling edge)까지 한 주기동안 하이레벨의 제 2 출력신호(SR2)를 출력한다.
이와 같은 동작을 수행하는 본 발명의 실시예에 따른 시프트 레지스터는 상기 제 1 및 제 2 시프트 레지스터(100,200)를 반복적으로 직렬연결하고, 독립적으로 인가되는 2개의 클럭신호(CL1, CL2)의 상태에 따라 일정구간 만큼 시프트(shift) 된 출력신호들(SR1,SR2,...SRn)을 생성할 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 시프트 레지스터는 종래의 시프트 레지스터와는 다르게 제 1 클럭신호(CL1)와 제 2 클럭신호(CL2)가 동시에 천이되거나 겹치는 구간이 없기 때문에 두 신호(CL1, CL2)간의 스큐(skew)나 슬롭(slop)에 무관한 특성을 가지게 된다. 즉, 제 1 클럭신호(CL1)와 제 2 클럭신호(CL2)의 듀티비를 달리하여 지연 시간차(TD)를 활용하여 구현하였기 때문에 기본적으로 스큐(skew)에 의한 문제점은 발생하지 않는다. 또한, 슬롭(slop)이 커지게 되어도 순차적인 로직 동작이 동시에 온 되어서 오동작하는 문제도 발생하지 않는다.
또한, 본 발명의 제 1 실시예에 따른 시프트 레지스터는 양의 전원전압과 음의 전원전압 사이에 트랜지스터의 스택(stack)이 3개인 3 스택(stack)구조를 가짐 으로써, 트랜지스터들의 온 저항에 따른 전압강하가 적어지기 때문에 종래의 4 스택(stack) 구조보다 적은 전원전압을 사용할 수 있어 저 전력구현이 가능하므로 소비전력이 감소되는 효과가 있다.
상기와 같은 본 발명의 제 1 실시예에 따른 시프트 레지스터는 다양한 응용분야에 사용되고 있다. 특히, 평판표시장치에서 표시패널에 주사신호 또는 발광제어신호를 인가하는 주사 구동부 또는 발광제어 구동부에 사용된다.
이하, 본 발명의 제 1 실시예에 따른 시프트 레지스터가 대표적으로 이용되는 유기 전계발광 표시장치에 대하여 설명한다.
제 2 실시예
도 7은 본 발명의 제 2 실시예에 따른 유기 전계발광 표시장치를 나타낸 블록도이다.
도 7을 참조하면, 유기 전계발광 표시장치는 화소부(300), 주사 구동부(400), 발광제어 구동부(500) 및 데이터 구동부(600)로 구성된다.
화소부(300)는 다수의 데이터선(D1-Dm)과 다수의 주사선(S1-Sn) 및 다수의 발광제어선(E1-En)이 교차하는 영역에 형성된 다수의 화소들(P11-Pnm)을 가지고 있다.
주사 구동부(400)는 상기 다수의 주사선(S1-Sn)에 순차적으로 선택신호를 인가하여 상기 다수의 화소들(P11-Pnm)을 활성화 시킨다.
발광제어 구동부(500)는 상기 다수의 발광제어선(E1-En)에 순차적으로 발광제어신호를 인가하여 상기 다수의 화소들(P11-Pnm))의 발광시간을 제어한다.
본 발명의 제 1 실시예에 따른 시프트 레지스터는 제 2 실시예에서는 유기 전계발광 표시장치의 발광제어 구동부(500)로서의 역할을 수행하며, 상기 다수의 화소들(P11-Pnm)에 연결된 발광제어선(E1-En)에 각 시프트 레지스터(SR1-SRn)들이 종으로 연결되어 발광제어 신호를 인가한다.
이하, 본 발명의 제 2 실시예에 따른 유기 전계발광 표시장치에서는 제 1 실시예에 따른 시프트 레지스터(SR1-SRn)를 발광제어 구동부(500)로 지칭하여 설명하기로 한다.
상기 화소부(300)와 주사 구동부(400) 및 발광제어 구동부(500)는 저온폴리실리콘(LTPS)방식의 폴리실리콘으로 형성된 박막 트랜지스터를 이용하여 동일한 표시패널 상에 형성된다.
상기 데이터 구동부(600)는 상기 다수의 데이터선(D1-Dm)에 상기 선택신호 및 발광제어 신호와 동기 되어 선택된 화소들(P11-Pnm)에 해당하는 데이터 신호를 인가한다.
이하에서는, 상기 화소부(300)에 형성되어 있는 대표적인 화소회로와 타이밍도를 참조하여 동작을 설명하기로 한다. 이때, 발광제어신호는 상기 본 발명의 제 1 실시예에 따른 시프트 레지스터에서 출력되는 신호이다.
도 8은 도 7에 도시된 화소들 중 대표적인 화소를 나타낸 회로도이며, 도 9는 도 7의 화소회로를 동작시키는 신호들의 타이밍도이다.
도 8 및 도 9를 참조하면, 본 발명의 제 2 실시예에 따른 유기전계 발광표시장치의 화소회로는 유기발광소자(OLED)와 상기 유기발광소자(OLED)를 구동하기 위 한 화소구동회로로 구성된다.
화소구동회로는 제 1 내지 제 6 트랜지스터(M31-M36)와 하나의 캐패시터(Cst)로 이루어진다.
제 2 트랜지스터(M32)는 게이트에 해당하는 스캔라인(Sn)에 선택신호가 인가되고 소스에 데이터라인(Dm)이 연결되어 데이터신호가 인가되며, 드레인이 상기 제 1 트랜지스터(M31)의 소스에 연결된다.
제 1 트랜지스터(M31)는 게이트가 상기 캐패시터(Cst)의 일측단자에 연결되고, 드레인이 상기 유기발광소자(OLED)의 일측단자에 연결된다. 제 3 트랜지스터(M33)는 상기 제 1 트랜지스터(M31)의 게이트와 드레인에 각각 드레인과 소스가 연결되고 게이트에 현재 선택신호가 인가된다.
캐패시터(Cst)의 타측에는 해당하는 전원전압라인(Vdd)으로부터 전원전압이 제공된다. 제 5 트랜지스터(M35)는 발광제어신호가 게이트에 인가되고, 소스에 상기 전원전압라인(Vdd)으로부터 전원전압이 인가되며, 드레인이 상기 제 2 트랜지스터(M22)의 드레인에 연결된다.
제 6 트랜지스터(M36)는 발광제어신호가 게이트에 인가되고, 소스가 상기 제 1 트랜지스터(M31)의 드레인에 연결되고, 드레인이 상기 유기발광소자(OLED)의 일단에 연결된다. 제 4 트랜지스터(M34)는 게이트에 이전 선택신호가 인가되고 소스가 상기 캐패시터(Cst)의 일측단자에 연결되며 드레인이 상기 초기전압라인(Vinit)에 연결되어 초기전압이 인가된다.
유기발광소자(OLED)는 화소전극, 대향전극 및 상기 화소전극과 상기 대향전 극 사이에 개재된 유기발광층을 구비한다.
도 8의 구성을 갖는 화소의 동작을 도 9의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 이전 스캔라인(Sn-1)의 선택신호가 로우레벨이고 현재 스캔라인(Sn)과 발광제어라인(En)의 신호가 하이레벨인 초기화구간에서, 로우레벨의 이전 스캔라인(Sn-1)의 선택신호에 의해 제 4 트랜지스터(M34)가 턴온되고, 하이레벨의 현재 스캔라인(Sn)과 발광제어라인(En)의 선택신호 및 발광제어신호에 의해 제 1 내지 제 3 트랜지스터(M31-M33)와 제 5 및 제 6 트랜지스터(M35,M36)가 턴오프된다. 따라서, 캐패시터(Cst)에 저장되어 있던 데이터 즉, 제 1 트랜지스터(M31)의 게이트전압은 초기화된다.
다음, 데이터 프로그램 구간에는, 이전 스캔라인(Sn-1)의 선택신호가 하이레벨이고 현재 스캔라인(Sn)의 선택신호가 로우레벨이며 발광제어라인(En)의 발광제어신호가 하이레벨인 프로그램구간에서, 제 4 트랜지스터(M34)는 턴오프되고, 로우레벨의 현재 스캔라인(Sn)의 선택신호에 의해 제 3 트랜지스터(M33)가 턴온되어 제 1 트랜지스터(M31)는 다이오드 연결된다.
이때, 현재 스캔라인(Sn)의 선택신호에 의해 제 2 트랜지스터(M32)도 턴온되고, 발광제어라인(Em)의 발광제어신호에 의해 제 5 및 제 6 트랜지스터(M35, M36)가 턴오프된다. 즉, 상기 제 1 트랜지스터(M31)는 다이오드 연결되어 있으므로 제 1 트랜지스터(M31)의 게이트전압에는 Vdata-VthM31 이 인가되고, 상기 게이트전압이 캐패시터(Cst)에 저장되어 프로그램동작이 완료된다.
마지막으로, 발광 구간에는 이전 스캔라인(Sn-1)의 선택신호가 하이레벨이고, 현재 스캔라인(Sn)의 선택신호가 하이레벨로 된 다음 발광제어라인(En)의 발광제어신호가 로우레벨로 되는 발광구간에서, 로우레벨의 발광제어라인(En)의 발광제어신호에 의해 제 5 및 제 6 트랜지스터(M35,M36)가 턴온되고, 하이레벨의 이전 스캔라인(Sn-1)의 선택신호에 의해 제 4 트랜지스터(M34)가 턴오프되며, 하이레벨의 현재 스캔라인(Sn)의 선택신호에 의해 제 3 트랜지스터(M33)와 제 2 트랜지스터(M32)가 턴오프된다. 따라서, 제 1 트랜지스터(M31)의 게이트에 인가되는 전압레벨의 데이터신호에 대응하여 발생되는 구동전류가 제 1 트랜지스터(M31)를 통해 유기발광소자(OLED)로 흘러 유기발광소자(OLED)는 발광을 하게 된다.
상기 유기발광소자(OLED)로 흐르는 전류는 아래 [수학식1]과 같다.
[수학식1]
IOLED = k(Vgs-VthM31)2 =K{Vdd-(Vdata-VthM31)-VthM31}2= k(Vdd-Vdata)2
상기 [수학식1]에 나타난 바와 같이, 구동 트랜지스터(M31)의 문턱전압은 보상되어 균일한 휘도의 빛을 발광할 수 있다.
본 발명의 제 1 실시예에 따른 시프트 레지스터는 상술한 화소회로에 발광제어신호를 인가하는 역할을 수행한다.
따라서, 본 발명의 제 2 실시예에 따른 유기 전계발광 표시장치는 본 발명의 제 1 실시예에 따른 시프트 레지스터를 사용하여 발광제어신호를 인가함으로써, 스 큐(skew) 및 슬롭(slop)에 의한 문제점은 발생하지 않아 발광제어신호의 왜곡에 의한 오동작 문제가 발생하지 않는다.
또한, 본 발명의 시프트 레지스터는 양의 전원전압과 음의 전원전압 사이에 트랜지스터의 스택(stack)이 3개인 3 스택(stack) 구조로써, 트랜지스터의 온 저항에 따른 전압강하가 적어지기 때문에 종래의 4 스택(stack) 구조보다 적은 전원전압을 사용할 수 있어 저 전력구현이 가능한 유기 전계발광 표시장치를 구현함으로써 소비전력이 감소되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 듀티비가 다르고, 독립적으로 인가되는 제 1 클럭신호와 제 2 클럭신호가 동시에 천이되거나 겹치는 구간이 없기 때문에 두 신호간의 스큐(skew)나 슬롭(slop)에 무관한 특성을 가지게 된다. 따라서, 외부 환경의 변화에 따른 여러 노이즈(noise)에 대해 보다 내성이 강한 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치를 제공한다.
또한, 본 발명의 시프트 레지스터는 양의 전원전압과 음의 전원전압 사이의 트랜지스터가 3 스택(stack) 구조로써, 종래의 4 스택(stack) 구조보다 저 전력 구현이 가능하여 소비전력이 감소되는 효과가 있다.
따라서, 본 발명의 시프트 레지스터 및 이를 포함하는 유기 전계발광 표시장치는 소비전력이 감소되며, 외부 노이즈에 안정적으로 동작한다.

Claims (27)

  1. 다수의 데이터선, 다수의 주사선 및 다수의 발광제어선이 교차하는 영역에 형성된 다수의 화소들을 가지고, 소정의 영상을 디스플레이 하는 화소부;
    상기 다수의 주사선에 연결되고, 상기 다수의 화소들을 활성화시키기 위한 선택신호를 인가하는 주사 구동부;
    상기 다수의 데이터선에 연결되고, 상기 활성화된 화소들에 데이터신호를 인가하는 데이터 구동부; 및
    상기 다수의 발광제어선에 연결되고, 상기 데이터신호를 인가받은 화소들에 발광제어신호를 인가하는 발광제어 구동부를 포함하며,
    상기 발광제어 구동부는,
    개시 펄스, 제 1 클럭신호 및 상기 제 1 클럭신호와 다른 주기를 가지는 제 2 클럭신호의 제어에 따라, 상기 제 1 클럭신호의 한 주기 동안 제 1 발광제어신호를 출력하기 위한 제 1 시프트 레지스터; 및
    상기 제 1 시프트 레지스터로부터 전달되는 입력 신호, 상기 제 1 클럭신호 및 상기 제 2 클럭신호의 제어에 따라, 상기 제 2 클럭신호의 한 주기 동안 제 2 발광제어신호를 출력하기 위한 제 2 시프트 레지스터를 포함하며,
    상기 제 1 및 제 2 시프트 레지스터는 상기 발광제어선들에 대응하는 수만큼 반복적으로 직렬 연결되고, 상기 제 1 클럭신호는 상기 제 2 클럭신호 보다 작은 듀티비를 가지는 것을 특징으로 하는 유기 전계발광 표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 클럭신호는,
    상기 제 2 클럭신호보다 일정시간 지연되어 하이레벨 상태로 변화하고, 상기 제 2 클럭신호보다 상기 일정시간 먼저 로우레벨 상태로 변화하는 것을 특징으로 하는 유기 전계발광 표시장치.
  3. 제 2 항에 있어서,
    상기 일정시간은 1 ㎲ 내지 2 ㎲ 인 것을 특징으로 하는 유기 전계발광 표시장치.
  4. 제 3 항에 있어서,
    상기 제 1 시프트 레지스터는,
    상기 제 1 클럭신호의 상승에지에서 입력신호를 샘플링하기 위한 제 1 샘플링회로;
    상기 제 1 클럭신호의 하강에지에서 상기 입력신호를 홀딩하기 위한 제 1 홀딩회로;
    상기 제 1 홀딩회로의 출력신호를 반전하기 위한 제 1 인버터; 및
    상기 제 1 샘플링회로의 출력신호와 상기 제 1 인버터의 출력신호를 입력받아 논리 연산하여 상기 제 1 신호를 출력하기 위한 제 1 낸드게이트를 포함하는 것 을 특징으로 하는 유기 전계발광 표시장치.
  5. 제 4 항에 있어서,
    상기 제 1 샘플링회로는,
    상기 양의 전원전압 라인에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 출력하는 제 1 트랜지스터;
    상기 음의 전원전압 라인에 연결되고, 상기 개시 펄스에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 전달하는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 2 트랜지스터에서 전달되는 음의 전원전압을 선택적으로 출력하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 유기 전계발광 표시장치.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 p형 MOS 트랜지스터이고, 제 2 및 제 3 트랜지스터는 n형 MOS 트랜지스터인 것을 특징으로 하는 유기 전계발광 표시장치.
  7. 제 6 항에 있어서,
    상기 제 1 홀딩회로는,
    상기 양의 전원전압 라인에 연결되고, 상기 제 1 샘플링회로의 출력신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 전달하는 제 4 트랜지스터;
    상기 음의 전원전압 라인에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 출력하는 제 5 트랜지스터; 및
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터 사이에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 4 트랜지스터에서 전달되는 상기 양의 전원전압을 선택적으로 출력하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 유기 전계발광 표시장치.
  8. 제 7 항에 있어서,
    상기 제 4 및 제 6 트랜지스터는 p형 MOS 트랜지스터이고, 상기 제 5 트랜지스터는 n형 MOS 트랜지스터인 것을 특징으로 하는 유기 전계발광 표시장치.
  9. 제 8 항에 있어서,
    상기 제 2 시프트 레지스터는,
    상기 제 2 클럭신호의 하강에지에서 입력신호를 샘플링하기 위한 제 2 샘플링회로;
    상기 제 2 클럭신호의 상승에지에서 상기 입력신호를 홀딩하기 위한 제 2 홀딩회로;
    상기 제 2 샘플링회로의 출력신호를 반전하기 위한 제 2 인버터; 및
    상기 제 2 홀딩회로의 출력신호와 상기 제 2 인버터의 출력신호를 입력받아 논리 연산하여 상기 제 2 신호를 출력하기 위한 제 2 낸드게이트를 포함하는 것을 특징으로 하는 유기 전계발광 표시장치.
  10. 제 9 항에 있어서,
    상기 제 2 샘플링회로는,
    상기 음의 전원전압 라인에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 출력하는 제 7 트랜지스터;
    상기 양의 전원전압 라인에 연결되고, 상기 제 1 인버터의 출력신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 전달하는 제 8 트랜지스터; 및
    상기 제 7 트랜지스터와 상기 제 8 트랜지스터 사이에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 8 트랜지스터에서 전달되는 음의 전원전압을 선택적으로 출력하는 제 9 트랜지스터를 포함하는 것을 특징으로 하는 유기 전계발광 표시장치.
  11. 제 10 항에 있어서,
    상기 제 7 트랜지스터는 n형 MOS 트랜지스터이고, 제 8 및 제 9 트랜지스터는 p형 MOS 트랜지스터인 것을 특징으로 하는 유기 전계발광 표시장치.
  12. 제 11 항에 있어서,
    상기 제 2 홀딩회로는,
    상기 음의 전원전압 라인에 연결되고, 상기 제 2 샘플링회로의 출력신호에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 전달하는 제 10 트랜지스터;
    상기 양의 전원전압 라인에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 출력하는 제 11 트랜지스터; 및
    상기 제 10 트랜지스터와 상기 제 11 트랜지스터 사이에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 10 트랜지스터에서 전달되는 음의 전원전압을 선택적으로 출력하는 제 12 트랜지스터를 포함하는 것을 특징으로 하는 유기 전계발광 표시장치.
  13. 제 12 항에 있어서,
    상기 제 10 및 제 12 트랜지스터는 n형 MOS 트랜지스터이고, 상기 제 11 트랜지스터는 p형 MOS 트랜지스터인 것을 특징으로 하는 유기 전계발광 표시장치.
  14. 개시 펄스, 제 1 클럭신호 및 상기 제 1 클럭신호와 다른 주기를 가지는 제 2 클럭신호의 제어에 따라, 상기 제 1 클럭신호의 한 주기 동안 제 1 신호를 출력하기 위한 제 1 시프트 레지스터; 및
    상기 제 1 시프트 레지스터로부터 전달되는 입력 신호, 상기 제 1 클럭신호 및 상기 제 2 클럭신호의 제어에 따라, 상기 제 2 클럭신호의 한 주기 동안 제 2 신호를 출력하기 위한 제 2 시프트 레지스터를 포함하며,
    상기 제 1 클럭신호는 상기 제 2 클럭신호 보다 작은 듀티비를 가지는 것을 특징으로 하는 시프트 레지스터.
  15. 제 14 항에 있어서,
    상기 제 1 클럭신호는,
    상기 제 2 클럭신호보다 일정시간 지연되어 하이레벨 상태로 변화하고, 상기 제 2 클럭신호보다 상기 일정시간 먼저 로우레벨 상태로 변화하는 것을 특징으로 하는 시프트 레지스터.
  16. 제 15 항에 있어서,
    상기 일정시간은 1 ㎲ 내지 2 ㎲ 인 것을 특징으로 하는 시프트 레지스터.
  17. 제 16 항에 있어서,
    상기 제 1 시프트 레지스터는,
    상기 제 1 클럭신호의 상승에지에서 입력신호를 샘플링하기 위한 제 1 샘플링회로;
    상기 제 1 클럭신호의 하강에지에서 상기 입력신호를 홀딩하기 위한 제 1 홀딩회로;
    상기 제 1 홀딩회로의 출력신호를 반전하기 위한 제 1 인버터; 및
    상기 제 1 샘플링회로의 출력신호와 상기 제 1 인버터의 출력신호를 입력받아 논리 연산하여 상기 제 1 신호를 출력하기 위한 제 1 낸드게이트를 포함하는 것을 특징으로 하는 시프트 레지스터.
  18. 제 17 항에 있어서,
    상기 제 1 샘플링회로는,
    상기 양의 전원전압 라인에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 출력하는 제 1 트랜지스터;
    상기 음의 전원전압 라인에 연결되고, 상기 개시 펄스에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 전달하는 제 2 트랜지스터; 및
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 2 트랜지스터에서 전달되는 음의 전원전압을 선택적으로 출력하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
  19. 제 18 항에 있어서,
    상기 제 1 트랜지스터는 p형 MOS 트랜지스터이고, 제 2 및 제 3 트랜지스터는 n형 MOS 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  20. 제 19 항에 있어서,
    상기 제 1 홀딩회로는,
    상기 양의 전원전압 라인에 연결되고, 상기 제 1 샘플링회로의 출력신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 전달하는 제 4 트랜지스터;
    상기 음의 전원전압 라인에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 출력하는 제 5 트랜지스터; 및
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터 사이에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 4 트랜지스터에서 전달되는 상기 양의 전원전압을 선택적으로 출력하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
  21. 제 20 항에 있어서,
    상기 제 4 및 제 6 트랜지스터는 p형 MOS 트랜지스터이고, 상기 제 5 트랜지스터는 n형 MOS 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  22. 제 21 항에 있어서,
    상기 제 2 시프트 레지스터는,
    상기 제 2 클럭신호의 하강에지에서 입력신호를 샘플링하기 위한 제 2 샘플링회로;
    상기 제 2 클럭신호의 상승에지에서 상기 입력신호를 홀딩하기 위한 제 2 홀딩회로;
    상기 제 2 샘플링회로의 출력신호를 반전하기 위한 제 2 인버터; 및
    상기 제 2 홀딩회로의 출력신호와 상기 제 2 인버터의 출력신호를 입력받아 논리 연산하여 상기 제 2 신호를 출력하기 위한 제 2 낸드게이트를 포함하는 것을 특징으로 하는 시프트 레지스터.
  23. 제 22 항에 있어서,
    상기 제 2 샘플링회로는,
    상기 음의 전원전압 라인에 연결되고, 상기 제 1 클럭신호에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 출력하는 제 7 트랜지스터;
    상기 양의 전원전압 라인에 연결되고, 상기 제 1 인버터의 출력신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 전달하는 제 8 트랜지스터; 및
    상기 제 7 트랜지스터와 상기 제 8 트랜지스터 사이에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 8 트랜지스터에서 전달되는 음의 전원전압을 선택적으로 출력하는 제 9 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
  24. 제 23 항에 있어서,
    상기 제 7 트랜지스터는 n형 MOS 트랜지스터이고, 제 8 및 제 9 트랜지스터는 p형 MOS 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  25. 제 24 항에 있어서,
    상기 제 2 홀딩회로는,
    상기 음의 전원전압 라인에 연결되고, 상기 제 2 샘플링회로의 출력신호에 따라 온/오프 동작을 수행하여 상기 음의 전원전압을 선택적으로 전달하는 제 10 트랜지스터;
    상기 양의 전원전압 라인에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 양의 전원전압을 선택적으로 출력하는 제 11 트랜지스터; 및
    상기 제 10 트랜지스터와 상기 제 11 트랜지스터 사이에 연결되고, 상기 제 2 클럭신호에 따라 온/오프 동작을 수행하여 상기 제 10 트랜지스터에서 전달되는 음의 전원전압을 선택적으로 출력하는 제 12 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
  26. 제 25 항에 있어서,
    상기 제 10 및 제 12 트랜지스터는 n형 MOS 트랜지스터이고, 상기 제 11 트랜지스터는 p형 MOS 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  27. 제 26 항에 있어서,
    상기 시프트 레지스터는,
    상기 제 1 및 제 2 시프트 레지스터가 반복적으로 직렬연결 되는 것을 특징으로 하는 시프트 레지스터.
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